JP2020074005A - 画像形成素子、及び製造方法 - Google Patents

Abstract

【課題】演色性に優れ且つコントラストが高い画像形成素子を提供する。さらに、低欠陥で且つ高歩留りで画像形成素子を製造できる技術を提供する。【解決手段】複数の画素を備え、該画素の出射光を投影表示する画像形成素子は、出射光の光源を含む発光素子５０と、複数の発光素子が搭載面に設けられる搭載基板２００と、を備える。光源の各々は、搭載基板に対向する面に少なくとも１個の電源電極４０，４１を有する。搭載基板は、光源を駆動する駆動回路１００と、搭載面に設けられて光源の電源電極と電気的に接続される個別電極１９，２０と、を有する。駆動回路が、光源に対して、電気的に並列に配置されたスイッチ回路を含む。【選択図】図３

Description

本発明は、複数の画素を備え、該画素の出射光を投影表示する画像形成素子、及び製造方法に関する。

プロジェクタ、ヘッドアップディスプレイ（ＨＵＤ）等では、光源から出射された光を赤、緑、及び青の三原色に分離する。さらに、光学スイッチにより、画素毎に光強度を変えて合成及び投影することで、カラー画像を構成している。光学スイッチには、液晶素子、デジタルミラーデバイス（ＤＭＤ）が用いられる。液晶素子には、たとえば、透過型の液晶パネル、及び、シリコンＬＳＩで構成された液晶駆動回路素子上に液晶層を設けた反射型液晶素子（たとえば、ＬＣＯＳ：Liquid Crystal On Silicon）を用いられる。ＤＭＤは、画素毎に配置した微小なミラーをその駆動回路上に構成し、該ミラーの角度を調整することで光をスイッチングする。

上述のような光スイッチを用いてカラー画像を構成する方式では、暗い画素に関しては、光源からの光を液晶で遮蔽又は吸収するのか、上記ミラーで光路外に光を出射するのかという違いがあるが、どちらの場合も光を無駄にしてしまう。明るい場面でも、暗い場面でも、光源が消費するエネルギーは変わらず、大きなエネルギーロスを生じている。また、光スイッチに液晶素子を用いる場合、完全な光遮断が難しいため、画像のコントラストが低下するという課題がある。光スイッチにＤＭＤを用いる場合、光路外に向けられた光による迷光がコントラストを低下する場合がある。このように、液晶素子及びＤＭＤの様な光スイッチ素子を用いたディスプレイでは、光源のエネルギーが無駄に使われる。

消費電力低減のために、自発光素子により画素を構成するディスプレイのアイデアが提案されている。たとえば、特許文献１では、駆動回路を形成したシリコン基板上にＡｌＩｎＧａＰによって発光層を構成したＬＥＤチップを集積した構造が開示されている。特許文献２では、同様に駆動回路を構成したシリコン基板上にＩｎＧａＮ層によって発光層を構成したＬＥＤチップを集積した構造が開示されている。また、非特許文献１では、駆動回路を構成したシリコン基板上にＩｎＧａＮ層によって発光層を構成した青色ＬＥＤチップを３０行且つ３０列で集積した構造、及び６０行且つ６０列で集積した構造を開示している。また、各画素のＬＥＤ上に３色の蛍光体を配置した例も開示している。なお、画素ピッチは１４０［μｍ］又は７０［μｍ］であった。非特許文献２では、駆動回路を構成したシリコン基板上にＩｎＧａＮによって発光層を構成した緑色ＬＥＤチップを集積した構造について、１６０×１２０画素の単色表示素子を試作している。画素ピッチは１５［μｍ］であった。

以上に開示される技術では、各画素の輝度情報に対応して電流がシリコン基板上の駆動回路から各画素を構成するＬＥＤチップに流される。そのため、暗状態の画素は電流を消費しないし、明状態の画素も輝度に応じた電流しか消費しない。従って、消費電流は現在主流となっている光スイッチ方式に比べ、大幅に少なく出来る。また、ＬＥＤの一方の電極（通常は負極側）にＬＥＤチップのエピタキシャル層（通常はＮ型エピタキシャル層）を用いている。或いは、その保持層としてＬＥＤチップのエピタキシャル成長基板をそのまま用いている場合もある。

これのほかに、本発明に関連する従来技術の一例として、特許文献３では、駆動回路を形成したシリコン基板上に、ＡｌＧａＡｓ系ＬＥＤを貼り合せた構造が開示されている。また、特許文献４では、ＬＥＤチップの片面に陰極及び陽極を設けたＬＥＤチップにより画素を構成した例が開示されている。つまり、所謂フリップチップ接続をＬＥＤディスプレイに適用している。

特開平１０−１２９３２号公報 特開２００２−１４１４９２号公報 特許第３８１３１２３号公報 米国特許第９１１１４６４号公報

Ｌｉｕ,Ｚ.Ｊ. ｅｔ ａｌ．， "Ｍｏｎｏｌｉｔｈｉｃ ＬＥＤ Ｍｉｃｒｏｄｉｓｐｌａｙ ｏｎ Ａｃｔｉｖｅ Ｍａｔｒｉｘ Ｓｕｂｓｔｒａｔｅ Ｕｓｉｎｇ Ｆｌｉｐ-Ｃｈｉｐ Ｔｅｃｈｎｏｌｏｇｙ"，ＩＥＥＥ ｊｏｕｒｎａｌ ｏｆ ｓｅｌｅｃｔｅｄ ｔｏｐｉｃｓ ｉｎ ｑｕａｎｔｕｍ ｅｌｅｃｔｒｏｎｉｃｓ， Ｖｏｌ.１５, Ｎｏ.４, ｐ.１２９８−１３０２， （２００９） Ｊ Ｄａｙ ｅｔ ａｌ．， "ＩＩＩ-Ｎｉｔｒｉｄｅ ｆｕｌｌ-ｓｃａｌｅ ｈｉｇｈ-ｒｅｓｏｌｕｔｉｏｎ ｍｉｃｒｏｄｉｓｐｌａｙｓ"，Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ ９９（３）, ０３１１１６, （２０１１）

しかしながら、上述の特許文献１〜４及び非特許文献１〜２に記載された構造、方法によりＬＥＤティスプレイチップを生産する上で下記の様な課題が存在する。

まず、特許文献１〜２及び非特許文献１〜２のように、ＬＥＤチップを形成するための基板、及びＬＥＤを構成するエピタキシャル層が画素間で連続している場合、或いは、分断されていても非常に近接している場合を考える。これらの場合、点灯する画素から隣接する画素へ光が漏洩して、隣接する画素も僅かながら発光すると言う現象が生じる。これは一部の光がエピタキシャル層及び基板の内部に閉じ込められるため、これらを通じて離接する画素に漏洩した光が該画素から外部に出射されるために起きる現象である。この現象は、上述の技術では避けられない。また、この現象は、明画素に隣接する暗画素の輝度を上げるため、画像のコントラストを低下させてしまうという問題を生じさせる。

また、特許文献１〜３及び非特許文献１〜２では、何れも上下電極型のＬＥＤチップが画素に用いられている。（なお、上下電極型とは発光層を挟んでその上下に陰極、陽極を設けた構造である。通常、発光層よりも下層のＮ型エピタキシャル層の下面に接して陰極電極が設けられ、発光層よりも上層のＰ型エピタキシャル層の上面に接して陽極電極が設けられている。）上下電極型のＬＥＤチップを用いると、駆動回路を形成したシリコン基板上の電極にＬＥＤチップの一方の電極を接続した後に、ＬＥＤチップの他方の電極とシリコン基板上の他の電極とを結線する工程を経なければ、ＬＥＤチップの特性をテストする事が出来ない。ＬＥＤチップの電極を結線した後に各画素をテストした場合、不点灯又は階調不良等の不良画素がテストにより発見されても、不良画素の修復は容易では無い。仮に修復する場合、ＬＥＤチップ及びシリコン基板間の結線と不良ＬＥＤチップとを取り除き、正常なＬＥＤチップに取り換えて、ＬＥＤチップの一方の電極をシリコン基板の電極に接続し、さらに、ＬＥＤチップの他方の電極をシリコン基板の電極に再び結線しなければならない。このような修復工程は、コストがかかる上に、周辺の画素にダメージを与える場合があり、現実的では無い。従って、このようなディスプレイの画素欠陥を修復することは非常に難しく、仮に実行すると歩留りが著しく低くなってしまう。

上記の状況を鑑みて、本発明の目的は、演色性に優れ且つコントラストが高い画像形成素子を提供し、低欠陥で且つ高歩留りで画像形成素子を製造できる技術を確立することである。

上記目的を達成するために、本発明の一の態様による画像形成素子は、複数の画素を備え、該画素の出射光を投影表示する画像形成素子であって、出射光の光源を含む発光素子と、複数の発光素子が搭載面に設けられる搭載基板と、を備え、光源の各々は、搭載基板に対向する面に少なくとも１個の電源電極を有し、搭載基板は、光源を駆動する駆動回路と、搭載面に設けられて光源の電源電極と電気的に接続される個別電極と、を有し、駆動回路が、光源に対して、電気的に並列に配置されたスイッチ回路を含む構成（第１の構成）とされる。

上記第１の構成の画像形成素子は、搭載基板は、スイッチ回路をＯＮ／ＯＦＦするテスト信号線を有する構成（第２の構成）であってもよい。

上記第１又は第２の構成の画像形成素子は、スイッチ回路は、駆動回路をテストするテストモードにおいて、ＯＮにされる構成（第３の構成）であってもよい。

上記第１又は第２の構成の画像形成素子は、光源は、搭載基板に対向する面に、極性の異なる２種の電源電極を有している構成（第４の構成）であってもよい。

上記第４の構成の画像形成素子は、搭載基板は、個別電極と極性の異なる共通電極を搭載面に有しており、個別電極及び共通電極は、それぞれ、極性の異なる２個の電源電極と電気的に接続されており、スイッチ回路は個別電極と共通電極との間に設けられている構成（第５の構成）であってもよい。

上記第１又は第２の構成の画像形成素子は、スイッチ回路は、個別電極と接地線との間に設けられている構成（第６の構成）であってもよい。

上記第１から第６の何れかの構成の画像形成素子は、光源の各々は、個別に分割されている構成（第７の構成）であってもよい。

上記第７の構成の画像形成素子は、光源の内、テストによって発光不良と判明した光源については、発光不良と判明した光源と同じ場所に、正常な光源が配置されている構成（第８の構成）であってもよい。

上記第６の構成の画像形成素子は、光源の各々は、個別電極とは極性の異なる共通電極と個別電極との間に該光源の発光層が挟み込まれた上下電極チップである構成（第９の構成）であってもよい。

上記第１から第９の何れかの構成の画像形成素子は、光源は化合物半導体発光ダイオードである構成（第１０の構成）であってもよい。

上記第１から第１０の何れかの構成の画像形成素子は、搭載基板は半導体基板であって、搭載基板には、駆動回路と、所定方向に配列する画素を選択する配列選択回路と、該配列選択回路により選択された画素の光源を駆動する駆動回路に駆動信号を出力する信号出力回路と、がモノリシックに形成されている構成（第１１の構成）であってもよい。

上記第１から第１１の何れかの構成の画像形成素子は、光源の電源電極と、個別電極とは、異方性導電膜を介して接続される構成（第１２の構成）であってもよい。

上記第１２の構成の画像形成素子は、異方性導電膜は複数の画素全体にわたって、途切れることなく配置されている構成（第１３の構成）であってもよい。

上記第１から第１３の何れかの構成の画像形成素子は、発光素子は、光源が発光した光を波長変換して、外部に出射する波長変換層をさらに含んでおり、波長変換層は発光素子毎に分割されている構成（第１４の構成）であってもよい。

上記第１４の構成の画像形成素子は、発光素子は、発光波長が異なる複数の波長変換層を含み、複数の波長変換層は、互いに分割されている構成（第１５の構成）であってもよい。

上記第１４又は第１５の構成の画像形成素子は、光源の各々は、光反射性及び光吸収性のうちの一方を有する第１遮光層によって、互いに分離されている構成（第１６の構成）であってもよい。

上記第１から第１６の何れかの構成の画像形成素子は、波長変換層は、光反射性及び光吸収性のうちの一方を有する第２遮光層によって、互いに分離されている構成（第１７の構成）であってもよい。

上記第１から第１７の何れかの構成の画像形成素子は、駆動回路が、発光素子の発光強度を調整するための、少なくとも１個の不揮発性メモリトランジスタを含む構成（第１８の構成）であってもよい。

また、上記目的を達成するために、本発明の一の態様による画像形成素子の製造方法は、複数の画素を備え、該画素の出射光を投影表示する画像形成素子の製造方法であって、画素に対応する発光素子を駆動する駆動回路を有する搭載基板を形成する工程と、搭載基板をテストし、良品の搭載基板を選別する工程と、を含み、駆動回路が、発光素子に対して、電気的に並列に配置されたスイッチ回路を含み、テストは、スイッチ回路をＯＮにして、駆動回路の特性をテストする工程を含んでいる構成（第１９の構成）であってもよい。

或いは、上記目的を達成するために、本発明の一の態様による画像形成素子の製造方法は、複数の画素を備え、該画素の出射光を投影表示する画像形成素子の製造方法であって、画素に対応する発光素子を駆動する駆動回路を有する搭載基板を形成する工程と、一方の面にカソードとアノードの両電極を有し、個片化されている発光素子からなる発光アレイを形成する工程と、発光アレイを搭載基板上に貼り付ける工程と、貼り付ける工程の後に、発光アレイをテストする工程と、発光アレイが不良である発光素子を含む場合、不良である発光素子を取り除き、取り除いた位置に、正常な発光素子を配置することで発光アレイを修復する工程と、を含む構成（第２０の構成）であってもよい。

本発明によると、演色性に優れ且つコントラストが高い画像形成素子を提供することができる。さらに、低欠陥で且つ高歩留りで画像形成素子を製造できる技術を確立することができる。

ＬＥＤディスプレイチップの構成を説明するための模式図である。 第１実施形態に係る画素の透視上面図である。 第１実施形態に係る画素の構成例を示す断面図である。 第１実施形態の画素駆動回路の構成例を示す等価回路図である。 画素駆動回路のパターンレイアウト例をしめす透視平面図である。 一点鎖線Ｂ−Ｂに沿う断面構造を示す。 一点鎖線Ｃ−Ｃに沿う断面構造を示す。 サファイア基板上に化合物半導体層をエピタキシャル成長させ、その上に透明導電膜を形成する工程を説明するための図である。 エピタキシャル層にメサ部を形成する工程を説明するための図である。 保護膜を形成する工程を説明するための図である。 各コンタクトホールを形成する工程を説明するための図である。 Ｐ側電極及びＮ側電極を形成する工程を説明するための図である。 分離溝を形成する工程を説明するための図である。 分離した青色ＬＥＤチップを保持基板に貼り付ける工程を説明するための図である。 各青色ＬＥＤチップをサファイア基板から分離する工程を説明するための図である。 各青色ＬＥＤチップを転写用基板に貼り付ける工程を説明するための図である。 画素アレイに設けられた青色ＬＥＤチップの一例を示す上面図である。 青色ＬＥＤチップを画像駆動回路上に張り付ける工程を説明するための図である。 画素の発光テストを行う工程を説明するための図である。 発光不良が検出された青色ＬＥＤチップを画像駆動回路から取り外す工程を説明するための図である。 代替の正常な青色ＬＥＤチップを取り付ける工程を説明するための図である。 画素の再発光テストを行う工程を説明するための図である。 ＬＥＤディスプレイチップを加圧しながら焼成する工程を説明するための図である。 青色ＬＥＤチップ上にレジストパターンを形成する工程を説明するための図である。 画素アレイに遮光反射層を形成する工程を説明するための図である。 レジストパターンを除去する工程を説明するための図である。 異なるメーカーで製造された様々な形状の青色ＬＥＤチップの発光効率の電流依存性を示すグラフである。 画素アレイに設けられた青色ＬＥＤチップの変形例を示す上面図である。 画素アレイに設けられた青色ＬＥＤチップの他の変形例を示す上面図である。 画素アレイに設けられた青色ＬＥＤチップのさらなる他の変形例を示す上面図である。 第２実施形態に係る画素の構成例を示す断面図である。 第３実施形態に係る画素の透視上面図である。 独立型の発光素子を有する画素の構成例を示す透視平面図である。 一体型の発光素子を有する画素の構成例を示す透視平面図である。 複数の画素を一体化した構成例を示す透視平面図である。 独立型のＬＥＤディスプレイチップでの画素の構成例を示す断面図である。 独立型の発光素子用の画素駆動回路の一例を示す等価回路図である。 波長変換層の塗布及びパターン露光を行う工程を示す図である。 波長変換層の現像及びベークを行う工程を示す図である。 波長変換層の塗布及びパターン露光を行う工程を示す図である。 波長変換層の現像及びベークを行う工程を示す図である。 赤色用の波長変換層の塗布及びパターン露光を行う工程を示す図である。 赤色用の波長変換層の現像及びベークを行う工程を示す図である。 緑色用の波長変換層の現像及びベークを行う工程を示す図である。 青色用の波長変換層の現像及びベークを行う工程を示す図である。 ポジレジストパターンの形成及び波長変換層の塗布を行う工程を示す図である。 波長変換層の平坦部及びポジレジストパターンを除去する工程を示す図である。 第４実施形態に係る画素の透視上面図である。 第４実施形態の画素駆動回路の一例を示す等価回路図である。 第４実施形態の画素駆動回路の他の一例を示す等価回路図である。 第５実施形態の画素駆動回路の一例を示す等価回路図である。 第５実施形態に第４実施形態の構成を組み合わせた画素駆動回路の一例を示す等価回路図である。 第５実施形態の画素駆動回路の他の一例を示す等価回路図である。

以下に、ＬＥＤ（Light Emitting Diode）を光源として搭載するＬＥＤディスプレイチップ１を例に挙げ、図面を参照して本発明の実施形態を説明する。なお、ＬＥＤディスプレイチップ１は、複数の画素３を有して、該画素３の出射光を被投影面（不図示）に投影表示して画像を形成するための画像形成素子の一例である。以下において、発光素子１０はＬＥＤディスプレイチップ１が単色発光の場合は画素３毎の発光部全体を指し、カラー発光の場合は画素３を構成する各色の発光部分を指す。また、単数のＬＥＤ、又は一体としてまとまった複数のＬＥＤが、隣接するＬＥＤから分離されている状態を個片化と呼ぶ。ＬＥＤ及びＬＥＤチップは、後述する化合物半導体層３１及び電極４０、４１などで構成される光源を指し、その構成にＬＥＤ又はＬＥＤチップの出射光を波長変換する波長変換層６２を含まない。また、発光素子１０は、波長変換層６２がＬＥＤ又はＬＥＤチップに設けられる構成ではＬＥＤ又はＬＥＤチップと波長変換層６２とを有する素子を指す。但し、ＬＥＤの出射光を波長変換する波長変換層６２がＬＥＤ又はＬＥＤチップに設けられない構成での発光素子１０は、ＬＥＤ自身又はＬＥＤチップ自身を指す。

＜第１実施形態＞
本実施形態では、３種類のＬＥＤディスプレイチップ１を用いて、カラー画像が表示される。各ＬＥＤディスプレイチップ１はそれぞれ赤（Ｒ）、緑（Ｇ）、青（Ｂ）の単色光を出射する。各ＬＥＤディスプレイチップ１Ｒ、１Ｇ、１Ｂから投影される発光像を重ね合わせることで、カラー画像が形成される。赤色表示用のＬＥＤディスプレイチップ１Ｒの赤色発光素子１１には、たとえばＡｌＩｎＧａＰ系の赤色ＬＥＤを有する赤色ＬＥＤチップが搭載される。緑色表示用のＬＥＤディスプレイチップ１Ｇの緑色発光素子１２には、たとえばＩｎＧａＮ系の緑色ＬＥＤを有する緑色ＬＥＤチップが搭載される。青色表示用のＬＥＤディスプレイチップ１Ｂの青色発光素子１３には、たとえばＩｎＧａＮ系の青色ＬＥＤを有する青色ＬＥＤチップ５０が搭載される。なお、赤色ＬＥＤ、緑色ＬＥＤ、及び青色ＬＥＤはそれぞれ、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の単色光を発光する化合物半導体発光ダイオードである。以下では、赤色発光素子１１、緑色発光素子１２、及び青色発光素子１３を総称する際には単に発光素子１０と呼ぶ。ＬＥＤディスプレイチップ１は、より明るい表示が可能であるため、大画面の投影表示に適している。

以下に、青色表示用のＬＥＤディスプレイチップ１Ｂを例に挙げて、ＬＥＤディスプレイチップ１の構成を説明する。なお、赤色表示用のＬＥＤディスプレイチップ１Ｒ、及び緑色表示用のＬＥＤディスプレイチップ１Ｇの構成は同様であるため、それらの説明は割愛する。

図１は、ＬＥＤディスプレイチップ１Ｂの構成を説明するための模式図である。ＬＥＤティスプレイチップ１Ｂは、図１の右図に示すように、ＬＳＩ７と、複数の画素３からなる画素アレイ２に設けられる発光アレイ８と、を備えている。

なお、図１の右図は、ＬＥＤディスプレイチップ１Ｂの構成例を示す模式図である。また、中央上部の図はＬＳＩ７の構成例を示す模式図であり、左上図はＬＳＩ７がモノリシックに形成されたシリコンウエハーＷ１の一例を示す平面図である。また、図１の中央下部の図は発光アレイ８の構成例を示す模式図であり、左下図は発光アレイ８が形成されたサファイアウェハーＷ２の一例を示す平面図である。

また、図２は、第１実施形態に係る画素３の透視上面図である。図３は、第１実施形態に係る画素３の構成例を示す断面図である。図３は、図２の一点鎖線Ａ−Ａに沿う画素３の断面構造を示している。

画素アレイ２はＮ行且つＭ列で二次元配置されており、総計Ｎ×Ｍ個の画素３からなる。以下では、Ｉ行且つＪ列の画素を画素３（Ｉ，Ｊ）で表す。なお、Ｎ及びＭはともに正の整数であり、Ｉは１以上Ｎ以下の正の整数であり、Ｊは１以上Ｍ以下の正の整数である。例えばフルハイビジョン規格のディスプレイで有れば、Ｎ＝１０８０且つＭ＝１９２０であり、画素３の数は約２百万個となる。各画素３は複数又は単数の自発光する青色ＬＥＤチップ５０を含んでいる。

ＬＳＩ７は、通常のＣＭＯＳプロセスで形成でき、発光アレイ８に電力を供給してその発光制御を行う発光制御ユニットである。ＬＳＩ７は、図１の左上図に示すように、画像を投影表示するための各種回路をシリコンウエハーＷ１にモノリシックに形成し、個々のユニット単位で分割することにより製造される。このＬＳＩ７は、図１の中央上部の図に示すように、上記の各種回路、すなわち複数の画素駆動回路１００、行選択回路４、カラム信号出力回路５、及び画像処理回路６を有している。

画素駆動回路１００は、各画素３に対応したＮ行且つＭ列の二次元配列で設けられ、自身の上に配置された青色ＬＥＤ（ここでは青色チップ５０）に駆動電流５４（後述）を供給して発光駆動させる。行選択回路４は、画像データに基づいて、画素アレイ２のうちの発光させる画素３（Ｉ，Ｊ）が並ぶＩ行を選択する。カラム信号出力回路５は、画像データに基づいて、選択されたＩ行の各画素３（Ｉ，Ｊ）の発光制御を行う。画像処理回路６は、画像データに基づいて、行選択回路４及びカラム信号出力回路５を制御する。

画素駆動回路１００は、図３に示すようにシリコンウエハーＷ１にモノリシックに形成された各種の回路とその上に形成された配線層とで構成され、たとえばＣＭＯＳプロセスによって形成される。画素駆動回路１００の最上部には、青色ＬＥＤチップ５０と電気的に接続されるＮ側共通電極１９及びＰ側個別電極２０が青色ＬＥＤチップ５０の搭載面に設けられている。Ｎ側共通電極１９は、二次元配置される画素３の列毎に設けられて、列方向に並ぶ画素３の各青色ＬＥＤチップ５０の後述するＮ側電極４１と電気的に接続される共通電極である。Ｐ側個別電極２０は、画素３毎に設けられて、青色ＬＥＤチップ５０の後述するＰ側電極４０と電気的に接続される。画素駆動回路１００は、行選択回路４によって選択されたＩ行の画素３（Ｉ，Ｊ）の各青色ＬＥＤチップ５０に、カラム信号出力回路５が出力する信号に従って駆動電流５４を供給して発光させる。画素駆動回路１００のより詳細な構成は後に説明する。

発光アレイ８は、各画素３に対応したＮ行且つＭ列で二次元配置する複数の発光素子１０（ここでは青色ＬＥＤチップ５０）からなる。青色ＬＥＤチップ５０は、図３に示すように、化合物半導体層３１、透明導電膜３５、保護膜３７、Ｐ側電極４０、及びＮ側電極４１を含んで構成されている。化合物半導体層３１はＮ側エピタキシャル層３２、発光層３３、及びＰ側エピタキシャル層３４を有し、これらの層３２〜３４が順に積層されている。青色ＬＥＤチップ５０のより詳細な構成は後に説明する。

図３において青色ＬＥＤチップ５０は画素３毎に個片化された青色ＬＥＤである。この個片化により、隣接する青色ＬＥＤチップ５０への光の漏洩を最小限にでき、ＬＥＤディスプレイチップ１が投影する画像のコントラストを高めることが出来る。また、青色ＬＥＤチップ５０の化合物半導体層３１とＬＳＩ７がモノリシックに形成されたシリコンウエハーＷ１との間の熱膨張係数の差に起因する青色ＬＥＤチップ５０及びＬＳＩ７間の位置ずれなどの問題も抑制又は防止できる。さらに、青色ＬＥＤチップ５０は陰極（Ｎ側電極４１）及び陽極（Ｐ側電極４０）を有している。これらはそれぞれ画素駆動回路１００のＮ側共通電極１９とＰ側個別電極２０と同一方法によって接続される。なお、Ｐ側電極４０及びＮ側電極４１は、同一の主面に設けられる電源電極である。従って、青色ＬＥＤチップ５０を画素駆動回路１００に接続した段階で発光テストを実施し、発光不良が発見された場合には、発光不良の青色ＬＥＤチップ５６を取り除いて、正常品の青色ＬＥＤチップ５５と交換することが可能となる（後述の図９Ａ〜図９Ｉ参照）。

また、個片化された青色ＬＥＤチップ５０は、それ自身が形成される工程（後述する図７Ａ〜図７Ｉ参照）では、画素３に対応するＮ行且つＭ列で二次元配列された状態で一括してサファイア基板３０上に形成されることが望ましい。こうすれば、青色ＬＥＤチップ５０毎の素子特性のバラツキを小さくできるので、画像の均一性を向上させることができる。また、発光アレイ８をＬＳＩ７に貼り合せる際、画素駆動回路１００上に青色ＬＥＤチップ５０を一括して設けることができるので、この工程を非常に簡便に行うこともできる。

隣接する青色ＬＥＤチップ５０間のスペース（たとえば後述する図８の分離溝４２）にはある程度の距離が必要である。その理由は、たとえば前述の発光不良の青色ＬＥＤチップ５０を画素駆動回路１００から取り除く作業をする場合、マイクロマニュピレータの先端を挿入するためのスペースが必要であるためである。また、画像のコントラストの低下を抑制又は防止し、且つ、光のロスを低減するためには、隣接する青色ＬＥＤチップ５０間に、反射率が高く且つ光吸収の少ない材料を充填すること（たとえば図３の遮光反射層６０）が好ましい。一方で、これらの条件を重視して、隣接する青色ＬＥＤチップ５０間のスペースを大きくすると、各画素３の発光領域が小さくなり、青色ＬＥＤチップ５０の発光効率が低下し、青色ＬＥＤチップ５０の消費電力が増加する。これらの相反する要求は、画素３の領域面積に対して青色ＬＥＤチップ５０が占める面積占有率を１５％以上８５％以下とすることで両方ともに満たすことが出来る。

また、青色ＬＥＤチップ５０の発光効率は、その駆動電流５４の電流密度が１［Ａ／ｃｍ^２］〜１０［Ａ／ｃｍ^２］の範囲内である場合に最も良好となる（後述の図１０参照）。発光効率の低下率をその最大値の２０％以内の低下に抑制するためには５０［Ａ／ｃｍ^２］程度以下に抑制すべきである。さらに、発光効率の低下率をその最大値の１０％以内に抑制するためには電流密度を最大でも２０［Ａ／ｃｍ^２］程度に抑制すべきである。最大輝度がたとえば２０００［ｌｍ］（ルーメン）の光束を出すためには、比視感度が最も低い青色ＬＥＤディスプレイチップ１Ｂでは、１画素当たり１２［μＡ］程度の駆動電流５４を青色ＬＥＤチップ５０に供給する必要がある。たとえば後述する図８に示す青色ＬＥＤチップ５０では、電流密度は２１［Ａ／ｃｍ^２］程度となる。従って、青色ＬＥＤチップ５０の発光層３３（後述）への電流注入密度が増えると、青色ＬＥＤチップ５０の発光効率が低下し、更に電流密度を増やすという悪循環に陥ってしまう。そのため、電流密度を減らすべく、電流注入領域の面積を増やすことが重要である。電流注入可能な領域は図８の後述するメサ部３６と一致するため、メサ部３６の面積を大きくする必要がある。メサ部３６の面積は化合物半導体層３１の面積に対応して増減し、原理的にはＮ型コンタクトホール３９の面積を除いて、化合物半導体層３１の面積に近付けることが出来る。そこで以下では、画素３の領域面積に対する化合物半導体層３１の面積占有率を重要パラメータとして考える。なお、以上の考察は、透明導電膜３５の端部からメサ部３６の端部までの最短距離が１［μｍ］程度以下と短い場合を前提にしている。駆動電流５４は一旦、透明導電膜３５を経てＰ側エピタキシャル層３４に流れるが、透明導電膜３５の端部からメサ部３６の端部までの最短距離が長いと、Ｐ側エピタキシャル層３４での電圧降下が大きく、メサ部３６の端部では電流注入されない。

青色ＬＥＤチップ５０のＮ側電極４１、Ｐ側電極４０はそれぞれ、画素駆動回路１００のＮ側共通電極１９、Ｐ側個別電極２０に接続される。Ｎ側電極４１及びＰ側電極４０は１回の工程で同時に形成されて、同一の接続材料により接続される（たとえば後述する図７Ｅ参照）。Ｎ側電極４１、Ｐ側電極４０は異方性導電膜５１を介して接続されることが好ましい。異方性導電膜５１は、たとえば導電粒子を分散させた樹脂接着層を用いることができる。異方性導電膜５１は、加圧接着された部分では各導電粒子の近接及び相互の接触によって導電経路を形成できるが、加圧接着されない部分では導電経路が形成されずに電気的な絶縁性が維持される。すなわち、膜厚方向は加圧によって導電可能であり且つ膜方向（膜厚方向と直交する平面上の方向）は絶縁される。このような異方性ゆえに、Ｎ側共通電極１９、Ｐ側個別電極２０上に個別に接続膜を形成する必要が無い。従って、画素アレイ２の領域全体に異方性導電膜５１を成膜すれば良い。異方性導電膜５１を成膜した後、発光アレイ８を構成する複数の青色ＬＥＤチップ５０を一括して画素アレイ２に貼り付ける。その際、青色ＬＥＤチップ５０はサファイア基板３０上に形成された状態で、画素駆動回路１００を形成したＬＳＩ７上に貼り付けた後、レーザリフトオフプロセスによって、サファイア基板３０を剥離しても良い。逆に、予め剥離用基板上に貼り付けた後、サファイア基板３０をレーザリフトオフ剥離し、その後、転写用基板４５へ移し替え、ＬＳＩ７へ貼り付けても良い。

発光アレイ８は、加圧しながら焼成される前に、テストすることが好ましい。焼成後では、発光不良の青色ＬＥＤチップ５０が見つかっても、修復が難しいからである。そこで、異方性導電膜５１上に貼り付けた後、一時的な加圧によって導通を取った状態で、各青色ＬＥＤチップ５０の発光試験を行い、発光不良の青色ＬＥＤチップ５０が検出された場合、発光不良の該青色ＬＥＤチップ５０をマイクロマニュピレータニードル５７によって取り除き、正常な青色ＬＥＤチップ５０を据え付ける。なお、以下では、正常なＬＥＤチップには符号５５を付し、不良のＬＥＤチップには符号５６を付す。修復後の正常動作を確認した後、発光アレイ８を加圧しながら焼成し、発光アレイ８の貼付け工程が終了する（後述する図９Ａ〜図９Ｉ参照）。

青色ＬＥＤチップ５０間には、遮光反射層６０が設けられている（図３参照）。遮光反射層６０によって、隣接する青色ＬＥＤチップ５０への光の漏洩を抑制又は防止でき、画像のコントラストの低下を防止することができる。遮光反射層６０は、たとえばシリコーン樹脂に白色顔料を混合した複合材料を用いて充填できる。

次に、青色表示用のＬＥＤディスプレイチップ１Ｂの具体的な構成例を説明する。なお、各画素３のサイズはたとえば１０［μｍ］×１０［μｍ］であり、有効画素数はたとえば４８０×６４０（ＶＧＡ規格）である。画素アレイ２の有効部分のサイズはたとえば４．８［ｍｍ］×６．４［ｍｍ］である。ＬＥＤディスプレイチップ１Ｂ全体のチップサイズは、行選択回路４、カラム信号出力回路５、及び画像処理回路６も合わせて、たとえば８［ｍｍ］×１０［ｍｍ］とした。

まず、画素駆動回路１００についてより詳細に説明する。図４は、第１実施形態の画素駆動回路１００の構成例を示す等価回路図である。図４に示すように、画素駆動回路１００は、選択トランジスタ１０５、保持キャパシタ１０８、駆動トランジスタ１１１、及びテストトランジスタ１１７を有している。これらは、ＬＳＩ７が製造される際、シリコンウエハーＷ１にモノリシックに形成される。選択トランジスタ１０５はたとえばＮ型ＭＯＳトランジスタであり、そのゲート端子は行選択線（ＲｏＩ）１０１に接続されている。また、選択トランジスタ１０５のソース端子はカラム信号線（ＣＳ）１０２に接続され、ドレイン端子は保持キャパシタ１０８の一端及び駆動トランジスタ１１１のゲート端子に接続されている。保持キャパシタ１０８の他端は駆動トランジスタ１１１のソース端子及び電源線（Ｖｃｃ）１１４に接続されている。駆動トランジスタ１１１はたとえばＰ型ＭＯＳトランジスタであり、そのドレイン端子はＰ側個別電極２０に接続されている。Ｐ側個別電極２０には、青色発光素子１３（ここでは青色ＬＥＤチップ５０）のアノード端子及びテストトランジスタ１１７のソース端子が並列に接続されている。テストトランジスタ１１７のゲート端子はテスト信号線（ＴＥ）１１６に接続されている。青色発光素子１３のカソード端子及びテストトランジスタ１１７のドレイン端子はともに接地線（ＧＮＤ）１１５に接続されている。なお、画素駆動回路１００の回路構成は、図４に限らず、種々の公知の回路構成を用いることが可能である。

画素アレイ２のＩ行が選択された際には、Ｉ行の行選択線（ＲｏＩ）１０１が活性化される。この際、画素３（Ｉ，Ｊ）では、選択トランジスタ１０５がＯＮになり、カラム信号がカラム信号線（ＣＳ）１０２から駆動トランジスタ１１１のゲート端子に印加され、電源線（Ｖｃｃ）１１４から青色発光素子１３に駆動電流５４が流れる。Ｉ行の選択期間が終了して、選択トランジスタ１０５がＯＦＦになると、保持キャパシタ１０８によって駆動トランジスタ１１１のゲート端子の電位が保たれる。そのため、選択期間の終了から次にＩ行が選択されるまでの間も、青色発光素子１３に駆動電流５４が流れ続ける。

また、テストトランジスタ１１７は、Ｐ側個別電極２０及びＮ側共通電極１９間を選択的に短絡するスイッチ回路であり、たとえば、画素駆動回路１００が正常に動作するか否か、及び、行選択回路４及びカラム信号出力回路５の出力が正常であるか否かをテストするために設けられている。その理由は次の通りである。

まず、青色発光素子１３は良品のＬＳＩ７上にのみ設けなければならない。そのため、半導体基板（たとえばシリコンウエハーＷ１）から切り出したＬＳＩ７（図１の左上図参照）に発光アレイ８を接続する前に、ＬＳＩ７をテストして、良品であるか否かを選別する必要がある。この際、画素駆動回路１００が関係しない部分の機能に関しては、通常の回路テスト技術によってテストできる。ここで、テストトランジスタ１１７を持たない画素駆動回路１００では、青色発光素子１３を画素駆動回路１００に接続する前の段階で画素３に電流を流すことができず、そのため、上述のようなテストをすることは難しい。そこで、各画素駆動回路１００には、テストトランジスタ１１７が形成される。

画素駆動回路１００をテストする際には、テストトランジスタ１１７をＯＮにする。こうすれば、Ｎ側共通電極１９及びＰ側個別電極２０間が短絡するので、電源線（Ｖｃｃ）１１４から青色発光素子１３に流れる駆動電流５４を測定することができる。これによって、画素３の不良も含めて、ＬＳＩ７のほぼ全ての不良を検出することが出来る。なお、図２、３では、１画素毎にＮ側共通電極１９及びＰ側個別電極２０が設けられているが、Ｎ側共通電極１９は複数画素で共有する事も可能で有る。そのため、Ｎ側共通電極１９を有しない画素の駆動回路をテストする事も必要である。その場合、テストトランジスタ１１７をＯＮするテストモードにおいてＰ側個別電極２０がＮ側共通電極１９に繋がる配線に直接接続されるように、テストトランジスタ１１７を配置すれば良い。Ｎ側共通電極１９に繋がる配線に接続する事がレイアウト的に難しい場合には、Ｐ側個別電極２０をＧＮＤ配線に直接接続しても良い。この構成は、発光素子がＮ側電極及びＰ側電極間に挟み込まれた構造の所謂上下電極チップで構成され、各発光素子の一方の電極のみが画素駆動回路と直接接続される場合にも適用できる。

次に、画素駆動回路１００の構成を４層配線プロセスで実現した場合を例に挙げて説明する。図５は、画素駆動回路１００のパターンレイアウト例をしめす透視平面図である。また、図６Ａ及び図６Ｂは、画素駆動回路１００の断面構造図である。図６Ａは、図５の一点鎖線Ｂ−Ｂに沿う断面構造を示す。図６Ｂは、図５の一点鎖線Ｃ−Ｃに沿う断面構造を示す。なお、これらの図では、各配線層を最下層（すなわち表面からもっとも遠い層）から最上層（すなわち表面からもっとも遠い層）に向かって順に第１〜第４層メタル配線２１０〜２４０と呼ぶ。

第４層メタル配線２４０（最上層）は、青色ＬＥＤチップ５０と電気的に接続されるＮ側共通電極１９及びＰ側個別電極２０を含んで構成される。第４層メタル配線２４０の上面は画素駆動回路１００の上面と面一で露出している。そのため、画素駆動回路１００の上面は平坦面となっている。第３層メタル配線２３０は、行選択線（ＲｏＩ）１０１及び電源線（Ｖｃｃ）１１４を含んで構成されている。第２層メタル配線２２０は、カラム信号線（ＣＳ）１０２、接地線（ＧＮＤ）１１５、及びテスト信号線（ＴＥ）１１６を含んで構成されている。第１層メタル配線２１０（最下層）は画素３内の複数の局所配線を含んで構成されている。なお、第１〜第４層メタル配線２１０〜２４０において、各配線間はたとえばＳｉＯ_２を用いて形成された層間絶縁層２５０で隔てられている。

また、第１層メタル配線２１０及びＰウエル層２０１間に形成されるゲートｐｏｌｙ−Ｓｉ層２０６は、選択トランジスタ１０５（Ｎ型ＭＯＳトランジスタ）及び駆動トランジスタ１１１（Ｐ型ＭＯＳトランジスタ）のゲート電極、保持キャパシタ１０８の一方の電極として機能する。

また、シリコン基板２００のＰウエル層２０１には、Ｎウエル層２０２、ＳＴＩ（Shallow Trench Isolation）層２０３、及びＮ＋拡散層２０４ａ、２０４ｂが形成されている。Ｎウエル層２０２は、駆動トランジスタ１１１のソース電極及び保持トランジスタ１０８の他方の電極として機能し、ゲートｐｏｌｙ−Ｓｉ層２０６との間に保持トランジスタ１０８の保持容量を形成する。また、Ｎウエル層２０２には、駆動トランジスタ１１１のドレイン電極として機能するＰ＋拡散層２０５が形成されている。ＳＴＩ層２０３は、素子分離を行う機能を有し、たとえばＳｉＯ_２を用いて形成される。Ｎ＋拡散層２０４ａは選択トランジスタ１０５のソース電極として機能し、Ｎ＋拡散層２０４ｂは選択トランジスタ１０５のドレイン電極として機能する。

これらの層２０１〜２０５とゲートｐｏｌｙ−Ｓｉ層２０６と第１〜第４層メタル配線２１０〜２４０との間はコンタクトホール又はビアホールにて電気的に接続されている。完成したシリコンウェハーＷ１は、ＬＳＩ７を切り出す前のウェハー状態のままでテストされ、不良チップの位置が記録される。

次に、ＩｎＧａＮ系の青色ＬＥＤチップ５０を例に挙げて、その製造工程を説明する。図７Ａ〜図７Ｉは青色ＬＥＤチップ５０の製造工程を説明するための概要図である。図７Ａは、サファイア基板３０上に化合物半導体層３１をエピタキシャル成長させ、その上に透明導電膜３５を堆積する工程を説明するための図である。図７Ｂは、エピタキシャル層にメサ部３６を形成する工程を説明するための図である。図７Ｃは、保護膜３７を形成する工程を説明するための図である。図７Ｄは、各コンタクトホール３８、３９を形成する工程を説明するための図である。図７Ｅは、Ｐ側電極４０及びＮ側電極４１を形成する工程を説明するための図である。図７Ｆは、分離溝４２を形成する工程を説明するための図である。図７Ｇは、分離した青色ＬＥＤチップ５０を保持基板４３に貼り付ける工程を説明するための図である。図７Ｈは、各青色ＬＥＤチップ５０をサファイア基板３０から分離する工程を説明するための図である。図７Ｉは、各青色ＬＥＤチップ５０を転写用基板４５に貼り付ける工程を説明するための図である。

図７Ａに示すように、凹凸パターンを形成したサファイア基板３０（たとえば４［ｉｎｃｈ］径）の主面上に、たとえばＭＯＣＶＤ装置を用いてＮ側エピタキシャル層３２、発光層３３、及びＰ側エピタキシャル層３４を順にエピタキシャル成長させて化合物半導体層３１を形成する。Ｎ側エピタキシャル層３２は、たとえばバッファ層、アンドープＧａＮ層、Ｎ型コンタクト層（ｎ−ＧａＮ層）、及び、超格子層などの多層膜で構成されたＮ側バッファ層などを含む複雑な多層構造（不図示）で形成される。発光層３３は、たとえば、ＩｎＧａＮからなる量子井戸層（不図示）とＧａＮからなる障壁層（不図示）とが繰り返し積層された多重量子井戸層である。Ｐ側エピタキシャル層３４は、たとえばＧａＮ層、ｐ型ＡｌＧａＮ層、ｐ型ＧａＮ層、及びｐ型コンタクト層（ｐ−ＧａＮ）などを含む多層構造（不図示）で形成される。化合物半導体層３１の形成後、ＩＴＯなどの透明導電材料を用いて透明導電膜３５をＰ側エピタキシャル層３４上に形成する。

なお、青色ＬＥＤチップ５０が占める面積は比較的に小さいが、それでもＰ側エピタキシャル層３４の全領域に電流注入するには、Ｐ側エピタキシャル層３４の電気抵抗は高い。また、金属材料を用いたＰ側電極４０及びＮ側電極４１をＰ型エピタキシャル層３４に直接積層すると、Ｐ側電極４０及びＮ側電極４１とＧａＮを用いて形成されたＰ型エピタキシャル層３４との間の界面での反射率が低下して光取出し効率が低下してしまう。そのため、Ｐ型エピタキシャル層３４とＰ側電極４０及びＮ側電極４１との間に透明導電膜３５及び後述の保護膜３７を形成し、両者間を離してその最短距離を長くすることが好ましい。

図７Ｂに示すように、透明導電膜３５はパターンニングされる。その後、Ｐ側エピタキシャル層３４、発光層３３、Ｎ側エピタキシャル層３２の一部をエッチング除去することで、化合物半導体層３１にメサ部３６を形成する。

図７Ｃに示すように、たとえばＳｉＯ_２を用いて、保護膜３７が化合物半導体層３１の露出面とパターニングされた透明導電膜３５の表面との全域に形成される。この際、保護膜３７はメサ部３６の側壁部をも覆う。そのため、保護膜３７は、メサ部３６の形成により露出する該側壁部のＰＮ接合部分でのリークを防止することができる。さらに、保護膜３７は、透明導電膜３５及びＮ側電極４１間を分離して電気的に絶縁することができる。

図７Ｄに示すように、パターンニングされた透明導電膜３５上の保護膜３７の一部が除去されることにより、Ｐ側コンタクトホール３８が形成される。また、メサ部３６間の凹部の底面上の保護膜３７の一部が除去されることにより、Ｎ側コンタクトホール３９が形成される。なお、この凹部は、化合物半導体層３１のエッチング除去された部分である（図７Ｂ参照）。

図７Ｅに示すように、たとえばＡｌ／Ｎｉ／Ｐｔ／Ｎｉ／Ａｕ等の多層構造を有する電極膜が保護膜３７上及び各コンタクトホール３８、３９に蒸着法などにより形成される。そして、該電極膜の一部が除去されることにより、Ｐ側電極４０及びＮ側電極４１が形成される。なお、メサ部３６において、Ｐ側電極４０の上面はＮ側電極４１の上面と同じ高さとされる。両電極４０、４１の各上面を面一とすることにより、後述するＬＳＩ７上への発光アレイ８の貼り付け工程が容易となる。

図７Ｆに示すように、各青色ＬＥＤチップ５０を互いに分離させるべく、サファイア基板３０の表面にまで達する分離溝４２がメサ部３６間の凹部の底面に形成される。この後、さらにサファイア基板３０が薄く研磨され、発光アレイ８単位で切断される（図１の左下図参照）。なお、サファイア基板３０の研磨後の厚さは、３０［μｍ］から２００［μｍ］程度である。また、サファイア基板３０の切断は、たとえばレーザステルスダイシングを用いて、通常のＬＥＤチップダイシングと同様に実施できる。また、サファイア基板３０を分割するための切断溝（不図示）は分離溝４２とは別に設けることが好ましい。こうすれば、たとえばレーザステルスダイシングを用いてサファイア基板３０を切断する際、サファイア基板３０の裏面に照射されるレーザ光に起因する発光層３３のダメージを抑制又は防止することができる。図７Ｆの工程により、ＬＥＤディスプレイチップ１個分の青色ＬＥＤチップ５０が、発光アレイ８毎に分割されたサファイア基板３０に載った状態で準備される。なお、サファイア基板３０を発光アレイ８単位に切断分離する理由は、発光アレイ８よりＬＳＩ７の方が一般的に大きいために、複数の繋がった発光アレイ８群を、対応するＬＳＩ７群に対して、一度に接続することは無駄が多いからである。たとえば、サファイアウェハーＷ２をシリコンウェハーＷ１に対して貼り合せると、サファイアウェハーＷ２側に使用しない無駄な領域を配置せざるを得ない。そのため、サファイアウェハー及びその上に形成したエピタキシー層を効率的に利用することはできない。発光アレイ８と同じサイズのＬＳＩ７が形成できれば、ウェハー対ウェハーを一体に貼り合せることも不可能では無い。ただし、ＬＳＩ７には画素駆動回路１００以外に、行選択回路４、カラム信号出力回路５、画像処理回路６等も搭載する必要がある。そのため、ＬＳＩ７を発光アレイ８と同じサイズにするのは難しい。

図７Ｇに示すように、各青色ＬＥＤチップ５０のＰ側電極４０及びＮ型電極４１が保持基板４３上に粘着層４４を介して貼り付けられる。

さらに、図７Ｈに示すように、各青色ＬＥＤチップ５０のＰ側電極４０及びＮ型電極４１を鉛直下方に向けた状態で、たとえばレーザリフトオフ法を用いて、サファイア基板３０が化合物半導体層３１から分離される。すなわち、各青色ＬＥＤチップ５０からサファイア基板３０が除去される。なお、図７Ｈの工程は図７Ｇの状態で実施することも可能である。

図７Ｉに示すように、各青色ＬＥＤチップ５０の裏面（すなわちＮ側エピタキシャル層３２側の主面）が転写用基板４５上に粘着層４６を介して貼り付けられる。そして、各青色ＬＥＤチップ５０はＰ側電極及びＮ型電極４１を鉛直上方に向けられ、ＬＳＩ７に貼り付ける発光アレイ８の準備が整った状態とされる。

図７Ｉの処理後の青色ＬＥＤチップ５０の一例を図８に示す。図８は、画素アレイ２に設けられた青色ＬＥＤチップ５０の一例を示す上面図である。図８の状態において、画素３のサイズ（たとえば１０［μｍ］×１０［μｍ］）に対して分離溝４２の幅を１．６μｍとした場合、各青色ＬＥＤチップ５０において、画素３の領域面積に対する化合物半導体層３１の面積占有率はおよそ７１％となる。また、画素３の領域面積に対するメサ部３６の面積占有率はたとえば５４％であった。

次に、ＬＳＩ７上に発光アレイ８を張り付けて電気的に接続する方法を説明する。なお、発光アレイ８は、シリコンウエハーＷ１に形成されたＬＳＩ７のチップ部分のうち、良品のチップ部分にのみ設けられる。

図９Ａ〜図９Ｉは、画像駆動回路１００上に青色ＬＥＤチップ５０を設ける方法を説明するための模式図である。図９Ａは、青色ＬＥＤチップ５０を画像駆動回路１００上に張り付ける工程を説明するための図である。図９Ｂは、画素３の発光テストを行う工程を説明するための図である。図９Ｃは、発光不良が検出された青色ＬＥＤチップ５６を画像駆動回路１００から取り外す工程を説明するための図である。図９Ｄは、代替の正常な青色ＬＥＤチップ５５を取り付ける工程を説明するための図である。図９Ｅは、画素３の再発光テストを行う工程を説明するための図である。図９Ｆは、ＬＥＤディスプレイチップ１を加圧しながら焼成する工程を説明するための図である。図９Ｇは、青色ＬＥＤチップ５０上にレジストパターン５８を形成する工程を説明するための図である。図９Ｈは、画素アレイ２に遮光反射層６０を形成する工程を説明するための図である。図９Ｉは、レジストパターン５８を除去する工程を説明するための図である。なお、図９Ａ〜図９Ｉでは、ＬＳ７Ｉの構造として主に、青色ＬＥＤチップ５０と接続する電極１９、２０、層間絶縁膜２５０を示し、他の構成要素の図示は省略している。また、図９Ｂ及び図９Ｅにおけるジグザグの矢印は自発光によって出射される青色光を示している。

まず、図９Ａに示すように、異方性導電膜５１がシリコンウエハーＷ１に形成されたＬＳＩ７の画素駆動回路１００上に形成され、発光アレイ８が該異方性導電膜５１上に貼り付けられる。これにより、画素３毎に、青色ＬＥＤチップ５０が画素駆動回路１００上に設けられる。この際、高精度のアライメントを行って、青色ＬＥＤチップ５０のＰ側電極４０、Ｎ側電極４１をそれぞれ画素駆動回路１００のＰ側個別電極２０、Ｎ側共通電極１９と正確に対向させる。なお、この工程の検査において、発光アレイ８において青色ＬＥＤチップ５０が欠落した部分、明らかな形状異常がある青色ＬＥＤチップ５０などを検出できる。これらは、後述する工程（たとえば図９Ｃ及び図９Ｄ参照）と同様の手法により、正常な青色ＬＥＤチップ５０を取り付け又は取り換えることができる。

図９Ｂに示すように、ＬＳＩ７を切り出す前のシリコンウエハーＷ１がたとえば樹脂製の透明クッション層５３を積層した透明基板５２（たとえばガラス板）で加圧される。この加圧処理により、青色ＬＥＤチップ５０は異方性導電膜５１を介して画素駆動装置１００上に仮留めされる。この状態で、各画素３に駆動電流５４を流して発光テストを行う。

図９Ｃに示すように、所定の発光量が得られない発光不良のＬＥＤチップ５６が発光テストにより検出された場合、該ＬＥＤチップ５６をマイクロマニュピレータニードル５７によって異方性導電膜５１から取り外して除去する。この工程は加圧焼成前に行われるため、発光不良のＬＥＤチップ５６は比較的容易に画素駆動回路１００上から引き離することができる。

図９Ｄに示すように、発光不良のＬＥＤチップ５６を取り除いた画素３には、正常な青色ＬＥＤチップ５０が設けられる。この際、発光不良のＬＥＤチップ５６とともに取り除かれた異方性導電膜５１はたとえばマイクロピペットにより取り除かれた部分を追加して補修することができる。

図９Ｅに示すように、取り付けられた青色ＬＥＤチップ５０に図９Ｂと同様の発光テストを再度行う。なお、発光不良の青色ＬＥＤチップ５６が再び検出された場合、図９Ｃ〜図９Ｅの工程を再度実施できる。

図９Ｆに示すように、発光不良の青色ＬＥＤチップ５６が検出されない場合、ＬＳＩ７が形成されたシリコンウエハーＷ１は加圧しながら焼成されて、青色ＬＥＤチップ５０が異方性導電膜５１を介して画素駆動回路１００上に固定される。

次に、図９Ｇに示すように、青色ＬＥＤチップ５０の裏面上にレジストパターン５８が形成される。この際、画素アレイ２以外の表面にもレジストパターン５８が形成される。

図９Ｈに示すように、レジストパターン５８が形成された状態で、遮光反射層６０が形成される。たとえば、遮光反射層６０がシリコンウエハーＷ１のＬＳＩ７の形成面の全域に塗布されてベーク（焼成）される。なお、遮光反射層６０としては、たとえば白色顔料を高濃度に分散させた樹脂を用いることができる。白色顔料にはたとえば酸化チタン微粒子を用いることができる。なお、その粒径は可能な限り小さいことが好ましい。

図９Ｉに示すように、レジストパターン５８上に残った薄い遮光反射層６０をエッチング除去し、レジストパターン５８を剥離する。この処理により、遮光反射層６０と同じ材料で、隣接する青色ＬＥＤチップ５０間にダム層６１が形成される。なお、遮光反射層６０とダム層６１との境界は青色ＬＥＤチップ５０の裏面と同じ高さとなる。

以上の工程により、ＬＳＩ７上に発光アレイ８が設けられる。なお、図９Ｈの工程では、遮光反射層６０を形成する材料に白色顔料を用いたが、遮光反射層６０の厚さが数μｍ程度であれば、光の漏洩を完全に遮断することはできない。光の漏洩を更に抑制するためには、黒色顔料を用いて光を吸収する方が有効である。しかしながら、黒色顔料では光出力の大幅な低下が起きる。これは、白色顔料を用いた場合では反射により青色ＬＥＤチップ５０に戻った光が表面に再放出される事で輝度を向上する効果があったが、黒顔料を用いた場合ではこの効果が消えてしまうからである。ただし、本実施形態では輝度を優先したために遮光反射層６０に白色顔料を用いているが、コントラストを優先する場合には黒顔料を用いた遮光層を遮光反射層６０に代えて用いることも可能である。

図９Ｃ及び図９Ｄのような発光アレイ８の発光不良箇所の修復に関して、本実施形態に従って実施したところ、１個のＬＥＤディスプレイチップ１につき、平均８か所の修復が必要であった。また、修復無しで、完全良品を得る歩留りは殆どゼロであった。従って、本発明の構成は、低欠陥のＬＥＤディスプレイチップ１を高い歩留りで製造する際に非常に大きな効果を有する。

発光不良箇所の修復を確実に実施する上で、分離溝４２の幅は非常に重要である。たとえば、分離溝４２の幅が１．６μｍの場合での完全修復率は６７％であったが、分離溝４２の幅が１μｍ以下の場合での完全修復率は半減した。これは、修復時に隣接する画素３に接触したために、正常な青色ＬＥＤチップ５５が不良となったり、代替の正常な青色ＬＥＤチップ５５を正しく設置できなかったりというトラブルが頻発したためである。このようなトラブルは修復に用いるマイクロマニュピレータニードル５７の操作精度が向上すれば改善できるが、それでも分離溝４２には１μｍ以上の幅が必要と考えられる。

一方、分離溝４２の幅を２．５μｍに拡大した場合での完全修復率は９０％に向上した。ただし、修復を容易にするため、分離溝４２の幅を無闇に広げることはできない。それは青色ＬＥＤチップ５０に流れる電流密度が増大して、その発光効率が低下し、消費電力が増大するためである。図１０は、異なるメーカーで製造された様々な形状の青色ＬＥＤチップ５０の発光効率の電流依存性を示すグラフである。一般に、１［Ａ／ｃｍ^２］から１０［Ａ／ｃｍ^２］の電流密度の領域が最も効率が良い。発光効率を最大値の１０％以内の低下に抑制するためには、最大でも２０［Ａ／ｃｍ^２］程度、２０％以内の低下に抑制するためには５０［Ａ／ｃｍ^２］程度以下に抑制すべきである。最大輝度２０００［ｌｍ］（ルーメン）の光束を出すためには、比視感度が最も低い青色ＬＥＤディスプレイチップ１Ｂでは、１画素当たり１２［μＡ］程度の電流を流す必要がある。この場合、たとえば図８に示す青色ＬＥＤチップ５０に流れる電流密度は２１［Ａ／ｃｍ^２］程度となる。従って、消費電力が増大して最大輝度２０００［ｌｍ］より輝度が下がる恐れがある。ただし、メサ部３６の面積を更に半減する事は不可能では無い。この場合、画素３の領域面積に対する青色ＬＥＤチップ５０の面積占有率は３４％となる。従って、高コストとなるもののハイエンドの製品用に低消費電力を追及する場合には青色ＬＥＤチップ５０の面積占有率を大きくし、逆にコストを優先して消費電力の上昇を許容する場合には青色ＬＥＤチップ５０の面積占有率を下げると言った設計が必要となる。歩留り上昇によるコスト増加と、最大輝度仕様を何処まで保証するかの兼ね合いで、青色ＬＥＤチップ５０の設計を選択しなければならない。

なお、赤に対する比視感度は青の４倍以上である。そのため、赤色ＬＥＤディスプレイチップ１Ｒの場合、赤色ＬＥＤチップの発光効率を青色ＬＥＤチップ５０と同じにすれば、赤色ＬＥＤチップに必要な駆動電流５４は青色ＬＥＤチップ５０の約半分となる。（輝度に対する青の寄与よりも赤の寄与の方が約２倍大きい。そのため、１／４にはならない。）この場合は、赤色ＬＥＤチップの面積占有率は更に上記の約半分（１７％）に出来る可能性がある。

また、緑色ＬＥＤディスプレイチップ１Ｇも青色ＬＥＤディスプレイチップ１Ｂと同様に形成できる。大きな相違は発光層３３のみであり、製造工程としては青色ＬＥＤチップ５０と大差ない。赤色ＬＥＤチップの場合では、赤色ＬＥＤチップがＡｌＩｎＧａＮＰを用いて形成されたり基板材料及び基板を剥離する方法が変わったりするが、構造的な変更は無い。

また、以上に説明した青色ＬＥＤディスプレイチップ１Ｂを実際に動作させた結果、輝度は１８２［ｌｍ］となり、コントラストは測定限界以上であった。また、消費電力は最大４０［Ｗ］であった。同等性能の赤色ＬＥＤディスプレイチップ１Ｒ、緑色ＬＥＤディスプレイチップ１Ｇと組み合せると、最大輝度２０００［ｌｍ］の発光輝度を確保できる性能であった。

＜第１実施形態の第１変形例＞
上述の実施形態では個別のＬＥＤが個片化されていたが（図８参照）、この例示に限定されず、列方向に隣接する画素３の各ＬＥＤが一体化により個片化されてもよい。図１１Ａは、画素アレイ２に設けられた青色ＬＥＤチップ５０の変形例を示す上面図である。図１１Ａに示すように、列方向に隣接する２個の画素３に設けられる各青色ＬＥＤは、両者の各化合物半導体層３１間を分離しないことで一体化させることができる。この場合には、上下（列方向）に隣接する２個の青色ＬＥＤ間に行方向の分離溝４２が形成されない。そのため、各青色ＬＥＤのメサ部３６の面積を広げて、青色ＬＥＤチップ５０に流れる電流密度を下げ、その発光効率を高めることができる。また、列方向に隣接する２個の青色ＬＥＤがＮ型コンタクトホール３９を共有することでメサ部３６の面積をさらに拡大できるので、発光効率を一層改善できる。図１１Ａの場合、図８に比べて、化合物半導体層３１の面積占有率は約１０％（７７．２８／７０．５６＝１．０９５）拡大し、メサ部３６の面積は約２０％（６５．２８／５４．３５＝１．２０１）拡大した。その結果、変換効率が２〜３％改善した。さらに、１個の青色ＬＥＤチップ５０のサイズが図８でのサイズと比べて大きくなるので、発光アレイ８の修復作業（たとえば図９Ｃ及び図９Ｄ参照）の際のハンドリングが容易となり、修復効率を向上できる。画像の解像度を上げるために画素３を小さくする場合、画素３の微細化とともにその修復作業も難しくなるが、一定数（図１１Ａでは２個）の画素３の各青色ＬＥＤを一体化すれば、修復効率をより向上させることができる。複数の青色ＬＥＤを一体化しても、修復する画素３の数は大きくは変化しない。むしろ、修復が効率化することで、コストを削減することができる。但し、列方向に連なった画素３の青色ＬＥＤが一体化しているため、各画素３間では一体化したままの化合物半導体層３１を介して光の漏洩が若干生じる。そのため、列方向のコントラストは若干低下する。

＜第１実施形態の第２変形例＞
或いは、図８及び図１１Ａの例示に限定されず、行方向に隣接する画素３のＬＥＤが一体化されていてもよい。図１１Ｂは、画素アレイ２に設けられた青色ＬＥＤチップの他の変形例を示す上面図である。図１１Ｂに示すように、行方向に隣接する２個の画素３に設けられる各青色ＬＥＤは、両者間の各化合物半導体層３１間を分離しないことで一体化させることができる。この場合には、左右（行方向）に隣接する２個の青色ＬＥＤ間に列方向の分離溝４２が形成されない。そのため、各青色ＬＥＤのメサ部３６の面積を広げて、青色ＬＥＤチップ５０に流れる電流密度を下げ、その発光効率を高めることができる。図１１Ｂの場合、図８に比べて、化合物半導体層３１の面積占有率は約１０％拡大し、メサ部３６の面積は約１７％（６３．４７／５４．３５＝１．１６８）拡大した。その結果、変換効率が１〜２％改善した。さらに、１個の青色ＬＥＤチップ５０のサイズが図８でのサイズと比べて大きくなるので、発光アレイ８の修復作業の際のハンドリングが容易となり、修復効率を向上できる。画像の解像度を上げるために画素３を小さくする場合、画素３の微細化とともにその修復が難しくなるが、一定数（図１１Ｂでは２個）の画素３の各青色ＬＥＤを一体化すれば、修復効率をより向上させることができる。複数の青色ＬＥＤを一体化しても、修復する画素３の数は大きくは変化しない。むしろ、修復が効率化することで、コストを削減することができる。但し、行方向に連なった画素３の青色ＬＥＤが一体化しているため、各画素３間では一体化したままの化合物半導体層３１を介して光の漏洩が若干生じる。そのため、行方向のコントラストが若干低下する。また、青色ＬＥＤチップ５０の変換効率を改善する効果は図１１Ａの場合よりも小さいが、図１１Ｂでは画像の垂直方向のコントラストが劣化しないという利点がある。水平解像度よりも垂直解像度の方が重視される場合があるため、図１１Ｂの方法はその様な用途には適している。

＜第１実施形態の第３変形例＞
或いは、図８、図１１Ａ、及び図１１Ｂの例示に限定されず、ｎ行且つｍ列で二次元配置している複数の画素３のＬＥＤが一体化されていてもよい。なお、ｎは２以上且つＮ未満の正の整数であり、ｍは２以上且つＭ未満の正の整数である。こうすれば、歩留りを維持しつつ、解像度を上げることができる。以下に、各画素３のサイズが５［μｍ］×５［μｍ］であり、有効画素数が１０８０×１９２０（フルＨＤ）であるＬＥＤディスプレイチップ１を例に挙げて説明する。なお、画素アレイ２の有効部サイズはたとえば５．４［ｍｍ］×９．６［ｍｍ］である。また、ＬＥＤディスプレイチップ１全体のチップサイズは、行選択回路４、カラム信号出力回路５、及び画像処理回路６も合わせて、たとえば８［ｍｍ］×１５［ｍｍ］である。

図１１Ｃは、画素アレイ２に設けられた青色ＬＥＤチップ５０のさらなる他の変形例を示す上面図である。なお、図１１Ｃでは、４行且つ４列で二次元配置された１６個の画素３の各青色ＬＥＤ（特にそれらの化合物半導体層３１）が分離されずに一体化されている。この場合には、行方向及び列方向に隣接する各青色ＬＥＤ間に分離溝４２が形成されない。そのため、各青色ＬＥＤのメサ部３６の面積を広げて、青色ＬＥＤチップ５０に流れる電流密度を下げ、その発光効率を高めることができる。さらに、図１１Ｃでは、上下（列方向）に隣接する２個の青色ＬＥＤがＮ型コンタクトホール３９を共有することで、メサ部３６の面積をさらに拡大できるので、発光効率を一層改善できる。

この第３変形例では、第１及び第２変形例に似た観点から、４行且つ４列の１６個の画素３の各青色ＬＥＤを一体化して、そのサイズを２０［μｍ］×２０［μｍ］とした。また、化合物半導体層３１のサイズは１８［μｍ］×１８［μｍ］となった。これは、図８と同一の構造では、青色ＬＥＤチップ５０が小さくなって発光アレイ８の修復が難しくなるためである。図１１Ｃの場合、１６個の画素３の総領域面積に対する化合物半導体層３１の面積占有率は８１％である。大型化した青色ＬＥＤチップ５０の修復成功率を高めるために、分離溝４２の幅は大きくして２［μｍ］とした。青色ＬＥＤの配置はＮ側コンタクトホール３９を共有する上下一対の画素３を同じパターンで二次元配置した。各画素３のメサ部３６は各画素３の領域面積が同じとなるように形状及び位置を調整した。従って、画素３の領域に対するメサ部３６の中心位置は画素３によって若干異なるかもしれないが僅かな量であり、ＬＥＤディスプレイチップ１が投影する画像の画質には大きな問題とはならない。画素３の領域面積に対するメサ部３６の面積占有率は５８％であった。

第３変形例での画素３のサイズはたとえば第１実施形態よりも小さい。そのため、図１１Ｃでは透明導電膜３５を形成せず、Ｐ側電極４０を直接にＰ側エピタキシャル層３４と接触させている。Ｐ側エピタキシャル層３４のシート抵抗は５×１０^４［Ω］程度と高いため、直接に接触させると画素３の駆動電圧が０．５Ｖ程度高くなるという課題はあるが、透明導電膜３５の微細パターンを形成するという技術的な課題を回避できるという利点がある。

なお、第１実施形態（図８参照）と同様に分離溝４２の幅を１．６［μｍ］とすれば、化合物半導体層３１の面積占有率は８５％となり、メサ部３６の面積占有率は増加して６４％となる。分離溝４２の幅は、消費電力を低減する上では第１実施形態のように狭くした方が好ましいが、歩留りを向上する上では第３変形例のように広くした方が好ましい。また、個片化した画素３のサイズをそれぞれ５［μｍ］×５［μｍ］とし、分離溝４２の幅を２［μｍ］にする場合、化合物半導体層３１の面積占有率は３６％となり、メサ部３６の面積占有率はたとえば５％となる。この場合、電流の注入密度が１０倍と非常に高くなり、発光効率が著しく低下する。従って、消費電力が増加し、最大輝度が低下する。また、このような小型の青色ＬＥＤチップ５０のハンドリングは難しくなるため、現状では修復歩留りが低下せざるを得ない。しかし、第３変形例ではこれらの問題を回避して、高解像度のＬＥＤディスプレイチップを製造することができる。第３変形例では、連結した１６個の画素間での若干の光の画素間漏洩によるコントラストの低下が生じうるが、画面全体を大局的に見た際のコントラストは非常に高い。従って、液晶ディスプレイなどに対する優位性は失われない。

以上、本実施形態によれば、画像形成素子１は、複数の画素３を備え、該画素３の出射光を投影表示する画像形成素子１であって、出射光の光源５０を含む発光素子１０と、複数の発光素子１０が搭載面上に設けられる搭載基板７、を備え、少なくとも１つの画素３を含んで個片化された光源５０が複数設けられ、光源５０の各々は、同一面に設けられた複数の電源電極４０、４１を有し、搭載基板７は、光源５０を駆動する駆動回路１００と、搭載面に設けられて光源５０の電源電極４０、４１と電気的に接続される電極１９、２０と、を有し、各々の画素３において、画素３の領域面積に対して光源５０が占める面積占有率が１５％以上且つ８５％以下である構成とされる。

この構成によれば、光源５０を含む発光素子１０を搭載基板７の搭載面に設ける際、光源５０の同一面に設けられた電源電極４０、４１を該搭載面に設けられた電極１９、２０と電気的に接続することができる。また、たとえば不良の光源５６を取り換える際、不良の光源５６の取り外しと正常な光源５５の取り付けとを比較的容易且つ効率良く行うことができる。また、複数の光源５０の各々は少なくとも１つの画素３を含んで個片化されるため、光源５０の内部を介した隣接する画素３への光の漏洩を抑制できる。すなわち、明画素に隣接する暗画素への光の漏洩を抑制できる。従って、画素３の投射光で形成される画像のコントラストの低下、及び隣接する画素３間での出射光の混色を抑制又は防止できる。また、光源５０を複数の画素３を含んで個片化すれば、光源５０を含む発光素子１０を搭載基板７に設ける光源５０の数を低減でき、そのハンドリングの困難性も改善できる。従って、作業効率が向上するので、大量生産もし易くなる。さらに、各画素３の領域面積に対して各光源５０が占める面積占有率は１５％以上且つ８５％以下とされる。こうすれば、隣接する画素３への光の漏洩を抑制と、発光面積の低下に伴う発光効率の低下及び消費電力の増加の抑制と、隣接する光源５０間の間隔の減少に伴うハンドリング（たとえば光源５０の取り換え作業）の低下の抑制と、をバランス良く満たすことができる。よって、演色性に優れ且つコントラストが高い画像形成素子を低欠陥且つ高歩留りで製造することができる。

また、本実施形態によれば、画像形成素子１は、複数の画素３を備え、該画素３の出射光を投影表示する画像形成素子１であって、出射光の光源５０を含む発光素子１０と、複数の発光素子１０が搭載面上に設けられる搭載基板７と、を備え、少なくとも１つの画素３を含んで個片化された光源５０が複数設けられ、光源５０の各々は、搭載基板７に対向する面に少なくとも１個の電源電極４０、４１を有し、搭載基板７は、光源５０を駆動する駆動回路１００と、搭載面に設けられて光源５０の電源電極４０、４１と電気的に接続される電極１９、２０と、を有し、駆動回路１００が、光源５０の電源電極４０、４１と電気的に接続される電極１９、２０を駆動回路１００内の他の電極又は配線と選択的に短絡するスイッチ回路１１７を含む構成とされる。

この構成によれば、光源５０を含む発光素子１０を搭載基板７の搭載面に設ける際、搭載基板７に対向する面に設けられた少なくとも１個の電源電極４０、４１を該搭載面に設けられた電極１９、２０と電気的に接続することができる。また、たとえば不良の光源５６を取り換える際、不良の光源５６の取り外しと正常な光源５５の取り付けとを比較的容易且つ効率良く行うことができる。また、複数の光源５０の各々は少なくとも１つの画素３を含んで個片化されるため、光源５０の内部を介した隣接する画素３への光の漏洩を抑制できる。すなわち、明画素に隣接する暗画素への光の漏洩を抑制できる。従って、画素３の投射光で形成される画像のコントラストの低下、及び隣接する画素３間での出射光の混色を抑制又は防止できる。また、光源５０を複数の画素３を含んで個片化すれば、光源５０を含む発光素子１０を搭載基板７に設ける光源５０の数を低減でき、そのハンドリングの困難性も改善できる。従って、作業効率が向上するので、大量生産もし易くなる。さらに、駆動回路１００がスイッチ回路１１７を含むので、光源５０を駆動回路１００に接続するまえに、スイッチ回路１１７により電極１９、２０を駆動回路１００内の他の電極又は配線と選択的に短絡させて、駆動回路１００が正常であるか不良であるかを検知することができる。よって、演色性に優れ且つコントラストが高い画像形成素子を低欠陥且つ高歩留りで製造することができる。

上記の画像形成素子１において、光源５０は化合物半導体発光ダイオードである構成とされる。

この構成によれば、消費電力を比較的低く抑えることができる。

上記の画像形成素子１において、搭載基板７は半導体基板Ｗｉであって、搭載基板７には、駆動回路１００と、所定方向（列方向）に配列する画素３を選択する配列選択回路４と、該配列選択回路４により選択された画素３の光源５０を駆動する駆動回路１００に駆動信号を出力する信号出力回路５と、がモノリシックに形成される構成とされる。

この構成によれば、駆動回路１００、配列選択回路４、及び信号出力回路５を効率よくコンパクトに形成できる。

上記の画像形成素子１において、少なくとも搭載基板７の電極１９、２０上に設けられる異方性導電膜５１をさらに備え、光源５０の各々の電源電極４０、４１は同一の異方性導電膜５１を介して搭載基板７の電極１９、２０上に設けられる構成とされる。

この構成によれば、異方性導電膜５１の膜厚方向は加圧により導電可能であり且つ膜方向（膜厚方向と直交する平面上の方向）の絶縁は維持される。そのため、搭載基板７の電極１９、２０上に個別に接続膜を形成する必要が無い。すなわち、光源５０の電源電極４０、４１を搭載基板７の電極１９、２０上に設ける際、電源電極４０、４１と電極１９、２０との間を導通させて両者間を電気的に接続でき、それ以外では絶縁を維持させることができる。

上記の画像形成素子１において、光反射性又は光吸収性を有する第１遮光層６０をさらに備え、第１遮光層６０は、隣接する光源５０間に設けられる構成とされる。

この構成によれば、隣接する光源５０への光の漏洩を第１遮光層６０により抑制又は防止でき、画像３のコントラストの低下を防止することができる。

＜第２実施形態＞
次に、第２実施形態について説明する。第２実施形態では、各ＬＥＤディスプレイチップ１Ｒ、１Ｇ、１Ｂはそれぞれ、青紫色ＬＥＤチップ７０の出射光を波長変換層で変換することで赤（Ｒ）、緑（Ｇ）、青（Ｂ）の単色光を出力する。以下では、第１実施形態と異なる構成について説明する。また、第１実施形態と同様の構成部には同じ符号を付し、その説明を省略することがある。

各ＬＥＤディスプレイチップ１Ｒ、１Ｇ、１Ｂの発光素子１１、１２、１３はそれぞれ、青紫色ＬＥＤチップ７０及び波長変換層６２を有している。青紫色ＬＥＤチップ７０は、赤色発光素子１１の励起光源であり、波長４００［ｎｍ］から４３０［ｎｍ］の近紫外光を発光する。波長変換層６２は各発光素子１１、１２、１３で異なる。すなわち、赤色ＬＥＤディスプレイチップ１Ｒの赤色発光素子１１の波長変換層６２は青紫色チップＬＥＤ７０から出射された近紫外光を赤色光に波長変換して外部に出力する。緑色ＬＥＤディスプレイチップ１Ｇの緑色発光素子１２の波長変換層６２は青紫色ＬＥＤチップ７０から出射された近紫外光を緑色光に波長変換して外部に出力する。青色ＬＥＤディスプレイチップ１Ｂの赤色発光素子１３の波長変換層６２は青紫色ＬＥＤチップ７０から出射された近紫外光を青色光に波長変換して外部に出力する。従って、各ＬＥＤディスプレイチップ１Ｒ、１Ｇ、１Ｂは青紫色ＬＥＤチップ７０を画素駆動回路１００に貼り付けた構造までは共通している。こうすれば、３種類の異なる色（波長）の光を発光する発光層３３を持つＬＥＤディスプレイチップ１を別々に形成する必要が無い。従って、ＬＥＤディスプレイチップ１の開発期間を短縮でき、仕掛在庫を低減できる。また、一般に、近紫外光の波長変換層６２での励起効率は高い。さらに、近紫外光に対する人間の視感度は低い。そのため、波長変換層６２を透過して外部に出射される近紫外光成分が多少あっても、画素３の色純度を低下させる作用が少ないという利点がある。また、波長変換層６２には、各種の蛍光体及び量子ドット波長変換層などを用いることができる。蛍光体は比較的コストが低く、その性能が長期間安定しているという特徴がある。量子ドット波長変換層は発光スペクトルの半値幅が狭く、その色域を拡大できるという利点がある。さらに、波長変換層６２を単体材料で構成する必要は無い。たとえば、青色ＬＥＤチップを光源として、黄色蛍光体、緑色及び赤色蛍光体の混合蛍光体によって、白色光を形成してもよい。その後、Ｒ、Ｇ、Ｂの各カラーフィルターを配置して、赤、緑、青の各光を形成しても良い。この場合、波長変換層６２は、蛍光体層とカラーフィルター層との２層構成となる。

図１２は、第２実施形態に係る画素３の構成例を示す断面図である。図１２は、たとえば図２の一点鎖線Ａ−Ａに沿う画素３の断面構造の一例を示している。なお、以下では主に、赤色ＬＥＤディスプレイチップ１Ｒの画素３を例に挙げて説明するが、緑色表示用のＬＥＤディスプレイチップ１Ｇ、及び青色表示用のＬＥＤディスプレイチップ１Ｂの画素３も同様であるため、それらの説明は割愛する。

図１２に示すように、隣接する青紫色ＬＥＤチップ７０間には、ダム層６１を設けることで、波長変換層６２を通じた光の漏洩が最小限に抑制される。このダム層６１は、反射性が高く且つ光吸収が少ない材料を用いて形成され、好ましくは遮光反射層６０と同様の材料を用いて形成される。画素３のサイズは数［μｍ］から数十［μｍ］と小さく、各画素３に波長変換層６２を設けることは技術的な難度が高くて製造コストも高くつく。従って、波長変換層６２は画素アレイ２の前面に一括して塗布することで、工程を簡便にして、製造コストを低減させている。

青紫ＬＥＤチップ７０の構造及び製造方法は青色ＬＥＤチップ５０とほぼ同様である（たとえば図７Ａ〜図７Ｉ参照）。両者の最も大きな相違は青紫ＬＥＤチップ１４の発光層３３を構成する量子井戸層のＩｎ濃度が青色ＬＥＤチップ５０の量子井戸層よりも低く、且つ井戸層のバンドギャップが青色ＬＥＤチップ５０の井戸層よりも大きくなる点である。このほか、多重量子井戸構造の各層厚が多少変更される点でも異なるが、本実施形態の構成にはあまり影響しない。また、ＬＳＩ７に関しても、基本的に第１実施形態と同じ構成である。但し、波長変換層６２の変換効率の相違によって青紫ＬＥＤチップ７０の駆動電流５４が変化する。また、青紫ＬＥＤチップ７０及び波長変換層６２全体の光変換効率の温度依存性が各色の発光素子１１、１２、１３によって相違する場合もある。この場合には、ＬＳＩ７が温度変動に合わせて、青紫ＬＥＤチップ７０の駆動電流５４が制御される。

次に、二次元配置した青紫色ＬＥＤチップ７０からなる発光アレイ８をＬＳＩ７上に設ける方法を説明する。なお、画像駆動回路１００上に青紫色ＬＥＤチップ７０を貼り付ける工程は第１実施形態と同様に実施できる（図９Ａ〜図９Ｉ参照）。図９Ｉの工程後、蛍光体粒子を混合した蛍光樹脂層（すなわち波長変換層６２の前駆体）を画素アレイ２の全面に塗布してベーク（焼成）することで、図１２に示すように、青紫色ＬＥＤチップ７０上に波長変換層６２が設けられる。この際、上記蛍光樹脂層は、画素アレイ２以外では除去されることが好ましい。さらに、該蛍光樹脂層は、少なくともＬＳＩ７と外部基板（不図示）とを接続するパッド電極（不図示）でも取り除く必要がある。上記蛍光樹脂層を除去すべき領域（たとえば画素アレイ２の周辺部）を予めレジストパターンで覆ってから蛍光樹脂層を塗布し、レジストパターンの上に残った薄い蛍光樹脂層を溶解した後にレジストパターンを除去してもよい。

上記の方法で形成された赤色ＬＥＤディスプレイチップ１Ｒは、４元系（たとえばＡｌＩｎＧａＰ）の化合物半導体層３１を有する赤色ＬＥＤを赤色ＬＥＤディスプレイチップ１Ｒに搭載した場合に比べて、温度上昇による輝度低下が少なく、長期信頼性が優れるという特徴がある。その理由は、４元系（ＡｌＩｎＧａＰ）の化合物半導体に比べて、緑色ＬＥＤ及び青色ＬＥＤなどに用いられる窒化物半導体系材料では温度上昇による輝度低下が少なく且つ機械的な強度が高いためである。従って、長時間使用しても色バランスが崩れ難く、欠陥の発生が少ない赤色ＬＥＤディスプレイチップ１Ｒを実現することができる。また、ＡｌＩｎＧａＰ系の赤色ＬＥＤの動作電圧は２．５ＶでありＩｎＧａＮ系の動作電圧（３Ｖ程度）に比べて低い。そのため、ＬＳＩ７を別に設計したり、ＬＳＩ７を共通化するために、より動作範囲が広いＬＳＩ７を設計したりする必要があり、ＬＳＩ７の開発期間が長くなるという課題があった。一方、本実施形態のＬＥＤディスプレイチップ１Ｒ、１Ｇ、１Ｂでは駆動電圧を同じにできるので、開発期間が短くできるという利点もある。

波長変換層６２に混合する赤色蛍光体には、たとえばＹＯＸ（Ｙ_２Ｏ_３：Ｅｕ）、ＣａＡｌＳｉＮ_３などの窒化物蛍光体、ＫＳＦなどのフッ化物蛍光体といった種々の材料がある。これらのうち、赤外域での発光が少なく、６００〜６５０［ｎｍ］付近に鋭い発光ピークを有するＫＳＦ蛍光体、たとえばＫ_２（Ｓｉ_０．９９Ｍｎ_０．０１）Ｆ_６（マンガン付活フッ化４価金属塩蛍光体）、が色域を広げる上で有利である。また、波長変換層６２には、量子ドット材料を用いることも可能である。この場合、発光スペクトルの半値幅を狭く且つ色域を拡大できるという利点がある。

＜第２実施形態の変形例＞
なお、青紫色ＬＥＤチップ７０に代わる励起光源として、波長４３０［ｎｍ］から４７０［ｎｍ］の青色光を発光する青色ＬＥＤチップ５０を用いることもできる。この場合、青色ＬＥＤディスプレイチップ１Ｂでは波長変換層６２が不要となる。従って、青色ＬＥＤディスプレイチップ１Ｂの製造工程において、波長変換層６２を形成する工程を削減できるので、製造コストに削減に効果がある。但し、赤色ＬＥＤディスプレイチップ１Ｒ、及び緑色ＬＥＤディスプレイチップ１Ｇでは、青色光の漏洩により画素の色純度が低下する恐れがある。以下では主に、緑色表示用のＬＥＤディスプレイチップ１Ｇの画素３を例に挙げて説明する。赤色ＬＥＤディスプレイチップ１Ｒの画素３も同様であるため、その説明は割愛する。

緑色ＬＥＤティスプレイチップ１Ｇは、発光効率の良い青色ＬＥＤチップ５０と、青色ＬＥＤチップ５０でから出射される青色光を緑色光に波長変換する波長変換層６２とを組み合せて構成される。その理由は、緑色ＬＥＤは青色ＬＥＤ５０と同じく窒化物化合物半導体を用いて形成できるが、一般に、緑色ＬＥＤの発光効率は青色ＬＥＤ５０よりも低い。従って、緑色ＬＥＤは、そのチップサイズを大きくする必要があるので、高価格になる傾向があるためである。

波長変換層６２には、たとえば酸化物系（Ｚｎ_２ＳｉＯ_４：Ｍｎ）、硫化物系（ＺｎＳ：ＣｕＡｌ、Ｇｄ_２Ｏ_２Ｓ：Ｔｂ）、酸窒化物蛍光体などの種々の材料を用いることができる。発光効率が良く安定性の高い材料としては、β型ＳｉＡＬＯＮ（Ｅｕ_０．０５Ｓｉ_１１．５Ａｌ_０．５Ｏ_０．０５Ｎ_{１９．９５}）が有利である。このほか、量子ドット材料を使用することも可能であるこの場合、発光スペクトルの半値幅を狭く且つ色域を拡大できるという利点がある。

青色ＬＥＤチップ５０の構造及び製造方法は第１実施形態とほぼ同様である。ＬＳＩ７に関しては、第２実施形態と同様である。二次元配置した青色ＬＥＤ５０からなる発光アレイ８をＬＳＩ７上に設ける方法も、青紫色ＬＥＤチップ７０の代わりに青色ＬＥＤチップ５０を用いる点、及び、波長変換層６２の材料（たとえばβ―ＳｉＡＬＯＮ蛍光体）が異なる点以外は同様である。

β型ＳｉＡＬＯＮなどの緑色蛍光体は発光スペクトルが幅広であるため、緑色ＬＥＤディスプレイチップ１Ｇの色域は緑色ＬＥＤよりも狭くなる傾向がある。ただし、緑色ＬＥＤを使う場合に比べて、緑色蛍光体を用いた緑色ＬＥＤディスプレイチップ１Ｇでは、ＮＴＳＣ比が１０％程度低下したものの、製造コストを５％削減でき、その消費電力も１９％低減できた。

以上、本実施形態の画像形成素子１は、発光素子１０は、光源７０、５０が発光した光を波長変換して外部に出射する波長変換層６２をさらに含む構成とされる。

この構成によれば、同じ光源５０で発光された光を波長変換層６２で異なる色の光に変換できる。すなわち、発光素子１０に同じ光源５０を用いることができる。

上記の画像形成素子１において、光反射性又は光吸収性を有する第２遮光層６１をさらに有し、第２遮光層６１は、隣接する波長変換層６２間の少なくとも一部に設けられる構成とされる。

この構成によれば、隣接する発光素子１０（特に波長変換層６２）間での光の漏洩を第２遮光層６１により抑制又は防止でき、画像３のコントラストの低下を防止することができる。

＜第３実施形態＞
次に、第３実施形態について説明する。第３実施形態では、１個のＬＥＤディスプレイチップ１がカラー画像を投影する。以下では、第１実施形態と異なる構成について説明する。また、第１実施形態と同様の構成部には同じ符号を付し、その説明を省略することがある。

図１３は、第３実施形態に係る画素３の透視上面図である。図１３に示すように、各画素３には、赤色発光素子１１、緑色発光素子１２、及び青色発光素子１３が配置されている。発光素子１１〜１３は、たとえば青紫色ＬＥＤチップ７０（すなわち励起光源）と波長変換層６２とを含んで構成され、これらに駆動電流５４を供給する画素駆動回路１００上に設けられている。

図１３のＬＥＤディスプレイチップ１では、各発光素子１１〜１３が同じサイズである場合、各発光素子１１〜１３のサイズは単色用のＬＥＤディスプレイチップ１の発光素子１０（たとえば図２参照）と比べて約１／３となる。そのため、ＬＥＤチップの製造工程、及びＬＳＩ７への貼り合せ工程が難しくなる。特に赤色用及び緑色用の波長変換層６２をそれぞれ高精度に各ＬＥＤチップ上に配置しなければならないため、歩留りが低下する場合がある。但し、１個のＬＥＤディスプレイチップ１でフルカラー画像を表示できるため、光学系を非常に簡素に構成できるという大きな利点がある。

上述のような製造上の難しさを改善する方法として、ＬＥＤディスプレイチップ１の構造を変更することができる。図１４Ａ〜図１４Ｃは、本実施形態に係る画素３の構成例を示す。図１４Ａは、独立型の発光素子１１〜１３を有する画素３の構成例を示す透視平面図である。図１４Ｂは、一体型の発光素子１０を有する画素３の構成例を示す透視平面図である。図１４Ｃは、複数の画素３を一体化した構成例を示す透視平面図である。

図１４Ａでは、赤色光、緑色光、及び青色光の３種の発光素子１１〜１３が、励起光源である３個の独立した青紫色ＬＥＤチップ７０と、それぞれ赤色光、緑色光、及び青色光の波長変換層より構成されている。各画素３のサイズはたとえば２０［μｍ］×２０［μｍ］であり、有効画素数はたとえば４８０×６４０（ＶＧＡ規格）である。画素アレイ２の有効部分のサイズはたとえば９．６［ｍｍ］×１２．８［ｍｍ］である。また、ＬＥＤディスプレイチップ１全体のチップサイズは、行選択回路４、カラム信号出力回路５、及び画像処理回路６も合わせて、たとえば１５［ｍｍ］×１８［ｍｍ］である。各発光素子１１〜１３を構成する各青紫色ＬＥＤチップ７０の大きさは１８［μｍ］×４．６７［μｍ］であり、２［μｍ］の幅を空けて配置される。この場合、画素３の領域面積に対する青紫色ＬＥＤチップ７０の総面積占有率は６３％であった。

一方、図１４Ｂでは、各発光素子１１〜１３用の透明電極膜３５及びとＰ側電極４０は当然に独立して設けられているが、化合物半導体層３１は一体で構成されている。各画素３のサイズはたとえば２０［μｍ］×２０［μｍ］であり、有効画素数がたとえば４８０×６４０（ＶＧＡ規格）である。画素アレイ２の有効部分のサイズはたとえば９．６［ｍｍ］×１２．８［ｍｍ］である。また、ＬＥＤディスプレイチップ１全体のチップサイズは、行選択回路４、カラム信号出力回路５、及び画像処理回路６も合わせて、たとえば１５［ｍｍ］×１８［ｍｍ］である。一体型の発光素子１１〜１３用の青紫色ＬＥＤチップ７０の大きさはたとえば１８［μｍ］×１８［μｍ］である。この場合、画素３の領域面積に対する青紫色ＬＥＤチップ７０の面積占有率は８１％であった。

図１４Ｂでは、発光素子１１〜１３の化合物半導体層３１及びＮ側電極４１は一体に形成されている。このような構造とすることで、化合物半導体層３１のサイズを大きくできるので、青紫色ＬＥＤチップ７０のハンドリングを容易にできる。一体型の発光素子１０では、そのサイズ及び分離溝４２の幅を大きくし易いため、製造が容易となり、コストを低減できるという利点がある。その一方で、化合物半導体層３１を介して隣接する他の青紫色ＬＥＤに光が漏洩するため、色の純度が若干低下する。但し、隣接する画素３は遮光反射層６０で分離されているため、コントラストの劣化は生じない。なお、一体型の青紫色ＬＥＤチップ７０では、化合物半導体層３１は全て一体である必要は無い。Ｐ側エピタキシャル層３４、発光層３３、Ｎ側エピタキシャル層３２の一部を各発光素子間で分離してもよい。こうすることで、光の漏洩を軽減し、色純度の低下を抑制することが出来る。

なお、図１４Ｂのような一体型の発光素子１０では各色のＬＥＤのうちの少なくとも１個に異常がある場合、修復の際に、１個のＬＥＤチップ全体を取り換える必要が生じる。ただし、不良となるＬＥＤの数はそれ程多く無いため、この修復によるコストアップは問題では無い。むしろ、修復が容易となる効果の方が遥かに大きい。

＜独立型のＬＥＤディスプレイチップ１＞
次に、特性を重視して独立型の発光素子１１〜１３（図１４Ａ参照）を採用したＬＥＤディスプレイチップ１の構成例を説明する。図１５は、独立型のＬＥＤディスプレイチップ１での画素３の構成例を示す断面図である。なお、図１５は、図１３の一点鎖線Ｄ−Ｄに沿う画素３の断面構造の一例を示している。このＬＥＤディスプレイチップ１では、赤色光、緑色光、青色光をそれぞれ出射する発光素子１１〜１３が画素駆動回路１００上に設けられている。

図１６は、独立型の発光素子１１〜１３用の画素駆動回路１００の一例を示す等価回路図である。画素駆動回路１００は、図１６に示すように、赤色発光素子１１に駆動電流５４を供給する駆動回路１００Ｒ、緑色発光素子１２に駆動電流５４を供給する駆動回路１００Ｇ、及び青色発光素子１３に駆動電流５４を供給する駆動回路１００Ｂを含んで構成される。これらは、ＬＳＩ７が製造される際、シリコンウエハーＷ１にモノリシックに形成される。画素駆動回路１００に含まれる駆動回路の数は発光素子１０の数に対応して増加する。

各駆動回路１００Ｒ、１００Ｇ、１００Ｂの構成は図４と同様である。すなわち、赤色発光素子１１用の駆動回路１００Ｒは、選択トランジスタ１０５Ｒ、保持キャパシタ１０８Ｒ、駆動トランジスタ１１１Ｒ、及びテストトランジスタ１１７Ｒを有している。緑色発光素子１２用の駆動回路１００Ｇは、選択トランジスタ１０５Ｇ、保持キャパシタ１０８Ｇ、駆動トランジスタ１１１Ｇ、及びテストトランジスタ１１７Ｇを有している。青色発光素子１３用の駆動回路１００Ｂは、選択トランジスタ１０５Ｂ、保持キャパシタ１０８Ｂ、駆動トランジスタ１１１Ｂ、及びテストトランジスタ１１７Ｂを有している。

駆動回路１００Ｒにおいて、選択トランジスタ１０５ＲはたとえばＮ型ＭＯＳトランジスタであり、そのゲート端子は行選択線（ＲｏＩ）１０１に接続されている。また、選択トランジスタ１０５Ｒのソース端子は赤色発光素子１１用のカラム信号線（ＣＳ）１０２Ｒに接続され、ドレイン端子は保持キャパシタ１０８Ｒの一端及び駆動トランジスタ１１１Ｒのゲート端子に接続されている。保持キャパシタ１０８Ｒの他端は駆動トランジスタ１１１Ｒのソース端子及び電源線（Ｖｃｃ）１１４に接続されている。駆動トランジスタ１１１ＲはたとえばＰ型ＭＯＳトランジスタであり、そのドレイン端子は赤色発光素子１１用のＰ側個別電極２０Ｒに接続されている。Ｐ側個別電極２０Ｒには、赤色発光素子１１のアノード端子及びテストトランジスタ１１７Ｒのソース端子が並列に接続されている。テストトランジスタ１１７Ｒのゲート端子はテスト信号線（ＴＥ）１１６に接続されている。赤色発光素子１１のカソード端子及びテストトランジスタ１１７Ｒのドレイン端子はともに接地線（ＧＮＤ）１１５に接続されている。なお、他の駆動回路１００Ｇ、１００Ｂも同様に構成されるためその説明は割愛する。

次に、独立型の発光素子１１〜１３を有するＬＥＤディスプレイチップ１の製造方法を説明する。該製造工程は、画素３が大きくなって青紫色ＬＥＤチップ７０が３個に分割されたこと以外は、第１実施形態と同様に実施できる（図９Ａ〜図９Ｉ参照）。そして、図９Ｉの工程後、各色用の波長変換層６２（６２Ｒ、６２Ｇ、６２Ｂ）を設ける工程が実施される。但し、第１実施形態及びその第１〜第３変形例と２実施形態形及びその変形例とでは、遮光反射層６０のパターンを形成するレジストパターン５８を完全に取り除いている。一方、本実施形態では画素３の領域のレジストパターンのみ除去し、それ以外の部分には残した（図示せず）。その理由は、画素３の領域とそれ以外の場所には青紫色ＬＥＤ７０の高さとの違いに起因する段差があるため、波長変換層６２の均一な塗布ができないためである。

図１７Ａ〜図１７Ｄは、独立型の発光素子１１〜１３を採用したＬＥＤディスプレイチップ１に各色用の波長変換層６２Ｒを設ける工程の一例を説明するための図である。図１７Ａ及び図１７Ｃは、波長変換層６２Ｒの塗布及びパターン露光を行う工程を示す図である。図１７Ｂ及び図１７Ｄは、波長変換層６２Ｒの現像及びベークを行う工程を示す図である。なお、図１７Ａ及び図１７Ｂは、図１４Ａの一点鎖線Ｅ１−Ｅ１に沿う断面を示している。図１７Ｃ及び図１７Ｄは、図１４Ａの二点鎖線Ｅ２−Ｅ２に沿う断面を示している。また、以下では、赤色用の波長変換層６２Ｒを設ける工程を例に挙げて説明する。

まず、図１７Ａに示すように、赤色発光蛍光体を分散した複合樹脂層（ネガ型レジスト層）を画素３の表面（青紫色ＬＥＤ７０及びダム層６１上）に塗布し、赤色発光素子１１となる青紫色ＬＥＤ７０上の部分を露光する。該露光により、上記部分の複合樹脂が重合化して不溶化する。次に、図１７Ｂに示すように、現像液を用いて複合樹脂層のうちの未露光である部分（青紫色ＬＥＤ７０上以外の部分）を溶解する。この工程により、赤色発光素子１１を形成する部分にのみ、赤色用の波長変換層６２Ｒを残すことができる。そして、緑色用及び青色用の波長変換層６２Ｇ、６２Ｂについても、図１７Ａ及び図１７Ｂと同様の工程を実施することにより、３色（Ｒ、Ｇ、Ｂ）の発光素子１１〜１３を形成することができる。

上述のようにＬＥＤディスプレイチップ１を製造した結果、１個当たりの平均の欠陥画素数は約３１個であった。分離溝４２の幅を２［μｍ］と広くしたことで、不良個所の修復性は改善した。一方、各青紫色ＬＥＤ７０の形状が細長いため、修復の際のハンドリングが難しく、完全修復率は約３０％へ低下した。但し、実際にＬＥＤディスプレイチップ１を動作させた結果では、最大輝度が２０００［ｌｍ］となった。また、コントラストは測定限界以上であり、消費電力も最大５０［Ｗ］であった。ＮＴＳＣ比は１０３％であり、色域も良好な結果となった。

＜一体型のＬＥＤディスプレイチップ１＞
次に、一体型の発光素子１１〜１３（図１４Ｂ参照）を採用したＬＥＤディスプレイチップ１の構成例を説明する。この構成では、赤色光、緑色光、及び青色光を励起発光するＬＥＤチップが一体化されている。そのため、一体型のＬＥＤチップのサイズは独立型のＬＥＤチップと比べて約３倍の大きさとなる。また、修復の際のハンドリングが容易となるので、歩留りが向上するという効果がある。但し、化合物半導体層が分離されずに連続しているので、励起された光が目的の色（たとえば赤）用の波長変換層６２だけでなく、他の色（たとえば、緑、青）用の波長変換層６２に漏れてしまう。そのため、画素３の色純度は若干劣化する。

次に、一体型の発光素子１１〜１３を有するＬＥＤディスプレイチップ１の製造方法を説明する。なお、該ＬＥＤディスプレイチップ１では、３色の波長変換層６２Ｒ、６２Ｇ、６２Ｂを励起する青紫色ＬＥＤチップ７０は発光素子１１〜１３毎に個片化されていない。また、該青紫色ＬＥＤチップ７０の上にもダム層６１が設けられて、各波長変換層６２Ｒ、６２Ｇ、６２Ｂを分離する。一体型のＬＥＤディスプレイチップ１の製造工程は、上記以外は、第１実施形態と同様に実施できる（図９Ａ〜図９Ｉ参照）。そして、図９Ｉの工程後、各色用の波長変換層６２を設ける工程が実施される。

図１８Ａ〜図１８Ｄは、一体型の発光素子１１〜１３を採用したＬＥＤディスプレイチップ１において各色用の波長変換層６２Ｒ〜６２Ｂを設ける工程の一例を説明するための図である。図１８Ａは、赤色用の波長変換層６２Ｒの塗布及びパターン露光を行う工程を示す図である。図１８Ｂは、赤色用の波長変換層６２Ｒの現像及びベークを行う工程を示す図である。図１８Ｃは、緑色用の波長変換層６２Ｇの現像及びベークを行う工程を示す図である。図１８Ｄは、青色用の波長変換層６２Ｂの現像及びベークを行う工程を示す図である。図１８Ａ〜図１８Ｄは、図１４Ｂの一点鎖線Ｆ−Ｆに沿う断面を示している。

まず、図１８Ａに示すように、赤色発光蛍光体を分散した複合樹脂層（ネガ型レジスト層）を画素３の表面（青紫色ＬＥＤ７０の裏面及びダム層６１上）に塗布し、赤色発光素子１１の発光領域に対応する部分を露光して不溶化させる。そして、図１８Ｂに示すように、現像液を用いて複合樹脂層のうちの未露光である部分（赤色発光素子１１の発光領域に対応する部分以外）を溶解する。この工程により、赤色発光素子１１を形成する部分に、赤色用の波長変換層６２Ｒを設ける。

次に、緑色発光素子１２を形成するため、図１８Ａと同様にして、緑色発光蛍光体を分散した複合樹脂層（ネガ型レジスト層）を画素３の表面に塗布し、緑色発光素子１２の発光領域に対応する部分を露光して不溶化させる。そして、図１８Ｃに示すように、現像液を用いて未露光である部分を溶解して、緑色発光素子１２を形成する部分に、緑色用の波長変換層６２Ｇを設ける。

次に、青色発光素子１３を形成するため、図１８Ａと同様にして、青色発光蛍光体を分散した複合樹脂層（ネガ型レジスト層）を画素３の表面に塗布し、青色発光素子１３の発光領域に対応する部分を露光して不溶化させる。そして、図１８Ｄに示すように、現像液を用いて未露光である部分を溶解して、青色発光素子１３を形成する部分に、青色用の波長変換層６２Ｂを設ける。以上の工程を実施することにより、一体型の発光素子１１〜１３をＬＥＤディスプレイチップ１に設けることができる。なお、各色の蛍光体を形成する順序は、上記の順序に限定されない。さらに、上記に限定されず、画素内の配置も変更することも可能である。

上述のようにＬＥＤディスプレイチップ１を製造した結果、独立型の発光素子１１〜１３を採用したＬＥＤディスプレイチップ１に比べ、歩留りは約２倍となり、コストは大幅に改善できた。一方、ＮＴＳＣ比１００％となり、色域は悪化した。

＜複数の画素３を一体化したＬＥＤディスプレイチップ１＞
次に、複数の画素を一体型した構成（図１４Ｃ参照；以下、複数画素一体型と呼ぶ）を採用したＬＥＤディスプレイチップ１の構成例を説明する。この構成では、赤色光、緑色光、及び青色光を励起発光するＬＥＤディスプレイチップ１に、複数の画素が一体化されている。図１４Ｃでは、発光素子１０ｓ、１０ｔ、１０ｕ、１０ｖの４画素が一体化されている。複数画素一体型のＬＥＤチップのサイズは独立型のＬＥＤチップと比べて約１２倍の大きさとなる。また、修復の際のハンドリングが容易となるので、歩留りが向上するという効果は更に大きくなる。但し、ＬＥＤディスプレイチップ１の色純度に若干の劣化が生じうる。また、隣接する画素間での光の漏洩によるコントラストの低下が生じうる。

複数画素一体型のＬＥＤディスプレイ１では、図１４Ｃに示すように、赤色発光素子１１ｓ、１１ｔ、１１ｕ、１１ｖと、緑色発光素子１２ｓ、１２ｔ、１２ｕ、１２ｖと、青色発光素子１３ｓ、１３ｔ、１３ｕ、１３ｖと、が個片化されて１個のＬＥＤチップとなっている。なお、赤色発光素子１１ｓ、緑色発光素子１２ｓ、及び青色発光素子１３ｓは画素３ｓの発光素子１０ｓを構成している。赤色発光素子１１ｔ、緑色発光素子１２ｔ、及び青色発光素子１３ｔは画素３ｔの発光素子１０ｔを構成している。赤色発光素子１１ｕ、緑色発光素子１２ｕ、及び青色発光素子１３ｕは画素３ｕの発光素子１０ｕを構成している。赤色発光素子１１ｖ、緑色発光素子１２ｖ、及び青色発光素子１３ｖは画素３ｖの発光素子１０ｖを構成している。Ｐ側電極４０は、これらの発光素子１１ｓ〜１３ｖ毎に個別に設けられている。但し、Ｎ側電極４１はこれらの発光素子１１ｓ〜１３ｖの全体に対して１個設けられている。このように配置する事で、Ｎ側コンタクトホール３９を形成する領域、及び、Ｎ側電極４１を形成する領域を縮小できる。そのため、各発光素子１０ｓ〜１０ｖのメサ部３６（不図示）、透明導電膜３５、Ｐ側コンタクトホール３８、及びＰ側電極４０を大きくする事ができる。メサ部及び透明導電膜３５のパターンを大きくする事で、発光効率を上げる事が出来る。Ｐ側コンタクトホール３８を大きくする事で、発光素子発光素子１０ｓ〜１０ｖの製造が容易となる。そして、Ｐ側電極４０を大きくする事で、ＬＳＩ７と発光素子１０ｓ〜１０ｖを貼り合せる際のアライメント精度が緩和でき、さらに貼り合せが容易となる効果がある。なお、図１４Ｃでは４画素を一体化した例を示したが、複数画素一体型のＬＥＤディスプレイチップ１はこの例示に限定されない。複数画素一体型のＬＥＤディスプレイチップ１において一体化する画素数は、４個に限定する必要は無く増やす事も減らす事もでき、つまり４以外の複数であってもよい。

＜第３実施形態の変形例＞
なお、波長変換層６２Ｒ〜６２Ｂは複合樹脂層を露光しない方法で形成してもよい。図１９Ａ及び図１９Ｂは、波長変換層６２を設ける工程の他の一例を説明するための図である。図１９Ａは、ポジレジストパターン６３の形成及び波長変換層６２の塗布を行う工程を示す図である。図１９Ｂは、波長変換層６２の平坦部及びポジレジストパターン６３を除去する工程を示す図である。図１９Ａ及び図１９Ｂは、たとえば図１４Ａの一点鎖線Ｅ−Ｅに沿う断面を示している。なお、図１９Ａ及び図１９Ｂは、独立型の発光素子１１〜１３を採用したＬＥＤディスプレイチップ１での工程を例示している。一体型の発光素子１１〜１３を採用したＬＥＤディスプレイチップ１での工程も同様であるため、その説明は割愛する。

図１９Ａに示すように、まず、画素３の表面のうち、赤色発光素子１１の発光領域に対応する部分以外にポジレジストパターン６３の鋳型を作り、赤色発光蛍光体を分散した複合樹脂層を画素３の表面上（ポジレジストパターン６３上を含む）に塗布する。そして、図１９Ｂに示すように、赤色発光素子１１の発光領域に対応する部分の複合樹脂層のみが残るように、複合樹脂層の表層部分を除去する。すなわち、ポジレジストパターン６３上の複合樹脂層、及びポジレジストパターン６３を除去する。この工程により、赤色発光素子１１を形成する部分に、赤色用の波長変換層６２Ｒを設ける。この手法では、ポジレジストパターン６３の解像能力が高いので、露光する手法（図１７Ａ及び図１８Ａ参照）に比べて、より精度の高いパターンを形成できる。従って、画素３のサイズを小さくする場合に適している。

以上、本実施形態によれば、画像形成素子１は、複数の画素３を備え、該画素３の出射光を投影表示する画像形成素子１であって、出射光の光源７０を含む発光素子１０と、複数の発光素子１０が搭載面上に設けられる搭載基板７、を備え、少なくとも１つの画素３を含んで個片化された光源７０が複数設けられ、光源７０の各々は、搭載基板７に対向する面に少なくとも１個の電源電極４０、４１を有し、搭載基板７は、光源７０を駆動する駆動回路１００Ｒ、１００Ｇ、１００Ｂと、搭載面に設けられて光源７０の電源電極４０、４１と電気的に接続される電極１９、２０（２０Ｒ、２０Ｇ、２０Ｂ）と、を有し、駆動回路１００Ｒ、１００Ｇ、１００Ｂが、光源７０の電源電極４０、４１と電気的に接続される電極１９、２０を駆動回路１００内の他の電極又は配線を選択的に短絡するスイッチ回路１１７Ｒ、１１７Ｇ、１１７Ｂと、を含む構成とされる。

この構成によれば、光源７０を含む発光素子１０を搭載基板７の搭載面に設ける際、搭載基板７に対向する面に設けられた少なくとも１個の電源電極４０、４１を該搭載面に設けられた電極１９、２０と電気的に接続することができる。また、たとえば不良の光源５６を取り換える際、不良の光源５６の取り外しと正常な光源５５の取り付けとを比較的容易且つ効率良く行うことができる。また、複数の光源７０の各々は少なくとも１つの画素３を含んで個片化されるため、光源７０の内部を介した隣接する画素３への光の漏洩を抑制できる。すなわち、明画素に隣接する暗画素への光の漏洩を抑制できる。従って、画素３の投射光で形成される画像のコントラストの低下、及び隣接する画素３間での出射光の混色を抑制又は防止できる。また、光源７０を複数の画素３を含んで個片化すれば、光源７０を含む発光素子１０を搭載基板７に設ける光源７０の数を低減でき、そのハンドリングの困難性も改善できる。従って、作業効率が向上するので、大量生産もし易くなる。さらに、駆動回路１００Ｒ、１００Ｇ、１００Ｂがスイッチ回路１１７Ｒ、１１７Ｇ、１１７Ｂを含むので、発光素子１１、１２、１３の光源７０を駆動回路１００Ｒ、１００Ｇ、１００Ｂに接続するまえに、スイッチ回路１１７Ｒ、１１７Ｇ、１１７Ｂにより電極１９、２０を駆動回路１００内の他の電極又は配線と選択的に短絡させて、駆動回路１００Ｒ、１００Ｇ、１００Ｂが正常であるか不良であるかを検知することができる。よって、演色性に優れ且つコントラストが高い画像形成素子を低欠陥且つ高歩留りで製造することができる。

上記の画像形成素子１において、発光素子１１、１２、１３において、波長変換層６２Ｒ、６２Ｇ、６２Ｂは複数であり、各々の波長変換層６２Ｒ、６２Ｇ、６２Ｂは出射光を互いに異なる波長の光に変換する構成とされる。

この構成によれば、同じ光源７０で発光された光を各波長変換層６２Ｒ、６２Ｇ、６２Ｂで異なる色の光に変換できる。すなわち、発光素子１１、１２、１３に同じ光源７０を用いることができる。

さらに、上記の画像形成素子１において、光源７０が波長変換層６２Ｒ、６２Ｇ、６２Ｂ毎に設けられる構成とされる。

この構成によれば、発光素子１１、１２、１３間の色の混合を別々に抑制できる。

或いは、上記の画像形成素子１において、複数の波長変換層６２Ｒ、６２Ｇ、６２Ｂが光源７０毎に設けられる構成とされる。

この構成によれば、各波長変換層６２Ｒ、６２Ｇ、６２Ｂにより変換される光の光源７０が共通しているので、光源７０のサイズを比較的大きくできる。そのため、光源７０のハンドリングが容易となって、作業効率が向上するので、歩留りも向上する。

＜第４実施形態＞
次に、第４実施形態について説明する。第４実施形態では、発光素子１０の修復を最小限にするため、１個の画素３に２つの同じ発光素子１０ａ、１０ｂが設けられる。以下では、第１〜第３実施形態と異なる構成について説明する。また、第１〜第３実施形態と同様の構成部には同じ符号を付し、その説明を省略することがある。

図２０は、第４実施形態に係る画素３の透視上面図である。図２０に示すように、１個の画素３に第１発光素子１０ａと第２発光素子１０ｂとが搭載されている。透明導電膜３５及びＰ側電極４０は各発光素子１０ａ、１０ｂ毎に設けられているが、メサ部３６（すなわち化合物半導体層３１）は一体化され、Ｎ側電極４１は共通化されている。そして、通常は第１発光素子１０ａが使用されるが、該第１発光素子１０ａが発光不良になった場合、第２発光素子１０ｂが使用される。このように使い分けることで、発光素子１０の発光不良に起因する修復作業を低減できる。但し、Ｎ側電極４０が導通不良となったり、第１発光素子１０ａ及び第２発光素子１０ｂが両方とも不良となったりした場合、この画素３の発光素子１０は取り替える必要がある。

上述のような動作を実行するためには、第１発光素子１０ａ及び第２発光素子１０ｂを選択して駆動できる画素駆動回路１００が必要となる。図２１は、第４実施形態の画素駆動回路１００の一例を示す等価回路図である。図２１に示すように、画素駆動回路１００は、選択トランジスタ１０５、保持キャパシタ１０８、駆動トランジスタ１１１、テストトランジスタ１１７、第１素子選択トランジスタ１２１、第２素子選択トランジスタ１２２、及び発光素子選択回路１４０を有している。これらは、ＬＳＩ７が製造される際、シリコンウエハーＷ１にモノリシックに形成される。なお、図２１では、画素駆動回路１００に発光素子選択回路１４０を含めて記載しているが、発光素子選択回路１４０の一部、例えば不揮発性メモリトランジスタ部分を、ＬＳＩ７の他の部分に配置しても良い。

選択トランジスタ１０５はたとえばＮ型ＭＯＳトランジスタであり、そのゲート端子は行選択線（ＲｏＩ）１０１に接続されている。また、選択トランジスタ１０５のソース端子はカラム信号線（ＣＳ）１０２に接続され、ドレイン端子は保持キャパシタ１０８の一端及び駆動トランジスタ１１１のゲート端子に接続されている。保持キャパシタ１０８の他端は駆動トランジスタ１１１のソース端子及び電源線（Ｖｃｃ）１１４に接続されている。駆動トランジスタ１１１はたとえばＰ型ＭＯＳトランジスタである。そのドレイン端子には、第１素子選択トランジスタ１２１、第２素子選択トランジスタ１２２、及びテストトランジスタ１１７のソース端子が並列に接続されている。第１素子選択トランジスタ１２１のドレイン端子は第１発光素子１０ａのアノード端子に接続されている。第２素子選択トランジスタ１２２のドレイン端子は第２発光素子１０ｂのアノード端子に接続されている。第１素子選択トランジスタ１２１及び第２素子選択トランジスタ１２２の各ゲート端子は後述する発光素子選択回路１４０に接続されている。テストトランジスタ１１７のゲート端子はテスト信号線（ＴＥ）１１６に接続されている。第１発光素子１０ａ及び第２発光素子１０ｂの各カソード端子と、テストトランジスタ１１７のドレイン端子とはともに接地線（ＧＮＤ）１１５に接続されている。

発光素子選択回路１４０は、不揮発性メモリトランジスタ１４５、セレクトトランジスタ１４６、第１インバータ回路１４７、第２インバータ回路１４８、及びラッチトランジスタ１４９を有している。不揮発性メモリトランジスタ１４５のソース端子は電源線（Ｖｃｃ）１１４に接続され、ゲート端子はＦＧ線１５０に接続されている。不揮発性メモリトランジスタ１４５のドレイン端子は、セレクトトランジスタ１４６のソース端子、第１インバータ回路１４７の入力端子、及びラッチトランジスタ１４９のソース端子に接続されている。セレクトトランジスタ１４６のゲート端子は信号線（ＳＥ）１５１に接続され、ドレイン端子は接地線（ＧＮＤ）１１５に接続されている。第１インバータ回路１４７の出力端子は第２素子選択トランジスタ１２２のゲート端子と第２インバータ回路１４８の入力端子とに接続されている。第２インバータ回路１４８の出力端子は第１素子選択トランジスタ１２１のゲート端子とラッチトランジスタ１４９のドレイン端子とに接続されている。ラッチトランジスタ１４９のゲート端子は信号線（ＳＥ−）１５２に接続されている。なお、ここでは、不揮発性メモリトランジスタ１４５として、浮遊ゲートを有するスタックゲートトランジスタを用いているが、この例示に限定されず、チャージトラップ型等、他の種類の不揮発性メモリ効果を有するトランジスタを使用することもできる。また、不揮発性メモリ効果を有する素子とトランジスタを組み合わせて使用する事も出来る。

第１発光素子１０ａ及び第２発光素子１０ｂの発光テストの際、まず第１発光素子１０ａの発光テストを行う。第１発光素子１０ａが発光不良であった場合、その画素３の不揮発性メモリトランジスタ１４５に書き込みを実行し、該不揮発性メモリトランジスタ１４５の閾値を上げる。つまり、信号線（ＳＥ）１５１をＯＮ状態にし、信号線（ＦＧ）１５０に高電圧を与える事で書き込みが出来る。ＬＥＤディスプレイチップ１の電源がＯＮである場合、不揮発性メモリトランジスタ１４５を使って、第１発光素子１０ａ及び第２発光素子１０ｂの一方を選択する。信号線（ＳＥ）１５１がＯＮ状態で信号線（ＦＧ）１５０をＯＮ状態にすると、不揮発性メモリトランジスタ１４５に書き込みが無い場合、不揮発性メモリトランジスタ１４５の駆動能力の方が高いため、第１インバータ回路１４７への入力信号はＨｉｇｈ（以下、Ｈと呼ぶ）となり、第１インバータ回路１４７の出力信号及び第２インバータ回路１４８の入力信号はＬｏｗ（以下、Ｌと呼ぶ）となり、第２インバータ回路１４８の出力信号はＨとなる。これによって第１発光素子１０ａが選択される。この後、信号線（ＦＧ）１５０及び信号線（ＳＥ）１５１をＯＦＦ状態に戻す。この際、信号線（ＳＥ−）１５２の電位がＨとなる。Ｈとなった該電位は電源が入っている限り固定される。

一方、不揮発性メモリトランジスタ１４５の閾値電圧が高い場合には、信号線（ＦＧ）１５０をＯＮ状態にしても、不揮発性メモリトランジスタ１４５がＯＮ状態にならないため、第１インバータ回路１４７の入力信号はＬとなり、第１インバータ回路１４７の出力信号及び第２インバータ回路１４８への入力信号はＨとなり、第２インバータ回路１４８の出力信号はＬとなる。これによって第２発光素子１０ｂが選択される。

このように画素駆動回路１００を構成することで、発光素子１０の発光不良を大幅に低減できる。画素駆動回路１００の回路規模が増えたり、不揮発性メモリトランジスタ１４５を作り込む必要があったりするが、最近の微細化プロセスを用いれば、問題無く形成できる。

次に、２つの同じ発光素子１０ａ、１０ｂ（図２０参照）を搭載するＬＥＤディスプレイチップ１の製造例を説明する。第１実施形態と同等の機能のＬＥＤディスプレイチップ１を製造した。画素３のサイズは微細加工レベルを上げ、たとえば１０［μｍ］×１０［μｍ］のサイズに図２１に示す画素駆動回路１００を作り込んだ。但し、不揮発性メモリトランジスタ１４５を形成するため、その形成工程は若干長くなった。また、増えた信号線を配置するため、配線層数も１層増やした。また、不揮発性メモリトランジスタ１４５を含む選択回路１４０を制御するための回路（不図示）が追加されたため、ＬＥＤチップの面積は約５％増加した。工程数の増加と合わせて、製造コストは約１２％増加した。

発光素子１０をＬＳＩ７上に設ける工程は第１実施形態（図９Ａ〜９Ｉ参照）と同じである。発光不良をテストする工程（図９Ｂ参照）で発見される不良の発光素子１０の発生率は約３０％減少した。これは発光素子１０のサイズが小さくなった効果と考えられる。更に、不良が発見された発光素子１０の内、全体の８０％が第１発光素子１０ａから第２発光素子１０ｂへの切換で正常化した。従って、発光素子１０を置き換えざるを得ない不良は、第１実施形態の場合に比べて、１４％へ減少した。よって、生産量が多い製品では、ＬＳＩ７のコスト増加はあるが、不良修復が減ったことによる生産性向上による利益の方が勝り、本発明の効果は大きい。但し、生産量が少ない機種では、逆に発光素子の切換機能が無い場合の利益が大きくなる。

＜第４実施形態の変形例＞
図２２は、第４実施形態の画素駆動回路１００の他の一例を示す等価回路図である。図２２に示す画素駆動回路１００は、図２１と同様に、選択トランジスタ１０５、保持キャパシタ１０８、及び駆動トランジスタ１１１を有する。一方、第１素子選択トランジスタ１２１が第１不揮発性メモリトランジスタ１５５に置き換えられ、第２素子選択トランジスタ１２２が第２不揮発性メモリトランジスタ１５６に置き換えられている。また、テストトランジスタ１１７ａがＬＥＤ１０ａと並列に配置され、テストトランジスタ１１７ｂがＬＥＤ１０ｂと並列に配置されている。図２２の構成は、図２１の構成と比べて、不揮発性メモリトランジスタとテストトランジスタとがそれぞれ２個に増えているが、発光素子選択回路１４０が削除され、回路は単純化されている。また、画素駆動回路１００には、第１制御ゲート１５３と第２制御ゲート１５４とが設けられている。第１制御ゲート１５３は第１不揮発性メモリトランジスタ１５５のゲート端子を制御する。第２制御ゲート１５４は第２不揮発性メモリトランジスタ１５６のゲート端子を制御する。これらは、ＬＳＩ７が製造される際、シリコンウエハーＷ１にモノリシックに形成される。

テストトランジスタ１１７ａ及びテストトランジスタ１１７ｂを設けた事により、ＬＳＩ７の製造段階において、第１不揮発性メモリトランジスタ１５５及び第２不揮発性メモリトランジスタ１５６の特性も含めて、画素部分の全回路をテストする事が出来る。例えば、第１不揮発性メモリトランジスタ１５５の特性を次の様にテストする事が出来る。テストトランジスタ１１７ａ、１１７ｂは両方ともＯＮ状態とする。第２不揮発性メモリトランジスタ１５６はＯＦＦ状態とする。行選択線１０１を高レベルに上げて、カラム選択線１０２の電位をＧＮＤレベルに下げる事で、駆動トランジスタ１１１をＯＮ状態とし、第１不揮発性メモリトランジスタ１５５のドレイン側（駆動トランジスタ１１１のドレインに接続する端子）に電源Ｖｃｃから電圧が印加される状態とする。そして、第１制御ゲート１５３をＯＮ状態とすれば、第１不揮発性メモリトランジスタ１５５に流れる電流を評価できる。また、電源Ｖｃｃから印加される電圧と第１制御ゲート１５３に印加する電圧を適切に選択すれば、書き込みを実行する事も出来る。例えば、電源Ｖｃｃから印加される電圧を３Ｖ〜６Ｖ程度とし、制御ゲート電圧を４Ｖ〜１２Ｖ程度とする。書き込み後に再び電流評価を行えば、書き込みの結果を確認する事ができる。なお、第２不揮発性メモリトランジスタ１５６の評価も同様に実施できる。書き込みテストを行う事は望ましいが、テスト終了段階で紫外線照射等により書き込み結果を消去しなければならず、その為の設備が必要となり、テスト時間も伸びる為、省略する事も可能である。

ＬＥＤディスプレイチップ１が完成した段階で、第１発光素子１０ａ及び第２発光素子１０ｂの発光テストの際、まず第１発光素子１０ａの発光テストを行う。発光テスト前の状態では、第１不揮発性メモリトランジスタ１５５及び第２不揮発性メモリトランジスタ１５６は、共に閾値電圧が低く、動作時の制御ゲート電圧Ｖｎ（例えば３Ｖ〜１２Ｖ）でＯＮ出来る状態である。第１不揮発性メモリトランジスタ１５５をＯＮ状態にし、第２不揮発性メモリトランジスタ１５６をＯＦＦ状態にして、各画素３の発光特性を順次評価して行く。全画素の評価が終わった段階で、正常だった画素３に対しては、第２不揮発性メモリトランジスタ１５６に書き込みを行い、制御ゲート電圧ＶｎではＯＮしない状態にする。第２不揮発性メモリトランジスタ１５６に書き込みを行う際には、ＬＳＩ７の製造段階でのテストと同様に、テストトランジスタ１１７ａをＯＮし、第１不揮発性メモリトランジスタ１５５をＯＦＦ状態にして、書き込みを行う。

第１発光素子１０ａの発光テストで、不良と判定された画素に対しては、第１不揮発性メモリトランジスタ１５５に書き込みを行い、制御ゲート電圧ＶｎではＯＮしない状態にする。そして、第１発光素子１０ａの発光テストで、不良と判定された画素に対してのみ、第２発光素子１０ｂの発光テストを行う。その結果、問題無ければ、良品チップが得られる。通常の状態であれば、第１発光素子１０ａの発光テストで不良となる画素数は、全画素の内、僅かであり、第２発光素子１０ｂのテストで、問題が生じる可能性は非常に少ない。万が一、第２発光素子１０ｂが不良となった場合には、例えば、不揮発性メモリトランジスタ１５６ｂに書き込みを行う事で、第２発光素子１０ｂに電流を流れなくする事で、漏洩電流を遮断し、完全な黒画素（発光しない状態）に出来る為、黒画素を許容できる用途には活用する事ができる。従って、歩留り一層向上する事ができる。

以上、本実施形態によれば、画像形成素子１は、画素３毎には同じ発光素子１０ａ、１０ｂが複数設けられる構成とされる。

この構成によれば、一方の発光素子１０ａが不良になっても、他方の発光素子１０ｂが正常であれば取り替えることなく使用することができる。従って、不良発生率が低下するので、生産効率を向上させることができる。

また、上記の画像形成素子１において、駆動回路１００が、複数の同じ発光素子１０ａ、１０ｂのいずれかを選択するための、少なくとも１個の不揮発性メモリトランジスタ１４５を含む構成とされる。

この構成によれば、少なくとも１個の不揮発性メモリトランジスタ１４５で同じ発光素子１０ａ、１０ｂのいずれかを選択できるので、発光素子１０の発光不良を大幅に低減できる。

＜第５実施形態＞
次に、第５実施形態について説明する。第５実施形態では、異なる画素３間の発光素子１０の発光強度のバラツキを低減する為の画素駆動回路１００の構成について説明する。発光素子１０に関しては、他の実施形態と同様である。本実施形態の画素駆動回路１００では、発光素子１０に流す電流量を微調整するために、不揮発性メモリトランジスタ１６１を設けている。

画素３を構成する発光素子１０の発光強度のバラツキが一定範囲に納まらない場合には、画像に異常に明るい点及び／又は暗い点が生じる。或いは、均一な表示領域に斑が生じるといった問題が生じる。そのため、画像の表示品質が劣化する。従って、画素３の点灯試験の際に、発光強度のバラツキが大きな画素３Ｆは不良として、正常品と置き換えなければならない。発光素子１０の特性のバラツキが大きい場合には、修復時間の増大によって生産コストが増加する。また、波長変換層６２に起因する発光強度のバラツキがある場合には、この様な置換えは難しい。そのため、ＬＥＤディスプレイチップ１自体を不良とせざる得なくなる。

そこで、本実施形態では、一旦、表示素子として完成した後に、各画素３の発光強度を調整する機能を付加することで、発光素子１０が有する発光強度のバラツキの許容範囲を広げる。これにより、修復すべき画素数を低減できる。さらに、波長変換層６２を使用する場合には、波長変換層６２のバラツキによる不良発生を抑制して、表示素子の製造コストを低減することが出来る。このような構成に関して、第１〜第４実施形態と異なる構成について説明する。また、第１〜第４実施形態と同様の構成部には同じ符号を付し、その説明を省略することがある。

図２３は、第５実施形態の画素駆動回路１００の一例を示す等価回路図である。図２３に示すように、画素駆動回路１００は、選択トランジスタ１０５、保持キャパシタ１０８、駆動トランジスタ１１１Ｎ、テストトランジスタ１１７、及び不揮発性メモリトランジスタ１６１を有している。これらは、ＬＳＩ７が製造される際、シリコンウエハーＷ１にモノリシックに形成される。第１実施形態との相違は、駆動トランジスタ１１１ＮをＮＭＯＳトランジスタで構成したこと、駆動トランジスタ１１１Ｎと発光素子１０との間に不揮発性メモリトランジスタ１６１を設けた点、及び、不揮発性メモリトランジスタ１６１の制御ゲート（ＣＧ）用信号線１６０を設けた点である。ここでは、不揮発性メモリトランジスタ１６１として、浮遊ゲートを有するスタックゲートトランジスタを用いているが、この例示に限定されず、チャージトラップ型など、他の種類の不揮発性メモリ効果を有するトランジスタを使用することもできる。また、不揮発性メモリ効果を有する素子とトランジスタとを組み合わせて使用する事も出来る。また、画素駆動回路１００が有する不揮発性メモリトランジスタ１６１の数は、図２３の例示に限定されず、複数であってもよい。すなわち、画素駆動回路１００は、少なくとも１個の不揮発性メモリトランジスタ１６１を含む構成であればよい。また、不揮発性メモリトランジスタ１６１によって、電流量を調整する回路方式は図２３に限らないし、図２３と異なる回路方式では、不揮発性メモリトランジスタ１６１は必ずしも画素駆動回路１００に置く必要が無く、ＬＳＩ７の他の部分にあっても良い。

次に不揮発性メモリトランジスタ１６１を用いた、発光素子１０の発光強度の調整方法を説明する。まず、ＬＥＤディスプレイチップ１が完成した段階で、各画素の発光強度を測定し、発光強度がスペック（すなわち、発光強度のバラツキの許容範囲）の上限を越えている画素３Ｆ（複数の場合もある）を特定する。そして、スペックの上限を越えている画素３Ｆの発光強度を低減してスペック内に納めることで画素３Ｆを良品化する。発光強度の低減は、駆動トランジスタ１１１Ｎに流れる電流を低減することで行われる。即ち、不揮発メモリトランジスタ１６１の閾値を上げることで、この不揮発メモリトランジスタ１６１のソース・ドレイン間のコンダクタンスを下げて、ソース・ドレイン間の電位差（端子Ａ−ＳＤ間の電位差）を大きくする。これによって、駆動トランジスタ１１１Ｎのソース電位（端子ＳＤの電位）を上げることで、駆動トランジスタ１１１Ｎに流れる電流を低減する。駆動トランジスタ１１１Ｎのゲート電極には、電源Ｖｃｃ１１４を基準にして、信号電位が書き込まれる。この信号電位は、保持キャパシタ１０８によって保持される。駆動トランジスタ１１１Ｎの出力電流は、そのソース・ゲート間電位差（端子ＧＤ−ＳＤ間電位差）によって主に決定される。そのため、ソース電位（端子ＳＤ電位）が上昇すると、出力電流は低下する。

不揮発性メモリトランジスタ１６１の閾値の調整は次のように行う。まず、行選択線１０１とカラム信号線１０２に電圧を印加して、選択トランジスタ１０５を介して駆動トランジスタ１１１ＮをＯＮすると共に、テストトランジスタ１１７をＯＮする。こうすることで、不揮発性メモリトランジスタ１６１に電流を流せる状態を作る。この状態で、不揮発性メモリトランジスタ１６１の制御ゲート端子１６０にパルス電圧を印加する。これにより、浮遊ゲートへの電子が注入され、閾値を上げることが出来る。この書き込みを行うために、制御ゲート端子１６０に印加する電圧及び電源Ｖｃｃ１１４の電圧は適切に調整する。スタックゲートトランジスタの場合、ソース・ドレイン間電圧が３Ｖ以上、ソース・制御ゲート間電圧は４Ｖ以上が一般的である。ただし、これらはスタックゲートトランジスタのサイズ、構造等に依存する。発光素子１０を点灯する際には、閾値電圧よりも遥かに大きい電位が制御ゲート電圧に印加される線形動作領域で、不揮発性メモリトランジスタ１６１を動作させる。こうすることで、不揮発性メモリトランジスタ１６１は抵抗体として働き、発光素子１０に流れる電流量にほぼ比例する電位差がソース・ドレイン間に生じる。閾値電圧が高くなる程、このソース・ドレイン間電位差が増加し、駆動トランジスタ１１１Ｎのソース電圧を上昇させる。そのため、駆動電流を減少させる事が出来る。

スタックゲートトランジスタの閾値電圧は、印加電圧及び印加パルス数によって、高精度に、連続的に制御できる。そのため、発光素子１０の駆動電流を細やかに調整する事が出来る。これによって、発光素子間の発光強度のバラツキを低減でき、表示品質が高い表示素子を高歩留りで生産できる。

＜第５実施形態の第１変形例＞
図２４は、第５実施形態に第４実施形態の構成を組み合わせた画素駆動回路１００の一例を示す等価回路図である。図２４に示す画素駆動回路１００は、図２３と同様に、選択トランジスタ１０５、保持キャパシタ１０８、及び駆動トランジスタ１１１Ｎを有する。不揮発性メモリトランジスタ１６１、発光素子１０、テストトランジスタ１１７は、図２３では一系統であったが、図２４では図２２と同様に２系統設けられている。即ち、第１不揮発性メモリトランジスタ１５５、第１発光素子１０ａ、テストトランジスタ１１７ａの系統と、第２不揮発性メモリトランジスタ１５６、第２発光素子１０ｂ、テストトランジスタ１１７ｂの系統とが並列に接続されている。

ＬＳＩ７の製造段階において、図２２と同様に、第１不揮発性メモリトランジスタ１５５及び第２不揮発性メモリトランジスタ１５６の特性も含めて画素駆動回路１００をテストする。相違点は駆動トランジスタ１１１ＮがＰＭＯＳからＮＭＯＳに置き換えられている為、カラム信号線１０２に印加される信号が逆転する点である。ＬＥＤディスプレイチップ１が完成した段階で、第１発光素子１０ａ及び第２発光素子１０ｂの発光テストを行い、各画素３が発光できる状態にする点は図２２に記載した通りである。即ち、第１発光素子１０ａが良品の場合は、第２不揮発性メモリトランジスタ１５６の閾値を上げ、第１発光素子１０ｂにアクセス出来ないようにする。一方、第１発光素子１０ａが不良品の場合は、第１不揮発性メモリトランジスタ１５５の閾値を上げて第１発光素子１０ａにアクセス出来ないようにし、第２発光素子１０ｂが発光できる様にする。その後、発光光量が仕様値（たとえばスペックの上限値）を上回る画素３Ｆに対して、第１不揮発性メモリトランジスタ１５５又は第２不揮発性メモリトランジスタ１５６の閾値を微調整して、第１発光素子１０ａ又は第２発光素子１０ｂの発光量を調節する。この点は、図２３に記載した通りである。第１発光素子１０ａ、第２発光素子１０ｂの選択と、発光量の調節とは同時に行っても良い。

＜第５実施形態の第２変形例＞
図２５は、第５実施形態の画素駆動回路１００の他の一例を示す等価回路図である。図２３の構成では、発光素子１０に流す電流を減少させる方向に調整する事で、明る過ぎる発光素子１０の輝度を低下させて、発光素子１０間の輝度バラツキを低減している。しかし、発光素子１０の中には、他の発光素子１０に比べて、輝度が著しく低く、大幅に電流を増やさなければ、仕様を満たす輝度を達成できない発光素子１０が存在する場合がある。この様な低輝度の発光素子１０に大電流を流す事で、輝度を向上し、不良を減らす事を意図した画素駆動回路１００の一例が図２５である。即ち、駆動トランジスタ１１１Ｎを複数設ける事で、発光素子１０に対して、通常より大きな電流を供給できる。

図２５の画素駆動回路１００は、図２３と同様と同様に、選択トランジスタ１０５、保持キャパシタ１０８、テストトランジスタ１１７、及び発光素子１０を有している。図２３との相違点は、３個の駆動トランジスタ１１１Ｎａ、１１１Ｎｂ、１１１Ｎｃを並列に配置し、それぞれの駆動トランジスタ１１１Ｎａ、１１１Ｎｂ、１１１Ｎｃに不揮発性メモリトランジスタ１６１ａ、１６１ｂ、１６１ｃを直列接続している点である。駆動トランジスタ１１１Ｎａ、１１１Ｎｂ、１１１Ｎｃのゲート端子は全て保持キャパシタ１０８の一端子に接続されている。不揮発性メモリトランジスタ１６１ａ、１６１ｂ、１６１ｃは、それぞれ別の制御ゲート１６０ａ、１６０ｂ、１６０ｃによって、駆動される。

ＬＳＩ７の製造段階において、図２４と同様に、不揮発性メモリトランジスタ１６１ａ、１６１ｂ、１６１ｃの特性も含めて画素駆動回路１００をテストする。次に、ＬＥＤディスプレイチップ１が完成した段階で、制御ゲート１６０ａをＯＮにし、且つ、１６０ｂと１６０ｃはＯＦＦにした状態で、各画素３の発光強度を測定し、発光強度がスペック（すなわち、発光強度のバラツキの許容範囲）の下限より大幅に低い画素３ＥＬ（複数の場合もある）を特定する。画素３ＥＬ以外の正常な画素３に対しては、不揮発性メモリトランジスタ１６１ｂ、１６１ｃに対して、書き込みを行い、閾値電圧を上げて、制御ゲート電圧Ｖｎでは、ＯＮしない様にする。次に、画素ＥＬに対しては、制御ゲート１６０ａと１６０ｂをＯＮにし、且つ、１６０ｃはＯＦＦにした状態で、再度発光テストを行う。この状態で発光強度がスペックの下限以上であれば、不揮発性メモリトランジスタ１６１ｃに対して、書き込みを行い、閾値電圧を上げて、制御ゲート電圧Ｖｎでは、ＯＮしない様にする。この段階で、まだ発光強度が不足する画素に対しては、制御ゲート１６０ａ、１６０ｂ、１６０ｃを全てＯＮにした状態で、再度発光テストを行う。この様にすれば、正常な画素に対して、約３倍の電流を発光素子１０に流す事が出来る。この様にして、発光強度を高めた画素ＥＬに対しては、不揮発性メモリトランジスタ１６１ｂ、１６１ｃの閾値電圧の調整によって、発光素子１０に流れる電流を調整する事で、発光素子１０の発光強度を仕様内に納める事が出来る。なお、発光強度がスペックより高い場合には、図２３と同様に、不揮発性メモリトランジスタ１６１ａに書き込みを行い、閾値電圧を高める事により駆動トランジスタ１１１Ｎａの駆動電流を低減する事で、発光素子１０の輝度を調整できる。

上記の例示では、３個の駆動トランジスタ１１１Ｎａ、１１１Ｎｂ、１１１Ｎｃを配置しているが、必ずしも３個である必要は無く、駆動トランジスタ１１１Ｎは３以外の複数であってもよい。又、複数の駆動トランジスタ１１１Ｎは全て同じ大きさ、同じ駆動電流を想定していたが、必ずしも、同じである必要は無い。例えば、標準的な素子に流れる電流の１．５倍までの電流で、ほぼ全ての低輝度の画素３を救済できる様な場合には、駆動トランジスタ１１１Ｎは２個としてもよい。この場合、その内の１個は、標準的な駆動トランジスタ１１１Ｎに対して駆動電流が約半分程度（トランジスタのゲート幅がほぼ半分となる程度）の小さなトランジスタにする事が出来る。

以上、本実施形態によれば、画像形成素子１は、複数の画素３を備え、該画素３の出射光を投影表示する画像形成素子１であって、出射光の光源５０（青色ＬＥＤチップ５０、青紫色ＬＥＤチップ７０、他の色で発光するＬＥＤチップでも良いが、以下では青色ＬＥＤチップ５０で代表する。）を含む発光素子１０と、複数の発光素子１０が搭載面上に設けられる搭載基板７、を備え、少なくとも１つの画素３を含んで個片化された光源５０が複数設けられ、光源５０の各々は、同一面に設けられた１又は複数の電源電極４０、４１を有し、搭載基板７は、光源５０を駆動する駆動回路１００と、搭載面に設けられて光源５０の電源電極４０、４１と電気的に接続される電極１９、２０と、を有し、駆動回路１００が、発光素子１０の発光強度を調整するための、少なくとも１個の不揮発性メモリトランジスタ１６１を含む構成とされる。

この構成によれば、光源５０を含む発光素子１０を搭載基板７の搭載面に設ける際、光源５０の同一面に設けられた電源電極４０、４１を該搭載面に設けられた電極１９、２０と電気的に接続することができる。また、たとえば不良の光源５６を取り換える際、不良の光源５６の取り外しと正常な光源５５の取り付けとを比較的容易且つ効率良く行うことができる。また、複数の光源５０の各々は少なくとも１つの画素３を含んで個片化されるため、光源５０の内部を介した隣接する画素３への光の漏洩を抑制できる。すなわち、明画素に隣接する暗画素への光の漏洩を抑制できる。従って、画素３の投射光で形成される画像のコントラストの低下、及び隣接する画素３間での出射光の混色を抑制又は防止できる。また、光源５０を複数の画素３を含んで個片化すれば、光源５０を含む発光素子１０を搭載基板７に設ける光源５０の数を低減でき、そのハンドリングの困難性も改善できる。従って、作業効率が向上するので、大量生産もし易くなる。さらに、少なくとも１個の不揮発性メモリトランジスタ１６１で発光素子１０の発光強度を調整する。こうすれば、発光素子１０が有する発光強度のバラツキの許容範囲を広げることができ、修復すべき画素数を低減できる。よって、演色性に優れ且つコントラストが高い画像形成素子を低欠陥且つ高歩留りで製造することができる。

＜まとめ＞
以上に説明した実施形態によれば、画像形成素子１は、複数の画素３を備え、該画素３の出射光を投影表示する。画像形成素子１は、前記出射光の光源５０を含む発光素子１０と、複数の前記発光素子１０が搭載面に設けられる搭載基板７と、を備える。前記搭載基板７には、前記光源５０を駆動する駆動回路１００と、所定方向に配列する前記画素３を選択する配列選択回路４と、該配列選択回路４により選択された前記画素３の前記駆動回路１００に駆動信号を出力する信号出力回路５と、がモノリシックに形成されている。少なくとも１つの前記画素３を含んで、個別に取り替え出来る様に個片化された前記光源５０が複数設けられる。前記光源５０の各々は、同一面に設けられた複数の電源電極４０、４１を有する。前記搭載基板７は、前記搭載面に設けられて前記光源５０の前記電源電極４０、４１と電気的に接続される電極１９、２０と、を有する。各々の前記画素３において、該画素３の領域面積に対して前記光源５０が占める面積占有率は１５％以上且つ８５％以下である。前記駆動回路１００が、前記光源５０に対して、電気的に並列に配置されたスイッチ回路１１７を含む。（第１の構成）

或いは、画像形成素子１は、複数の画素３を備え、該画素３の出射光を投影表示する。画像形成素子１は、前記出射光の光源５０を含む発光素子１０と、複数の前記発光素子１０が搭載面に設けられる搭載基板７と、を備える。前記搭載基板７には、前記光源５０を駆動する駆動回路１００と、所定方向に配列する前記画素３を選択する配列選択回路４と、該配列選択回路４により選択された前記画素３の前記駆動回路１００に駆動信号を出力する信号出力回路５と、がモノリシックに形成されている。少なくとも１つの前記画素３を含んで、個別に取り替え出来る様に個片化された前記光源５０が複数設けられる。前記光源５０の各々は、同一面に設けられた複数の電源電極４０、４１を有する。前記搭載基板７は、前記搭載面に設けられて前記光源５０の前記電源電極４０、４１と電気的に接続される電極１９、２０と、を有する。前記光源５０間の分離溝の幅が、１μｍ以上且つ２．５μｍ以下である。前記駆動回路１００が、前記光源５０に対して、電気的に並列に配置されたスイッチ回路１１７を含む。（第２の構成）

第２の構成において、前記駆動回路１００が、前記発光素子１０の発光強度を調整するための、少なくとも１個の不揮発性メモリトランジスタ１４５、１５５、１５６、１６１ａ、１６１ｂ、１６１ｃを含んでいてもよい。（第３の構成）

若しくは、画像形成素子１は、複数の画素３を備え、該画素３の出射光を投影表示する。画像形成素子１は、前記出射光の光源５０を含む発光素子１０と、複数の前記発光素子１０が搭載面に設けられる搭載基板７と、を備える。前記画素３毎に同じ前記発光素子１０が複数設けられている。前記搭載基板７は、前記光源５０を駆動する駆動回路１００を有する。前記駆動回路１００が、複数の前記同じ発光素子１０のいずれかを選択するための、少なくとも１個の不揮発性メモリトランジスタ１４５、１５５、１５６、１６１ａ、１６１ｂ、１６１ｃを含む。（第４の構成）

第４の構成において、各々の前記画素３において、該画素３の領域面積に対して前記光源５０が占める面積占有率は１５％以上且つ８５％以下であってもよい。（第５の構成）

第４又は第５の構成において、前記駆動回路１００が、前記光源５０に対して、電気的に並列に配置されたスイッチ回路１１７を含んでいてもよい。（第６の構成）

第１〜第３のいずれかの構成において、前記画素３毎に同じ前記発光素子１０が複数設けられてもよい。前記複数の同じ発光素子１０を構成する化合物半導体層３１は一体化されていてもよい。（第７の構成）

第１又は第２の構成において、前記搭載基板７はシリコン単結晶基板であってもよい。（第８の構成）

第１、第２、及び第８のいずれかの構成において、画僧形性素子１は、少なくとも前記搭載基板７の前記電極１９、２０上に設けられ、前記複数の画素３間に延伸する異方性導電膜５１をさらに備えてもよい。前記光源５０の各々の前記電源電極４０、４１は同一の前記異方性導電膜５１を介して前記搭載基板７の前記電極１９、２０上に設けられてもよい。（第９の構成）

第４〜第６のいずれかの構成において、前記搭載基板は半導体基板であってもよい。前記搭載基板には、前記駆動回路と、所定方向に配列する前記画素を選択する配列選択回路と、該配列選択回路により選択された前記画素の前記光源を駆動する前記駆動回路に駆動信号を出力する信号出力回路と、がモノリシックに形成されてもよい。（第１０の構成）

第３の構成において、画像形成素子１は、少なくとも前記搭載基板７の前記電極１９、２０上に設けられる異方性導電膜５１をさらに備えてもよい。前記光源５０の各々の前記電源電極４０、４１は同一の前記異方性導電膜５１を介して前記搭載基板７の前記電極１９、２０上に設けられてもよい。（第１１の構成）

第１〜第３、第７、及び第１１のいずれかの構成において、前記発光素子１０は、前記光源５０が発光した光を赤色光及び緑色光のうちの一方の光に波長変換して、前記一方の光を外部に出射する波長変換層６２をさらに含んでいてもよい。（第１２の構成）

第１２の構成において、前記発光素子１０において、前記波長変換層６２は複数であってもよい。各々の前記波長変換層６２は前記出射光を互いに異なる波長の光に変換してもよい。（第１３の構成）

第１３の構成において、前記光源５０が前記波長変換層６２毎に設けられてもよい。（第１４の構成）

第１３の構成において、複数の前記波長変換層６２が前記光源５０毎に設けられてもよい。前記光源５０は前記複数の波長変換層６２に対応する前記電源電極４０、４１を有してもよい。（第１５の構成）

第４〜第６及び第１０のいずれかの構成において、前記光源５０の各々は、同一面に設けられた複数の電源電極４０、４１を有してもよい。前記搭載基板７は、前記搭載面に設けられて前記光源５０の前記電源電極４０、４１と電気的に接続される電極１９、２０を有していてもよい。（第１６の構成）

第１６の構成において、画像形成素子１は、少なくとも前記搭載基板７の前記電極１９、２０上に設けられる異方性導電膜５１をさらに備えてもよい。前記光源５０の各々の前記電源電極１９、２０は同一の前記異方性導電膜５１を介して前記搭載基板７の前記電極１９、２０上に設けられてもよい。（第１７の構成）

第４〜第６、第１０、第１６、及び第１７のいずれかの構成において、画像形成素子１は、光反射性又は光吸収性を有する第１遮光層６０をさらに備えてもよい。前記第１遮光層６０は、隣接する前記光源５０間に設けられてもよい。（第１８の構成）

第４〜第６、第１０、及び第１６〜第１８のいずれかの構成において、前記発光素子１０は、前記光源５０が発光した光を赤色光及び緑色光のうちの一方の光に波長変換して、前記一方の光を外部に出射する波長変換層６２をさらに含んでもよい。（第１９の構成）

第１９の構成において、画像形成素子１は、光反射性又は光吸収性を有する第２遮光層６１をさらに有してもよい。前記第２遮光層６１は、隣接する前記波長変換層６２間の少なくとも一部に設けられてもよい。（第２０の構成）

第１９又は第２０の構成において、前記発光素子１０において、前記波長変換層６２は複数であってもよい。各々の前記波長変換層６２は前記出射光を互いに異なる波長の光に変換してもよい。（第２１の構成）

第２１の構成において、前記光源５０が前記波長変換層６２毎に設けられてもよい。（第２２の構成）

第２１の構成において、複数の前記波長変換層６２が前記光源５０毎に設けられてもよい。（第２３の構成）

第１〜第２３のいずれかの構成において、前記光源５０は化合物半導体発光ダイオードであってもよい。（第２４の構成）

以上、本発明の実施形態について説明した。なお、上述の実施形態は例示であり、その各構成要素及び各処理の組み合わせに色々な変形が可能であり、本発明の範囲にあることは当業者に理解されるところである。

たとえば、第１〜第５実施形態において、画素アレイ２の各画素３は、Ｎ行且つＭ列以外の二次元配列をしていてもよい。たとえば、複数の画素３は蜂の巣状に配列していてもよい。

本発明は、たとえば、プロジェクタ、ヘッドアップディスプレイ、ヘッドマウントディスプレイ、ウエアブル端末などに有用である。

１００ 画素駆動回路
１ ＬＥＤディスプレイチップ
２ 画素アレイ
３、３ｓ、３ｔ、３ｕ、３ｖ 画素
４ 行選択回路
５ カラム信号出力回路
６ 画像処理回路
７ ＬＳＩ
８ 発光アレイ
１０、１０ｓ、１０ｔ、１０ｕ、１０ｖ 発光素子
１０ａ 第１発光素子
１０ｂ 第２発光素子
１１、１１ｓ、１１ｔ、１１ｕ、１１ｖ 赤色発光素子
１２、１２ｓ、１２ｔ、１２ｕ、１２ｖ 緑色発光素子
１３、１３ｓ、１３ｔ、１３ｕ、１３ｖ 青色発光素子
５０ 青色ＬＥＤチップ
７０ 青紫色ＬＥＤチップ
１９ Ｎ側共通電極
２０ Ｐ側個別電極
３０ サファイア基板
３１ 化合物半導体層
３２ Ｎ側エピタキシャル層
３３ 発光層
３４ Ｐ側エピタキシャル層
３５ 透明導電膜
３６ メサ部
３７ 保護膜
３８ Ｐ側コンタクトホール
３９ Ｎ側コンタクトホール
４０ Ｐ側電極
４１ Ｎ側電極
４２ 分離溝
４３ 保持基板
４４ 粘着層
４５ 転写用基板
４６ 粘着層
５１ 異方性導電膜
５２ 透明基板
５３ 透明クッション層
５４ 駆動電流
５５ 正常なＬＥＤチップ
５６ 不良のＬＥＤチップ
５７ マイクロマニュピレータニードル
５８ レジストパターン
６０ 遮光反射層
６１ ダム層
６２、６２Ｒ、６２Ｇ、６２Ｂ 波長変換層
６３ ポジレジストパターン
１００ 画素駆動回路
１０１ 行選択線（ＲｏＩ）
１０２、１０２Ｒ、１０２Ｇ、１０２Ｂ カラム信号線（ＣＳ）
１０５、１０５Ｒ、１０５Ｇ、１０５Ｂ 選択トランジスタ
１０８、１０８Ｒ、１０８Ｇ、１０８Ｂ 保持キャパシタ
１１４ 電源線（Ｖｃｃ）
１１５ ＧＮＤ線
１１１、１１１Ｒ、１１１Ｇ、１１１Ｂ、１１１Ｎ、１１１Ｎａ、１１１Ｎｂ、１１１Ｎｃ 駆動トランジスタ
１１６ テスト端子（ＴＥ）
１１７、１１７Ｒ、１１７Ｇ、１１７Ｂ テストトランジスタ
１２１ 第１素子選択トランジスタ
１２２ 第２素子選択トランジスタ
１４０ 発光素子選択回路
１４５ 不揮発性メモリトランジスタ
１４６ セレクトトランジスタ
１４７ 第１インバータ回路
１４８ 第２インバータ回路
１４９ ラッチトランジスタ
１５０ 信号線（ＦＧ）
１５１ 信号線（ＳＥ）
１５２ 信号線（ＳＥ−）
１５３ 第１制御ゲート
１５４ 第２制御ゲート
１５５ 第１不揮発性メモリトランジスタ
１５６ 第２不揮発性メモリトランジスタ
１６０、１６０ａ、１６０ｂ、１６０ｃ 制御ゲート端子
１６１、１６１ａ、１６１ｂ、１６１ｃ 不揮発性メモリトランジスタ
１６０ 制御ゲート端子
１６１ 不揮発性メモリトランジスタ
２００ シリコン基板
２０１ Ｐウエル層
２０２ Ｎウエル層
２０３ ＳＴＩ層
２０４ａ、２０４ｂ Ｎ＋拡散層
２０５ Ｐ＋拡散層
２０６ ゲートｐｏｌｙ−Ｓｉ層
２１０ 第１層メタル配線
２２０ 第２層メタル配線
２３０ 第３層メタル配線
２４０ 第４層メタル配線
２５０ 層間絶縁層

Claims (20)

1. 複数の画素を備え、該画素の出射光を投影表示する画像形成素子であって、
   前記出射光の光源を含む発光素子と、複数の前記発光素子が搭載面に設けられる搭載基板と、を備え、
   前記光源の各々は、前記搭載基板に対向する面に少なくとも１個の電源電極を有し、
   前記搭載基板は、前記光源を駆動する駆動回路と、前記搭載面に設けられて前記光源の前記電源電極と電気的に接続される個別電極と、を有し、
   前記駆動回路が、前記光源に対して、電気的に並列に配置されたスイッチ回路を含む画像形成素子。
2. 前記搭載基板は、前記スイッチ回路をＯＮ／ＯＦＦするテスト信号線を有する事を特徴とする請求項１に記載の画像形成素子。
3. 前記スイッチ回路は、前記駆動回路をテストするテストモードにおいて、ＯＮにされる事を特徴とする請求項１又は請求項２に記載の画像形成素子。
4. 前記光源は、前記搭載基板に対向する面に、極性の異なる２種の電源電極を有している事を特徴とする請求項１又は請求項２に記載の画像形成素子。
5. 前記搭載基板は、前記個別電極と極性の異なる共通電極を前記搭載面に有しており、
   前記個別電極及び前記共通電極は、それぞれ、前記極性の異なる２個の前記電源電極と電気的に接続されており、
   前記スイッチ回路は前記個別電極と前記共通電極との間に設けられている事を特徴とする請求項４に記載の画像形成素子。
6. 前記スイッチ回路は、前記個別電極と接地線との間に設けられている事を特徴とする請求項１又は請求項２に記載の画像形成素子。
7. 前記光源の各々は、個別に分割されている事を特徴とする請求項１から請求項６の何れか１項に記載の画像形成素子。
8. 前記光源の内、テストによって発光不良と判明した光源については、前記発光不良と判明した光源と同じ場所に、正常な光源が配置されている事を特徴とする請求項７に記載の画像表示素子。
9. 前記光源の各々は、前記個別電極とは極性の異なる共通電極と前記個別電極との間に該光源の発光層が挟み込まれた上下電極チップである事を特徴とする請求項６に記載の画像形成素子。
10. 前記光源は化合物半導体発光ダイオードである事を特徴とする請求項１から請求項９の何れか１項に記載の画像形成素子。
11. 前記搭載基板は半導体基板であって、
    前記搭載基板には、前記駆動回路と、所定方向に配列する前記画素を選択する配列選択回路と、該配列選択回路により選択された前記画素の前記光源を駆動する前記駆動回路に駆動信号を出力する信号出力回路と、がモノリシックに形成されている事を特徴とする請求項１から請求項１０の何れか１項に記載の画像形成素子。
12. 前記光源の前記電源電極と、前記個別電極とは、異方性導電膜を介して接続される事を特徴とする請求項１から請求項１１の何れか１項に記載の画像形成素子。
13. 前記異方性導電膜は前記複数の画素全体にわたって、途切れることなく配置されている事を特徴とする請求項１２に記載の画像形成素子。
14. 前記発光素子は、前記光源が発光した光を波長変換して、外部に出射する波長変換層をさらに含んでおり、
    前記波長変換層は前記発光素子毎に分割されている事を特徴とする請求項１から請求項１３の何れか１項に記載の画像形成素子。
15. 前記発光素子は、発光波長が異なる複数の前記波長変換層を含み、
    複数の前記波長変換層は、互いに分割されている事を特徴とする請求項１４に記載の画像形成素子。
16. 前記光源の各々は、光反射性及び光吸収性のうちの一方を有する第１遮光層によって、互いに分離されている事を特徴とする請求項１４又は請求項１５に記載の画像形成素子。
17. 前記波長変換層は、光反射性及び光吸収性のうちの一方を有する第２遮光層によって、互いに分離されている事を特徴とする請求項１４から請求項１６の何れか１項に記載の画像形成素子。
18. 前記駆動回路が、前記発光素子の発光強度を調整するための、少なくとも１個の不揮発性メモリトランジスタを含む事を特徴とする請求項１から請求項１７の何れか１項に記載の画像形成素子。
19. 複数の画素を備え、該画素の出射光を投影表示する画像形成素子の製造方法であって、
    前記画素に対応する発光素子を駆動する駆動回路を有する搭載基板を形成する工程と、
    前記搭載基板をテストし、良品の搭載基板を選別する工程と、を含み、
    前記駆動回路が、前記発光素子に対して、電気的に並列に配置されたスイッチ回路を含み、
    前記テストは、前記スイッチ回路をＯＮにして、前記駆動回路の特性をテストする工程を含んでいる事を特徴とする画像形成素子の製造方法。
20. 複数の画素を備え、該画素の出射光を投影表示する画像形成素子の製造方法であって、
    前記画素に対応する発光素子を駆動する駆動回路を有する搭載基板を形成する工程と、
    一方の面にカソードとアノードの両電極を有し、個片化されている前記発光素子からなる発光アレイを形成する工程と、
    前記発光アレイを前記搭載基板上に貼り付ける工程と、
    前記貼り付ける工程の後に、前記発光アレイをテストする工程と、
    前記発光アレイが不良である発光素子を含む場合、前記不良である発光素子を取り除き、前記取り除いた位置に、正常な発光素子を配置することで前記発光アレイを修復する工程と、
    を含む事を特徴と画像形成素子の製造方法。