JP2021101243A - 画像形成素子、及び製造方法 - Google Patents
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Abstract
Description
本実施形態では、3種類のLEDディスプレイチップ1を用いて、カラー画像が表示される。各LEDディスプレイチップ1はそれぞれ赤(R)、緑(G)、青(B)の単色光を出射する。各LEDディスプレイチップ1R、1G、1Bから投影される発光像を重ね合わせることで、カラー画像が形成される。赤色表示用のLEDディスプレイチップ1Rの赤色発光素子11には、たとえばAlInGaP系の赤色LEDを有する赤色LEDチップが搭載される。緑色表示用のLEDディスプレイチップ1Gの緑色発光素子12には、たとえばInGaN系の緑色LEDを有する緑色LEDチップが搭載される。青色表示用のLEDディスプレイチップ1Bの青色発光素子13には、たとえばInGaN系の青色LEDを有する青色LEDチップ50が搭載される。なお、赤色LED、緑色LED、及び青色LEDはそれぞれ、赤(R)、緑(G)、青(B)の単色光を発光する化合物半導体発光ダイオードである。以下では、赤色発光素子11、緑色発光素子12、及び青色発光素子13を総称する際には単に発光素子10と呼ぶ。LEDディスプレイチップ1は、より明るい表示が可能であるため、大画面の投影表示に適している。
上述の実施形態では個別のLEDが個片化されていたが(図8参照)、この例示に限定されず、列方向に隣接する画素3の各LEDが一体化により個片化されてもよい。図11Aは、画素アレイ2に設けられた青色LEDチップ50の変形例を示す上面図である。図11Aに示すように、列方向に隣接する2個の画素3に設けられる各青色LEDは、両者の各化合物半導体層31間を分離しないことで一体化させることができる。この場合には、上下(列方向)に隣接する2個の青色LED間に行方向の分離溝42が形成されない。そのため、各青色LEDのメサ部36の面積を広げて、青色LEDチップ50に流れる電流密度を下げ、その発光効率を高めることができる。また、列方向に隣接する2個の青色LEDがN型コンタクトホール39を共有することでメサ部36の面積をさらに拡大できるので、発光効率を一層改善できる。図11Aの場合、図8に比べて、化合物半導体層31の面積占有率は約10%(77.28/70.56=1.095)拡大し、メサ部36の面積は約20%(65.28/54.35=1.201)拡大した。その結果、変換効率が2〜3%改善した。さらに、1個の青色LEDチップ50のサイズが図8でのサイズと比べて大きくなるので、発光アレイ8の修復作業(たとえば図9C及び図9D参照)の際のハンドリングが容易となり、修復効率を向上できる。画像の解像度を上げるために画素3を小さくする場合、画素3の微細化とともにその修復作業も難しくなるが、一定数(図11Aでは2個)の画素3の各青色LEDを一体化すれば、修復効率をより向上させることができる。複数の青色LEDを一体化しても、修復する画素3の数は大きくは変化しない。むしろ、修復が効率化することで、コストを削減することができる。但し、列方向に連なった画素3の青色LEDが一体化しているため、各画素3間では一体化したままの化合物半導体層31を介して光の漏洩が若干生じる。そのため、列方向のコントラストは若干低下する。
或いは、図8及び図11Aの例示に限定されず、行方向に隣接する画素3のLEDが一体化されていてもよい。図11Bは、画素アレイ2に設けられた青色LEDチップの他の変形例を示す上面図である。図11Bに示すように、行方向に隣接する2個の画素3に設けられる各青色LEDは、両者間の各化合物半導体層31間を分離しないことで一体化させることができる。この場合には、左右(行方向)に隣接する2個の青色LED間に列方向の分離溝42が形成されない。そのため、各青色LEDのメサ部36の面積を広げて、青色LEDチップ50に流れる電流密度を下げ、その発光効率を高めることができる。図11Bの場合、図8に比べて、化合物半導体層31の面積占有率は約10%拡大し、メサ部36の面積は約17%(63.47/54.35=1.168)拡大した。その結果、変換効率が1〜2%改善した。さらに、1個の青色LEDチップ50のサイズが図8でのサイズと比べて大きくなるので、発光アレイ8の修復作業の際のハンドリングが容易となり、修復効率を向上できる。画像の解像度を上げるために画素3を小さくする場合、画素3の微細化とともにその修復が難しくなるが、一定数(図11Bでは2個)の画素3の各青色LEDを一体化すれば、修復効率をより向上させることができる。複数の青色LEDを一体化しても、修復する画素3の数は大きくは変化しない。むしろ、修復が効率化することで、コストを削減することができる。但し、行方向に連なった画素3の青色LEDが一体化しているため、各画素3間では一体化したままの化合物半導体層31を介して光の漏洩が若干生じる。そのため、行方向のコントラストが若干低下する。また、青色LEDチップ50の変換効率を改善する効果は図11Aの場合よりも小さいが、図11Bでは画像の垂直方向のコントラストが劣化しないという利点がある。水平解像度よりも垂直解像度の方が重視される場合があるため、図11Bの方法はその様な用途には適している。
或いは、図8、図11A、及び図11Bの例示に限定されず、n行且つm列で二次元配置している複数の画素3のLEDが一体化されていてもよい。なお、nは2以上且つN未満の正の整数であり、mは2以上且つM未満の正の整数である。こうすれば、歩留りを維持しつつ、解像度を上げることができる。以下に、各画素3のサイズが5[μm]×5[μm]であり、有効画素数が1080×1920(フルHD)であるLEDディスプレイチップ1を例に挙げて説明する。なお、画素アレイ2の有効部サイズはたとえば5.4[mm]×9.6[mm]である。また、LEDディスプレイチップ1全体のチップサイズは、行選択回路4、カラム信号出力回路5、及び画像処理回路6も合わせて、たとえば8[mm]×15[mm]である。
次に、第2実施形態について説明する。第2実施形態では、各LEDディスプレイチップ1R、1G、1Bはそれぞれ、青紫色LEDチップ70の出射光を波長変換層で変換することで赤(R)、緑(G)、青(B)の単色光を出力する。以下では、第1実施形態と異なる構成について説明する。また、第1実施形態と同様の構成部には同じ符号を付し、その説明を省略することがある。
なお、青紫色LEDチップ70に代わる励起光源として、波長430[nm]から470[nm]の青色光を発光する青色LEDチップ50を用いることもできる。この場合、青色LEDディスプレイチップ1Bでは波長変換層62が不要となる。従って、青色LEDディスプレイチップ1Bの製造工程において、波長変換層62を形成する工程を削減できるので、製造コストに削減に効果がある。但し、赤色LEDディスプレイチップ1R、及び緑色LEDディスプレイチップ1Gでは、青色光の漏洩により画素の色純度が低下する恐れがある。以下では主に、緑色表示用のLEDディスプレイチップ1Gの画素3を例に挙げて説明する。赤色LEDディスプレイチップ1Rの画素3も同様であるため、その説明は割愛する。
次に、第3実施形態について説明する。第3実施形態では、1個のLEDディスプレイチップ1がカラー画像を投影する。以下では、第1実施形態と異なる構成について説明する。また、第1実施形態と同様の構成部には同じ符号を付し、その説明を省略することがある。
次に、特性を重視して独立型の発光素子11〜13(図14A参照)を採用したLEDディスプレイチップ1の構成例を説明する。図15は、独立型のLEDディスプレイチップ1での画素3の構成例を示す断面図である。なお、図15は、図13の一点鎖線D−Dに沿う画素3の断面構造の一例を示している。このLEDディスプレイチップ1では、赤色光、緑色光、青色光をそれぞれ出射する発光素子11〜13が画素駆動回路100上に設けられている。
次に、一体型の発光素子11〜13(図14B参照)を採用したLEDディスプレイチップ1の構成例を説明する。この構成では、赤色光、緑色光、及び青色光を励起発光するLEDチップが一体化されている。そのため、一体型のLEDチップのサイズは独立型のLEDチップと比べて約3倍の大きさとなる。また、修復の際のハンドリングが容易となるので、歩留りが向上するという効果がある。但し、化合物半導体層が分離されずに連続しているので、励起された光が目的の色(たとえば赤)用の波長変換層62だけでなく、他の色(たとえば、緑、青)用の波長変換層62に漏れてしまう。そのため、画素3の色純度は若干劣化する。
次に、複数の画素を一体型した構成(図14C参照;以下、複数画素一体型と呼ぶ)を採用したLEDディスプレイチップ1の構成例を説明する。この構成では、赤色光、緑色光、及び青色光を励起発光するLEDディスプレイチップ1に、複数の画素が一体化されている。図14Cでは、発光素子10s、10t、10u、10vの4画素が一体化されている。複数画素一体型のLEDチップのサイズは独立型のLEDチップと比べて約12倍の大きさとなる。また、修復の際のハンドリングが容易となるので、歩留りが向上するという効果は更に大きくなる。但し、LEDディスプレイチップ1の色純度に若干の劣化が生じうる。また、隣接する画素間での光の漏洩によるコントラストの低下が生じうる。
なお、波長変換層62R〜62Bは複合樹脂層を露光しない方法で形成してもよい。図19A及び図19Bは、波長変換層62を設ける工程の他の一例を説明するための図である。図19Aは、ポジレジストパターン63の形成及び波長変換層62の塗布を行う工程を示す図である。図19Bは、波長変換層62の平坦部及びポジレジストパターン63を除去する工程を示す図である。図19A及び図19Bは、たとえば図14Aの一点鎖線E−Eに沿う断面を示している。なお、図19A及び図19Bは、独立型の発光素子11〜13を採用したLEDディスプレイチップ1での工程を例示している。一体型の発光素子11〜13を採用したLEDディスプレイチップ1での工程も同様であるため、その説明は割愛する。
次に、第4実施形態について説明する。第4実施形態では、発光素子10の修復を最小限にするため、1個の画素3に2つの同じ発光素子10a、10bが設けられる。以下では、第1〜第3実施形態と異なる構成について説明する。また、第1〜第3実施形態と同様の構成部には同じ符号を付し、その説明を省略することがある。
図22は、第4実施形態の画素駆動回路100の他の一例を示す等価回路図である。図22に示す画素駆動回路100は、図21と同様に、選択トランジスタ105、保持キャパシタ108、及び駆動トランジスタ111を有する。一方、第1素子選択トランジスタ121が第1不揮発性メモリトランジスタ155に置き換えられ、第2素子選択トランジスタ122が第2不揮発性メモリトランジスタ156に置き換えられている。また、テストトランジスタ117aがLED10aと並列に配置され、テストトランジスタ117bがLED10bと並列に配置されている。図22の構成は、図21の構成と比べて、不揮発性メモリトランジスタとテストトランジスタとがそれぞれ2個に増えているが、発光素子選択回路140が削除され、回路は単純化されている。また、画素駆動回路100には、第1制御ゲート153と第2制御ゲート154とが設けられている。第1制御ゲート153は第1不揮発性メモリトランジスタ155のゲート端子を制御する。第2制御ゲート154は第2不揮発性メモリトランジスタ156のゲート端子を制御する。これらは、LSI7が製造される際、シリコンウエハーW1にモノリシックに形成される。
次に、第5実施形態について説明する。第5実施形態では、異なる画素3間の発光素子10の発光強度のバラツキを低減する為の画素駆動回路100の構成について説明する。発光素子10に関しては、他の実施形態と同様である。本実施形態の画素駆動回路100では、発光素子10に流す電流量を微調整するために、不揮発性メモリトランジスタ161を設けている。
図24は、第5実施形態に第4実施形態の構成を組み合わせた画素駆動回路100の一例を示す等価回路図である。図24に示す画素駆動回路100は、図23と同様に、選択トランジスタ105、保持キャパシタ108、及び駆動トランジスタ111Nを有する。不揮発性メモリトランジスタ161、発光素子10、テストトランジスタ117は、図23では一系統であったが、図24では図22と同様に2系統設けられている。即ち、第1不揮発性メモリトランジスタ155、第1発光素子10a、テストトランジスタ117aの系統と、第2不揮発性メモリトランジスタ156、第2発光素子10b、テストトランジスタ117bの系統とが並列に接続されている。
図25は、第5実施形態の画素駆動回路100の他の一例を示す等価回路図である。図23の構成では、発光素子10に流す電流を減少させる方向に調整する事で、明る過ぎる発光素子10の輝度を低下させて、発光素子10間の輝度バラツキを低減している。しかし、発光素子10の中には、他の発光素子10に比べて、輝度が著しく低く、大幅に電流を増やさなければ、仕様を満たす輝度を達成できない発光素子10が存在する場合がある。この様な低輝度の発光素子10に大電流を流す事で、輝度を向上し、不良を減らす事を意図した画素駆動回路100の一例が図25である。即ち、駆動トランジスタ111Nを複数設ける事で、発光素子10に対して、通常より大きな電流を供給できる。
以上に説明した実施形態によれば、画像形成素子1は、複数の画素3を備え、該画素3の出射光を投影表示する。画像形成素子1は、前記出射光の光源50を含む発光素子10と、複数の前記発光素子10が搭載面に設けられる搭載基板7と、を備える。前記搭載基板7には、前記光源50を駆動する駆動回路100と、所定方向に配列する前記画素3を選択する配列選択回路4と、該配列選択回路4により選択された前記画素3の前記駆動回路100に駆動信号を出力する信号出力回路5と、がモノリシックに形成されている。少なくとも1つの前記画素3を含んで、個別に取り替え出来る様に個片化された前記光源50が複数設けられる。前記光源50の各々は、同一面に設けられた複数の電源電極40、41を有する。前記搭載基板7は、前記搭載面に設けられて前記光源50の前記電源電極40、41と電気的に接続される電極19、20と、を有する。各々の前記画素3において、該画素3の領域面積に対して前記光源50が占める面積占有率は15%以上且つ85%以下である。前記駆動回路100が、前記光源50に対して、電気的に並列に配置されたスイッチ回路117を含む。(第1の構成)
1 LEDディスプレイチップ
2 画素アレイ
3、3s、3t、3u、3v 画素
4 行選択回路
5 カラム信号出力回路
6 画像処理回路
7 LSI
8 発光アレイ
10、10s、10t、10u、10v 発光素子
10a 第1発光素子
10b 第2発光素子
11、11s、11t、11u、11v 赤色発光素子
12、12s、12t、12u、12v 緑色発光素子
13、13s、13t、13u、13v 青色発光素子
50 青色LEDチップ
70 青紫色LEDチップ
19 N側共通電極
20 P側個別電極
30 サファイア基板
31 化合物半導体層
32 N側エピタキシャル層
33 発光層
34 P側エピタキシャル層
35 透明導電膜
36 メサ部
37 保護膜
38 P側コンタクトホール
39 N側コンタクトホール
40 P側電極
41 N側電極
42 分離溝
43 保持基板
44 粘着層
45 転写用基板
46 粘着層
51 異方性導電膜
52 透明基板
53 透明クッション層
54 駆動電流
55 正常なLEDチップ
56 不良のLEDチップ
57 マイクロマニュピレータニードル
58 レジストパターン
60 遮光反射層
61 ダム層
62、62R、62G、62B 波長変換層
63 ポジレジストパターン
100 画素駆動回路
101 行選択線(RoI)
102、102R、102G、102B カラム信号線(CS)
105、105R、105G、105B 選択トランジスタ
108、108R、108G、108B 保持キャパシタ
114 電源線(Vcc)
115 GND線
111、111R、111G、111B、111N、111Na、111Nb、111Nc 駆動トランジスタ
116 テスト端子(TE)
117、117R、117G、117B テストトランジスタ
121 第1素子選択トランジスタ
122 第2素子選択トランジスタ
140 発光素子選択回路
145 不揮発性メモリトランジスタ
146 セレクトトランジスタ
147 第1インバータ回路
148 第2インバータ回路
149 ラッチトランジスタ
150 信号線(FG)
151 信号線(SE)
152 信号線(SE−)
153 第1制御ゲート
154 第2制御ゲート
155 第1不揮発性メモリトランジスタ
156 第2不揮発性メモリトランジスタ
160、160a、160b、160c 制御ゲート端子
161、161a、161b、161c 不揮発性メモリトランジスタ
160 制御ゲート端子
161 不揮発性メモリトランジスタ
200 シリコン基板
201 Pウエル層
202 Nウエル層
203 STI層
204a、204b N+拡散層
205 P+拡散層
206 ゲートpoly−Si層
210 第1層メタル配線
220 第2層メタル配線
230 第3層メタル配線
240 第4層メタル配線
250 層間絶縁層
Claims (18)
- 二次元配置された複数の画素を備え、該画素の出射光を投影表示する画像形成素子であって、
前記画素は前記出射光を発する少なくとも1個の発光素子を含み、
複数の前記画素と、複数の前記画素が搭載面に設けられる搭載基板と、第1遮光層と、第2遮光層と、を備え、
前記搭載基板は、前記発光素子を駆動する駆動回路と、前記搭載面に設けられた前記発光素子の電源電極と電気的に接続される個別電極と、を有し、
前記発光素子の少なくとも一部は、光源と、前記光源が発光した光を波長変換して、外部に出射する波長変換層を含み、
前記第1遮光層は、前記光源の周囲に設けられ、光反射性又は光吸収性を有する材料からなり、
前記第2遮光層は、隣接する前記波長変換層間に設けられ、光反射性又は光吸収性を有する材料からなることを特徴とする画像形成素子。 - 前記第1遮光層の、前記搭載基板に対向する面とは反対側の面の高さは、前記光源の、前記搭載基板に対向する面とは反対側の面の高さと、同じ高さであることを特徴とする請求項1に記載の画像形成素子。
- 前記光源は化合物半導体層を含み、隣接する複数の前記画素に含まれる前記発光素子は、前記化合物半導体層の少なくとも一部を共有することを特徴とする請求項1又は請求項2に記載の画像形成素子。
- 隣接する複数の前記画素に含まれる前記発光素子間で共有される前記化合物半導体層上に、前記第2遮光層が設けられていることを特徴とする請求項3に記載の画像形成素子。
- 前記化合物半導体層は、前記発光素子毎に個別化されていることを特徴とする請求項1又は請求項2に記載の画像形成素子。
- 前記第1遮光層と前記第2遮光層は同じ材料からなることを特徴とする請求項1から請求項5の何れかに記載の画像形成素子。
- 前記第1遮光層は白色顔料を分散させた樹脂よりなることを特徴とする請求項1から請求項6の何れかに記載の画像形成素子。
- 前記第1遮光層は黒色顔料を分散させた樹脂よりなることを特徴とする請求項1から請求項6の何れかに記載の画像形成素子。
- 前記波長変換層は量子ドット材料を含むことを特徴とする請求項1から請求項8の何れかに記載の画像形成素子。
- 前記波長変換層は、カラーフィルター層を含むことを特徴する請求項1から請求項9の何れかに記載の画像形成素子。
- 前記第2遮光層は、光反射性を有することを特徴とする、請求項1から7及び請求項9から請求項10の何れかに記載の画像形成素子。
- 複数の画素を備え、該画素の出射光を投影表示する画像形成素子の製造方法であって、
半導体基板からなる搭載基板に、前記画素に対応する光源を駆動する駆動回路を形成する工程と、
複数の前記光源からなる発光アレイを形成する工程と、
前記発光アレイを前記搭載基板上に貼り付ける工程と、
複数の前記光源間に第1遮光層を設ける工程と、
前記第1遮光層上に第2遮光層を設ける工程と、
前記光源上に波長変換層を設ける工程と、
を含むことを特徴とする画像形成素子の製造方法。 - 前記発光アレイを前記搭載基板上に貼り付ける工程と、
前記複数の前記光源間に前記第1遮光層を設ける工程と、
前記第1遮光層上に前記第2遮光層を設ける工程と、
前記光源上に波長変換層を設ける工程と、
をこの順で実施することを特徴とする請求項12の画像形成素子の製造方法。 - 前記第2遮光層を設ける工程の後に、
前記第2遮光層の上面の一部を覆うレジストパターンを形成する工程と、
前記第2遮光層の上面の内、前記レジストパターンで覆われていない部分に前記波長変換部を配置する工程と、
をさらに含むことを特徴とする請求項12又は請求項13に記載の画像形成素子の製造方法。 - 前記光源上に波長変換層を設ける工程は、
前記第2遮光層の上に、ネガレジスト層を形成する工程と、
前記ネガレジスト層の一部を露光によって不溶化する工程と、
前記ネガレジスト層の一部を露光によって不溶化する工程において、露光されなかった前記ネガレジスト層を溶解する工程と、
をさらに含むことを特徴とする請求項12又は請求項13に記載の画像形成素子の製造方法。 - 前記発光アレイを前記搭載基板上に貼り付ける工程の後に、
前記光源の表面にレジストパターンを設ける工程を、さらに含むことを特徴とする請求項12から請求項15の何れか1項に記載の画像形成素子の製造方法。 - 前記第1遮光層を設ける工程と、前記第2遮光層を設ける工程とを同時に行うことを特徴とする請求項16の画像形成素子の製造方法。
- 前記波長変換層は量子ドット材料を含むことを特徴とする請求項12から請求項17の何れか1項に記載の画像形成素子の製造方法。
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