WO2002074029A1 - Multilayer printed wiring board - Google Patents

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WO2002074029A1
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Yukihiko Toyoda
Yoichiro Kawamura
Tomoyuki Ikeda
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Ibiden Co., Ltd.
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    • H05K3/4661Adding a circuit layer by direct wet plating, e.g. electroless plating; insulating materials adapted therefor

Definitions

  • the present invention relates to a multilayer printed wiring board. Background art
  • a multilayer printed wiring board called a multilayer build-up wiring board is manufactured by a semi-additive method or the like, and is mounted on a resin substrate reinforced with a glass cloth of about 0.5 to 1.5 mm called a core. It is manufactured by alternately laminating conductive circuits made of copper or the like and interlayer resin insulating layers. The connection between the conductor circuits via the inter-layer resin insulation layer of the multilayer printed wiring board is made by a via hole.
  • build-up multilayer printed wiring boards have been manufactured by a method disclosed in, for example, Japanese Patent Application Laid-Open No. Hei 9-130500.
  • a through-hole is formed in the copper-clad laminate to which the copper foil is attached, and then a through-hole is formed by performing electroless copper plating.
  • the surface of the substrate is etched into a conductor pattern using a photolithographic technique to form a conductor circuit.
  • a roughened surface is formed on the surface of the formed conductive circuit by electroless plating, etc., and an insulating resin layer is formed on the conductive circuit having the roughened surface.
  • an opening for a via hole is formed, and then an interlayer resin insulating layer is formed through UV curing and main curing.
  • a thin electroless plating film is formed, a plating resist is formed on the electroless plating film, and then an electrolytic plating is performed. Thickness is applied by plating, and etching is performed after the plating resist is stripped to form a conductor circuit connected to the underlying conductor circuit by a via hole. After repeating this, finally, a sorter-resist layer is formed to protect the conductor circuit, and plating is applied to the part where the opening is exposed for connection with electronic components such as IC chips and mother boards.
  • solder paste is printed on the electronic component side such as an IC chip to form a solder bump.
  • Manufactures do-up multilayer printed wiring boards.
  • solder bumps are formed on the motherboard as needed.
  • the multi-layer printed wiring board having such a via hole with a stacked via structure shortens the signal transmission time, so that it is easy to cope with an increase in the speed of the multi-layer printed wiring board, and the degree of freedom in designing the conductor circuit is increased. In order to improve the density, it is easy to respond to the increase in the density of multilayer printed wiring boards.
  • cracks may occur in the interlayer resin insulating layer near the via hole.
  • cracks often occur when the multilayer printed wiring board is left for a certain period of time under heat cycle conditions.Furthermore, the cracks may cause peeling or disconnection of the conductor circuit around the via hole. was there.
  • the land diameter of the via holes 107 1 to 107 3 is usually large. It is almost the same, and the area below the conductor circuit non-formed portion between the outermost via hole 1071 and the adjacent conductor circuit 105a (area A in Fig. 19) There is no circuit, and it is formed of only the interlayer resin insulation layer 102.
  • the interlayer resin insulation layer contains no reinforcing material such as glass fiber. Is not sufficient, and it is considered that cracks and the like are likely to occur.
  • a printed wiring board according to the first aspect of the present invention is a multilayer circuit in which a conductor circuit and an interlayer resin insulation layer are sequentially laminated on a substrate, and the conductor circuits sandwiching the interlayer resin insulation layer are connected via via holes.
  • via holes having different levels are formed so as to have a stacked via structure.
  • At least one of the via holes in the different layers has a land diameter different from that of the other via holes.
  • a conductor circuit and an interlayer resin insulation layer are sequentially laminated on a substrate, and the conductor circuits sandwiching the interlayer resin insulation layer are connected via via holes.
  • a via hole having a stacked via structure is formed directly above the through hole
  • At least one of the via holes having the stacked via structure has a land diameter different from the land diameters of the other via holes.
  • a conductor circuit and an interlayer resin insulation layer are sequentially laminated on a substrate, and the conductor circuits sandwiching the interlayer resin insulation layer are connected via via holes.
  • a via hole having a stacked via structure is formed directly above the through hole
  • At least one of the via holes having the stacked via structure has a land diameter different from that of the other via holes.
  • At least one of them has a field via shape.
  • the present inventors diligently studied and expanded the land of at least one of the via holes having a stacked via structure to a conductive circuit non-formed area formed around the via hole having the stacked via structure.
  • the formation can solve the problem of cracks and the like occurring in the interlayer resin insulating layer near the via hole. That is, the area where the conductive circuit is not formed is enlarged and reinforced by the land of the via hole made of a metal material. It has been found that the above-mentioned problem can be solved by filling the via-hole and the land of the via-hole in the region where the conductor circuit is not formed, and the present invention has the following contents.
  • the printed wiring board according to the fourth aspect of the present invention is a multilayer circuit in which a conductor circuit and an interlayer resin insulation layer are sequentially laminated on a substrate, and the conductor circuits sandwiching the interlayer resin insulation layer are connected via via holes.
  • via holes having different levels are formed so as to have a stacked via structure.
  • At least one of the via holes having different levels is characterized in that its land is formed so as to expand into a conductor circuit non-forming region formed around the via hole having the stacked via structure.
  • the conductor circuit and the interlayer resin insulation layer are sequentially laminated on the substrate, and the conductor circuits sandwiching the interlayer resin insulation layer are connected via via holes.
  • a via hole having a stacked via structure is formed immediately above the through hole, and
  • At least one of the via holes having the stacked via structure is characterized in that its land is formed so as to be enlarged in a conductive circuit non-forming region formed around the via hole of the stacked via structure.
  • the multilayer printed wiring board according to the sixth aspect of the present invention comprises a printed circuit board comprising a circuit board and an interlayer resin. Insulating layers are sequentially laminated, and the conductor circuits sandwiching the eyebrow resin insulation layer are connected through via holes, and the conductor circuits sandwiching the substrate and interlayer resin insulation layer are connected through through holes.
  • a via hole having a stacked via structure is formed directly above the through hole
  • At least one of the via holes having the stacked via structure is characterized in that its land is formed so as to be enlarged in a conductive circuit non-forming region formed around the via hole having the stacked via structure.
  • a part of the land of the enlarged via hole is formed in a plane where the conductor circuit non-forming region formed around the via hole of the stacked via structure is flat.
  • it exists in a region of 1 Z 2 or more.
  • the via holes has a field via shape. Further, it is desirable that the irregularities on the upper surface be 5 ⁇ or less.
  • the present inventors have studied the cause of the occurrence of cracks in the interlayer resin insulating layer near the via hole (particularly, the outermost interlayer resin insulating layer) when a via hole having a stacked via structure is formed.
  • the present inventors have proposed to reduce the linear expansion coefficient of the interlayer resin insulation layer, particularly the linear expansion coefficient of the outermost interlayer resin insulation layer, to achieve a via hole having a stacked via structure, particularly a top via hole. It has been conceived that the above-mentioned problems can be solved, and the present invention has the following features. Was.
  • a conductor circuit and an interlayer resin insulation layer are sequentially laminated on a substrate, and the conductor circuits sandwiching the interlayer resin insulation layer are connected via via holes.
  • via holes having different levels are formed so as to have a stacked via structure.
  • the linear expansion coefficient of the outermost interlayer resin insulation layer is smaller than the linear expansion coefficient of the other interlayer resin insulation layers, or the linear expansion coefficient of the other interlayer resin insulation layers. It is the same as the above.
  • a conductor circuit and an interlayer resin insulation layer are sequentially laminated on a substrate, and the conductor circuits sandwiching the interlayer resin insulation layer are connected via via holes.
  • via holes having different levels are formed so as to have a stacked via structure.
  • At least the outermost interlayer resin insulation layer has a linear expansion coefficient of 100 ppm mZ ° C or less.
  • a conductor circuit and an interlayer resin insulation layer are sequentially laminated on a substrate, and the conductor circuits sandwiching the interlayer resin insulation layer are connected via via holes.
  • via holes having different levels are formed so as to have a stacked via structure.
  • At least the outermost interlayer resin insulation layer among the above-mentioned eyebrow resin insulation layers contains particles and a rubber component and has a coefficient of linear expansion of 100 ppm / ° C or less. .
  • the particles are preferably at least one of inorganic particles, resin particles, and metal particles.
  • the outermost interlayer resin insulating layer is a resin composite of a thermosetting resin, a photosensitive resin, and a thermosetting resin and a thermoplastic resin. It is desirable to be formed of a resin composition containing at least one of a resin composite of a thermosetting resin and a photosensitive resin.
  • the present inventors have studied the cause of the occurrence of cracks in the interlayer resin insulation layer near the via hole (particularly, the outermost interlayer resin insulation layer) when a via hole having a stacked via structure is formed.
  • the via hole having the stacked via structure has a structure in which the via holes are arranged linearly, so that when a stress is generated due to a difference in linear expansion coefficient between the interlayer resin insulating layer and the via hole.
  • the uppermost via hole is usually hard to relieve the stress especially because external connection terminals such as solder bumps are formed on the uppermost via hole.
  • the present inventors have considered that in a multilayer printed wiring board in which via holes having different levels are stacked, if the via holes are not arranged linearly, that is, if the via holes are stacked with their centers shifted.
  • stress is less likely to concentrate on a part of the via hole, and the above-mentioned problem can be solved.
  • the present invention has reached the present invention having the following content as a gist.
  • a conductor circuit and an interlayer insulating layer are sequentially laminated on a substrate, and the conductor circuits sandwiching the interlayer resin insulating layer are interposed via holes.
  • At least one via hole is stacked off-center on the other via hole, and the remaining via holes are stacked so that their centers almost overlap with the other via holes. It is characterized by.
  • at least the outermost interlayer resin insulation layer among the interlayer resin insulation layers may have a linear expansion coefficient of 100 pp mZ ° C or less. desirable.
  • At least the outermost interlayer resin insulation layer among the interlayer resin insulation layers contains particles and a rubber component.
  • the particles are desirably at least one of inorganic particles, resin particles, and metal particles.
  • At least the outermost interlayer resin insulation layer among the interlayer resin insulation layers is a thermosetting resin, a photosensitive resin, or a resin composite of a thermosetting resin and a thermoplastic resin.
  • a resin composition containing at least one of a resin composite of a thermosetting resin and a photosensitive resin have studied the cause of the occurrence of cracks in the interlayer resin insulating layer near the via hole (particularly, the outermost interlayer resin insulating layer) when a via hole having a stacked via structure is formed.
  • the shape of each via hole is usually a field via shape suitable for forming a via hole directly above the via hole, and the via holes are arranged linearly.
  • the uppermost via hole usually has Since external connection terminals such as solder bumps were formed on the upper part, stress was less likely to be relaxed, and stress was easily concentrated on this part.
  • the present inventors have found that in a multilayer printed wiring board in which via holes of different levels are stacked, the above problem can be solved by forming a concave portion on the upper surface of the uppermost via hole.
  • the present invention has been achieved in which the contents shown in the above are summarized.
  • an eleventh multilayer printed wiring board includes a circuit board and an interlayer tree formed on a substrate.
  • the uppermost via hole is characterized in that a concave portion is formed on the upper surface thereof.
  • the stacked via holes are desirably stacked such that the centers of the respective via holes substantially overlap.
  • the multilayer printed wiring board at least one of the stacked via holes is stacked with the other via hole at a different center, and the remaining via holes are stacked with the other via holes. It is also desirable that the centers are stacked so that their centers almost overlap.
  • the depth of the concave portion is desirably 5 to 25 ⁇ .
  • At least the outermost interlayer resin insulating layer among the interlayer resin insulating layers has a linear expansion coefficient of 100 ppm / ° C or less.
  • At least the outermost interlayer resin insulation layer among the interlayer resin insulation layers contains particles and a rubber component.
  • at least one of inorganic particles, resin particles, and metal particles is used.
  • At least the outermost interlayer resin insulation layer among the interlayer resin insulation layers is formed of a thermosetting resin, a photosensitive resin, or a resin of a thermosetting resin and a thermoplastic resin. It is desirable that the resin composition be formed of a resin composition containing at least one of a composite and a resin composite of a thermosetting resin and a photosensitive resin.
  • FIG. 1 (a) is a partial cross-sectional view schematically showing a part of an embodiment of the first multilayer printed wiring board of the present invention, and (b) is a multilayer printed wiring board shown in (a).
  • FIG. 2 is a perspective view schematically showing the via hole of FIG.
  • FIG. 2 (a) is a partial cross-sectional view schematically showing a part of one embodiment of the multilayer printed wiring board of the first invention, and (b) is a multilayer printed wiring board shown in (a).
  • FIG. 2 is a perspective view schematically showing the via hole of FIG.
  • FIG. 3 (a) is a partial cross-sectional view schematically showing a part of an embodiment of the first multilayer printed wiring board of the present invention, and (b) is a multilayer printed wiring board shown in (a).
  • FIG. 2 is a perspective view schematically showing the via hole of FIG.
  • FIG. 4 is a partial cross-sectional view schematically showing a part of an embodiment of the second multilayer printed wiring board of the present invention.
  • FIG. 5 is a partial cross-sectional view schematically showing a part of an embodiment of the third multilayer printed wiring board of the present invention.
  • FIGS. 6, (a) to (e) are cross-sectional views schematically showing a part of the steps of manufacturing the multilayer printed wiring board of the present invention.
  • FIGS. 7A to 7D are cross-sectional views schematically showing a part of a process for manufacturing the multilayer printed wiring board of the present invention.
  • 8 (a) to 8 (c) are cross-sectional views schematically showing a part of a process for manufacturing a multilayer printed wiring board according to the present invention.
  • FIGS. 9A to 9C are cross-sectional views schematically showing a part of a process of manufacturing the multilayer printed wiring board of the present invention.
  • FIGS. 10 (a) and (b) are cross-sectional views schematically showing a part of the process of manufacturing the multilayer printed wiring board of the present invention.
  • FIGS. 11 (a) to 11 (e) are cross-sectional views schematically showing a part of a step of manufacturing the multilayer printed wiring board of the present invention.
  • FIGS. 12 (a) to 12 (d) are cross-sectional views schematically showing a part of the steps of manufacturing the multilayer printed wiring board of the present invention.
  • FIGS. 13 (a) to 13 (d) show a part of the process of manufacturing the multilayer printed wiring board of the present invention. It is sectional drawing which shows typically.
  • FIGS. 14A to 14C are cross-sectional views schematically showing a part of a process of manufacturing the multilayer printed wiring board of the present invention.
  • FIGS. 15A to 15C are cross-sectional views schematically showing a part of a process of manufacturing the multilayer printed wiring board of the present invention.
  • FIGS. 16 (a) and 16 (b) are cross-sectional views schematically showing a part of a step of manufacturing the multilayer printed wiring board of the present invention.
  • FIG. 17 is a cross-sectional view schematically showing a part of the process of manufacturing the multilayer printed wiring board of the present invention.
  • FIGS. 18 (a) and 18 (b) are cross-sectional views schematically showing one example of the multilayer printed wiring board of the present invention.
  • FIG. 19 (a) is a cross-sectional view schematically showing an example of a conventional multilayer printed wiring board
  • FIG. 19 (b) is a schematic view showing a via hole of the multilayer printed wiring board shown in FIG. It is a perspective view.
  • 20 (a) to 20 (e) are cross-sectional views schematically showing a part of the process of manufacturing the multilayer printed wiring board of the present invention.
  • FIGS. 21 (a) to 21 (d) are cross-sectional views schematically showing a part of a process of manufacturing the multilayer printed wiring board of the present invention.
  • 22 (a) to 22 (c) are cross-sectional views schematically showing a part of a process of manufacturing the multilayer printed wiring board of the present invention.
  • FIGS. 23 (a) to 23 (c) are cross-sectional views schematically showing a part of the steps of manufacturing the multilayer printed wiring board of the present invention.
  • FIGS. 24 (a) and 24 (b) are cross-sectional views schematically showing a part of a step of manufacturing the multilayer printed wiring board of the present invention.
  • FIGS. 25A to 25E are cross-sectional views schematically showing a part of a process of manufacturing the multilayer printed wiring board of the present invention.
  • 26 (a) to 26 (d) are cross-sectional views schematically showing a part of the process of manufacturing the multilayer printed wiring board of the present invention.
  • FIGS. 27 (a) to 27 (d) show a part of the process of manufacturing the multilayer printed wiring board of the present invention. It is sectional drawing which shows typically.
  • FIGS. 28A to 28C are cross-sectional views schematically showing a part of a process of manufacturing the multilayer printed wiring board of the present invention.
  • FIGS. 29 (a) to 29 (c) are cross-sectional views schematically showing a part of the process of manufacturing the multilayer printed wiring board of the present invention.
  • FIGS. 30 (a) and (b) are cross-sectional views schematically showing a part of the process of manufacturing the multilayer printed wiring board of the present invention.
  • FIG. 31 is a cross-sectional view schematically showing a part of the process of manufacturing the multilayer printed wiring board of the present invention.
  • FIG. 32 (a) is a partial cross-sectional view schematically showing one example of the multilayer printed wiring board according to the tenth aspect of the present invention
  • FIG. 32 (b) shows only the via holes of the multilayer printed wiring board shown in FIG. It is a perspective view which shows typically.
  • FIG. 33 (a) is a partial cross-sectional view schematically showing another example of the multilayer printed wiring board according to the tenth aspect of the present invention
  • (b) is a cross-sectional view of the multilayer printed wiring board shown in (a). It is a perspective view which shows only a via hole typically.
  • 34 (a) to 34 (e) are cross-sectional views schematically showing a part of a process of manufacturing the multilayer printed wiring board of the present invention.
  • 35 (a) to 35 (d) are cross-sectional views schematically showing a part of a process for manufacturing the multilayer printed wiring board of the present invention.
  • FIGS. 36 (a) to 36 (c) are cross-sectional views schematically showing a part of the steps of manufacturing the multilayer printed wiring board of the present invention.
  • FIGS. 37 (a) to 37 (c) are cross-sectional views schematically showing a part of the steps of manufacturing the multilayer printed wiring board of the present invention.
  • FIGS. 38 (a) and 38 (b) are cross-sectional views schematically showing a part of the process of manufacturing the multilayer printed wiring board of the present invention.
  • FIGS. 39 (a) to 39 (e) are cross-sectional views schematically showing a part of the process of manufacturing the multilayer printed wiring board of the present invention.
  • FIGS. 40 (a) to (d) are cross-sectional views schematically showing a part of the steps of manufacturing the multilayer printed wiring board of the present invention.
  • FIGS. 41 (a) to 41 (d) are cross-sectional views schematically showing a part of a step of manufacturing the multilayer printed wiring board of the present invention.
  • FIGS. 42 (a) to (c) are cross-sectional views schematically showing a part of a process for manufacturing the multilayer printed wiring board of the present invention.
  • FIGS. 43 (a) to 43 (c) are cross-sectional views schematically showing a part of the steps of manufacturing the multilayer printed wiring board of the present invention.
  • FIGS. 44 (a) and (b) are cross-sectional views schematically showing a part of the process of manufacturing the multilayer printed wiring board of the present invention.
  • FIGS. 45 (a) and 45 (b) are cross-sectional views schematically showing a part of the process of manufacturing the multilayer printed wiring board of the present invention.
  • FIG. 46 is a partial cross-sectional view schematically showing one example of the eleventh multilayer printed wiring board of the present invention.
  • FIG. 47 is a partial cross-sectional view schematically showing another example of the eleventh multilayer printed wiring board of the present invention.
  • FIGS. 48 (a) and (b) are cross-sectional views schematically showing a part of the process of manufacturing the multilayer printed wiring board of the present invention.
  • FIGS. 49 (a) and (b) are cross-sectional views schematically showing a part of the process of manufacturing the multilayer printed wiring board of the present invention.
  • FIGS. 50 (a) and 50 (b) are cross-sectional views schematically showing a part of the process of manufacturing the multilayer printed wiring board of the present invention.
  • FIG. 51 is a cross-sectional view schematically showing a part of a step of manufacturing the multilayer printed wiring board of the present invention.
  • FIGS. 52 (a) and 52 (b) are cross-sectional views schematically showing a part of the process of manufacturing the multilayer printed wiring board of the present invention.
  • FIGS. 53 (a) and 53 (b) are cross-sectional views schematically showing a part of a step of manufacturing the multilayer printed wiring board of the present invention.
  • FIGS. 54 (a) and (b) are cross-sectional views schematically showing a part of the process of manufacturing the multilayer printed wiring board of the present invention.
  • FIG. 55 schematically shows a part of the process of manufacturing the multilayer printed wiring board of the present invention. It is a sectional view, the explanation of the reference numerals.
  • a printed wiring board is a multilayer printed wiring board in which a conductor circuit and a resin layer between eyebrows are sequentially laminated on a substrate, and the conductor circuits sandwiching the interlayer resin insulation layer are connected via via holes.
  • via holes having different levels are formed so as to have a stacked via structure.
  • At least one of the via holes in the different layers has a land diameter different from that of the other via holes.
  • via holes having different P layers are connected to each other. It is formed so as to have a tack via structure.
  • the wiring distance is shortened, so that the signal transmission time can be shortened and the degree of freedom in designing the conductor circuit is improved.
  • the high density wiring makes it easier to respond.
  • At least one of the via holes having different levels has a land diameter different from the land diameters of the other via holes.
  • the via hole having a large land diameter serves as a reinforcing material for the interlayer resin insulating layer, and the mechanical strength of the interlayer resin insulating layer is improved. Cracks are less likely to occur in layers.
  • 1 to 3 are partial cross-sectional views schematically showing (a) I a part of an embodiment of the first multilayer printed wiring board of the present invention, and (b) a force S (a). It is a perspective view which shows typically only the via hole of the shown multilayer printed wiring board.
  • the via holes having different levels has a land diameter different from that of the other via holes.
  • the land diameter of the inner via hole 1072 is larger than the land diameter of the outermost via hole 1071.
  • the via holes in each layer are formed so that the shape when viewed in a plan view is circular and concentric.
  • the land diameter of the lowermost via hole 1073 may be larger than the land diameter of the outermost via hole 1071.
  • the via holes in each layer are formed so that the shape when viewed in plan is circular and concentric.
  • a part of the land diameter of the inner via hole 072 and a part of the land diameter of the lowermost via hole 1013 respectively correspond to the outermost via hole.
  • the outermost via hole is formed at a different portion of the lower region (region A in the figure) of the conductor circuit non-forming portion between 1071 and the adjacent conductor circuit 105a. It may be configured to be larger than the land diameter of the hole 1071.
  • each via hole in each layer has a circular shape when viewed in plan, but the center of the outer edge (the center of the circle in plan view) is at a different position, that is, the outer edge of the via hole in the inner layer.
  • the center and the center of the outer edge of the lowermost via hole are formed on opposite sides of the center of the outer edge of the outermost via hole.
  • the center of the outer edge of the via hole of the inner layer and the center of the outer edge of the via hole of the lowermost layer when the via hole is viewed in a plan view may be located at a position other than the position opposite to the center of the outer edge of the via hole of the outermost layer.
  • an interlayer resin is formed in a part of a region (A region) below a conductor circuit non-formed portion between the outermost via hole and a conductor circuit adjacent thereto.
  • the land portion serves as a reinforcing material for the interlayer resin insulation layer, the mechanical strength in the A region is improved, cracks are generated, and a conductor circuit or via hole is formed between the interlayer resin insulation layer. The occurrence of peeling can be prevented.
  • 101 is a substrate
  • 114 is a solder resist layer
  • 117 is a solder bump.
  • the shape of the via hole is not limited to the shapes shown in FIGS. 1 to 3 and is not shown.
  • the land diameter of the inner via hole 1072 and the via hole 10 Both the land diameter and the force of 73 may be configured to be larger than the land diameter of the outermost via hole.
  • the land diameter of the fire hole in each layer may be different from each other.
  • the planar shape of the via hole in each layer is circular, but the planar shape of the via hole is not limited to this.
  • an elliptical shape or a rectangular shape It may be a shape or the like.
  • the number of via holes having a stacked via structure is not particularly limited as long as the number is two or more, and the number of via holes is three as in the illustrated multilayer printed wiring board. Or two or four or more layers.
  • the land diameter of a via hole refers to the distance from the outer edge of the via hole opening to the outer edge of the via hole, for example, the distance L shown in FIG. 1 (a).
  • the land diameter of the via hole is desirably such that at least one land portion is present in at least a half region of the region A on the via hole side, and at least one land penetrating the region A is preferable. More preferably, the length is such that the part is present.
  • the peer holes having different hierarchies are formed so as to have a stacked via structure.
  • the shape of the lower via hole (the via hole on which another via hole is formed immediately above) is preferably a field via shape. This is because, in the case of a field via shape, the upper surface of the via hole is substantially flat, so that it is suitable for forming a via hole immediately above.
  • the via hole is usually formed by using a plating process as described later.
  • the via hole when it is formed in a field via shape, it may be formed in a field via shape by plating, or once recessed on the upper surface. After forming a via hole having the following shape, the recess may be filled with a conductive paste or the like to form a field via shape.
  • the plating solution used for forming a via hole having a field via shape by plating will be described later in detail.
  • the via hole is not formed into a field via shape, and a via hole having a recess on the upper surface is formed, and then the recess is filled with a resin filler or the like, and then a lid-covering layer covering the resin filler is formed.
  • the upper surface of the via hole may be flat.
  • the upper surface preferably has an average roughness Ra of not more than the following.
  • via holes of different levels are not formed so as to have a stacked via structure, and there are via holes in which other via holes are not stacked. May be present.
  • the method for manufacturing the multilayer printed wiring board of the first present invention will be described in the order of steps.
  • a conductive circuit is formed on a glass epoxy substrate, a polyimide substrate, a bismaleimide-triazine resin (BT resin) substrate, a resin substrate such as a fluororesin substrate, a copper-clad laminate, or the like as a starting material. .
  • BT resin bismaleimide-triazine resin
  • etching resist corresponding to the conductor circuit pattern is formed on the conductor layer, and thereafter, etching is performed. May be formed.
  • a copper-clad laminate may be used as a substrate on which a solid conductor layer is formed. Also, when performing the above-described electroless plating, a through-hole is formed in advance on the insulating substrate, and the electroless plating is also performed on the wall surface of the through-hole to sandwich the substrate. It is a through hole for electrically connecting the conductor circuits.
  • the through hole After forming the through hole, it is desirable to fill the through hole with a resin filler. At this time, it is desirable to fill the resin-filled material also in the portion where the conductive circuit is not formed.
  • Examples of the resin filler include a resin composition containing an epoxy resin, a curing agent, and inorganic particles.
  • Roughening methods include, for example, blackening (oxidation), one-reduction treatment, etching using a mixed solution containing an organic acid and a cupric complex, and plating with a Cu—Ni—P needle-like alloy. Processing or the like can be used.
  • the uncured resin layer may be formed by applying an uncured resin with a roll coater, a curtain coater, or the like. It may be formed by wearing. Further, a resin film in which a metal layer such as a copper foil is formed on one surface of an uncured resin film may be attached.
  • the resin layer made of a thermoplastic resin is desirably formed by thermocompression bonding a resin molded body formed into a film.
  • heat treatment is performed after applying the resin.
  • the uncured resin can be thermoset.
  • the heat curing may be performed after forming a via hole opening described later.
  • thermosetting resin used in forming such a resin layer include, for example, an epoxy resin, a phenol resin, a polyimide resin, a polyester resin, a bismaleimide resin, a polyolefin resin, a polyphenylene ether resin, and the like. Are listed.
  • epoxy resin examples include cresol nopolak epoxy resin, bisphenol A epoxy resin, bisphenol F epoxy resin, phenol nopolak epoxy resin, alkylphenol nopolak epoxy resin, biphenol F epoxy resin, and naphthalene.
  • Type epoxy resin dicyclopentadiene type epoxy resin, epoxidized product of condensate of phenols and aromatic aldehyde having phenolic hydroxyl group, triglycidyl isocyanurate, alicyclic epoxy resin and the like. These may be used alone or in combination of two or more. Thereby, it becomes excellent in heat resistance and the like.
  • polystyrene-based resin examples include polyethylene, polystyrene, polypropylene, polyisobutylene, polybutadiene, polyisoprene, cycloolefin-based resins, and copolymers of these resins.
  • thermoplastic resin examples include phenoxy resin, polyethersulfone, and polysulfone.
  • the composite (resin composite) of the thermosetting resin and the thermoplastic resin is not particularly limited as long as it contains the thermosetting resin and the thermoplastic resin.
  • a resin composition for forming a roughened surface may be used.
  • Examples of the resin composition for forming a roughened surface include an acid, an alkali and an oxidizing agent.
  • An uncured heat-resistant resin matrix that is hardly soluble in at least one type of roughening liquid selected from the group consisting of a substance soluble in at least one type of roughening liquid selected from acids, alkalis and oxidizing agents. Are dispersed.
  • the heat-resistant resin matrix is preferably a matrix capable of retaining the shape of the roughened surface when the roughened surface is formed on the interlayer resin insulating layer using the roughening solution.
  • a thermosetting resin e.g., a thermosetting resin, a thermoplastic resin Resins and composites thereof.
  • a photosensitive resin may be used. This is because, in a step of forming a via hole opening described later, the opening can be formed by exposure image processing.
  • thermosetting resin examples include an epoxy resin, a phenol resin, a polyimide resin, a polyolefin resin, and a fluororesin.
  • a resin obtained by imparting photosensitivity to these thermosetting resins that is, a resin obtained by subjecting a thermosetting group to a (meth) acrylate reaction using methacrylic acid or acrylic acid may be used.
  • a (meth) acrylate of an epoxy resin is desirable, and an epoxy resin having two or more epoxy groups in one molecule is more desirable.
  • thermoplastic resin examples include phenoxy resin, polyethersulfone, polysnolephone, polyphenylenesnolephone, polyphenylenesanolide, polyphenylether, and polyetherimide. These may be used alone or in combination of two or more.
  • soluble substance examples include inorganic particles, resin particles, metal particles, rubber particles, liquid phase resin, liquid phase rubber, and the like. These may be used alone or in combination of two or more.
  • the inorganic particles include aluminum compounds such as alumina and aluminum hydroxide; calcium compounds such as calcium carbonate and calcium hydroxide; carbon dioxide compounds such as lime; magnesia, dolomite, and basic carbonate. Magnesium compounds such as magnesium and talc; and silicon compounds such as silica and zeolite. These may be used alone or in combination of two or more.
  • the alumina particles can be dissolved and removed with hydrofluoric acid, and the calcium carbonate can be dissolved and removed with hydrochloric acid.
  • sodium-containing silica and dolomite can be dissolved and removed with an aqueous alkali solution.
  • the resin particles include those made of a thermosetting resin, a thermoplastic resin, and the like.
  • a roughening solution comprising at least one selected from an acid, an alkali, and an oxidizing agent
  • the heat resistance There is no particular limitation as long as the dissolution rate is higher than that of the resin matrix.
  • amino resin melamine resin, urine resin, guanamine resin, etc.
  • epoxy resin phenol resin, phenoxy resin, polyimide Resin, polyphenylene resin, polyolefin resin, fluororesin, bismaleimide-triazine resin and the like.
  • the resin particles It is necessary that the resin particles have been previously cured. If not cured, the resin particles will dissolve in the solvent that dissolves the resin matrix, resulting in uniform mixing, and it will not be possible to selectively dissolve and remove only the resin particles with an acid or oxidizing agent. is there.
  • metal particles examples include gold, silver, copper, tin, zinc, stainless steel, aluminum, nickel, iron, and lead. These may be used alone or in combination of two or more.
  • the metal particles may have a surface layer coated with a resin or the like in order to ensure insulation.
  • the via hole opening is desirably formed by laser processing.
  • the laser treatment may be performed before the curing treatment or may be performed after the curing treatment.
  • an opening for a via hole may be provided by performing exposure and development processes. In this case, the exposure and the development are performed before the curing.
  • an interlayer resin insulation layer using a thermoplastic resin as the material can be used as an interlayer resin insulation layer by forming a via hole opening in a resin layer made of a thermoplastic resin by laser processing.
  • examples of the laser used include a carbon dioxide gas laser, an excimer laser, a UV laser, and a YAG laser. These may be properly used depending on the shape of the via hole opening to be formed.
  • a large number of via hole openings can be formed at once by irradiating a laser beam with a hologram type excimer laser through a mask.
  • the thickness of the resin layer between the eyebrows is not particularly limited, but is usually preferably 5 to 50 ⁇ .
  • the diameter of the via hole opening is not particularly limited, but is usually preferably from 40 to 200 ⁇ m.
  • a roughened surface is formed on the surface of the interlayer resin insulating layer including the inner wall of the via hole opening, if necessary, using an acid or an oxidizing agent.
  • the roughened surface is formed in order to increase the adhesion between the interlayer resin insulating layer and the thin film conductor layer formed thereon, and is provided between the interlayer resin insulating layer and the thin film conductor layer. If there is adhesiveness, it is not necessary to form.
  • Examples of the acid include sulfuric acid, nitric acid, hydrochloric acid, phosphoric acid, and formic acid.
  • Examples of the oxidizing agent include chromic acid, chromic sulfuric acid, and permanganates such as sodium permanganate.
  • a thin film conductor layer is formed on the surface of the interlayer resin insulating layer provided with the via hole opening.
  • the thin film conductor layer can be formed by a method such as electroless plating, sputtering, or vapor deposition. If no roughened surface is formed on the surface of the interlayer resin insulating layer, it is preferable that the thin film conductor layer is formed by sputtering.
  • a catalyst is applied to the surface to be covered in advance. Examples of the catalyst include palladium chloride.
  • the thickness of the thin film conductor layer is not particularly limited, but is preferably 0.6 to 1.2 ⁇ when the thin film conductor layer is formed by electroless plating. 1 to 1.0 ⁇ is desirable.
  • Examples of the material of the thin film conductor layer include Cu, Ni, P, Pd, Co, and W. Of these, Cu and Ni are desirable.
  • a plating resist is formed on a part of the thin film conductor layer using a dry film, and thereafter, the thin film conductor layer is subjected to electrolytic plating as a plating lead, and the plating resist is not formed. An electrolytic plating layer is formed in the part.
  • a plating resist is formed so that a via hole having a desired land diameter can be formed. That is, if a via hole having a large land diameter is formed in this layer, the width of the plating resist non-formed portion may be increased.
  • the via hole opening may be filled with electrolytic plating to form a field via structure.
  • a via hole having a recess on the upper surface is formed once, and then the recess is filled with a conductive paste to form a field via structure.
  • a via structure may be used.
  • the depression may be filled with a resin filler or the like, and a lid-coating layer may be formed thereon to form a via hole having a flat upper surface.
  • the electrolytic plating treatment may be performed using an electrolytic plating solution having the following composition. That is, 50 to 300 g of copper sulfate of Z1, 30 to 200 sulfuric acid of 25, 25 to 90
  • the electroplating treatment may be performed using an electroplating solution containing 1 mg / l of chlorine ion and 1 to 1000 mgZl of an additive consisting of a leveling agent and a brightening agent.
  • a via hole having a field via structure should be formed regardless of the opening diameter of the via hole, the material and thickness of the resin insulating layer, the presence or absence of the roughened surface of the interlayer resin insulating layer, and the like. Can be.
  • this electrolytic plating solution contains a high concentration of copper ions, it supplies a sufficient amount of copper ions to the via hole opening, and the plating speed of the via hole opening is 40 to 100 im, and the Can be used for plating, which leads to a faster electroplating process.
  • the electrolytic plated solution consists 100 to 250 gZ 1 copper sulfate, 50 to 150 g / 1 of sulfuric acid, 30-7 Om g 1 of chloride ion, and at least a leveling agent and brightening agent It is desirable that the yarn contains 1 to 600 mg / l of an additive.
  • the additive only needs to be composed of at least a leveling agent and a brightening agent, and may contain other components.
  • the leveling agent include polyethylene, gelatin, and derivatives thereof.
  • Examples of the brightener include sulfur oxide and its related compounds, hydrogen sulfide and its related compounds, and other sulfur compounds.
  • the amount of the leveling agent is preferably 1 to: L 2 O Omg / 1, and the amount of the brightener is preferably 0.1 to 10 Omg_l.
  • the ratio of the two is preferably 2: 1 to 10: 1.
  • the plating resist is peeled off, and the thin film conductor layer existing under the plating resist is removed by etching, thereby forming an independent conductor circuit.
  • the etchant include aqueous solutions of persulfates such as aqueous solutions of sulfuric acid and hydrogen peroxide, ammonium persulfate, ferric chloride, cupric chloride, and hydrochloric acid. Further, a mixed solution containing the above-described cupric complex and an organic acid may be used as an etching solution.
  • a conductor circuit may be formed.
  • an etching resist is formed on a part of the electrolytic plating layer using a dry film.
  • An independent conductor circuit may be formed by removing the plating layer and the thin-film conductor layer by etching, and removing the etching resist.
  • steps (3) to (8) are repeated one or more times to produce a substrate having the uppermost conductive circuit formed on the interlayer resin insulating layer.
  • the number of times the above steps (3) to (8) are repeated may be appropriately selected according to the design of the multilayer printed wiring board.
  • a via hole is formed immediately above the via hole so that the via hole has a stacked via structure. Further, as described above, the land diameter of the via hole can be adjusted by adjusting the size of the plating resist non-formed portion when forming the plating resist.
  • solder resist layer having a plurality of openings for forming solder bumps is formed on the substrate including the uppermost conductive circuit.
  • the solder bump is formed by laser treatment or exposure and development processing. An opening for formation is formed, and if necessary, a curing process is performed to form a sonoredder resist layer.
  • the solder resist layer can be formed using, for example, a solder resist composition containing a polyphenylene ether resin, a polyolefin resin, a fluororesin, a thermoplastic elastomer, an epoxy resin, a polyimide resin, and the like.
  • solder resist composition examples include, for example, (meth) atalylate of a nopolak epoxy resin, an imidazole curing agent, a bifunctional (meth) acrylate monomer, and a molecular weight of 500 to 500.
  • a nopolak epoxy resin an imidazole curing agent
  • a bifunctional (meth) acrylate monomer a molecular weight of 500 to 500.
  • the solder resist composition may contain an elastomer or an inorganic filler.
  • solder resist composition a commercially available solder resist composition may be used as the solder resist composition.
  • Examples of the laser used for forming the solder bump forming opening include those similar to the laser used for forming the above-described peer horn hole opening.
  • solder pad is formed, if necessary, on the surface of the conductor circuit exposed at the bottom surface of the solder bump forming opening.
  • the solder pad can be formed by coating the surface of the conductor circuit with a corrosion-resistant metal such as nickel, palladium, gold, silver, and platinum.
  • the metal with nickele gold, nickele-silver silver, nickele-palladium and nickele-palladium-gold.
  • the solder pad can be formed by, for example, a method such as plating, vapor deposition, and electrodeposition. Among these, plating is preferable because of excellent uniformity of the coating layer.
  • the solder bump is formed by filling the solder bump forming opening with a solder paste and performing a reflow process, or after filling the solder paste, mounting a conductive pin and further performing a reflow process.
  • BGA All Grid Array
  • PGA Peripheral Component Interconnect
  • a plasma treatment with oxygen, carbon tetrachloride, or the like may be performed as needed in order to perform a character printing process for forming product recognition characters or the like or to modify a solder resist layer.
  • a plasma treatment with oxygen, carbon tetrachloride, or the like may be performed as needed in order to perform a character printing process for forming product recognition characters or the like or to modify a solder resist layer.
  • a conductor circuit and an interlayer resin insulation layer are sequentially laminated on a substrate, and the conductor circuits sandwiching the interlayer resin insulation layer are interposed via holes.
  • a multi-layer printed wiring board which is connected and connected between conductor circuits sandwiching the board through through holes,
  • a via hole having a stacked via structure is formed directly above the through hole
  • At least one of the via holes having the stacked via structure has a land diameter different from the land diameters of the other via holes.
  • the multilayer printed wiring board according to the second aspect of the present invention is different from the multilayer printed wiring board according to the first aspect in that a via hole having a stack via structure is formed immediately above the through hole. Make a difference.
  • FIG. 4 is a partial cross-sectional view schematically showing a part of an embodiment of the second multilayer printed wiring board of the present invention.
  • a through hole 109 for connecting conductor circuits sandwiching the substrate is formed, and a via hole 107 having a stacked via structure is provided immediately above the through hole. 7 3 are formed.
  • a through-hole In order to form a via hole with a stacked via structure, a through-hole
  • a via hole having a stacked via structure is formed immediately above the through hole, so that the wiring distance of the conductor circuit sandwiching the substrate is shortened, and the signal transmission time is reduced.
  • the degree of freedom in the design of the conductor circuit is improved, and it is easier to respond to high-density wiring.
  • the via holes having a stacked via structure has a land diameter different from the land diameters of other via holes.
  • the same configuration as that of the multilayer printed wiring board of the first present invention may be used. That is, as shown in the multilayer printed wiring board 400 shown in FIG. 4, the land diameter of the via hole 1072 of the inner layer is larger than the land diameter of the via hole 1071 of the outermost layer, and the via hole 107 in the A region.
  • the configuration in which the land portion 1 0 7 2 a exists the configuration in which the land diameter of the via hole in the lowermost layer is larger than the land diameter of the via hole in the outermost layer, and the land portion of the via hole exists in the A region, It is sufficient that the land diameter of the via hole of the layer and the land diameter of the via hole of the outermost layer are partly different from each other in the region A, and the land diameter of the via hole of the outermost layer is large.
  • the land diameter of the via hole in the inner layer and the land diameter of the via hole in the lowermost layer may both be larger than the land diameter of the via hole in the outermost layer.
  • the A region is a region composed of only the interlayer resin insulating layer near the via hole.
  • the area 2) is the area A.
  • the via hole having a large land diameter serves as a reinforcing material for the interlayer resin insulating layer, similarly to the multilayer printed wiring board of the first aspect of the present invention.
  • the mechanical strength of the resin insulating layer is improved, and cracks are less likely to occur particularly in the interlayer resin insulating layer near the via hole. This is because the land portion of the via hole exists in a part of the lower region (region A in FIG. 4) of the conductor circuit non-formed portion between the outermost via hole and the conductor circuit adjacent thereto. This is because this portion functions as a reinforcing material for the interlayer resin insulating layer.
  • the number of via holes having a stacked via structure is not particularly limited as long as it is two or more, and three layers as in the illustrated multilayer printed wiring board. Or two or four or more layers.
  • the land diameter of the via hole is such that at least one land portion exists in at least a half area of the area A on the via hole side similarly to the multilayer printed wiring board of the first invention. It is more preferable that the length be such that at least one land portion penetrating the region A exists.
  • the shape of the lower via hole is a field via shape.
  • the status is directly above the through hole.
  • Via holes having a via structure are formed, and in order to obtain a multilayer printed wiring board having more excellent connection reliability, it is preferable that a through-hole-covered layer is formed in the through holes. This is because the covering layer has a flat surface and is suitable for forming a via hole.
  • the lid-coated layer may be composed of one layer, or may be composed of two or more layers.
  • a resin filler layer is formed in the through hole. This is because filling the inside of the through hole with a resin filler is suitable for forming the lid-covered layer.
  • via holes having a stacked via structure are formed immediately above all through holes, and no other via holes are stacked immediately above the stacked via structures.
  • the multilayer printed wiring board according to the second aspect of the present invention is different from the multilayer printed wiring board according to the first aspect in that a via hole having a stacked via structure is formed immediately above a through hole. Different configuration.
  • the multilayer printed wiring board of the second present invention can be manufactured by the same method as the method of manufacturing the multilayer printed wiring board of the first present invention except that a via hole is formed immediately above a through hole. it can.
  • a through hole is formed to connect between conductor circuits sandwiching the substrate. If necessary, after forming the resin filler layer and roughening the surface of the conductor circuit, a lid-covering layer is formed on the through-hole to manufacture the first multilayer printed wiring board of the present invention.
  • the method for producing a multilayer printed wiring board according to the first aspect of the present invention is the same as that of the first aspect, except that when forming the opening for the via hole, the opening for the via hole is formed on the lid-covered layer. It can be manufactured in a similar way.
  • lid-coated layer is formed, for example, through the following steps (a) to (c). Can be formed.
  • a plating resist is formed in a portion other than the through hole (including the resin filler layer), and electrolytic plating is performed using the thin film conductor layer as a lead.
  • steps (a) to (c), from the application of the catalyst to the removal of the thin film conductor layer, are the same as the methods (6) to (8) of the multilayer printed wiring board of the first invention. Can be used.
  • the resist is applied to a portion other than on the through hole. Then, an electroless plating process and a removal of the plating resist may be performed.
  • a conductor circuit and an interlayer resin insulation layer are sequentially laminated on a substrate, and the conductor circuits sandwiching the interlayer resin insulation layer are connected via via holes.
  • a via hole having a stacked via structure is formed directly above the through hole
  • At least one of the via holes having the stacked via structure has a land diameter different from the land diameters of the other via holes.
  • the multilayer printed wiring board according to the third aspect of the present invention has a stacked via structure directly above a through hole connecting between a substrate and a conductor circuit sandwiching an interlayer resin insulating layer.
  • the difference from the multilayer printed wiring board of the first aspect of the present invention lies in that the via holes are formed.
  • FIG. 5 is a partial cross-sectional view schematically showing a part of an embodiment of the third multilayer printed wiring board of the present invention.
  • a through hole 109 is formed for connecting between the substrate and a conductor circuit sandwiching the interlayer resin insulating layer, and a via hole 100 having a stacked via structure is formed immediately above the through hole. 7 1 to 10 7 2 are formed. Further, a lid-covered layer 118 is formed on the through hole 109 in order to form a via hole having a stacked via structure. In the through hole 109, a resin filler layer 110 is formed.
  • a via hole having a stacked via structure is formed immediately above the through hole, so that the wiring distance of the conductor circuit sandwiching the substrate and the interlayer resin insulating layer is shortened, and signal transmission is performed.
  • the time can be shortened, and the degree of freedom in designing the conductor circuit is improved, so that it is easier to cope with high-density wiring.
  • the via holes having the stacked via structure has a land diameter different from that of the other via holes.
  • the land diameter of the inner via hole 1072 is larger than the land diameter of the outermost via hole 1071, and the area A there is a configuration in which the land portion 1072a of the via hole 1072 exists.
  • the third multilayer printed wiring board of the present invention three or more via holes are formed in a stacked via structure.
  • the configuration in the case where the three-layered via hole is formed in a stacked via structure may be, for example, the same configuration as the multilayer printed wiring board of the first present invention.
  • the land diameter of the via hole in the inner layer is larger than the land diameter of the via hole in the outermost layer, and the land part of the via hole exists in the A region, or the land diameter of the via hole in the lowermost layer is the land diameter of the outer hole.
  • inner layer via hole land diameter and outermost layer pie It is only necessary that a part of the land diameter of the via hole is different from the area A and the land diameter of the outermost via hole is large.
  • the land diameter of the via hole in the inner layer and the land diameter of the via hole in the lowermost layer may both be larger than the land diameter of the via hole in the outermost layer.
  • the region A is a region composed only of the interlayer resin insulating layer near the via hole, and has the same meaning as the region A in the second multilayer printed wiring board of the present invention.
  • the via hole having a large land diameter serves as a reinforcing material for the interlayer resin insulating layer, similarly to the multilayer printed wiring board of the first aspect of the present invention.
  • the mechanical strength of the resin insulating layer is improved, and cracks are less likely to occur particularly in the interlayer resin insulating layer near the via hole.
  • the land portion of the via hole exists in a part of the lower region (region A in FIG. 5) of the conductor circuit non-formed portion between the outermost via hole and the conductor circuit adjacent thereto. This is because this portion functions as a reinforcing material for the interlayer resin insulating layer.
  • the number of via holes having a stacked via structure is not particularly limited as long as it is two or more layers. It may be a layer or three or more layers.
  • the land diameter of the via hole should be such that at least one land portion exists in at least a half area of the area A on the via hole side as in the multilayer printed wiring board of the first invention. It is more preferable that the length be such that at least one land portion penetrating the region A exists. Also, in the multilayer printed wiring board of the third aspect of the present invention, since the via holes are formed so as to have a stack via structure, it is preferable that the shape of the lower via hole is a field via shape.
  • a via hole having a stack via structure is formed immediately above the through hole, and in order to obtain a multilayer printed wiring board having more excellent connection reliability, the through hole is formed.
  • a lid covering layer is formed. This is because the covering layer has a flat surface and is suitable for forming a via hole.
  • a resin filler layer is formed in the through hole. This is because filling the through holes with a resin filler is suitable for forming the cover plating layer.
  • via holes having a stacked via structure are formed immediately above all through holes, and other via holes are not stacked directly on the via holes.
  • a conductor circuit is formed on a substrate in the same manner as in the step (1) of the first method for producing a multilayer printed wiring board of the present invention.
  • the multilayer printed wiring board of the third aspect of the present invention has a through hole for connecting between the substrate and a conductor circuit sandwiching the interlayer resin insulating layer. Unlike the method of making the boards, this step does not require the formation of through holes.
  • the multilayer printed wiring board according to the third aspect of the present invention does not exclude connection between the conductor circuits sandwiching only the substrate with through holes.
  • a through-hole for electrically connecting the circuits may be formed.
  • a roughened surface is formed on the surface of the conductor circuit by using the same method as the step (2) of the method for manufacturing a multilayer printed wiring board of the first invention. It may be formed.
  • thermosetting resin or a resin composite An uncured resin layer or a resin layer made of a thermoplastic resin is formed, and an opening for a via hole is formed to form a resin insulating layer between the eyebrows.
  • a through hole penetrating the interlayer resin insulating layer and the substrate is formed.
  • the through holes can be formed by drilling or laser processing. Can be.
  • the roughened surface is formed to enhance the adhesion between the resin layer between the eyebrows and the thin-film conductor layer to be formed in a later step, and a sufficient space is provided between the interlayer resin insulation layer and the thin-film conductor layer. If there is adhesiveness, it is not necessary to form.
  • the acid and oxidizing agent may be the same as those used in the step (5) of the method for producing a multilayer printed wiring board according to the first aspect of the present invention.
  • a thin film conductor layer is formed on the surface of the interlayer resin insulating layer having the via hole opening and the inner wall surface of the through hole.
  • the thin film conductor layer is formed by the same method as the method used in the step (6) of the method for manufacturing a multilayer printed wiring board of the first invention, that is, a method such as electroless plating, sputtering, or vapor deposition. It can be formed using.
  • a thin-film conductor layer also in the through hole, form a through hole, and then fill the through hole with a resin filler, and then cover the resin filler on the through hole. It is desirable to form a sticky layer.
  • the formation of the cover layer is suitable for forming a via hole having a stacked via structure directly thereabove.
  • the through holes formed through this process not only connect the conductor circuits sandwiching the board and the interlayer resin insulating layer, but also form the two-layer conductor circuits and the two holes formed on both sides of the board.
  • a connection may be made between a total of four layers of conductor circuits.
  • a plating resist is formed on a part of the thin film conductor layer using a dry film, and thereafter, the thin film conductor layer is subjected to electrolytic plating as a plating lead, and the plating resist is not formed. An electrolytic plating layer is formed in the part.
  • an electrolytic plating layer may be formed also on the thin-film conductor layer formed on the wall surface of the through-hole to increase the thickness of the throughhorn.
  • the plating resist is peeled off, and the thin film conductor layer made of metal existing under the plating resist is removed by etching. Conductor circuit.
  • the same etching solution as the etching solution used in the step (8) of the method for producing a multilayer printed wiring board according to the first aspect of the present invention can be used.
  • the conductor circuits formed here the conductor circuits sandwiching the substrate and the interlayer resin insulation layer are connected by through holes.
  • the conductor circuit may be formed by using the following method.
  • an etching resist is formed on a part of the electrolytic plating layer using a dry film.
  • An independent conductor circuit may be formed by removing the plating layer and the thin-film conductor layer by etching, and removing the etching resist.
  • the resin filler is filled in the through-hole, and then, the lid covering layer is formed on the through-hole (including the resin filler layer). desirable.
  • cover covering layer can be formed through the following processes (a)-(c), for example.
  • a thin film conductor layer is formed by using an electroless plating process, sputtering, or the like.
  • electroless plating a catalyst is applied in advance to the surface to be plated.
  • a plating resist is formed in a portion other than on the through hole (including the resin filler layer), and electrolytic plating is performed using the thin film conductor layer as a plating lead.
  • steps (a) to (c), from the application of the catalyst to the removal of the thin film conductor layer are as follows: It can be carried out by using the same method as (6) to (8) of the multilayer printed wiring board of the first present invention.
  • the lid-coated layer may be composed of a single layer, similarly to the multilayer printed wiring board of the second aspect of the present invention.
  • the above steps (2) to (6) are repeated one or more times to produce a substrate having the uppermost conductive circuit formed on the interlayer resin insulating layer.
  • the number of times the above steps (2) to (6) are repeated may be appropriately selected according to the design of the multilayer printed wiring board.
  • a plating resist when forming a plating resist, a plating resist is formed so that a via hole can be formed immediately above a through hole. Further, a plating resist is formed so that a via hole having a desired land diameter can be formed. That is, if a via hole having a large land diameter is to be formed in this layer, the width of the plating resist non-formed portion may be increased.
  • the via hole has a field via structure.
  • the via hole opening may be filled with electrolytic plating to form a field via structure.
  • a via hole having a recess on the upper surface is formed once, and then the recess is filled with a conductive paste to form a field via structure.
  • a via structure may be used.
  • the depression is filled with a resin filler or the like, and a lid-coating layer is formed thereon to form a via hole having a flat upper surface.
  • step (11) Using the same method as in step (11), a solder resist layer is formed, and solder bumps, BGA, PGA, etc. are formed to form a multilayer printed wiring board.
  • a printed wiring board according to a fourth aspect of the present invention is a printed wiring board comprising: a conductive circuit; A multilayer printed wiring board which is sequentially laminated, and in which conductor circuits sandwiching the interlayer resin insulation layer are connected via a via hole,
  • the via holes having different levels are formed so as to have a stacked via structure.
  • At least one of the via holes having different levels is characterized in that its land is formed so as to expand into a conductor circuit non-forming region formed around the via hole having the stacked via structure.
  • the area where the conductor circuit is not formed is reinforced by the land of the enlarged via hole, or the area where the conductor circuit is not formed is the land of the via hole and the via hole.
  • a via hole is formed so as to be buried with.
  • via holes having different levels are formed to have a stack via structure.
  • the wiring distance is shortened, so that the signal transmission time can be shortened and the degree of freedom in designing the conductor circuit is improved.
  • the high density wiring makes it easier to respond.
  • at least one of the via holes having different levels may have a land so as to reinforce a conductive circuit non-formed area formed around the via hole having the stacked via structure, or It is formed so as to fill the non-conductive circuit forming area.
  • the via hole plays a role as a reinforcing material for the land and the interlayer resin insulating layer, and the mechanical strength of the interlayer resin insulating layer is improved.
  • the interlayer resin near the via hole is improved. Cracks are less likely to occur in the insulating layer.
  • a multilayer printed wiring board according to a fourth aspect of the present invention will be described with reference to the drawings.
  • Examples of the embodiment of the multilayer printed wiring board of the fourth invention include, for example, those shown in partial cross-sectional views in FIGS. 1 to 3 referred to when describing the multilayer printed wiring board of the first invention. And the like. Therefore, here, the fourth multilayer printed wiring board of the present invention will be described with reference to FIGS.
  • at least one of the via holes having different hierarchies has its land expanded to a conductive circuit non-formed area formed around the via hole of the stacked via structure. Is formed.
  • each of the via holes ⁇ in each of the layers has a circular shape in plan view and is formed so as to be concentric.
  • the land of the lowermost via hole 1073 is enlarged so as to be larger than the land of the outermost via hole 1071. Is also good. Also in this case, the via holes of each layer are formed so that the shape when viewed in plan is circular and concentric.
  • each via hole of each layer has a circular shape when viewed in plan, but its center is at a different position, that is, the center of the outer edge of the via hole in the inner layer and the center of the outer edge of the via hole in the lowermost layer.
  • the center of the outer edge of the via hole of the inner layer and the center of the outer edge of the via hole of the lowermost layer when the via hole is viewed in a plan view may be located at a position other than the position opposite to the center of the outer edge of the via hole of the outermost layer.
  • the region below the conductor circuit non-formed portion between the outermost via hole and the conductor circuit adjacent thereto is formed.
  • the via hole and its land portion serve as a reinforcing material for the interlayer resin insulation layer, so that the mechanical strength in the A region is improved, cracks are generated, and the conductor circuit or via hole and the interlayer resin interlayer are interposed. Peeling can be prevented.
  • 101 is a substrate
  • 114 is a solder resist layer
  • 1 1 1
  • the shape of the via hole is not limited to the shapes shown in FIGS. 1 to 3 and is not shown.
  • the land of the inner via hole 1072 and the via hole 107 of the lowermost layer are formed.
  • the land may be formed so as to be larger than the land of the outermost via hole.
  • the land diameter of the fire hole in each layer may be different from each other.
  • the planar shape of the via hole in each layer is circular, but the planar shape of the via hole is not limited to this.
  • an elliptical shape or a rectangular shape is used. It may be a shape or the like.
  • the number of layers of the via hole having the stacked via structure is not particularly limited as long as it is two or more, and three layers as in the illustrated multilayer printed wiring board. Or two or four or more layers.
  • a part of the land of the via hole formed in an enlarged manner has a width of 1 Z of the width of the conductive circuit non-forming region when the conductive circuit non-forming region formed around the via hole of the stacked via structure is viewed in a plan view. Desirably, it exists in two or more regions, and more preferably, it exists in all of the above-mentioned conductor circuit non-forming regions.
  • the conductor circuit non-formation region is more reliably reinforced, or the conductor circuit non-formation region is formed with a via hole and This is because the land can be reliably filled.
  • the configuration of the other parts of the multilayer printed wiring board shown in FIGS. 1 to 3 is the same as that of the multilayer printed wiring board of the first present invention, the description thereof will be omitted. .
  • the multilayer printed wiring board according to the fourth aspect of the present invention not all via holes of different levels are formed so as to have a stacked via structure, and there is a via hole where other via holes are not stacked. May be present.
  • a method for manufacturing the multilayer printed wiring board according to the fourth aspect of the present invention will be described.
  • at least one of the via holes having different levels has a land whose conductive land is formed around the via hole of the stacked via structure.
  • the configuration is different from that of the first multilayer printed wiring board of the present invention in that it is formed in an enlarged manner in the formation region.
  • the multilayer printed wiring board according to the fourth aspect of the present invention is different from the multilayer printed wiring board according to the first aspect of the present invention except that at least one of the via holes of different levels is formed in an area where no conductor circuit is formed. It can be manufactured by a method similar to the method of manufacturing a wiring board.
  • the plating resist is formed.
  • the size of the non-formed portion of the plating resist is increased, it can be manufactured by the same method as the method of manufacturing the multilayer printed wiring board of the first present invention.
  • the roughness of the roughened surface or roughened layer formed is 0.1 to 5111. It is desirable that '
  • a multilayer printed wiring board is a multilayer printed wiring board, wherein a conductor circuit and an interlayer resin insulation layer are sequentially laminated on a substrate, and the conductor circuits sandwiching the interlayer resin insulation layer are connected via via holes.
  • a via hole having a stacked via structure is formed directly above the through hole
  • At least one of the via holes having the stacked via structure has a land formed by a conductor circuit formed around the via hole of the stacked via structure. It is characterized in that it is formed so as to be enlarged in the non-formation region.
  • the multilayer printed wiring board according to the fifth aspect of the present invention is different from the multilayer printed wiring board according to the fourth aspect of the present invention in that a via hole having a stack via structure is formed immediately above the through hole. Make a difference.
  • Examples of the fifth embodiment of the multilayer printed wiring board of the present invention include, for example, an embodiment as shown in a partial cross-sectional view in FIG. 4 referred to when describing the multilayer printed wiring board of the second present invention. Is mentioned. Therefore, here, the fifth multilayer printed wiring board of the present invention will be described with reference to FIG.
  • At least one of the via holes having a stacked via structure has a land extending to a conductive circuit non-formed region formed around the via hole having the stacked via structure. It is formed. That is, the via hole is formed such that the conductive circuit non-formation region is reinforced by the enlarged via hole land, or the conductor circuit non-formation region is filled with the via hole and the via hole land.
  • the land of the via hole 1072 of the inner layer is enlarged and formed so as to be larger than the land of the via hole 1071 of the outermost layer.
  • the land portion of the via hole 1072a exists, or the land portion of the via hole in the lowermost layer is enlarged so as to be larger than the land of the via hole in the outermost layer.
  • the lands of the inner-layer via holes and the lands of the outer-layer via holes are enlarged so that they are larger than the lands of the outer-layer via holes at different portions of the A region. I just need.
  • the region A is a region where no conductive circuit is formed only by the interlayer resin insulation layer formed around the via hole having the stacked via structure.
  • the meaning of the region A is the second multilayer printed wiring board of the present invention. This is the same as the A region in.
  • the land of the inner via hole and the land of the lowermost via hole are both enlarged and formed so as to be larger than the land of the outermost via hole. There may be.
  • the via hole and its land serve as a reinforcing material for the interlayer resin insulating layer, similarly to the multilayer printed wiring board of the fourth aspect of the present invention.
  • the mechanical strength of the layer is improved, and cracks are less likely to occur particularly in the interlayer resin insulating layer near the via hole.
  • the land portion of the via hole exists in a part of the region below the conductor circuit non-formed portion (region A in Fig. 4) between the outermost via hole and the conductor circuit adjacent thereto. This is because this portion functions as a reinforcing material for the interlayer resin insulating layer.
  • the number of via holes having a stacked via structure is not particularly limited as long as it is two or more, and three layers as in the illustrated multilayer printed wiring board. Or two or four or more layers.
  • a part of the land of the via hole formed in an enlarged manner is a plan view of a conductive circuit non-formation region formed around the via hole of the stacked via structure. In such a case, it is preferable that the conductive film is present in a region that is / or more of the width of the conductive circuit non-forming region, and more preferable that the conductive circuit is present in the entire conductive circuit non-forming region.
  • via holes having a stacked via structure directly above all through holes it is not always necessary to form via holes having a stacked via structure directly above all through holes, and other via holes are not stacked directly above them.
  • the multilayer printed wiring board according to the fifth aspect of the present invention is different from the multilayer printed wiring board according to the fourth aspect in that a via hole having a stacked via structure is formed immediately above the through hole. Different configuration. Therefore, the multilayer printed wiring board of the fifth invention can be manufactured by the same method as the method of manufacturing the multilayer printed wiring board of the fourth invention, except that a via hole is formed immediately above the through hole. it can.
  • a through hole for connecting between conductor circuits sandwiching the substrate is formed, and if necessary, a resin filler layer is formed.
  • a lidding layer is formed on the through hole, and when forming a via hole opening in the resin layer formed on the substrate, the via hole is formed. Except that the opening is formed on the lid-covered layer, it can be manufactured by the same method as the method for manufacturing the multilayer printed wiring board of the fourth invention.
  • cover-coating layer can be formed by performing the same step as the cover-covering layer forming step in the second method for producing a multilayer printed wiring board of the present invention.
  • a multilayer printed wiring board according to a sixth aspect of the present invention will be described.
  • a multilayer printed wiring board wherein a conductor circuit and an eyebrow resin insulation layer are sequentially laminated on a substrate, and the conductor circuits sandwiching the interlayer resin insulation layer are connected via via holes. And a multilayer printed wiring board in which conductor circuits sandwiching an interlayer resin insulation layer are connected via through holes.
  • a via hole having a stacked via structure is formed directly above the through hole
  • At least one of the via holes having the stacked via structure is characterized in that its land is formed so as to be enlarged in a conductive circuit non-forming region formed around the via hole having the stacked via structure.
  • the sixth multilayer printed wiring board of the present invention is characterized in that a via hole having a stack via structure is formed immediately above a through hole connecting between a substrate and a conductor circuit sandwiching an interlayer resin insulating layer.
  • the configuration is different from the multilayer printed wiring board of the present invention.
  • FIG. 5 a partial cross-sectional view is shown in FIG. 5 referred to when describing the multilayer printed wiring board of the third present invention.
  • FIG. 5 a partial cross-sectional view is shown in FIG. 5 referred to when describing the multilayer printed wiring board of the third present invention.
  • FIG. 5 Such a form is exemplified. Therefore, here, the sixth multilayer printed wiring board of the present invention will be described with reference to FIG.
  • At least one of the via holes having the stacked via structure has a land formed around the via hole having the stacked via structure. It is formed to expand into the area. That is, the via hole is formed so that the conductive circuit non-formation region is reinforced by the enlarged via hole land, or the conductor circuit non-formation region is filled with the via hole and the via hole land.
  • the land of the inner via hole 1072 is enlarged so as to be larger than the land of the outermost via hole 1071. Then, there is a configuration in which the land portion 1072a of the via hole 1072 in the A region exists.
  • the multilayer printed wiring board 500 shown in FIG. 5 has two layers of via holes
  • the multilayer printed wiring board of the fifth aspect of the present invention has three or more layers of via holes formed in a stacked via structure.
  • the configuration in the case where the three-layered via holes are formed in the stacked via structure may be, for example, the same configuration as the multilayer printed wiring board of the fourth invention of the present invention. That is, the via hole land in the inner layer is enlarged so as to be larger than the land of the outermost via hole, and the via hole land portion is present in the region A, or the land of the lowermost via hole is formed in the outermost via hole.
  • the structure is enlarged so as to be larger than the land.
  • the land of the inner layer via hole and the land of the outermost via hole are each made larger than the land of the outermost via hole at a different part of the A region. Any configuration may be used as long as the configuration is enlarged.
  • the land of the via hole in the inner layer and the land of the via hole in the lowermost layer may both be enlarged so as to be larger than the land of the via hole in the outermost layer.
  • the region A is a region where no conductive circuit is formed only by the interlayer resin insulating layer formed around the via hole having the stacked via structure.
  • the meaning of the region A is the fifth multilayer printed wiring board of the present invention. This is the same as the A region in.
  • the via hole and the land serve as a reinforcing material for the interlayer resin insulating layer, similarly to the multilayer printed wiring board of the third aspect of the present invention.
  • the mechanical strength of the resin insulation layer is improved, and cracks are less likely to occur particularly in the interlayer resin insulation layer near the via hole. This is because the land portion of the via hole exists in a part of the region below the conductor circuit non-formed portion (the A region in FIG. 5) between the outermost via hole and the conductor circuit adjacent thereto. This is because this portion will serve as a reinforcing material for the interlayer resin insulating layer.
  • the number of via holes having a stacked via structure is not particularly limited as long as it is two or more, and the number of via holes is two as in the illustrated multilayer printed wiring board. Or three or more layers.
  • a part of the land of the via hole formed in an enlarged manner is a plan view of a conductive circuit non-formed area formed around the via hole of the stacked via structure.
  • the conductive film is present in a region that is / or more of the width of the conductive circuit non-forming region, and more preferable that the conductive circuit is present in the entire conductive circuit non-forming region.
  • via holes having a stacked via structure are formed immediately above all through holes, and other via holes are not stacked directly above them.
  • the multilayer printed wiring board according to the sixth aspect of the present invention is the multilayer printed wiring board according to the third aspect of the present invention, except that at least one of the via holes of different levels is formed by enlarging the land of the via hole in the conductive circuit non-formation area. It can be manufactured by a method similar to the method of manufacturing a wiring board. Specifically, in the step (7) of the method for manufacturing a multilayer printed wiring board according to the third aspect of the present invention, when forming a plating resist, a via hole can be formed immediately above a through hole.
  • the third book is formed except for increasing the size of the plating resist non-formed portion when forming the plating resist. It can be manufactured by the same method as the method for manufacturing the multilayer printed wiring board of the invention.
  • a conductor circuit and an interlayer resin insulation layer are sequentially laminated on a substrate, and the conductor circuits sandwiching the interlayer resin insulation layer are connected via via holes.
  • via holes having different levels are formed so as to have a stacked via structure.
  • the linear expansion coefficient of the outermost interlayer resin insulation layer is smaller than the linear expansion coefficient of the other interlayer resin insulation layers, or the linear expansion coefficient of the other interlayer resin insulation layers. It is the same as the above.
  • the linear expansion coefficient of the outermost interlayer resin insulation layer is smaller than the linear expansion coefficients of the other interlayer resin insulation layers. Therefore, in the uppermost via hole of the via hole formed in the stacked via structure, the stress generated due to the difference from the linear expansion coefficient of the interlayer resin insulating layer is small, and cracks occur in the outermost interlayer resin insulating layer. Hard to do.
  • the seventh multilayer printed wiring board of the present invention via holes having different levels are formed so as to have a stacked via structure. Therefore, as described above, the wiring distance of the conductor circuit is shortened, and the signal transmission time can be shortened, so that it is possible to cope with an increase in the speed of the multilayer printed wiring board and to improve the degree of freedom in the design of the conductor circuit. Therefore, it is possible to cope with high-density wiring.
  • the outermost interlayer resin insulating layer And the other interlayer resin insulation layer may be the same. In this case, it is difficult to generate all interlayer resin insulation layers including the outermost interlayer resin insulation layer.
  • a conductor circuit and an interlayer resin insulation layer are sequentially laminated on a substrate, and the conductor circuits sandwiching the interlayer resin insulation layer are connected via via holes.
  • a solder resist layer is formed on the outermost layer.
  • the substrate examples include an insulating substrate such as a glass epoxy substrate, a polyimide substrate, a bismaleimidazine substrate, and a fluororesin substrate.
  • an insulating substrate such as a glass epoxy substrate, a polyimide substrate, a bismaleimidazine substrate, and a fluororesin substrate.
  • the conductor circuit is made of, for example, Cu, Ni, P, Pd, Co, W, an alloy thereof, or the like, and is formed by plating or the like. A specific method for forming the conductor circuit will be described later.
  • the substrate may be provided with through holes for connecting conductor circuits laminated on both surfaces thereof, and it is desirable that a resin filler layer be formed in the through holes.
  • a via hole having a stack via structure described later may be formed immediately above the through hole.
  • a resin filler layer is formed in the through hole, and the through hole is formed. It is desirable that a cover layer is formed on the hole. The reason for this is that the formation of the lidding layer improves the connection reliability between the via hole and the through hole.
  • the interlayer resin insulation layer is made of, for example, a thermosetting resin, a photosensitive resin, a thermoplastic resin, a resin composite of a thermosetting resin and a thermoplastic resin, a resin composite of a thermosetting resin and a photosensitive resin. And the like.
  • thermosetting resin examples include an epoxy resin, a phenol resin, a polyimide resin, a polyesternole resin, a bismaleimide resin, a polyolefin-based luster, a polyphenylene ether resin, and the like.
  • epoxy resin examples include cresol nopolak epoxy resin, bisphenol A epoxy resin, bisphenol F epoxy resin, phenol nopolak epoxy resin, alkylphenol nopolak epoxy resin, biphenol F epoxy resin, and naphthalene.
  • Epoxy resin, dicyclopentadiene epoxy resin, phenols and aromatic aldehydes having phenolic hydroxyl groups examples include an epoxidized product of a condensate with a hydride, triglycidyl isocyanurate, an alicyclic epoxy resin, and the like. These may be used alone or in combination of two or more. Thereby, it becomes excellent in heat resistance and the like.
  • polystyrene-based resin examples include polyethylene, polystyrene, polypropylene, polyisobutylene, polybutadiene, polyisoprene, cycloolefin-based resins, and copolymers of these resins.
  • Examples of the photosensitive resin include an acrylic resin.
  • thermosetting resin obtained by imparting photosensitivity to the above-mentioned thermosetting resin can also be used as the photosensitive resin.
  • specific examples include, for example, those obtained by reacting a thermosetting group (for example, an epoxy group in an epoxy resin) of a thermosetting resin with methacrylic acid / acrylic acid to give an acrylic group.
  • thermoplastic resin examples include phenoxy resin, polyethersulfone, and polysulfone.
  • thermosetting resin and the thermoplastic resin examples include those containing the above-mentioned thermosetting resin and the above-mentioned thermoplastic resin. Among them, those containing epoxy resin and / or phenol resin as the thermosetting resin and those containing phenoxy resin and Z or polyethersulfone (PES) as the thermoplastic resin are desirable.
  • thermoplastic resin examples include those containing the above-described photosensitive resin and the above-described thermoplastic resin.
  • a resin composition for forming a roughened surface is also included.
  • the above-mentioned roughened surface forming resin yarn include, for example, an uncured heat-resistant resin matrix which is hardly soluble in a roughening solution comprising at least one selected from acids, alkalis and oxidizing agents.
  • examples thereof include those in which a substance that is soluble in a roughening liquid composed of at least one selected from an acid, an alkali, and an oxidizing agent is dispersed.
  • the above roughening solution is used for the interlayer resin insulation layer.
  • those capable of maintaining the shape of the roughened surface are preferable, and examples thereof include a thermosetting resin, a thermoplastic resin, and a composite thereof.
  • the photosensitivity may be indicated. This is because when forming the via hole opening, the opening can be formed by exposure and development processing.
  • thermosetting resin examples include an epoxy resin, a phenol resin, a polyimide resin, a polyolefin resin, and a fluororesin.
  • a resin obtained by imparting photosensitivity to these thermosetting resins that is, a resin obtained by subjecting a thermosetting group to a (meth) acryloleich reaction using methacrylic acid, acrylic acid, or the like may be used.
  • a (meth) acrylate of an epoxy resin is desirable, and an epoxy resin having two or more epoxy groups in one molecule is more desirable.
  • thermoplastic resin examples include phenoxy resin, polyethersulfone, polysnolephone, polyphenylene / lefon, polyphenylene / refide, polyphenylether, polyetherimide, and the like. These may be used alone or in combination of two or more.
  • soluble substance examples include inorganic particles, resin particles, metal particles, rubber particles, liquid phase resin, liquid phase rubber, and the like. These may be used alone or
  • Two or more kinds may be used in combination.
  • the inorganic particles include aluminum compounds such as alumina and aluminum hydroxide; calcium compounds such as calcium carbonate and calcium hydroxide; carbon dioxide rim compounds such as lime; magnesia, dolomite, basic magnesium carbonate, and the like. Magnesium compounds such as talc; and silicon compounds such as silica and zeolite. These may be used alone or in combination of two or more.
  • the alumina particles can be dissolved and removed with hydrofluoric acid, and the calcium carbonate can be dissolved and removed with hydrochloric acid.
  • sodium-containing silica and dolomite can be dissolved and removed with an aqueous alkali solution.
  • the resin particles include those made of a thermosetting resin, a thermoplastic resin, and the like.
  • a roughening solution comprising at least one selected from an acid, an alkali, and an oxidizing agent
  • the heat resistance There is no particular limitation as long as the dissolution rate is faster than the resin matrix.
  • amino resin melamine resin, urine Resin, guanamine resin, etc.
  • epoxy resin phenol resin, phenoxy resin, polyimide resin, polyphenylene resin, polyolefin resin, fluorine resin, bismaleimide-triazine resin and the like.
  • Two or more kinds may be used in combination.
  • the resin particles It is necessary that the resin particles have been previously cured. If not cured, the resin particles will dissolve in the solvent that dissolves the resin matrix, resulting in uniform mixing, and it will not be possible to selectively dissolve and remove only the resin particles with an acid or oxidizing agent. is there.
  • metal particles examples include gold, silver, copper, tin, zinc, stainless steel, aluminum, nickel, iron, and lead. These may be used alone,
  • Two or more kinds may be used in combination.
  • the metal particles may have a surface layer coated with a resin or the like in order to ensure insulation.
  • thermosetting resin When a resin composition containing a thermosetting resin is used as such a resin composition, it is desirable to use one having a glass transition temperature of 180 ° C. or lower.
  • the linear expansion coefficient of the outermost interlayer resin insulating layer is smaller than the linear expansion coefficient of the other interlayer resin insulating layer, or the linear expansion coefficient of the other interlayer resin insulating layer. Same as the expansion coefficient.
  • the linear expansion coefficient of the outermost interlayer resin insulation layer and the linear expansion coefficient of the other interlayer resin insulation layers have the above-described relationship. Is selected so that the resin composition can be formed.
  • via holes having different levels are formed to have a stack via structure.
  • the signal transmission time can be shortened, so that it is easy to cope with an increase in the speed of a multilayer printed wiring board.
  • the degree of freedom in designing a conductive circuit is high, it is easy to cope with high-density wiring.
  • the via holes formed in the stacked via structure it is desirable that at least one of the via holes has a land diameter different from that of the other via holes.
  • the via hole having a large land diameter acts as a reinforcing material for the interlayer resin insulating layer, the mechanical strength of the interlayer resin insulating layer is improved, and the interlayer resin insulating layer near the via hole is used. This is because cracks are less likely to occur.
  • the shape of the via hole of the multilayer printed wiring board is desirably a field via shape. This is because a field via-shaped via hole has a flat upper surface and is suitable for forming a via hole having a stacked via structure.
  • the via hole is made of, for example, Cu, Ni, P, Pd, Co, W, an alloy thereof, or the like, similarly to the conductor circuit, and is formed by plating or the like. A specific method of forming a via hole will be described later in detail.
  • not all the via holes of different levels have a stacked via structure, and even if there is a via hole in which other via holes are not stacked. Good.
  • a conductor circuit is formed on a substrate using the above-described resin substrate or a copper-clad laminate having copper foils attached to both surfaces thereof as a starting material.
  • an etching resist corresponding to the conductor circuit pattern is formed on the conductor layer, and thereafter, It may be formed by performing etching.
  • a copper-clad laminate may be used as a substrate on which a solid conductor layer is formed.
  • a through hole is formed to connect between conductor circuits formed on both sides of the substrate.
  • a through hole is formed in the substrate in advance, and an electroless plating process is also performed on the wall surface of the through hole to form a through hole that connects the conductor circuits sandwiching the substrate. .
  • the through hole After forming the through hole, it is desirable to fill the through hole with a resin filler. At this time, it is desirable to fill the resin-filled material also in the portion where the conductive circuit is not formed.
  • Examples of the resin filler include a resin composition containing an epoxy resin, a curing agent, and inorganic particles.
  • the wall surface of the through-hole or the side surface of the conductor circuit may be subjected to a roughening treatment in advance. This is because the adhesion between the resin filler and the through-holes is improved.
  • the lid plating layer can be formed, for example, through the following steps (a) to (c).
  • the surface of the substrate including the exposed surface of the resin filler layer is subjected to an electroless plating treatment—sputtering.
  • the thin film conductor layer is formed by using the method described above.
  • a catalyst is applied to the surface to be covered in advance.
  • a plating resist is formed on portions other than the through holes (including the resin filler layer), and electrolytic plating is performed using the thin film conductor layer as a plating lead.
  • a lid-covering layer consisting of two layers, a thin-film conductor layer and an electrolytic plating layer, can be formed.
  • the steps (a) to (c), from the application of the catalyst to the removal of the thin-film conductor layer, are performed using the same method as the method used in the steps (6) to (8) described later. Can be done.
  • the resist is applied to a portion other than on the through hole. Then, an electroless plating process and a removal of the plating resist may be performed.
  • Roughening methods include, for example, blackening (oxidation), mono-reduction treatment, etching treatment using a mixed solution containing an organic acid and a cupric complex, and plating of a Cu_Ni—P needle-like alloy. Processing or the like can be used.
  • the roughening treatment performed in this step is performed in order to ensure the adhesion between the interlayer resin insulating layer formed through the subsequent steps, and when the adhesion between the conductor circuit and the interlayer resin insulating layer is high, This step may not be performed.
  • the uncured resin layer may be formed by applying uncured resin with a roll coater, a curtain coater, or the like, or may be formed by hot-pressing an uncured (semi-cured) resin film. Good. Further, a resin film in which a metal layer such as a copper foil is formed on one surface of an uncured resin film may be attached.
  • the resin layer made of a thermoplastic resin is desirably formed by thermocompression bonding a resin molded body formed into a film.
  • thermosetting resin or a resin composite containing the thermosetting resin as the material the hardening treatment is performed on the uncured resin layer, A via hole opening is formed to form an interlayer resin insulation layer.
  • the opening for the via hole is formed by laser processing.
  • the laser treatment may be performed before the curing treatment or may be performed after the curing treatment.
  • an opening for a via hole may be provided by performing exposure and development treatments. In this case, the exposure and the development are performed before the curing.
  • a via hole opening may be formed in the resin layer made of the thermoplastic resin by laser processing to form an interlayer resin insulating layer.
  • the laser used include a carbon dioxide gas laser, an excimer laser, a UV laser, and a YAG laser. These may be properly used in consideration of the shape of the hole for the hole to be formed.
  • a large number of via hole openings can be formed at once by irradiating a laser beam with a hologram type excimer laser through a mask.
  • the thickness of the interlayer resin insulation layer is not particularly limited, but is usually preferably 5 to 50 / xm.
  • the diameter of the via hole opening is not particularly limited, but is usually preferably 40 to 200 m.
  • a through-hole penetrating the interlayer resin insulating layer and the board is formed in this step.
  • the through holes can be formed by using drilling, laser processing, or the like.
  • a roughened surface is formed on the surface of the resin layer between the eyebrows including the inner wall of the opening for the via hole using an acid or an oxidizing agent as necessary.
  • the roughened surface is formed in order to increase the adhesion between the interlayer resin insulating layer and the thin film conductor layer formed thereon, and is provided between the interlayer resin insulating layer and the thin film conductor layer. If there is adhesiveness, it is not necessary to form.
  • a roughened surface may be formed on the wall surface.
  • the acid include sulfuric acid, nitric acid, hydrochloric acid, phosphoric acid, and formic acid.
  • the oxidizing agent include chromic acid, chromic sulfuric acid, and permanganates such as sodium permanganate.
  • the layer is formed using an aqueous solution such as an alkali or a neutralizing solution. It is desirable to neutralize the surface of the interlayer resin insulation layer. This is because acids and oxidizing agents can be prevented from affecting the next step.
  • the formation of the roughened surface may be performed using a plasma treatment or the like.
  • a thin film conductor layer is formed on the surface of the interlayer resin insulating layer provided with the via hole opening.
  • the thin film conductor layer can be formed by a method such as electroless plating, sputtering, or vapor deposition. If no roughened surface is formed on the surface of the interlayer resin insulating layer, it is preferable that the thin film conductor layer is formed by sputtering.
  • a catalyst is applied to the surface to be covered in advance. Examples of the catalyst include palladium chloride.
  • the thickness of the thin-film conductor layer is not particularly limited. However, when the thin-film conductor layer is formed by electroless plating, the thickness is preferably 0.6 to 1.2 ⁇ . 1 to 1.0 m is desirable.
  • a thin-film conductor layer is also formed in the through-hole to form a through-hole.
  • a resin filler layer in the through-hole, and then a lid-covering layer may be formed on the through-hole.
  • the through-holes formed in this manner connect not only the conductor circuits sandwiching the board and the interlayer resin insulating layer, but also form the two-layer conductor circuits and the two formed on both sides of the board.
  • the connection between the conductor circuit of the four layers and the conductor circuit of the layer may be made.
  • a plating resist is formed on a part of the thin film conductor layer using a dry film, and thereafter, the thin film conductor layer is subjected to electrolytic plating as a plating lead, and the plating resist is not formed. An electrolytic plating layer is formed in the part.
  • a plating resist is formed so that a via hole having a desired land diameter can be formed. That is, if a via hole having a large land diameter is formed in this layer, the width of the plating resist non-formed portion may be increased.
  • the via hole opening is filled with electrolytic plating, and the shape of the via hole formed through a later step is a field via shape. This is because a via hole having a field via shape is suitable for a stacked via structure.
  • the depression may be filled with a conductive paste to flatten the upper surface.
  • the depression may be filled with a resin filler or the like, and a lid plating layer may be formed thereon to flatten the upper surface.
  • an electrolytic plating treatment may be performed using an electrolytic plating liquid having the following composition.
  • the electroplating treatment may be performed using an electroplating solution containing 1 to 100 mg / additive.
  • the electrolytic plating solution having such a composition can fill the via hole opening regardless of the diameter of the via hole opening, the material and thickness of the resin insulating layer, the presence or absence of the roughened surface of the interlayer resin insulating layer, and the like. .
  • the electrolytic plating solution contains copper ions at a high concentration, the copper ions are sufficiently supplied to the via hole openings, and the plating speed for the via hole openings is 40 to 100. Plating can be performed in / x mZ time, which leads to faster electroplating process.
  • the electrolytic plating solution is 100 to 250 g Z1 copper sulfate, 50 to 150 g1 sulfuric acid, 30 to 70 mg / l chloride ion, and at least It is desirable that the composition contains an additive of 1 to 60 Omg Zl consisting of a belling agent and a brightener.
  • the additive only needs to be at least composed of a leveling agent and a brightener, and may contain other components.
  • a leveling agent include polyethylene, gelatin, and derivatives thereof.
  • the brightener include sulfur oxide and its related compounds, hydrogen sulfide and its related compounds, and other sulfur compounds.
  • the amount of the leveling agent is preferably 1 to 1000 mgZl, and the amount of the brightener is 0.1 to: L O OmgZl.
  • the ratio between the two is preferably 2: 1 to L0: 1.
  • the plating resist is peeled off, and the thin film conductor layer existing under the plating resist is removed by etching, thereby forming an independent conductor circuit.
  • the etchant include aqueous solutions of persulfates such as aqueous solutions of sulfuric acid and hydrogen peroxide, ammonium persulfate, ferric chloride, cupric chloride, and hydrochloric acid. Further, a mixed solution containing a cupric complex and an organic acid may be used as an etching solution.
  • a conductor circuit may be formed by using the following method instead of the method described in the above (7) and (8).
  • an etching resist is formed on a part of the electrolytic plating layer using a dry film.
  • An independent conductor circuit may be formed by removing the plating layer and the thin-film conductor layer by etching, and removing the etching resist.
  • steps (3) to (8) are repeated once or twice or more to produce a substrate having the uppermost conductive circuit formed on the interlayer resin insulating layer.
  • the number of times the above steps (3) to (8) are repeated may be appropriately selected according to the design of the multilayer printed wiring board.
  • a via hole is formed immediately above the via hole so that the via hole has a stacked via structure. Also, in the above steps (7) and (8), when a through hole is formed through the substrate and the interlayer resin insulating layer, a via hole having a stacked via structure may be formed on the through hole. .
  • the material of the interlayer resin insulating layer is selected in consideration of the linear expansion coefficient of the other interlayer resin insulating layer.
  • the outermost interlayer resin insulating layer and the other interlayer resin insulating layer may be made of the same material.
  • solder resist layer having a plurality of openings for forming solder bumps is formed on the substrate including the uppermost conductive circuit.
  • solder resist composition is applied by a roll coater or curtain coater, or the solder resist composition formed into a film is pressed, the solder is applied by laser treatment or exposure development treatment. An opening for forming a bump is formed, and, if necessary, a curing process is performed to form a solder resist layer.
  • the solder resist layer can be formed using, for example, a solder resist composition containing a polyphenylene ether resin, a polyolefin resin, a fluorine resin, a thermoplastic elastomer, an epoxy resin, a polyimide resin, or the like.
  • solder resist compositions other than the above include, for example, (meth) atalylate of nopolak type epoxy resin, imidazole curing agent, difunctional 'functional (meth) acrylate monomer, molecular weight of 500 to 5
  • the solder resist composition may contain an elastomer or an inorganic filler.
  • solder resist composition A commercially available solder resist composition may be used as the solder resist composition.
  • the laser used for forming the solder bump forming opening is as described above. And the like as the laser used when forming the via hole opening described above.
  • solder pad is formed, if necessary, on the surface of the conductor circuit exposed at the bottom surface of the solder bump forming opening.
  • the solder pad can be formed by coating the surface of the conductor circuit with a corrosion-resistant metal such as nickel, nodium, gold, silver, and platinum.
  • the metal be formed of a metal such as nickel-gold, nickel-silver, nickel-palladium, nickel-palladium-gold, and the like. '
  • the solder pad can be formed by, for example, a method such as plating, vapor deposition, and electrodeposition. Among these, plating is preferable because of excellent uniformity of the coating layer.
  • solder paste is filled in the openings for forming the solder bumps and subjected to reblow treatment, or after the solder paste is filled, conductive pins are attached and further reflow treatment is performed.
  • BGA All Grid Array
  • PGA Peripheral Component Interconnect
  • a plasma treatment with oxygen, carbon tetrachloride, or the like may be performed as needed in order to perform a character printing process for forming product recognition characters or the like or to modify a solder resist layer.
  • a plasma treatment with oxygen, carbon tetrachloride, or the like may be performed as needed in order to perform a character printing process for forming product recognition characters or the like or to modify a solder resist layer.
  • a conductor circuit and an interlayer resin insulation layer are sequentially laminated on a substrate, and the conductor circuits sandwiching the interlayer resin insulation layer are connected via via holes.
  • via holes having different levels are formed so as to have a stacked via structure.
  • At least the outermost interlayer resin insulation layer has a linear expansion coefficient of 1 OO PpmZ ° C or less.
  • the coefficient of linear expansion of the resin insulation layer is as low as 100 pp mZ ° C or less. Therefore, in the via hole formed at the uppermost stage of the via hole formed in the stacked via structure, the stress generated due to the difference from the linear expansion coefficient of the interlayer resin insulating layer is small, and cracks occur in the outermost interlayer resin insulating layer. Hateful.
  • the multilayer printed wiring board according to the eighth aspect of the present invention is also formed such that the via holes of different levels have a stacked via structure. Therefore, as described above, the wiring distance of the conductor circuit is shortened, and the signal transmission time can be shortened, so that it is possible to cope with an increase in the speed of the multilayer printed wiring board, and at the same time, the degree of freedom in the design of the conductor circuit is improved. Therefore, it is possible to cope with high-density wiring.
  • the multilayer printed wiring board of the eighth aspect of the present invention has a linear expansion coefficient of 100 ppm of the outermost interlayer resin insulating layer, as compared with the multilayer printed wiring board of the seventh aspect of the present invention.
  • the overall structure and the like are the same as those of the multilayer printed wiring board of the seventh aspect of the present invention, except that they are C or less. Therefore, here, only the outermost interlayer resin insulating layer of the multilayer printed wiring board will be described in detail, and description of the other components and the entire structure will be omitted.
  • the material of the outermost interlayer resin insulation layer is not particularly limited as long as it can form an interlayer resin insulation layer having a linear expansion coefficient in the above range. From the same resin composition used when forming the interlayer resin insulation layer of the wiring board, it is possible to appropriately select and use a resin thread having a coefficient of linear expansion of 100 pp mZ ° C or less. it can.
  • a mixed composition containing a cresol nopolak type epoxy resin, a photosensitive monomer, and the like and a mixed composition containing polyether sulfone (PES), resin particles (Polymer Pole, manufactured by Sanyo Chemical Co., Ltd.), and the like
  • PES polyether sulfone
  • resin particles Polymer Pole, manufactured by Sanyo Chemical Co., Ltd.
  • Resin composition obtained by mixing a mixture with a mixed composition containing other additives such as a curing agent.
  • the linear expansion coefficient is desirably 30 to 90 ppmZ ° C. If the coefficient of linear expansion is less than 30 pp mZ ° C, the rigidity is high. For example, when a roughened surface is formed on the surface, the unevenness of the roughened surface may not be maintained. This is because if the content is in the above range, it is excellent in crack resistance and also excellent in shape retention of the roughened surface. In the multilayer printed wiring board according to the eighth aspect of the present invention, it is preferable that the linear expansion coefficient of the interlayer resin insulating layers other than the outermost layer is 100 ppmZ ° C or less.
  • an eighth multilayer printed wiring board of the present invention having such an interlayer resin insulating layer is formed by using a resin composition capable of forming an interlayer resin insulating layer having a linear expansion coefficient as described above. It can be manufactured by the same method as the method of manufacturing a multilayer printed wiring board according to the seventh aspect of the present invention except that an outer interlayer resin insulating layer is formed.
  • a conductor circuit and an interlayer resin insulation layer are sequentially laminated on a substrate, and the conductor circuits sandwiching the interlayer resin insulation layer are connected via via holes.
  • via holes having different levels are formed so as to have a stacked via structure.
  • At least the outermost interlayer resin insulation layer among the interlayer resin insulation layers contains particles and a rubber component, and has a coefficient of linear expansion of 100 ppm / ° C or less. .
  • the linear expansion coefficient of at least the outermost interlayer resin insulating layer is as low as 100 ppm / ° C or less, the uppermost step of the via hole formed in the stacked via structure In the via hole, the stress generated due to the difference from the linear expansion coefficient of the interlayer resin insulating layer is small, and the outermost interlayer resin insulating layer is less likely to crack.
  • the interlayer resin insulation layer of the multilayer printed wiring board is excellent in shape retention due to the compounding of particles, and the rubber component is compounded. Even when stress acts on the interlayer resin insulating layer, the stress can be absorbed or reduced.
  • the multilayer printed wiring board is also formed such that the via holes of different hierarchies have a stacked via structure. Therefore, as described above, the conductor circuit arrangement Shorter line distances and shorter signal transmission time enable high-speed multi-layer printed wiring boards, while improving the degree of freedom in designing conductor circuits enables high-density wiring. can do.
  • the multilayer printed wiring board according to the ninth aspect of the present invention is different from the multilayer printed wiring board according to the seventh aspect of the invention in that particles and a rubber component are blended in the outermost interlayer resin insulation layer, and that the coefficient of linear expansion is However, only the difference is that it is 100 ppm / ° C. or less, and the overall structure is the same as that of the multilayer printed wiring board according to the seventh aspect of the present invention. Therefore, here, only the outermost interlayer resin insulating layer of the multilayer printed wiring board will be described in detail, and description of the other components and the entire structure will be omitted.
  • the material of the outermost interlayer resin insulation layer is not particularly limited as long as particles and a rubber component are compounded and the linear expansion coefficient can form an interlayer resin insulation layer having the above range.
  • particles and a rubber component are mixed with the same resin composition used for forming the interlayer resin insulating layer of the multilayer printed wiring board according to the seventh aspect of the present invention, and the coefficient of linear expansion is 100 pp.
  • a resin composition having a temperature of mZ ° C or lower can be appropriately selected and used.
  • the particles blended in the interlayer resin insulation layer are desirably at least one of inorganic particles, resin particles and metal particles.
  • the inorganic particles include aluminum compounds such as alumina and aluminum hydroxide; calcium compounds such as calcium carbonate and calcium hydroxide; potassium compounds such as carbonated lime; magnesia, dolomite, basic magnesium carbonate, and talc. And the like; and compounds composed of silicon compounds such as silica and zeolite. These may be used alone or in combination of two or more.
  • the resin particles include, for example, amino resin (melamine resin, urea resin, guanamine resin, etc.), epoxy resin, phenol resin, phenoxy resin, polyimide resin, polyphenylene resin, polyolefin resin, fluorine resin, bismaleimide monotriazine And the like. These may be used alone or in combination of two or more.
  • metal particles examples include particles made of gold, silver, copper, tin, zinc, stainless steel, aluminum, nickel, iron, lead, and the like. These are used alone Or two or more of them may be used in combination.
  • the metal particles may have a surface layer coated with a resin or the like in order to ensure insulation.
  • the roughened surface forming resin composition contains particles.
  • the particles need not be further blended.
  • the rubber component blended in the interlayer resin insulating layer include, for example, Atari mouth nitrile-butadiene rubber, polychloroprene rubber, polyisoprene rubber, acrylic rubber, polysulfur-based rigid rubber, fluorine rubber, urethane rubber, Examples include silicone rubber and ABS resin.
  • polybutadiene rubber various modified polybutadiene rubbers such as epoxy-modified, urethane-modified, (meth) atali-nitrile-modified, and (meth) acrylonitrile-butadiene rubber containing a carboxyl group can be used.
  • the material of the interlayer resin insulating layer containing such particles and rubber components include, for example, bisphenol A type epoxy resin, cresol novolak type epoxy resin, and resin component including phenol nopolak resin. And a resin composition containing a polybutadiene rubber, silica particles, and the like.
  • the amounts of the particles and the rubber component are not particularly limited, but are preferably 1 to 25% by weight of the particles and 5 to 20% by weight of the rubber component after the formation of the interlayer resin insulating layer. Within this range, while having the above characteristics, the thermal expansion coefficient is matched with the substrate and the solder resist layer, and the stress due to curing shrinkage when forming the interlayer resin insulating layer is relaxed. Because it is suitable for. More preferred amount is, the particles 3 to 8 weight 0/0, the rubber component is 7 to 8 wt 0/0.
  • the linear expansion coefficient of the outermost interlayer resin insulating layer is 30 to 90 ppm / ° C, as in the eighth aspect of the present invention. .
  • the linear expansion coefficient of the interlayer resin insulating layers other than the outermost layer is also 100 pp! ! ! It is desirable that the following is true. This is because stress is less likely to be generated between the interlayer resin insulation layer and the via hole. Further, in the multilayer printed wiring board, it is desirable that particles and a rubber component are also compounded in the resin layer between the eyebrows other than the outermost layer. This is because the above-described effects can be obtained also in interlayer resin insulating layers other than the outermost layer.
  • the multilayer printed wiring board according to the ninth aspect of the present invention having such an interlayer resin insulating layer is formed by forming an interlayer resin insulating layer containing particles and a rubber component and having a linear expansion coefficient in the above-described range. It can be manufactured by the same method as the method for manufacturing a multilayer printed wiring board according to the seventh aspect of the present invention, except that the outermost interlayer insulating layer is formed using a resin composition that can be used.
  • not all of the via holes of different layers have a stacked via structure, and there are via holes in which other via holes are not stacked. May be.
  • a conductor circuit and an interlayer resin insulation layer are sequentially laminated on a substrate, and the conductor circuits sandwiching the interlayer resin insulation layer are connected via via holes.
  • At least one via hole is stacked off-center on another via hole, and the remaining via holes are stacked on other via holes such that their centers substantially overlap. This is the feature.
  • the multilayer printed wiring board according to the tenth aspect of the present invention since at least one of via holes having different levels is stacked in other via holes with their centers shifted, linear expansion between the via holes and the interlayer resin insulating layer is performed.
  • the stress generated due to the difference in the coefficients can be dispersed, and large stress does not concentrate on a part of the stacked via holes, especially on the uppermost via hole. Cracks are less likely to occur in the interlayer resin insulation layer, resulting in a highly reliable multilayer printed wiring board.
  • via holes other than via holes that are stacked with their centers shifted are stacked on other via holes such that their centers substantially overlap with each other. Since the wiring distance is shortened, the signal transmission time can be shortened, and the degree of freedom in the design of the conductor circuit is improved, so that it is easier to cope with high-density wiring.
  • FIGS. 32 and 33 are partial cross-sectional views schematically showing a part of one embodiment of the multilayer printed wiring board according to the present invention, in which (a) is shown in (b) and the force S (a) is shown.
  • FIG. 4 is a perspective view schematically showing only via holes of the multilayer printed wiring board.
  • a conductor circuit 205 and an interlayer resin insulation layer 202 are sequentially laminated on a substrate 201, and the interlayer resin insulation layer
  • the conductor circuits 205 through 0 2 are connected via via holes, respectively.
  • a solder resist layer 214 having solder bumps 217 is formed on the outermost layer.
  • the via holes 207 & to 207 (1 is the uppermost via hole (the fourth via hole) 207d) are formed by stacking the via holes.
  • the via hole (third-stage via hole) is stacked with its center shifted from the center, and the via hole in the inner layer (the first to third-stage solder bumps) is located at the center of each other. In this way, by displacing the center of the upper via hole with the center of the lower via hole and stacking, it is possible to suppress the concentration of large stress on a part of the stacked via holes. can do.
  • the shape of the via hole 207 (207 a to 207 d) is a field via shape.
  • Field via-shaped via holes are suitable for stacking via holes because their top surfaces are flat.
  • the via holes 300 a to 300 d formed by stacking are arranged in the uppermost via hole (the fourth via hole).
  • Via hole) 3 0 7 d and lower via hole (3rd stage via hole) 307c is stacked so that its center almost overlaps, and the lower via hole (second via hole) 307b is stacked with its center shifted, and the inner layer via hole (The first and second tier via holes)
  • the layers may be stacked such that the centers of the 307a and 307b are substantially overlapped. Even in the multilayer printed wiring board 800 having such a configuration, the effect of suppressing the concentration of stress described above can be obtained.
  • the shape of the stacked via holes is not limited to the shape described above, and when the via holes are stacked in four stages, for example, 2 to 4
  • the via holes in the tiers are stacked so that their center forces S are almost overlapped.They may be stacked off-center on the via holes in the first tier, or each of the via holes in the second to fourth tiers may be stacked with the lower via hole. They may be stacked off-center.
  • the number of via holes to be stacked is not particularly limited, and may be two, three, or five or more.
  • the via holes stacked with their centers shifted from each other are located at the outer edge of the non-land portion of the lower via hole (indicated by, in FIG. 32) and the upper via hole. It is desirable that the via holes are stacked so that they do not overlap with the bottom surface (indicated in Figure 32).
  • the stress generated in each via hole is a part of the stacked via hole (for example, If the outer edge of the non-land portion of the lower via hole and the bottom surface of the upper via hole are stacked so that they do not overlap, stress may be applied to each via hole.
  • the stress is hardly concentrated on a part of the stacked via holes, and the inconvenience caused by the stress concentration is less likely to occur.
  • the diameter of the portion is about 40 to 200 ⁇ m, it is preferably 5 to 70 Zm.
  • a conductor circuit and an interlayer resin insulation layer are sequentially laminated on a substrate, and the conductor circuits sandwiching the interlayer resin insulation layer are connected via via holes.
  • a solder resist layer is formed on the outermost layer.
  • the material of the substrate and the conductor circuit include the same material as the substrate of the multilayer printed wiring board and the material of the conductor circuit according to the seventh aspect of the present invention.
  • a through hole having the same configuration as that of the multilayer printed wiring board of the seventh embodiment of the present invention may be formed to connect between conductor circuits sandwiching the substrate. .
  • a through hole may be formed to penetrate the substrate and the interlayer resin insulating layer. By forming such a through hole, it is possible to electrically connect conductor circuits sandwiching the substrate and the interlayer resin insulating layer.
  • interlayer resin insulating layer examples include those similar to the interlayer resin insulating layer of the multilayer printed wiring board according to the seventh aspect of the present invention.
  • at least the outermost interlayer resin insulation layer desirably has a linear expansion coefficient of 100 ppm / ° C or less. More preferably, the coefficient of linear expansion of the resin insulating layer is 100 ppm / ° C or less.
  • the coefficient of linear expansion of the interlayer resin insulating layer When the coefficient of linear expansion of the interlayer resin insulating layer is small as described above, stress due to the difference in the coefficient of linear expansion between the interlayer resin insulating layer and the via hole, the substrate, or the conductive circuit is unlikely to occur. It is difficult to cause peeling between the insulating layer and the via hole and cracks in the interlayer resin insulating layer. Therefore, the multilayer printed wiring board on which the interlayer resin insulating layer having the linear expansion coefficient in the above range is formed has higher reliability.
  • the linear expansion coefficient of the interlayer resin insulating layer is more preferably 30 to 90 ppm / ° C.
  • the coefficient of linear expansion is less than 30 pp mZ ° C, the rigidity is high.For example, when a roughened surface is formed on the surface, the roughness of the roughened surface cannot be maintained. On the other hand, if it is in the above range, it is excellent in crack resistance and also excellent in shape retention of the roughened surface.
  • particles and a rubber component are blended in the interlayer resin insulating layer.
  • the shape retention of the interlayer resin insulation layer is further improved.
  • the rubber component is blended, the elasticity and rebound resilience of the rubber component cause a stress on the interlayer resin insulation layer. When this acts, the stress can be absorbed or reduced.
  • the particles are preferably at least one of inorganic particles, resin particles and metal particles.
  • the inorganic particles include: alumina, hydroxide; aluminum compounds such as aluminum; calcium compounds such as calcium carbonate and calcium hydroxide; carbon dioxide compounds such as lime; magnesia, dolomite, and basic carbonate. Magnesium compounds such as magnesium and talc; and silicon compounds such as silica and zeolite. These may be used alone or in combination of two or more.
  • the resin particles include, for example, amino resin (melamine resin, urea resin, guanamine resin, etc.), epoxy resin, phenol resin, phenoxy resin, polyimide resin, polyfuylene resin, polyolefin resin, fluorine resin, bismaleimide -Triazine and the like. These may be used alone or in combination of two or more.
  • metal particles examples include particles made of gold, silver, copper, tin, zinc, stainless steel, aluminum, nickel, iron, lead, and the like. These may be used alone or in combination of two or more.
  • the metal particles may have a surface layer coated with a resin or the like in order to ensure insulation.
  • the rubber component examples include acrylonitrile-butadiene rubber, polychloroprene rubber, polyisoprene rubber, acrylic rubber, polysulfur-based rigid rubber, fluorine rubber, urethane rubber, silicone rubber, and ABS resin.
  • polyptadiene rubber epoxy-modified, urethane-modified, (meth) atari mouth
  • modified polyptadene rubbers such as nitrile-modified, and (meth) acrylonitrile 'butadiene rubber containing a carboxyl group can also be used.
  • the amount of the particles and the rubber component, in the amount of post-interlayer ⁇ insulating layer formation, the particles 1-2 5 weight 0/0, the rubber component is 5-2 0% by weight is desirable. This range is suitable for matching the coefficient of thermal expansion between the substrate and the solder resist layer, and for reducing the stress caused by curing shrinkage when forming the interlayer resin insulating layer. It is. More preferred amount is, the particles 3 to 8 weight 0/0, the rubber component is 7-1 8 wt%.
  • the via hole is made of, for example, Cu, Ni, Pd, Co, W, an alloy thereof, or the like, similarly to the conductor circuit, and is formed by plating or the like. A specific method of forming a via hole will be described later in detail.
  • the via holes it is desirable that at least one of the via holes has a land diameter different from that of the other via holes.
  • the via holes having a large land diameter serve as a reinforcing material for the interlayer resin insulating layer, and the mechanical strength of the interlayer resin insulating layer is improved, and the interlayer near the via hole is improved. This is because cracks are less likely to occur in the resin insulating layer.
  • the shape of the via hole of the multilayer printed wiring board is desirably a field via shape. This is because via holes having a field via shape have a flat upper surface and are suitable for stacking via holes.
  • not all via holes of different levels are stacked, and there may be a via hole in which other via holes are not stacked. .
  • the solder resist layer is formed using, for example, a solder resist composition containing a polyphenylene ether resin, a polyolefin resin, a fluororesin, a thermoplastic elastomer, an epoxy resin, a polyimide resin, and the like.
  • solder resist yarn other than those described above examples include, for example, (meth) atalylate of novolak type epoxy resin, imidazole curing agent, bifunctional (meth) acrylate monomer, and molecular weight of about 500 to 500 (Meth) acrylate Paste, a thermosetting resin made of bisphenol-type epoxy resin, a photosensitive monomer such as a polyhydric acrylic monomer, or a glycol ether-based solvent. It is desirable that the temperature be adjusted to 1 to 10 Pa ⁇ s at 25 ° C.
  • solder resist composition may contain an elastomer or an inorganic filler.
  • solder resist composition a commercially available solder resist composition can be used.
  • the multilayer printed wiring board according to the tenth aspect of the present invention of the stacked via holes, at least one via hole is stacked on another via hole with its center shifted, and the remaining via holes are transferred to other via holes by the center force.
  • S It can be manufactured by the same method as the method of manufacturing a multilayer printed wiring board according to the seventh aspect of the present invention except that the layers are stacked so as to substantially overlap each other.
  • the steps (3) to (8) of the method of manufacturing a multilayer printed wiring board of the seventh aspect of the present invention are performed.
  • a via hole is formed by repeating the process, at least once, a via hole whose center is shifted from the center of the lower via hole is formed in at least one repetition process. It can be manufactured by the same method as the above method.
  • a via hole may be formed directly above the hole.
  • the opening for the via hole is filled with electrolytic plating, and the via formed in the subsequent step is formed.
  • the shape of the via hole may be a field via shape.
  • a conductive circuit and an interlayer resin insulating layer are sequentially laminated on a substrate, and the conductive circuits sandwiching the interlayer resin insulating layer are connected via via holes.
  • the uppermost via hole is characterized in that a no portion is formed on the upper surface thereof.
  • the eleventh multilayer printed wiring board of the present invention via holes of different levels are stacked, and among the stacked via holes, the uppermost via hole has a recess formed on its upper surface, so that the upper surface is flat.
  • deformation is smaller than that of a field via-shaped via hole in which the inside is completely filled, and stress generated due to a difference in linear expansion coefficient between the via hole and the interlayer resin insulating layer is reduced. Therefore, in the multilayer printed wiring board of the eleventh aspect of the present invention, a large stress is not concentrated on the uppermost via hole, and a crack is generated in the interlayer resin insulating layer due to the concentration of the stress. Excellent reliability because it is unlikely to occur.
  • the wiring distance is shortened, so that the signal transmission time can be shortened, the degree of freedom in the design of the conductor circuit is improved, and it is easy to cope with high-density wiring.
  • FIG. 46 and FIG. 47 are partial cross-sectional views schematically showing a part of an embodiment of the multi-layer printed wiring board according to the present invention of the H-th "-".
  • the conductor circuit 405 and the interlayer resin insulation layer 402 are sequentially laminated on the substrate 401, and the interlayer resin insulation layer 0
  • Each of the conductor circuits 405 via 2 is connected via a via hole.
  • a solder resist layer 414 having a solder bump 417 is formed on the outermost layer.
  • the uppermost via hole (the fourth via hole) 407d has a concave portion on the upper surface. Is formed.
  • the uppermost via hole in which the concave portion is formed as described above relieves stress, so that a large stress does not concentrate on the uppermost via hole. Therefore, the above-mentioned inconvenience caused by the concentration of stress, that is, cracks are generated in the interlayer resin insulation layer near the uppermost via hole, and peeling or disconnection is caused in the conductor circuit around the interlayer resin insulation layer due to the crack. Or inconveniences that occur.
  • the depth of the recess formed on the upper surface of the uppermost via hole is not particularly limited, but is preferably 5 to 25 ⁇ .
  • the depth of the recess is less than 5 ⁇ m, the effect of relieving stress may not be sufficiently obtained.On the other hand, if the depth is more than 25 m, disconnection may occur in the via hole, and This is because peeling may occur with the interlayer resin insulating layer, which may lead to a decrease in reliability.
  • the via holes 407a to 407d are stacked such that the centers of the via holes substantially overlap.
  • the via holes of each layer are stacked so that the centers thereof are almost overlapped.
  • the wiring distance is shorter.
  • the signal transmission time can be reduced, and the degree of freedom in the design of the conductor circuit is improved.
  • the eleventh multilayer printed wiring board 100 of the present invention has the uppermost via hole 5 out of the stacked via holes 507 a to 507 d. 0 7d may be stacked in the lower via hole with its center shifted.
  • the via holes is stacked on another via hole with its center shifted, and the remaining via holes are stacked on the other via hole such that the center of the via hole substantially overlaps the other via hole.
  • the stress generated due to the difference in linear expansion coefficient between the via hole and the interlayer resin insulating layer can be dispersed, Since a large stress does not concentrate on a part of the stacked via holes, cracks are less likely to occur in the interlayer resin insulation layer due to the concentration of the stress.
  • the shape of the stacked via holes is such that only the uppermost via hole is in the lower via hole, as in a multilayer printed wiring board 100,000. It is not limited to a shape in which the via holes are stacked so that the centers are shifted from each other, and the via holes are stacked so that the centers are almost overlapped with each other.
  • the via holes of the first tier are stacked so that their centers are almost overlapped, the lower via holes (the second via holes) are stacked with their centers shifted, and the first and second via holes are further stacked. May be stacked so that their centers substantially overlap with each other.
  • the second to fourth via holes are stacked so that their centers are almost overlapped.They may be stacked off-center on the first via hole, or each of the second to fourth via holes may be located at the lower level. It may be stacked off center of the via hole.
  • the number of via holes to be stacked is not particularly limited, and may be two or three, or five or more.
  • the center of the via hole means the center of the non-land portion of the via hole when the via hole is viewed in plan.
  • the term "stacked so that the centers substantially overlap” means that the upper and lower via holes are stacked such that the centers of the via holes are exactly overlapped.
  • the water between the centers of the upper and lower via holes This also includes cases where the stacking distance is 5 ⁇ m or less. Therefore, in the tenth and eleventh multilayer printed wiring boards of the present invention, being stacked off-center means that the horizontal distance between the centers of the stacked via holes exceeds 5 ⁇ .
  • via holes are stacked means that the upper and lower via holes in the stacked upper and lower via holes (whether a land portion or a non-land portion) and the bottom surface of the upper via hole are stacked. Refers to the state of being electrically connected.
  • Baiahoru each other are overlapped seen product by shifting its center, the outer edge portion of the non land part of the lower Baiahoru (in FIG. 4 7 shows the Alpha 2)
  • FIG. 4 7 shows the Alpha 2
  • beta 2 shows a
  • the stress generated in each via hole is a part of the stacked via hole (for example, the upper via hole). If the outer edge of the non-land portion of the lower via hole and the bottom surface of the upper via hole are stacked so that they do not overlap, stress may be applied to each via hole. The stress is hardly concentrated on a part of the stacked via holes, and the inconvenience caused by the stress concentration is less likely to occur.
  • the diameter of the portion is about 40 to 200 jcz m, it is preferably 5 to 70 ⁇ .
  • a conductor circuit and an interlayer resin insulation layer are sequentially laminated on a substrate, and a via hole is formed between the conductor circuits sandwiching the interlayer resin insulation layer. And a solder resist layer is formed on the outermost layer.
  • the material of the substrate and the conductor circuit include the same material as the substrate of the multilayer printed wiring board and the material of the conductor circuit according to the seventh aspect of the present invention.
  • a through hole having the same configuration as that of the multilayer printed wiring board of the seventh aspect of the present invention is formed for connecting conductor circuits sandwiching the substrate. Is also good.
  • a through hole may be formed to penetrate the substrate and the interlayer resin insulating layer. By forming such a through hole, it is possible to electrically connect conductor circuits sandwiching the substrate and the interlayer resin insulating layer.
  • interlayer resin insulating layer examples include those similar to the interlayer resin insulating layer of the multilayer printed wiring board according to the seventh aspect of the present invention.
  • at least the outermost interlayer resin insulation layer desirably has a linear expansion coefficient of 1 OO pp mZ ° C or less.
  • the coefficient of linear expansion of the layer is 100 ppm. More preferably, it is C or less.
  • the multilayer printed wiring board on which the interlayer resin insulating layer having the linear expansion coefficient in the above range is formed has higher reliability.
  • the linear expansion coefficient of the interlayer resin insulating layer is more preferably 30 to 90 ppmZ ° C. If the coefficient of linear expansion is less than 30 ⁇ > pm / ° C, the rigidity is high.For example, when a roughened surface is formed on the surface, it may not be possible to maintain the unevenness of the roughened surface. On the other hand, if the content is in the above range, the crack resistance is excellent, and the shape retention of the roughened surface is also excellent.
  • particles and a rubber component are blended in the interlayer resin insulating layer.
  • the shape retention of the interlayer resin insulation layer is further improved
  • the flexibility and rebound resilience of the rubber component allow the stress to be absorbed or reduced when a stress acts on the resin layer between the eyebrows.
  • the particles are preferably at least one of inorganic particles, resin particles and metal particles.
  • the inorganic particles for example, those similar to the multilayer printed wiring board of the tenth invention can be used.
  • the via hole is made of, for example, Cu, Ni, P, Pd, Co, W, an alloy thereof, or the like, similarly to the conductor circuit, and is formed by plating or the like.
  • the uppermost via hole has a concave portion formed on the upper surface, but the shape of the other via hole is not particularly limited, and the concave portion is formed on the upper surface. It may be a formed shape or a field via shape.
  • the upper surface is flat, which is suitable for stacking the via holes.
  • the shape of the via hole other than the top row is a field via shape
  • the upper surface is flat, which is suitable for stacking the via holes.
  • the via holes it is desirable that at least one of the via holes has a land diameter different from that of the other via holes.
  • the via holes having a large land diameter serve as a reinforcing material for the interlayer resin insulating layer, and the mechanical strength of the interlayer resin insulating layer is improved, and the vicinity of the via hole is improved. This is because cracks are less likely to occur in the interlayer resin insulating layer.
  • the eleventh multilayer printed wiring board of the present invention not all via holes of different layers are stacked, but other via holes are stacked. There may be via holes that do not overlap.
  • An eleventh multilayer printed wiring board according to the present invention is the multilayer printed wiring board according to the seventh aspect of the present invention, except that a turn is formed on the upper surface of the uppermost via hole among the stacked via holes. It can be manufactured by the same method as described above.
  • step (7) of the method for manufacturing a multilayer printed wiring board according to the seventh aspect of the present invention by appropriately selecting the composition of the electroplating solution, an electrolytic solution having a concave portion on the upper surface thereof is obtained.
  • the electrolytic plating layer having a concave portion on the upper surface is formed.
  • it can be manufactured by the same method as the method of manufacturing the multilayer printed wiring board of the seventh aspect of the present invention.
  • an electrolytic copper plating liquid containing sulfuric acid, copper sulfate, and additives is used for the formation of the electrolytic plating layer.
  • an electrolytic copper plating liquid containing sulfuric acid, copper sulfate, and additives is used for the formation of the electrolytic plating layer. be able to.
  • the electrolytic copper plating solution containing an additive consisting of a specific leveling agent and a brightener is used among the above electrolytic copper plating solutions
  • the electrolytic copper plating solution having a flat upper surface is used.
  • an electrolytic copper plating solution containing an additive of ll OOO mg Zl an electrolytic copper plating layer with a flat top surface can be formed.
  • the via hole openings must be completely filled regardless of the via hole opening diameter, the material and thickness of the resin insulating layer, the presence or absence of the roughened surface of the interlayer resin insulating layer, etc. Can be.
  • the electrolytic copper plating solution contains a high concentration of copper ions, the copper ions are sufficiently supplied to the via hole openings, and the plating speed of the via hole openings is 40 to 1. Plating can be performed at 0 / z inZ time, which leads to speeding up of the electroplating process.
  • the electrolytic copper plating solution is composed of 100 to 250 g / 1 copper sulfate, 50 to 150 gZl sulfuric acid, 30 to 7 OmgZ1 chloride ion, and at least a leveling agent and a brightening agent. It is desirable that the composition contains an additive of 6060 OmgZ1.
  • the additive only needs to be at least composed of a leveling agent and a brightener, and may contain other components.
  • the leveling agent include polyethylene, gelatin, and derivatives thereof.
  • Examples of the brightener include sulfur oxide and its related compounds, hydrogen sulfide and its related compounds, and other sulfur compounds.
  • the amount of the leveling agent is preferably 1 to 1000 mg / l, and the amount of the brightening agent is preferably 0.1 to 100 mg / l. Further, the mixing ratio of the two is preferably 2: 1 to; L0: 1.
  • an electrolytic plating layer having a concave portion on its upper surface for example, a conventionally known electrolytic copper plating liquid, that is, 120 to 250 g / 1 sulfuric acid, 30 to 100 g / 1 sulfuric acid An electrolytic copper plating solution containing copper and various additives can be used.
  • an electrolytic plating layer having a concave portion on the upper surface may be once formed, and the concave portion may be filled with a conductive paste to form an electrolytic copper plating layer having a flat upper surface.
  • an electrolytic plating layer having a concave portion on the upper surface thereof, filling the concave portion with a resin filler or the like, further forming a lid-coating layer thereon, and flattening the upper surface.
  • An electrolytic copper plating layer may be formed.
  • a via hole may be formed directly above the hole.
  • Bisphenol A-type epoxy resin (Epoxy equivalent: 469, Yuka Shell Epoxy Epoxy Co. 100 1) 30 parts by weight, cresol nopolak type epoxy resin (Epoxy equivalent: 215, Dainippon Ink and Chemicals, Epiclone N-673) 4 0 parts by weight, phenol nopolak resin having a triazine structure (phenolic hydroxyl equivalent: 120, phenolic KA-7052 manufactured by Dai-Shon Ink Chemical Industry Co., Ltd.) 30 parts by weight: 20 parts by weight of ethyl diglycol acetate Solvent naphtha is dissolved by heating while stirring with 20 parts by weight, into which 15 parts by weight of terminal epoxidized polybutadiene rubber (Denalex R-45 EPT manufactured by Nagase Kasei Kogyo Co., Ltd.) and 2-phenyl-1,4-bis (hydroxymethyl 1.5 parts by weight of imidazole pulverized product, 2 parts by weight of fine pulverizing sily, and 0.5 part
  • Bisphenol / F type epoxy monomer (Made by Yuka Shell Co., molecular weight: 310, YL 983U) 100 parts by weight, silane coupling agent coated on the surface Average particle size is 1.6 m, maximum particle diameter is 1 5 mu m or less of S i O 2 spherical particles (ADTEC Co., CRS 1 10 1-CE) 72 parts by weight of leveling agent (San Nopco Co., Ltd. Perenol S 4) 1. take 5 parts by weight in a container, stirring By mixing, a resin filler having a viscosity of 25 ⁇ 1 ° C. and 30-80 Pas was prepared.
  • a curing agent As a curing agent, 6.5 parts by weight of imidazole curing agent (2E4MZ-CN, manufactured by Shikoku Chemicals Co., Ltd.) was used.
  • the starting material was a copper-clad laminate in which 18 ⁇ copper foil 8 was laminated on both sides of a substrate 1 made of resin (see Fig. 6 (a)).
  • the copper-clad laminate was drilled, subjected to electroless plating, and etched in a pattern to form a lower conductor circuit 4 and through holes 9 on both sides of the substrate 1 (FIG. 6). (See (b)).
  • the resin filler was pushed into the through holes using a squeegee, and then dried at 100 ° C. for 20 minutes.
  • a mask having an opening corresponding to the portion where the conductor circuit is not formed is placed on the substrate, and a squeegee is used to form a resin filler layer 10 'in the recessed portion where the conductor circuit is not formed. It was dried at 100 ° C for 20 minutes (see Fig. 6 (c)).
  • etching solution (Mec etch pond, manufactured by Mec Co.) consisting of 10 parts by weight of imidazole copper (II) complex, 7 parts by weight of glycolic acid, and 5 parts by weight of potassium chloride was used.
  • the substrate on which the via hole opening 6 is formed is immersed in a solution containing 60 gZl of permanganic acid at 80 ° C for 10 minutes to remove the epoxy resin particles present on the surface of the interlayer resin insulating layer 2.
  • a solution containing 60 gZl of permanganic acid at 80 ° C for 10 minutes to remove the epoxy resin particles present on the surface of the interlayer resin insulating layer 2.
  • a palladium catalyst manufactured by Atotech
  • the surface of the interlayer resin insulating layer 2 and the by-products are removed.
  • a catalyst nucleus was attached to the inner wall surface of the aperture 6 for the hole.
  • the plating resist 3 was peeled off in a 40 g / 1 NaOH aqueous solution at 50 ° C. Thereafter, the substrate is subjected to a heat treatment at 150 ° C. for 1 hour, and the thin film conductor layer present under the plating resist is removed using an etching solution containing an aqueous solution of sulfuric acid and hydrogen peroxide to form an independent conductor circuit.
  • a field via-shaped viahorn was formed (see Fig. 8 (a)).
  • the land diameter of the formed via hole is 35 ⁇ m.
  • an upper interlayer resin insulation layer 2 and a thin film conductor layer 12 are further formed, and then a plating resist 3 is formed on the thin film conductor layer 12.
  • the shape of the portion where no plating resist is formed for forming a via hole has a circular shape in plan view and a diameter of 150 ⁇ .
  • the substrate is washed with 50 ° C water and degreased, washed with 25 ° C water, and further washed with sulfuric acid, and then subjected to electrolytic plating under the following conditions, where plating resist 3 is not formed. Then, an electrolytic copper plating film 13 was formed (see FIGS. 9 (b) to 9 (c)).
  • the plating resist 3 was peeled off and the thin film conductor layer was etched to form an independent conductor circuit and a via hole.
  • the via hole formed in this step has a land diameter of 35 / zm and a concave upper surface.
  • the distance between the via hole formed in this step and the adjacent conductor circuit is 50 ⁇ (see Fig. 10 (a)).
  • the solder resist composition was coated in a thickness of 20 mu m, 20 min at 70, line dried at the conditions of 30 minutes at 70 After One, a photomask 5 mm thick on which a pattern is drawn in the solder pad exposed by UV solder one register in close contact with the coat layer 100 OrnjZ cm 2, and developed with DMTG soluble liquid, with a diameter of 80 Myuiotaita An opening was formed.
  • solder resist layer has openings for forming solder bumps and has a thickness of 20 ⁇ . Was formed.
  • the substrate on which the solder resist layer 14 was formed was immersed in an etching solution containing sodium persulfate as a main component for 1 minute, and the surface having an average roughness (Ra) of ⁇ or less was applied to the surface of the conductor circuit.
  • the surface (not shown) was formed.
  • electroless plating solution containing sodium hypophosphite (1.7 x 10-imo l / l) at 80 ° C for 7.5 min.
  • a plating layer 16 having a thickness of 0.03 ⁇ was formed on the plating layer 15 to form a solder pad.
  • solder paste was printed in the openings for forming the solder bumps by using a piston-type press-fit printing machine. After that, the solder paste was reflowed at 250 ° C and the flux was washed to obtain a multilayer printed wiring board with solder bumps (see Fig. 10 (b)).
  • a covering layer is formed on the through hole (including the resin filler layer) by the following method, and the covering is performed in the step (7).
  • a multilayer printed wiring board was manufactured in the same manner as in Example 1 except that a via hole opening was formed on the layer.
  • a resin filler layer is formed in the through-hole and in the area where the conductor circuit is not formed, and the surface of the conductor circuit (including the land portion of the through-horn) and the surface of the resin filler layer are flush with each other.
  • a palladium catalyst manufactured by Atotech
  • catalyst nuclei were attached to the surface of the conductor circuit and the surface of the resin filler layer.
  • the substrate was immersed in an aqueous electroless copper plating solution of the same type as the electroless #plating solution used in the step (10) of Example 1, and the thickness was 0.6 to 0.6
  • the thin film conductor layer of 3. was formed.
  • the substrate was washed with 50 ° C water and degreased, washed with 25 ° C water, further washed with sulfuric acid, and then electroplated with copper under the following conditions.
  • An electrolytic copper plating layer was formed.
  • the plating resist is peeled off in a 40 g / 1 NaOH aqueous solution at 50 ° C, and then the thin film conductor layer existing under the plating resist is removed using an etching solution containing a sulfuric acid / hydrogen peroxide aqueous solution. And a lid-coated layer.
  • Example 1 In the steps of (6) and (7) in Example 1, a multilayer printed wiring board was prepared in the same manner as in Example 1 except that an interlayer resin insulating layer having a via hole opening was formed by using the following method. Manufactured.
  • the photosensitive resin composition B (viscosity Degree: 1.5 P a ⁇ s) is applied using a roll coater within 24 hours after preparation, left in a horizontal state for 20 minutes, and then dried (pre-beta) at 60 ° C for 30 minutes.
  • the photosensitive resin composition A (viscosity: 7 Pa ⁇ s) is applied using a roll coater within 24 hours after preparation, and similarly left for 20 minutes in a horizontal state, and then left at 60 ° C for 30 minutes. Drying (pre-beta) was performed to form a two-layer semi-cured resin layer.
  • the photosensitive resin compositions A and B were prepared by the following method.
  • the photosensitive resin composition was obtained by mixing the mixed compositions prepared in (i), (ii) and (iiii).
  • a photosensitive resin composition was obtained by mixing the mixed compositions prepared in (i), (ii) and (iiii).
  • a through hole 39 having a diameter of 300 ⁇ m was formed in the substrate 21 on which the interlayer resin insulating layer 22 was formed by drilling.
  • the interlayer resin insulating layer 2 at a thickness 1. placing a mask in which through holes are formed of 2 mm, C0 2 gas laser having a wavelength of 1 0. 4 ⁇ ⁇ , beam diameter 4. Omm, top-hat mode, pulse width 8. O AJ seconds, mask through-hole diameter 1.0 mm, 1-short via hole opening 80 m in via-hole resin insulation layer 2 2 6 was formed (see Fig. 11 (d)).
  • the substrate on which the via hole opening 26 is formed is immersed in a solution containing 60 gZl of permanganic acid at 80 ° C for 10 minutes, and the walls of the through holes 39 are desmeared.
  • a roughened surface (not shown) was formed on the surface including the inner wall surface of the via hole opening 26.
  • a catalyst nucleus was attached to the wall of the through hole 39 (not shown). That is, the substrate palladium chloride (P d C l 2) and stannous chloride (S n C 1 2)
  • the catalyst was applied by immersion in a catalyst solution containing
  • the substrate is immersed in an electroless copper plating aqueous solution at 34 ° C for 40 minutes, and the surface of the interlayer resin insulating layer 22 (including the inner wall surface of the via hole opening 26) and the through-hole 39 A thin-film conductor layer 32 having a thickness of 0.6 to 3.0 m was formed on the wall surface (see FIG. 11 (e)).
  • the electroless copper plating aqueous solution the same aqueous solution as the electroless copper plating aqueous solution used in step (10) of Example 1 was used.
  • step (12) of Example 1 Electrolytic plating was performed under the conditions, and an electrolytic copper plating film 33 was formed in a portion where the plating resist 23 was not formed (see FIG. 12B).
  • the electroless plating film under the plating resist 23 is etched using an etching solution containing sulfuric acid and hydrogen peroxide to form a through hole 29. , And conductor circuit 25 (including via hole 27).
  • the substrate 30 having the through-holes 29 formed thereon is immersed in an etching solution, and a roughened surface (not shown) is formed on the surfaces of the through-holes 29 and the conductor circuits 25 (including the via holes 27).
  • the etching solution used was MEC etch bond manufactured by MEC.
  • a palladium catalyst (not shown) was applied to the surface of the eyebrow resin insulating layer 22 and the exposed surface of the resin filler layer 30 by performing the same treatment as in the above (6).
  • electroless plating was performed under the same conditions as in (7) above to form a thin-film conductor layer 32 on the exposed surface of the resin filler layer 30 and on the upper surface of the conductor circuit 25.
  • a plating resist 23 was provided on the thin-film conductor layer 32 (see FIG. 12 (d)). Subsequently, the substrate is washed with 50 ° C water and degreased, washed with 25 ° C water, and further washed with sulfuric acid, and then subjected to electrolytic plating under the following conditions to form no plating resist 23. An electrolytic copper plating film 33 was formed on the part (see Fig. 13 (a)).
  • the plating resist 33 is stripped and removed with 5% KOH, and then the electroless plating film under the resist 33 is dissolved and removed by etching with a mixed solution of sulfuric acid and hydrogen peroxide. Then, a cover-coated layer 31 was formed (see FIG. 13 (b)).
  • the shape of the portion where no plating resist for forming a via hole is formed has a circular shape in plan view and a diameter of 250 ⁇ .
  • the formed via hole has a land diameter of 85 zm and a field via shape.
  • the portion of the plating resist non-formed portion for forming the via hole has a circular shape in plan view and a diameter of 150 m.
  • the formed via hole has a land diameter of 35 ⁇ , and its shape has a depression on the upper surface.
  • the distance between the via hole formed here and the adjacent conductor circuit is 50 / zm.
  • the steps (3) to (11) are repeated twice.
  • the portion of the plating resist non-formed portion for forming the via hole was formed in a shape having a circular shape in plan view and a diameter of 150 ⁇ .
  • a multilayer printed wiring board was manufactured in the same manner as in 4.
  • the land diameter of the via hole in the lowermost layer is 85 ⁇
  • the land diameter of the via hole between the inner layer and the outermost layer is 35 ⁇ m (Fig. 18 ( a) See).
  • a plating resist non-formed portion for forming a via hole is formed by:
  • the shape in plan view is a circle with a diameter of 200 m and the maximum land diameter of the via hole is 85 ⁇ .
  • the part where the plating resist is not formed to form the via hole is replaced with a flat surface.
  • the visual shape is a circle with a diameter of 200 m, the maximum land diameter of the via hole is 85 / m, and the direction having the maximum land diameter is opposite to the direction having the maximum land diameter formed in the first repetition process.
  • a multilayer printed wiring board was manufactured in the same manner as in Example 4 except that the multilayer printed wiring board was formed in such a shape.
  • the via hole land diameter between the lowermost layer and the inner layer of the via hole formed in the stacked via structure has a maximum land diameter of 85 ⁇ , a minimum land diameter of 35 ⁇ , and a direction having the maximum land diameter. Then, a multilayer printed wiring board (see Fig. 18 (b)) was obtained in which the lower via hole and the inner via hole were opposite to each other.
  • a multilayer printed wiring board was manufactured in the same manner as in Example 2 except that all land diameters of via holes having a stacked via structure were 35 ⁇ m.
  • a multilayer printed wiring board was manufactured in the same manner as in Example 4 except that the land diameter of all via holes having a stacked via structure was 35 ⁇ m.
  • the multilayer printed wiring boards obtained in Examples 1 to 6 and Comparative Examples 1 and 2 a cross-sectional shape observation of a via hole having a stacked via structure before and after a heat cycle test, and a conduction test were performed.
  • the multilayer printed wiring board After manufacturing the multilayer printed wiring board, before and after the heat cycle test, the multilayer printed wiring board is cut so as to pass through a via hole having a stacked via structure, and the cross section of the multilayer printed wiring board is subjected to an optical microscope having a magnification of 100 to 400 times. And observed.
  • a mixed composition was prepared by stirring and mixing.
  • PES Polyethersulfone 12 parts by weight, epoxy resin particles (manufactured by Sanyo Chemical Co., polymer pole) with an average particle size of 1.0 zm 7.2 parts by weight with an average particle size of 0. 3.09 parts by weight of 5111 was placed in another container and mixed with stirring. After that, 30 parts by weight of NMP was further added and stirred and mixed with a bead mill to prepare another mixed composition.
  • the photosensitive resin composition A was obtained by mixing the mixed compositions prepared in (i), (ii) and (iii).
  • cresol Pollack type epoxy resin made by Nippon Kayaku Co., molecular weight: 250 0
  • the photosensitive resin composition B was obtained by mixing the mixed compositions prepared in (i), (ii) and (iiii).
  • Bisphenol F-type epoxy monomer (Yuika Shell Co., Ltd., molecular weight: 310, YL 983U) 100 parts by weight, coated with a silane coupling agent on the surface
  • the average particle size is 1.6 m
  • the maximum particle diameter is 1 72 parts by weight of SiO 2 spherical particles of 5 Xm or less (Adtech, CRS 1101-CE) and 1.5 parts by weight of a leveling agent (Sernopco Perenol S4) in a container, and stirred and mixed
  • a resin filler having a viscosity of 30 to 80 Pa ⁇ s at 25 ⁇ 1 ° C. was prepared.
  • a curing agent As a curing agent, 6.5 parts by weight of an imidazole curing agent (2E4MZ-CN, manufactured by Shikoku Chemicals Co., Ltd.) was used.
  • Starting material is a copper-clad laminate in which a copper foil 48 of 18 / zm is laminated on both sides of a substrate 41 made of 0.8 mm thick glass epoxy resin or BT (bismaleimide triazine) resin.
  • a substrate 41 made of 0.8 mm thick glass epoxy resin or BT (bismaleimide triazine) resin.
  • the copper-clad laminate was drilled, subjected to electroless plating, and etched in a pattern to form a lower conductor circuit 44 and a through hole 49 on both sides of the substrate 41 (FIG. 20). (See (b)).
  • the resin filler was pushed into the through holes using a squeegee, and then dried at 100 ° C. for 20 minutes.
  • a mask having an opening corresponding to the portion where the conductor circuit is not formed is placed on the substrate, and a squeegee is used to form a resin filler layer 50 'in the recessed portion where the conductor circuit is not formed, It was dried at 100 ° C for 20 minutes (see Fig. 20 (c)).
  • etching solution used was an etching solution (Mecjet Bond, manufactured by Mec Co.) consisting of 10 parts by weight of imidazole copper (II) complex, 7 parts by weight of glycolic acid, and 5 parts by weight of potassium chloride.
  • a photomask film on which a black circle having a diameter of 80 ⁇ is printed is brought into close contact with both surfaces of the substrate on which the semi-cured resin layers 42 a and 42 b are formed, and is then brought into 50 OmJ with an ultra-high pressure mercury lamp. After exposure at an intensity of / cm 2 , spray development was carried out with a DMDG solution. Thereafter, the substrate is further exposed to light at an intensity of 300 OmJ / cm 2 by an ultra-high pressure mercury lamp, and subjected to a heat treatment at 100 ° C for 1 hour, at 120 ° C for 1 hour, and at 150 at 3 hours. A two-layer interlayer resin insulating layer 42 having via hole openings 46 with a diameter of 80 ⁇ and excellent in dimensional accuracy equivalent to a photomask film was formed (see FIG. 21A).
  • the coefficient of linear expansion of the resin layer between eyebrows 42 formed in this step is 70 ppm / ° C.
  • the substrate on which the via hole opening 46 is formed is immersed in a solution containing 60 g / l of permanganic acid at 80 ° C. for 10 minutes, and the epoxy resin existing on the surface of the interlayer resin insulating layer 42 is removed. By dissolving and removing the particles, the surface of the interlayer resin insulating layer 42 including the inner wall of the via hole opening 46 was roughened (not shown).
  • the surface of the interlayer resin insulating layer 42 and the openings 46 for the via holes are formed.
  • a catalyst nucleus was attached to the wall.
  • the plating resist 43 was peeled off in an aqueous solution of 40 1 NaOH at 50 ° C. Thereafter, the substrate is subjected to a heat treatment at 150 ° C. for 1 hour, and the thin film conductor layer existing under the plating resist is removed using an etching solution containing an aqueous solution of sulfuric acid and hydrogen peroxide. A via hole 47 having a field via shape was formed (see FIG. 22 (a)).
  • the above solder resist composition is applied to both sides of the multilayer wiring board at a thickness of 20 ⁇ m, and dried at 70 ° C. for 20 minutes and at 70 for 30 minutes.
  • solder resist layer is further cured by heating at 80 ° C for 1 hour, at 100 ° C for 1 hour, at 120 ° C for 1 hour, and at 150 ° C for 3 hours.
  • the substrate on which the solder resist layer 54 is formed is immersed in an etching solution containing sodium persulfate as a main component for 1 minute, and the surface having an average roughness (Ra) of ⁇ or less is formed on the surface of the conductor circuit.
  • the surface (not shown) was formed.
  • solder paste was printed in the openings for forming the solder bumps using a piston-type press-fit printing machine. After that, the solder paste was reflowed at 250 ° C and the flux was washed to obtain a multilayer printed wiring board with solder bumps (see Fig. 24 (b)).
  • Bisphenol A type epoxy resin (epoxy equivalent 469, oiled shell epoxy Epicote 1001) 30 parts by weight, Cresol novolak type epoxy resin (epoxy equivalent: 215, Epiclone N-673 from Dainippon Ink & Chemicals, Inc.) 40 parts by weight, phenol nopolak resin containing triazine structure (phenolic hydroxyl equivalent) 120, phenolic KA-7052, manufactured by Dainippon Ink and Chemicals, Inc.
  • a resin film b for an interlayer resin insulating layer was prepared in the same manner as in A above, except that the addition amount of the terminal epoxidized polybutadiene rubber was changed to 12 parts by weight and the addition amount of the finely pulverized silicide force was changed to 4 parts by weight.
  • a resin filler was prepared in the same manner as in Example 7.
  • a starting material is a copper-clad laminate in which 18 ⁇ copper foil 68 is laminated on both sides of an insulating substrate 61 made of 0.8 mm thick glass epoxy resin or BT resin. See Figure 25 (a)).
  • the copper-clad laminate was etched into a lower-layer conductor circuit pattern, thereby forming lower-layer conductor circuits 64 on both sides of the substrate (see FIG. 25 (b)).
  • a through-hole 79 having a diameter of 300 ⁇ m was formed on the substrate 61 on which the interlayer resin insulating layer 62 was formed, by dorinore processing.
  • a mask having a through-hole having a thickness of 1.2 mm is placed on the resin layer between the eyebrows 62, and a beam diameter of 4 mm is applied to the C0 2 gas laser having a wavelength of 10.4 ⁇ .
  • Omm, Top Hat Mode, No. A hole diameter of 80 ⁇ m was formed in the interlayer resin insulation layer 62 under the conditions of a nozzle width of 8.0 // sec, a mask through-hole diameter of 1. Omm, and one shot (Fig. 25 (d)).
  • the substrate on which the via hole opening 66 is formed is immersed in a solution containing 60 gZl of permanganic acid at 80 ° C for 10 minutes, and the wall surface of the through hole 79 is desmeared.
  • a roughened surface (not shown) was formed on the surface including the inner wall surface of the via hole opening 66 by dissolving and removing the epoxy resin particles present on the surface of the interlayer resin insulating layer 62.
  • the surface of the interlayer resin insulating layer 62 (including the inner wall surface of the via hole opening 66) is formed. ), And a catalyst nucleus was attached to the wall of the through hole 79 (not shown). That is, the substrate was immersed in a catalyst solution containing palladium chloride (P d C l 2) and stannous chloride (S n C l 2), was applied to the catalyst by precipitating the palladium metal.
  • P d C l 2 palladium chloride
  • S n C l 2 stannous chloride
  • the substrate is immersed in an electroless copper plating aqueous solution at 34 ° C. for 40 minutes, and the surface of the interlayer resin insulating layer 62 (including the inner wall surface of the via hole opening 66), and A thin-film conductor layer 72 with a thickness of 0.6 to 3.0 ⁇ m was formed on the wall of the through hole 79 (Fig. 25).
  • the aqueous solution for electroless copper plating was prepared as described in Example 10 (10). The same aqueous solution as the electroless copper plating aqueous solution used in the above step was used.
  • step (12) of Example 7 Electrolytic plating was performed under the conditions described above, and an electrolytic copper plating film 73 was formed on the portion where the plating resist 63 was not formed (see FIG. 26 (b)).
  • the electroless plating film under the plating resist 63 is etched using an etching solution containing sulfuric acid and hydrogen peroxide to form a through hole. 69 and conductor circuit 65 (including via hole 67).
  • the substrate 70 on which the through holes 69 and the like are formed is immersed in an etching solution, and a roughened surface (not shown) is formed on the surfaces of the through holes 69 and the conductor circuits 65 (including the via holes 67).
  • the etching solution used was MEC etch bond manufactured by MEC.
  • the surface portion of the resin filler layer formed in the through-hole and the portion where the conductive circuit is not formed and the surface of the conductive circuit 65 are flattened.
  • a resin filler layer 70 whose surface is flush with the surface of the conductor circuit 65 was formed (see FIG. 26 (c)).
  • a plating resist 63 was provided on the thin-film conductor layer 72 (see FIG. 26 (d)). Subsequently, the substrate is rinsed with water at 50 ° C to degrease it, rinsed with water at 25 ° C, and further rinsed with sulfuric acid, and then subjected to electrolytic plating under the following conditions to form no plating resist 63. An electrolytic copper plating film 73 was formed on the part (see Fig. 27 (a)).
  • a roughened surface (not shown) was formed on the surface of the lid covering layer 71 using an etching solution (MEC etch bond).
  • the resin film a for the interlayer resin insulating layer prepared in A of Example 8 was used instead of the resin film a for the interlayer resin insulating layer, which was prepared in Example B.
  • a multilayer printed wiring board was manufactured in the same manner as in Example 8, except that the resin film b for an interlayer resin insulating layer was used.
  • the linear expansion coefficients of all the interlayer resin insulating layers are 60 ppmZ ° C.
  • Example 8 In the step of (18) in Example 8, the same procedure as in Example 8 was carried out except that the resin film c for the interlayer resin insulating layer prepared by the following method was used instead of the resin film b for the interlayer resin insulating layer.
  • the linear expansion coefficient of the outermost interlayer resin insulating layer is 100 ppm / ° C.
  • Example 8 preparation of resin film a for interlayer resin insulating layer except that in place of 2 parts by weight of finely divided silica, 10 parts by weight of epoxy resin particles having a particle size of 0.5 ⁇ m were blended. Then, a resin film c for an interlayer resin insulating layer was produced in the same manner as in A of Example 8.
  • Example 8 In the step of (18) of Example 8, the same procedure as in Example 8 was carried out except that the resin film d for the interlayer resin insulating layer prepared by the following method was used instead of the resin film b for the interlayer resin insulating layer. To produce a multilayer printed wiring board. In addition, it was manufactured in this example. In the multilayer printed wiring board, the linear expansion coefficient of the outermost interlayer resin insulation layer is 30 ppm ⁇ C.
  • Example 8 preparation of resin film a for interlayer resin insulation layer
  • the same procedure as in A of Example 8 was carried out except that the amount of the pulverized crushing force was changed to 8 parts by weight.
  • Resin film d was produced.
  • Example 8 Same as Example 2 except that in the step (18) of Example 8, a resin film e for an interlayer resin insulating layer prepared by the following method was used instead of the resin film b for an interlayer resin insulating layer.
  • the linear expansion coefficient of the outermost interlayer resin insulation layer is 9 OppmZ ° C.
  • Example 8A preparation of resin film a for interlayer resin insulating layer
  • the resin for interlayer resin insulating layer was prepared in the same manner as in Example 8A, except that the addition amount of the finely divided silica was 3 parts by weight.
  • Film e was prepared.
  • photosensitive resin composition A was prepared.
  • Substrate made of 0.8 mm thick glass epoxy resin or BT (bismaleimide triazine) resin 8 18 ⁇ copper foil 88 is laminated on both sides of the substrate. (See Fig. 34 (a)). First, this copper clad laminate was drilled, subjected to electroless plating, and etched in a pattern to form a lower conductor circuit 84 and a through hole 89 on both sides of the substrate 81 (see FIG.
  • the resin filler was pushed into the through holes using a squeegee, and then dried at 100 ° C. for 20 minutes.
  • a mask having an opening corresponding to the portion where the conductor circuit is not formed is placed on the substrate, and a squeegee is used to form a resin filler layer 90 ′ in the recessed portion where the conductor circuit is not formed, using a squeegee. It was dried at 100 ° C for 20 minutes (see Fig. 34 (c)).
  • the surface layer of the resin filler layer 90 and the surface of the lower conductor circuit 84 formed in the through-hole 9 and the portion where the conductor circuit is not formed are flattened, and the resin filler layer 90 and the side surfaces 84 of the lower conductor circuit 84 are flattened.
  • a was firmly adhered through the rough surface, and an insulating substrate in which the inner wall surface 89 a of the through hole 89 and the resin filler layer 90 were firmly adhered through the roughened surface was obtained (See Fig. 34 (d)). That is, by this step, the surface of the resin filler layer 90 and the surface of the lower conductor circuit 84 become flush with each other.
  • the photosensitive resin prepared in the above B and the composition B are applied to both sides of the substrate using a roll coater within 24 hours after the preparation. In a horizontal position
  • a photomask film on which a black circle having a diameter of 80 ⁇ is printed is brought into close contact with both surfaces of the substrate on which the semi-cured resin layers 82 a and 82 b are formed, and is then 50 Om jZcm After exposure at an intensity of 2 , spray development was performed with a DMDG solution.
  • the substrate is further exposed to light with an ultra-high pressure mercury lamp at an intensity of 300 Om jZcm 2 , and subjected to heat treatment at 100 at 1 hour, at 120 ° C for 1 hour, at 150 at 3 hours, and a photomask film It has a via hole opening 86 with a diameter of 80 / xm which is excellent in dimensional accuracy equivalent to that of the above, and an interlayer resin insulating layer 82 composed of two layers is formed (see Fig. 35 (a)).
  • the substrate on which the opening 86 for the via hole is formed is over-molded at 60 g / l. Immersed in a 80 ° C solution containing manganic acid for 10 minutes to dissolve and remove the epoxy resin particles present on the surface of the interlayer resin insulation layer 82, thereby insulating the interlayer resin including the inner wall of the via hole opening 86.
  • the surface of the layer 82 was roughened (not shown).
  • the surface of the interlayer resin insulating layer 82 and the opening 86 for the via hole are formed.
  • a catalyst nucleus was attached to the inner wall surface.
  • the plating resist 83 was peeled off in a 40 g / 1 NaOH7] solution at 50 ° C. Then, the substrate is subjected to a heat treatment at 150 ° C for 1 hour, and the thin film conductor layer existing under the plating resist is removed using an etching solution containing an aqueous solution of sulfuric acid and hydrogen peroxide. Via-shaped via holes 87 were formed (see FIG. 36 (a)). The diameter of the non-land portion of the via hole 87 formed through this process (shown as d in FIG. 36 (a)) is 80 / m.
  • the via holes were stacked so that the center of the lower via hole and the center of the via hole were substantially overlapped by adjusting the position of the via hole opening.
  • a further upper-layer eyebrow resin insulation layer 82, an independent conductor circuit 85 and a field via-shaped via hole 87 are formed (see FIG. 37 (b) to Figure 37 (c)).
  • the via holes were formed so as to be shifted from the center of the lower via hole by adjusting the formation position of the via hole opening.
  • the distance between the outer edge of the bottom of the via hole (third via hole) formed in this process and the outer edge of the non-land portion of the lower via hole (second via hole) was 5 ⁇ m. In. .
  • via holes were stacked so that the center of the lower via hole and the center of the lower via hole almost overlapped with each other by adjusting the formation position of the via hole opening.
  • Benzofunone (Kanto Chemical Co., Ltd.) (2.0 parts by weight) and Michler's ketone (Kanto Chemical Co., Ltd.) (0.2 parts by weight) as a photosensitizer were added to the mixed composition to give a viscosity of 25.
  • a solder resist composition adjusted to 2.0 Pa ⁇ s at ° C was obtained.
  • the viscosity was measured with a B-type viscometer (DVL-B type, manufactured by Tokyo Keiki Co., Ltd.) at 6 Omin- 1 (r ⁇ m) and at rotor No. 4 and 6 min- 1 (rpm). In the case, the rotor No. 3 was used.
  • the solder resist ⁇ was applied at a thickness of 20 / X m, 20 min at 70, line dried at the conditions of 30 minutes at 70 ivy after, exposed with 100 UV Om jZcm 2 and the photomask 5 mm thick on which a pattern of solder pads are drawn in close contact with the solder one resist layer, and developed with DMTG solvent solution, the diameter of the aperture 80 mu m Was formed.
  • solder resist layer is cured by performing a heat treatment at 80 ° C for 1 hour, at 100 ° C for 1 hour, at 120 ° C for 1 hour, and at 150 ° C for 3 hours, respectively.
  • solder resist is added to an etching solution containing sodium persulfate as a main component.
  • the substrate on which the dist layer 94 was formed was immersed for 1 minute to form a roughened surface (not shown) having an average roughness (Ra) of l / zm or less on the surface of the conductor circuit.
  • the substrate nickel chloride (2. 3 X 10- 1/1), sodium TsugiAri phosphate (2. 8 X 1 O- ⁇ o 1/1) sodium N Taen acid (1. 6 X 10 _1 mo 1/1) was immersed for 20 minutes in an electroless nickel plating solution having a pH of 4.5 and a nickel plating layer 95 having a thickness of 5 ⁇ was formed in the opening. Furthermore, the substrate cyanide force helium (7. 6 X 10- 3 mo 1 /1) N chloride ammonium ⁇ beam (1. 9 X 10 im ol Z l), sodium Kuen acid (1.
  • the nickel plating layer was immersed in an electroless plating solution containing sodium hypophosphite (1.7 x 10—1 / 1) at 80 ° C for 7.5 minutes.
  • a gold plating layer 96 having a thickness of 0.03 ⁇ ⁇ was formed thereon to form a solder pad.
  • solder paste was printed in the openings for forming the solder bumps by using a piston press-fit printing machine. Thereafter, the solder paste was reflowed at 250 ° C., and further, flux cleaning was performed to obtain a multilayer printed wiring board having the solder bumps 97 (see FIG. 38 (b)).
  • the coefficient of linear expansion of the interlayer resin insulating layer in the multilayer printed wiring board manufactured in the present example is 70 ppmZ ° C.
  • Bisphenol A type epoxy resin (Epoxy equivalent 469, Yuka Shell Epoxy Co., Ltd. Epicoat 1001) 30 parts by weight, Cresol novolak type epoxy resin (Epoxy equivalent 215, Epiclon N-673, manufactured by Dainippon Ink & Chemicals, Inc.) 40 30 parts by weight of triazine structure-containing phenol nopolak resin (phenolic hydroxyl equivalent: 120, phenolic KA-7052 manufactured by Dainippon Ink and Chemicals, Inc.) 30 parts by weight of ethyl glycol acetate 20 parts by weight, solvent naphtha 20 Parts by weight and heat to dissolve it with stirring.
  • the obtained epoxy resin composition was applied on a 38-im-thick PET film using a roll coater so that the thickness after drying was 50 zm, and then from 80 to L20 ° C. Then, the resin film for an interlayer resin insulating layer was manufactured by drying for 10 minutes.
  • a resin filler was prepared in the same manner as in Example 7.
  • a through-hole 1339 having a diameter of 300 ⁇ m was formed on the substrate 121 on which the interlayer resin insulating layer 122 was formed by drilling.
  • a mask having a through-hole having a thickness of 1.2 mm was placed on the interlayer resin insulating layer 122, and a beam diameter of 4 mm was applied using a C0 2 gas laser having a wavelength of 10.4 juni. Omm, top-hat mode, pulse width 8.0 / X sec, mask through-hole diameter 1. Omm, open for 80 ⁇ m diameter via-hole on interlayer resin insulation layer 122 under 1 shot condition Mouth 126 was formed (see Fig. 39 (d)).
  • the substrate having the via hole opening 1 26 Immersion in a 80 ° C solution containing manganic acid for 10 minutes, desmearing the wall of the through-hole 139, and dissolving and removing the epoxy resin particles present on the surface of the interlayer resin insulation layer 122 to form a via hole.
  • a roughened surface (not shown) was formed on the surface including the inner wall surface of the opening 126 for use.
  • the substrate was immersed in a catalyst solution containing stannous chloride and palladium chloride (P dC l 2) (S n C 1 2), was applied to catalyze by precipitating palladium metal.
  • a catalyst solution containing stannous chloride and palladium chloride P dC l 2) (S n C 1 2)
  • the substrate is immersed in an electroless copper plating aqueous solution at 34 ° C for 40 minutes, and the surface of the interlayer resin insulation layer 122 (including the inner wall surface of the via hole opening 126) and the through hole A thin-film conductor layer 132 having a thickness of 0.6 to 3.0 ⁇ was formed on the wall surface of 139 (see FIG. 39 (e)).
  • the electroless copper plating aqueous solution the same aqueous solution as the electroless copper plating aqueous solution used in the step (10) of Example 13 was used.
  • a commercially available photosensitive dry film is attached to the substrate on which the thin-film conductor layer 132 has been formed, a mask is placed, and exposure is performed at 10 Omj / cm 2 , and a 0.8% aqueous sodium carbonate solution is applied. Then, a plating resist 123 was provided (see FIG. 40 (a)).
  • Example 13 Next, the substrate was washed with 50 ° C water and degreased, washed with 25 ° C water, and further washed with sulfuric acid, and then treated in the same manner as in Example 13 (12). Electrolysis was performed under the conditions described above, and an electrolytic copper-plated film 133 was formed on the portion where the plating resist 123 was not formed (see FIG. 40 (b)).
  • the electroless plating film under the plating resist 123 is etched using an etching solution containing sulfuric acid and hydrogen peroxide,
  • the through hole 129 and the conductor circuit 125 (including the via hole 127) were used.
  • the substrate on which the through holes 129 and the like were formed was immersed in an etching solution to form roughened surfaces (not shown) on the surfaces of the through holes 129 and the conductor circuits 125 (including the via holes 127).
  • Mec etch bond manufactured by Mec Co. was used for the night of etching.
  • a palladium catalyst (not shown) was applied to the surface of the interlayer resin insulation layer 122 and the exposed surface of the resin filler layer 130 by performing the same treatment as in the above (6).
  • electroless plating was performed under the same conditions as in (7) above to form a thin-film conductor layer 132 on the exposed surface of the resin filler layer 130 and the upper surface of the conductor circuit 125.
  • a plating resist 123 was provided on the thin-film conductor layer 132 (see FIG. 40D). Subsequently, the substrate is washed with 50 ° C water and degreased, washed with 25 ° C water, and further washed with sulfuric acid, and then subjected to electrolytic plating under the following conditions to form no plating resist 123. An electrolytic copper plating film 133 was formed on the part (see FIG. 41 (a)).
  • a roughened surface (not shown) was formed on the surface of the lidded layer 13 1 using an etching solution (MEC etch bond).
  • the via holes were stacked so that the center of the lower via hole and the center of the lower via hole almost overlapped by adjusting the formation position of the via hole opening.
  • the via holes were stacked off-center from the center of the lower via hole by adjusting the formation position of the via hole opening.
  • this The distance between the outer edge of the bottom surface of the via hole (fourth-stage via hole) formed in this process and the outer edge of the non-land portion of the lower via hole (third-stage via hole) is 8 ⁇ m.
  • the linear expansion coefficient of the interlayer resin insulating layer in the multilayer printed wiring board manufactured in this example is 60 ppm / ° C.
  • the distance between the outer edge of the bottom surface of the third via hole and the outer edge of the non-land portion of the lower via hole (second via hole) is 2 ⁇ .
  • a multilayer printed wiring board was manufactured in the same manner as in Example 13 except that via holes were stacked such that
  • the distance between the outer edge of the bottom surface of the fourth via hole and the outer edge of the non-land portion of the lower via hole (third via hole) is 40 ⁇ .
  • a multilayer printed wiring board was manufactured in the same manner as in Example 14 except that via holes were stacked as described above.
  • Example 13 the distance between the outer edge of the bottom surface of the third via hole and the outer edge of the non-land portion of the lower via hole (the second via hole) is 7 O / im.
  • a multilayer printed wiring board was manufactured in the same manner as in Example 13 except that via holes were stacked such that
  • a heat cycle test was performed on the multilayer printed wiring boards manufactured in Examples 13 to 17, and before and after the heat cycle test, the shapes of the interlayer resin insulating layer and the via hole were observed, and a continuity test was performed.
  • photosensitive resin composition A was prepared.
  • photosensitive resin composition B was prepared.

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Description

明細書
多層プリント配線板 技術分野
本発明は、 多層プリント配線板に関する。 背景技術
いわゆる多層ビルドアップ配線基板とよばれる多層プリント配線板は、 セミア ディティブ法等により製造されており、 コアと呼ばれる 0 . 5〜1 . 5 mm程度 のガラスクロス等で補強された樹脂基板の上に、 銅等による導体回路と層間樹脂 絶縁層とを交互に積層することにより作製される。 この多層プリント配線板の層 間樹脂絶縁層を介した導体回路間の接続は、 パイァホールにより行われている。 従来、 ビルドアップ多層プリント配線板は、 例えば、 特開平 9一 1 3 0 0 5 0 号公報等に開示された方法により製造されている。
すなわち、 まず、 銅箔が貼り付けられた銅張積層板に貫通孔を形成し、 続いて 無電解銅めつき処理を施すことによりスルーホールを形成する。 続いて、 基板の 表面をフォトリソグラフィ一の手法を用いて導体パターン状にエッチング処理し て導体回路を形成する。 次に、 形成された導体回路の表面に、 無電解めつきゃェ ツチング等により粗化面を形成し、 その粗化面を有する導体回路上に絶縁樹脂層 を形成した後、 露光、 現像処理を行ってパイァホール用開口を形成し、 その後、 U V硬化、 本硬化を経て層間樹脂絶縁層を形成する。
さらに、 層間樹脂絶縁層に酸や酸化剤などにより粗ィヒ形成処理を施した後、 薄 い無電解めつき膜を形成し、 この無電解めつき膜上にめっきレジストを形成した 後、 電解めつきにより厚付けを行い、 めっきレジス ト剥離後にエッチングを行つ て、 下層の導体回路とパイァホールにより接続された導体回路を形成する。 これを操り返した後、 最後に導体回路を保護するためのソルタ'一レジスト層を 形成し、 I Cチップ等の電子部品やマザ一ボード等との接続のために開口を露出 させた部分にめっき等を施して半田バンプ形成用パッドとした後、 I Cチップ等 の電子部品側に半田ペーストを印刷して半田バンプを形成することにより、 ビル ドアップ多層プリント配線板を製造する。 また、 必要に応じて、 マザ一ボード側 にも半田バンプを形成する。 発明の要約
また、 近年、 I Cチップの高周波数化に伴い、 多層プリント配線板の高速化、 高密度化が要求されており、 これに対応した多層プリント配線板として、 スタツ クビア構造 (バイァホールの直上にバイァホールが形成された構造) のバイァホ ールを有する多層プリント配線板が提案されている (図 1 9参照) 。
このようなスタックビア構造のバイァホールを有する多層プリント酉己線板では、 信号伝送時間が短縮されるため、 多層プリント配線板の高速化に対応し易く、 ま た、 導体回路の設計の自由度が向上するため、 多層プリント配線板の高密度化に 対応し易い。
し力 しながら、 このようなスタックビア構造のバイァホールを有する多層プリ ント配線板では、 バイァホールの近傍の層間樹脂絶縁層にクラックが発生するこ とがあった。 特に、 多層プリント配線板をヒートサイクル条件下で一定時間放置 した際に、 クラックが発生することが多く、 さらには、 このクラックに起因して、 バイァホール周辺の導体回路に剥離や断線が発生することがあった。
これは、 スタックビア構造のバイァホールを有する従来の多層プリント配線板 6 0 0 (図 1 9 ( a ) および (b ) 参照) では、 通常、 バイァホール 1 0 7 1〜 1 0 7 3のランド径が略同一であり、 最外層のバイァホール 1 0 7 1とこれに隣 接する導体回路 1 0 5 aとの間の導体回路非形成部の下方領域 (図 1 9中、 A領 域) には、 導体回路は存在せず、 層間樹脂絶縁層 1 0 2のみで形成されており、 加えて、 層間樹脂絶縁層には、 ガラス繊維等の補強材も配合されていないため、 この A領域の機械的強度が充分でなく、 そのため、 クラック等が発生しやすいも のと考えられる。
特に、 3層以上のバイァホールを重ねたスタックビア構造が形成されている場 合には、 最外層の層間樹脂絶縁層にクラックが発生することが多く、 さらには、 このクラックに起因して、 最外層の層間樹脂絶縁層の周辺の導体回路に剥離や断 線が発生することがあった。 そこで、 本発明者らは鋭意検討し、 スタックビア構造を有するバイァホールの うちの少なくとも 1つのバイァホールのランド径を、 他のランド径と異なるもの とすることにより、 バイァホール近傍の層間樹脂絶縁層にクラック等が発生する 問題を解消することができることを見出し、 以下に示す内容を要旨構成とする本 発明に到達した。
即ち、 第一の本発明のプリント配線板は、 基板上に、 導体回路と層間樹脂絶縁 層とが順次積層され、 上記層間樹脂絶縁層を挟んだ導体回路間がバイァホールを 介して接続された多層プリント配線板であって、
上記バイァホールのうち、 階層の異なるバイァホール同士は、 スタックビア構 造となるように形成されるとともに、
上記階層の異なるバイァホールのうちの少なくとも 1つは、 そのランド径が他 のバイァホールのランド径と異なることを特徴とする。
また、 第二の本発明の多層プリント配線板は、 基板上に、 導体回路と層間樹脂 絶縁層とが順次積層され、 層間樹脂絶縁層を挟んだ導体回路間がバイァホールを 介して接続されるとともに、 基板を挟んだ導体回路間がスルーホールを介して接 続された多層プリント配線板であって、
上記スルーホールの直上に、 スタックビア構造を有するバイァホールが形成さ れるとともに、
上記スタックビア構造を有するバイァホールのうちの少なくとも 1つは、 その ランド径が他のバイァホールのランド径と異なることを特徴とする。
また、 第三の本発明の多層プリント配線板は、 基板上に、 導体回路と層間樹脂 絶縁層とが順次積層され、 層間樹脂絶縁層を挟んだ導体回路間がバイァホールを 介して接続されるとともに、 基板および層間樹脂絶縁層を挟んだ導体回路間がス ルーホールを介して接続された多層プリント配線板であって、
上記スルーホールの直上に、 スタックビア構造を有するバイァホールが形成さ れるとともに、
上記スタックビア構造を有するパイァホールのうちの少なくとも 1つは、 その ランド径が他のバイァホールのランド径と異なることを特徴とする。
また、 第一 ~■第三の本発明の多層プリント配線板において、 上記バイァホール のうちの少なくとも 1つは、 その形状がフィールドビア形状であることが望まし い。
また、 本発明者らは鋭意検討し、 スタックビア構造を有するバイァホールのう ちの少なくとも 1つのバイァホールのランドを、 これらスタックビア構造のパイ ァホールの周囲に形成された導体回路非形成領域に拡大して形成することにより、 バイァホール近傍の層間樹脂絶縁層にクラック等が発生する問題を解消すること ができること、 即ち、 導体回路非形成領域が拡大して形成された金属材料からな るバイァホールのランドにより補強されること、 または、 導体回路非形成領域が バイァホールおよびバイァホールのランドで埋められることにより上述した問題 を解消することができることを見出し、 以下に示す内容を要旨構成とする本発明 に到達した。
即ち、 第四の本発明のプリント配線板は、 基板上に、 導体回路と層間樹脂絶縁 層とが順次積層され、 上記層間樹脂絶縁層を挟んだ導体回路間がバイァホールを 介して接続された多層プリント配線板であって、
上記バイァホールのうち、 階層の異なるバイァホール同士は、 スタックビア構 造となるように形成されるとともに、
上記階層の異なるバイァホールのうちの少なくとも 1つは、 そのランドが、 こ れらスタックビア構造のバイァホールの周囲に形成された導体回路非形成領域に 拡大して形成されていることを特徴とする。
また、 第五の本発明の多層プリント配線板は、 基板上に、 導体回路と層間樹脂 絶縁層とが順次積層され、 層間樹脂絶縁層を挟んだ導体回路間がバイァホールを 介して接続されるとともに、 基板を挟んだ導体回路間がスルーホールを介して接 続された多層プリント配線板であって、
上記スルーホールの直上に、 スタックビア構造を有するパイァホールが形成さ れるとともに、
上記スタックビア構造を有するパイァホールのうちの少なくとも 1つは、 その ランドが、 これらスタックビア構造のバイァホールの周囲に形成された導体回路 非形成領域に拡大して形成されていることを特徴とする。
また、 第六の本発明の多層プリント配線板は、 基板上に、 導体回路と層間樹脂 絶縁層とが順次積層され、 眉間樹脂絶縁層を挟んだ導体回路間がバイァホールを 介して接続されるとともに、 基板および層間樹脂絶縁層を挟んだ導体回路間がス ルーホールを介して接続された多層プリント配線板であって、
上記スルーホールの直上に、 スタックビア構造を有するバイァホールが形成さ れるとともに、
上記スタックビア構造を有するバイァホールのうちの少なくとも 1つは、 その ランドが、 これらスタックビア構造のバイァホールの周囲に形成された導体回路 非形成領域に拡大して形成されていることを特徴とする。
また、 第四〜第六の本発明の多層プリント配線板において、 拡大して形成され たバイァホールのランドの一部は、 スタックビア構造のバイァホールの周囲に形 成された導体回路非形成領域を平面視した際に、 上記導体回路非形成領域の幅の
1 Z 2以上の領域に存在していることが望ましい。
また、 第四〜第六の多層プリント配線板において、 上記バイァホールのうちの 少なくとも 1つは、 その形状がフィールドビア形状であることが望ましい。 また、 その上面の凹凸は、 5 μ ΐη以下であることが望ましい。
さらに、 本発明者らは、 スタックビア構造のパイァホールを形成した場合に、 該バイァホール近傍の層間樹脂絶縁層 (特に、 最外層の層間樹脂絶縁層) でクラ ックが発生する原因について検討した。
その結果、 スタックビア構造のバイァホールでは、 バイァホール同士が直線状 に配設された構造を有しているため、 層間樹脂絶縁層とバイ了ホールとの線膨張 係数の差に起因して応力が発生した際に、 該応力が緩和されにくいこと、 および、 最上段のパイァホールは、 通常、 その上部に半田バンプ等の外部接続端子が形成 されていることも伴って、 特に応力が緩和されにくいこと見出し、 これが、 バイ ァホール近傍の層間樹脂絶縁層 (特に、 最外層の眉間樹脂絶縁層) でクラックが 発生し易い原因であると考えた。
そこで、 本発明者等は、 層間樹脂絶縁層の線膨張係数、 特に、 最外層の層間樹 脂絶縁層の線膨張係数を小さくすることにより、 スタックビア構造のバイァホー ル、 特に、 最上段のバイァホールに応力が発生しにくくなり、 上記問題を解消す ることができることに想到し、 以下に示す内容を要旨構成とする本発明に到達し た。
即ち、 第七の本発明のプリント配線板は、 基板上に、 導体回路と層間樹脂絶縁 層とが順次積層され、 上記層間樹脂絶縁層を挟んだ導体回路間がバイァホールを 介して接続され、 さらに、 最外層にソルダーレジス ト層が形成された多層プリン ト配線板であって、
上記バイァホールのうち、 階層の異なるバイァホール同士は、 スタックビア構 造となるように形成され、 .
上記層間樹脂絶縁層のうち、 最外層の層間樹脂絶縁層の線膨張係数は、 他の層 間樹脂絶縁層の線膨張係数よりも小さいか、 または、 他の層間樹脂絶縁層の線膨 張係数と同じであることを特徴とする。
また、 第八の本発明の多層プリント配線板は、 基板上に、 導体回路と層間樹脂 絶縁層とが順次積層され、 上記層間樹脂絶縁層を挟んだ導体回路間がバイァホー ルを介して接続され、 さらに、 最外層にソルダーレジスト層が形成された多層プ リント配線板であって、
上記バイァホールのうち、 階層の異なるバイァホール同士は、 スタックビア構 造となるように形成され、
上記層間樹脂絶縁層のうち、 少なくとも最外層の層間樹脂絶縁層は、 その線膨 張係数が 1 0 0 p p mZ°C以下であることを特徴とする。
また、 第九の本発明の多層プリント配線板は、 基板上に、 導体回路と層間樹脂 絶縁層とが順次積層され、 上記層間樹脂絶縁層を挟んだ導体回路間がバイァホー ルを介して接続され、 さらに、 最外層にソルダーレジスト層が形成された多層プ リント配線板であって、
上記バイァホールのうち、 階層の異なるバイァホール同士は、 スタックビア構 造となるように形成され、
上記眉間樹脂絶縁層のうち、 少なくとも最外層の層間樹脂絶縁層には、 粒子お よびゴム成分が配合され、 かつ、 その線膨張係数が 1 0 0 p p m/°C以下である ことを特徴とする。
また、 第九の本発明の多層プリント配線板において、 上記粒子は、 無機粒子、 樹脂粒子および金属粒子のうちの少なくとも 1種であることが望ましい。 また、 第七〜第九の本発明の多層プリント配線板において、 上記最外層の層間 樹脂絶縁層は、 熱硬化性樹脂、 感光性樹脂、 熱硬化性樹脂と熱可塑性樹脂との樹 脂複合体、 および、 熱硬化性樹脂と感光性樹脂との樹脂複合体のうちの少なくと も 1種を含む樹脂組成物により形成されていることが望ましい。
また、 本発明者らは、 スタックビア構造のパイァホールを形成した場合に、 該 バイァホール近傍の層間樹脂絶縁層 (特に、 最外層の層間樹脂絶縁層) でクラッ クが発生する原因について検討した。
その結果、 スタックビア構造のバイァホールでは、 バイァホール同士が直線状 に配設された構造を有しているため、 層間樹脂絶縁層とバイァホールとの線膨張 係数の差に起因して応力が発生した際に、 該応力が緩和されにくいこと、 および、 最上段のバイァホールは、 通常、 その上部に半田バンプ等の外部接続端子が形成 されていることも伴って、 特に応力が緩和されにくく、 また、 この部分に応力が 集中しやすいことを見出し、 これが、 バイァホール近傍の層間樹脂絶縁層 (特に、 最外層の層間樹脂絶縁層) でクラックが発生し易い原因であると考えた。
そこで、 本発明者等は、 階層の異なるバイァホール同士が積み重ねられた多層 プリント配線板において、 バイァホール同士が直線状に配設されていなければ、 即ち、 バイァホールがその中心をずらして積み重ねられていれば、 バイァホール の一部に応力が集中しにくく、 上記した問題を解消することができることを見出 し、 以下に示す内容を要旨構成とする本発明に到達した。
即ち、 第十の本発明の多層プリント配線板は、 基板上に、 導体回路と層間樹月旨 絶縁層とが順次積層され、 上記層間樹脂絶縁層を挟んだ導体回路間がバイァホー ルを介して接続され、 さらに、 最外層にソルダーレジスト層が形成された多層プ リント配線板であって、
上記バイァホールのうち、 P皆層の異なるバイァホール同士は積み重ねられてお り、
上記積み重ねられたバイァホールのうち、 少なくとも 1つのバイァホールは、 他のバイァホールにその中心をずらして積み重ねられており、 残りのバイァホー ルは、 他のバイァホールにその中心がほぼ重なるように積み重ねられていること を特徴とする。 また、 第十の本発明の多層プリント配線板において、 上記層間樹脂絶縁層のう ち、 少なくとも最外層の層間樹脂絶縁層は、 その線膨張係数が 1 0 0 p p mZ°C 以下であることが望ましい。
また、 上記多層プリント配線板において、 上記層間樹脂絶縁層のうち、 少なく とも最外層の層間樹脂絶縁層は、 粒子およびゴム成分が配合されていることが望 ましい。
また、 上記粒子は、 無機粒子、 樹脂粒子および金属粒子のうちの少なくとも一 種であることが望ましい。
また、 上記多層プリント配線板において、 上記層間樹脂絶縁層のうち、 少なく とも最外層の層間樹脂絶縁層は、 熱硬化性樹脂、 感光性樹脂、 熱硬化性樹脂と熱 可塑性樹脂との樹脂複合体、 および、 熱硬化性樹脂と感光性樹脂との樹脂複合体 のうちの少なくとも 1種を含む樹脂組成物により形成されていることが望ましい。 また、 本発明者らは、 スタックビア構造のバイァホールを形成した場合に、 該 バイァホール近傍の層間樹脂絶縁層 (特に、 最外層の層間樹脂絶縁層) でクラッ クが発生する原因について検討した。
その結果、 スタックビア構造のバイァホールでは、 通常、 それぞれのバイァホ ールの形状を、 その直上にパイァホールを形成するのに適したフィールドビア形 状としており、 また、 バイァホール同士が直線状に配設された構造を有している ため、 層間樹脂絶縁層とバイァホールとの線膨張係数の差に起因して応力が発生 した際に、 該応力が緩和されにくく、 特に、 最上段のバイァホールでは、 通常、 その上部に半田バンプ等の外部接続端子が形成されていることも伴って、 より応 力が緩和されにくく、 また、 この部分に応力が集中しやすいことを見出し、 これ
1 バイァホール近傍の層間樹脂絶縁層 (特に、 最外層の層間樹脂絶縁層) でク ラックが発生し易い原因であると考えた。
さらに、 本発明者等は、 階層の異なるバイァホール同士が積み重ねられた多層 プリント配線板において、 最上段のバイァホールの上面に凹部を形成することに より上記した問題を解消することができることを見出し、 以下に示す内容を要旨 構成とする本発明に到達した。
即ち、 第十一の本発明の多層プリント配線板は、 基板上に、 導体回路と層間樹 脂絶縁層とが順次積層され、 上記層間樹脂絶縁層を挟んだ導体回路間がバイァホ ールを介して接続され、 さらに、 最外層にソルダーレジス ト層が形成された多層 プリント配線板であって、
上記バイァホールのうち、 階層の異なるバイァホール同士は積み重ねられてお り、
上記積み重ねられたバイァホールのうち、 最上段のバイァホールは、 その上面 に凹部が形成されていることを特徴とする。
また、 本発明の多層プリント配線板において、 上記積み重ねられたバイァホー ルは、 それぞれのバイァホールの中心がほぼ重なるように積み重ねられているこ とが望ましい。 .
また、 上記多層プリント配線板においては、 上記積み重ねられたバイァホール のうちの少なくとも 1つのパイァホー/レが、 他のパイァホーノレにその中心をずら して積み重ねられており、 残りのバイァホールが、 他のバイァホールにその中心 がほぼ重なるように積み重ねられていることも望ましい。
上記多層プリント配線板において、 上記凹部の深さは、 5〜2 5 μ πιであるこ とが望ましい。
また、 上記多層プリント配線板においては、 上記層間樹脂絶縁層のうち、 少な くとも最外層の層間樹脂絶縁層は、 その線膨張係数が 1 0 0 p p m/°C以下であ ることが望ましい。
また、 上記多層プリント配線板においては、 上記層間樹脂絶縁層のうち、 少な くとも最外層の層間樹脂絶縁層には、 粒子おょぴゴム成分が配合されていること が望ましく、 上記粒子は、 無機粒子、 樹脂粒子および金属粒子のうちの少なくと も 1種であることが望ましい。
また、 上記多層プリント配線板においては、 上記層間樹脂絶縁層のうち、 少な くとも最外層の層間樹脂絶縁層は、 熱硬化性樹脂、 感光性樹脂、 熱硬化性樹脂と 熱可塑性樹脂との樹脂複合体、 および、 熱硬化性樹脂と感光性樹脂との樹脂複合 体のうちの少なくとも 1種を含む樹脂組成物により形成されていることが望まし い。 図面の簡単な説明
図 1 (a) は、 第一の本発明の多層プリント配線板の一実施形態の一部を模式 的に示す部分断面図であり、 (b) は、 (a) に示した多層プリント配線板のバ ィァホ一ルを模式的に示す斜視図である。
図 2 (a) は、 第一の本発明の多層プリント配線板の一実施形態の一部を模式 的に示す部分断面図であり、 (b) は、 (a) に示した多層プリント配線板のバ ィァホールを模式的に示す斜視図である。
図 3 (a) は、 第一の本発明の多層プリント配線板の一実施形態の一部を模式 的に示す部分断面図であり、 (b) は、 (a) に示した多層プリント配線板のバ ィァホールを模式的に示す斜視図である。
図 4は、 第二の本発明の多層プリント配線板の一実施形態の一部を模式的に示 す部分断面図である。
図 5は、 第三の本発明の多層プリント配線板の一実施形態の一部を模式的に示 す部分断面図である。
図 6, (a) 〜 (e) は、 本発明の多層プリント配線板を製造する工程の一部を 模式的に示す断面図である。
図 7 (a) 〜 (d) は、 本発明の多層プリント配線板を製造する工程の一部を 模式的に示す断面図である。
図 8 (a) 〜 (c) は、 本発明の多層プリント配線板を製造する工程の一部を 模式的に示す断面図である。
図 9 (a) 〜 (c) は、 本発明の多層プリント配線板を製造する工程の一部を 模式的に示す断面図である。
図 1 0 (a) 、 (b) は、 本発明の多層プリント配線板を製造する工程の一部 を模式的に示す断面図である。
図 1 1 (a) 〜 (e) は、 本発明の多層プリント配線板を製造する工程の一部 を模式的に示す断面図である。
図 1 2 (a) 〜 (d) は、 本発明の多層プリント配線板を製造する工程の一部 を模式的に示す断面図である。
図 1 3 (a) 〜 (d) は、 本発明の多層プリント配線板を製造する工程の一部 を模式的に示す断面図である。
図 1 4 (a) 〜 (c) は、 本発明の多層プリント配線板を製造する工程の一部 を模式的に示す断面図である。
図 1 5 (a) 〜 (c) は、 本発明の多層プリント配線板を製造する工程の一部 を模式的に示す断面図である。
図 1 6 (a) 〜 (b) は、 本発明の多層プリント配線板を製造する工程の一部 を模式的に示す断面図である。
図 1 7は、 本発明の多層プリント配線板を製造する工程の一部を模式的に示す 断面図である。
図 1 8 (a) 、 (b) は、 それぞれ本発明の多層プリント配線板の一例を模式 的に示す断面図である。
図 1 9 (a) は、 従来の多層プリント配線板の一例を模式的に示す断面図であ り、 (b) は、 (a) に示した多層プリント配線板のバイァホールを模式的に示 す斜視図である。
図 20 (a) 〜 (e) は、 本発明の多層プリント配線板を製造する工程の一部 を模式的に示す断面図である。
図 2 1 (a) 〜 (d) は、 本発明の多層プリント配線板を製造する工程の一部 を模式的に示す断面図である。
図 2 2 (a) 〜 (c) は、 本発明の多層プリント配線板を製造する工程の一部 を.模式的に示す断面図である。
図 2 3 (a) 〜 (c) は、 本発明の多層プリント配線板を製造する工程の一部 を模式的に示す断面図である。
図 24 (a) 、 (b) は、 本発明の多層プリント配線板を製造する工程の一部 を模式的に示す断面図である。
図 25 (a) 〜 (e) は、 本発明の多層プリント配線板を製造する工程の一部 を模式的に示す断面図である。
図 26 (a) 〜 (d) は、 本努明の多層プリント配線板を製造する工程の一部 を模式的に示す断面図である。
図 27 (a) 〜 (d) は、 本発明の多層プリント配線板を製造する工程の一部 を模式的に示す断面図である。
図 28 (a) 〜 (c) は、 本発明の多層プリント配線板を製造する工程の一部 を模式的に示す断面図である。
図 2 9 (a) 〜 (c) は、 本発明の多層プリント配線板を製造する工程の一部 を模式的に示す断面図である。
図 3 0 (a) 、 (b) は、 本発明の多層プリント配線板を製造する工程の一部 を模式的に示す断面図である。
図 3 1は、 本発明の多層プリント配線板を製造する工程の一部を模式的に示す 断面図である。
図 3 2 (a) は、 第十の本発明の多層プリント配線板の一例を模式的に示す部 分断面図であり、 (b) は、 (a) に示した多層プリント配線板のパイァホール のみを模式的に示す斜視図である。
図 3 3 (a) は、 第十の本発明の多層プリント配線板の別の一例を模式的に示 す部分断面図であり、 (b) は、 (a) に示した多層プリント配線板のバイァホ ールのみを模式的に示す斜視図である。
図 34 (a) 〜 (e) は、 本発明の多層プリント配線板を製造する工程の一部 を模式的に示す断面図である。
図 3 5 (a) 〜 (d) は、 本発明の多層プリント配線板を製造する工程の一部 を模式的に示す断面図である。
図 3 6 (a) 〜 (c) は、 本発明の多層プリント配線板を製造する工程の一部 を模式的に示す断面図である。
図 3 7 (a) 〜 (c) は、 本発明の多層プリント配線板を製造する工程の一部 を模式的に示す断面図である。
図 3 8 (a) 、 (b) は、 本発明の多層プリント配線板を製造する工程の一部 を模式的に示す断面図である。
図 3 9 (a) 〜 (e) は、 本発明の多層プリント配線板を製造する工程の一部 を模式的に示す断面図である。
図 40 (a) 〜 (d) は、 本発明の多層プリント配線板を製造する工程の一部 を模式的に示す断面図である。 図 41 (a) ~ (d) は、 本発明の多層プリント配線板を製造する工程の一部 を模式的に示す断面図である。
図 4 2 (a) 〜 (c) は、 本発明の多層プリント配線板を製造する工程の一部 を模式的に示す断面図である。
図 4 3 (a) 〜 (c) は、 本発明の多層プリント配線板を製造する工程の一部 を模式的に示す断面図である。
図 44 (a) 、 (b) は、 本発明の多層プリント配線板を製造する工程の一部 を模式的に示す断面図である。
図 4 5 (a) 、 (b) は、 本発明の多層プリント配線板を製造する工程の一部 を模式的に示す断面図である。
図 46は、 第十一の本発明の多層プリント配線板の一例を模式的に示す部分断 面図である。
図 4 7は、 第十一の本発明の多層プリント配線板の別の一例を模式的に示す部 分断面図である。
図 48 (a) 、 (b) は、 本発明の多層プリント配線板を製造する工程の一部 を模式的に示す断面図である。
図 4 9 (a) 、 (b) は、 本発明の多層プリント配線板を製造する工程の一部 を模式的に示す断面図である。
図 50 (a) 、 (b) は、 本発明の多層プリント配線板を製造する工程の一部 を模式的に示す断面図である。
図 5 1は、 本発明の多層プリント配線板を製造する工程の一部を模式的に示す 断面図である。
図 5 2 (a) 、 (b) は、 本発明の多層プリント配線板を製造する工程の一部 を模式的に示す断面図である。
図 5 3 (a) 、 (b) は、 本発明の多層プリント配線板を製造する工程の一部 を模式的に示す断面図である。
図 54 (a) 、 (b) は、 本発明の多層プリント配線板を製造する工程の一部 を模式的に示す断面図である。
図 5 5は、 本発明の多層プリント配線板を製造する工程の一部を模式的に示す 断面図である, 符号の説明
1、 21、 4 6 1、 8 1、 1 2 1
2、 22、 42、 62、 82、 1 22 層間樹脂絶縁層
3、 23、 43、 63、 83、 1 23 めっきレジス ト
4N 24, 44、 64、 84、 1 24 下層導体回路
5、 25、 45、 65、 85、 1 25 導体回路
6、 26、 46、 66、 86、 1 26 バイァホール用開口
Ίヽ 27、 4 Ίヽ 67、 87、 1 27 バイァホール
8、 28、 48、 68、 88、 1 28 銅箔
9、 29、 49、 69、 89、 1 29 スノレーホ一ノレ
0 30、 50、 70、 90、 1 30 樹脂充填材層
2 32、 5 2、 72、 92、 1 32 薄膜導体層
3 33、 5 3、 73、 93、 1 33 電解めつき膜
4 34、 54、 74、 94、 1 34 ソルダーレジスト層
7 37、 5 7、 77、 97、 1 3 7 半田バンプ
3 71ヽ 1 3 1 蓋めつき層 発明の詳細な開示
まず、 第一の本発明の多層プリント配線板について、 説明する。
第一の本発明のプリント配線板は、 基板上に、 導体回路と眉間樹脂絶縁層とが 順次積層され、 上記層間樹脂絶縁層を挟んだ導体回路間がバイァホールを介して 接続された多層プリント配線板であって、
上記バイァホールのうち、 階層の異なるバイァホール同士は、 スタックビア構 造となるように形成されるとともに、
上記階層の異なるバイァホールのうちの少なくとも 1つは、 そのランド径が他 のバイァホールのランド径と異なることを特徴とする。
第一の本発明の多層プリント配線板では、 P皆層の異なるバイァホール同士がス タックビア構造となるように形成されている。
このように、 スタックビア構造となるようにバイァホールが形成されている場 合、 配線距離が短くなるため、 信号電送時間を短縮することができるともに、 導 体回路の設計の自由度が向上するため、 高密度配線により対応し易くなる。
また、 上記多層プリント配線板において、 階層の異なるバイァホールのうちの 少なくとも一つは、 そのランド径が他のバイァホールのランド径と異なる。
パイァホールがこのような構成を有する場合、 ランド径の大きなバイァホール ί 層間樹脂絶縁層の補強材として役割を果たすこととなり、 層間樹脂絶縁層の 機械的強度が向上し、 特に、 バイァホール近傍の層間樹脂絶縁層でクラックが発 生しにくい。
これについて、 以下に図面を参照しながら説明する。
図 1〜図 3は、 それぞれ、 (a ) I 第一の本発明の多層プリント配線板の一 実施形態の一部を模式的に示す部分断面図であり、 (b ) 力 S ( a ) に示した多層 プリント配線板のバイァホールのみを模式的に示す斜視図である。
第一の本発明の多層プリント配線板では、 階層の異なるバイァホールのうちの 少なくとも 1つは、 そのランド径が他のバイァホールのランド径と異なっている。 具体的には、 例えば、 図 1 ( a ) および (b ) に示すように、 内層のバイァホ^" ル 1 0 7 2のランド径が最外層のバイァホール 1 0 7 1のランド径よりも大きく なるように構成されている。 この場合、 各階層のそれぞれのバイァホールは、 平 面視した際の形状が円形状であり、 かつ、 同心円状となるように形成されている。 また、 例えば、 図 2 ( a ) および (b ) に示すように、 最下層のバイァホーノレ 1 0 7 3のランド径が最外層のバイァホール 1 0 7 1のランド径よりも大きくな るように構成されていてもよい。 この場合も、 各階層のそれぞれのバイァホール は、 平面視した際の形状が円形状であり、 かつ、 同心円状となるように形成され ている。
さらには、 図 3 ( a ) および (b ) に示すように、 内層のバイァホー 0 7 2のランド径および最下層のバイァホール 1 0 1 3のランド径の一部が、 それぞ れ最外層のバイァホール 1 0 7 1とこれに隣接する導体回路 1 0 5 aとの間の導 体回路非形成部の下方領域 (図中、 A領域) の異なる部分で最外層のバイァホー ノレ 1 0 7 1のランド径よりも大きくなるように構成されていもよい。 この場合、 各階層のそれぞれのバイァホールは、 平面視した際の形状が円形状であるが、 そ の外縁の中心 (平面視された円の中心) は異なる位置、 即ち、 内層のバイァホー ル外縁の中心と最下層のバイァホール外縁の中心とが、 最外層のバイァホール外 縁の中心を挟んだ反対側の位置に形成されている。 なお、 バイァホールを平面視 した際の内層のバイァホール外縁の中心および最下層のバイァホール外縁の中心 は、 最外層のバイァホール外縁の中心を挟んだ反対側の位置以外の位置にあって あよい。
このような構成のスタックビア構造を有するバイァホールを形成した場合、 最 外層のバイァホールとこれに隣接する導体回路との間の導体回路非形成部の下方 領域 (A領域) の一部に、 層間樹脂絶縁層 1 0 2だけでなく、 パイァホールのラ ンド部分 1 0 7 2 a、 1 0 7 3 aが存在することとなる。 この場合、 ランド部分 が層間樹脂絶縁層の補強材としての役割を果たすため、 A領域の機械的強度が向 上し、 クラックの発生や、 導体回路やバイァホールと層間樹脂絶縁層との間での 剥離の発生を防止することができる。
なお、 図 1〜3において、 1 0 1は基板、 1 1 4はソルダーレジスト層、 1 1 7は半田バンプである。
また、 バイァホールの形状は、 図 1〜3に示した形状に限定されるわけではな く、 図示していないが、 例えば、 内層のバイァホール 1 0 7 2のランド径と最下 層のバイァホール 1 0 7 3のランド径と力 ともに最外層のバイァホールのラン ド径よりも大きくなるように構成されていてもよい。
また、 各階層のパイァホールのランド径はそれぞれが互いに異なっていてもよ い。
また、 上述した例では、 各階層のパイァホールを平面視した際の形状は、 円形 状であつたが、 バイァホールを平面視した際の形状は、 これに限定されず、 例え ば、 楕円形状や矩形状等であってもよい。
また、 第一の本発明の多層プリント配線板において、 スタックビア構造を有す るバイァホールの層数は、 2層以上であれば特に限定されず、 図示した多層プリ ント配線板のように 3層であってもよいし、 2層や 4層以上であってもよい。 なお、 本明細書において、 バイァホールのランド径とは、 バイァホール用開口 の外縁からバイァホールの外縁までの距離をいい、 例えば、 図 1 ( a ) 中に示す 距離 Lをいう。
また、 上記バイァホールのランド径は、 少なくとも A領域のバイァホール側の 半分の領域に、 少なくとも一つのランド部分が存在するような長さであることが 望ましく、 A領域を貫通するような少なくとも 1つのランド部分が存在するよう な長さであることがより望ましい。
また、 上述したように、 上記多層プリント配線板では、 バイァホールのうち、 階層の異なるパイァホール同士がスタックビア構造を有するように形成されてい る。
従って、 より信頼性に優れるパイァホールとするために、 下層バイァホール (その直上に別のバイァホールが形成されているバイァホール) の形状は、 フィ 一ルドビア形状であることが望ましい。 フィールドビア形状である場合、 バイァ ホールの上面が略平坦であるため、 直上にバイァホールを積層形成するのに適し ているからである。 '
また、 バイァホールは、 通常、 後述するようにめつき処理を用いて形成するが、 このバイァホールをフィールドビア形状とする場合、 めっき処理によりフィール ドビア形状に形成してもよいし、 一旦、 上面に窪みを有する形状のバイァホール を形成した後、 その窪みを導電性ペースト等で充填してフィールドビア形状とし てもよい。
なお、 めっき処理によりフィールドビア形状のバイァホールを形成する場合に 用いるめっき液については後に詳述する。
また、 バイァホールをフィールドビア形状とせず、 上面に窪みを有するバイァ ホールを形成した後、 この窪みに樹脂充填材等を充填し、 その後、 樹脂充填材を 覆う蓋めつき層を形成することにより、 バイァホールの上面を平坦にしてもよい。 上記バイァホールにおいて、 その形状をフィールドビア形状としたり、 バイァ ホール上に蓋めつき層を形成した場合、 その上面の平均粗度 R aは、 以下 であることが望ましい。
スタックビア構造のバイァホールを形成するのに適しており、 また、 形成した スタックビア構造のバイァホールの接続信頼性に優れるからである。
なお、 第一の本発明の多層プリント配線板においては、 全ての階層の異なるバ ィァホール同士がスタックビア構造となるように形成されているわけではなく、 他のバイァホールが積み重ねられることのないバイァホールが存在してもよい。 次に、 第一の本発明の多層プリント配線板を製造する方法について工程順に説 明する。
( 1 ) まず、 ガラスエポキシ基板、 ポリイミド基板、 ビスマレイミドートリァ ジン樹脂 (B T樹脂) 基板、 フッ素樹脂基板等の樹脂基板、 銅張積層板等を出発 材料とし、 基板上に導体回路を形成する。
具体的には、 例えば、 基板の両面に無電解めつき処理等を施すことによりベタ の導体層を形成した後、 該導体層上に導体回路パターンに対応したェツチングレ ジストを形成し、 その後、 エッチングを行うことにより形成すればよい。
また、 銅張積層板をベタの導体層が形成された基板として用いてもよい。 また、 上記無電解めつき処理を施す際には、 予め、 この絶縁性基板に貫通孔を 形成しておき、 該貫通孔の壁面にも無電解めつき処理を施すことにより、 基板を 挟んだ導体回路間を電気的に接続するスルーホールとする。
また、 スルーホールを形成した後には、 該スルーホール内に樹脂充填材を充填 することが望ましい。 このとき、 導体回路非形成部にも樹脂充填材を充填するこ とが望ましい。
上記樹脂充填材としては、 例えば、 エポキシ樹脂と硬化剤と無機粒子とを含む 樹脂組成物等が挙げられる。
( 2 ) 次に、 必要に応じて、 導体回路の表面の粗化処理を行う。 粗化処理方法 としては、 例えば、 黒化 (酸化) 一還元処理、 有機酸と第二銅錯体とを含む混合 溶液等を用いたエッチング処理、 C u— N i— P針状合金めつきによる処理等を 用いることができる。
( 3 ) 次に、 導体回路上に熱硬化性樹脂や樹脂複合体からなる未硬化の樹脂層 を形成するか、 または、 熱可塑性樹脂からなる樹脂層を形成する。
上記未硬化の樹脂層は、 未硬化の樹脂をロールコ^"ター、 カーテンコーター等 により塗布して成形してもよく、 また、 未硬化 (半硬化) の樹脂フィルムを熱圧 着して形成してもよい。 さらに、 未硬化の樹脂フィルムの片面に銅箔等の金属層 が形成された樹脂フィルムを貼付してもよい。
また、 熱可塑性樹脂からなる樹脂層は、 フィルム状に成形した樹脂成形体を熱 圧着することにより形成することが望ましい。
上記未硬化の樹脂を塗布する場合には、 樹脂を塗布した後、 加熱処理を施す。 上記加熱処理を施すことにより、 未硬化の樹脂を熱硬化させることができる。 なお、 上記熱硬化は、 後述するバイァホール用開口を形成した後に行ってもよ い。
このような樹脂層の形成において使用する熱硬化性樹脂の具体例としては、 例 えば、 エポキシ樹脂、 フエノーノレ樹脂、 ポリイミド樹脂、 ポリエステル樹脂、 ビ スマレイミド樹脂、 ポリオレフイン系樹脂、 ポリフエ二レンエーテル樹脂等が挙 げられる。
上記エポキシ樹脂としては、 例えば、 クレゾールノポラック型エポキシ樹脂、 ビスフエノール A型エポキシ樹脂、 ビスフエノール F型エポキシ樹脂、 フエノー ルノポラック型エポキシ樹脂、 アルキルフエノールノポラック型エポキシ樹脂、 ビフエノール F型エポキシ樹脂、 ナフタレン型エポキシ樹脂、 ジシクロペンタジ ェン型エポキシ樹脂、 フエノール類とフエノール性水酸基を有する芳香族アルデ ヒドとの縮合物のエポキシ化物、 トリグリシジルイソシァヌレート、 脂環式ェポ キシ樹脂等が挙げられる。 これらは、 単独で用いてもよく、 2種以上併用しても よい。 それにより、 耐熱性等に優れるものとなる。
上記ポリオレフイン系樹脂としては、 例えば、 ポリエチレン、 ポリスチレン、 ポリプロピレン、 ポリイソブチレン、 ポリブタジエン、 ポリイソプレン、 シクロ ォレフィン系樹脂、 これらの樹脂の共重合体等が挙げられる。
また、 上記熱可塑性樹脂としては、 例えば、 フエノキシ樹脂、 ポリエーテルス ルフォン、 ポリスルフォン等が挙げられる。
また、 熱硬化性樹脂と熱可塑性樹脂との複合体 (樹脂複合体) としては、 熱硬 化性樹脂と熱可塑性樹脂とを含むものであれば特に限定されず、 その具体例とし ては、 例えば、 粗化面形成用樹脂組成物等が挙げられる。
上記粗化面形成用樹脂組成物としては、 例えば、 酸、 アルカリおよび酸化剤か ら選ばれる少なくとも 1種からなる粗化液に対して難溶性の未硬化の耐熱性樹脂 マトリックス中に、 酸、 アルカリおよび酸化剤から選ばれる少なくとも 1種から なる粗化液に対して可溶性の物質が分散されたもの等が挙げられる。
なお、 上記 「難溶性」 および 「可溶性」 という語は、 同一の粗化液に同一時間 浸漬した場合に、 相対的に溶解速度の早いものを便宜上 「可溶性」 といい、 相対 的に溶解速度の遅いものを便宜上 「難溶性」 と呼ぶ。
上記耐熱性樹脂マトリックスとしては、 層間樹脂絶縁層に上記粗化液を用いて 粗化面を形成する際に、 粗化面の形状を保持できるものが好ましく、 例えば、 熱 硬化性樹脂、 熱可塑性樹脂、 これらの複合体等が挙げられる。 また、 感光性樹脂 であってもよい。 後述するバイァホール用開口を形成する工程において、 露光現 像処理により開口を形成することができるからである。
上記熱硬化性樹脂としては、 例えば、 エポキシ樹脂、 フエノール樹脂、 ポリイ ミド樹脂、 ポリオレフイン樹脂、 フッ素樹脂等が挙げられる。 また、 これらの熱 硬化性樹脂に感光性を付与した樹脂、 即ち、 メタクリル酸やアクリル酸等を用い、 熱硬化基を (メタ) アクリル化反応させた樹脂を用いてもよい。 具体的には、 ェ ポキシ樹脂の (メタ) アタリレートが望ましく、 さらに、 1分子中に、 2個以上 のエポキシ基を有するエポキシ樹脂がより望ましい。
上記熱可塑性樹脂としては、 例えば、 フエノキシ樹脂、 ポリエーテルスルフォ ン、 ポリスノレフォン、 ポリフエ二レンスノレフォン、 ポリフエ二レンサノレファイ ド、 ポリフエエルエーテル、 ポリエーテルイミド等が挙げられる。 これらは単独で用 いてもよいし、 2種以上併用してもよい。
上記可溶性の物質としては、 例えば、 無機粒子、 樹脂粒子、 金属粒子、 ゴム粒 子、 液相樹脂および液相ゴム等が挙げられる。 これらは、 単独で用いてもよいし、 2種以上併用してもよい。
上記無機粒子としては、 例えば、 アルミナ、 水酸ィ匕アルミユウム等のアルミ二 ゥム化合物;炭酸カルシウム、 水酸化カルシウム等のカルシウム化合物;炭酸力 リゥム等の力リゥム化合物;マグネシア、 ドロマイト、 塩基性炭酸マグネシウム、 タルク等のマグネシウム化合物;シリカ、 ゼォライト等のケィ素化合物等が挙げ られる。 これらは単独で用いてもよいし 2種以上併用してもよい。 上記アルミナ粒子は、 ふつ酸で溶解除去することができ、 炭酸カルシウムは塩 酸で溶解除去することができる。 また、 ナトリウム含有シリカやドロマイトはァ ルカリ水溶液で溶解除去することができる。
上記樹脂粒子としては、 例えば、 熱硬化性樹脂、 熱可塑性樹脂等からなるもの が挙げられ、 酸、 アルカリおよび酸化剤から選ばれる少なくとも 1種からなる粗 化液に浸漬した場合に、 上記耐熱性樹脂マトリックスよりも溶解速度の早いもの であれば特に限定されず、 具体的には、 例えば、 ァミノ樹脂 (メラミン樹脂、 尿 素樹脂、 グアナミン樹脂等) 、 エポキシ樹脂、 フエノール樹脂、 フエノキシ樹脂、 ポリイミ ド樹脂、 ポリフエ-レン樹脂、 ポリオレフイン樹脂、 フッ素樹脂、 ビス マレイミドートリアジン樹脂等が挙げられる。 これらは、 単独で用いてもよく、 2種以上併用してもよい。
なお、 上記樹脂粒子は予め硬化処理されていることが必要である。 硬化させて おかないと上記樹脂粒子が樹脂マトリックスを溶解させる溶剤に溶解してしまう ため、 均一に混合されてしまい、 酸や酸化剤で樹脂粒子のみを選択的に溶解除去 することができないからである。
上記金属粒子としては、 例えば、 金、 銀、 銅、 スズ、 亜鉛、 ステンレス、 アル ミニゥム、 ニッケル、 鉄、 鉛等が挙げられる。 これらは、 単独で用いてもよく、 2種以上併用してもよい。
また、 上記金属粒子は、 絶縁性を確保するために、 表層が樹脂等により被覆さ れていてもよい。
( 4 ) 次に、 その材料として熱硬化性樹脂や樹脂複合体を用いた層間樹脂絶縁 層を形成する場合には、 未硬化の樹脂層に硬化処理を施すとともに、 バイァホー ル用開口を形成し、 層間樹脂絶縁層とする。
上記バイァホール用開口は、 レーザ処理により形成することが望ましい。 上記 レーザ処理は、 上記硬化処理前に行ってもよいし、 硬化処理後に行ってもよい。 また、 感光性樹脂からなる層間樹脂絶縁層を形成した場合には、 露光、 現像処 理を行うことにより、 バイァホール用開口を設けてもよい。 なお、 この場合、 露 光、 現像処理は、 上記硬化処理前に行う。
また、 その材料として熱可塑性樹脂を用いた層間樹脂絶縁層を形成する場合に は、 熱可塑性樹脂からなる樹脂層にレーザ処理によりバイァホール用開口を形成 し、 層間樹脂絶縁層とすることができる。
このとき、 使用するレーザとしては、 例えば、 炭酸ガスレーザ、 エキシマレー ザ、 U Vレーザ、 YA Gレーザ等が挙げられる。 これらは、 形成するバイァホー ル用開口の形状等を考慮して使い分けてもよい。
上記バイァホール用開口を形成する場合、 マスクを介して、 ホログラム方式の エキシマレーザによるレーザ光照射することにより、 一度に多数のバイァホール 用開口を形成することができる。
また、 短パルスの炭酸ガスレーザを用いて、 バイァホール用開口を形成すると、 開口内の樹脂残りが少なく、 開口周縁の樹脂に対するダメ一ジが小さい。
また、 光学系レンズとマスクとを介してレーザ光を照射する場合には、 一度に 多数のバイァホール用開口を形成することができる。
光学系レンズとマスクとを介することにより、 同一強度で、 かつ、 照射角度が 同一のレーザ光を複数の部分に同時に照射することができるからである。
また、 上記眉間樹脂絶縁層の厚さは特に限定されないが、 通常、 5〜5 0 μ πι が望ましい。 また、 バイァホール用開口の開口径は特に限定されないが、 通常、 4 0〜 2 0 0 μ mが望ましい。
( 5 ) 次に、 バイァホール用開口の内壁を含む層間樹脂絶縁層の表面に、 必要 に応じて、 酸または酸化剤を用いて粗化面を形成する。
なお、 この粗化面は、 層間樹脂絶縁層とその上に形成する薄膜導体層との密着 性を高めるために形成するものであり、 層間樹脂絶縁層と薄膜導体層との間に充 分な密着性がある場合には形成しなくてもよい。
上記酸としては、 硫酸、 硝酸、 塩酸、 リン酸、 蟻酸等が挙げられ、 上記酸化剤 としては、 クロム酸、 クロム硫酸、 過マンガン酸ナトリウム等の過マンガン酸塩 等が挙げられる。
また、 粗化面を形成した後には、 アルカリ等の水溶液や中和液等を用いて、 層 間樹脂絶縁層の表面を中和することが望ましい。
次工程に、 酸や酸化剤の影響を与えないようにすることができるからである。 また、 上記粗化面の形成は、 プラズマ処理等を用いて行ってもよい。 ( 6 ) 次に、 バイァホール用開口を設けた層間樹脂絶縁層の表面に薄膜導体層 を形成する。
上記薄膜導体層は、 無電解めつき、 スパッタリング、 蒸着等の方法を用いて形 成することができる。 なお、 層間樹脂絶縁層の表面に粗ィ匕面を形成しなかった場 合には、 上記薄膜導体層は、 スパッタリングにより形成することが望ましい。 なお、 無電解めつきにより薄膜導体層を形成する場合には、 被めつき表面に、 予め、 触媒を付与しておく。 上記触媒としては、 例えば、 塩化パラジウム等が挙 げられる。
上記薄膜導体層の厚さは特に限定されないが、 該薄膜導体層を無電解めっきに より形成した場合には、 0 . 6〜1 . 2 μ πιが望ましく、 スパッタリングにより 形成した場合には、 0 . 1〜1 . 0 μ πιが望ましい。
また、 上記薄膜導体層の材質としては、 例えば、 C u、 N i、 P、 P d、 C o、 W等が挙げられる。 これらのなかでは、 C uや N iが望ましい。
( 7 ) 次に、 上記薄膜導体層上の一部にドライフィルムを用いてめっきレジス トを形成し、 その後、 上記薄膜導体層をめつきリードとして電解めつきを行い、 上記めつきレジスト非形成部に電解めつき層を形成する。
ここでは、 所望のランド径を有するバイァホールを形成することができるよう にめつきレジストを形成する。 即ち、 この階層において、 ランド径の大きなパイ ァホールを形成するのであれば、 めっきレジスト非形成部の幅を大きくしておけ ばよい。
また、 この工程では、 バイァホール用開口を電解めつきで充填してフィールド ビア構造としてもよく、 一旦、 その上面に窪みを有するバイァホールを形成し、 その後、 この窪みに導電性ペーストを充填してフィールドビア構造としてもよい。 また、 上面に窪みを有するパイァホールを形成した後、 その窪みに樹脂充填材等 を充填し、 さらに、 その上に蓋めつき層を形成して上面が平坦なバイァホールと してもよい。
フィールドビア構造のパイァホールを電解めっき時に形成する場合は、 例えば、 下記の組成からなる電解めっき液を用いて、 電解めっき処理を行えばよい。 即ち、 5 0〜3 0 0 g Z 1の硫酸銅、 3 0〜2 0 0 1の硫酸、 2 5〜9 0 mg/ 1の塩素ィオン、 および、 少なくともレベリング剤と光沢剤とからなる 1 〜1000mgZlの添加剤を含有する電解めつき液を用いて、 電解めつき処理 を行えばよい。
このような組成の電解めつき液では、 バイァホールの開口径、 樹脂絶縁層の材 質や厚さ、 層間樹脂絶縁層の粗化面の有無等に関係なく、 フィールドビア構造の バイァホールを形成することができる。
加えて、 この電解めつき液は、 銅イオンを高濃度で含有しているため、 バイァ ホール用開口部に銅イオンを充分に供給し、 バイァホール用開口部をめつき速度 40〜100 im,時間でめっきすることができ、 電解めつき工程の高速化につ ながる。
また、 上記電解めつき液は、 100〜250 gZ 1の硫酸銅、 50〜150 g /1の硫酸、 30〜7 Omg 1の塩素イオン、 および、 少なくともレべリング 剤と光沢剤とからなる l〜600mg/lの添加剤を含有する糸且成であることが 望ましい。
また、 上記電解めっき液において、 上記添加剤は、 少なくともレベリング剤と 光沢剤とからなるものであればよく、 その他の成分を含有していてもよい。 ここで、 上記レべリング剤としては、 例えば、 ポリエチレン、 ゼラチン、 これ らの誘導体等が挙げられる。
また、 上記光沢剤としては、 例えば、 酸化物硫黄やその関連化合物、 硫化水素 やその関連化合物、 その他の硫黄化合物等が挙げられる。
また、 上記レべリング剤の配合量は、 1〜: L O O Omg/1が望ましく、 上記 光沢剤の配合量は、 0. 1〜10 Omg_ lが望ましい。 また、 両者の配合比率 は、 2 : 1〜10 : 1が望ましい。
(8) 次に、 めっきレジストを剥離し、 めっきレジストの下に存在していた薄 膜導体層をエッチングにより除去し、 独立した導体回路とする。 エッチング液と しては、 例えば、 硫酸一過酸化水素水溶液、 過硫酸アンモニゥム等の過硫酸塩水 溶液、 塩化第二鉄、 塩化第二銅、 塩酸等が挙げられる。 また、 エッチング液とし て上述した第二銅錯体と有機酸とを含む混合溶液を用いてもよい。
また、 上記 (7) および (8) に記載した方法に代えて、 以下の方法を用いる ことにより導体回路を形成してもよい。
即ち、 上記薄膜導体層上の全面に電解めつき層を形成した後、 該電解めつき層 上の一部にドライフィルムを用いてエッチングレジストを形成し、 その後、 エツ チンダレジスト非形成部下の電解めつき層および薄膜導体層をエッチングにより 除去し、 さらに、 エッチングレジストを剥離することにより独立した導体回路を 形成してもよい。
( 9 ) この後、 上記 (3 ) 〜 (8 ) の工程を 1回または 2回以上繰り返すこと により、 層間樹脂絶縁層上に最上層の導体回路が形成された基板を作製する。 な お、 上記 (3 ) 〜 (8 ) の工程を何回繰り返すかは、 多層プリント配線板の設計 に応じて適宜選択すればよい。
ここでは、 パイァホールがスタックビア構造となるように、 バイァホールの直 上にバイァホールを形成する。 また、 バイァホールのランド径の調整は、 上述し たように、 めっきレジストを形成する際にめつきレジスト非形成部の大きさを調 整することにより行うことができる。
( 1 0 ) 次に、 最上層の導体回路を含む基板上に、 複数の半田バンプ形成用開 口を有するソルダーレジスト層を形成する。
具体的には、 未硬化のソルダーレジスト組成物をロールコータやカーテンコー タ等により塗布したり、 フィルム状に成形したソルダーレジスト組成物を圧着し たりした後、 レーザ処理や露光現像処理により半田バンプ形成用開口を形成し、 さらに、 必要に応じて、 硬化処理を施すことによりソノレダーレジスト層を形成す る。
上記ソルダーレジスト層は、 例えば、 ポリフエ二レンエーテル樹脂、 ポリオレ フィン樹脂、 フッ素樹脂、 熱可塑性エラストマ一、 エポキシ樹脂、 ポリイミド樹 脂等を含むソルダーレジス ト組成物を用 、て形成することができる
また、 上記以外のソルダーレジスト組成物としては、 例えば、 ノポラック型ェ ポキシ樹脂の (メタ) アタリレート、 イミダゾール硬化剤、 2官能性 (メタ) ァ クリル酸エステルモノマー、 分子量 5 0 0〜5 0 0 0程度の (メタ) アクリル酸 エステルの重合体、 ビスフエノール型エポキシ樹脂等からなる熱硬化性樹脂、 多 価ァクリル系モノマー等の感光性モノマー、 グリコールエーテル系溶剤などを含 むペースト状の流動体が挙げられ、 その粘度は 2 5 °Cで 1〜 1 0 P a · sに調整 されていることが望ましい。
また、 上記ソルダーレジスト組成物は、 エラストマ一や無機フィラーが配合さ れていてもよい。
また、 ソルダーレジスト組成物として、 市販のソルダーレジスト組成物を使用 してもよい。
また、 上記半田バンプ形成用開口を形成する際に用いるレーザとしては、 上述 したパイァホーノレ用開口を形成する際に用いるレーザと同様のもの等が挙げられ る。
次に、 上記半田バンプ形成用開口の底面に露出した導体回路の表面に、 必要に 応じて、 半田パッドを形成する。
上記半田パッドは、 ニッケル、 パラジウム、 金、 銀、 白金等の耐食性金属によ り上記導体回路表面を被覆することにより形成することができる。
具体的には、 ニッケレー金、 ニッケノレ一銀、 ニッケノレ一パラジウム、 ニッケノレ 一パラジウム一金等の金属により形成することが望ましい。
また、 上記半田パッドは、 例えば、 めっき、 蒸着、 電着等の方法を用いて形成 することができるが、 これらのなかでは、 被覆層の均一性に優れるという点から めっきが望ましい。
( 1 1 ) 次に、 上記半田バンプ形成用開口に半田ペーストを充填し、 リフロー 処理を施したり、 半田ペースト充填した後、 導電性ピンを取り付け、 さらにリフ ロー処理を施したりすることにより半田バンプや B G A (Ball Grid Array) , P G A (Pin Grid Array)を形成する。
なお、 製品認識文字などを形成するための文字印刷工程やソルダーレジスト層 の改質のために、 酸素や四塩化炭素などのプラズマ処理を適時行ってもよい。 このような工程を経ることにより第一の本発明の多層プリント配線板を製造す ることができる。 '
次に、 第二の本突明の多層プリント配線板について説明する。
第二の本発明の多層プリント配線板は、 基板上に、 導体回路と層間樹脂絶縁層 とが順次積層され、 層間樹脂絶縁層を挟んだ導体回路間がバイァホールを介して 接続されるとともに、 基板を挟んだ導体回路間がスルーホールを介して接続され た多層プリント配線板であって、
上記スルーホールの直上に、 スタックビア構造を有するバイァホールが形成さ れるとともに、
上記スタックビア構造を有するバイァホールのうちの少なくとも 1つは、 その ランド径が他のバイァホールのランド径と異なることを特徴とする。
従って、 第二の本発明の多層プリント配線板は、 スルーホールの直上にスタツ クビア構造を有するバイァホールが形成されている点で、 第一の本発明の多層プ リント配線板とは、 その構成を異にする。
図 4は、 第二の本発明の多層プリント配線板の一実施形態の一部を模式的に示 す部分断面図である。
多層プリント配線板 4 0 0では、 基板を挟んだ導体回路間を接続するためのス ルーホール 1 0 9が形成されており、 スルーホールの直上にスタックビア構造を 有するバイァホール 1 0 7 1〜1 0 7 3が形成されている。 また、 スタックビア 構造のバイァホールを形成するために、 スルーホール 1 0 9上には、 蓋めつき層
1 1 8が形成されている。 また、 スルーホール 1 0 9内には、 樹脂充填材層 1 1
0が形成されている。
このような構成の多層プリント配線板では、 スルーホールの直上に、 スタック ビア構造を有するバイァホールが形成されているため、 基板を挟んだ導体回路の 配線距離が短くなり、 信号電送時間を短縮することができるともに、 導体回路の 設計の自由度が向上するため、 高密度配線により対応し易くなる。
また、 第二の本発明の多層プリント配線板において、 スタックビア構造を有す るバイァホーノレのうちの少なくとも一つは、 そのランド径が他のバイァホールの ランド径と異なる。 具体的には、 例えば、 第一の本発明の多層プリント配線板と 同様の構成等であればよい。 即ち、 図 4に示す多層プリント配線板 4 0 0のよう に、 内層のバイァホール 1 0 7 2のランド径が最外層のバイァホール 1 0 7 1の ランド径よりも大きく、 A領域にバイァホール 1 0 7 2のランド部分 1 0 7 2 a が存在する構成や、 最下層のバイァホールのランド径が最外層のバイァホールの ランド径よりも大きく、 A領域にバイァホールのランド部分が存在する構成、 内 層のバイァホールのランド径および最外層のバイァホールのランド径の一部が、 それぞれ A領域の異なる部分で最外層のバイァホールのランド径ょりも大きい構 成等であればよい。
また、 内層のバイァホールのランド径と最下層のバイァホールのランド径とが ともに、 最外層のバイァホールのランド径より大きい構成であってもよい。 なお、 上記 A領域とは、 パイァホール近傍の層間樹脂絶縁層のみで構成される 領域であるが、 第二の本発明では、 1 ) 最外層のバイァホールとこれに隣接する 導体回路との間の下方領域、 または、 2 ) 最外層のバイァホールに隣接する導体 回路をスルーホールと同一階層まで平行移動したと仮定した場合の、 該導体回路 とスルーホールとの間の上方領域、 のいずれか狭い領域を意味し、 図 4に例示し た多層プリント配線板では、 上記 2 ) の領域が A領域となる。
バイァホールがこのような構成を有する場合には、 第一の本発明の多層プリン ト配線板と同様、 ランド径の大きなバイァホールが、 層間樹脂絶縁層の補強材と して役割を果たすこととなり、 層間樹脂絶縁層の機械的強度が向上し、 特に、 バ ィァホール近傍の層間樹脂絶縁層でクラックが発生しにくくなる。 これは、 最外 層のバイァホールとこれに隣接する導体回路との間の導体回路非形成部の下方領 域 (図 4中、 A領域) の一部にバイァホールのランド部分が存在することとなり、 この部分が層間樹脂絶縁層の補強材として役割を果たすこととなるからである。 また、 第二の本発明の多層プリント配線板においても、 スタックビア構造を有 するバイァホールの層数は、 2層以上であれば特に限定されず、 図示した多層プ リント配線板のように 3層であってもよいし、 2層や 4層以上であってもよい。 また、 上記パイァホ ルのランド径は、 第一の本発明の多層プリント配線板と 同様、 少なくとも A領域のバイァホール側の半分の領域に、 少なくとも一つのラ ンド部分が存在するような長さであることが望ましく、 A領域を貫通するような 少なくとも 1つのランド部分が存在するような長さであることがより望ましい。 また、 第二の本発明の多層プリント配線板においても、 バイァホールはスタツ クビア構造を有するように形成されているため、 下層バイァホールの形状は、 フ ィールドビア形状であることが望ましい。
また、 第二の本発明の多層プリント配線板では、 スルーホールの直上にスタツ クビア構造のバイァホールが形成されており、 より接続信頼性に優れる多層プリ ント配線板とするために、 スルーホールには蓋めつき層が形成されていることが 望ましい。 蓋めつき層は、 その表面が平坦であるため、 バイァホールを形成する のに適しているからである。 また、 上記蓋めつき層は、 1層からなるものであつ てもよいし、 2層以上からなるものであってもよい。
また、 スルーホール内には、 樹脂充填材層が形成されていることが望ましい。 樹脂充填材でスルーホール内を充填することが上記蓋めつき層を形成するのに適 しているからである。
なお、 第二の本発明の多層プリント配線板においては、 必ずしも、 全てのスル 一ホールの直上にスタックビア構造のバイァホールが形成されている必要はなく、 その直上に他のバイァホールが積み重ねられていないバイァホールが形成された スルーホールや、 その直上にバイァホールが形成されていないスルーホールが存 在していてもよい。
次に、 第二の本発明の多層プリント配線板を製造する方法について説明する。 第二の本発明の多層プリント配線板は、 上述したように、 スルーホールの直上 にスタックビア構造を有するバイァホールが形成されている点で、 第一の本発明 の多層プリント配線板とは、 その構成を異にする。
従って、 第二の本発明の多層プリント配線板は、 スルーホールの直上にバイァ ホールを形成する以外は、 第一の本発明の多層プリント配線板を製造する方法と 同様の方法で製造することができる。
具体的には、 例えば、 第一の本発明の多層プリント配線板を製造方法の (1 ) および (2 ) の工程において、 基板を挟んだ導体回路間を接続するスルーホール を形成し、 さらに、 必要に応じて、 樹脂充填材層の形成と、 導体回路表面の粗化 処理とを行った後、 スルーホール上に蓋めつき層を形成し、 第一の本発明の多層 プリント配線板を製造方法の (4 ) の工程において、 バイァホール用開口を形成 する際に、 該バイァホール用開口を上記蓋めつき層上に形成する以外は、 第一の 本発明の多層プリント配線板を製造する方法と同様の方法で製造することができ る。
なお、 上記蓋めつき層は、 例えば、 下記 (a ) 〜 (c ) の工程を経ることによ り形成することができる。
即ち、 (a ) 基板にスルーホールを形成し、 該スルーホール内に樹脂充填材層 を形成した後、 樹脂充填材層の露出面を含む基板の表面に、 無電解めつき処理や スパッタリング等を用いて薄膜導体層を形成する。 なお、 無電解めつき処理を用 いる場合には、 被めつき表面に予め触媒を付与しておく。
( b ) 次に、 スルーホール (樹脂充填材層を含む) 上以外の部分に、 めっきレ ジストを形成し、 さらに、 上記薄膜導体層をめつきリードとして電解めつきを行 5。
( c ) ついで、 電解めつき終了後、 めっきレジス トの剥離と該めっきレジスト 下の薄膜導体層の除去とを行うことにより薄膜導体層と電解めつき層との 2層か らなる蓋めつき層を形成することができる。
なお、 触媒の付与から薄膜導体層の除去に至る、 この (a ) 〜 (c ) の工程は、 第一の本発明の多層プリント配線板の (6 ) 〜 (8 ) と同様の方法等を用いて行 うことができる。
また、 1層からなる蓋めつき層を形成する場合には、 例えば、 樹脂充填材層の 露出面を含む基板の表面に触媒を付与した後、 スルーホール上以外の部分にめつ きレジス トを形成し、 その後、 無電解めつき処理と、 めっきレジストの除去を行 えばよい。
次に、 第三の本発明の多層プリント配線板について説明する。
第三の本発明の多層プリント配線板は、 基板上に、 導体回路と層間樹脂絶縁層 とが順次積層され、 層間樹脂絶縁層を挟んだ導体回路間がバイァホールを介して 接続されるとともに、 基板および層間樹脂絶縁層を挟んだ導体回路間がスルーホ ールを介して接続された多層プリント配線板であって、
上記スルーホールの直上に、 スタックビア構造を有するバイァホールが形成さ れるとともに、
上記スタックビア構造を有するバイァホールのうちの少なくとも 1つは、 その ランド径が他のバイァホールのランド径と異なることを特徴とする。
従って、 第三の本 明の多層プリント配線板は、 基板および層間樹脂絶縁層を 挟んだ導体回路間を接続するスルーホールの直上にスタックビア構造を有するバ ィァホールが形成されている点で、 第一の本発明の多層プリント配線板とは、 そ の構成を異にする。
図 5は、 第三の本発明の多層プリント配線板の一実施形態の一部を模式的に示 す部分断面図である。
多層プリント配線板 5 0 0では、 基板および層間樹脂絶縁層を挟んだ導体回路 間を接続するためのスルーホール 1 0 9が形成されており、 スルーホールの直上 にスタックビア構造を有するパイァホール 1 0 7 1〜 1 0 7 2が形成されている。 また、 スタックビア構造のバイァホールを形成するために、 スルーホール 1 0 9 上には、 蓋めつき層 1 1 8が形成されている。 また、 スルーホール 1 0 9内には、 樹脂充填材層 1 1 0が形成されている。
このような構成の多層プリント配線板では、 スルーホールの直上に、 スタック ビア構造を有するバイァホールが形成されているため、 基板および層間樹脂絶縁 層を挟んだ導体回路の配線距離が短くなり、 信号電送時間を短縮することができ るともに、 導体回路の設計の自由度が向上するため、 高密度配線により対応し易 くなる。
また、 第三の本発明の多層プリント配線板において、 スタックビア構造を有す るバイァホールのうちの少なくとも一つは、 そのランド径が他のバイァホールの ランド径と異なる。 具体的には、 例えば、 図 5に示す多層プリント配線板 5 0 0 のように、 内層のバイァホール 1 0 7 2のランド径が最外層のバイァホール 1 0 7 1のランド径よりも大きく、 A領域にバイァホール 1 0 7 2のランド部分 1 0 7 2 aが存在する構成等が挙げられる。
また、 図 5に示す多層プリント配線板 5 0 0では、 2層のバイァホールが形成 されているが、 第三の本発明の多層プリント配線板は、 3層以上のバイァホール がスタックビア構造に形成されていてもよく、 3層のバイァホールがスタックビ ァ構造に形成されている場合の構成は、 例えば、 第一の本発明の多層プリント配 線板と同様の構成等であればよい。 即ち、 内層のバイァホールのランド径が最外 層のパイァホールのランド径ょりも大きく、 A領域にバイァホールのランド部分 が存在する構成や、 最下層のバイァホールのランド径が最外層のバイァホールの ランド径よりも大きい構成、 内層のパイァホールのランド径および最外層のパイ ァホールのランド径の一部が、 それぞれ A領域の異なる部分で最外層のバイァホ ールのランド径ょりも大きい構成等であればよい。
また、 内層のバイァホールのランド径と最下層のバイァホールのランド径とが ともに、 最外層のバイァホールのランド径より大きい構成であってもよい。 なお、 上記 A領域は、 バイァホール近傍の層間樹脂絶縁層のみで構成される領 域であり、 その意味は、 第二の本発明の多層プリント配線板における A領域と同 様である。
バイァホールがこのような構成を有する場合には、 第一の本発明の多層プリン ト配線板と同様、 ランド径の大きなバイァホールが、 層間樹脂絶縁層の補強材と して役割を果たすこととなり、 層間樹脂絶縁層の機械的強度が向上し、 特に、 バ ィァホール近傍の層間樹脂絶縁層でクラックが発生しにくくなる。 これは、 最外 層のバイァホールとこれに隣接する導体回路との間の導体回路非形成部の下方領 域 (図 5中、 A領域) の一部にバイァホールのランド部分が存在することとなり、 この部分が層間樹脂絶縁層の補強材としての役割を果たすこととなるからである。 · また、 第三の本発明の多層プリント配線板においても、 スタックビア構造を有 するバイァホールの層数は、 2層以上であれば特に限定されず、 図示した多層プ リント配線板のように 2層であってもよいし、 3層以上であってもよい。
また、 上記バイァホールのランド径は、 第一の本発明の多層プリント配線板と 同様、 少なくとも A領域のパイァホール側の半分の領域に、 少なくとも一つのラ ンド部分が存在するような長さであることが望ましく、 A領域を貫通するような 少なくとも 1つのランド部分が存在するような長さであることがより望ましい。 また、 第三の本発明の多層プリント配!^板においても、 バイァホールはスタツ クビア構造を有するように形成されているため、 下層バイァホールの形状は、 フ ィールドビア形状であることが望ましい。
また、 第三の本発明の多層プリント配線板では、 スルーホールの直上にスタツ クビア構造のバイァホールが形成されており、 より接続信頼性に優れる多層プリ ント配線板とするために、 スルーホールには蓋めつき層が形成されていることが 望ましい。 蓋めつき層は、 その表面が平坦であるため、 バイァホールを形成する のに適しているからである。 また、 スルーホール内には、 樹脂充填材層が形成されていることが望ましい。 樹脂充填材でスルーホール内を充填することが上記蓋めっき層を形成するのに 適しているからである。
なお、 第三の本発明の多層プリント配線板においては、 必ずしも、 全てのスル 一ホールの直上にスタックビア構造のバイァホールが形成されている必要はなく、 その直上に他のバイァホールが積み重ねられていないバイァホールが形成された スルーホールや、 その直上にバイァホールが形成されていないスルーホールが存 在していてもよい。
次に、 第三の本発明の多層プリント配線板を製造する方法について工程順に説 明する。
( 1 ) まず、 第一の本発明の多層プリント配線板の製造方法の (1 ) の工程と 同様にして、 基板上に導体回路を形成する。
また、 第三の本発明の多層プリント配線板は、 基板および層間樹脂絶縁層を挟 んだ導体回路間を接続するためのスルーホールが形成されているため、 第一の本 発明の多層プリント配線板を製造する方法とは異なり、 この工程では、 スルーホ ールを形成する必要はない。
しかしながら、 第三の本発明の多層プリント配線板は、 基板のみを挟んだ導体 回路間をスルーホールで接続することを排除するものではないから、 この工程で、 必要に応じて基板を挟んだ導体回路間を電気的に接続するスルーホールを形成し てもよい。
また、 導体回路を形成した後、 必要に応じて、 第一の本発明の多層プリント配 線板の製造方法の (2 ) の工程と同様の方法を用いて導体回路の表面に粗化面を 形成してもよい。
( 2 ) 次に、 第一の本発明の多層プリント配線板の製造方法の (3 ) および ( 4 ) の工程と同様の方法を用いて、 導体回路上に熱硬化性樹脂や樹脂複合体か らなる未硬化の樹脂層や、 熱可塑性樹脂からなる樹脂層を形成し、 さらに、 バイ ァホール用開口を形成し、 眉間樹脂絶縁層とする。
さらに、 層間樹脂絶縁層を形成した後、 該層間樹脂絶縁層と基板とを貫通する 貫通孔を形成する。 該貫通孔は、 ドリル加工やレーザ処理等を用いて形成するこ とができる。
( 3 ) 次に、 バイァホール用開口の内壁を含む層間樹脂絶縁層の表面と貫通孔 の内壁とに、 必要に応じて、 酸または酸化剤を用いて粗化面を形成する。
なお、 この粗化面は、 眉間樹脂絶縁層と後工程で形成する薄膜導体層との密着 性を高めるために形成するものであり、 層間樹脂絶縁層と薄膜導体層との間に充 分な密着性がある場合には形成しなくてもよい。
なお、 上記酸や酸化剤としては、 第一の本発明の多層プリント配線板の製造方 法の (5 ) の工程で用いたものと同様のものを用いることができる。
( 4 ) 次に、 バイァホール用開口を設けた層間樹脂絶縁層の表面と貫通孔の内 壁面とに薄膜導体層を形成する。
上記薄膜導体層の形成は、 第一の本発明の多層プリント配線板の製造方法の ( 6 ) の工程で用いた方法と同様の方法、 即ち、 無電解めつき、 スパッタリング、 蒸着等の方法を用いて形成することができる。
また、 貫通孔内にも薄膜導体層を形成し、 スルーホールとした後、 スルーホー ル内を樹脂充填材で充填することが望ましく、 さらに、 この後、 スルーホール上 に樹脂充填材を覆う蓋めつき層を形成することが望ましい。
蓋めつき層を形成することが、 その直上に、 スタックビア構造を有するバイァ ホールを形成するのに適しているからである。
また、 この工程を経て形成するスルーホールは、 基板と層間樹脂絶縁層とを挟 んだ導体回路間を接続するのは勿論のこと、 この 2層の導体回路と基板の両面に 形成された 2層の導体回路との計 4層の導体回路間を接続するものであってもよ い。
( 5 ) 次に、 上記薄膜導体層上の一部にドライフィルムを用いてめっきレジス トを形成し、 その後、 上記薄膜導体層をめつきリードとして電解めつきを行い、 上記めつきレジスト非形成部に電解めつき層を形成する。
ここでは、 貫通孔壁面に形成した薄膜導体層上にも電解めつき層を形成し、 ス ルーホーノレの厚さを厚くしてもよい。
( 6 ) 電解めつき層を形成した後、 めっきレジストを剥離し、 めっきレジス ト の下に存在していた金属からなる薄膜導体層をエッチングにより除去し、 独立し た導体回路とする。
エッチング液としては、 第一の本発明の多層プリント配線板の製造方法の (8 ) の工程で用いたエッチング液と同様のェツチング液を用いることができる。 また、 ここで形成した導体回路において、 基板と層間樹脂絶縁層とを挟んだ導 体回路間はスルーホールにより接続されている。
また、 上記 (5 ) および (6 ) に記載した方法に代えて、 以下の方法を用いる ことにより導体回路を形成してもよい。
即ち、 上記薄膜導体層上の全面に電解めつき層を形成した後、 該電解めつき層 上の一部にドライフィルムを用いてエッチングレジストを形成し、 その後、 エツ チンダレジスト非形成部下の電解めつき層および薄膜導体層をエッチングにより 除去し、 さらに、 エッチングレジストを剥離することにより独立した導体回路を 形成してもよい。
また、 上述したように、 導体回路を形成した後には、 スルーホール内に樹脂充 填材を充填し、 その後、 スルーホール (樹脂充填材層を含む) 上に蓋めつき層を 形成することが望ましい。
なお、 上記蓋めつき層は、 例えば、 下記 (a ) 〜 (c ) の工程を経ることによ り形成することができる。
即ち、 (a ) 基板と層間樹脂絶縁層とを貫通するスルーホールを形成し、 該ス ルーホール内に樹脂充填材層を形成した後、 樹脂充填材層の露出面を含む配線板 の表面に、 無電解めつき処理やスパッタリング等を用いて薄膜導体層を形成する。 なお、 無電解めつき処理を用いる場合は、 被めつき表面に予め触媒を付与してお
( b ) 次に、 スルーホール (樹脂充填材層を含む) 上以外の部分に、 めっきレ ジストを形成し、 さらに、 上記薄膜導体層をめつきリードとして電解めつきを行 う。
( c ) ついで、 電解めつき終了後、 めっきレジス トの剥離と該めっきレジスト 下の薄膜導体層の除去とを行うことにより薄膜導体層と電解めつき層との 2層か らなる蓋めつき層を形成することができる。 '
なお、 触媒の付与から薄膜導体層の除去に至る、 この (a ) 〜 (c ) の工程は、 第一の本発明の多層プリント配線板の (6 ) 〜 (8 ) と同様の方法を用いて行う ことができる。
また、 上記蓋めつき層は、 第二の本発明の多層プリント配線板と同様、 1層か らなるものであってもよい。
( 7 ) この後、 上記 (2 ) 〜 (6 ) の工程を 1回または 2回以上繰り返すこと により、 層間樹脂絶縁層上に最上層の導体回路が形成された基板を作製する。 ま た、 上記 (2 ) 〜 (6 ) の工程を何回繰り返すかは、 多層プリント配線板の設計 に応じて適宜選択すればよい。
ここで、 めっきレジストを形成する際には、 スルーホールの直上にバイァホー ルを形成することができるように、 めっきレジストを形成する。 また、 所望のラ ンド径を有するバイァホールを形成することができるようにめつきレジストを形 成する。 即ち、 この階層において、 ランド径の大きなバイァホールを形成するの であれば、 めっきレジスト非形成部の幅を大きくしておけばよい。
また、 バイァホールを形成する際に、 そのバイァホールをフィールドビア構造 とすることが望ましい。 具体的には、 バイァホール用開口を電解めつきで充填し てフィールドビア構造としてもよく、 一旦、 その上面に窪みを有するバイァホー ルを形成し、 その後、 この窪みに導電性ペーストを充填してフィールドビア構造 としてもよい。
また、 上面に窪みを有するバイァホールを形成した後、 その窪みに樹脂充填材 等を充填し、 さらに、 その上に蓋めつき層を形成して上面が平坦なバイァホール としてもよレ、。
フィールドビア構造のバイァホールを電解めつき時に形成する場合は、 第一の 本発明の多層プリント配線板の製造方法の (7 ) の工程で用いる電解めつき液と 同様の電解めつきを用いることが望ましい。
( 8 ) 次に、 第一の本発明の多層プリント配線板の製造方法の (1 0 ) および
( 1 1 ) の工程と同様の方法を用いて、 ソルダーレジスト層を形成し、 さらに、 半田バンプや B G A、 P G A等を形成して多層プリント配線板とする。
次に、 第四の本発明の多層プリント配線板について説明する。
第四の本発明のプリント配線板は、 基板上に、 導体回路と層間樹脂絶縁層とが 順次積層され、 上記層間樹脂絶縁層を挟んだ導体回路間がパイァホールを介して 接続された多層プリント配線板であって、
上記バイァホールのうち、 階層の異なるパイァホール同士は、 スタックビア構 造となるように形成されるとともに、
上記階層の異なるバイァホールのうちの少なくとも 1つは、 そのランドが、 こ れらスタックビア構造のバイァホールの周囲に形成された導体回路非形成領域に 拡大して形成されていることを特徴とする。
即ち、 第四の本発明の多層プリント配線板においては、 拡大形成されたバイァ ホールのランドにより導体回路非形成領域が補強されるように、 または、 導体回 路非形成領域がバイァホールおよびパイァホールのランドで埋められるようにバ ィァホールが形成されている。
第四の本発明の多層プリント配線板では、 階層の異なるバイァホール同士がス タックビア構造となるように形成されている。
このように、 スタックビア構造となるようにバイァホールが形成されている場 合、 配線距離が短くなるため、 信号電送時間を短縮することができるともに、 導 体回路の設計の自由度が向上するため、 高密度配線により対応し易くなる。 また、 上記多層プリント配線板において、 階層の異なるバイァホールのうちの 少なくとも一つは、 そのランドが、 これらスタックビア構造のバイァホールの周 囲に形成された導体回路非形成領域を補強するように、 または、 導体回路非形成 領域を埋めるように拡大して形成されている。
バイァホールがこのような構成を有する場合、 パイァホールおょぴそのランド 、 層間樹脂絶縁層の補強材として役割を果たすこととなり、 層間樹脂絶縁層の 機械的強度が向上し、 特に、 バイァホール近傍の層間樹脂絶縁層でクラックが発 生しにくい。
次に、 第四の本発明の多層プリント配線板について、 図面を参照しながら説明 する。 第四の本発明の多層プリント配線板の実施形態の例としては、 例えば、 第 一の本発明の多層プリント配線板を説明する際に参照した図 1〜図 3に部分断面 図で示すような形態等が挙げられる。 従って、 ここでは、 図 1〜図 3を参照しな がら第四の本発明の多層プリント配線板について説明することとする。 第四の本発明の多層プリント配線板では、 階層の異なるバイァホールのうちの 少なくとも 1つは、 そのランドが、 これらスタックビア構造のパイァホールの周 囲に形成された導体回路非形成領域に拡大して形成されている。
具体的には、 例えば、 図 1 ( a ) および (b ) に示すように、 内層のバイァホ ール 1 0 7 2のランドが最外層のバイァホール 1 0 7 1のランドよりも大きくな るように拡大形成されている。 この場合、 各階層のそれぞれのバイァホー Λ ^は、 平面視した際の形状が円形状であり、 かつ、 同心円状となるように形成されてい る。
また、 例えば、 図 2 ( a ) および (b ) に示すように、 最下層のバイァホール 1 0 7 3のランドが最外層のバイァホール 1 0 7 1のランドよりも大きくなるよ うに拡大形成されていてもよい。 この場合も、 各階層のそれぞれのバイァホール は、 平面視した際の形状が円形状であり、 かつ、 同心円状となるように形成され ている。
さらには、 図 3 ( a ) および (b ) に示すように、 内層のバイァホーノレ 1 0 7 2のランドおよび最下層のパイァホール 1 0 7 3のランドの一部が、 それぞれ最 外層のバイァホール 1 0 7 1とこれに隣接する導体回路 1 0 5 aとの間の導体回 路非形成部の下方領域 (図中、 A領域) の異なる部分で最外層のバイァホール 1 0 7 1のランドよりも大きくなるように拡大形成されていてもよい。 この場合、 各階層のそれぞれのバイァホールは、 平面視した際の形状が円形状であるが、 そ の中心は異なる位置、 即ち、 内層のバイァホール外縁の中心と最下層のバイァホ ール外縁の中心とが、 最外層のバイァホール外縁の中心を挟んだ反対側の位置に 形成されている。 なお、 バイァホールを平面視した際の内層のバイァホール外縁 の中心およぴ最下層のバイァホール外縁の中心は、 最外層のバイァホール外縁の 中心を挟んだ反対側の位置以外の位置にあってもよい。
このように、 スタックビア構造を有するバイァホールのうちの少なくとも一つ のランドが拡大形成されている場合、 最外層のバイァホールとこれに隣接する導 体回路との間の導体回路非形成部の下方領域 (A領域) の一部に、 層間樹脂絶縁 層 1 0 2だけでなく、 バイァホールのランド部分 1 0 7 2 a、 1 0 7 3 aが存在 することとなる。 この場合、 スタックビア構造のバイァホール全体で、 上述した 役割おょぴ効果を得ることができる。 即ち、 バイァホールおよびそのランド部分 が層間樹脂絶縁層の補強材としての役割を果たすため、 A領域の機械的強度が向 上し、 クラックの発生や、 導体回路やバイァホールと層間樹脂絶縁層との間での 剥離の発生を防止することができる。
なお、 図 1〜 3において、 1 0 1は基板、 1 1 4はソルダーレジスト層、 1 1
7は半田バンプである。
また、 バイァホールの形状は、 図 1〜3に示した形状に限定されるわけではな く、 図示していないが、 例えば、 内層のバイァホール 1 0 7 2のランドと最下層 のバイァホール 1 0 7 3のランドとが、 ともに最外層のバイァホールのランドよ りも大きくなるように拡 形成されていてもよい。
また、 各階層のパイァホールのランド径はそれぞれが互いに異なっていてもよ い。
また、 上述した例では、 各階層のバイァホールを平面視した際の形状は、 円形 状であつたが、 バイァホールを平面視した際の形状は、 これに限定されず、 例え ば、 楕円形状や矩形状等であってもよい。
また、 第四の本発明の多層プリント配線板において、 スタックビア構造を有す るパイァホールの層数は、 2層以上であれば特に限定されず、 図示した多層プリ ント配線板のように 3層であってもよいし、 2層や 4層以上であってもよい。 また、 拡大して形成されたバイァホールのランドの一部は、 スタックビア構造 のバイァホールの周辺に形成された導体回路非形成領域を平面視した際に、 上記 導体回路非形成領域の幅の 1 Z 2以上の領域に存在していることが望ましく、 上 記導体回路非形成領域の全部に存在していることがより望ましい。
このような領域に、 そのランドの一部が存在するようにバイァホールを拡大形 成することにより、 上記導体回路非形成領域をより確実に補強すること、 または、 上記導体回路非形成領域をパイァホールおよびそのランドで確実に埋めることが できるからである。
なお、 図 1〜図 3に示す多層プリント配線板の上述した以外の部分の構成につ いては、 第一の本発明の多層プリント配線板と同様であるため、 その説明を省略 することとする。 また、 第四の本発明の多層プリント配線板においては、 全ての階層の異なるバ ィァホール同士がスタックビア構造となるように形成されているわけではなく、 他のパイァホールが積み重ねられることのないバイァホールが存在してもよい。 次に、 第四の本発明の多層プリント配線板を製造する方法について説明する。 第四の本発明の多層プリント配線板は、 上述したように、 階層の異なるバイァ ホールのうちの少なくとも 1つは、 そのランドが、 これらスタックビア構造のバ ィァホールの周囲に形成された導体回路非形成領域に拡大して形成されている点 で、 第一の本発明の多層プリント配線板とは、 その構成を異にする。
従って、 第四の本発明の多層プリント配線板は、 階層の異なるバイァホールの うちの少なくとも 1つのバイァホールのランドを導体回路非形成領域に拡大して 形成する以外は、 第一の本発明の多層プリント配線板を製造する方法と同様の方 法で製造することができる。
具体的には、 例えば、 第一の本発明の多層プリント配線板の製造方法の (7 ) 、 ( 9 ) の工程において、 バイァホールのランドを拡大形成する場合には、 めっき レジス トを形成する際に、 めっきレジストの非形成部の大きさを大きくする以外 は、 第一の本発明の多層プリント配線板を製造する方法と同様の方法で製造する ことができる。
なお、 第一の本発明の多層プリント配線板の製造方法の (2 ) の粗化処理工程 において、 形成される粗ィ匕面または粗ィ匕層の凹凸は、 0 . 1〜5 111であること が望ましい。 '
次に、 第五の本発明の多層プリント配線板について説明する。
第五の本発明の多層プリント配線板は、 基板上に、 導体回路と層間樹脂絶縁層 とが順次積層され、 層間樹脂絶縁層を挟んだ導体回路間がバイァホールを介して 接続されるとともに、 基板を挟んだ導体回路間がスルーホールを介して接続され た多層プリント配線板であって、
上記スルーホールの直上に、 スタックビア構造を有するバイァホールが形成さ れるとともに、
上記スタックビア構造を有するバイァホールのうちの少なくとも 1つは、 その ランドが、 これらスタックビア構造のバイァホールの周囲に形成された導体回路 非形成領域に拡大して形成されていることを特徴とする。
従って、 第五の本発明の多層プリント配線板は、 スルーホールの直上にスタツ クビア構造を有するバイァホールが形成されている点で、 第四の本発明の多層プ リント配線板とは、 その構成を異にする。
次に、 第五の本発明の多層プリント配線板について、 図面を参照しながら説明 する。 第五の本発明の多層プリント配線板の実施形態の例としては、 例えば、 第 二の本発明の多層プリント配線板を説明する際に参照した図 4に部分断面図で示 すような形態等が挙げられる。 従って、 ここでは、 図 4を参照しながら第五の本 発明の多層プリント配線板について説明することとする。
第五の本発明の多層プリント配線板において、 スタックビア構造を有するバイ ァホールのうちの少なくとも一つは、 そのランドが、 これらスタックビア構造の バイァホールの周囲に形成された導体回路非形成領域に拡大して形成されている。 即ち、 拡大形成されたバイァホールのランドにより導体回路非形成領域が補強さ れるように、 または、 導体回路非形成領域がバイァホールおよびバイァホールの ランドで埋められるようにパイァホールが形成されている。
具体的には、 例えば、 第四の本発明の多層プリント酉己線板と同様の構成等であ ればよい。 即ち、 図 4に示す多層プリント配線板 4 0 0のように、 内層のバイァ ホール 1 0 7 2のランドが最外層のバイァホール 1 0 7 1のランドよりも大きく なるように拡大形成され、 A領域にバイァホール 1 0 7 2のランド部分 1 0 7 2 aが存在する構成や、 最下層のバイァホールのランドが最外層のバイァホールの ランドよりも大きくなるように拡大形成され、 A領域にバイァホールのランド部 分が存在する構成、 内層のバイァホールのランドおよび最外層のバイァホールの ランドの一部が、 それぞれ A領域の異なる部分で最外層のパイァホールのランド よりも大きくなるように拡大形成された構成等であればよい。
なお、 上記 A領域とは、 スタックビア構造のバイァホールの周囲に形成された 層間樹脂絶縁層のみで構成される導体回路非形成領域であり、 その意味は、 第二 の本発明の多層プリント配線板における A領域と同様である。
また、 内層のバイァホールのランドと最下層のバイァホールのランドとがとも に、 最外層のバイァホールのランドより大きくなるように拡大形成された構成で あってもよい。
バイァホールのランドが拡大形成されている場合には、 第四の本発明の多層プ リント配線板と同様、 バイァホールおよびそのランドが、 層間樹脂絶縁層の補強 材として役割を果たすこととなり、 層間樹脂絶縁層の機械的強度が向上し、 特に、 バイァホール近傍の層間樹脂絶縁層でクラックが発生しにくくなる。 これは、 最 外層のバイァホールとこれに隣接する導体回路との間の導体回路非形成部の下方 領域 (図 4中、 A領域) の一部にバイァホールのランド部分が存在することとな り、 この部分が層間樹脂絶縁層の補強材として役割を果たすこととなるからであ る。
また、 第五の本発明の多層プリント配線板においても、 スタックビア構造を有 するバイァホールの層数は、 2層以上であれば特に限定されず、 図示した多層プ リント配線板のように 3層であってもよいし、 2層や 4層以上であってもよい。 また、 第五の本発明の多層プリント配線板においても、 拡大して形成されたバ ィァホールのランドの一部は、 スタックビア構造のバイァホールの周辺に形成さ れた導体回路非形成領域を平面視した際に、 上記導体回路非形成領域の幅の 1 / 2以上の領域に存在していることが望ましく、 上記導体回路非形成領域の全部に 存在していることがより望ましい。
なお、 図 4に示す多層プリント配線板の上述した以外の部分の構成については、 第二の本発明の多層プリント配線板と同様であるため、 その説明を省略すること とする。
なお、 第五の本発明の多層プリント配線板においては、 必ずしも、 全てのスル 一ホールの直上にスタックビア構造のバイァホールが形成されている必要はなく、 その直上に他のバイァホールが積み重ねられていないバイァホールが形成された スルーホールや、 その直上にパイァホールが形成されていないスルーホールが存 在していてもよい。
次に、 第五の本発明の多層プリント配線板を製造する方法について説明する。 第五の本発明の多層プリント配線板は、 上述したように、 スルーホールの直上 にスタックビア構造を有するバイァホールが形成されている点で、 第四の本発明 の多層プリント配線板とは、 その構成を異にする。 従って、 第五の本発明の多層プリント配線板は、 スルーホールの直上にバイァ ホールを形成する以外は、 第四の本発明の多層プリント配線板を製造する方法と 同様の方法で製造することができる。
具体的には、 例えば、 第四の本発明の多層プリント配線板を製造方法において、 基板を挟んだ導体回路間を接続するスルーホールを形成し、 さらに、 必要に応じ て、 樹脂充填材層の形成と、 導体回路表面の粗化処理とを行った後、 スルーホー ル上に蓋めつき層を形成し、 さらに、 基板上に形成した樹脂層にバイァホール用 開口を形成する際に、 該バイァホール用開口を上記蓋めつき層上に形成する以外 は、 第四の本発明の多層プリント配線板を製造する方法と同様の方法で製造する ことができる。
また、 蓋めつき層は、 第二の本発明の多層プリント配線板の製造方法における 蓋めつき層形成工程と同様の工程を経ることにより形成することができる。 次に、 第六の本発明の多層プリント配線板について説明する。
第六の本発明の多層プリント配線板は、 基板上に、 導体回路と眉間樹脂絶縁層 とが順次積層され、 層間樹脂絶縁層を挟んだ導体回路間がバイァホールを介して 接続されるとともに、 基板および層間樹脂絶縁層を挟んだ導体回路間がスルーホ ールを介して接続された多層プリント配線板であって、
上記スルーホールの直上に、 スタックビア構造を有するバイァホールが形成さ れるとともに、
上記スタックビア構造を有するバイァホールのうちの少なくとも 1つは、 その ランドが、 これらスタックビア構造のバイァホールの周囲に形成された導体回路 非形成領域に拡大して形成されていることを特徴とする。
従って、 第六の本発明 多層プリント配線板は、 基板および層間樹脂絶縁層を 挟んだ導体回路間を接続するスルーホールの直上にスタックビア構造を有するバ ィァホールが形成されている点で、 第四の本発明の多層プリント配線板とは、 そ の構成を異にする。
次に、 第六の本発明の多層プリント配線板について、 図面を参照しながら説明 する。 第六の本発明の多層プリント配線板の実施形態の例としては、 例えば、 第 三の本努明の多層プリント配線板を説明する際に参照した図 5に部分断面図で示 すような形態等が挙げられる。 従って、 ここでは、 図 5を参照しながら第六の本 発明の多層プリント配線板について説明することとする。
また、 第六の本発明の多層プリント配線板において、 スタックビア構造を有す るバイァホールのうちの少なくとも一つは、 そのランドが、 これらスタックビア 構造のバイァホールの周囲に形成された導体回路非形成領域に拡大して形成され ている。 即ち、 拡大形成されたバイァホールのランドにより導体回路非形成領域 が補強されるように、 または、 導体回路非形成領域がバイァホールおよびバイァ ホールのランドで埋められるようにバイァホールが形成されている。
具体的には、 例えば、 図 5に示す多層プリント配線板 5 0 0のように、 内層の バイァホーノレ 1 0 7 2のランドが最外層のバイァホール 1 0 7 1のランドよりも 大きくなるように拡大形成され、 A領域のバイァホール 1 0 7 2のランド部分 1 0 7 2 aが存在する構成等が挙げられる。
また、 図 5に示す多層プリント配線板 5 0 0では、 2層のバイァホールが形成 されているが、 第五の本発明の多層プリント配線板は、 3層以上のバイァホール がスタックビア構造に形成されていてもよく、 3層のバイァホールがスタックビ ァ構造に形成されている場合の構成は、 例えば、 第四の本発明の多層プリント配 線板と同様の構成等であればよい。 即ち、 内層のバイァホールのランドが最外層 のバイァホールのランドよりも大きくなるように拡大形成され、 A領域にバイァ ホールのランド部分が存在する構成や、 最下層のバイァホールのランドが最外層 のバイァホールのランドよりも大きくなるように拡大形成された構成、 内層のパ ィァホールのランドおよび最外層のバイァホールのランドの一部が、 それぞれ A 領域の異なる部分で最外層のバイァホールのランドよりも大きくなるように拡大 形成された構成等であればよい。
また、 内層のバイァホールのランドと最下層のバイァホールのランドとがとも に、 最外層のバイァホールのランドより大きくなるように拡大形成された構成で あってもよい。
なお、 上記 A領域とは、 スタックビア構造のバイァホールの周囲に形成された 層間樹脂絶縁層のみで構成される導体回路非形成領域であり、 その意味は、 第五 の本発明の多層プリント配線板における A領域と同様である。 バイァホールのランドが拡大形成されている場合には、 第三の本発明の多層プ リント配線板と同様、 バイァホールおょぴそのランドが、 層間樹脂絶縁層の補強 材として役割を果たすこととなり、 層間樹脂絶縁層の機械的強度が向上し、 特に、 バイァホール近傍の層間樹脂絶縁層でクラックが発生しにくくなる。 これは、 最 外層のバイァホールとこれに隣接する導体回路との間の導体回路非形成部の下方 領域 (図 5中、 A領域) の一部にバイァホールのランド部分が存在することとな り、 この部分が層間樹脂絶縁層の補強材としての役割を果たすこととなるからで める。
また、 第六の本発明の多層プリント配線板においても、 スタックビア構造を有 するバイァホールの層数は、 2層以上であれば特に限定されず、 図示した多層プ リント配線板のように 2層であってもよいし、 3層以上であってもよい。
また、 第六の本発明の多層プリント配線板においても、 拡大して形成されたバ ィァホールのランドの一部は、 スタックビア構造のバイァホールの周辺に形成さ れた導体回路非形成領域を平面視した際に、 上記導体回路非形成領域の幅の 1 / 2以上の領域に存在していることが望ましく、 上記導体回路非形成領域の全部に 存在していることがより望ましい。
なお、 図 5に示す多層プリント配線板の上述した以外の部分の構成については、 第三の本発明の多層プリント配線板と同様であるため、 その説明を省略すること とする。
なお、 第六の本発明の多層プリント配線板においては、 必ずしも、 全てのスル 一ホールの直上にスタックビア構造のバイァホールが形成されている必要はなく、 その直上に他のバイァホールが積み重ねられていないバイァホールが形成された スルーホールや、 その直上にバイァホールが形成されていないスルーホールが存 在していてもよい。
次に、 第六の本発明の多層プリント配線板を製造する方法について説明する。 第六の本発明の多層プリント配線板は、 階層の異なるバイァホールのうちの少 なくとも 1つのバイァホールのランドを導体回路非形成領域に拡大して形成する 以外は、 第三の本発明の多層プリント配線板の製造方法と同様の方法により製造 することができる。 具体的には、 第三の本発明の多層プリント配線板の製造方法の (7 ) の工程に おいて、 めっきレジス トを形成する際には、 スルーホールの直上にバイァホール を形成することができるように、 めっきレジストを形成するとともに、 バイァホ ールのランドを拡大形成する場合には、 めっきレジス トを形成する際に、 めっき レジスト非形成部の大きさを大きくする以外は、 第三の本発明の多層プリント配 線板を製造する方法と同様の方法で製造することができる。
次に、 第七の本発明の多層プリント配線板について説明する。
第七の本究明のプリント配線板は、 基板上に、 導体回路と層間樹脂絶縁層とが 順次積層され、 上記層間樹脂絶縁層を挟んだ導体回路間がバイァホールを介して 接続され、 さらに、 最外層にソルダーレジスト層が形成された多層プリント配線 板であって、
上記バイァホールのうち、 階層の異なるバイァホール同士は、 スタックビア構 造となるように形成され、
上記層間樹脂絶縁層のうち、 最外層の層間樹脂絶縁層の線膨張係数は、 他の層 間樹脂絶縁層の線膨張係数よりも小さいか、 または、 他の層間樹脂絶縁層の線膨 張係数と同じであることを特徴とする。
第七の本発明の多層プリント配線板では、 最外層の層間樹脂絶縁層の線膨張係 数が、 他の層間樹脂絶縁層の線膨張係数よりも小さい。 従って、 スタックビア構 造に形成されたバイァホールの最上段のバイァホールにおいて、 層間樹脂絶縁層 の線膨張係数との差に起因して発生する応力が小さく、 最外層の層間樹脂絶縁層 はクラックが発生しにくい。
加えて、 第七の本発明の多層プリント配線板では、 階層の異なるバイァホール 同士がスタックビア構造となるように形成されている。 従って、 上述したように、 導体回路の配線距離が短くなり、 信号電送時間を短縮することができるため多層 プリント配線板の高速化に対応することができるともに、 導体回路の設計の自由 度が向上するため、 高密度配線にも対応することができる。
また、 第七の本発明の多層プリント配線板において、 最外層以外の層間樹脂絶 縁層 (上記他の眉間樹脂絶縁層) の線膨張係数が小さい場合には、 上記最外層の 層間樹脂絶縁層の線膨張係数と上記他の層間樹脂絶縁層とが同じであってもよい。 この場合、 最外層の層間樹脂絶縁層を含め、 全ての層間樹脂絶縁層 発生しにくいからである。
第七の本発明の多層プリント配線板では、 基板上に、 導体回路と層間樹脂絶縁 層とが順次積層され、 上記層間樹脂絶縁層を挟んだ導体回路間がバイァホールを 介して接続され、 さらに、 最外層にソルダーレジス ト層が形成されている。
上記基板としては、 例えば、 ガラスエポキシ基板、 ポリイミド基板、 ビスマレ イミ ドートリァジン基板、 フッ素樹脂基板等の絶縁性基板が挙げられる。
また、 上記導体回路は、 その材質が、 例えば、 C u、 N i、 P、 P d、 C o、 W、 これらの合金等であり、 めっき処理等により形成されている。 なお、 具体的 な導体回路の形成方法については、 後に詳述する。
上記基板には、 その両面に積層された導体回路同士を接続するスルーホールが 形成されていてもよく、 該スルーホール内には、 樹脂充填材層が形成されている ことが望ましい。
また、 上記多層プリント配線板においては、 後述するスタックビア構造のバイ ァホールがスルーホールの直上に形成されていてもよく、 この場合には、 スルー ホール内に樹脂充填材層が形成され、 該スルーホール上に蓋めつき層が形成され ていることが望ましい。 蓋めつき層を形成することにより、 バイァホールとスル 一ホールとの接続信頼性が優れたものとなるからである。
上記層間樹脂絶縁層は、 例えば、 熱硬化性樹脂、 感光性樹脂、 熱可塑性樹脂、 熱硬化性樹脂と熱可塑性樹脂との樹脂複合体、 熱硬化性樹脂と感光性樹脂との樹 脂複合体等を含む樹脂組成物により形成されている。
上記熱硬化性樹脂の具体例としては、 例えば、 エポキシ樹脂、 フエノール樹脂、 ポリイミ ド樹脂、 ポリエステノレ樹脂、 ビスマレイミ ド樹脂、 ポリオレフイン系榭 月旨、 ポリフエ二レンエーテル樹脂等が挙げられる。
上記エポキシ樹脂としては、 例えば、 クレゾールノポラック型エポキシ樹脂、 ビスフエノール A型エポキシ樹脂、 ビスフエノール F型エポキシ樹脂、 フエノー ルノポラック型ェポキシ樹脂、 アルキルフエノールノポラック型ェポキシ樹脂、 ビフエノール F型エポキシ樹脂、 ナフタレン型エポキシ樹脂、 ジシクロペンタジ ェン型エポキシ樹脂、 フエノール類とフエノール性水酸基を有する芳香族アルデ ヒドとの縮合物のエポキシ化物、 トリグリシジルイソシァヌレート、 脂環式ェポ キシ樹脂等が挙げられる。 これらは、 単独で用いてもよく、 2種以上併用しても よい。 それにより、 耐熱性等に優れるものとなる。
上記ポリオレフイン系樹脂としては、 例えば、 ポリエチレン、 ポリスチレン、 ポリプロピレン、 ポリイソプチレン、 ポリブタジエン、 ポリイソプレン、 シクロ ォレフィン系樹脂、 これらの樹脂の共重合体等が挙げられる。
上記感光性樹脂としては、 例えば、 アクリル樹脂等が挙げられる。
また、 上記した熱硬化性榭脂に感光性を付与したものも感光性樹脂として用い ることができる。 具体例としては、 例えば、 熱硬化性樹脂の熱硬化基 (例えば、 エポキシ樹脂におけるエポキシ基) にメタクリル酸ゃァクリル酸等を反応させ、 アクリル基を付与したもの等が挙げられる。
上記熱可塑性樹脂としては、 例えば、 フエノキシ樹脂、 ポリエーテルスルフォ ン、 ポリスルフォン等挙げられる。
上記熱硬化性樹脂と熱可塑性樹脂との樹脂複合体としては、 例えば、 上記した 熱硬化性樹脂と上記した熱可塑性樹脂とを含むものが挙げられる。 なかでも、 熱 硬化性樹脂としてエポキシ樹脂および/またはフエノール樹脂を含み、 熱可塑性 樹脂としてフエノキシ樹脂および Zまたはポリエーテルスルフォン (P E S ) を 含むものが望ましい。
また、 上記感光性樹脂と熱可塑性樹脂との複合体としては、 例えば、 上記した 感光性樹脂と上記した熱可塑性樹脂とを含むものが挙げられる。
また、 上記樹脂組成物の一例としては、 粗化面形成用樹脂組成物も挙げられる。 上記粗化面形成用樹脂糸且成物としては、 例えば、 酸、 アルカリおよび酸化剤から 選ばれる少なくとも 1種からなる粗化液に対して難溶性の未硬化の耐熱性樹脂マ トリックス中に、 酸、 アルカリおよび酸化剤から選ばれる少なくとも 1種からな る粗化液に対して可溶性の物質が分散されたもの等が挙げられる。
なお、 上記 「難溶性」 および 「可溶性」 という語は、 同一の粗化液に同一時間 浸漬した場合に、 相対的に溶解速度の早いものを便宜上 「可溶性」 といい、 相対 的に溶解速度の遅いものを便宜上 「難溶性」 と呼ぶ。
上記耐熱性樹脂マトリックスとしては、 層間樹脂絶縁層に上記粗化液を用いて 粗化面を形成する際に、 粗化面の形状を保持できるものが好ましく、 例えば、 熱 硬化性樹脂、 熱可塑性樹脂、 これらの複合体等が挙げられる。 また、 感光性榭月旨 であってもよい。 バイァホール用開口を形成する際に、 露光現像処理により開口 を形成することができるからである。
上記熱硬化性樹脂としては、 例えば、 エポキシ樹脂、 フエノール樹脂、 ポリイ ミド樹脂、 ポリオレフイン樹脂、 フッ素樹脂等が挙げられる。 また、 これらの熱 硬化性樹脂に感光性を付与した樹脂、 即ち、 メタクリル酸やアクリル酸等を用い、 熱硬化基を (メタ) ァクリノレイヒ反応させた樹脂を用いてもよい。 具体的には、 ェ ポキシ樹脂の (メタ) アタリレートが望ましく、 さらに、 1分子中に、 2個以上 のエポキシ基を有するエポキシ樹脂がより望ましい。
上記熱可塑性樹脂としては、 例えば、 フエノキシ樹脂、 ポリエーテルスルフォ ン、 ポリスノレフォン、 ポリフエ二レンス/レフオン、 ポリフエ二レンサ /レフアイ ド、 ポリフエニルエーテル、 ポリエーテルイミド等が挙げられる。 これらは単独で用 いてもよいし、 2種以上併用してもよい。
上記可溶性の物質としては、 例えば、 無機粒子、 樹脂粒子、 金属粒子、 ゴム粒 子、 液相樹脂および液相ゴム等が挙げられる。 これらは、 単独で用いてもよいし、
2種以上併用してもよい。
上記無機粒子としては、 例えば、 アルミナ、 水酸化アルミェゥム等のアルミ二 ゥム化合物;炭酸カルシウム、 水酸化カルシウム等のカルシウム化合物;炭酸力 リゥム等の力リゥム化合物;マグネシア、 ドロマイト、 塩基性炭酸マグネシウム、 タルク等のマグネシウム化合物;シリカ、 ゼォライト等のケィ素化合物等が挙げ られる。 これらは単独で用いてもよいし、 2種以上併用してもよい。
上記アルミナ粒子は、 ふつ酸で溶解除去することができ、 炭酸カルシウムは塩 酸で溶解除去することができる。 また、 ナトリウム含有シリカやドロマイトはァ ルカリ水溶液で溶解除去することができる。
上記樹脂粒子としては、 例えば、 熱硬化性樹脂、 熱可塑性樹脂等からなるもの が挙げられ、 酸、 アルカリおよび酸化剤から選ばれる少なくとも 1種からなる粗 化液に浸漬した場合に、 上記耐熱性樹脂マトリックスよりも溶解速度の早いもの であれば特に限定されず、 具体的には、 例えば、 ァミノ樹脂 (メラミン樹脂、 尿 素樹脂、 グアナミン樹脂等) 、 エポキシ樹脂、 フ ノール樹脂、 フエノキシ樹脂、 ポリイミ ド樹脂、 ポリフエ-レン樹脂、 ポリオレフイン樹脂、 フッ素樹脂、 ビス マレイミドートリアジン樹脂等が挙げられる。 これらは、 単独で用いてもよく、
2種以上併用してもよい。
なお、 上記樹脂粒子は予め硬化処理されていることが必要である。 硬化させて おかないと上記樹脂粒子が樹脂マトリックスを溶解させる溶剤に溶解してしまう ため、 均一に混合されてしまい、 酸や酸化剤で樹脂粒子のみを選択的に溶解除去 することができないからである。
上記金属粒子としては、 例えば、 金、 銀、 銅、 スズ、 亜鉛、 ステンレス、 アル ミニゥム、 ニッケル、 鉄、 鉛等が挙げられる。 これらは、 単独で用いてもよく、
2種以上併用してもよい。
また、 上記金属粒子は、 絶縁性を確保するために、 表層が樹脂等により被覆さ れていてもよい。
また、 このような樹脂組成物として、 熱硬化性樹脂を含む樹脂組成物を用いる 場合には、 ガラス転移温度が 1 8 0 °C以下のものを用いることが望ましい。
ガラス転移温度が 1 8 0 °Cを超える樹脂組成物では、 加熱硬化時の温度が 2 0 0 °Cを超えるため、 加熱時に基板の反りや溶解時の不都合が発生することがある からである。
また、 上記多層プリント配線板において、 最外層の層間樹脂絶縁層の線膨張係 数は、 他の層間樹脂絶縁層の線膨張係数よりも小さいか、 または、 他の層間樹月旨 絶縁層の線膨張係数と同じである。
従って、 第七の本発明の多層プリント配線板では、 最外層の層間樹脂絶縁層の 線膨張係数と他の層間樹脂絶縁層の線膨張係数とが、 上記した関係を有するよう な層間樹脂絶縁層を形成することができる樹脂組成物を選択する。
このような層間樹脂絶縁層が形成された多層プリント配線板では、 スタックビ ァ構造のバイァホール、 特に、 最上段のバイァホールに応力が発生しにくいため、 層間樹脂絶縁層にクラックが発生しにくく、 接続信頼性に優れる。
また、 上記多層プリント配線板では、 階層の異なるバイァホール同士がスタツ クビア構造となるように形成されている。 スタックビア構造のパイァホールでは、 信号伝送時間を短縮することができる ため多層プリント配線板の高速化に対応し易く、 また、 導体回路の設計の自由度 が高いため、 高密度配線に対応し易い。
また、 上記スタックビア構造に形成されたバイァホールにおいて、 このうちの 少なくとも 1つのバイァホールは、 そのランド径が他のバイァホールのランド径 と異なることが望ましい。
バイァホールがこのような構成を有する場合、 ランド径の大きなバイァホール 力 層間樹脂絶縁層の補強材の役割を果たすこととなり、 層間樹脂絶縁層の機械 的強度が向上し、 バイァホール近傍の層間樹脂絶縁層でクラックがより発生しに くくなるからである。
また、 上記多層プリント配線板のバイァホールの形状は、 フィールドビア形状 であることが望ましい。 フィールドビア形状のパイァホールは、 その上面が平坦 であるため、 スタックビア構造のバイァホールを形成するのに適しているからで ある。
また、 上記バイァホールは、 上記導体回路同様、 その材質が、 例えば、 C u、 N i、 P、 P d、 C o、 W、 これらの合金等であり、 めっき処理等により形成さ れている。 なお、 具体的なバイァホールの形成方法については、 後に詳述する。 なお、 第七の本発明の多層プリント配線板においては、 全ての階層の異なるバ ィァホールがスタックビア構造を有しているわけではなく、 他のパイァホールが 積み重ねられることのないパイァホールが存在してもよい。
次に、 第七の本発明の多層プリント配線板を製造する方法について工程順に説 明する。
( 1 ) まず、 上記した樹脂基板や、 その両面に銅箔を張り付けた銅張積層板等 を出発材料とし、 基板上に導体回路を形成する。
具体的には、 例えば、 基板の両面に無電解めつき処理等を施すことによりベタ の導体層を形成した後、 該導体層上に導体回路パターンに対応したエッチングレ ジストを形成し、 その後、 エッチングを行うことにより形成すればよい。
また、 銅張積層板をベタの導体層が形成された基板として用いてもよい。 また、 基板の両面に形成された導体回路間を接続するスルーホールを形成する 場合には、 予め、 基板に貫通孔を形成しておき、 該貫通孔の壁面にも無電解めつ き処理を施すことにより、 基板を挟んだ導体回路間を接続するスルーホールを形 成する。
また、 スルーホールを形成した後には、 該スルーホール内に樹脂充填材を充填 することが望ましい。 このとき、 導体回路非形成部にも樹脂充填材を充填するこ とが望ましい。
上記樹脂充填材としては、 例えば、 エポキシ樹脂と硬化剤と無機粒子とを含む 樹脂組成物等が挙げられる。
また、 スルーホール内や、 導体回路非形成部に樹脂充填材を充填する場合には、 予め、 スルーホールの壁面や導体回路の側面に粗化処理を施しておいてもよい。 樹脂充填材とスルーホール等との密着性が向上するからである。
なお、 粗化処理方法としては、 後述する (2 ) の工程で用いる方法と同様の方 法を用いることができる。
また、 上記スルーホール上に蓋めつき層を形成する場合、 該蓋めっき層は、 例 えば、 下記 (a ) 〜 (c ) の工程を経ることにより形成することができる。
即ち、 (a ) 上記した工程を経て、 その内部に樹脂充填材層を有するスルーホ ールを形成した後、 樹脂充填材層の露出面を含む基板の表面に、 無電解めつき処 理ゃスパッタリング等を用いて薄膜導体層を形成する。 なお、 無電解めつき処理 を用いる場合には、 被めつき表面に予め触媒を付与しておく。
( b ) 次に、 スルーホール (樹脂充填材層を含む) 上以外の部分に、 めっきレ ジストを形成し、 さらに、 上記薄膜導体層をめつきリードとして電解めつきを行 ラ。
( c ) ついで、 電解めつき終了後、 めっきレジス トの剥離と該めっきレジスト 下の薄膜導体層の除去とを行う。
このような (a ) 〜 (c ) の工程を経ることにより薄膜導体層と電解めつき層 との 2層からなる蓋めつき層を形成することができる。
なお、 触媒の付与から薄膜導体層の除去に至る、 この (a ) 〜 (c ) の工程は、 後述する (6 ) 〜 (8 ) の工程で用いる方法と同様の方法等を用いて行うことが できる。 また、 1層からなる蓋めつき層を形成する場合には、 例えば、 樹脂充填材層の 露出面を含む基板の表面に触媒を付与した後、 スルーホール上以外の部分にめつ きレジス トを形成し、 その後、 無電解めつき処理と、 めっきレジストの除去とを 行えばよい。
( 2 ) 次に、 必要に応じて、 導体回路の表面の粗化処理を行う。 粗化処理方法 としては、 例えば、 黒化 (酸化) 一還元処理、 有機酸と第二銅錯体とを含む混合 溶液等を用いたエッチング処理、 C u _ N i — P針状合金めつきによる処理等を 用いることができる。 この工程で行う粗化処理は、 後工程を経て形成する層間樹 脂絶縁層との密着性を確保するために行うものであり、 導体回路と層間樹脂絶縁 層との密着性が高い場合には、 この工程は行わなくてもよい。
( 3 ) 次に、 導体回路上に熱硬化性樹脂や樹脂複合体からなる未硬化の樹脂層 を形成するか、 または、 熱可塑性樹脂からなる樹脂層を形成する。
上記未硬化の樹脂層は、 未硬化の樹脂をロールコーター、 カーテンコーター等 により塗布して成形してもよく、 また、 未硬化 (半硬化) の樹脂フィルムを熱圧 着して形成してもよい。 さらに、 未硬化の樹脂フィルムの片面に銅箔等の金属層 が形成された樹脂フィルムを貼付してもよい。
また、 熱可塑性樹脂からなる樹脂層は、 フィルム状に成形した樹脂成形体を熱 圧着することにより形成することが望ましい。
( 4 ) 次に、 その材料として熱硬化性樹脂や、 熱硬化性樹脂を含む樹脂複合体 を用いた層間樹脂絶縁層を形成する場合には、 未硬化の樹脂層に硬化処理を施す とともに、 バイァホール用開口を形成し、 層間樹脂絶縁層とする。
上記パイァホール用開口は、 レーザ処理により形成することが望ましい。 上記 レーザ処理は、 上記硬化処理前に行ってもよいし、 硬化処理後に行ってもよい。 また、 感光性樹脂や、 感光性樹脂を含む樹脂複合体からなる層間樹脂絶縁層を 形成する場合には、 露光、 現像処理を行うことにより、 バイァホール用開口を設 けてもよい。 なお、 この場合、 露光、 現像処理は、 上記硬化処理前に行う。 また、 その材料として熱可塑性樹脂を用いた層間樹脂絶縁層を形成する場合に は、 熱可塑性樹脂からなる樹脂層にレーザ処理によりバイァホール用開口を形成 し、 層間樹脂絶縁層とすることができる。 このとき、 使用するレーザとしては、 例えば、 炭酸ガスレーザ、 エキシマレー ザ、 U Vレーザ、 Y A Gレーザ等が挙げられる。 これらは、 形成するパイァホー ル用開口の形状等を考慮して使い分けてもよい。
上記バイァホール用開口を形成する場合、 マスクを介して、 ホログラム方式の エキシマレーザによるレーザ光照射することにより、 一度に多数のバイァホール 用開口を形成することができる。
また、 短パルスの炭酸ガスレーザを用いて、 バイァホール用開口を形成すると 開口内の樹脂残りが少なく、 開口周縁の樹脂に対するダメ一ジが小さい。
また、 光学系レンズとマスクとを介してレーザ光を照射する場合には、 一度に 多数のバイァホール用開口を形成することができる。
光学系レンズとマスクとを介することにより、 同一強度で、 かつ、 照射角度が 同一のレーザ光を複数の部分に同時に照射することができるからである。
また、 上記層間樹脂絶縁層の厚さは特に限定されないが、 通常、 5〜5 0 /x m が望ましい。 また、 バイァホール用開口の開口径は特に限定されないが、 通常、 4 0〜2 0 0 mが望ましい。
また、 基板と層間樹脂絶縁層とを挟んだ導体回路間を接続するスルーホールを 形成する場合には、 この工程で、 層間樹脂絶縁層と基板とを貫通する貫通孔を形 成しておく。 該貫通孔は、 ドリル加工やレーザ処理等を用いて形成することがで さる。
( 5 ) 次に、 バイァホール用開口の内壁を含む眉間樹脂絶縁層の表面に、 必要 に応じて、 酸または酸化剤を用いて粗化面を形成する。
なお、 この粗化面は、 層間樹脂絶縁層とその上に形成する薄膜導体層との密着 性を高めるために形成するものであり、 層間樹脂絶縁層と薄膜導体層との間に充 分な密着性がある場合には形成しなくてもよい。 また、 基板と層間樹脂絶縁層と を貫通する貫通孔を形成した場合には、 その壁面に粗化面を形成してもよい。 上記酸としては、 硫酸、 硝酸、 塩酸、 リン酸、 蟻酸等が挙げられ、 上記酸化剤 としては、 クロム酸、 クロム硫酸、 過マンガン酸ナトリウム等の過マンガン酸塩 等が挙げられる。
また、 粗化面を形成した後には、 アルカリ等の水溶液や中和液等を用いて、 層 間樹脂絶縁層の表面を中和することが望ましい。 次工程に、 酸や酸化剤の影響を 与えないようにすることができるからである。
また、 上記粗化面の形成は、 プラズマ処理等を用いて行ってもよい。
( 6 ) 次に、 バイァホール用開口を設けた層間樹脂絶縁層の表面に薄膜導体層 を形成する。
上記薄膜導体層は、 無電解めつき、 スパッタリング、 蒸着等の方法を用いて形 成することができる。 なお、 層間樹脂絶縁層の表面に粗化面を形成しなかった場 合には、 上記薄膜導体層は、 スパッタリングにより形成することが望ましい。 なお、 無電解めつきにより薄膜導体層を形成する場合には、 被めつき表面に、 予め、 触媒を付与しておく。 上記触媒としては、 例えば、 塩化パラジウム等が挙 げられる。
上記薄膜導体層の厚さは特に限定されないが、 該薄膜導体層を無電解めつきに より形成した場合には、 0 . 6〜1 . 2 πιが望ましく、 スパッタリングにより 形成した場合には、 0 . 1〜1 . 0 mが望ましい。
また、 上記 (4 ) の工程で、 基板と層間樹脂絶縁層とを貫通する貫通孔を形成 した場合には、 該貫通孔にも薄膜導体層を形成し、 スルーホールとする。 なお、 この場合には、 スルーホール内に樹脂充填材層を形成することが望ましく、 その 後、 スルーホール上に蓋めつき層を形成してもよい。
なお、 このようにして形成するスルーホールは、 基板と層間樹脂絶縁層とを挟 んだ導体回路間を接続するのは勿論のこと、 この 2層の導体回路と基板の両面に 形成された 2層の導体回路との計 4層の導体回路間を接続するものであってもよ レ、。
( 7 ) 次に、 上記薄膜導体層上の一部にドライフィルムを用いてめっきレジス トを形成し、 その後、 上記薄膜導体層をめつきリードとして電解めつきを行い、 上記めつきレジスト非形成部に電解めつき層を形成する。
ここでは、 所望のランド径を有するバイァホールを形成することができるよう にめつきレジストを形成する。 即ち、 この階層において、 ランド径の大きなバイ ァホールを形成するのであれば、 めっきレジスト非形成部の幅を大きくしておけ ばよい。 また、 この工程では、 バイァホール用開口を電解めつきで充填しておき、 後ェ 程を経て形成されるバイァホールの形状をフィールドビア形状とすることが望ま しい。 フィールドビア形状のバイァホールは、 スタックビア構造とするのに適し ているからである。
また、 この工程では、 一且、 その上面に窪みを有する電解めつき層を形成した 後、 この窪みに導電性ペーストを充填してその上面を平坦にしてもよいし、 ー且、 その上面に窪みを有する電解めつき層を形成した後、 その窪みに樹脂充填材等を 充填し、 さらに、 その上に蓋めつき層を形成してその上面を平坦にしてもよい。 電解めつきで充填する場合は、 例えば、 下記の組成からなる電解めつき液を用 いて、 電解めつき処理を行えばよい。
即ち、 5 0〜3 0 0 g Z 1の硫酸銅、 3 0〜2 0 0 g Z 1の硫酸、 2 5〜9 0 m g / 1の塩素ィオン、 および、 少なくともレベリング剤と光沢剤とからなる 1 ~ 1 0 0 O m g / 1の添加剤を含有する電解めつき液を用いて、 電解めつき処理 を行えばよい。
このような組成の電解めつき液では、 バイァホールの開口径、 樹脂絶縁層の材 質や厚さ、 層間樹脂絶縁層の粗化面の有無等に関係なく、 バイァホール用開口を 充填することができる。
加えて、 上記電解めつき液は、 銅イオンを高濃度で含有しているため、 バイァ ホール用開口部に銅イオンを充分に供給し、 バイァホール用開口部をめつき速度 4 0〜1 0 0 /x mZ時間でめっきすることができ、 電解めつき工程の高速化につ ながる。
また、 上 電解めつき液は、 1 0 0〜2 5 0 g Z 1の硫酸銅、 5 0〜1 5 0 g 1の硫酸、 3 0〜7 O m g / 1の塩素イオン、 および、 少なくともレべリング 剤と光沢剤とからなる 1〜6 0 O m g Z lの添加剤を含有する組成であることが 望ましい。
また、 上記電解めつき液において、 上記添加剤は、 少なくともレべリング剤と 光沢剤とからなるものであればよく、 その他の成分を含有していてもよい。 ここで、 上記レべリング剤としては、 例えば、 ポリエチレン、 ゼラチン、 これ らの誘導体等が挙げられる。 また、 上記光沢剤としては、 例えば、 酸化物硫黄やその関連化合物、 硫化水素 やその関連化合物、 その他の硫黄化合物等が挙げられる。
また、 上記レべリング剤の配合量は、 l〜1000mgZlが望ましく、 上記 光沢剤の配合量は、 0. 1〜: L O OmgZlが望ましい。 また、 両者の酉己合比率 は、 2 : 1〜: L 0 : 1が望ましい。
(8) 次に、 めっきレジストを剥離し、 めっきレジストの下に存在していた薄 膜導体層をエッチングにより除去し、 独立した導体回路とする。 エッチング液と しては、 例えば、 硫酸一過酸化水素水溶液、 過硫酸アンモニゥム等の過硫酸塩水 溶液、 塩化第二鉄、 塩化第二銅、 塩酸等が挙げられる。 また、 エッチング液とし て第二銅錯体と有機酸とを含む混合溶液を用いてもよい。
また、 上記 (7) および (8) に記載した方法に代えて、 以下の方法を用いる ことにより導体回路を形成してもよい。
即ち、 上記薄膜導体層上の全面に電解めつき層を形成した後、 該電解めつき層 上の一部にドライフィルムを用いてエッチングレジストを形成し、 その後、 エツ チンダレジスト非形成部下の電解めつき層および薄膜導体層をエッチングにより 除去し、 さらに、 エッチングレジストを剥離することにより独立した導体回路を 形成してもよい。
(9) この後、 上記 (3) 〜 (8) の工程を 1回または 2回以上繰り返すこと により、 層間樹脂絶縁層上に最上層の導体回路が形成された基板を作製する。 な お、 上記 (3) 〜 (8) の工程を何回繰り返すかは、 多層プリント配線板の設計 に応じて適宜選択すればよい。
ここでは、 バイァホールがスタックビア構造となるように、 バイァホールの直 上にバイァホールを形成する。 また、 上記 (7) および (8) の工程において、 基板と層間樹脂絶縁層とを貫通孔するスルーホールを形成した場合には、 このス ルーホール上にスタックビア構造のバイァホールを形成してもよい。
また、 スタックビア構造のバイァホールを形成する際に、 このうちの少なくと も 1つのパイァホールのランド径が、 他のバイァホールのランド径と異なるよう に形成する場合は、 めっきレジストを形成する際に、 めっきレジスト非形成部の 大きさを調整すればよい。 また、 この繰り返し工程において、 最外層の層間樹脂絶縁層を形成する際には、 その線膨張係数が、 他の層間樹脂絶縁層の線膨張係数よりも小さくなるように最 外層の層間樹脂絶縁層を形成する。 従って、 他の層間樹脂絶縁層の,線膨張係数を 考慮して、 層間樹脂絶縁層の材料を選択する。
なお、 上記他の層間樹脂絶縁層の線膨張係数が充分に小さい場合には、 最外層 の層間樹脂絶縁層と他の層間樹脂絶縁層とは、 同一の材料からなるものであって あよい。
( 1 0 ) 次に、 最上層の導体回路を含む基板上に、 複数の半田バンプ形成用開 口を有するソルダーレジスト層を形成する。
具体的には、 未硬化のソルダーレジス ト組成物をロールコータやカーテンコー タ等により塗布したり、 フィルム状に成形したソルダーレジスト組成物を圧着し たりした後、 レーザ処理や露光現像処理により半田バンプ形成用開口を形成し、 さらに、 必要に応じて、 硬化処理を施すことによりソルダーレジスト層を形成す る。
上記ソルダーレジスト層は、 例えば、 ポリフエ二レンエーテル樹脂、 ポリオレ フィン樹脂、 フッ素樹脂、 熱可塑性エラストマ一、 エポキシ樹脂、 ポリイミド樹 脂等を含むソルダーレジスト組成物を用いて形成することができる
また、 上記以外のソルダーレジス ト組成物としては、 例えば、 ノポラック型ェ ポキシ樹脂の (メタ) アタリレート、 イミダゾール硬化剤、 2官能'性 (メタ) ァ クリル酸エステルモノマー、 分子量 5 0 0〜5 0 0 0程度の (メタ) アクリル酸 エステルの重合体、 ビスフユノール型エポキシ樹脂等からなる熱硬化性樹脂、 多 価ァクリル系モノマー等の感光性モノマー、 グリコールエーテル系溶剤などを含 むペースト状の流動体が挙げられ、 その粘度は 2 5 °Cで 1〜1 0 P a · sに調整 されていることが望ましい。
また、 上記ソルダーレジスト組成物は、 エラストマ一や無機フィラーが配合さ れていてもよい。
また、 ソルダーレジスト組成物として、 巿販のソルダーレジスト組成物を使用 してもよい。
また、 上記半田バンプ形成用開口を形成する際に用いるレーザとしては、 上述 したバイァホール用開口を形成する際に用いるレーザと同様のもの等が挙げられ る。
次に、 上記半田バンプ形成用開口の底面に露出した導体回路の表面に、 必要に 応じて、 半田パッドを形成する。
上記半田パッドは、 ニッケル、 ノ ラジウム、 金、 銀、 白金等の耐食性金属によ り上記導体回路表面を被覆することにより形成することができる。
具体的には、 ニッケル一金、 ニッケル一銀、 ニッケノレ一パラジウム、 二ッケル 一パラジウム一金等の金属により形成することが望ましい。 '
また、 上記半田パッドは、 例えば、 めっき、 蒸着、 電着等の方法を用いて形成 することができるが、 これらのなかでは、 被覆層の均一性に優れるという点から めっきが望ましい。
( 1 1 ) 次に、 上記半田バンプ形成用開口に半田ペース トを充填し、 リブロー 処理を施したり、.半田ペース ト充填した後、 導電性ピンを取り付け、 さらにリフ ロー処理を施したりすることにより半田バンプや B G A (Ball Grid Array) 、 P G A (Pin Grid Array) を开成する。
なお、 製品認識文字などを形成するための文字印刷工程やソルダーレジスト層 の改質のために、 酸素や四塩化炭素などのプラズマ処理を適時行ってもよい。 このような工程を経ることにより第七の本発明の多層プリント配線板を製造す ることができる。
次に、 第八の本発明の多層プリント配線板について説明する。
第八の本発明の多層プリント配線板は、 基板上に、 導体回路と層間樹脂絶縁層 とが順次積層され、 上記層間樹脂絶縁層を挟んだ導体回路間がバイァホールを介 して接続され、 さらに、 最外層にソルダーレジスト層が形成された多層プリント 配線板であって、
上記パイァホールのうち、 階層の異なるバイァホール同士は、 スタックビア構 造となるように形成され、
上記層間樹脂絶縁層のうち、 少なくとも最外層の層間樹脂絶縁層は、 その線膨 張係数が 1 O O P p mZ°C以下であることを特徴とする。
第八の本発明の上記多層プリント配線板においては、 少なくとも最外層の層間 樹脂絶縁層の線膨張係数が 1 0 0 p p mZ°C以下と低い。 従って、 スタックビア 構造に形成されたバイァホールの最上段のバイァホールにおいて、 層間樹脂絶縁 層の線膨張係数との差に起因して発生する応力が小さく、 最外層の層間樹脂絶縁 層はクラックが発生しにくい。
また、 第八の本発明の多層プリント配線板も、 階層の異なるパイァホール同士 がスタックビア構造となるように形成されている。 従って、 上述したように、 導 体回路の配線距離が短くなり、 信号電送時間を短縮することができるため多層プ リント配線板の高速化に対応することができるともに、 導体回路の設計の自由度 が向上するため、 高密度配線にも対応することができる。
第八の本発明の多層プリント配線板は、 第七の本発明の多層プリント配線板と 比べて、 最外層の層間樹脂絶縁層の線膨張係数が 1 0 0 p p mノ。 C以下である点 が異なるだけで、 その全体構造等は第七の本発明の多層プリント配線板と同様で ある。 従って、 ここでは、 多層プリント配線板の最外層の層間樹脂絶縁層につい てのみ詳細に説明し、 その他の構成部材ゃ全体構造に関する説明は、 省略するこ ととする。
上記最外層の層間樹脂絶縁層の材料としては、 線膨張係数が上記範囲の層間樹 脂絶縁層を形成することができるものであれば特に限定されず、 例えば、 第七の 本発明の多層プリント配線板の層間樹脂絶縁層を形成する際に用いる樹脂組成物 と同様のもののなかから、 線膨張係数が 1 0 0 p p mZ°C以下となる樹脂糸且成物 を適宜選択して用いることができる。
具体的には、 例えば、 クレゾールノポラック型エポキシ樹脂、 感光性モノマー 等を含む混合組成物と、 ポリエーテルスルフォン (P E S ) 、 樹脂粒子 (三洋化 成社製、 ポリマーポール) 等を含む混合 a成物と、 硬化剤等のその他の添加物を 含む混合組成物とを混合した樹脂組成物等が挙げられる。
また、 上記線膨張係数は、 3 0〜9 0 p p mZ°Cであることが望ましい。 線膨張係数が 3 0 p p mZ°C未満では、 剛性が高く、 例えば、 その表面に粗ィ匕 面を形成した場合に、 粗化面の凹凸を保持することができないことがあるのに対 し、 上記範囲であれば、 耐クラック性により優れるとともに、 粗化面の形状保持 性にも優れるからである。 また、 第八の本発明の多層プリント配線板においては、 最外層以外の層間樹脂 絶縁層の線膨張係数も 1 0 0 p p mZ°C以下であることが望ましい。
層間榭脂絶縁層とバイァホールとの間でより応力が発生しにくく、 より信頼性 に優れる多層プリント配線板となるからである。
また、 このような層間樹脂絶縁層を有する第八の本発明の多層プリント配線板 は、 上述したような線膨張係数の層間樹脂絶縁層を形成することができる樹脂組 成物を用いて、 最外層の層間樹脂絶縁層を形成する以外は、 第七の本発明の多層 プリント配線板の製造方法と同様の方法により製造することができる。
次に、 第九の本発明の多層プリント配線板について説明する。
第九の本発明の多層プリント配線板は、 基板上に、 導体回路と層間樹脂絶縁層 とが順次積層され、 上記層間樹脂絶縁層を挟んだ導体回路間がバイァホールを介 して接続され、 さらに、 最外層にソルダーレジス ト層が形成された多層プリント 配線板であって、
上記バイァホールのうち、 階層の異なるバイァホール同士は、 スタックビア構 造となるように形成され、
上記層間樹脂絶縁層のうち、 少なくとも最外層の層間樹脂絶縁層は、 粒子およ ぴゴム成分が配合され、 かつ、 その線膨張係数が 1 0 0 p p m/°C以下であるこ とを特徴とする。
第九の本発明の多層プリント配線板においては、 少なくとも最外層の層間樹脂 絶縁層の線膨張係数が 1 0 0 p p m/°C以下と低いため、 スタックビア構造に形 成されたバイァホールの最上段のバイァホールにおいて、 層間樹脂絶縁層の線膨 張係数との差に起因して発生する応力は小さく、 最外層の層間樹脂絶縁層はクラ ックが発生しにくい。
加えて、 上記多層プリント配線板の層間樹脂絶縁層には、 粒子が配合されてい るため形状保持性に優れ、 ゴム成分が配合されているため、 該ゴム成分の有する 柔軟性および反発弾性により、 層間樹脂絶縁層に応力が作用した場合でも、 該応 力を吸収したり緩和したりすることができる。
また、 上記多層プリント配線板も、 階層の異なるパイァホール同士がスタック ビア構造となるように形成されている。 従って、 上述したように、 導体回路の配 線距離が短くなり、 信号電送時間を短縮することができるため多層プリント配線 板の高速化に対応することができるともに、 導体回路の設計の自由'度が向上する ため、 高密度配線にも対応することができる。
第九の本発明の多層プリント配線板は、 第七の本発明の多層プリント配線板と 比べて、 最外層の層間樹脂絶縁層に粒子おょぴゴム成分が配合され、 かつ、 その 線膨張係数が 1 0 0 p p m/°C以下である点が異なるだけで、 その全体構造等は 第七の本発明の多層プリント配線板と同様である。 従って、 ここでは、 多層プリ ント配線板の最外層の層間樹脂絶縁層についてのみ詳細に説明し、 その他の構成 部材ゃ全体構造に関する説明は、 省略することとする。
上記最外層の層間樹脂絶縁層の材料としては、 粒子およびゴム成分が配合され、 かつ、 線膨張係数が上記範囲の層間樹脂絶縁層を形成することができるものであ れば特に限定されず、 例えば、 第七の本発明の多層プリント配線板の層間樹脂絶 縁層を形成する際に用いる樹脂組成物と同様のものに、 粒子およびゴム成分が配 合され、 線膨張係数が 1 0 0 p p mZ°C以下となる樹脂組成物を適宜選択して用 いることができる。
上記層間樹脂絶縁層に配合される粒子としては、 無機粒子、 樹脂粒子および金 属粒子のうちの少なくとも 1種が望ましい。
上記無機粒子としては、 例えば、 アルミナ、 水酸化アルミニウム等のアルミ二 ゥム化合物;炭酸カルシウム、 水酸化カルシウム等のカルシウム化合物;炭酸力 リゥム等のカリゥム化合物;マグネシア、 ドロマイト、 塩基性炭酸マグネシウム、 タルク等のマグネシウム化合物;シリカ、 ゼォライト等のケィ素化合物等からな るものが挙げられる。 これらは単独で用いてもよいし、 2種以上併用してもよい。 上記樹脂粒子としては、 例えば、 ァミノ樹脂 (メラミン樹脂、 尿素樹脂、 グァ ナミン樹脂等) 、 エポキシ樹脂、 フエノール樹脂、 フエノキシ樹脂、 ポリイミド 樹脂、 ポリフエ二レン樹脂、 ポリオレフイン樹脂、 フッ素樹脂、 ビスマレイミド 一トリアジン等からなるものが挙げられる。 これらは単独で用いてもよいし、 2 種以上併用してもよい。
上記金属粒子としては、 例えば、 金、 銀、 銅、 スズ、 亜鉛、 ステンレス、 アル ミニゥム、 ニッケル、 鉄、 鉛等からなるものが挙げられる。 これらは単独で用い てもよいし、 2種以上併用してもよい。
また、 上記金属粒子は、 絶縁性を確保するために、 表層が樹脂等により被覆さ れていてもよい。
また、 第七の本発明の多層プリント配線板において説明した粗化面形成用樹脂 組成物を用いて、 層間樹脂絶縁層を形成する場合、 該粗化面形成用樹脂組成物に は、 粒子が配合されているため、 ここで、 さらに粒子を配合しなくてもよい。 また、 上記層間樹脂絶縁層に配合されるゴム成分としては、 例えば、 アタリ口 二トリル一ブタジエンゴム、 ポリクロロプレンゴム、 ポリイソプレンゴム、 ァク リルゴム、 多硫系剛性ゴム、 フッ素ゴム、 ウレタンゴム、 シリコーンゴム、 A B S樹脂等が挙げられる。
また、 ポリブタジエンゴム ;エポキシ変性、 ウレタン変性、 (メタ) アタリ口 二トリル変性等の各種変性ポリブタジエンゴム、 カルボキシル基を含有した (メ タ) アクリロニトリル 'ブタジエンゴム等を使用することもできる。
このような粒子やゴム成分が配合された層間樹脂絶縁層の材料の具体例として は、 例えば、 ビスフエノール A型エポキシ樹脂、 クレゾ一ルノボラック型ェポキ シ樹脂、 および、 フエノールノポラック樹脂を含む樹脂成分に、 ポリブタジエン ゴム、 および、 シリカ粒子等が配合された樹脂組成物等が挙げられる。
上記粒子およびゴム成分の配合量は特に限定されないが、 層間樹脂絶縁層形成 後の配合量で、 粒子は 1〜 2 5重量%、 ゴム成分は 5〜 2 0重量%が望ましい。 この範囲であれば、 上記した特性を有するとともに、 基板やソルダーレジスト層 との間で熱膨張係数を整合させたり、 層間樹脂絶縁層を形成する際の硬化収縮に よる応力を緩和したりするのに適しているからである。 より望ましい配合量は、 粒子は 3〜1 8重量0 /0、 ゴム成分は 7〜1 8重量0 /0である。
また、 第九の本発明の多層プリント配線板においても、 第八の本発明同様、 最 外層の層間樹脂絶縁層の線膨張係数は、 3 0〜 9 0 p p m/°Cであることが望ま しい。
また、 第九の本宪明の多層プリント配線板においては、 最外層以外の層間樹脂 絶縁層の線膨張係数も 1 0 0 p p!!!ノで以下であることが望ましい。 層間樹脂絶 縁層とバイァホールとの間でより応力が発生しにくいからである。 また、 上記多層プリント配線板においては、 上記最外層以外の眉間樹脂絶縁層 にも粒子およびゴム成分が配合されていることが望ましい。 最外層以外の層間樹 脂絶縁層においても上述した効果が得られるからである。
また、 このような層間樹脂絶縁層を有する第九の本発明の多層プリント配線板 は、 粒子およびゴム成分が配合され、 かつ、 上述した範囲の線膨張係数を有する 層間樹脂絶縁層を形成することができる樹脂組成物を用いて、 最外層の層間樹月旨 絶縁層を形成する以外は、 第七の本宪明の多層プリント配線板の製造方法と同様 の方法により製造することができる。
なお、 第八および第九の本発明の多層プリント配線板においては、 全ての階層 の異なるパイァホールがスタックビア構造を有しているわけではなく、 他のバイ ァホールが積み重ねられることのないバイァホールが存在してもよい。
次に、 第十の本発明の多層プリント配線板について説明する。
第十の本発明のプリント配線板は、 基板上に、 導体回路と層間樹脂絶縁層とが 順次積層され、 上記層間樹脂絶縁層を挟んだ導体回路間がバイァホールを介して 接続され、 さらに、 最外層にソルダーレジスト層が形成された多層プリント配線 板であって、
上記バイァホールのうち、 階層の異なるバイァホール同士は積み重ねられてお り、
上記積み重ねられたバイァホールのうち、 少なくとも 1つのバイァホールは、 他のバイァホールにその中心をずらして積み重ねられており、 残りのバイァホー ルは、 他のバイァホールに、 その中心がほぼ重なるように積み重ねられているこ とを特徴とする。
第十の本発明の多層プリント配線板では、 階層の異なるバイァホール同士のう ちの少なくとも 1つが、 他のバイァホールに、 その中心をずらして積み重ねられ ているため、 バイァホールと層間樹脂絶縁層との線膨張係数の差に起因して発生 した応力を分散させることができ、 積み重ねられたバイァホールの一部に、 特に、 最上段のバイァホールに大きな応力が集中することがないため、 この応力の集中 に起因した層間樹脂絶縁層でのクラックの発生が起こりにくく、 信頼性に優れた 多層プリント配線板となる。 また、 上記多層プリント配線板では、 その中心をずらして積み重ねられたバイ ァホール以外のバイァホールは、 他のバイァホールに、 その中心がほぼ重なるよ うに積み重ねられており、 このように積み重ねられたバイァホールでは、 配線距 離が短くなるため、 信号伝送時間を短縮することができるとともに、 導体回路の 設計の自由度が向上するため、 高密度配線により対応しやすくなる。
以下、 第十の本発明の多層プリント配線板について図面を参照しながら説明す る。
図 3 2および図 3 3は、 それぞれ、 ( a ) が本発明の多層プリント配線板の一 実施形態の一部を模式的に示す部分断面図であり、 (b ) 力 S ( a ) に示した多層 プリント配線板のバイァホールのみを模式的に示す斜視図である。
図 3 2に示すように、 多層プリント配線板 7 0 0では、 基板 2 0 1上に導体回 路 2 0 5と層間樹脂絶縁層 2 0 2とが順次積層されており、 層間樹脂絶縁層 2 0 2を介した導体回路 2 0 5間は、 それぞれ、 バイァホールを介して接続されてい る。 また、 最外層には、 半田バンプ 2 1 7を有するソルダ一レジスト層 2 1 4が 形成されている。
また、 多層プリント配線板 7 0 0において、 積み重ねて形成されたバイァホー ル2 0 7 &〜2 0 7 (1は、 最上段のバイァホール (4段目のバイァホール) 2 0 7 dが、 その下段のバイァホール (3段目のバイァホール) 2 0 7 cにその中心 をずらして積み重ねられており、 内層のバイァホール (1〜3段目の半田バン プ) 2 0 7 a〜2 0 7 c同士はその中心がほぼ重なるように積み重ねられている。 このように、 最上段のバイァホールの中心を下段のバイァホールの中心とずら して積み重ねることにより、 積み重ねられたパイァホールの一部に大きな応力が 集中することを抑制することができる。
また、 バイァホール 2 0 7 ( 2 0 7 a〜2 0 7 d ) は、 その形状がフィールド ビア形状である。 フィールドビア形状のバイァホールは、 その上面が平坦である ため、 バイァホール同士を積み重ねるのに適している。
また、 図 3 3に示すように、 本発明の多層プリント配線板 8 0 0では、 積み重 ねて形成されたバイァホール 3 0 7 a〜3 0 7 dは、 最上段のバイァホール (4 段目のバイァホール) 3 0 7 dとその下段のバイァホール (3段目のバイァホー ル) 3 0 7 cとがその中心がほぼ重なるように積み重ねられるとともに、 その下 段のバイァホール (2段目のバイァホール) 3 0 7 bにその中心をずらして積み 重ねられ、 さらに、 内層のパイァホール (1、 2段目のバイァホール) 3 0 7 a、 3 0 7 b同士の中心がほぼ重なるように積み重ねられていてもよい。 このような 構成の多層プリント配線板 8 0 0においても、 上述した応力の集中を抑制する効 果を得ることができる。
また、 第十の本発明の多層プリント配線板おいて、 積み重ねられたバイァホー ルの形状は、 上述した形状に限定されず、 バイァホールが 4段に積み重ねられて いる場合には、 例えば、 2〜4段目のバイァホールは中心力 Sほぼ重なるように積 み重ねられ、 これが 1段目のパイァホールに中心をずらして積み重ねられていて もよいし、 2〜 4段目のバイァホールのそれぞれが下段のバイァホールと中心を ずらして積み重ねられていてもよい。 勿論、 積み重ねるバイァホールの段数も特 に限定されず、 2段や 3段であってもよいし、 5段以上であってもよい。
また、 第十の本発明の多層プリント配線板において、 その中心をずらして積み 重ねられているバイァホール同士は、 下段バイァホールの非ランド部分の外縁部 (図 3 2中、 と示す) と、 上段のバイァホールの底面 (図 3 2中、 と示 す) とが重ならないように積み重ねられていることが望ましい。
下段バイァホールの非ランド部分の外縁部と、 上段のバイァホールの底面とが 重なるように積み重ねられている場合は、 それぞれのバイァホールで発生した応 力が、 積み重ねられたバイァホールの一部 (例えば、 上段のバイァホール) に集 中するおそれがあるのに対し、 下段バイァホールの非ランド部分の外縁部と、 上 段のバイァホールの底面とが重ならないように積み重ねられている場合は、 それ ぞれのパイァホールに応力が分散され、 積み重ねられたパイァホールの一部に応 力が集中しにくく、 応力の集中に起因した不都合がより発生しにくい。
また、 下段バイァホールの非ランド部分の外縁部と、 上段のバイァホールの底 面の外縁部との距離 (図 3 2中、 L 3と示す) は、 具体的には、 例えば、 バイァ ホーノレの非ランド部分の直径が 4 0〜 2 0 0 μ m程度の場合は、 5〜 7 0 Z mで あることが望ましい。
この範囲であれば、 上述したように積み重ねられたバイァホールの一部に応力 が集中しにくいとともに、 設計の自由度を確保することができるからである。 次に、 第十の本発明の多磨プリント配線板を構成する構成部材について説明す る。
第十の本発明の多層プリント配線板では、 基板上に、 導体回路と層間樹脂絶縁 層とが順次積層され、 上記層間樹脂絶縁層を挟んだ導体回路間がバイァホールを 介して接続され、 さらに、 最外層にソルダーレジスト層が形成されている。 上記基板や、 上記導体回路の材質としては、 例えば、 第七の本発明の多層プリ ント配線板の基板や、 導体回路の材質と同様のもの等が挙げられる。 また、 第+ の本発明の多層プリント配線板では、 第七の本発明の多層プリント配線板と同様 の構成のスルーホールが基板を挟んだ導体回路間を接続するために形成されてい てもよい。
さらに、 第十の本発明の多層プリント配線板では、 上記基板と層間樹脂絶縁層 とを貫通するスルーホールが形成されていてもよい。 このようなスルーホールを 形成することにより、 基板と層間樹脂絶縁層とを挟んだ導体回路間を電気的に接 続することができる。
また、 上記層間樹脂絶縁層としては、 例えば、 第七の本発明の多層プリント配 線板の層間樹脂絶縁層と同様のもの等が挙げられる。 ここで、 第十の本発明の多 層プリント配線板においては、 少なくとも最外層の層間樹脂絶縁層は、 その線膨 張係数が 1 0 0 p p m/°C以下であることが望ましく、 全ての層間樹脂絶縁層の 線膨張係数が 1 0 0 p p m/°C以下であることがより望ましい。
このように層間樹脂絶縁層の線膨張係数が小さい場合、 層間樹脂絶縁層とバイ ァホール、 基板、 導体回路との間で、 線膨張係数の違いに起因した応力が発生し にくく、 そのため、 層間樹脂絶縁層とバイァホー との間での剥離や、 層間樹脂 絶縁層でのクラックが発生しにくい。 従って、 上記範囲の線膨張係数を有する層 間樹脂絶縁層が形成された多層プリント配線板は、 より信頼性に優れることとな る。
また、 上記層間樹脂絶縁層の線膨張係数は、 3 0〜 9 0 p p m/°Cであること がより望ましい。 線膨張係数が 3 0 p p mZ°C未満では、 剛性が高く、 例えば、 その表面に粗化面を形成した場合に、 粗化面の凹凸を保持することができないこ とがあるのに対し、 上記範囲であれば、 耐クラック性により優れるとともに、 粗 化面の形状保持性にも優れるからである。
また、 上記層間樹脂絶縁層には、 粒子およびゴム成分が配合されていることが 望ましい。
粒子が配合されている場合、 層間樹脂絶縁層の形状保持性がより向上すること となり、 ゴム成分が配合されている場合、 該ゴム成分の有する柔軟性および反発 弾性により、 層間樹脂絶縁層に応力が作用した際に、 該応力を吸収したり緩和し たりすることができる。
上記粒子としては、 無機粒子、 樹脂粒子および金属粒子のうちの少なくとも 1 種が望ましい。
上記無機粒子としては、 例えば、 アルミナ、 水酸化; Γルミニゥム等のアルミ二 ゥム化合物;炭酸カルシウム、 水酸化カルシウム等のカルシウム化合物;炭酸力 リゥム等の力リゥム化合物;マグネシア、 ドロマイト、 塩基性炭酸マグネシウム、 タルク等のマグネシゥム化合物; シリカ、 ゼォライト等のケィ素化合物等からな るものが挙げられる。 これらは単独で用いてもよいし、 2種以上併用してもよい。 上記樹脂粒子としては、 例えば、 ァミノ樹脂 (メラミン樹脂、 尿素樹脂、 グァ ナミン樹脂等) 、 エポキシ樹脂、 フエノーノレ樹脂、 フエノキシ樹脂、 ポリイミ ド 榭脂、 ポリフユ二レン樹脂、 ポリオレフイン樹脂、 フッ素樹脂、 ビスマレイミド ートリアジン等からなるものが挙げられる。 これらは単独で用いてもよいし、 2 種以上併用してもよい。
上記金属粒子としては、 例えば、 金、 銀、 銅、 スズ、 亜鉛、 ステンレス、 アル ミニゥム、 ニッケル、 鉄、 鉛等からなるものが挙げられる。 これらは単独で用い てもよいし、 2種以上併用してもよい。
また、 上記金属粒子は、 絶縁性を確保するために、 表層が樹脂等により被覆さ れていてもよい。
また、 上記ゴム成分としては、 例えば、 アクリロニトリル一ブタジエンゴム、 ポリクロロプレンゴム、 ポリイソプレンゴム、 アクリルゴム、 多硫系剛性ゴム、 フッ素ゴム、 ウレタンゴム、 シリコーンゴム、 A B S樹脂等が挙げられる。 また、 ポリプタジェンゴム ;エポキシ変性、 ウレタン変性、 (メタ) アタリ口 二トリル変性等の各種変性ポリプタジェンゴム、 カルボキシル基を含有した (メ タ) アクリロニトリル 'ブタジエンゴム等を使用することもできる。
上記粒子およびゴム成分の配合量は特に限定されないが、 層間榭脂絶縁層形成 後の配合量で、 粒子は 1〜 2 5重量0 /0、 ゴム成分は 5〜 2 0重量%が望ましい。 この範囲であれば、 基板やソルダーレジス ト層との間で熱膨張係数を整合させた り、 層間樹脂絶縁層を形成する際の硬化収縮による応力を緩和したりするのに適 しているからである。 より望ましい配合量は、 粒子は 3〜1 8重量0 /0、 ゴム成分 は 7〜 1 8重量%である。
また、 上記バイァホールは、 上記導体回路同様、 その材質が、 例えば、 C u、 N i、 P d、 C o、 W、 これらの合金等であり、 めっき処理等により形成されて いる。 なお、 具体的なバイァホールの形成方法については、 後に詳述する。
また、 上記積み重ねられたバイァホールにおいて、 このうちの少なくとも 1つ のバイァホールは、 そのランド径が他のバイァホールのランド径と異なることが 望ましい。 積み重ねられたバイァホールがこのような構成を有する場合、 ランド 径の大きなバイァホールが、 層間樹脂絶縁層の補強材の役割を果たすこととなり、 層間樹脂絶縁層の機械的強度が向上し、 バイァホール近傍の層間樹脂絶縁層でク ラックがより発生しにくくなるからである。
また、 上記多層プリント配線板のバイァホールの形状は、 フィールドビア形状 であることが望ましい。 フィールドビア形状のバイァホールは、 その上面が平坦 であるため、 バイァホール同士を積み重ねるのに適しているからである。
なお、 第十の本発明の多層プリント配線板においては、 全ての階層の異なるバ ィァホール同士が積み重ねられているわけではなく、 他のバイァホールが積み重 ねられることのないパイァホールが存在してもよい。
上記ソルダーレジスト層は、 例えば、 ポリフエ二レンエーテル樹脂、 ポリオレ フィン樹脂、 フッ素樹脂、 熱可塑性エラストマ一、 エポキシ樹脂、 ポリイミド樹 脂等を含むソルダーレジスト組成物を用いて形成されている。
上記以外のソルダーレジスト糸且成物としては、 例えば、 ノボラック型エポキシ 樹脂の (メタ) アタリレート、 イミダゾール硬化剤、 2官能性 (メタ) アクリル 酸エステルモノマー、 分子量 5 0 0〜5 0 0 0程度の (メタ) アクリル酸エステ ルの重合体、 ビスフエノール型エポキシ樹脂等からなる熱硬化性樹脂、 多価ァク リル系モノマー等の感光性モノマー、 グリコールエーテル系溶剤などを含むぺー スト状の流動体が挙げられ、 その粘度は 2 5 °Cで 1〜1 0 P a · sに調整されて いることが望ましい。
また、 上記ソルダーレジス ト組成物は、 エラストマ一や無機フィラーが配合さ れていてもよい。
また、 ソルダーレジスト組成物としては、 市販のソルダーレジスト組成物を用 いることもできる。
次に、 第十の本発明の多層プリント配線板を製造する方法について説明する。 第十の本発明の多層プリント配線板は、 上記積み重ねられたバイァホールのう ち、 少なくとも 1つのバイァホールを他のバイァホールにその中心をずらして積 み重ね、 残りのバイァホールを他のバイァホールにその中心力 Sほぼ重なるよう積 み重ねる以外は、 第七の本発明の多層プリント配線板の製造方法と同様の方法に より製造することができる。
具体的には、 第七の本発明の多層プリント配線板の製造方法の (9 ) の工程に おいて、 第七の本発明の多層プリント配線板の製造方法の (3 ) 〜 (8 ) の工程 を繰り返してパイァホールを形成する際に、 少なくとも 1回の繰り返し工程で、 その中心を下段のバイァホールの中心からずらしたバイァホールを形成する以外 は、 第七の本癸明の多層プリント配線板を製造する方法と同様の方法で製造する ことができる。
このような方法としては、 例えば、 パイァホール用開口を形成する際にその形 成位置を下段のバイァホールの中心からずらしておけばよい。
また、 第七の本発明の多層プリント配線板の製造方法の (7 ) および (8 ) の 工程において、 基板と層間樹脂絶縁層とを貫通孔するスルーホールを形成した場 合には、 このスルーホールの直上にバイァホールを形成してもよい。
また、 スルーホール上に、 後工程でバイァホールを形成する場合には、 蓋めつ き層を形成しておくことが望ましい。
さらに、 第七の本努明の多層プリント配線板の製造方法の (7 ) の工程では、 バイァホール用開口を電解めつきで充填しておき、 後工程を経て形成されるバイ ァホールの形状をフィールドビア形状としてもよい。
フィールドビア形状のバイァホールでは、 その上にバイァホールを積み重ねや すいからである。
次に、 第十一の本発明の多層プリント配線板について説明する。
第十一の本発明の多層プリント配線板は、 基板上に、 導体回路と層間樹脂絶縁 層とが順次積層され、 上記層間樹脂絶縁層を挟んだ導体回路間がバイァホールを 介して接続され、 さらに、 最外層にソルダーレジスト層が形成された多層プリン ト配線板であって、
上記バイァホールのうち、 階層の異なるバイァホール同士は積み重ねられてお り、
上記積み重ねられたバイァホールのうち、 最上段のバイァホールは、 その上面 に no部が形成されていることを特徴とする。
第十一の本発明の多層プリント配線板では、 階層の異なるバイァホール同士が 積み重ねられ、 この積み重ねられたバイァホールのうち、 最上段のバイァホール は、 その上面に凹部が形成されているため、 上面が平坦で内部が完全に充填され たフィールドビア形状のバイァホールに比べて変形しゃすく、 バイァホールと層 間樹脂絶縁層との線膨張係数の差に起因して発生した応力を緩和しゃすい。 従つ て、 第十一の本発明の多層プリント配線板は、 最上段のバイァホールに大きな応 力が集中することがなく、 この応力の集中に起因した層間樹脂絶縁層でのクラッ クの発生が起こりにくいため、 信頼性に優れる。
また、 階層の異なるバイァホール同士を積み重ねることにより配線距離が短く なるため、 信号伝送時間を短縮することができるとともに、 導体回路の設計の自 由度が向上し、 高密度配線に対応しやすい。
以下、 第十一の本発明の多層プリント配線板について図面を参照しながら説明 する。
図 4 6および図 4 7は、 それぞれ、 第 H ""—の本発明の多層プリント配線板の一 実施形態の一部を模式的に示す部分断面図である。
図 4 6に示すように、 多層プリント配線板 9 0 0では、 基板 4 0 1上に導体回 路 4 0 5と層間樹脂絶縁層 4 0 2とが順次積層されており、 層間樹脂絶縁層 4 0 2を介した導体回路 4 0 5間は、 それぞれ、 バイァホールを介して接続されてい る。 また、 最外層には、 半田バンプ 4 1 7を有するソルダーレジスト層 4 1 4が 形成されている。
また、 多層プリント配線板 9 0 0においては、 積み重ねられたバイァホール 4 0 7 a〜4 0 7 dのうち、 最上段のバイァホール (4段目のバイァホール) 4 0 7 dは、 その上面に凹部が形成されている。
このように凹部が形成された最上段のバイァホールは、 応力を緩和しゃすく、 そのため、 最上段のバイァホールに大きな応力が集中することがない。 従って、 上述した応力の集中により発生する不都合、 即ち、 最上段のバイァホール近傍の 層間樹脂絶縁層でクラックが発生したり、 このクラックに起因して層間樹脂絶縁 層周辺の導体回路に剥離や断線が発生したりする不都合が発生しにくい。
また、 上記最上段のバイァホールの上面に形成された凹部の深さは特に限定さ れないが、 5〜2 5 μ πιであることが望ましい。
上記の凹部の深さが 5 μ m未満では、 応力を緩和する効果を充分に得ることが できないことがあり、 一方、 2 5 ; mを超えると、 バイァホール内に断線が発生 したり、 パイァホールと層間樹脂絶縁層との間で剥離が発生したりし、 信頼性の 低下につながることがあるからである。
また、 多層プリント配線板 9 0 0では、 バイァホール 4 0 7 a〜4 0 7 dは、 それぞれのバイァホールの中心がほぼ重なるように積み重ねられている。
第 ^—の本 |§明の多層プリント配線板においては、 このように、 各階層のバイ ァホールがその中心がほぼ重なるように積み重ねられていることが望ましく、 こ の場合、 配線距離がより短くなるため、 信号伝送時間を短縮することができると ともに、 導体回路の設計の自由度が向上するため、 高密度配線により対応しやす くなる。
また、 図 4 7に示すように、 第十一の本発明の多層プリント配線板 1 0 0 0は、 積み重ねられたバイァホール 5 0 7 a〜5 0 7 dのパイァホールのうち、 最上段 のバイァホーノレ 5 0 7 dが下段のバイァホールにその中心をずらして積み重ねら れていてもよい。
第十一の本発明の多層プリント配線板においては、 このように、 積み重ねられ たバイァホールのうち、 少なくとも 1つのバイァホールが他のバイァホールにそ の中心をずらして積み重ねられており、 残りのバイァホールが他のバイァホール にその中心がほぼ重なるように積み重ねられていることも望ましい。
このように、 少なくとも 1つのバイァホールが、 その中心をずらして積み重ね られている場合には、 バイァホールと層間樹脂絶縁層との線膨張係数の差に起因 して発生した応力を分散させることができ、 積み重ねられたバイァホールの一部 に大きな応力が集中することがないため、 この応力の集中に起因した層間樹脂絶 縁層でのクラックの発生が起こりにくい。
また、 少なくとも 1つのバイァホールを他のバイァホールにその中心をずらし て積み重ねる場合、 積み重ねられたバイァホールの形状は、 多層プリント配線板 1 0 0 0のように、 最上段のバイァホールのみが下段のバイァホールにその中心 をずらして積み重ねられ、 他のバイァホール同士は、 それぞれ中心がほぼ重なる ように積み重ねられた形状に限定されず、 バイァホールが 4段に積み重ねられて いる場合には、 例えば、 最上段のバイァホールと 3段目のバイァホールとがその 中心がほぼ重なるように積み重ねられるとともに、 その下段のバイァホール (2 段目のバイァホール) にその中心をずらして積み重ねられ、 さらに、 1段目およ び 2段目のバイァホールの中心がほぼ重なるように積み重ねられていてもよい。 また、 2〜4段目のバイァホールは中心がほぼ重なるように積み重ねられ、 これ が 1段目のバイァホールに中心をずらして積み重ねられていてもよいし、 2〜4 段目のバイァホールのそれぞれが下段のバイァホールと中心をずらして積み重ね られていてもよい。
また、 積み重ねるバイァホールの段数も特に限定されず、 2段や 3段であって もよいし、 5段以上であってもよい。
なお、 第十および第十一の本発明の多層プリント配線板において、 バイァホー ルの中心とは、 バイァホールを平面視した際の、 バイァホールの非ランド部分の 中心のことをいう。
また、 第十および第 ^—の本発明の多層プリント配線板において、 中心がほぼ 重なるように積み重ねられているとは、 上下段のバイァホールの中心が丁度重な るように積み重ねられている場合は勿論、 上下段のバイァホールの中心同士の水 平距離が 5 μ m以下になるように積み重ねられている場合も含むものとする。 従って、 第十および第十一の本発明の多層プリント配線板において、 中心をず らして積み重ねられているとは、 積み重ねられたバイァホールの中心同士の水平 距離が 5 μ πΐを超える場合をいう。
また、 本明細書において、 バイァホール同士が積み重ねられているとは、 積み 重ねられた上下段のバイァホールにおいて、 下段のバイァホールの上面 (ランド 部分、 非ランド部分問わず) と上段のバイァホールの底面とが電気的に接続され ている状態をいう。
また、 第 ^—の本発明の多層プリント配線板において、 その中心をずらして積 み重ねられているバイァホール同士は、 下段バイァホールの非ランド部分の外縁 部 (図 4 7中、 Α 2と示す) と、 上段のバイァホールの底面 (図 4 7中、 Β 2と 示す) とが重ならないように積み重ねられていることが望ましい。
下段バイァホールの非ランド部分の外縁部と、 上段のバイァホールの底面とが 重なるように積み重ねられている場合は、 それぞれのバイァホールで発生した応 力が、 積み重ねられたバイァホールの一部 (例えば、 上段のバイァホール) に集 中するおそれがあるのに対し、 下段バイァホールの非ランド部分の外縁部と、 上 段のバイァホールの底面とが重ならないように積み重ねられている場合は、 それ ぞれのバイァホールに応力が分散され、 積み重ねられたバイァホールの一部に応 力が集中しにくく、 応力の集中に起因した不都合がより発生しにくい。
また、 下段のバイァホールの非ランド部分の外縁部と、 上段のバイァホールの 底面の外縁部との距離 (図 4 7中、 L 4と示す) は、 具体的には、 例えば、 バイ ァホールの非ランド部分の直径が 4 0〜2 0 0 jcz m程度の場合は、 5〜7 0 μ ιη であることが望ましい。
この範囲であれば、 上述したように積み重ねられたバイァホールの一部に応力 が集中しにくいとともに、 設計の自由度を確保することができるからである。 次に、 第十一の本 明の多層プリント配線板を構成する構成部材について説明 する。
第十一の本発明の多層プリント配線板では、 基板上に、 導体回路と層間樹脂絶 縁層とが順次積層され、 上記層間樹脂絶縁層を挟んだ導体回路間がバイァホール を介して接続され、 さらに、 最外層にソルダーレジス ト層が形成されている。 上記基板や、 上記導体回路の材質としては、 例えば、 第七の本発明の多層プリ ント配線板の基板や、 導体回路の材質と同様のもの等が挙げられる。 また、 第十 —の本発明の多層プリント配線板では、 第七の本発明の多層プリント配線板と同 様の構成のスルーホールが基板を挟んだ導体回路間を接続するために形成されて いてもよい。
さらに、 第十一の本発明の多層プリント配線板では、 上記基板と層間樹脂絶縁 層とを貫通するスルーホールが形成されていてもよい。 このようなスルーホール を形成することにより、 基板と層間樹脂絶縁層とを挟んだ導体回路間を電気的に 接続することができる。
また、 上記層間樹脂絶縁層としては、 例えば、 第七の本発明の多層プリント配 線板の層間樹脂絶縁層と同様のもの等が挙げられる。 ここで、 第十一の本発明の 多層プリント配線板においては、 少なくとも最外層の層間樹脂絶縁層は、 その線 膨張係数が 1 O O p p mZ°C以下であることが望ましく、 全ての層間樹脂絶縁層 の線膨張係数が 1 O O p p m 。 C以下であることがより望ましい。
このように層間樹脂絶縁層の線膨張係数が小さい場合、 層間樹脂絶縁層とバイ ァホールや基板、 導体回路との間で、 線膨張係数の違いに起因した応力が発生し にくく、 そのため、 層間樹脂絶縁層とバイァホールとの間での剥離や、 層間樹脂 絶縁層でのクラックが発生しにくい。 従って、 上記範囲の線膨張係数を有する層 間樹脂絶縁層が形成された多層プリント配線板は、 より信頼性に優れることとな る。
また、 上記層間樹脂絶縁層の線膨張係数は、 3 0〜 9 0 p p mZ°Cであること がより望ましい。 線膨張係数が 3 0 ϊ> p m/°C未満では、 剛性が高く、 例えば、 その表面に粗化面を形成した場合に、 粗化面の凹凸を保持することができないこ とがあるのに対し、 上記範囲であれば、 耐クラック性により優れるとともに、 粗 化面の形状保持性にも優れるからである。
また、 上記層間樹脂絶縁層には、 粒子およびゴム成分が配合されていることが 望ましい。
粒子を配合されている場合、 層間樹脂絶縁層の形状保持性がより向上すること となり、 ゴム成分が配合されている場合、 該ゴム成分の有する柔軟性および反発 弾性により、 眉間樹脂絶縁層に応力が作用した際に、 該応力を吸収したり緩和し たりすることができる。
上記粒子としては、 無機粒子、 樹脂粒子および金属粒子のうちの少なくとも 1 種が望ましい。
なお、 上記無機粒子、 上記樹脂粒子および上記金属粒子としては、 例えば、 第 十の本発明の多層プリント配線板と同様のものを使用することができる。
また、 上記バイァホールは、 上記導体回路同様、 その材質が、 例えば、 C u、 N i、 P、 P d、 C o、 W、 これらの合金等であり、 めっき処理等により形成さ れている。
また、 上記多層プリント配線板において、 積み重ねられたパイァホールのうち、 最上段のバイァホールは、 その上面に凹部が形成されているが、 その他のバイァ ホールの形状は特に限定されず、 その上面に凹部が形成された形状であってもよ いし、 フィールドビア形状であってもよい。
ここで、 最上段以外のバイァホールの形状が、 フィールドビア形状である場合 には、 その上面が平坦であるため、 パイァホールを積み重ねるのに適している。 なお、 第^ ^一の本発明の多層プリント配線板においては、 全ての階層の異なる バイァホール同士が積み重ねられているわけではなく、 他のバイァホールが積み 重ねられることのないバイァホールが存在してもよい。
なお、 上面に凹部が形成されたバイァホールおよびフィールドビア形状のバイ ァホールの、 それぞれの形成方法については、 後に詳述する。
上記積み重ねられたバイァホールにおいて、 このうちの少なくとも 1つのパイ ァホールは、 そのランド径が他のバイァホールのランド径と異なることが望まし い。 積み重ねられたバイァホールがこのような構成を有する場合、 ランド径の大 きなバイァホールが、 層間樹脂絶縁層の補強材の役割を果たすこととなり、 層間 樹脂絶縁層の機械的強度が向上し、 バイァホール近傍の層間樹脂絶縁層でクラッ クがより発生しにくくなるからである。
なお、 第十一の本発明の多層プリント配線板においては、 全ての階層の異なる バイァホール同士が積み重ねられているわけではなく、 他のバイァホールが積み 重ねられることのないバイァホールが存在してもよい。
次に、 第十一の本発明の多層プリント配線板の製造方法について説明する。 第十一の本発明の多層プリント配線板は、 上記積み重ねられたバイァホールの うち、 最上段のバイァホールの上面に回部を形成する以外は、 第七の本発明の多 層プリント配線板の製造方法と同様の方法により製造することができる。
具体的には、 例えば、 第七の本発明の多層プリント配線板の製造方法の (7 ) の工程において、 電気めつき液の組成を適宜選択することにより、 その上面に凹 部を有する電解めつき層を形成するか、 第七の本発明の多層プリント配線板の製 造方法の (9 ) の工程において、 (3 ) 〜 (8 ) の工程を操り返す際の最後の繰 り返し工程、 即ち、 最外層の層間樹脂絶縁層と、 最上段のバイァホールとを形成 する工程で、 電解めつき層を形成する際 (上記 (7 ) の工程) に、 その上面に凹 部を有する電解めつき層を形成する以外は、 第七の本発明の多層プリント配線板 を製造する方法と同様の方法で製造することができる。
上記電解めつき層の形成は、 例えば、 電解銅めつき液を用いて電解銅めつき層 を形成する場合には、 硫酸、 硫酸銅、 および、 添加剤を含む電解銅めつき液を用 いることができる。
また、 ここで、 上記電解銅めつき液のうち、 特定のレべリング剤と光沢剤とか らなる添加剤を含む電解銅めつき液を用いた場合には、 上面が平坦な電解銅めつ き層を形成することができる。 即ち、 5 0〜3 0 0 g / 1の硫酸銅、 3 0〜2 0 O g Z lの硫酸、 2 5〜9 O m g Z 1の塩素イオン、 および、 少なくともレベリ ング剤と光沢剤とからなる l l O O O m g Z lの添加剤を含有する電解銅めつ き液を用いることにより、 上面が平坦な電解銅めつき層を形成することができる。 このような組成の電解銅めつき液では、 バイァホールの開口径、 樹脂絶縁層の 材質や厚さ、 層間樹脂絶縁層の粗化面の有無等に関係なく、 バイァホール用開口 を完全に充填することができる。
加えて、 上記電解銅めつき液は、 銅イオンを高濃度で含有しているため、 バイ ァホール用開口部に銅イオンを充分に供給し、 バイァホール用開口部をめつき速 度 4 0〜1 0 0 /z inZ時間でめっきすることができ、 電^めっき工程の高速化に つながる。 また、 上記電解銅めつき液は、 100〜250 g / 1の硫酸銅、 50〜150 gZ lの硫酸、 30〜7 OmgZ 1の塩素イオン、 および、 少なくともレベリン グ剤と光沢剤とからなる 1〜60 OmgZ 1の添加剤を含有する組成であること が望ましい。
また、 上記電解銅めつき液において、 上記添加剤は、 少なくともレべリング剤 と光沢剤とからなるものであればよく、 その他の成分を含有していてもよい。 ここで、 上記レべリング剤としては、 例えば、 ポリエチレン、 ゼラチン、 これ らの誘導体等が挙げられる。
また、 上記光沢剤としては、 例えば、 酸化物硫黄やその関連化合物、 硫化水素 やその関連化合物、 その他の硫黄化合物等が挙げられる。
また、 上記レべリング剤の配合量は、 l〜1000mg/ lが望ましく、 上記 光沢剤の配合量は、 0. l〜100mg/ lが望ましい。 また、 両者の配合比率 は、 2 : 1〜; L 0 : 1が望ましい。
また、 このような電解銅めつき液を用いて、 その上面が平坦な電気めつき層を 形成した場合には、 後工程を経て形成されるバイァホールの形状がフィールドビ ァ形状となる。
なお、 その上面に凹部を有する電解めつき層を形成する場合には、 例えば、 従 来公知の電解銅めつき液、 即ち、 120〜250 g/ 1の硫酸、 30〜100 g / 1の硫酸銅および各種添加剤を含む電解銅めつき液等を用いることができる。 また、 この工程では、 一旦、 その上面に凹部を有する電解めつき層を形成した 後、 この凹部に導電性ペーストを充填してその上面が平坦な電解銅めつき層を形 成してもよいし、 ー且、 その上面に凹部を有する電解めつき層を形成した後、 そ の凹部に樹脂充填材等を充填し、 さらに、 その上に蓋めつき層を形成してその上 面が平坦な電解銅めつき層を形成してもよい。
また、 第七の本発明の多層プリント配線板の製造方法の (7) および (8) の 工程において、 基板と層間樹脂絶縁層とを貫通孔するスルーホールを形成した場 合には、 このスルーホールの直上にバイァホールを形成してもよい。 発明を実施するための最良の形態 以下、 本発明をさらに詳細に説明する。
(実施例 1 )
A. 層間樹脂絶縁層用樹脂フィルムの作製
ビスフエノーノレ A型エポキシ樹脂 (エポキシ当量 469、 油化シェルエポキシ 社製ェピコ一ト 100 1) 30重量部、 クレゾ一ルノポラック型エポキシ樹脂 (エポキシ当量 215、 大日本インキ化学工業社製 ェピクロン N— 673) 4 0重量部、 トリアジン構造含有フエノールノポラック樹脂 (フエノール性水酸基 当量 1 20、 大 S本インキ化学工業社製 フエノライ ト KA— 7052) 30重 量部をェチルジグリコールァセテ一ト 20重量部、 ソルベントナフサ 20重量部 に攪拌しながら加熱溶解させ、 そこへ末端エポキシ化ポリブタジエンゴム (ナガ セ化成工業社製 デナレックス R— 45 E PT) 15重量部と 2—フエニル一 4、 5 _ビス (ヒドロキシメチル) ィミダゾール粉砕品 1. 5重量部、 微粉碎シリ力 2重量部、 シリコン系消泡剤 0. 5重量部を添加しエポキシ樹脂組成物を調製し た。
得られたエポキシ樹脂組成物を厚さ 38 /imの PETフィルム上に乾燥後の厚 さが 50 μπιとなるようにロールコーターを用いて塗布した後、 80〜120°C で 10分間乾燥させることにより、 層間樹脂絶縁層用樹脂フィルムを作製した。
B. 樹脂充填材の調製
ビスフエノー/レ F型エポキシモノマー (油化シェル社製、 分子量: 310、 Y L 983U) 100重量部、 表面にシランカップリング剤がコーティングされた 平均粒径が 1. 6 mで、 最大粒子の直径が 1 5 μ m以下の S i O 2球状粒子 (アドテック社製、 CRS 1 10 1—CE) 72重量部およびレべリング剤 (サンノプコ社製 ペレノール S 4) 1. 5重量部を容器にとり、 攪拌混合する ことにより、 その粘度が 25± 1°Cで 30〜80 P a ■ sの樹脂充填材を調製し た。
なお、 硬化剤として、 ィミダゾール硬化剤 (四国化成社製、 2 E 4MZ— C N) 6. 5重量部を用いた。
C. プリント配線板の製造方法
(1) 厚さ 0. 8 mmのガラスエポキシ樹脂または BT (ビスマレイミドトリ ァジン) 樹脂からなる基板 1の両面に 18 μπιの銅箔 8がラミネートされている 銅張積層板を出発材料とした (図 6 (a) 参照) 。 まず、 この銅張積層板をドリ ル削孔し、 無電解めつき処理を施し、 パターン状にエッチングすることにより、 基板 1の両面に下層導体回路 4とスルーホール 9とを形成した (図 6 (b) 参 照) 。
(2) スノレーホール 9および下層導体回路 4を形成した基板を水洗いし、 乾燥 した後、 Na OH ( 10 g/ 1 ) 、 N a C 102 (40 g/l ) 、 N a 3 P 04
(6 g/1 ) を含む水溶液を黒化浴 (酸化浴) とする黒化処理、 および、 NaO H (l O gZl ) 、 N a BH4 (6 g/ 1 ) を含む水溶液を還元浴とする還元処 理を行い、 そのスルーホール 9を含む下層導体回路 4の全表面に粗化面 (図示せ ず) を形成した。
(3) 次に、 上記 Bに記載した樹脂充填材を調製した後、 下記の方法により調 製後 24時間以内に、 スルーホール 9内、 および、 基板 1の導体回路非形成部と 下層導体回路 4の外縁部とに樹脂充填材の層 10 ' を形成した。
即ち、 まず、 スキージを用いてスルーホール内に樹脂充填材を押し込んだ後、 100°C、 20分の条件で乾燥させた。 次に、 導体回路非形成部に相当する部分 が開口したマスクを基板上に載置し、 スキージを用いて凹部となっている導体回 路非形成部に樹脂充填材の層 10' 形成し、 100°C、 20分の条件で乾燥させ た (図 6 (c) 参照) 。
(4) 上記 (3) の処理を終えた基板の片面を、 # 600のベルト研磨紙 (三 共理化学製) を用いたベルトサンダー研磨により、 下層導体回路 4の表面ゃスル 一ホール 9のランド表面に樹脂充填材が残らないように研磨し、 次いで、 上記べ ルトサンダー研磨による傷を取り除くためのパフ研磨を行った。 このような一連 の研磨を基板の他方の面についても同様に行った。
次いで、 100でで 1時間、 150でで 1時間の加熱処理を行って樹脂充填材 層 10を形成した。
このようにして、 スルーホール 9や導体回路非形成部に形成された樹脂充填材 層 10の表層部および下層導体回路 4の表面を平坦化し、 樹脂充填材層 10と下 層導体回路 4の側面 4 aとが粗化面を介して強固に密着し、 またスルーホール 9 の内壁面 9 aと樹脂充填材層 10とが粗化面を介して強固に密着した絶縁性基板 を得た (図 6 (d) 参照) 。 即ち、 この工程により、 樹脂充填材層 10の表面と 下層導体回路 4の表面が同一平面となる。
(5) 上記基板を水洗、 酸性脱脂した後、 ソフトエッチングし、 次いで、 エツ チング液を基板の両面にスプレイで吹きつけて、 下層導体回路 4の表面とスルー ホール 9のランド表面とをエッチングすることにより、 下層導体回路 4の全表面 に粗化面 (図示せず) を形成した。 なお、 エッチング液としては、 イミダゾール 銅 (I I) 錯体 10重量部、 グリコール酸 7重量部、 塩化カリウム 5重量部から なるエッチング液 (メック社製、 メックエッチポンド) を使用した。
(6) 次に、 基板の両面に、 上記 Aで作製した基板より少し大きめの層間樹月旨 絶縁層用樹脂フィルムを基板上に載置し、 圧力 0. 4MP a、 温度 80°C、 圧着 時間 1 0秒の条件で仮圧着して裁断した後、 さらに、 以下の方法により真空ラミ ネーター装置を用いて張り付け、 その後、 熱硬化させることにより層間樹脂絶縁 層 2を形成した (図 6 (e) 参照) 。 すなわち、 層間樹脂絶縁層用樹脂フィルム を基板上に、 真空度 67 P a、 圧力 0. 4 M P a、 温度 80 °C、 圧着時間 60秒 の条件で本圧着して張り付け、 その後、 1 70°Cで 30分間熱硬化させた。
(7) 次に、 層間樹脂絶縁層 2上に、 厚さ 1. 2 mmの貫通孔が形成されたマ スクを介して、 波長 10. 4 μπιの C02ガスレーザにて、 ビーム径 4. Omm, トップハットモード、 パノレス幅 8. 0 秒、 マスクの貫通孔の径 1. Omm、 1 ショットの条件で層間樹脂絶縁層 2に、 直径 80 μ mのバイァホール用開口 6を 形成した (図 7 (a) 参照) 。
(8) さらに、 バイァホール用開口 6を形成した基板を、 60 gZlの過マン ガン酸を含む 80°Cの溶液に 10分間浸漬し、 層間樹脂絶縁層 2の表面に存在す るエポキシ樹脂粒子を溶解除去することにより、 パイァホール用開口 6の内壁を 含む層間樹脂絶縁層 2の表面を粗面 (図示せず) とした。
(9) 次に、 上記処理を終えた基板を、 中和溶液 (シプレイ社製) に浸漬して から水洗いした。
さらに、 粗面化処理 (粗化深さ 3 μΐη) した基板の表面に、 パラジウム触媒 (アトテック社製) を付与することにより、 層間樹脂絶縁層 2の表面およびバイ ァホール用開口 6の内壁面に触媒核を付着させた。
(1 0) 次に、 以下の組成の無電解銅めつき水溶液中に基板を浸漬して、 粗面 全体に厚さ 0. 6〜3. Ο μπιの薄膜導体層 1 2を形成した (図 7 (b) 参照) 。
〔無電解めつき水溶液〕
N i S04 0. 00 3 m o 1 / 1
酒石酸 0. 200 mo 1 / 1
硫酸銅 0. 0 3 0 mo 1 / 1
HCHO 0. 0 5 0 m o 1 / 1
N a OH 0. 1 0 0 m o 1 / 1
a、 a' —ビビリジル 40 m g/ 1
ポリエチレングリコール (P EG) 0. 1 0 g/ 1
〔無電解めつき条件〕
3 5 °Cの液温度で 40分
(1 1) 次に、 市販の感光性ドライフィルムを薄膜導体層 1 2に貼り付け、 マ スクを载置して、 1 00m jZcm2で露光し、 0. 8%炭酸ナトリウム水溶液 で現像処理することにより、 めっきレジスト 3を設けた。 なお、 バイァホールを 形成するためのめっきレジスト非形成部分の形状は、 平面視形状が円形で、 その 直径 1^が 1 5 0 tmである (図 7 (c) 参照) 。
(1 2) ついで、 基板を 5 0°Cの水で洗浄して脱脂し、 2 5 °Cの水で水洗後、 さらに硫酸で洗浄してから、 以下の条件で電解銅めつきを施し、 電解銅めつき層 1 3を形成した (図 7 (d) 参照) 。
〔電解めつき水溶液〕
C u S O4 - 5 H20 2 1 0 g/
硫酸 1 5 0 g/
C 1― 40 m g /
ポリエチレングリコ一ノレ 3 0 Omg/
ビスジス/レフィ ド 1 0 OmgZ
〔電解めつき条件〕
電流密度 0 A/d m' 時間 60 分
温度 25 °C
(1 3) 続いて、 50°Cの 40 g/ 1 N a OH水溶液中でめっきレジスト 3を 剥離除去した。 その後、 基板に 150°Cで 1時間の加熱処理を施し、 硫酸一過酸 化水素水溶液を含むエッチング液を用いて、 めっきレジスト下に存在した薄膜導 体層を除去し、 独立した導体回路とフィールドビア形状のバイァホーノレとを形成 した (図 8 (a) 参照) 。 なお、 ここで、 形成したバイァホールのランド径は 3 5 μ mである。
(14) 上記 (5) 〜 (1 1) の工程を繰り返すことにより、 さらに上層の層 間樹脂絶縁層 2と薄膜導体層 12とを形成し、 その後、 薄膜導体層 1 2上にめつ きレジス ト 3を設けた。 なお、 バイァホールを形成するためのめっきレジスト非 形成部分の形状は、 平面視形状が円形で、 その直径 L2が 250 inである (図 8 (b) 参照) 。
(1 5) 次に、 上己 (12) および (1 3) の工程と同様にして、 電解銅めつ き処理、 ならびに、 めっきレジストの剥離除去、 および、 薄膜導体層のエツチン グを行い、 独立した導体回路とフィールドビア形状のバイァホールとを形成した (図 8 (c) 〜図 9 (a) 参照) 。 なお、 ここで形成したバイァホールのランド 径は 8 5 imである。
(16) さらに、 上記 (5) ~ (1 1) の工程を繰り返すことにより、 さらに 上層の層間樹脂絶縁層 2と薄膜導体層 12とを形成し、 その後、 薄膜導体層 12 上にめっきレジスト 3を設けた。 なお、 バイァホールを形成するためのめっきレ ジスト非形成部分の形状は、 平面視形状が円形で、 その直径が 150 μηιである。 続いて、 基板を 50°Cの水で洗浄して脱脂し、 25°Cの水で水洗後、 さらに硫酸 で洗浄してから、 以下の条件で電解めつきを施し、 めっきレジスト 3非形成部に、 電解銅めつき膜 1 3を形成した (図 9 (b) 〜 (c) 参照) 。
〔電解めつき液〕
硫酸 2. 24 mo 1 / 1
硫酸銅 0. 26 mo 1 / 1
添加剤 1 9. 5 m 1 / 1 (ァトテックジャパン社製、 カパラシド GL)
〔電解めつき条件〕
電流密度 1 A/d m
時間 65 分
温度 22土 2 °C
(1 7) 次に、 上記 (13) の工程と同様にして、 めっきレジスト 3の剥離除 去、 および、 薄膜導体層のエッチングを行い、 独立した導体回路とパイァホール とを形成した。 なお、 この工程で形成したバイァホールは、 ランド径が 35 /zm で、 その上面が窪んだ形状を有している。 また、 この工程で形成したバイァホー ルと隣接する導体回路との距離は 50 μιηである (図 1 0 (a) 参照) 。
(18) 次に、 ジエチレングリコールジメチルエーテノレ (DMDG) に 60重 量%の濃度になるように溶解させた、 クレゾールノボラック型エポキシ樹脂 (日 本化薬社製) のエポキシ基 50 %をアタリル化した感光性付与のオリゴマー (分 子量: 4000) 46. 67重量部、 メチルェチルケトンに溶解させた 80重 量%のビスフエノール A型エポキシ樹脂 (油化シェル社製、 商品名:ェピコート 1001) 1 5. 0重量部、 イミダゾール硬化剤 (四国化成社製、 商品名: 2E 4MZ-CN) 1. 6重量部、 感光性モノマーである多価アクリルモノマー (曰 本化薬社製、 商品名 : R 604) 3. 0重量部、 同じく多価アクリルモノマー (共栄化学社製、 商品名: DPE6A) 1. 5重量部、 分散系消泡剤 (サンノブ コ社製、 S— 65) 0. 71重量部を容器にとり、 攪拌、 混合して混合組成物を 調製し、 この混合組成物に対して光重合開始剤としてべンゾフエノン (関東化学 社製) 2. 0重量部、 光增感剤としてのミヒラーケトン (関東化学社製) 0. 2 重量部を加え、 粘度を 25°Cで 2. 0 P a · sに調整したソルダーレジスト組成 物を得た。
なお、 粘度測定は、 B型粘度計 (東京計器社製、 DVL— B型) で 60m i n — 1 ( r p m) の場合はローター No. 4、 6m i n— 1 ( r p m) の場合はロー ター No. 3によった。
(1 9) 次に、 多層配線基板の両面に、 上記ソルダーレジスト組成物を 20 μ mの厚さで塗布し、 70でで 20分間、 70でで 30分間の条件で乾燥処理を行 つた後、 半田パッドのパターンが描画された厚さ 5 mmのフォトマスクをソルダ 一レジス ト層に密着させて 100 OrnjZ cm2の紫外線で露光し、 DMTG溶 液で現像処理し、 直径 80 μιηの開口を形成した。
そして、 さらに、 80でで 1時間、 100 °Cで 1時間、 120。Cで 1時間、 1 50°Cで 3時間の条件でそれぞれ加熱処理を行ってソルダーレジスト層を硬化さ せ、 半田バンプ形成用開口を有し、 その厚さが 20 μιηのソルダーレジスト層 1 4を形成した。
(20) 次に、 過硫酸ナトリウムを主成分とするエッチング液中にソルダーレ ジスト層 14が形成された基板を 1分間浸漬し、 導体回路表面に平均粗度 (R a) が Ι μΐη以下の粗化面 (図示せず) を形成した。
さらに、 この基板を、 塩化ュッケル (2. 3 X 1 Ο-^ο 1 / 1 ) , 次亜リ ン酸ナトリウム (2. 8 X 1 0_1mo 1 / 1 ) 、 タエン酸ナトリウム ( 1. 6 X 1 0_1mo 1 / 1 ) を含む pH=4. 5の無電解ニッケルめっき液に 2 0分 間浸漬して、 開口部に厚さ 5 μπιのニッケルめっき層 15を形成した。 さらに、 その基板をシアン化金カリウム (7. 6 X 1 0-3mo 1 Ζ 1 ) 、 塩化アンモニ ゥム (1. 9 X 1 0— 1 / 1 ) 、 クェン酸ナトリウム (1. 2 X 1 0_1m o 1 / 1 ) 、 次亜リン酸ナトリウム (1. 7 X 1 0— imo l / l ) を含む無電 解金めつき液に 80°Cの条件で 7. 5分間浸漬して、 ニッケルめっき層 15上に、 厚さ 0. 03 μΐηの金めつき層 16を形成し、 半田パッドとした。
(21) この後、 ソルダーレジスト層 14上に、 マスクを載置し、 ピストン式 圧入型印刷機を用いて、 半田バンプ形成用開口に半田ペーストを印刷した。 その 後、 半田ペーストを 250°Cでリフローし、 さらに、 フラックス洗浄を行うこと により、 半田バンプを備えた多層プリント配線板を得た (図 10 (b) 参照) 。
(実施例 2)
実施例 (1) 〜 (4) の工程を経た後、 スルーホール (樹脂充填材層を含む) 上に以下の方法を用いて蓋めつき層を形成し、 (7) の工程において蓋めつき層 上にバイァホール用開口を形成した以外は、 実施例 1と同様にして多層プリント 配線板を製造した。
〔蓋めつき層の形成〕 スルーホール内および導体回路非形成部に樹脂充填材層を形成し、 導体回路 (スルーホーノレのランド部分を含む) 表面と樹脂充填材層の表面とを同一平面に した後、 まず、 基板の表面にパラジウム触媒 (アトテック社製) を付与すること により、 導体回路表面および樹脂充填材層の表面に触媒核を付着させた。
次に、 実施例 1の (1 0) の工程で用いた無電 #めっき液と同様の糸且成の無電 解銅めつき水溶液中に基板を浸漬して、 表面全体に厚さ 0. 6〜3. の薄 膜導体層を形成した。
次に、 市販の感光性ドライフィルムを用いて、 スルーホール上以外の部分にめ つきレジストを形成した。
さらに, 基板を 50°Cの水で洗浄して脱脂し、 2 5°Cの水で水洗後、 さらに硫 酸で洗浄してから、 以下の条件で電解銅めつきを施し、 スルーホール上に電解銅 めっき層を形成した。
〔電解めつき液〕
硫酸 2. 24 m o 1 / 1
硫酸銅 0. 2 6 mo 1 / 1
添加剤 1 9. 5 m 1 / 1
(アトテックジャパン社製、 カパラシド GL)
〔電解めつき条件〕
電流密度 1 A/dm2
時間 6 5 分
温度 2 2 + 2 。C
さらに、 50°Cの 40 g/ 1 N a OH水溶液中でめっきレジストを剥離除去し、 その後、 硫酸一過酸化水素水溶液を含むエッチング液を用いて、 めっきレジスト 下に存在した薄膜導体層を除去し、 蓋めつき層とした。
(実施例 3 )
実施例 1の (6) および (7) の工程において、 以下の方法を用いて、 バイァ ホール用開口を有する層間樹脂絶縁層を形成した以外は、 実施例 1と同様にして 多層プリント配線板を製造した。
即ち、 実施例 1の (1) 〜 (5) の工程を経た後、 感光性樹脂組成物 B (粘 度: 1. 5 P a · s) を調製後 24時間以内にロールコータを用いて塗布し、 水 平状態で 20分間放置してから、 60°Cで 30分間の乾燥 (プリベータ) を行つ た。 次いで、 感光性樹脂組成物 A (粘度: 7P a · s) を調製後 24時間以内に ロールコータを用いて塗布し、 同様に水平状態で 20分間放置してから、 60°C で 30分間の乾燥 (プリベータ) を行い、 2層からなる半硬化状態の樹脂層を形 成した。
次に、 半硬化状態の樹脂層を形成した基板の両面に、 直径 80 の黒円が印 刷されたフォトマスクフィルムを密着させ、 超高圧水銀灯により 50 Om J/c m 2の強度で露光した後、 DMDG溶液でスプレー現像した。 この後、 さらに、 この基板を超高圧水銀灯により 300 Om J/c m2の強度で露光し、 100°C で 1時間、 120 °Cで 1時間、 150 で 3時間の加熱処理を施し、 フォトマス クフィルムに相当する寸法精度に優れた直径 80 mのバイァホール用開口を有 する層間樹脂絶縁層を形成した。
なお、 感光性樹脂組成物 Aおよび Bは下記の方法により調製した。
〔感光性樹脂組成物 Aの調製〕
( i) クレゾールノポラック型エポキシ樹脂 (日本化薬社製、 分子量: 250 0) の 25%ァクリル化物を 80重量0 /0の濃度でジエチレングリコールジメチル エーテル (DMDG) に溶解させた樹脂液 35重量部、 感光性モノマー (東亜合 成社製、 ァロニックス M 315) 3. 15重量部、 消泡剤 (サンノプコ社製 S - 65) 0. 5重量部および N—メチルピロリ ドン (NMP) 3. 6重量部を容 器にとり、 攪拌混合することにより混合組成物を調製した。
( i i ) ポリエーテルスルフォン (PES) 12重量部、 エポキシ樹脂粒子 (三洋化成社製、 ポリマーポール) の平均粒径 1. Ομπαのもの 7. 2重量部お よび平均粒径 0. 5 111のもの 3. 09重量部を別の容器にとり、 攪拌混合した 後、 さらに ΝΜΡ 30重量 を添加し、 ビーズミルで攪拌混合し、 別の混合組成 物を調製した。
(i i i) イミダゾール硬化剤 (四国化成社製、 2 E4MZ-CN) 2重量部、 光重合開始剤 (チバ 'スぺシャリティ 'ケミカルズ社製、 ィルガキュア一 I一 907) 2重量部、 光増感剤 (日本化薬社製、 DETX-S) 0. 2重量部およ び NMP 1. 5重量部をさらに別の容器にとり、 攪拌混合することにより混合組 成物を調製した。
そして、 ( i) 、 ( i i) および (i i i) で調製した混合組成物を混合する ことにより感光性樹脂組成物を得た。
〔感光性樹脂組成物 Bの調製〕
( i ) クレゾールノボラック型エポキシ樹脂 (日本化薬社製、 分子量: 250 0) の 25%ァクリル化物を 80重量0 /0の濃度でジエチレングリコールジメチル エーテル (DMDG) に溶解させた樹脂液 35重量部、 感光性モノマー (東亜合 成社製、 ァロユックス M3 1 5) 4重量部、 消泡剤 (サンノプコ社製 S— 6 5) 0. 5重量部おょぴ N—メチルピロリ ドン (NMP) 3. 6重量部を容器に とり、 攪拌混合することにより混合組成物を調製した。
( i i ) ポリエーテルスルフォン (PES) 1 2重量部、 および、 エポキシ樹 脂粒子 (三洋化成社製、 ポリマーポール) の平均粒径 0. 5 zmのもの 14. 4 9重量部を別の容器にとり、 攪抨混合した後、 さらに NMP 30重量部を添加し、 ビーズミルで攪拌混合し、 別の混合組成物を調製した。
( i i i ) イミダゾール硬化剤 (四国化成社製、 2E4MZ— CN) 2重量部、 光重合開始剤 (チバ ·スぺシャリティ ·ケミカルズ社製、 ィルガキュア一 I一 907) 2重量部、 光増感剤 (日本化薬社製、 DETX— S) 0. 2重量部およ び NMP 1. 5重量部をさらに別の容器にとり、 攪拌混合することにより混合組 成物を調製した。
そして、 ( i ) 、 ( i i) および (i i i) で調製した混合組成物を混合する ことにより感光性樹脂組成物を得た。
(実施例 4)
A. 層間樹脂絶縁層用樹脂フィルムの作製、 および、 樹脂充填材の調製
実施例 1と同様にして、 層間樹脂絶縁層用樹脂フィルムの作製、 および、 樹脂 充填材の調製を行った。
B. 多層プリント配線板の製造
(1) 厚さ 0. 8mmのガラスエポキシ樹脂または BT樹脂からなる絶縁性基 板 21の両面に 18 μιηの銅箔 28がラミネートされている銅張積層板を出発材 料とした (図 1 1 ( a) 参照) 。 まず、 この銅張積層板を下層導体回路パターン 状にヱツチングすることにより、 基板の両面に下層導体回路 2 4を形成した (図 1 1 (b) 参照) 。
(2) 下層導体回路 24を形成した基板 2 1を水洗いし、 乾燥した後、 N a O H ( l O gZ l ) 、 N a C 1 02 (4 0 g/ 1 ) 、 N a 3 P04 (6 g/ 1 ) を含 む水溶液を黒化浴 (酸化浴) とする黒化処理、 および、 N a OH (1 0 g/ 1 ) 、 N a BH4 (6 g/ l ) を含む水溶液を還元浴とする還元処理を行い、 下層導体 回路 2 4の表面に粗化面 (図示せず) を形成した。
( 3) 次に、 上記 Aで作製した層間樹脂絶縁層用樹脂フィルムを、 温度 5 0〜 1 5 0°Cまで昇温しながら、 0. 5 MP aで真空圧着ラミネートして貼り付け、 層間樹脂絶縁層 2 2を形成した (図 1 1 ( c ) 参照) 。
さらに、 層間樹脂絶縁層 2 2を形成した基板 2 1に、 ドリル加工により直径 3 0 0 μ mの貫通孔 3 9を形成した。
(4) 次に、 層間樹脂絶縁層 2 2に、 厚さ 1. 2 mmの貫通孔が形成されたマ スクを載置し、 波長 1 0. 4 μ πιの C02ガスレーザにて、 ビーム径 4. Omm, トップハットモード、 パルス幅 8. O AJ秒、 マスクの貫通孔の径 1. 0mm、 1 ショ ットの条件で層間樹脂絶縁層 2 2に、 直径 8 0 mのバイァホール用開口 2 6を形成した (図 1 1 ( d) 参照) 。
(5) 次に、 バイァホール用開口 2 6を形成した基板を、 60gZlの過マン ガン酸を含む 8 0 °Cの溶液に 1 0分間浸漬し、 貫通孔 3 9の壁面にデスミァ処理 を施すとともに、 層間樹脂絶縁層 2 2の表面に存在するエポキシ樹脂粒子を溶解 除去することにより、 バイァホール用開口 2 6の内壁面を含むその表面に粗化面 (図示せず) を形成した。
(6) 次に、 上記処理を終えた基板を、 中和溶液 (シプレイ社製) に浸漬して から水洗いした。
さらに、 粗面化処理 (粗化深さ 3 μιη) した該基板の表面に、 パラジウム触媒 を付与することにより、 眉間樹脂絶縁層 2 2の表面 (バイァホール用開口 2 6の 内壁面を含む) 、 および、 貫通孔 3 9の壁面に触媒核を付着させた (図示せず) 。 即ち、 上記基板を塩化パラジウム (P d C l 2) と塩化第一スズ (S n C 1 2) とを含む触媒液中に浸漬し、 パラジウム金属を析出させることにより触媒を付与 した。
(7) 次に、 34°Cの無電解銅めつき水溶液中に基板を 40分間浸漬し、 層間 樹脂絶縁層 22の表面 (バイァホール用開口 26の内壁面を含む) 、 および、 貫 通孔 39の壁面に厚さ 0. 6〜3. 0 mの薄膜導体層 32を形成した (図 1 1 (e) 参照) 。 なお、 無電解銅めつき水溶液としては、 実施例 1の (10) のェ 程で用いた無電解銅めつき水溶液と同様の水溶液を用いた。
(8) 次に、 薄膜導体層 32が形成された基板に市販の感光性ドライフィルム を張り付け、 マスクを载置して、 10 Om jZcm2で露光し、 0. 8 %炭酸ナ トリウム水溶液で現像処理することにより、 めっきレジスト 23を設けた (図 1 2 (a) 参照) 。
(9) 次いで、 基板を 50°Cの水で洗浄して脱脂し、 25°Cの水で水洗後、 さ らに硫酸で洗浄してから、 実施例 1の (12) の工程と同様の条件で電解めつき を施し、 めっきレジスト 23非形成部に、 電解銅めつき膜 33を形成した (図 1 2 (b) 参照) 。
(10) さらに、 めっきレジスト 23を 5%KOHで剥離除去した後、 そのめ つきレジスト 23下の無電解めつき膜を硫酸と過酸化水素とを含むエッチング液 を用いてエッチングし、 スルーホール 29、 および、 導体回路 25 (バイァホー ル 27を含む) とした。
(1 1) 次に、 スルーホール 29等を形成した基板 30をェツチング液に浸漬 し、 スルーホール 29、 および、 導体回路 25 (バイァホール 27を含む) の表 面に粗化面 (図示せず) を形成した。 なお、 エッチング液としては、 メック社製、 メックエッチボンドを使用した。
(1 2) 次に、 上記 Aに記載した樹脂充填材を調製した後、 下記の方法により 調製後 24時間以内に、 スルーホール 29内、 および、 層間樹脂絶縁層 22上の 導体回路非形成部と導体回路 25の外縁部とに樹脂充填材の層を形成した。 即ち、 まず、 スキージを用いてスルーホール内に樹脂充填材を押し込んだ後、 100°C、 20分の条件で乾燥させた。 次に、 導体回路非形成部に相当する部分 が開口したマスクとスキージとを用い、 凹部となっている導体回路非形成部に樹 脂充填材の層を形成し、 100°C、 20分の条件で乾燥させた。
続いて、 実施例 1の (4) の工程と同様にして、 スルーホール 29や導体回路 非形成部に形成された樹脂充填材層 30の表層部および導体回路 25の表面を平 坦ィ匕し、 樹脂充填材層 30の表面と導体回路 25の表面とを同一平面とした (図 12 (c) 参照) 。
(13) 次に、 眉間樹脂絶縁層 22の表面、 および、 樹脂充填材層 30の露出 面に、 上記 (6) と同様の処理を行いてパラジウム触媒 (図示せず) を付与した。 次に、 上記 (7) と同様の条件で無電解めつき処理を施し、 樹脂充填材層 30の 露出面および導体回路 25の上面に薄膜導体層 32を形成した。
(14) 次に、 上記 (8) と同様の方法を用いて、 薄膜導体層 32上に、 めつ きレジスト 23を設けた (図 12 (d) 参照) 。 続いて、 基板を 50°Cの水で洗 浄して脱脂し、 25 °Cの水で水洗後、 さらに硫酸で洗浄してから、 以下の条件で 電解めつきを施し、 めっきレジスト 23非形成部に、 電解銅めつき膜 33を形成 した (図 1 3 (a) 参照) 。
〔電解めつき液〕
硫酸 2. 24 m o 1 / 1
硫酸銅 0. 26 m o 1 / 1
添加剤 19. 5 m 1 / 1
(アトテックジャパン社製、 カパラシド GL)
〔電解めつき条件〕
電流密度 1 AZdm2
時間 65 分
温度 22 + 2 °C
(15) 次に、 めっきレジス ト 33を 5%KOHで剥離除去した後、 そのめつ きレジスト 33下の無電解めつき膜を硫酸と過酸化水素との混合液でエッチング 処理して溶解除去し、 蓋めつき層 31とした (図 13 (b) 参照) 。
(16) 次に、 蓋めつき層 31の表面にエッチング液 (メックエッチポンド) を用いて粗化面 (図示せず) を形成した。
(17) 次に、 上記 (3) 〜 (11) の工程を 2回繰り返すことにより、 さら に上層の層間樹脂絶縁層 22と導体回路 25 (バイァホール 27を含む) とを形 成した (図 13 (c) 〜図 16 (a) 参照) 。 なお、 この工程では、 スノレーホ一 ルを形成しなかった。
なお、 ここで形成しためっきレジストにおいて、 バイァホールを形成するため のめつきレジスト非形成部分の形状は、 平面視形状が円形で、 その直径が 250 μΐηである。 また、 形成したバイァホールは、 そのランド径が 85 zmであり、 その形状がフィールドビア形状である。
(1 8) さらに、 電解めつきを下記の条件でおこなった以外は、 再度、 上記 (3) 〜 (1 1) の工程を繰り返すことにより、 さらに上層の層間樹脂絶縁層 2 2、 導体回路 2 5 (バイァホール 27を含む) とを形成し、 多層配線板を得た (図 1 6 (b) 参照) 。 なお、 この工程では、 スルーホールを形成しなかった。
〔電解めつき液〕
硫酸 2. 24 mo 1 / 1
硫酸銅 0. 26 mo 1 / 1
添加剤 1 9. 5 m 1 / 1
(アトテックジャパン社製、 カパラシド GL)
〔電解めつき条件〕
電流密度 1 AZdm2
時間 65 分
温度 22 ± 2 °C
なお、 ここで形成しためっきレジストにおいて、 バイァホールを形成するため のめつきレジスト非形成部分の形状は、 平面視形状が円形で、 その直径が 150 mである。 また、 形成したバイァホールは、 そのランド径が 35 μπιであり、 その形状は上面に窪みを有する形状である。 また、 ここで形成したバイァホール と隣接する導体回路との距離は 50 /zmである。
(1 9) 次に、 実施例 1の (18) 〜 (21) の工程と同様にして、 半田バン プを備えた多層プリント配線板を得た (図 1 7参照) 。
(実施例 5 )
実施例 4の (17) の工程において、 (3) 〜 (1 1) の工程を 2回繰り返す 際の 2回目の操り返し工程において、 バイァホールを形成するためのめっきレジ スト非形成部分の形状を、 平面視形状が円形で、 その直径が 1 50 μιηである形 状とした以外は、 実施例 4と同様にして多層プリント配線板を製造した。 その結 果、 スタックビア構造に形成されたバイァホールのうちの最下層のバイァホール のランド径が 85 μπιで、 内層と最外層とのバイァホールのランド径が 35 μ m の多層プリント配線板 (図 18 (a) 参照) を得た。
(実施例 6 )
実施例 4の (1 7) の工程の (3) 〜 (1 1) の工程を 2回繰り返す際の 1回 目の操り返し工程において、 バイァホールを形成するためのめっきレジスト非形 成部分を、 平面視形状が直径 200 mの円形で、 バイァホールの最大ランド径 が 85 μπとなるような形状に形成し、 2回目の繰り返し工程において、 バイァ ホールを形成するためのめっきレジスト非形成部分を、 平面視形状が直径 200 mの円形で、 バイァホールの最大ランド径が 85 /mで、 かつ、 最大ランド径 を有する方向が、 1回目の繰り返し工程で形成した最大ランド径を有する方向と 反対方向ととなるような形状に形成した以外は、 実施例 4と同様にして多層プリ ント配線板を製造した。
その結果、 スタックビア構造に形成されたバイァホールのうちの最下層と内層 とのバイァホールランド径が、 最大ランド径 85 μπιで、 最小ランド径 35 μιη で、 かつ、 最大ランド径を有する方向が、 最下層のバイァホールと内層のパイァ ホールとで互いに反対方洵である多層プリント配線板 (図 1 8 (b) 参照) を得 た。
(比較例 1 )
スタックビア構造を有するバイァホールにおいて、 そのランド径が全て 35 μ mとなるようにした以外は、 実施例 2と同様にして多層プリント配線板を製造し た。
(比較例 2 )
スタックビア構造を有するバイァホールにおいて、 そのランド径が全て 35 μ mとなるようにした以外は、 実施例 4と同様にして多層プリント配線板を製造し た。 実施例 1〜 6および比較例 1、 2で得られた多層プリント配線板について、 ヒ ートサイクル試験前後のスタックビア構造を有するバイァホールの断面の形状観 察、 および、 導通試験を行った。
評価方法
( 1 ) ヒートサイクル試験
一 6 5 °Cで 3分間および 1 3 0 °Cで 3分間放置するサイクルを 1 0 0 0サイク ル繰り返した。
( 2 ) 導通試験
多層プリント配線板を製造した後、 上記ヒートサイクノレ試験前後にチェッカを 用いて導通試験を行い、 モニターに表示された結果から導通状態を評価した。
( 3 ) 形状観察
多層プリント配線板を製造した後、 上記ヒートサイクル試験前後に、 スタック ビア構造を有するバイァホールを通るように多層プリント配線板を切断し、 その 断面を倍率 1 0 0〜4 0 0倍の光学顕微鏡を用いて観察した。
その結果、 実施例 1〜6の多層プリント配線板では、 ヒートサイクル試験前後 で、 短絡や断線は発生しておらず、 導通状態は良好であった。 また、 断面の形状 観察においては、 層間樹脂絶縁層でのクラックの発生や、 層間樹脂絶縁層とバイ ァホールとの間での剥離の発生は観察されなかった。
一方、 比較例 1および 2の多層プリント配線板では、 ヒートサイクル試験後に、 短絡や断線に起因する導通不良が発生していた。
断面の形状観察においては、 ヒートサイクル試験後に、 最外層のバイァホール とこれに隣接する導体回路との間の導体回路非形成領域の下方領域にクラックが 発生しており、 また、 層間樹脂絶縁層とバイァホールとの間で剥離が発生してい た。
(実施例 7 )
A. 感光性樹脂組成物 Aの調製
( i ) クレゾールノポラック型エポキシ樹脂 (日本化薬社製、 分子量: 2 5 0 0 ) の 2 5 %アタリル化物を 8 0重量%の濃度でジエチレングリコールジメチル エーテル (DMD G) に溶解させた樹脂液 3 5重量部、 感光性モノマー (東亜合 成社製、 ァロニックス M 31 5) 3. 1 5重量部、 消泡剤 (サンノプコ社製 S -65) 0. 5重量部および N—メチルピロリ ドン (NMP) 3. 6重量部を容 器にとり、 攪拌混合することにより混合組成物を調製した。
( i i ) ポリエーテルスルフォン (PE S) 1 2重量部、 エポキシ樹脂粒子 (三洋化成社製、 ポリマーポール) の平均粒径 1. 0 zmのもの 7. 2重量部お ょぴ平均粒径 0. 5 111のもの 3. 09重量部を別の容器にとり、 攪拌混合した 後、 さらに NM P 30重量部を添加し、 ビーズミルで攪拌混合し、 別の混合組成 物を調製した。
( i i i ) イミダゾール硬化剤 (四国化成社製、 2 E 4MZ-CN) 2重量部、 光重合開始剤 (チバ ·スぺシャリティ ·ケミカルズ社製、 イノレガキュア一 I一 907) 2重量部、 光増感剤 (日本化薬社製、 DETX— S) 0. 2重量部およ び NMP 1. 5重量部をさらに別の容器にとり、 攪姅混合することにより混合組 成物を調製した。
そして、 ( i ) 、 ( i i ) および ( i i i ) で調製した混合組成物を混合する ことにより感光性樹脂組成物 Aを得た。
B. 感光性樹脂組成物 Bの調製
(i ) クレゾールノポラック型エポキシ樹脂 (日本化薬社製、 分子量: 250 0 ) の 25 %アタリル化物を 80重量0 /0の濃度でジェチレングリコ一ルジメチル エーテル (DMDG) に溶解させた樹脂液 35重量部、 感光性モノマー (東亜合 成社製、 ァロニックス M 31 5) 4重量部、 消泡剤 (サンノプコ社製 S— 6 5) 0. 5重量部および N—メチルピロリ ドン (NMP) 3. 6重量部を容器に とり、 攪拌混合することにより混合組成物を調製した。
( i i ) ポリエーテルスルフォン (PES) 1 2重量部、 および、 エポキシ榭 脂粒子 (三洋化成社製、 ポリマーポール) の平均粒径 0. 5 πιのもの 14. 4 9重量部を別の容器にとり、 攪拌混合した後、 さらに ΝΜΡ 30重量部を添加し、 ビーズミルで攪拌混合し、 別の混合組成物を調製した。
( i i i ) イミダゾール硬化剤 (四国化成社製、 2 E 4MZ-CN) 2重量部、 光重合開始剤 (チバ ·スぺシャリティ ·ケミカルズ社製、 ィルガキュア一 I一 907) 2重量部、 光增感剤 (日本化薬社製、 DETX-S) 0. 2重量部およ び NMP 1. 5重量部をさらに別の容器にとり、 攪拌混合することにより混合組 成物を調製した。
そして、 (i) 、 ( i i) および (i i i ) で調製した混合組成物を混合する ことにより感光性樹脂組成物 Bを得た。
C. 樹脂充填材の調製
ビスフエノール F型エポキシモノマー (油化シェル社製、 分子量: 310、 Y L 983U) 100重量部、 表面にシランカツプリング剤がコーティングされた 平均粒径が 1. 6 mで、 最大粒子の直径が 1 5 X m以下の S i O 2球状粒子 (アドテック社製、 CRS 1 10 1—CE) 72重量部およびレべリング剤 (サンノプコ社製 ペレノール S 4) 1. 5重量部を容器にとり、 攪拌混合する ことにより、 その粘度が 25± 1°Cで 30〜80 P a · sの樹脂充填材を調製し た。
なお、 硬化剤として、 イミダゾール硬化剤 (四国化成社製、 2E 4MZ— C N) 6. 5重量部を用いた。
D. プリント配線板の製造方法
(1) 厚さ 0. 8 mmのガラスエポキシ樹脂または BT (ビスマレイミドトリ ァジン) 樹脂からなる基板 41の両面に 18 /zmの銅箔 48がラミネートされて いる銅張積層板を出発材料とした (図 20 (a) 参照) 。 まず、 この銅張積層板 をドリル削孔し、 無電解めつき処理を施し、 パターン状にエッチングすることに より、 基板 41の両面に下層導体回路 44とスルーホール 49とを形成した (図 20 (b) 参照) 。
(2) スルーホール 49および下層導体回路 44を形成した基板を水洗いし、 乾燥した後、 Na OH (10 g/ 1 ) 、 N a C 102 (40 g/1 ) 、 Na 3P O4 (6 g/ 1 ) を含む水溶液を黒化浴 (酸化浴) とする黒化処理、 および、 N a OH (1 0 g/ 1 ) s N a BH4 ( 6 g / 1 ) を含む水溶液を還元浴とする還 元処理を行い、 そのスルーホール 49を含む下層導体回路 44の全表面に粗化面 (図示せず) を形成した。
(3) 次に、 上記 Cに記載した樹脂充填材を調製した後、 下記の方法により調 製後 24時間以内に、 スルーホール 49内、 および、 基板 41の導体回路非形成 部と下層導体回路 44の外縁部とに樹脂充填材の層 50 ' を形成した。
即ち、 まず、 スキージを用いてスルーホール内に樹脂充填材を押し込んだ後、 100°C、 20分の条件で乾燥させた。 次に、 導体回路非形成部に相当する部分 が開口したマスクを基板上に載置し、 スキージを用いて凹部となっている導体回 路非形成部に樹脂充填材の層 50' 形成し、 100°C、 20分の条件で乾燥させ た (図 20 (c) 参照) 。
(4) 上記 (3) の処理を終えた基板の片面を、 # 600のベルト研磨紙 (三 共理化学製) を用いたベルトサンダー研磨により、 下層導体回路 44の表面ゃス ルーホール 49のランド表面に樹脂充填材が残らないように研磨し、 次いで、 上 記ベルトサンダー研磨による傷を取り除くためのバフ研磨を行った。 このような 一連の研磨を基板の他方の面についても同様に行った。
次いで、 100°Cで 1時間、 150°Cで 1時間の加熱処理を行って樹脂充填材 層 50を形成した。
このようにして、 スルーホール 49や導体回路非形成部に形成された樹脂充填 材層 50の表層部および下層導体回路 44の表面を平坦化し、 樹脂充填材層 50 と下層導体回路 44の側面 44 aとが粗化面を介して強固に密着し、 またスルー ホール 49の内壁面 49 aと樹脂充填材層 50とが粗化面を介して強固に密着し た絶縁性基板を得た (図 20 (d) 参照) 。 即ち、 この工程により、 榭脂充填材 層 50の表面と下層導体回路 44の表面が同一平面となる。
(5) 上記基板を水洗、 酸性脱脂した後、 ソフトエッチングし、 次いで、 エツ チング液を基板の両面にスプレイで吹きつけて、 下層導体回路 44の表面とスル 一ホール 49のランド表面とをエッチングすることにより、 下層導体回路 44の 全表面に粗化面 (図示せず) を形成した。 なお、 エッチング液としては、 イミダ ゾール銅 (I I) 錯体 10重量部、 グリコール酸 7重量部、 塩化カリウム 5重量 部からなるエッチング液 (メック社製、 メックェツチボンド) を使用した。
(6) 次に、 基板の両面に、 上記 Bで調製した感光性樹脂組成物 B (粘度: 1. 5 P a · s) を調製後 24時間以内にロールコータを用いて塗布し、 水平状態で 20分間放置してから、 60°Cで 30分間の乾燥 (プリべーク) を行った。 次い で、 上記 Aで調製した感光性樹脂組成物 A (粘度: 7P a · s) を調製後 24時 間以内にロールコータを用いて塗布し、 同様に水平状態で 20分間放置してから、 60°Cで 30分間の乾燥 (プリベータ) を行い、 2層からなる半硬化状態の樹脂 層 42 a、 42 bを形成した (図 20 (e) 参照) 。
(7) 次に、 半硬化状態の樹脂層 42 a、 42 bを形成した基板の両面に、 直 径 80 μπιの黒円が印刷されたフォトマスクフィルムを密着させ、 超高圧水銀灯 により 50 Om J/c m2の強度で露光した後、 DMD G溶液でスプレー現像し た。 この後、 さらに、 この基板を超高圧水銀灯により 300 Om J /cm 2の強 度で露光し、 100 °Cで 1時間、 1 20 °Cで 1時間、 1 50で 3時間の加熱処理 を施し、 フォトマスクフィルムに相当する寸法精度に優れた直径 80 μιηのバイ ァホール用開口 46を有し、 2層からなる層間樹脂絶縁層 42を形成した (図 2 1 (a) 参照) 。
なお、 この工程で形成した眉間樹脂絶縁層 42の線膨張係数は、 70 p pm /°Cである。
(8) さらに、 バイァホール用開口 46を形成した基板を、 60 g/lの過マ ンガン酸を含む 80°Cの溶液に 10分間浸漬し、 層間樹脂絶縁層 42の表面に存 在するエポキシ樹脂粒子を溶解除去することにより、 バイァホール用開口 46の 内壁を含む層間樹脂絶縁層 42の表面を粗面 (図示せず) とした。
(9) 次に、 上記処理を終えた基板を、 中和溶液 (シプレイ社製)' に浸漬して から水洗いした。
さらに、 粗面化処理 (粗化深さ 3 //m) した基板の表面に、 パラジウム触媒 (アトテック社製) を付与することにより、 層間樹脂絶縁層 42の表面およびバ ィァホール用開口 46の内壁面に触媒核を付着させた。
(10) 次に、 以下の組成の無電解銅めつき水溶液中に基板を浸漬して、 粗面 全体に厚さ 0. 6〜3. 0 mの薄膜導体層 52を形成した (図 21 (b) 参 照) 。
〔無電解めつき水溶液〕
N i S 04 0. 003 m o 1 / 1
酒石酸 0. 200 m o 1 / 1
硫酸銅 0. 030 m o 1 / 1 HCHO 0. 0 5 0 m o 1 / 1
N a OH 0. 1 0 0 m o 1 / 1
ひ、 a' 一ビビリジル 40 m g/ 1
ポリエチレングリコール (p EG) 0. 1 0 g/ 1
〔無電解めつき条件〕
3 5 °Cの液温度で 40分
(1 1) 次に、 市販の感光性ドライフィルムを薄膜導体層 5 2に貼り付け、 マ スクを載置して、 1 0 0m jZcm2で露光し、 0. 8%炭酸ナトリウム水溶液 で現像処理することにより、 めっきレジス ト 43を設けた (図 21 (c) 参照) c
(1 2) ついで、 基板を 5 0°Cの水で洗浄して脱脂し、 2 5 °Cの水で水洗後、 さらに硫酸で洗浄してから、 以下の条件で電解銅めつきを施し、 電解銅めつき層 5 3を形成した (図 2 1 (d) 参照) 。
〔電解めつき水溶液〕
C u S 04 5 H20 2 1 0 g/ 1
硫酸 1 5 0 g/ 1
Figure imgf000101_0001
ポリエチレングリ コ一ノレ 3 0 0 m g/ 1
ビスジス/レフィ ド 1 0 0 m gZ 1
〔電解めつき条件〕
電流密度 1. OA/ dm2
時間 6 0 分
温度 2 5 °C
(1 3) 続いて、 5 0°Cの 40 1 N a OH水溶液中でめっきレジス ト 43 を剥離除去した。 その後、 基板に 1 50°Cで 1時間の加熱処理を施し、 硫酸一過 酸化水素水溶液を含むエッチング液を用いて、 めっきレジスト下に存在した薄膜 導体層を除去し、 独立した導体回路 45とフィールドビア形状のバイァホール 4 7とを形成した (図 2 2 (a) 参照) 。
(14) 上記 (5) 〜 (1 1) の工程を繰り返すことにより、 さらに上層の層 間樹脂絶縁層 4 2と薄膜導体層 5 2とを形成し、 その後、 薄膜導体層 5 2上にめ つきレジスト 43を設けた (図 22 (b) 参照) 。 なお、 この工程で形成した層 間樹脂絶縁層 42の線膨張係数は、 70 p p m/°Cである。
(1 5) 次に、 上記 (1 2) および (13) の工程と同様にして、 電解銅めつ き処理、 ならびに、 めっきレジストの剥離除去、 および、 薄膜導体層のエツチン グを行い、 独立した導体回路とフィールドビア形状のバイァホールとを形成した (図 22 (c) 〜図 23 (a) 参照) 。
(1 6) さらに、 上記 (5) 〜 (1 1) の工程を繰り返すことにより、 さらに 上層の層間樹脂絶縁層 42と薄膜導体層 52とを形成し、 その後、 薄膜導体層 5 2上にめっきレジスト 43を設けた。 なお、 この工程で形成した最外層の層間樹 脂絶縁層 42の線膨張係数は、 70 p pm/°Cである (図 23 (b) 参照) 。
(1 7) 次に、 上記 (1 2) および (1 3) の工程と同様にして、 電解銅めつ き処理、 ならびに、 めっきレジスト 43の剥離除去、 および、 薄膜導体層のエツ チングを行い、 独立した導体回路とフィールドビア形状のバイァホールとを形成 した (図 23 (c) 〜図 24 (a) 参照) 。
(1 8) 次に、 ジエチレングリコールジメチルエーテル (DMDG) に 60重 量。 /0の濃度になるように溶解させた、 クレゾールノポラック型エポキシ樹脂 (日 本化薬社製) のエポキシ基 50%をアクリル化した感光性付与のオリゴマー (分 子量: 4000) 46. 67重量部、 メチルェチルケトンに溶解させた 80重 量%のビスフエノール A型エポキシ樹脂 (油化シェル社製、 商品名:ェピコート 100 1) 1 5. 0重量部、 イミダゾール硬化剤 (四国化成社製、 商品名: 2E 4MZ-CN) 1. 6重量部、 感光性モノマーである多価アクリルモノマー (日 本化薬社製、 商品名: R 604) 3. 0重量部、 同じく多価アクリルモノマー (共栄化学社製、 商品名: DPE 6A) 1. 5重量部、 分散系消泡剤 (サンノブ コ社製、 S— 65) 0. 71重量部を容器にとり、 攪拌、 混合して混合組成物を 調製し、 この混合組成物に対して光重合開始剤としてべンゾフ ノン (関東化学 社製) 2. 0重量部、 光増感剤としてのミヒラーケトン (関東化学社製) 0. 2 重量部を加え、 粘度を 25°Cで 2. 0 P a ■ sに調整したソルダーレジスト組成 物を得た。 なお、 粘度測定は、 B型粘度計 (東京計器社製、 DVL— B型) で 6 Om i n-1 ( r ID m) の場合はローター No. 4、 6m i n— 1 (r om) の場 合はローター No. 3によった。
(19) 次に、 多層配線基板の両面に、 上記ソルダーレジスト組成物を 20 μ mの厚さで塗布し、 70 °Cで 20分間、 70 で 30分間の条件で乾燥処理を行 つた後、 半田パッドのパターンが描画された厚さ 5 mmのフォトマスクをソルダ 一レジス ト層に密着させて 1 00 Om jZcm2の紫外線で露光し、 DMTG溶 液で現像処理し、 直径 80 μ mの開口を形成した。
そして、 さらに、 80 °Cで 1時間、 100 °Cで 1時間、 1 20 °Cで 1時間、 1 50 °Cで 3時間の条件でそれぞれ加熱処理を行つてソルダーレジスト層を硬化さ せ、 半田バンプ形成用開口を有し、 その厚さが 20 zmのソルダーレジスト層 5 4を形成した。
(20) 次に、 過硫酸ナトリウムを主成分とするエッチング液中にソルダーレ ジスト層 54が形成された基板を 1分間浸漬し、 導体回路表面に平均粗度 (R a) が Ι μπι以下の粗化面 (図示せず) を形成した。
さらに、 この基板を、 塩化ニッケル (2. 3 X 10— 1/1) 、 次亜リ ン酸ナトリウム (2. 8 X 1 0— imo l Zl ) 、 クェン酸ナトリウム (1. 6 X 10_ 11110 1 / 1 ) を含む pH=4. 5の無電解ニッケルめっき液に 20分 間浸漬して、 開口部に厚さ 5 μπιのニッケルめっき層 55を形成した。 さらに、 その基板をシアン化金力リウム (7. 6 X 10— 3mo 1 / 1 ) 、 塩化アンモニ ゥム (1. 9 X 10 inio 1 1 ) 、 クェン酸ナトリウム (1. SX I O—1!!! o 1 / 1 ) 、 次亜リン酸ナトリウム (1. 7 X 1 O-^o 1 / 1 ) を含む無電 解金めつき液に 80°Cの条件で 7. 5分間浸漬して、 ニッケルめっき層 55上に、 厚さ 0. 03 μΐηの金めつき層 56を形成し、 半田パッドとした。
(21) この後、 ソルダーレジスト層 54上に、 マスクを载置し、 ピストン式 圧入型印刷機を用いて、 半田バンプ形成用開口に半田ペース トを印刷した。 その 後、 半田ペーストを 250°Cでリフローし、 さらに、 フラックス洗浄を行うこと により、 半田バンプを備えた多層プリント配線板を得た (図 24 (b) 参照) 。
(実施例 8 ) .
A. 層間樹脂絶縁層用樹脂フィルム a (内層用) の作製
ビスフエノール A型エポキシ樹脂 (エポキシ当量 469、 油化シェルエポキシ 社製ェピコート 1001) 30重量部、 クレゾ一ルノボラック型エポキシ樹脂 (エポキシ当量 21 5、 大日本インキ化学工業社製 ェピクロン N— 673) 4 0重量部、 トリアジン構造含有フエノールノポラック樹脂 (フエノール性水酸基 当量 120、 大日本インキ化学工業社製 フエノライト KA— 7052) 30重 量部をェチルジグリコールアセテート 20重量部、 ソルベントナフサ 20重量部 に攪拌しながら加熱溶解させ、 そこへ末端エポキシ化ポリブタジエンゴム (ナガ セ化成工業社製 デナレックス R— 45 E PT) 1 5重量部と 2—フェニ^^一 4、 5—ビス (ヒドロキシメチル) ィミダゾール粉砕品 1. 5重量部、 微粉砕シリ力 2重量部、 シリコン系消泡剤 0. 5重量部を添加しエポキシ樹脂組成物を調製し た。
得られたエポキシ樹脂組成物を厚さ 38 μηιの PETフィルム上に乾燥後の厚 さが 50 /zmとなるようにロールコーターを用いて塗布した後、 80〜120°C で 10分間乾燥させることにより、 層間樹脂絶縁層用樹脂フィルム aを作製した。
B. 層間樹脂絶縁層用樹脂フィルム b (最外層用) の作製
末端エポキシ化ポリブタジエンゴムの添加量を 1 2重量部とし、 微粉砕シリ力 の添加量を 4重量部とした以外は、 上記 Aと同様にして層間樹脂絶縁層用樹脂フ イルム bを作製した。
C. 樹脂充填材の調製
実施例 7と同様にして樹脂充填材の調製を行った。
D. 多層プリント配線板の製造
(1) 厚さ 0. 8 mmのガラスエポキシ樹脂または BT榭脂からなる絶縁性基 板 6 1の両面に 18 μπιの銅箔 68がラミネートされている銅張積層板を出発材 料とした (図 25 (a) 参照) 。 まず、 この銅張積層板を下層導体回路パターン 状にエッチングすることにより、 基板の両面に下層導体回路 64を形成した (図 25 (b) 参照) 。
(2) 下層導体回路 64を形成した基板 6 1を水洗いし、 乾燥した後、 NaO H (10 g/ 1 ) 、 N a C 102 (40 g/ 1 ) 、 Na 3P04 (6 g/ 1 ) を含 む水溶液を黒化浴 (酸化浴) .とする黒化処理、 および、 Na OH (10 g/ 1 ) 、 N a BH4 (6 g/ 1 ) を含む水溶液を還元浴とする還元処理を行い、 下層導体 回路 6 4の表面に粗化面 (図示せず) を形成した。
(3) 次に、 上記 Aで作製した層間樹脂絶縁層用樹脂フィルム aを、 温度 5 0 〜1 5 0°Cまで昇温しながら、 0. 5 MP aで真空圧着ラミネートして貼り付け、 層間樹脂絶縁層 6 2を形成した (図 2 5 (c) 参照) 。 なお、 この工程で形成し た層間樹脂絶緣層 6 2の線膨張係数は、 1 1 2 p p mZ°Cである。
さらに、 層間樹脂絶縁層 6 2を形成した基板 6 1に、 ドリノレ加工により直径 3 0 0 μ mの貫通孔 7 9を形成した。
(4) 次に、 眉間樹脂絶縁層 6 2に、 厚さ 1. 2 mmの貫通孔が形成されたマ スクを载置し、 波長 1 0. 4 μπιの C02ガスレーザにて、 ビーム径 4. Omm, トップハットモード、 ノヽ。ノレス幅 8. 0 //秒、 マスクの貫通孔の径 1. Omm、 1 ショットの条件で層間樹脂絶縁層 6 2に、 直径 8 0 μ mのバイァホール用開口 6 6を形成した (図 2 5 (d) 参照) 。
(5) 次に、 バイァホール用開口 6 6を形成した基板を、 60 gZlの過マン ガン酸を含む 8 0°Cの溶液に 1 0分間浸漬し、 貫通孔 7 9の壁面にデスミア処理 を施すとともに、 層間樹脂絶縁層 6 2の表面に存在するエポキシ樹脂粒子を溶解 除去することにより、 バイァホール用開口 6 6の内壁面を含むその表面に粗化面 (図示せず) を形成した。
(6) 次に、 上記処理を終えた基板を、 中和溶液 (シプレイ社製) に浸漬して から水洗いした。
さらに、 粗面化処理 (粗ィ匕深さ 3 / m) した該基板の表面に、 パラジウム触媒 を付与することにより、 層間樹脂絶縁層 6 2の表面 (バイァホール用開口 6 6の 内壁面を含む) 、 および、 貫通孔 7 9の壁面に触媒核を付着させた (図示せず) 。 即ち、 上記基板を塩化パラジウム (P d C l 2) と塩化第一スズ (S n C l 2) とを含む触媒液中に浸漬し、 パラジウム金属を析出させることにより触媒を付与 した。
(7) 次に、 3 4°Cの無電解銅めつき水溶液中に基板を 4 0分間浸漬し、 層間 樹脂絶縁層 6 2の表面 (バイァホール用開口 6 6の内壁面を含む) 、 および、 貫 通孔 7 9の壁面に厚さ 0. 6〜3. 0 μ mの薄膜導体層 7 2を形成した (図 2 5
(e) 参照) 。 なお、 無電解銅めつき水溶液としては、 実施例 7の (1 0) のェ 程で用いた無電解銅めつき水溶液と同様の水溶液を用いた。
(8) 次に、 薄膜導体層 72が形成された基板に市販の感光' I
を張り付け、 マスクを載置して、 10 Ona jZcm2で露光し、 0. 8 %炭酸ナ トリウム水溶液で現像処理することにより、 めっきレジスト 63を設けた (図 2 6 (a) 参照) 。
(9) 次いで、 基板を 50°Cの水で洗浄して脱脂し、 25 °Cの水で水洗後、 さ らに硫酸で洗浄してから、 実施例 7の (12) の工程と同様の条件で電解めつき を施し、 めっきレジスト 63非形成部に、 電解銅めつき膜 73を形成した (図 2 6 (b) 参照) 。
(10) さらに、 めっきレジス ト 63を 5 %KOHで剥離除去した後、 そのめ つきレジスト 63下の無電解めつき膜を硫酸と過酸化水素とを含むエッチング液 を用いてエッチングし、 スルーホール 69、 および、 導体回路 65 (バイァホー ル 67を含む) とした。
(1 1) 次に、 スルーホール 69等を形成した基板 70をエッチング液に浸漬 し、 スルーホール 69、 および、 導体回路 65 (バイァホール 67を含む) の表 面に粗化面 (図示せず) を形成した。 なお、 エッチング液としては、 メック社製、 メックエッチボンドを使用した。
(12) 次に、 上記 Cに記載した樹脂充填材を調製した後、 下記の方法により 調製後 24時間以内に、 スルーホール 69内、 および、 層間樹脂絶縁層 62上の 導体回路非形成部と導体回路 65の外縁部とに樹脂充填材の層を形成した。 即ち、 まず、 スキージを用いてスルーホール内に樹脂充填材を押し込んだ後、 100°C、 20分の条件で乾燥させた。 次に、 導体回路非形成部に相当する部分 が開口したマスクとスキージとを用い、 囬部となっている導体回路非形成部に樹 脂充填材の層を形成し、 100°C、 20分の条件で乾燥させた。
続いて、 実施例 7の (4) の工程と同様にして、 スルーホール内や導体回路非 形成部に形成された樹脂充填材の層の表層部および導体回路 65の表面を平坦化 し、 さらに、 加熱処理を行うことにより、 その表面が導体回路 65の表面と同一 平面をなす樹脂充填材層 70を形成した (図 26 (c) 参照) 。
(13) 次に、 層間榭脂絶縁層 62の表面、 および、 樹脂充填材層 70の露出 面に、 上記 (6) と同様の処理を行いてパラジウム触媒 (図示せず) を付与した。 次に、 上記 (7) と同様の条件で無電解めつき処理を施し、 樹脂充填材層 70の 露出面および導体回路 65の上面に薄膜導体層 72を形成した。
(14) 次に、 上記 (8) と同様の方法を用いて、 薄膜導体層 72上に、 めつ きレジスト 63を設けた (図 26 (d) 参照) 。 続いて、 基板を 50°Cの水で洗 浄して脱脂し、 25°Cの水で水洗後、 さらに硫酸で洗浄してから、 以下の条件で 電解めつきを施し、 めっきレジスト 63非形成部に、 電解銅めつき膜 73を形成 した (図 2 7 (a) 参照) 。
〔電解めつき液〕
硫酸 2. 24 mo 1 / 1
硫酸銅 0. 26 mo 1 / 1
添加剤 1 9. 5 m 1 / 1
(ァトテックジャパン社製、 カパラシド GL)
〔電解めつき条件〕
電流密度 1 A/dm2
時間 65 分
温度 22 + 2 °C
(15) 次に、 めっきレジスト 73を 5%KOHで剥離除去した後、 そのめつ きレジスト 73下の無電解めつき膜を硫酸と過酸化水素との混合液でエッチング 処理して溶解除去し、 蓋めつき層 71とした (図 27 (b) 参照) 。
(16) 次に、 蓋めつき層 71の表面にエッチング液 (メックエッチボンド) を用いて粗化面 (図示せず) を形成した。
(17) 次に、 上記 (3) 〜 (1 1) の工程を 2回繰り返すことにより、 さら に上層の層間樹脂絶縁層 62と導体回路 65 (バイァホール 67を含む) とを形 成した (図 27 (c) 〜図 30 (a) 参照) 。 なお、 この工程で形成した層間樹 脂絶縁層 6 2の線膨張係数は、 1 1 2 p p m/°Cである。
また、 この工程では、 スルーホールを形成しなかった。
(18) さらに、 再度、 上記 (3) 〜 (1 1) の工程を繰り返すことにより、 最外層の層間樹脂絶縁層 62 aと導体回路 65 (バイァホール 67を含む) とを 形成し、 多層配線板を得た (図 30 (b) 参照) 。 なお、 ここでは、 層間樹脂絶 縁層用樹脂フィルム aに代えて、 上記 Bで作製した層間樹脂絶縁層用樹脂フィル ム bを用いており、 この工程で形成した最外層の層間樹脂絶縁層 62 aの線膨張 係数は、 60 p pm/°Cである。
また、 この工程ではスルーホールを形成しなかった。
(1 9) 次に、 実施例 7の (18) 〜 (21) の工程と同様にして、 半田バン プを備えた多層プリント配線板を得た (図 3 1参照) 。
(実施例 9 )
実施例 8の (3) および (1 7) の工程において樹脂フィルムを張り付ける際 に、 実施例 8の Aで作製した層間樹脂絶縁層用樹脂フィルム aに代えて、 実施例 8の Bで作製した層間樹脂絶縁層用樹脂フィルム bを用いた以外は、 実施例 8と 同様にして多層プリント配線板を製造した。
従って、 本実施例で作製した多層プリント配線板では、 全ての層間樹脂絶縁層 の線膨張係数が 60 p p mZ°Cである。
(実施例 1 0)
実施例 8の (18) の工程において、 層間樹脂絶縁層用樹脂フィルム bに代え て、 下記の方法で作製した層間樹脂絶縁層用樹脂フィルム cを用いた以外は、 実 施例 8と同様にして多層プリント配線板を製造した。 なお、 本実施例で製造した 多層プリント配線板において、 最外層の層間樹脂絶縁層の線膨張係数は、 100 p pm/°Cである。
層間樹脂絶縁層用樹脂フィルム c (最外層用) の作製
実施例 8の A (層間樹脂絶縁層用樹脂フィルム aの作製) において、 微粉砕シ リカ 2重量部に代えて、 粒径 0. 5 μ mのエポキシ樹脂粒子 10重量部を配合し た以外は、 実施例 8の Aと同様にして層間樹脂絶縁層用樹脂フィルム cを作製し た。
(実施例 1 1 )
実施例 8の (18) の工程において、 層間樹脂絶縁層用樹脂フィルム bに代え て、 下記の方法で作製した層間樹脂絶縁層用樹脂フィルム dを用いた以外は、 実 施例 8と同様にして多層プリント配線板を製造した。 なお、 本実施例で製造した 多層プリント配線板において、 最外層の層間樹脂絶縁層の線膨張係数は、 3 0 p p m ^Cである。
層間樹脂絶縁層用樹脂フィルム d (最外層用) の作製
実施例 8の A (層間樹脂絶縁層用樹脂フィルム aの作製) において、 微粉砕シ リ力の添加量を 8重量部とした以外は、 実施例 8の Aと同様にして層間樹脂絶縁 層用樹脂フィルム dを作製した。
(実施例 1 2 )
実施例 8の (1 8 ) の工程において、 層間樹脂絶縁層用樹脂フィルム bに代え て、 下記の方法で作製した層間樹脂絶縁層用樹脂フィルム eを用いた以外は、 実 施例 2と同様にして多層プリント配線板を製造した。 なお、 本実施例で製造した 多層プリント配線板において、 最外層の層間樹脂絶縁層の線膨張係数は、 9 O p p mZ°Cである。
層間樹脂絶縁雇用樹脂フィルム e (最外層用) の作製
実施例 8の A (層間樹脂絶縁層用樹脂フィルム aの作製) において、 微粉砕シ リカの添加量を 3重量部とした以外は、 実施例 8の Aと同様にして層間樹脂絶縁 層用樹脂フィルム eを作製した。
実施例 7〜 1 2で得た多層プリント配線板について、 ヒートサイクル試験前後 の層間樹脂絶縁層、 および、 スタックビア構造を有するバイァホールの断面の形 状観察、 ならびに、 導通試験を行った。
その結果、 実施例 7 ~ 1 2の多層プリント配線板では、 ヒートサイクル試験前 後で、 短絡や断線は発生しておらず、 導通状態は良好であった。 また、 断面の形 状観察においては、 最外層の層間樹脂絶縁層を含む全ての層間樹脂絶縁層で、 ク ラックの発生や、 層間樹脂絶縁層とバイァホールとの間での剥離の発生は観察さ れなかった。
(実施例 1 3 )
A . 感光性樹脂組成物 Aの調製
実施例 7と同様にして、 感光性樹脂組成物 Aを調製した。
B . 感光性樹脂組成物 Bの調製
実施例 7と同様にして、 感光性樹脂組成物 Bを調製した。 C. 樹脂充填材の調製
実施例 7と同様にして、 樹脂充填材を調製した。
D. プリント配線板の製造方法
(1) 厚さ 0. 8 mmのガラスエポキシ樹脂または BT (ビスマレイミドトリ ァジン) 樹脂からなる基板 8 1の両面に 18 μπιの銅箔 88がラミネートされて レ、る銅張積層板を出発材料とした (図 34 (a) 参照) 。 まず、 この銅張積層板 をドリル削孔し、 無電解めつき処理を施し、 パターン状にエッチングすることに より、 基板 81の両面に下層導体回路 84とスルーホール 89とを形成した (図
34 (b) 参照) 。
(2) スルーホール 89および下層導体回路 84を形成した基板を水洗いし、 乾燥した後、 Na OH ( 10 g/ 1 ) 、 N a C 102 (40 g/ 1 ) 、 N a 3P
04 (6 gZl ) を含む水溶液を黒化浴 (酸化浴) とする黒化処理、 および、 N a OH (l O g/ 1 ) 、 N a BH4 (6 g/ 1 ) を含む水溶液を還元浴とする還 元処理を行い、 そのスルーホール 89を含む下層導体回路 84の全表面に粗化面 (図示せず) を形成した。
(3) 次に、 上記 Cに記載した樹脂充填材を調製した後、 下記の方法により調 製後 24時間以内に、 スルーホール 89内、 および、 基板 8 1の導体回路非形成 部と下層導体回路 84の外縁部とに樹脂充填材の層 90' を形成した。
即ち、 まず、 スキージを用いてスルーホール内に樹脂充填材を押し込んだ後、 100°C、 20分の条件で乾燥させた。 次に、 導体回路非形成部に相当する部分 が開口したマスクを基板上に載置し、 スキージを用いて凹部となっている導体回 路非形成部に樹脂充填材の層 90' 形成し、 100°C、 20分の条件で乾燥させ た (図 34 (c) 参照) 。
(4) 上記 (3) の処理を終えた基板の片面を、 # 600のベルト研磨紙 (三 共理化学製) を用いたベルトサンダー研磨により、 下層導体回路 84の表面ゃス ルーホール 89のランド表面に樹脂充填材が残らないように研磨し、 次いで、 上 記ベルトサンダー研磨による傷を取り除くためのバフ研磨を行った。 このような 一連の研磨を基板の他方の面についても同様に行った。
次いで、 100でで 1時間、 150でで 1時間の加熱処理を行つて樹脂充填材 層 90を形成した。
このようにして、 スルーホール 9や導体回路非形成部に形成された樹脂充填材 層 90の表層部および下層導体回路 84の表面を平坦化し、 樹脂充填材層 90と 下層導体回路 84の側面 84 aとが粗ィヒ面を介して強固に密着し、 またスルーホ ール 89の内壁面 89 aと樹脂充填材層 90とが粗化面を介して強固に密着した 絶縁性基板を得た (図 34 (d) 参照) 。 即ち、 この工程により、 樹脂充填材層 90の表面と下層導体回路 84の表面が同一平面となる。
(5) 上記基板を水洗、 酸性脱脂した後、 ソフトエッチングし、 次いで、 エツ チング液を基板の両面にスプレイで吹きつけて、 下層導体回路 84の表面とスル 一ホール 89のランド表面とをエッチングすることにより、 下層導体回路 84の 全表面に粗化面 (図示せず) を形成した。 なお、 エッチング液としては、 イミダ ゾール銅 (I I) 錯体 10重量部、 グリコール酸 7重量部、 塩化カリウム 5重量 部からなるェツチング液 (メック社製、 メッタエツチボンド) を使用した。
(6) 次に、 基板の両面に、 上記 Bで調製した感光性樹脂,袓成物 B (粘度: 1. 5 P a ■ s) を調製後 24時間以内にロールコータを用いて塗布し、 水平状態で
20分間放置してから、 60°Cで 30分間の乾燥 (プリベータ) を行った。 次い で、 上記 Aで調製した感光性樹脂組成物 A (粘度: 7P a ■ s) を調製後 24時 間以内にロールコータを用いて塗布し、 同様に水平状態で 20分間放置してから、 60°Cで 30分間の乾燥 (プリベータ) を行い、 2層からなる半硬化状態の樹脂 層 82 a、 82 bを形成した (図 34 (e) 参照) 。
(7) 次に、 半硬化状態の樹脂層 82 a、 82 bを形成した基板の両面に、 直 径 80 μιηの黒円が印刷されたフォトマスクフィルムを密着させ、 超高圧水銀灯 により 50 Om jZcm2の強度で露光した後、 ' DMDG溶液でスプレー現像し た。 この後、 さらに、 この基板を超高圧水銀灯により 300 Om jZcm2の強 度で露光し、 100でで 1時間、 120 °Cで 1時間、 1 50で 3時間の加熱処理 を施し、 フォトマスクフィルムに相当する寸法精度に優れた直径 80 /xmのバイ ァホール用開口 86を有し、 2層からなる層間樹脂絶縁層 82を形成した (図 3 5 (a) 参照) 。
(8) さらに、 パイァホール用開口 86を形成した基板を、 60 g/lの過マ ンガン酸を含む 80°Cの溶液に 1 0分間浸漬し、 層間樹脂絶縁層 8 2の表面に存 在するエポキシ樹脂粒子を溶解除去することにより、 バイァホール用開口 8 6の 内壁を含む層間樹脂絶縁層 8 2の表面を粗面 (図示せず) とした。
(9) 次に、 上記処理を終えた基板を、 中和溶液 (シプレイ社製) に浸漬して から水洗いした。
さらに、 粗面化処理 (粗化深さ 3 / in) した基板の表面に、 パラジウム触媒 (アトテック社製) を付与することにより、 層間樹脂絶縁層 8 2の表面およびパ ィァホール用開口 8 6の内壁面に触媒核を付着させた。
(1 0) 次に、 以下の組成の無電解銅めつき水溶液中に基板を浸漬して、 粗面 全体に厚さ 0. 6〜3. 0 /imの薄膜導体層 9 2を形成した (図 3 5 (b) 参 照) 。
〔無電解めつき水溶液〕
N i S 04 0. 00 3 m o 1ノ
酒^ ii 0. 2 00 mo I /
硫酸銅 0. 0 3 0 mo 1 /
HCHO 0. 0 5 0 m o 1 /
N a OH 0. 1 00 m o 1 /
α、 a' —ビビリジル 40 m g /
ポリエチレングリコーノレ (P EG) 0. 1 0 g/
〔無電解めつき条件〕
3 5 °Cの液温度で 40分
(1 1) 次に、 市販の感光性ドライフィルムを薄膜導体層 9 2に貼り付け、 マ スクを載置して、 1 0 0m JZcm2で露光し、 0. 8%炭酸ナトリウム水溶液 で現像処理することにより、 めっきレジスト 8 3を設けた (図 35 (c) 参照) c
(1 2) ついで、 基板を 5 0°Cの水で洗浄して脱脂し、 2 5 °Cの水で水洗後、 さらに硫酸で洗浄してから、 以下の条件で電解銅めつきを施し、 電解銅めつき層 9 3を形成した (図 3 5 (d) 参照) 。
〔電解めつき水溶液〕
C u S O, - 5 H20 2 1 0 g/ l 硫酸 1 50 g/ 1
C 1一 40 m g / 1
ポリエチレングリコ一ノレ 30 OmgZ 1
ビスジス/レフィ ド 1 0 Omg/ 1
〔電解めつき条件〕
電流密度 1. 0 A/d m
時間 60 分
温度 25 °C
(1 3) 続いて、 50°Cの 40 g/ 1 N a OH7]溶液中でめっきレジスト 83 を剥離除去した。 その後、 基板に 150°Cで 1時間の加熱処理を施し、 硫酸一過 酸化水素水溶液を含むエッチング液を用いて、 めっきレジスト下に存在した薄膜 導体層を除去し、 独立した導体回路 85とフィールドビア形状のバイァホール 8 7とを形成した (図 36 (a) 参照) 。 なお、 この工程を経て形成したバイァホ ール 87の非ランド部分の直径 (図 36 (a) 中、 dと示す) は 80 / mである。
(14) 次に、 上記 (5) 〜 (13) の工程を繰り返すことにより、 さらに上 層の層間樹脂絶縁層 82、 および、 独立した導体回路 85とフィールドビア形状 のバイァホール 87とを形成した (図 36 (b) 〜図 37 (a) 参照) 。
この工程ではバイァホール用開口の形成位置を調整することにより、 下段のバ ィァホールの中心とその中心がほぼ重なるようにバイァホール積み重ねた。
( 15 ) さらに、 上記 ( 5 ) 〜 ( 13 ) の工程を繰り返すことにより、 さらに 上層の眉間樹脂絶縁層 82、 および、 独立した導体回路 85とフィールドビア形 状のパイァホール 87とを形成した (図 37 (b) 〜図 37 (c) 参照) 。 この工程ではバイァホール用開口の形成位置を調整することにより、 下段のバ ィァホールの中心からずらしてバイァホールを積み重ねた。 なお、 この工程で形 成したバイァホール (3段目のバイァホール) の底面の外縁部と、 その下段のバ ィァホール (2段目のバイァホール) の非ランド部分の外縁部との距離は、 5 μ mであ。。
(16) さらに、 上記 (5) 〜 (13) の工程を再度操り返すことにより、 さ らに上層の層間樹脂絶縁層 82、 および、 独立した導体回路 85とフィールドビ ァ形状のバイァホール 87とを形成した (図 38 (a) 参照) 。
なお、 この工程ではバイァホール用開口の形成位置を調整することにより、 下 段のバイァホールの中心とその中心がほぼ重なるようにバイァホール積み重ねた。
(1 7) 次に、 ジエチレングリコールジメチルエーテル (DMDG) に 60重 量%の濃度になるように溶解させた、 クレゾールノポラック型エポキシ樹脂 (曰 本化薬社製) のエポキシ基 50 %をアタリル化した感光性付与のォリゴマー (分 子量: 4000) 46. 67重量部、 メチルェチルケトンに溶解させた 80重 量%のビスフエノール A型エポキシ樹脂 (油化シェル社製、 商品名:ェピコート 1001) 1 5. 0重量部、 イミダゾール硬化剤 (四国化成社製、 商品名: 2E 4MZ-CN) 1. 6重量部、 感光性モノマーである多価アクリルモノマー (日 本化薬社製、 商品名 : R 604) 3. 0重量部、 同じく多価アクリルモノマー (共栄化学社製、 商品名: DPE 6A) 1. 5重量部、 分散系消泡剤 (サンノブ コ社製、 S-65) 0. 71重量部を容器にとり、 攪拌、 混合して混合組成物を 調製し、 この混合組成物に対して光重合開始剤としてべンゾフ ノン (関東化学 社製) 2. 0重量部、 光増感剤としてのミヒラーケトン (関東化学社製) 0. 2 重量部を加え、 粘度を 25 °Cで 2. 0 P a · sに調整したソルダーレジスト組成 物を得た。 なお、 粘度測定は、 B型粘度計 (東京計器社製、 DVL— B型) で 6 Om i n— 1 ( r ρ m) の場合 fまローター No. 4、 6m i n— 1 ( r p m) の場 合はローター No. 3によった。
(18) 次に、 多層配線基板の両面に、 上記ソルダーレジスト耝成物を 20 /X mの厚さで塗布し、 70でで 20分間、 70でで 30分間の条件で乾燥処理を行 つた後、 半田パッドのパターンが描画された厚さ 5 mmのフォトマスクをソルダ 一レジスト層に密着させて 100 Om jZcm2の紫外線で露光し、 DMTG溶 液で現像処理し、 直径 80 μ mの開口を形成した。
そして、 さらに、 80°〇で1時間、 100°〇で1時間、 1 20°〇で1時間、 1 50°Cで 3時間の条件でそれぞれ加熱処理を行ってソルダーレジスト層を硬化さ せ、 半田バンプ形成用開口を有し、 その厚さが 20 //mのソルダーレジスト層 9 4を形成した。
(1 9) 次に、 過硫酸ナトリウムを主成分とするエッチング液中にソルダーレ ジスト層 94が形成された基板を 1分間浸漬し、 導体回路表面に平均粗度 (R a) が l /zm以下の粗化面 (図示せず) を形成した。
さらに、 この基板を、 塩化ニッケル (2. 3 X 10— 1/1) 、 次亜リ ン酸ナトリウム (2. 8 X 1 O-^o 1 / 1 ) N タエン酸ナトリウム ( 1. 6 X 10_1mo 1 / 1 ) を含む pH=4. 5の無電解ニッケルめっき液に 20分 間浸漬して、 開口部に厚さ 5 μπιのニッケルめっき層 95を形成した。 さらに、 その基板をシアン化金力リウム (7. 6 X 10— 3mo 1 /1 ) N 塩化アンモニ ゥム (1. 9 X 10 im o l Z l ) 、 クェン酸ナトリウム (1. 2 X 10—ェ o 1 / 1 ) 、 次亜リン酸ナトリウム (1. 7 X 10— 1 / 1 ) を含む無電 解金めつき液に 80°Cの条件で 7. 5分間浸漬して、 ニッケルめっき層 95上に、 厚さ 0. 03 ^πιの金めつき層 96を形成し、 半田パッドとした。
(20) この後、 ソルダーレジスト層 94上に、 マスクを載置し、 ピストン式 圧入型印刷機を用いて、 半田バンプ形成用開口に半田ペース トを印刷した。 その 後、 半田ペーストを 250°Cでリフローし、 さらに、 フラックス洗浄を行うこと により、 半田バンプ 97を備えた多層プリント配線板を得た (図 38 (b) 参 照) 。
なお、 本実施例で作製した多層プリント配線板における層間樹脂絶縁層の線膨 張係数は、 70 p pmZ°Cである。
(実施例 14)
A. 層間樹脂絶縁雇用樹脂フィルムの作製
ビスフエノール A型エポキシ樹脂 (エポキシ当量 469、 油化シェルエポキシ 社製ェピコート 1001) 30重量部、 クレゾ一ルノボラック型エポキシ樹脂 (エポキシ当量 21 5、 大日本インキ化学工業社製 ェピクロン N— 673) 4 0重量部、 トリアジン構造含有フエノールノポラック樹脂 (フエノール性水酸基 当量 1 20、 大日本インキ化学工業社製 フエノライト KA— 7052) 30重 量部をェチルジグリコールァセテ一ト 20重量部、 ソルベントナフサ 20重量部 に攪拌しながら加熱溶解させ、 そこへ末端エポキシ化ポリブタジエンゴム (ナガ セ化成工業社製 デナレックス R— 45 EPT) 12重量部と 2—フエニル一 4、 5—ビス (ヒドロキシメチル) ィミダゾール粉砕品 1. 5重量部、 微粉砕シリ力 4重量部、 シリコン系消泡剤 0. 5重量部を添加しエポキシ樹脂組成物を調製し た。
得られたエポキシ樹脂組成物を厚さ 3 8 i mの P ETフィルム上に乾燥後の厚 さが 5 0 z mとなるようにロールコーターを用いて塗布した後、 8 0〜; L 2 0°C で 1 0分間乾燥させることにより、 層間樹脂絶縁層用樹脂フィルムを作製した。
B. 樹脂充填材の調製
実施例 7と同様にして樹脂充填材の調製を行った。
C. 多層プリント配線板の製造
( 1 ) 厚さ 0. 8 mmのガラスエポキシ樹脂または B T樹脂からなる絶縁性基 板 1 2 1の両面に 1 8 /zmの銅箔 1 2 8がラミネートされている銅張積層板を出 発材料とした (図 3 9 (a) 参照) 。 まず、 この銅張積層板を下層導体回路パタ ーン状にエッチングすることにより、 基板の両面に下層導体回路 1 24を形成し た (図 3 9 (b) 参照) 。
(2) 下層導体回路 1 2 4を形成した基板 1 2 1を水洗いし、 乾燥した後、 N a OH ( l O g/ 1 ) 、 N a C 1 02 (4 0 g/ 1 ) 、 N a 3 P04 ( 6 g / 1 ) を含む水溶液を黒化浴 (酸化浴) とする黒化処理、 および、 N a OH ( 1 0 g/ 1 ) 、 N a BH4 (6 g/ 1 ) を含む水溶液を還元浴とする還元処理を行い、 下 層導体回路 1 2 4の表面に粗化面 (図示せず) を形成した。
(3) 次に、 上記 Aで作製した層間樹脂絶縁層用樹脂フィルムを、 温度 5 0〜 1 5 0°Cまで昇温しながら、 0. 5 MP aで真空圧着ラミネートして貼り付け、 層間樹脂絶縁層 1 2 2を形成した (図 3 9 ( c ) 参照) 。
さらに、 層間樹脂絶縁層 1 2 2を形成した基板 1 2 1に、 ドリル加ェにより直 径 3 0 0 μ mの貫通孔 1 3 9を形成した。
(4) 次に、 層間樹脂絶縁層 1 2 2に、 厚さ 1. 2mmの貫通孔が形成された マスクを載置し、 波長 1 0. 4 ju niの C02ガスレーザにて、 ビーム径 4. Om m、 トップハットモード、 パルス幅 8. 0 /X秒、 マスクの貫通孔の径 1. Omm, 1ショットの条件で層間樹脂絶縁層 1 2 2に、 直径 8 0 μ mのバイァホーノレ用開 口 1 2 6を形成した (図 3 9 (d) 参照) 。
(5) 次に、 バイァホール用開口 1 2 6を形成した基板を、 6 0 gZlの過マ ンガン酸を含む 80°Cの溶液に 10分間浸漬し、 貫通孔 1 39の壁面にデスミア 処理を施すとともに、 層間樹脂絶縁層 1 22の表面に存在するエポキシ樹脂粒子 を溶解除去することにより、 バイァホール用開口 1 26の内壁面を含むその表面 に粗化面 (図示せず) を形成した。
(6) 次に、 上記処理を終えた基板を、 中和溶液 (シプレイ社製) に浸漬して から水洗いした。
さらに、 粗面化処理 (粗化深さ 3 μπι) した該基板の表面に、 パラジウム触媒 を付与することにより、 層間樹脂絶縁層 122の表面 (バイァホール用開口 12 6の内壁面を含む) 、 および、 貫通孔 139の壁面に触媒核を付着させた (図示 せず) 。 即ち、 上記基板を塩化パラジウム (P dC l 2) と塩化第一スズ (S n C 12) とを含む触媒液中に浸漬し、 パラジウム金属を析出させることにより触 媒を付与した。
(7) 次に、 34°Cの無電解銅めつき水溶液中に基板を 40分間浸漬し、 層間 樹脂絶縁層 1 22の表面 (バイァホール用開口 1 26の内壁面を含む) 、 および、 貫通孔 1 39の壁面に厚さ 0. 6〜3. 0 μπιの薄膜導体層 1 32を形成した (図 39 (e) 参照) 。 なお、 無電解銅めつき水溶液としては、 実施例 1 3の (1 0) の工程で用いた無電解銅めつき水溶液と同様の水溶液を用いた。
(8) 次に、 薄膜導体層 132が形成された基板に市販の感光性ドライフィル ムを張り付け、 マスクを載置して、 10 Om j/cm2で露光し、 0. 8 %炭酸 ナトリウム水溶液で現像処理することにより、 めっきレジスト 123を設けた (図 40 (a) 参照) 。
(9) 次いで、 基板を 50°Cの水で洗浄して脱脂し、 25°Cの水で水洗後、 さ らに硫酸で洗浄してから、 実施例 13の (1 2) の工程と同様の条件で電'解めつ きを施し、 めっきレジスト 123非形成部に、 電解銅めつき膜 1 33を形成した (図 40 (b) 参照) 。
(10) さらに、 めっきレジス ト 1 23を 5%KOHで剥離除去した後、 その めっきレジスト 1 23下の無電解めつき膜を硫酸と過酸化水素とを含むエツチン グ液を用いてエッチングし、 スルーホール 1 29、 および、 導体回路 125 (バ ィァホール 1 27を含む) とした。 (11) 次に、 スルーホール 129等を形成した基板をエッチング液に浸漬し、 スルーホーノレ 129、 および、 導体回路 125 (バイァホール 127を含む) の 表面に粗化面 (図示せず) を形成した。 なお、 エッチング ί夜としては、 メック社 製、 メックエッチボンドを使用した。
(12) 次に、 上記 Βに記載した樹脂充填材を調製した後、 下記の方法により 調製後 24時間以内に、 スルーホール 129内、 および、 層間樹脂絶縁層 122 上の導体回路非形成部と導体回路 125の外縁部とに樹脂充填材の層を形成した。 即ち、 まず、 スキージを用いてスルーホール内に樹脂充填材を押し込んだ後、 100°C、 20分の条件で乾燥させた。 次に、 導体回路非形成部に相当する部分 が開口したマスクとスキージとを用い、 凹部となっている導体回路非形成部に樹 脂充填材の層を形成し、 100°C、 20分の条件で乾燥させた。
続いて、 実施例 13の (4) の工程と同様にして、 スルーホール内や導体回路 非形成部に形成された樹脂充填材の層の表層部および導体回路 125の表面を平 坦化し、 さらに、 加熱処理を行うことにより、 その表面が導体回路 125の表面 と同一平面をなす樹脂充填材層 130を形成した (図 40 (c) 参照) 。
(13) 次に、 層間樹脂絶縁層 122の表面、 および、 樹脂充填材層 130の 露出面に、 上記 (6) と同様の処理を行いてパラジウム触媒 (図示せず) を付与 した。 次に、 上記 (7) と同様の条件で無電解めつき処理を施し、 樹脂充填材層 130の露出面および導体回路 125の上面に薄膜導体層 132を形成した。
(14) 次に、 上記 (8) と同様の方法を用いて、 薄膜導体層 132上に、 め つきレジスト 123を設けた (図 40 (d) 参照) 。 続いて、 基板を 50 °Cの水 で洗浄して脱脂し、 25°Cの水で水洗後、 さらに硫酸で洗浄してから、 以下の条 件で電解めつきを施し、 めっきレジスト 123非形成部に、 電解銅めつき膜 13 3を形成した (図 41 (a) 参照) 。
〔電解めつき液〕
硫酸 ' 2. 24 mo 1 / 1
硫酸銅 0. 26 mo 1 / 1
添加剤 19. 5 m 1 / 1
(アトテックジャパン社製、 カパラシド GL) 〔電解めつき条件〕
電流密度 1 AZdm2
時間 65 分
温度 22+ 2 °C
(1 5) 次に、 めっきレジスト 1 33を 5%KOHで剥離除去した後、 そのめ つきレジスト 1 33下の無電解めつき膜を硫酸と過酸化水素との混合液でエッチ ング処理して溶解除去し、 蓋めつき層 1 3 1とした (図 4 1 (b) 参照) 。
(16) 次に、 蓋めつき層 1 3 1の表面にエッチング液 (メックエッチボン ド) を用いて粗化面 (図示せず) を形成した。
(17) 次に、 上記 (3) 〜 (1 1) の工程を繰り返すことにより、 さらに上 層の層間樹脂絶縁層 122と導体回路 125 (バイァホール 1 27を含む) とを 形成した (図 41 (c) 〜図 42 (c) 参照) 。 なお、 この工程を経て形成した バイァホール 1 27の非ランド部分の直径は 80 i mである。 また、 この工程で は、 蓋めつき層 1 3 1の直上にバイァホールを形成した。
また、 この工程では、 スルーホールを形成しなかった。
(18) 次に、 上記 (3) 〜 (1 1) の工程を 2回繰り返すことにより、 さら に上層の層間樹脂絶縁層 122と導体回路 1 25 (バイァホール 127を含む) とを形成した (図 43 (a) 〜図 44 (a) 参照) 。 なお、 この工程を経て形成 したパイァホール 1 27の非ランド部分の直径は 80 μπιである。
また、 この工程では、 バイァホール用開口の形成位置を調整することにより、 下段のバイァホールの中心とその中心がほぼ重なるようにバイァホールを積み重 ねた。
また、 この工程では、 スルーホールを形成しなかった。
(1 9) さらに、 再度、 上記 (3) 〜 (1 1) の工程を繰り返すことにより、 最外層の層間樹脂絶縁層 122 aと導体回路 1 25 (バイァホール 1 27を含 む) とを形成し、 多層配線板を得た (図 44 (b) 参照) 。 なお、 この工程を経 て形成したバイァホー^^ 1 2 7の非ランド部分の直径は 80 μηιである。
また、 この工程ではパイァホール用開口の形成位置を調整することにより、 下 段のバイァホールの中心からずらしてバイァホールを積み重ねた。 なお、 このェ 程で形成したバイァホール (4段目のバイァホール) の底面の外縁部と、 その下 段のパイァホール (3段目のバイァホール) の非ランド部分の外縁部との距離は、 8 μ mである。
また、 この工程ではスルーホールを形成しなかった。
(20) 次に、 実施例 1 3の (1 7) 〜 (20) の工程と同様にして、 半田バ ンプを備えた多層プリント配線板を得た (図 45 (a) 、 (b) 参照) 。
なお、 本実施例で作製した多層プリント配線板における層間樹脂絶縁層の線膨 張係数は、 60 p pm/°Cである。
(実施例 1 5 )
実施例 1 3の (1 5) の工程において、 3段目のバイァホールの底面の外縁部 と、 その下段のパイァホール (2段目のバイァホール) の非ランド部分の外縁部 との距離が 2 Ο μΐηとなるようにバイァホールを積み重ねた以外は実施例 13と 同様にして多層プリント配線板を製造した。
(実施例 1 6 )
実施例 14の (1 9) の工程において、 4段目のバイァホールの底面の外縁部 と、 その下段のバイァホール (3段目のバイァホール) の非ランド部分の外縁部 との距離が 40 μπιとなるようにバイァホールを積み重ねた以外は実施例 14と 同様にして多層プリント配線板を製造した。
(実施例 1 7 )
実施例 13の (1 5) の工程において、 3段目のバイァホールの底面の外縁部 と、 その下段のバイァホール (2段目のパイァホール) の非ランド部分の外縁部 との距離が 7 O /imとなるようにバイァホールを積み重ねた以外は実施例 13と 同様にして多層プリント配線板を製造した。
実施例 1 3〜1 7で製造した多層プリント配線板について、 ヒートサイクル試 験を行い、 その前後における層間樹脂絶縁層おょぴバイァホールの形状観察、 な らびに、 導通試験を行った。
その結果、 実施例 1 3〜1 7の多層プリント配線板では、 ヒートサイクル試験 前後の断面の形状観察において、 最外層の層間樹脂絶縁層を含む全ての層間樹月旨 絶縁層で、 クラックの発生や、 層間樹脂絶縁層とバイァホールとの間での剥離の 発生は観察されなかった。 また、 ヒートサイクル試験前後で、 短絡や断線は亮生 しておらず、 導通状態は良好であった。
(実施例 18 )
A. 感光性樹脂組成物 Aの調製
実施例 7と同様にして、 感光性樹脂組成物 Aを調製した。
B. 感光性樹脂組成物 Bの調製
実施例 7と同様にして、 感光性樹脂組成物 Bを調製した。
C. 樹脂充填材の調製
実施例 7と同様にして、 樹脂充填材を調製した。
D. 多層プリント配線板の製造方法
(1) 実施例 7の (1) 〜 (13) と同様の工程を行うことにより、 基板に独 立した導体回路 45、 フィールドビア形状のバイァホール 47等を形成した (図 20 (a) 〜図 22 (a) 参照) 。
(2) 次に、 実施例 7の (5) 〜 (13) の工程を繰り返すことにより、 さら に上層の層間樹脂絶縁層 42と独立した導体回路 45とフィールドビア形状のバ ィァホール 47とを形成した (図 22 (b) 〜図 23 (a) 参照) 。
なお、 ここでは、 バイァホール用開口の形成位置を調整することにより、 1段 目のバイァホールとその中心がほぼ重なるように、 2段目のバイァホールを形成 した。
(3) さらに、 実施例 7の (5) 〜 (1 1) の工程を繰り返すことにより、 さ らに上層の層間樹脂絶縁層 42と薄膜導体層 52とを形成し、 その後、 薄膜導体 層 52上にめっきレジスト 43を設けた (図 48 (a) 参照) 。
(4) 次に、 めっきレジスト 43の形成された基板を 50°Cの水で洗浄して脱 脂し、 25°Cの水で水洗後、 さらに硫酸で洗浄してから、 以下の条件で電解銅め つきを施し、 電解銅めつき層 53を形成した (図 48 (b) 参照) 。 なお、 バイ ァホール用開口内には、 上面に囬部を有する電解めつき層 53 aを形成した。
〔電解めつき水溶液〕
硫酸 2. 24 m o 1 Z 1
硫酸銅 0. 26 mo 1 / 1 添加剤 19. 5 m 1 / 1
(アトテックジャパン社製、 カパラシド GL)
〔電解めつき条件〕
電流密度 1. 0 AZdm2 - 時間 65 分
温度 22 ± 2 °C
(5) 次に、 実施例 7の (13) の工程と同様にして、 めっきレジスト 43の 剥離除去、 および、 薄膜導体層 52のエッチングを行い、 独立した導体回路とそ の上面に凹部を有するバイァホール 47 aとを形成した (図 49 (a) 参照) 。 なお、 ここでは、 バイァホール用開口の形成位置を調整することにより、 2段目 のバイァホールとその中心がほぼ重なるように最上段のバイァホ ルを形成した。
(6) 次に、 ジエチレングリコールジメチルエーテル (DMDG) に 60重 量%の濃度になるように溶解させた、 クレゾールノポラック型エポキシ樹脂 (日 本化薬社製) のエポキシ基 50%をアクリル化した感光性付与のオリゴマー (分 子量: 4000) 46. 67重量部、 メチルェチルケトンに溶解させた 80重 量%のビスフエノール A型エポキシ樹脂 (油化シェノレ社製、 商品名:ェピコート 1001) 15. 0重量部、 イミダゾール硬化剤 (四国化成社製、 商品名: 2E 4MZ-CN) 1. 6重量部、 感光性モノマーである多価アクリルモノマー (日 本化薬社製、 商品名: R 604) 3. 0重量部、 同じく多価アクリルモノマー (共栄化学社製、 商品名: D P E 6 A) 1. 5重量部、 分散系消泡剤 (サンノブ コ社製、 S— 65) 0. 71重量部を容器にとり、 攪拌、 混合して混合組成物を 調製し、 この混合組成物に対して光重合開始剤としてべンゾフエノン (関東化学 社製) 2. 0重量部、 光増感剤としてのミヒラーケトン (関東化学社製) 0. 2 重量部を加え、 粘度を 25 °Cで 2. 0 P a · sに調整したソルダーレジスト組成 物を得た。 なお、 粘度測定は、 B型粘度計 (東京計器社製、 DVL— B型) で 6 Om i n— 1 ( r p m) の場合はローター No. 4、 6 m i n"1 ( r p m) の場 合はローター No. 3によった。
(7) 次に、 多層配線基板の両面に、 上記ソルダーレジス ト組成物を 20 m の厚さで塗布し、 70 °Cで 20分間、 Ί 0 °Cで 30分間の条件で乾燥処理を行つ た後、 半田パッドのパターンが描画された厚さ 5 mmのフォトマスクをソルダー レジスト層に密着させて 1000m Jノ cm 2の紫外線で露光し、 DMTG溶液 で現像処理し、 直径 80 μπιの開口を形成した。
そして、 さらに、 80 °Cで 1時間、 100 °Cで 1時間、 1 20 °Cで 1時間、 1 50°Cで 3時間の条件でそれぞれ加熱処理を行ってソルダーレジスト層を硬化さ せ、 半田バンプ形成用開口を有し、 その厚さが 20 μιηのソルダーレジスト層 5 4を形成した。
(8) 次に、 過硫酸ナトリウムを主成分とするエッチング液中にソルダーレジ スト層 54が形成された基板を 1分間浸漬し、 導体回路表面に平均粗度 (Ra) が Ι μπι以下の粗化面 (図示せず) を形成した。
さらに、 この基板を、 塩化ニッケル (2. 3 X 10~^ 0 1 / 1 ) s 次亜リ ン酸ナトリウム (2. 8 X 1 O-'mo 1 / 1 ) , クェン酸ナトリウム (1. 6 X 10_1mo 1 / 1 ) を含む pH=4. 5の無電解ニッケルめっき液に 20分 間浸漬して、 開口部に厚さ 5 ; mの-ッケルめっき層 55を形成した。 さらに、 その基板をシアン化金カリウム (7. 6 X 10 3mo 1ノ 1 ) 、 塩化アンモニ ゥム (1. 9 X 10— imo l Z l ) クェン酸ナトリウム (1. 2 X 10 ェ!!! o 1 / 1 ) 、 次亜リン酸ナトリウム (1. 7 X 1 O-^o 1 / 1 ) を含む無電 解金めつき液に 80°Cの条件で 7. 5分間浸漬して、 ニッケルめっき層 55上に、 厚さ 0. 03 μιηの金めつき層 56を形成し、 半田パッドとした。
(9) この後、 ソルダーレジスト層 54上に、 マスクを載置し、 ピストン式圧 入型印刷機を用いて、 半田バンプ形成用開口に半田ペーストを印刷した。 その後、 半田ペーストを 250°Cでリフローし、 さらに、 フラックス洗浄を行うことによ り、 半田バンプを備えた多層プリント配線板を得た (図 49 (b) 参照) 。 なお、 本実施例で形成した層間樹脂絶縁層の線膨張係数は、 y O p pm/^Cで ある。
(実施例 1 9 )
A. 層間樹脂絶縁層用樹脂フィルムの作製
実施例 14と同様にして層間樹脂絶縁層用樹脂フィルムの作製を行った。
B. 樹脂充填材の調製 実施例 7と同様にして樹脂充填材の調製を行った。
C. 多層プリント配線板の製造
(1) 実施例 8の (1) 〜 (1 6) と同様の工程を行うことにより、 基板に独 立した導体回路 6 5、 フィールドビア形状のバイァホール 6 7および蓋めつき層 7 1等を形成した (図 2 5 (a) 〜図 2 7 (b) 参照) 。
(2) 次に、 実施例 8の (3) 〜 (1 1) の工程を 2回繰り返すことにより、 さらに上層の層間樹脂絶縁層 6 2、 導体回路 6 5およびフィールドビア形状のバ ィァホール 6 7を形成した (図 2 7 (c) 〜図 3 0 (a) 参照) 。 なお、 ここで は、 バイァホール用開口の形成位置を調整し、 1回目の繰り返し工程では、 蓋め つき層 7 1の直上にパイァホールを形成し、 2回目の繰り返し工程では、 下段の パイァホールとその中心がほぼ重なるように 2段目のバイァホールを形成した。 また、 この工程では、 スルーホールを形成しなかった。
(3) さらに、 実施例 8の (3) 〜 (8) の工程を繰り返すことにより、 さら に上層の層間樹脂絶縁層 6 2と薄膜導体層 7 2とを形成し、 その後、 薄膜導体層 7 2上にめっきレジス ト 6 3を形成した (図 5 0 (a) 参照) 。
(4) 次に、 めっきレジス ト 6 3の形成された基板を 50°Cの水で洗浄して脱 月旨し、 25°Cの水で水洗後、 さらに硫酸で洗浄してから、 実施例 1 8の (4) の 工程と同様の条件で、 電解めつきを施し、 電解銅めつき層を形成した。 なお、 バ ィァホール用開口内には、 その上面に凹部を有する電解銅めつき層を形成した。
(5) 次に、 実施例 8の (1 0) の工程と同様にして、 めっきレジスト 6 3の 剥離除去、 および、 薄膜導体層 7 2のエッチングを行い、 独立した導体回路 6 5 とその上面に凹部を有するバイァホール 6 7 aとを形成した (図 5 0 (b) 参 照) 。 さらに、 実施例 8の (1 1) の工程と同様にして、 導体回路 6 5およぴバ ィァホール 6 7 aの表面に粗化面 (図示せず) を形成した。
(6) 次に、 実施例 1 8の (6) 〜 (9) の工程と同様にして、 半田バンプ 7
7を備えた多層プリント配線板を得た (図 5 1参照) 。
なお、 本実施例で形成した層間樹脂絶縁層の線膨張係数は、 60 i> pmZ°Cで める。
(実施例 2 0 ) A. 感光性樹脂組成物 A、 Bの調製
実施例 7と同様にして感光性樹脂組成物 Aおよび Bを調製した。
B. 樹脂充填材の調製
実施例 7と同様にして樹脂充填材を調製した。
C. 多層プリント配線板の製造方法
(1) 実施例 1 3の (1) 〜 (1 3) と同様の工程を行うことにより、 基板に 独立した導体回路 8 5、 フィールドビア形状のバイァホール 87等を形成した
(図 34 (a) 〜図 36 (a) 参照) 。
(2) 次に、 実施例 1 3の (5) 〜 (1 3) の工程を操り返すことにより、 さ らに上層の層間樹脂絶縁層 82、 および、 独立した導体回路 85とフィールドビ ァ形状のバイァホール 87とを形成した (図 36 (b) 〜図 37 (a) 参照) 。 なお、 ここでは、 バイァホール用開口の形成位置を調整することにより、 下段の バイァホールとその中心がほぼ重なるように 2段目のバイァホールを形成した。
(3) さらに、 実施例 13の (5) 〜 (1 3) の工程を繰り返すことにより、 さらに上層の層間樹脂絶縁層 82、 および、 独立した導体回路 85とフィールド ビア形状のバイァホール 87とを形成した (図 5 2 (a) 参照) 。 '
なお、 ここでは、 バイァホール用開口の形成位置を調整することにより、 2段 目のバイァホールの中心からずらして 3段目バイァホールを積み重ねた。 また、 この工程で形成したバイァホール (3段目のバイァホール) の底面の外縁部と、 その下段のバイァホール (2段目のバイァホール) の非ランド部分の外縁部との 距離は、 5 inである。
(4) さらに、 実施例 1 3の (5) 〜 (1 1) の工程を再度繰り返すことによ り、 さらに上層の層間樹脂絶縁層 82と薄膜導体層 92とを形成し、 その後、 薄 膜導体層 92上にめっきレジスト 83を形成した。
(5) 次に、 めっきレジスト 83の形成された基板を 50°Cの水で洗浄して脱 脂し、 25°Cの水で水洗後、 さらに硫酸で洗浄してから、 実施例 18の (4) の 工程で用いた条件と同様の条件で電解銅めつきを施し、 電解銅めつき層 93を形 成した (図 52 (b) 参照) 。 なお、 バイァホーノレ用開口内には、 その上面に凹 部を有する電解めつき層 93 aを形成した。 その後、 実施例 1 3の (1 3) の工程と同様にしてめっきレジス ト 8 3の剥離 除去、 および、 薄膜導体層のエッチングを行い、 独立した導体回路とその上面に 凹部を有するバイァホール 8 7 aとを形成した (図 5 3 (a) 参照) 。 なお、 こ こでは、 下段のバイァホール (3段目のバイァホール) とその中心がほぼ重なる ように、 最上段のバイァホールを形成した。
(6) 次に、 実施例 1 8の (6) 〜 (9) の工程と同様にして半田バンプ 9 7 を備えた多層プリント配線板を得た (図 5 3 (b) 参照) 。 なお、 本実施例で形 成した層間樹脂絶縁層の線膨張係数は、 7 0 p pmZ°Cである。
(実施例 2 1) - A. 層間樹脂絶縁層用樹脂フィルムの作製
実施例 1 4と同様にして層間樹脂絶縁層用樹脂フィルムを作製した。
B. 樹脂充填材の調製
実施例 7と同様にして樹脂充填材の調製を行った。
C. 多層プリント配線板の製造
( 1 ) 実施例 1 4の (1) 〜 (1 6) と同様の工程を行うことにより、 基板に 独立した導体回路 1 2 5、 フィールドビア形状のバイァホール 1 2 7および蓋め つき層 1 3 1等を形成した (図 3 9 (a) 〜図 4 1 (b) 参照) 。
(2) 次に、 実施例 14の (3) 〜 (1 1) の工程を繰り返すことにより、 さ らに上層の層間樹脂絶縁層 1 2 2、 導体回路 1 25およびフィールドビア形状の バイァホール 1 2 7を形成した (図 4 1 (c) 〜図 4 2 (c) 参照) 。 なお、 こ こでは、 バイァホール用開口の形成位置を調整することにより蓋めつき層 1 3 1 の直上にバイァホールを形成した。 また、 この工程では、 スルーホールを形成し なかった。
(3) 次に、 実施例 14の (3) 〜 (1 1) の工程を 2回繰り返すことにより、 さらに上層の層間樹脂絶縁層 1 2 2、 導体回路 1 2 5およびフィールドビア形状 のバイァホール 1 2 7を形成した (図 43 (a) 〜 (c) 参照) 。 なお、 ここで は、 バイァホール用開口の形成位置を調整することにより、 下段のバイァホール の中心とその中心がほぼ重なるようにバイァホールを積み重ねた。
また、 この工程では、 スルーホールを形成しなかった。 (4) さらに、 再度、 実施例 14の (3) 〜 (8) の工程を繰り返すことによ り、 さらに上層の層間樹脂絶縁層 1 22と薄膜導体層 1 32とを形成し、 その後、 薄膜導体層 1 32上にめっきレジスト 1 23を形成した (図 54 (a) 参照) 。
(5) 次に、 めっきレジスト 1 23の形成された基板を 50°Cの水で洗浄して 脱脂し、 25 °Cの水で水洗後、 さらに、 硫酸で洗浄してから実施例 18の (4) の工程と同様の条件で電解めつきを施し、 電解めつき層を形成した。 なお、 バイ ァホール用開口内には、 その上面に凹部を有する電解めつき層を形成した。
(6) その後、 実施例 14の (10) の工程と同様にして、 めっきレジスト 1 23の剥離除去、 および、 薄膜導体層 1 32のエッチングを行い、 独立した導体 回路 125と、 その上面に凹部を有するバイァホール 1 27 a (図 54 (b) 参 照) とを形成した。 さらに、 実施例 14の (1 1) の工程と同様にして導体回路 1 25およびバイァホール 1 27 aの表面に粗化面を形成した。
なお、 この (4) 〜 (6) の一連の工程では、 バイァホール用開口の形成位置 を調整することにより、 下段のパイァホールの中心からずらしてバイァホールを 積み重ねた。 なお、 この工程で形成した最上段のバイァホール (4段目のバイァ ホール) の底面の外縁部と、 その下段のバイァホール (3段目のバイァホール) の非ランド部分の外縁部との距離は、 8 μπιである。
(7) 次に、 実施例 18の (6) 〜 (9) の工程と同様にして、 半田バンプ 7 7を備えた多層プリント配線板を得た (図 55参照) 。
なお、 本実施例で作製した多層プリント配線板における層間樹脂絶縁層の線膨 張係数は、 60 p pm/°Cである。
(実施例 22 )
実施例 20の (3) の工程において、 3段目のパイァホールの底面の外縁部と、 その下段のバイァホール (2段目のバイァホール) の非ランド部分の外縁部との 距離が 20 μπιとなるようにバイァホールを積み重ねた以外は実施例 20と同様 にして多層プリント配線板を製造した。
(実施例 23 )
実施例 21の (6) の工程において、 最上段のバイァホール (4段目のパイァ ホール) の底面の外縁部と、 その下段のバイァホール (3段目のバイァホール) の非ランド部分の外縁部との距離が 4 0 / mとなるようにバイァホールを積み重 ねた以外は実施例 2 1と同様にして多層プリント配線板を製造した。
(実施例 2 4 )
実施例 2 0の (3 ) の工程において、 3段目のバイァホールの底面の外縁部と、 その下段のパイァホール (2段目のバイァホール) の非ランド部分の外縁部との 距離が 7 0 μ πιとなるようにバイァホールを積み重ねた以外は実施例 2 0と同様 にして多層プリント配線板を製造した。
(実施例 2 5 )
実施例 2 0の (3 ) の工程において、 3段目のバイァホールの中心と、 その下 段のバイァホール (2段目のバイァホール) の中心との水平方向の距離が 7 0 μ mとなるようにバイァホールを積み重ねた以外は実施例 2 0と同様にして多層プ リント配線板を製造した。
(実施例 2 6 )
実施例 2 1の (6 ) の工程において、 最上段のバイァホール (4段目のパイァ ホール) の中心と、 その下段のバイァホール (3段目のパイァホール) の中心と の水平方向の距離が 7 0 μ πιとなるようにバイァホールを積み重ねた以外は実施 例 2 1と同様にして多層プリント配線板を製造した。
実施例 1 8 ~ 2 6で製造した多層プリント配線板について、 ヒートサイクル試 験を行い、 その前後における層間樹脂絶縁層およびバイァホールの形状観察、 な らぴに、 導通試験を行った。
その結果、 実施例 1 8〜2 6の多層プリント配線板では、 ヒートサイクル試験 前後の断面の形状観察において最上段のバイァホールの周辺の層間樹脂絶縁層を 含む全ての層間樹脂絶縁層で、 クラックの発生や、 層間樹脂絶縁層とバイァホー ルとの間での剥離の発生は観察されなかった。 また、 ヒートサイクル試験前後で、 短絡や断線は発生しておらず、 導通状態は良好であった。 産業上利用の可能性
以上説明したように、 第一〜第六の本発明の多層プリント配線板では、 階層の 異なるバイァホール同士がスタックビア構造となるように形成されているため、 導体回路の配線距離が短くなり、 信号電送時間を短縮することができるともに、 導体回路の設計の自由度が向上するため、 高密度配線により対応し易い。
また、 第一〜第三の本発明の多層プリント配線板では、 階層の異なるバイァホ ールのうちの少なくとも一つは、 そのランド径が他のバイァホールのランド径と 異なるため、 ランド径の大きなバイァホールが、 層間樹脂絶縁層の補強材として の役割を果たすこととなり、 層間樹脂絶縁層の機械的強度が向上し、 バイァホー ル近傍の層間樹脂絶縁層でのクラックの発生を回避することができる。
また、 第四〜第六の本発明の多層プリント配線板では、 スタックビア構造を有 するバイァホールのうちの少なくとも一つは、 そのランドが、 これらスタックビ ァ構造のバイァホールの周囲に形成された導体回路非形成領域に拡大して形成さ れているため、 拡大形成されたランドを有するバイァホールが、 層間樹脂絶縁層 の補強材としての役割を果たすこととなり、 層間樹脂絶縁層の機械的強度が向上 し、 パイァホール近傍の層間樹脂絶縁層でのクラックの発生を回避することがで さる。
また、 第二、 第三、 第五および第六の本発明の多層プリント配線板では、 スル 一ホール上にスタックビア構造を有するバイァホールが形成されているため、 よ り一層、 信号電送時間を短縮することができるともに、 高密度配線により対応し 易い
また、 第七〜第九の本発明の多層プリント配線板は、 上述したように最外層の 層間樹脂絶縁層の線膨張係数が小さいため、 スタックビア構造に形成されたバイ ァホールの最上段のバイァホールにおいて、 層間樹脂絶縁層の線膨張係数との差 に起因して発生する応力が小さく、 最外層の層間樹脂絶縁層にはクラックが発生 しにくい。 従って、 第七〜第九の本発明の多層プリント配線板では層間樹脂絶縁 層でのクラックの発生に起因した導体回路 (バイァホールを含む) と層間樹脂絶 縁層との剥離、 導通不良、 短絡等が発生せず、 信頼性に優れる。
加えて、 第九の本発明の多層プリント配線板では、 最外層の層間樹脂絶縁層に 粒子およびゴム成分が配合されているため、 形状保持性に優れるとともに、 発生 した応力を緩和する特性に優れる。
また、 第七〜第九の本発明の多層プリント酉 S線板では、 階層の異なるバイァホ ール同士がスタックビア構造となるように形成されているため、 導体回路の配線 距離が短くなり、 信号電送時間を短縮することができるともに、 導体回路の設計 の自由度が向上するため、 高密度配線により対応し易い。
第十の本発明の多層プリント配線板は、 階層の異なるバイァホール同士のうち の少なくとも 1つが、 他のバイァホールに、 その中心をずらして積み重ねられて いるため、 バイァホールと層間樹脂絶縁層との線膨張係数の差に起因して発生し た応力を分散させることができ、 積み重ねられたバイァホールの一部に、 特に、 最上段のバイァホールに大きな応力が集中することがないため、 この応力の集中 に起因した層間樹脂絶縁層でのクラックの発生が起こりにくく、 信頼 1·生に優れる。 また、 第 +の本発明の多層プリント配線板は、 その中心をずらして積み重ねら れたバイァホール以外のバイァホールは、 他のバイァホールに、 その中心がほぼ 重なるように積み重ねられており、 このように積み重ねられたバイァホールでは、 配線距離が短くなるため、 信号伝送時間を短縮することができるとともに、 導体 回路の設計の自由度が向上するため、 高密度配線により対応しやすい。
また、 第 ^—の本発明の多層プリント配線板では、 階層の異なるバイァホーノレ 同士が積み重ねられ、 この積み重ねられたパイァホールのうち、 最上段のバイァ ホールは、 その上面に凹部が形成されているため、 バイァホールと層間樹脂絶縁 層との線膨張係数の差に起因して発生した応力を緩和することができ、 最上段の バイァホールに大きな応力が集中することがなく、 この応力の集中に起因した層 間樹脂絶縁層でのクラックの発生が起こりにくく、 信頼性に優れる。
また、 第十一の本発明の多層プリント配線板では、 階層の異なるバイァホール 同士を積み重ねられているため、 配線距離が短く、 信号伝送時間を短縮すること ができるとともに、 導体回路の設計の自由度が向上し、 高密度配線に対応しやす い。

Claims

請求の範囲
1 . 基板上に、 導体回路と層間樹脂絶縁層とが順次積層され、 前記層間樹脂絶 縁層を挟んだ導体回路間がバイァホールを介して接続された多層プリント配線板 であって、
前記バイァホールのうち、 階層の異なるバイァホール同士は、 スタックビア構 造となるように形成されるとともに、
前記階層の異なるバイァホールのうちの少なくとも 1つは、 そのランド径が他 のパイァホールのランド径と異なることを特徴とする多層プリント配線板。
2 . 基板上に、 導体回路と層間樹脂絶縁層とが順次積層され、 層間樹脂絶縁層 を挟んだ導体回路間がバイァホールを介して接続されるとともに、 基板を挟んだ 導体回路間がスルーホールを介して接続された多層プリント配線板であって、 前記スルーホールの直上に、 スタックビア構造を有するバイァホールが形成さ れるとともに、
前記スタックビア構造を有するバイァホールのうちの少なくとも 1つは、 その ランド径が他のバイァホールのランド径と異なることを特徴とする多層プリント 配線板。
3 . 基板上に、 導体回路と層間樹脂絶縁層とが順次積層され、 層間樹脂絶縁層 を挟んだ導体回路間がバイァホールを介して接続されるとともに、 基板および層 間樹脂絶縁層を挟んだ導体回路間がスルーホールを介して接続された多層プリン ト配線板であって、
前記スルーホールの直上に、 スタックビア構造を有するパイァホールが形成さ れるとともに、
前記スタックビア構造を有するバイァホールのうちの少なくとも 1つは、 その ランド径が他のバイァホールのランド径と異なることを特徴とする多層プリント 配線板。
4 . 前記バイァホールのうちの少なくとも 1つは、 その形状がフィールドビア 形状である請求の範囲 1〜 3のいずれか 1に記載の多層プリント配線板。
5 . 基板上に、 導体回路と層間樹脂絶縁層とが順次積層され、 前記層間樹脂絶 縁層を挟んだ導体回路間がバイァホールを介して接続された多層プリント配線板 であって、
前記バイァホールのうち、 階層の異なるパイァホール同士は、 スタックビア構 造となるように形成されるとともに、
前記階層の異なるバイァホールのうちの少なくとも 1つは、 そのランドが、 こ れらスタックビア構造のバイァホールの周囲に形成された導体回路非形成領域に 拡大して形成されていることを特徴とする多層プリント配線板。
6 . 基板上に、 導体回路と層間樹脂絶縁層とが順次積層され、 層間樹脂絶縁層 を挟んだ導体回路間がバイァホールを介して接続されるとともに、 基板を挟んだ 導体回路間がスルーホールを介して接続された多層プリント配線板であって、 前記スルーホールの直上に、 スタックビア構造を有するバイァホールが形成さ れるとともに、
前記スタックビア構造を有するバイァホールのうちの少なくとも 1つは、 その ランドが、 これらスタックビア構造のバイァホールの周囲に形成された導体回路 非形成領域に拡大して形成されていることを特徴とする多層プリント配線板。
7 . 基板上に、 導体回路と層間樹脂絶縁層とが順次積層され、 層間樹脂絶縁層 を挟んだ導体回路間がバイァホールを介して接続されるとともに、 基板および雇 間樹脂絶縁層を挟んだ導体回路間がスルーホールを介して接続された多層プリン ト配線板であって、
前記スルーホールの直上に、 スタックビア構造を有するバイァホールが形成さ れるとともに、
前記スタックビア構造を有するバイァホールのうちの少なくとも 1つは、 その ランドが、 これらスタックビア構造のバイァホールの周囲に形成された導体回路 非形成領域に拡大して形成されていることを特徴とする多層プリント配線板。
8 . 拡大して形成されたバイァホールのランドの一部は、 スタックビア構造の バイァホールの周囲に形成された導体回路非形成領域を平面視した際に、 前記導 体回路非形成領域の幅の 1 / 2以上の領域に存在している請求の範囲 5〜 7のい ずれか 1に記載の多層プリント配線板。
9 . 前記バイァホールのうちの少なくとも 1つは、 その形状がフィールドビア 形状である請求の範囲 5〜 8のいずれか 1に記載の多層プリント配線板。
1 0 . 基板上に、 導体回路と層間樹脂絶縁層とが順次積層され、 前記層間樹脂 絶縁層を挟んだ導体回路間がバイァホールを介して接続され、 さらに、 最外層に ソルダーレジスト層が形成された多層プリント配線板であって、
前記バイァホールのうち、 階層の異なるバイァホール同士は、 スタックビア構 造となるように形成され、
前記層間樹脂絶縁層のうち、 最外層の層間樹脂絶縁層の線膨張係数は、 他の層 間樹脂絶縁層の線膨張係数よりも小さい力 または、 他の層間樹脂絶縁層の線膨 張係数と同じであることを特徴とする多層プリント配線板。
1 1 . 基板上に、 導体回路と層間樹脂絶縁層とが順次積層され、 前記層間樹脂 絶縁層を挟んだ導体回路間がバイァホールを介して接続され、 さらに、 最外層に ソルダーレジスト層が形成された多層プリント配線板であって、
前記バイァホールのうち、 階層の異なるバイァホール同士は、 スタックビア構 造となるように形成され、
前記層間樹脂絶縁層のうち、 少なくとも最外層の層間樹脂絶縁層は、 その線膨 張係数が 1 O O p p m/°C以下であることを特徴とする多層プリント配線板。
1 2 . 基板上に、 導体回路と層間樹脂絶縁層とが順次積層され、 前記層間樹脂 絶縁層を挟んだ導体回路間がバイァホールを介して接続され、 さらに、 最外層に ソルダーレジスト層が形成された多層プリント配線板であって、
前記バイァホールのうち、 階層の異なるバイァホール同士は、 スタックビア構 造となるように形成され、
前記層間樹脂絶縁層のうち、 少なくとも最外層の層間樹脂絶縁層には、 粒子お よびゴム成分が配合され、 かつ、 その線膨張係数が 1 0 0 p p m/°C以下である ことを特徴とする多層プリント配線板。
1 3 . 前記粒子は、 無機粒子、 樹脂粒子おょぴ金属粒子のうちの少なくとも 1 種である請求の範囲 1 2に記載の多層プリント配線板。
1 4 . 前記最外層の層間樹脂絶縁層は、 熱硬化性樹脂、 感光性樹脂、 熱硬化性 樹脂と熱可塑性樹脂との樹脂複合体、 および、 熱硬化性樹脂と感光性樹脂との樹 脂複合体のうちの少なくとも 1種を含む樹脂組成物により形成されている請求の 範囲 1 0〜1 3のいずれかに記載の多層プリント配線板。
1 5 . 基板上に、 導体回路と層間樹脂絶縁層とが順次積層され、 前記層間樹脂 絶縁層を挟んだ導体回路間がバイァホールを介して接続され、 さらに、 最外層に ソルダーレジスト層が形成された多層プリント配線板であって、
前記バイァホールのうち、 階層の異なるバイァホール同士は積み重ねられてお •9、
前記積み重ねられたバイァホールのうち、 少なくとも 1つのバイァホールは、 他のパイァホールにその中心をずらして積み重ねられており、 残りバイァホール は、 他のバイァホールにその中心がほぼ重なるように積み重ねられていることを 特徴とする多層プリント配線板。
1 6 . 前記層間樹脂絶縁層のうち、 少なくとも最外層の層間樹脂絶縁層は、 そ の線膨張係数が 1 0 0 p p m/°C以下である請求の範囲 1 5に記載の多層プリン ト配線板。
1 7 . 前記層間樹脂絶縁層のうち、 少なくとも最外層の層間樹脂絶縁層は、 粒 子およびゴム成分が配合されている請求の範囲 1 5または 1 6に記載の多層プリ ント配線板。
1 8 . 前記粒子は、 無機粒子、 樹脂粒子および金属粒子のうちの少なくとも 1 種である請求の範囲 1 7に記載の多層プリント配線板。
1 9 . 前記層間樹脂絶縁層のうち、 少なくとも最外層の層間樹脂絶縁層は、 熱 硬化性樹脂、 感光性樹脂、 熱硬化性樹脂と熱可塑性樹脂との樹脂複合体、 および、 熱硬化性樹脂と感光性樹脂との樹脂複合体のうちの少なくとも 1種を含む樹脂糸且 成物により形成されている請求の範囲 1 5〜1 8のいずれかに記載の多層プリン ト配線板。
2 0 . 基板上に、 導体回路と層間樹脂絶縁層とが順次積層され、 前記層間樹月旨 絶縁層を挟んだ導体回路間がバイァホールを介して接続され、 さらに、 最外層に ソルダーレジスト層が形成された多層プリント配線板であって、
前記パイァホールのうち、 階層の異なるパイァホール同士は積み重ねられてお り、
前記積み重ねられたバイァホールのうち、 最上段のバイァホールは、 その上面 に凹部が形成されていることを特徴とする多層プリント配線板。
2 1 . 前記積み重ねられたバイァホールは、 それぞれのバイァホールの中心が ほぼ重なるように積み重ねられている請求の範囲 2 0に記載の多層プリント配線 板。
2 2 . 前記積み重ねられたバイァホールのうち、 少なくとも 1つのバイァホー ルは、 他のバイァホールにその中心をずらして積み重ねられており、 残りのパイ ァホールは、 他のバイァホールにその中心がほぼ重なるように積み重ねられてい る請求の範囲 2 0に記載の多層プリント配線板。
2 3 . 前記凹部の深さは、 5〜2 5 μ πιである請求の範囲 2 0 ~ 2 2のいずれ かに記載の多層プリント配線板。
2 4 . 前記層間樹脂絶縁層のうち、 少なくとも最外層の層間樹脂絶縁層は、 そ の線膨張係数が 1 0 0 p p mZ°C以下である請求の範囲 2 0〜 2 3のいずれかに 記載の多層プリント配線板。
2 5 . 前記層間樹脂絶縁層のうち、 少なくとも最外層の層間樹脂絶縁層は、 粒 子およびゴム成分が配合されている請求の範囲 2 0〜2 4のいずれかに記載の多 層プリント配線板。
2 6 . 前記粒子は、 無機粒子、 樹脂粒子および金属粒子のうちの少なくとも 1 種である請求の範囲 2 5に記載の多層プリント配線板。
2 7 . 前記層間樹脂絶縁層のうち、 少なくとも最外層の層間樹脂絶縁層は、 熱 硬化性樹脂、 感光性樹脂、 熱硬化性樹脂と熱可塑性樹脂との樹脂複合体、 および、 熱硬化性樹脂と感光性樹脂との樹脂複合体のうちの少なくとも 1種を含む樹脂組 成物により形成されている請求の範囲 2 0〜2 6のいずれかに記載の多層プリン ト配線板。
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