JP4020891B2 - 素子搭載基板の製造方法 - Google Patents

素子搭載基板の製造方法 Download PDF

Info

Publication number
JP4020891B2
JP4020891B2 JP2004175069A JP2004175069A JP4020891B2 JP 4020891 B2 JP4020891 B2 JP 4020891B2 JP 2004175069 A JP2004175069 A JP 2004175069A JP 2004175069 A JP2004175069 A JP 2004175069A JP 4020891 B2 JP4020891 B2 JP 4020891B2
Authority
JP
Japan
Prior art keywords
wiring
element mounting
insulating film
mounting substrate
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004175069A
Other languages
English (en)
Other versions
JP2005353944A (ja
Inventor
良輔 臼井
秀樹 水原
恭典 井上
優助 五十嵐
岳史 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2004175069A priority Critical patent/JP4020891B2/ja
Priority to TW094115868A priority patent/TWI278074B/zh
Priority to US11/147,777 priority patent/US20060012028A1/en
Priority to CNB2005100778822A priority patent/CN100399551C/zh
Publication of JP2005353944A publication Critical patent/JP2005353944A/ja
Application granted granted Critical
Publication of JP4020891B2 publication Critical patent/JP4020891B2/ja
Priority to US12/882,078 priority patent/US20110011829A1/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4688—Composite multilayer circuits, i.e. comprising insulating layers having different properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4652—Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern
    • H05K3/4655—Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern by using a laminate characterized by the insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0313—Organic insulating material
    • H05K1/0353—Organic insulating material consisting of two or more materials, e.g. two or more polymers, polymer + filler, + reinforcement
    • H05K1/0366—Organic insulating material consisting of two or more materials, e.g. two or more polymers, polymer + filler, + reinforcement reinforced, e.g. by fibres, fabrics
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4652—Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Laminated Bodies (AREA)

Description

本発明は、素子搭載基板の製造方法に関するものである。
携帯電話、ＰＤＡ、ＤＶＣ、ＤＳＣといったポータブルエレクトロニクス機器の高機能化が加速するなか、こうした製品が市場で受け入れられるためには小型・軽量化が必須となっており、その実現のために高集積のシステムＬＳＩが求められている。一方、これらのエレクトロニクス機器に対しては、より使い易く便利なものが求められており、機器に使用されるＬＳＩに対し、高機能化、高性能化が要求されている。このため、ＬＳＩチップの高集積化にともないそのＩ／Ｏ数が増大する一方でパッケージ自体の小型化要求も強く、これらを両立させるために、半導体部品の高密度な基板実装に適合した半導体パッケージの開発が強く求められている。こうした要求に対応するため、ＣＳＰ（Chip Size Package）と呼ばれるパッケージ技術が種々開発されている。
こうしたパッケージの例として、ＢＧＡ（Ball Grid Array）が知られている。ＢＧＡは、パッケージ用基板の上に半導体チップを実装し、それを樹脂モールディングした後、反対側の面に外部端子としてハンダボールをエリア状に形成したものである。ＢＧＡでは、実装エリアが面で達成されるので、パッケージを比較的容易に小型化することができる。また、回路基板側でも狭ピッチ対応とする必要がなく、高精度な実装技術も不要となるので、ＢＧＡを用いると、パッケージコストが多少高い場合でもトータルな実装コストとしては低減することが可能となる。
図１２は、一般的なＢＧＡの概略構成を示す図である。ＢＧＡ１００は、ガラスエポキシ基板１０６上に、接着層１０８を介してＬＳＩチップ１０２が搭載された構造を有する。ＬＳＩチップ１０２は封止樹脂１１０によってモールドされている。ＬＳＩチップ１０２とガラスエポキシ基板１０６とは、金属線１０４により電気的に接続されている。ガラスエポキシ基板１０６の裏面には、半田ボール１１２がアレイ状に配列されている。この半田ボール１１２を介して、ＢＧＡ１００がプリント配線基板に実装される。
特許文献１には、他のＣＳＰの例が記載されている。同公報記載には、高周波用ＬＳＩを搭載するシステム・イン・パッケージが開示されている。このパッケージは、ベース基板上に、多層配線構造が形成され、その上に高周波用ＬＳＩをはじめとする半導体素子が形成されている。多層配線構造は、コア基板や絶縁樹脂層付銅箔などが積層された構造となっている。
特開２００２−９４２４７号公報
しかしながら、これら従来のＣＳＰでは、ポータブルエレクトロニクス機器等において今後更に望まれている水準の薄型化を実現することは難しい。
本発明は上記事情に鑑みなされたものであって、その目的とするところは、薄膜化された素子搭載基板を提供することにある。
請求項１の発明は、素子を搭載するための素子搭載基板の製造方法であって、銅箔が圧着され、エポキシ系樹脂を含浸させたガラス繊維を含む第１の絶縁膜を備えた基材を用意する工程と、前記基材の一方の面に第１の配線を形成する工程と、前記第１の配線を覆うように、エポキシ系樹脂を含み前記第１の絶縁膜よりもエポキシ系樹脂の含浸比率が高い第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に第２の配線を形成する工程と、を含むことを要旨とする。
請求項２の発明は、素子を搭載するための素子搭載基板の製造方法であって、銅箔が圧着され、エポキシ系樹脂を含浸させたガラス繊維を含む第１の絶縁膜を備えた基材を用意する工程と、 前記基材の上面及び下面に第１の配線を形成する工程と、前記第１の配線を覆うように、エポキシ系樹脂を含み前記第１の絶縁膜よりもエポキシ系樹脂の含浸比率が高い第２及び第３の絶縁膜を形成する工程と、前記第２及び第３の絶縁膜上に第２の配線を形成する工程と、前記第２の配線を覆うように、第４の絶縁膜を形成する工程と、を含み、前記第４の絶縁膜は、カルド型ポリマーを含むフォトソルダーレジスト層であることを要旨とする。
請求項３の発明は、前記第１の絶縁膜よりも第２の絶縁膜の方が、膜厚が小さいことを要旨とする。
本発明は、薄膜化された素子搭載基板を提供することができる。
以下、本発明の実施の形態について説明するが、その前に、実施の形態で採用するＩＳＢ構造について説明する。ＩＳＢ（Integrated System in Board；登録商標）は、本出願人により開発された独自のパッケージである。ＩＳＢは、半導体ベアチップを中心とする電子回路のパッケージングにおいて、銅による配線パターンを持ちながら回路部品を支持するためのコア（基材）を使用しない独自のコアレスシステム・イン・パッケージである。
図１はＩＳＢの一例を示す概略構成図である。ここではＩＳＢの全体構造をわかりやすくするため、単一の配線層のみ示しているが、実際には、複数の配線層が積層した構造となっている。このＩＳＢでは、ＬＳＩベアチップ２０１、Ｔｒベアチップ２０２およびチップＣＲ２０３が銅パターン２０５からなる配線により結線された構造となっている。ＬＳＩベアチップ２０１は、裏面に半田ボール２０８が設けられた引き出し電極や配線に対し、金線ボンディング２０４により導通されている。ＬＳＩベアチップ２０１の直下には、導電性ペースト２０６が設けられ、これを介してＩＳＢがプリント配線基板に実装される。ＩＳＢ全体はエポキシ樹脂などからなる樹脂パッケージ２０７により封止された構造となっている。
このパッケージによれば、以下の利点が得られる。
(i)コアレスで実装できるため、トランジスタ、ＩＣ、ＬＳＩの小型・薄型化を実現できる。
(ii)トランジスタからシステムＬＳＩ、さらにチップタイプのコンデンサや抵抗を回路形成し、パッケージングすることができるため、高度なＳｉＰ（System in Package）を実現できる。
(iii)現有の半導体素子を組合せできるため、システムＬＳＩを短期間に開発できる。
(iv)半導体ベアチップが直下の銅材に直接マウントされており、良好な放熱性を得ることができる。
(v)回路配線が銅材でありコア材がないため、低誘電率の回路配線となり、高速データ転
送や高周波回路で優れた特性を発揮する。
(vi)電極がパッケージの内部に埋め込まれる構造のため、電極材料のパーティクルコンタミの発生を抑制できる。
(vii)パッケージサイズはフリーであり、1個あたりの廃材を６４ピンのＳＱＦＰパッケージと比較すると、約１／１０の量となるため、環境負荷を低減できる。
(viii)部品を載せるプリント回路基板から、機能の入った回路基板へと、新しい概念のシステム構成を実現できる。
(ix)ＩＳＢのパターン設計は、プリント回路基板のパターン設計と同じように容易であり、セットメーカーのエンジニアが自ら設計できる。
次にＩＳＢの製造プロセス上のメリットについて説明する。図２は、従来のＣＳＰおよび本発明に係るＩＳＢの製造プロセスの対比図である。図２（Ｂ）は、従来のＣＳＰの製造プロセスを示す。はじめにベース基板上にフレームを形成し、各フレームに区画された素子形成領域にチップが実装される。その後、各素子について熱硬化性樹脂によりパッケージが設けられ、その後、素子毎に金型を利用して打ち抜きを行う。最終工程の打ち抜きでは、モールド樹脂およびベース基板が同時に切断されるようになっており、切断面における表面荒れなどが問題になる。また打ち抜きを終わった後の廃材が多量に生じるため、環境負荷の点で課題を有していた。
一方、図２（Ａ）は、ＩＳＢの製造プロセスを示す図である。はじめに、金属箔の上にフレームを設け、各モジュール形成領域に、配線パターンを形成し、その上にＬＳＩなどの回路素子を搭載する。続いて各モジュール毎にパッケージを施し、スクライブ領域に沿ってダイシングを行い、製品を得る。パッケージ終了後、スクライブ工程の前に、下地となる金属箔を除去するので、スクライブ工程におけるダイシングでは、樹脂層のみの切断となる。このため、切断面の荒れを抑制し、ダイシングの正確性を向上させることが可能となる。
第一の実施の形態
図１０（ｂ）は、本実施形態に係る４層ＩＳＢ構造を備える素子搭載基板４００を示す断面図である。
本実施形態に係る素子搭載基板４００は、基材３０２の上面に、絶縁樹脂膜３１２、フォトソルダーレジスト層３２８を順に積層してなる構造を有する。また、基材３０２の下面に、絶縁樹脂膜３１２、フォトソルダーレジスト層３２８を順に積層してなる構造を有する。尚、この基材３０２は第１の絶縁膜を含む基材の一例であり、基材３０２の上面の絶縁樹脂膜３１２は本発明の「第２の絶縁膜」、基材３０２の下面の絶縁樹脂膜３１２は本発明の「第３の絶縁膜」、フォトソルダーレジスト層３２８は本発明の「第４の絶縁膜」の一例である。
ここで、４層ＩＳＢ構造とは、内部に配線層を４層有する構造のことであり、その配線層は絶縁膜３１２内およびフォトソルダーレジスト層３２８内に埋設されている。また、フォトソルダーレジスト層３２８は、その層内にビアホールを形成するプロセスの都合上、感光性を有することが求められる。
また、４層ＩＳＢ構造において、基材３０２を挟んで、上面の絶縁樹脂膜３１２と下面の絶縁樹脂膜３１２とを構成する材料として同じ材料を用いることができ、また、上面のフォトソルダーレジスト層３２８と下面のフォトソルダーレジスト層３２８とを構成する材料として同じ材料を用いることができるので、製造工程を簡略化することができるというプロセス上の利点がある。
また、これらの基材３０２、絶縁樹脂膜３１２、フォトソルダーレジスト層３２８を貫通する貫通孔３２７が設けられている。
また、基材３０２には、銅膜３０８からなる配線の一部、銅膜３２０からなる配線の一部、ビア３１１の一部などが埋め込まれている。絶縁樹脂膜３１２には、銅膜３０８からなる配線の一部、銅膜３２０からなる配線の一部、配線３０９、ビア３１１の一部、ビア３２３の一部などが埋め込まれている。フォトソルダーレジスト層３２８には、銅膜３２０からなる配線の一部、ビア３２３の一部などが埋め込まれている。また、フォトソルダーレジスト層３２８には、開口部３２６が設けられている。
ここで、基材３０２に用いる材料としては、ガラスエポキシ基板などの樹脂基板を用いることができる。基材３０２は、例えば、エポキシ系樹脂を含浸させたガラス繊維からなる絶縁膜を含む基材であり、基材３０２の厚さは、例えば、６０μｍ程度とする。
絶縁樹脂膜３１２には、加熱することにより軟化する樹脂材料であり、後述するエポキシ系樹脂を含浸させたガラス繊維を含む樹脂材料が用いられる。また、絶縁樹脂膜３１２のエポキシ系樹脂の含浸比率は、基材３０２よりも高い。
ここで、ガラス繊維は、レーザーでの加工性を向上させるために含有させており、ガラス繊維としては、たとえば粒子状または繊維状のＳｉＯ２やＳｉＮを用いることができる。絶縁樹脂膜３１２の厚さは、例えば、４０μｍ程度とする。
また、フォトソルダーレジスト層３２８には、例えば、カルド型ポリマー含有樹脂膜などを用いることができる。フォトソルダーレジスト層３２８の厚さは、例えば、２５μｍ程度とする。
ここで、カルド型ポリマーは、嵩高い置換基が主鎖の運動を阻害することにより、優れた機械的強度、耐熱性および低い線膨張率を有する。よって、ヒートサイクルにおいて、絶縁樹脂膜３１２とフォトソルダーレジスト層３２８間の密着性の低下または層間剥離などが抑制される。
また、上記の銅膜３０８からなる配線、銅膜３２０からなる配線、配線３０９、ビア３１１、ビア３２３などからなる多層配線構造としては、例えば銅配線などに限定されず、アルミニウム配線、アルミニウム合金配線、銅合金配線、ワイヤーボンディングされた金配線、金合金配線、またはこれらの混合配線などを用いることもできる。
また、上記の４層ＩＳＢ構造の表面または内部には、トランジスタやダイオードなどの能動素子、キャパシタや抵抗などの受動素子が設けられていてもよい。これらの能動素子または受動素子は、４層ＩＳＢ中の多層配線構造に接続し、ビア３２３などを通じて外部の導電部材と接続可能としてもよい。
図３から図１０は、本実施形態に係る４層ＩＳＢ構造を備える素子搭載基板４００の工程断面図である。
まず、図３（ａ）に示すように、ドリルで直径１５０μｍ程度の孔を開口した銅箔３０４が圧着された基材３０２を用意する。ここで、基材３０２の厚さは、例えば、６０μｍ程度とし、銅箔３０４の厚さは、例えば、１０μｍから１５μｍ程度とする。
図３（ｂ）に示すように、銅箔３０４の上面に、フォトエッチングレジスト層３０６をラミネートする。
ついで、ガラスをマスクとして露光することでフォトエッチングレジスト層３０６をパターニングする。その後、図４（ａ）および（ｂ）に示すように、フォトエッチングレジスト層３０６をマスクとして、例えば、薬液による化学エッチング加工によって、直径１００μｍ程度のビアホール３０７を形成する。その後、ビアホール３０７内をウェット処理により粗化および洗浄する。つづいて、図４（ｃ）に示すように、高アスペクト比対応の無電解めっき、次いで電解めっきにより、ビアホール３０７内を導電性材料で埋め込み、ビア３１１を形成した後に、全面に銅膜３０８を形成する。
ビア３１１は、たとえば以下のようにして形成することができる。まず、無電解銅めっきにより全面に０．５〜１μｍ程度の薄膜を形成した後、電解めっきにより約２０μｍ程度の膜を形成する。無電解めっき用触媒は、通常パラジウムを用いることが多く、可とう性の絶縁樹脂に無電解用めっき用触媒を付着させるには、パラジウムを錯体の状態で水溶液に含ませ、可とう性の絶縁基材を浸漬して表面にパラジウム錯体を付着させ、そのまま、還元剤を用いて、金属パラジウムに還元することによって可とう性の絶縁基材表面にめっきを開始するための核を形成することができる。
図５（ａ）に示すように、銅膜３０８の上下の表面にフォトエッチングレジスト層３１０をラミネートする。つづいて、図５（ｂ）に示すように、ガラスをマスクとして露光することでパターニングした後、フォトエッチングレジスト層３１０をマスクとして銅めっき層３０８をエッチングすることにより、銅からなる配線３０９を形成する。たとえば、レジストから露出した箇所に、化学エッチング液をスプレー噴霧して不要な銅めっきをエッチング除去し、配線パターンを形成することができる。
次に、図６（ａ）に示すように、銅箔３１４付きの絶縁樹脂膜３１２を、配線３０９の上下から圧着する。ここで、絶縁樹脂膜３１２の厚さは、たとえば、４０μｍ程度とし、銅箔３１４の厚さは、例えば、１０μｍ〜１５μｍ程度とする。
絶縁樹脂膜３１２には、加熱することにより軟化する樹脂材料であり、後述するエポキシ系樹脂を含浸させたガラス繊維を含む樹脂材料が用いられる。また、絶縁樹脂膜３１２のエポキシ系樹脂の含浸比率は、基材３０２よりも高い。
圧着の方法としては、銅箔付き絶縁樹脂膜３１２を基材３０２および配線３０９に当接し、絶縁樹脂膜３１２内に基材３０２および配線３０９を嵌入する。次に、図６（ｂ）に示すように、絶縁樹脂膜３１２を真空下または減圧下で加熱して基材３０２および配線３０９に圧着する。つづいて、図６（ｃ）に示すように、銅箔３１４にＸ線を照射することで、銅箔３１４、絶縁樹脂膜３１２、配線３０９、基材３０２を貫通する孔３１５を開口する。
図７（ａ）に示すように、銅箔３１４の上下の表面にフォトエッチングレジスト層３１６をラミネートする。つづいて、図７（ｂ）に示すように、ガラスをマスクとして露光することでパターニングした後、フォトエッチングレジスト層３１６をマスクとして、銅箔３１４をエッチングすることにより、銅からなる配線３１９を形成する。たとえば、レジストから露出した箇所に、化学エッチング液をスプレー噴霧して不要な銅箔をエッチング除去し、配線パターンを形成することができる。
図８（ａ）に示すように、配線３１９の上下の表面にフォトエッチングレジスト層３１７をラミネートする。つづいて、図８（ｂ）に示すように、ガラスをマスクとして露光することでパターニングした後、フォトエッチングレジスト層３１７をマスクとして、たとえば、薬液による化学エッチングにより、直径１００ｎｍ程度のビアホール３２２を形成する。その後、ビアホール３２２内をウェット処理により粗化および洗浄する。つづいて、図８（ｃ）に示すように、高アスペクト比対応の無電解めっき、次いで電界めっきにより、ビアホール３２２内を導電性材料で埋め込み、ビア３２３を形成した後に、全面に銅膜３２０を形成する。
ビア３２３は、たとえば以下のようにして形成することができる。まず、無電解銅めっきにより全面に０．５〜１μｍ程度の薄膜を形成した後、電解めっきにより約２０μｍ程度の膜を形成する。無電解めっき用触媒は、通常パラジウムを用いることが多く、可とう性の絶縁樹脂に無電解用めっき用触媒を付着させるには、パラジウムを錯体の状態で水溶液に含ませ、可とう性の絶縁基材を浸漬して表面にパラジウム錯体を付着させ、そのまま、還元剤を用いて、金属パラジウムに還元することによって可とう性の絶縁基材表面にめっきを開始するための核を形成することができる。
図９（ａ）に示すように、銅膜３２０の上下の表面に、フォトエッチングレジスト層３１６をラミネートする。つづいて、図９（ｂ）に示すように、ガラスをマスクとして露光することでパターニングした後、フォトエッチングレジスト層３１６をマスクとして、銅膜３２０をエッチングすることにより、銅からなる配線３２４を形成する。たとえば、レジストから露出した箇所に、化学エッチング液をスプレー噴霧して不要な銅箔をエッチング除去し、配線パターンを形成することができる。
次に、図１０（ａ）に示すように、配線３２４の上下の表面に、フォトソルダーレジスト層３２８をラミネートする。ここで、フォトソルダーレジスト層３２８の厚さは、たとえば、２５μｍ程度とする。ラミネートの条件としては、たとえば、温度１１０℃、時間１〜２分、２気圧などが用いられる。その後、アフターベーク工程によりフォトソルダーレジスト層３２８を一部硬化させる。
フォトソルダーレジスト層３２８には、たとえば、カルド型ポリマー含有樹脂膜などを用いることができる。
つづいて、図１０（ｂ）に示すように、ガラスをマスクとして露光することでパターニングした後、フォトソルダーレジスト層３２８をマスクとして、ビアホール３２２に形成されたビア３２３を露出するように、たとえば、直径１００μｍ程度のビアホール３２６を形成する。ビアホール３２６を形成する方法として、本実施形態では、たとえば、薬液による化学エッチング加工などを用いる。その後、露出されたビア３２３に金メッキを施す（不図示）。
以下、本実施形態において、基材３０２よりもエポキシ系樹脂の含浸比率が高い絶縁樹脂膜３１２を用いることの効果について説明する。
ここで、絶縁樹脂膜３１２に用いるエポキシ系樹脂を含浸させやガラス繊維を含む絶縁膜は、エポキシ系樹脂の含浸比率が７１Ｖｏｌ％以上７５Ｖｏｌ％以下であるため、所定の添加剤を用いて、ボイドや凹凸などの発生が抑制された状態で薄膜に成形可能である。このため、絶縁樹脂膜３１２に、４０μｍ程度の厚さのフィルムを用いることができ、絶縁樹脂膜に通常用いられている樹脂材料の厚さである６０μｍ程度と比較すると、約２／３の厚さとなる。したがって、エポキシ系樹脂を含浸させやガラス繊維を含む絶縁膜を絶縁樹脂膜３１２に用いることにより、素子搭載基板４００を薄膜化することができる。また、本実施形態では、フィルムを圧着する際に、ボイドや凹凸の発生が抑制されるので、フィルムが圧着された素子搭載基板４００の絶縁樹脂膜３１２にもボイドや凹凸は少ない。したがって、素子搭載基板４００の信頼性および製造安定性を向上させることができる。
また、エポキシ系樹脂を含浸させたガラス繊維を含む基材３０２よりもエポキシ系樹脂の含浸比率が高い絶縁樹脂膜３１２は、以下に示す諸物性値を満たすことが望ましい。
ここで、エポキシ系樹脂を含浸させたガラス繊維を含む絶縁樹脂膜のエポキシ系樹脂の含浸比率は、例えば、７１Ｖｏｌ％以上７５Ｖｏｌ％以下とすることができる。エポキシ系樹脂の含浸比率がこの範囲にあると、ボイドや凹凸などの発生が抑制された状態で薄膜に成形可能となる。
ここで、エポキシ系樹脂を含浸させたガラス繊維を含む絶縁樹脂膜のガラス転移温度（Ｔｇ）は、例えば１６０℃以上１７０℃以下とすることができる。ガラス転移温度がこの範囲にあると、通常の製法により安定的に製造可能である。ガラス転移温度は、例えばバルク試料の動的粘弾性測定（ＤＭＡ）により測定可能である。
また、エポキシ系樹脂を含浸させたガラス繊維を含む絶縁樹脂膜の曲げ弾性率は、例えば、２７ＧＰａ以上３０ＧＰａ以下とすることができる。曲げ弾性率がこの範囲にあれば、絶縁樹脂膜の剛性が向上し、薄膜形成が可能となる。
第二の実施形態
図１１は、本実施の形態における４層ＩＳＢ構造を備える素子搭載基板４００への半導体素子の各種搭載方法を模式的に示した断面図である。
本実施形態において、エポキシ系樹脂を含浸させたガラス繊維を含む絶縁樹脂膜とは、第一の実施形態で記載した絶縁樹脂膜３１２と同じである。
第一の実施形態で説明した素子搭載基板４００に半導体素子を搭載してなる半導体装置には、多くの形式がある。例えば、フリップチップ接続やワイヤーボンディングにより接続して搭載する形式がある。また、素子搭載基板４００に半導体素子をフェイスアップ構造やフェイスダウン構造により搭載する形式がある。また、素子搭載基板４００の片面や両面に半導体素子を搭載する形式がある。さらには、これらの各種形式を組み合わせてなる形式もある。
具体的には、例えば図１１（ａ）に示すように、第一の実施形態の素子搭載基板４００の上部にＬＳＩなどの半導体素子５００をフリップチップ形式で搭載し得る。このとき、素子搭載基板４００上面の電極パッド４０２ａ、４０２ｂと、半導体素子５００の電極パッド５０２ａ、５０２ｂとがそれぞれ互いに直接接続する。
また、図１１（ｂ）に示すように、素子搭載基板４００の上部にＬＳＩなどの半導体素子５００をフェイスアップ構造で搭載し得る。このとき、素子搭載基板４００上面の電極パッド４０２ａ、４０２ｂは、半導体素子５００上面の電極パッド５０２ａ、５０２ｂと、それぞれ金線５０４ａ、５０４ｂによりワイヤーボンディング接続されている。
また、図１１（ｃ）に示すように、素子搭載基板４００の上部にＬＳＩなどの半導体素子５００をフリップチップ形式で搭載し、素子搭載基板４００の下部にＩＣなどの半導体素子６００をフリップチップ形式で搭載し得る。このとき、素子搭載基板４００上面の電極パッド４０２ａ、４０２ｂは、半導体素子５００の電極パッド５０２ａ、５０２ｂとそれぞれ互いに直接接続する。また、素子搭載基板４００下面の電極パッド４０４ａ、４０４ｂは、半導体素子６００の電極パッド６０２ａ、６０２ｂとそれぞれ互いに直接接続する。
また、図１１（ｄ）に示すように、素子搭載基板４００の上部にＬＳＩなどの半導体素子５００をフェイスアップ構造で搭載し、素子搭載基板４００を、プリント基板７００の上部に搭載し得る。このとき、素子搭載基板４００上面の電極パッド４０２ａ、４０２ｂは、半導体素子５００上面の電極パッド５０２ａ、５０２ｂと、それぞれ金線５０４ａ、５０４ｂによりワイヤーボンディング接続される。また、素子搭載基板４００下面の電極パッド４０４ａ、４０４ｂは、プリント基板７００上面の電極パッド７０２ａ、７０２ｂとそれぞれ互いに直接接続する。
上記いずれの構造からなる半導体装置においても、第一の実施形態で説明したように、絶縁樹脂膜３１２に、エポキシ系樹脂を含浸させたガラス繊維を含む絶縁樹脂膜を使用した素子搭載基板４００を用いている。そのため、素子搭載基板４００は、耐熱性、剛性、層間密着性、寄生容量などの諸特性に優れ、信頼性が高く、薄膜化された素子搭載基板である。したがって、絶縁樹脂膜３１２に、エポキシ系樹脂を含浸させたガラス繊維を含む絶縁樹脂膜を用いた素子搭載基板４００上に半導体素子を搭載することにより、信頼性が高く、薄膜化された半導体装置を提供することができる。
また、フォトソルダーレジスト層３２８に、カルド型ポリマー含有樹脂膜を用いた素子搭載基板４００上に半導体素子を搭載してもよい。こうすることにより、以下の効果を得ることができる。
フォトソルダーレジスト層３２８に、カルド型ポリマー含有樹脂膜を用いることができる。ここで、フォトソルダーレジスト層３２８は、耐熱性、剛性、誘電特性、素子との密着性などの諸特性に優れている。また、解像度にも優れているため、フォトソルダーレジスト層３２８に上記カルド型ポリマー含有樹脂膜を用いることにより、素子搭載基板４００上に半導体素子を搭載する寸法精度が向上する。したがって、フォトソルダーレジスト層３２８に上記カルド型ポリマー含有樹脂膜を用いることにより、素子搭載基板４００の信頼性をより高くすることができ、かつ、より薄膜化することができる。この結果、フォトソルダーレジスト層３２８に、カルド型ポリマー含有樹脂膜を用いた素子搭載基板４００上に半導体素子を搭載することにより、信頼性がより高く、より薄膜化された半導体装置を提供することができる。
以上、発明の好適な実施の形態を説明した。しかし、本発明は上述の実施の形態に限定されず、当業者が本発明の範囲内で上述の実施の形態を変形可能なことはもちろんである。
たとえば、上記実施形態においては、素子搭載基板４００を構成する絶縁樹脂膜３１２に、エポキシ系樹脂を含浸させたガラス繊維を含む絶縁樹脂膜を用いる構成としたが、４層ＩＳＢ構造を備える素子搭載基板４００以外の素子搭載基板の、絶縁樹脂膜などに用いてもよい。
また、上記実施形態においては、配線層を４層有する４層ＩＳＢ構造を備える素子搭載基板４００を用いる形態について説明したが、配線層を４層以上、たとえば６層の配線層を有するＩＳＢ構造を備える素子搭載基板を用いてもよい。
また、上記実施形態においては、素子搭載基板４００を構成するフォトソルダーレジスト層３２８に、カルド型ポリマー含有樹脂膜を用いる形態について説明したが、他の材料を用いてもよい。
ＩＳＢ（登録商標）の構造を説明するための図である。 ＢＧＡおよびＩＳＢ（登録商標）の製造プロセスを説明するための図である。 本発明の実施の形態における素子搭載基板の製造手順を説明するための工程断面図である。 本発明の実施の形態における素子搭載基板の製造手順を説明するための工程断面図である。 本発明の実施の形態における素子搭載基板の製造手順を説明するための工程断面図である。 本発明の実施の形態における素子搭載基板の製造手順を説明するための工程断面図である。 本発明の実施の形態における素子搭載基板の製造手順を説明するための工程断面図である。 本発明の実施の形態における素子搭載基板の製造手順を説明するための工程断面図である。 本発明の実施の形態における素子搭載基板の製造手順を説明するための工程断面図である。 本発明の実施の形態における素子搭載基板の製造手順を説明するための工程断面図である。 本発明の実施の形態における半導体装置の構造を説明するための断面図である 従来の一般的なＢＧＡの概略構成を説明するための図である。
符号の説明
３０２ 基材、３０４ 銅箔、３０６ フォトエッチングレジスト層、３０７ ビアホール、３０８ 銅膜、３０９ 配線、３１０ フォトエッチングレジスト層、３１１ ビア、３１２ 絶縁樹脂膜、３１４ 銅箔、３１５ 孔、３１６ フォトエッチングレジスト層、３１７ フォトエッチングレジスト層、３１９ 配線、３２０ 銅膜、３２２ ビアホール、３２３ ビア、３２４ 配線、３２６ ビアホール、３２８ フォトソルダーレジスト層、４００ 素子搭載基板、４０２ 電極パッド、４０４ 電極パッド、５００ 半導体素子、５０２ 電極パッド、５０４ 金線、６００ 半導体素子、６０２ 電極パッド、７００ プリント基板、７０２ 電極パッド。

Claims (3)

  1. 素子を搭載するための素子搭載基板の製造方法であって、
    銅箔が圧着され、エポキシ系樹脂を含浸させたガラス繊維を含む第１の絶縁膜を備えた基材を用意する工程と、
    前記基材の一方の面に第１の配線を形成する工程と、
    前記第１の配線を覆うように、エポキシ系樹脂を含み前記第１の絶縁膜よりもエポキシ系樹脂の含浸比率が高い第２の絶縁膜を形成する工程と、
    前記第２の絶縁膜上に第２の配線を形成する工程と、
    を含むことを特徴とした素子搭載基板の製造方法。
  2. 素子を搭載するための素子搭載基板の製造方法であって、
    銅箔が圧着され、エポキシ系樹脂を含浸させたガラス繊維を含む第１の絶縁膜を備えた基材を用意する工程と、
    前記基材の上面及び下面に第１の配線を形成する工程と、
    前記第１の配線を覆うように、エポキシ系樹脂を含み前記第１の絶縁膜よりもエポキシ系樹脂の含浸比率が高い第２及び第３の絶縁膜を形成する工程と、
    前記第２及び第３の絶縁膜上に第２の配線を形成する工程と、
    前記第２の配線を覆うように、第４の絶縁膜を形成する工程と、
    を含み、
    前記第４の絶縁膜は、カルド型ポリマーを含むフォトソルダーレジスト層であることを特徴とした素子搭載基板の製造方法。
  3. 前記第１の絶縁膜よりも第２の絶縁膜の方が、膜厚が小さいことを特徴とする請求項１又は２に記載の素子搭載基板の製造方法。
JP2004175069A 2004-06-14 2004-06-14 素子搭載基板の製造方法 Expired - Fee Related JP4020891B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2004175069A JP4020891B2 (ja) 2004-06-14 2004-06-14 素子搭載基板の製造方法
TW094115868A TWI278074B (en) 2004-06-14 2005-05-17 Substrate for mounting element thereon
US11/147,777 US20060012028A1 (en) 2004-06-14 2005-06-07 Device mounting board
CNB2005100778822A CN100399551C (zh) 2004-06-14 2005-06-13 元件搭载基板
US12/882,078 US20110011829A1 (en) 2004-06-14 2010-09-14 Device Mounting Board

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004175069A JP4020891B2 (ja) 2004-06-14 2004-06-14 素子搭載基板の製造方法

Publications (2)

Publication Number Publication Date
JP2005353944A JP2005353944A (ja) 2005-12-22
JP4020891B2 true JP4020891B2 (ja) 2007-12-12

Family

ID=35588131

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004175069A Expired - Fee Related JP4020891B2 (ja) 2004-06-14 2004-06-14 素子搭載基板の製造方法

Country Status (4)

Country Link
US (2) US20060012028A1 (ja)
JP (1) JP4020891B2 (ja)
CN (1) CN100399551C (ja)
TW (1) TWI278074B (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100797682B1 (ko) * 2007-02-07 2008-01-23 삼성전기주식회사 인쇄회로기판의 제조방법
JP4581011B2 (ja) 2008-01-25 2010-11-17 株式会社東芝 電気部品とその製造方法
KR101056898B1 (ko) * 2008-09-11 2011-08-12 주식회사 두산 다층 인쇄회로기판 및 그 제조방법
BRPI0920514B8 (pt) * 2008-10-10 2021-06-22 Medicaltree Patent Ltd sistema pelo menos parcialmente implantável para injetar uma substância dentro do corpo de paciente
KR20100095268A (ko) * 2009-02-20 2010-08-30 삼성전자주식회사 반도체 패키지 및 그 제조 방법
JP5565548B2 (ja) * 2009-03-23 2014-08-06 Ｔｄｋ株式会社 樹脂封止型電子部品及びその製造方法
CN101937852B (zh) * 2010-08-19 2012-07-04 日月光半导体制造股份有限公司 线路基板制造方法
US8823186B2 (en) 2010-12-27 2014-09-02 Shin-Etsu Chemical Co., Ltd. Fiber-containing resin substrate, sealed substrate having semiconductor device mounted thereon, sealed wafer having semiconductor device formed thereon, a semiconductor apparatus, and method for manufacturing semiconductor apparatus
US9288909B2 (en) * 2012-02-01 2016-03-15 Marvell World Trade Ltd. Ball grid array package substrate with through holes and method of forming same
CN106714943B (zh) * 2014-09-30 2019-11-26 旭化成株式会社 中空纤维膜组件及其制造方法
US10340545B2 (en) 2015-11-11 2019-07-02 Bioenergysp, Inc. Method and apparatus for converting chemical energy stored in wastewater into electrical energy
US10347932B2 (en) 2015-11-11 2019-07-09 Bioenergysp, Inc. Method and apparatus for converting chemical energy stored in wastewater
CN115835530A (zh) * 2021-09-17 2023-03-21 无锡深南电路有限公司 一种电路板的加工方法及电路板
CN116156741B (zh) * 2023-04-23 2023-07-04 南昌龙旗信息技术有限公司 一种印刷电路板和移动设备

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4518646A (en) * 1980-08-14 1985-05-21 General Electric Company Printed circuit board laminate with arc-resistance
JPS6329533A (ja) * 1986-07-23 1988-02-08 Hitachi Ltd 半導体装置
JPH07142829A (ja) * 1993-11-17 1995-06-02 Toshiba Chem Corp プリント回路用積層板およびプリプレグ
JPH10242523A (ja) * 1997-02-28 1998-09-11 Kouha:Kk 発光ダイオード表示装置およびそれを利用した画像表示装置
US6753483B2 (en) * 2000-06-14 2004-06-22 Matsushita Electric Industrial Co., Ltd. Printed circuit board and method of manufacturing the same
WO2002074029A1 (en) * 2001-03-14 2002-09-19 Ibiden Co., Ltd. Multilayer printed wiring board
JP3956204B2 (ja) * 2002-06-27 2007-08-08 日本特殊陶業株式会社 積層樹脂配線基板及びその製造方法、積層樹脂配線基板用金属板
JP2004179442A (ja) * 2002-11-28 2004-06-24 Renesas Technology Corp マルチチップモジュール

Also Published As

Publication number Publication date
TW200601507A (en) 2006-01-01
CN1716581A (zh) 2006-01-04
CN100399551C (zh) 2008-07-02
JP2005353944A (ja) 2005-12-22
US20060012028A1 (en) 2006-01-19
TWI278074B (en) 2007-04-01
US20110011829A1 (en) 2011-01-20

Similar Documents

Publication Publication Date Title
US20110011829A1 (en) Device Mounting Board
JP3877717B2 (ja) 半導体装置およびその製造方法
JP5306789B2 (ja) 多層配線基板及びその製造方法
EP2654388B1 (en) Semiconductor package, semiconductor apparatus and method for manufacturing semiconductor package
KR101061627B1 (ko) 회로 장치 및 회로 장치의 제조 방법
CN100429768C (zh) 元件搭载基板以及使用该基板的半导体装置
JP4900624B2 (ja) 回路装置
JP4467540B2 (ja) 回路装置
CN109427725B (zh) 中介基板及其制法
TWI631684B (zh) 中介基板及其製法
JP4338570B2 (ja) 素子搭載基板およびそれを用いた半導体装置
CN100429767C (zh) 元件搭载基板
JP4413206B2 (ja) 半導体装置およびその製造方法
CN100433306C (zh) 元件搭载基板以及使用该基板的半导体装置
JP2005109068A (ja) 半導体装置およびその製造方法
KR100592866B1 (ko) 반도체 모듈 및 그 제조 방법
JP2005294441A (ja) 素子搭載基板およびそれを用いた半導体装置
JP2005294352A (ja) 素子搭載基板およびそれを用いる半導体装置
JP2005294465A (ja) 素子搭載基板およびそれを用いた半導体装置
KR101563163B1 (ko) 내장형 기판 및 그 제조방법
JP5121875B2 (ja) 回路装置
KR101098994B1 (ko) 무기판 반도체 칩 패키지 제조 방법 및 이를 이용하여 제조된 무기판 반도체 칩 패키지
US8546943B2 (en) Ball grid array substrate with insulating layer and semiconductor chip package
JP2005294414A (ja) 素子搭載基板、その製造方法およびそれを用いる半導体装置
KR101195463B1 (ko) 반도체 패키지 및 그 형성방법

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20051227

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20061023

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070313

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070605

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070806

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070828

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070925

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101005

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101005

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111005

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121005

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121005

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131005

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees