JP7307161B2 - 電子素子実装用基板、電子装置、および電子モジュール - Google Patents
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以下、本開示のいくつかの例示的な実施形態について図面を参照して説明する。なお、以下の説明では、電子素子実装用基板に電子素子が実装された構成を電子装置とする。また、電子素子実装用基板の上面側に位置するようにまたは電子装置を囲んで設けられた筐体または部材を有する構成を電子モジュールとする。電子素子実装用基板、電子装置および電子モジュールは、いずれの方向が上方若しくは下方とされてもよいが、便宜的に、直交座標系xyzを定義するとともに、z方向の正側を上方とする。
図1~図9を参照して本開示の第1の実施形態に係る電子素子実装用基板1、並びにそれを備えた電子装置21について説明する。なお、図1は電子装置21の上面図および断面図を示しており、図2は電子モジュール31の上面図および断面図を示している。また、図3~図7には電子素子実装用基板1の要部Aの拡大縦断面図を示している。また、図8および図9には、電子素子実装用基板1の要部Aの拡大平面図および拡大断面図を示している。
図1に電子装置21の例を示す。電子装置21は、電子素子実装用基板1と、電子素子実装用基板1の上面に実装された電子素子10を備えている。
図2に電子モジュール31の例を示す。電子モジュール31は、電子装置21とその上面に位置する筐体32を備えている。
次に、本実施形態の電子素子実装用基板1および電子装置21の製造方法の一例について説明する。なお、下記で示す製造方法の一例は、多数個取り配線基板を用いた基体2の製造方法である。
次に、本開示の第2の実施形態による電子素子実装用基板1について、図10を参照しつつ説明する。
次に、本開示の第3の実施形態による電子素子実装用基板1について、図11を参照しつつ説明する。
次に、本開示の第4の実施形態による電子素子実装用基板1について、図12を参照しつつ説明する。
2・・・・基体
2a・・・第1層
2b・・・第2層
2c・・・第3層
2d・・・その他の層
3・・・・電極パッド
5・・・・ビア導体
6・・・・第1導体層
6a・・・第1ランド部
6b・・・第1周辺部
6c・・・第1クリアランス部
6d・・・第1端部
6e・・・第1部分
6f・・・第2部分
7・・・・第2導体層
7a・・・第2ランド部
7b・・・第2周辺部
7c・・・第2クリアランス部
7d・・・第2端部
8・・・・第3導体層
8a・・・第3ランド部
8b・・・第3周辺部
8c・・・第3クリアランス部
9・・・・その他の導体層
10・・・電子素子
12・・・蓋体
13・・・電子素子接続部材
14・・・蓋体接続部材
21・・・電子装置
31・・・電子モジュール
32・・・筐体
r1・・・第1径
r2・・・第2径
Claims (13)
- 第1層と、前記第1層の下面に位置した第2層と、前記第2層の下面に位置した第3層とを有するとともに、電子素子が実装される基板と、
前記第1層から前記第3層にわたって上下方向に貫通したビア導体と、
前記第1層と前記第2層との間に位置するとともに、平面透視において前記ビア導体と接続された第1導体層と、
前記第2層と前記第3層との間に位置するとともに、平面透視において前記ビア導体と接続された第2導体層と、
前記第1導体層と前記第2導体層との間に位置する第3導体層と、を備えており、
前記第1導体層は、平面透視において、前記ビア導体を囲むとともに前記ビア導体と接続された第1ランド部と、前記第1ランド部を囲む第1クリアランス部と、前記第1クリアランス部を囲むとともに前記第1クリアランス部を介して前記第1ランド部と電気的に絶縁された第1周辺部とを有しており、
前記第2導体層は、平面透視において、前記ビア導体を囲むとともに前記ビア導体と接続された第2ランド部と、前記第2ランド部を囲む第2クリアランス部と、前記第2クリアランス部を囲むとともに前記第2クリアランス部を介して前記第2ランド部と電気的に絶縁された第2周辺部とを有しており、
平面透視において、前記第1ランド部は、前記第2ランド部と重なって位置している第1部分を有しているとともに、
平面透視において、前記第1クリアランス部は、前記第2クリアランス部と重ならずに位置している第2部分を有しており、
上下方向の断面視において、前記第1周辺部および前記第2周辺部は、それぞれ、前記ビア導体から遠ざかるにつれて厚みが薄くなっている端部を有し、
前記第3導体層は、平面透視において、前記ビア導体を囲むとともに前記ビア導体と接続され、前記ビア導体から離れる方向に延び、前記第1クリアランス部および前記第2クリアランス部の両方と重なっている電子素子実装用基板。 - 第1層と、前記第1層の下面に位置した第2層と、前記第2層の下面に位置した第3層とを有するとともに、電子素子が実装される基板と、
前記第1層から前記第3層にわたって上下方向に貫通したビア導体と、
前記第1層と前記第2層との間に位置するとともに、平面透視において前記ビア導体と接続された第1導体層と、
前記第2層と前記第3層との間に位置するとともに、平面透視において前記ビア導体と接続された第2導体層と、を備えており、
前記第1導体層は、平面透視において、前記ビア導体を囲むとともに前記ビア導体と接続された第1ランド部と、前記第1ランド部を囲む第1クリアランス部と、前記第1クリアランス部を囲むとともに前記第1クリアランス部を介して前記第1ランド部と電気的に絶縁された第1周辺部とを有しており、
前記第2導体層は、平面透視において、前記ビア導体を囲むとともに前記ビア導体と接続された第2ランド部と、前記第2ランド部を囲む第2クリアランス部と、前記第2クリアランス部を囲むとともに前記第2クリアランス部を介して前記第2ランド部と電気的に絶縁された第2周辺部とを有しており、
平面透視において、前記第1ランド部は、前記第2ランド部と重なって位置している第1部分を有しているとともに、
平面透視において、前記第1クリアランス部は、前記第2クリアランス部と重ならずに位置している第2部分を有しており、
上下方向の断面視において、前記第1周辺部および前記第2周辺部は、それぞれ、前記ビア導体から遠ざかるにつれて厚みが薄くなっている端部を有し、
前記第ビア導体は、平面透視において、前記第2ランド部の中央からずれた位置で前記第2ランド部と接続される電子素子実装用基板。 - さらに、前記第1導体層と前記第2導体層との間に位置する第3導体層を備え、
前記第3導体層は、平面透視において、前記ビア導体を囲むとともに前記ビア導体と接続され、前記ビア導体から離れる方向に延び、前記第1クリアランス部および前記第2クリアランス部の両方と重なっている請求項2に記載の電子素子実装用基板。 - さらに、前記第1導体層と前記第2導体層との間に位置する第4導体層を備え、
前記第4導体層の一部は線状パターンであり、
前記線状パターンは、平面透視において、前記ビア導体と離隔され、前記第1クリアランス部または前記第2クリアランス部と重なっている請求項1~3のいずれか1つに記載の電子素子実装用基板。 - 平面透視において、前記第1クリアランス部の少なくとも一部は、前記第2周辺部と重なっている請求項1~4のいずれか1つに記載の電子素子実装用基板。
- 平面透視において、前記第2クリアランス部の少なくとも一部は、前記第1周辺部と重なっている請求項1~5のいずれか1つに記載の電子素子実装用基板。
- 平面透視において、前記第1クリアランス部の少なくとも一部は、前記第2ランド部と重なっている請求項1~4および請求項6のいずれか1つに記載の電子素子実装用基板。
- 平面透視において、前記第2クリアランス部の少なくとも一部は、前記第1ランド部と重なっている請求項1~5のいずれか1つに記載の電子素子実装用基板。
- 平面透視において、前記第1クリアランス部の外縁は、第1径を有した円形状であり、
前記第2クリアランス部の外縁は、前記第1径とは異なる第2径を有した円形状である請求項1~8のいずれか1つに記載の電子素子実装用基板。 - 平面透視において、前記第1クリアランス部の外縁から前記第2クリアランス部の外縁までの距離が一定でない請求項1~8のいずれか1つに記載の電子素子実装用基板。
- 上下方向の断面視において、前記第1周辺部および前記第2周辺部のそれぞれの外端は、湾曲している請求項1~10のいずれか1つに記載の電子素子実装用基板。
- 請求項1~11のいずれか1つに記載の電子素子実装用基板と、
前記電子素子実装用基板に実装された電子素子と、
を備えている電子装置。 - 請求項12に記載の電子装置と、
前記電子装置を囲んで位置した筐体と、を備えている電子モジュール。
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