TW521373B - Semiconductor integrated circuit device and manufacturing method of semiconductor integrated circuit device - Google Patents

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TW521373B
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manufacturing
integrated circuit
semiconductor integrated
film
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TW089114753A
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Junji Noguchi
Naofumi Ohashi
Kenichi Takeda
Tatsuyuki Saito
Hiruzu Yamaguchi
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Hitachi Ltd
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521373 A7 ____ B7 五、發明説明() 【發明領域】 本發明係關於半導體積體電路裝置及半導體積體電路 裝置的製造方法,特別是關於藉由對絕緣膜形成溝槽,形 成埋入溝槽的銅膜以及使用C Μ P (化學機械硏磨, Chemical Mechanical Polishing)法的硏磨,形成以銅爲主導 電層之配線,適用於所謂的金屬鑲嵌(Damascene)法之有 效的技術。 【發明背景】 【習知技藝之說明】 近年來,伴隨著半導體積體電路裝置中的配線之微細 化,配線電阻的增大、配線延遲的增加,起因於此的半導 體積體電路裝置的性能降低已變成問題。特別是在高性能 邏輯L S I中,構成其性能的阻礙要因產生了很大的問題 。因此,如例如 1 9 9 3 V Μ I C ( VLSI Multilevel Interconnection Conference)預稿集第 1 5 至第 2 1 頁所揭 示的,檢討將以銅(C u )爲主導電層之配線用金屬埋入 形成於絕緣膜的配線溝槽後,藉由使用化學機械硏磨法( C Μ P法)除去配線溝槽外部的多餘金屬,在配線溝槽內 形成配線圖案(P a 11 e 1· η )的方法。 此外’日本特開平9 一 3 0 6 9 1 5號公報揭示在半 導體基板上的氧化矽膜形成配線溝槽後,使用濺鍍( SputUiO法沉積氮化鈦膜及銅膜,利用再熱流.(Re;n〇w)將 銅塡充到溝槽內,然後利用C Μ P法除去配線溝槽以外的 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公慶) (請先閱讀背面之注意事項再填寫本頁) -裝· 訂 經濟部智慧財產局員工消費合作社印製 -4- 521373 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明説明($ 銅膜,再者在氫環境中施以熱處理的技術。據此,可降低 銅配線中的缺陷。 此外,日本特開平1 0 - 5 6 0 1 4號公報揭示利用 C Μ P法硏磨具有形成於半導體基板上的氮化鈦膜及鎢膜 之被硏磨材料後,對此被硏磨的表面施以使用鹵素系混合 氣體之電漿(Plasma )處理的技術。據此,即使形成源於 C Μ P法的微刮傷(M i c r 〇 s c 1· u t c h ),也不會發生配線短路 ο 此外,日本特開平1 0 一 5 6 0 1 4號公報揭示藉由 在欲形成配線的底層上形成感光性S〇G膜,在此S〇G 膜形成配線溝槽,形成氮化鈦膜、銅膜及銅鈦合金膜,利 用C Μ Ρ法的硏磨,僅在配線溝槽內殘留上述被膜,然後 ’在氨環境下進行加熱處理,在銅鈦合金膜的表層部形成 氮化鈦膜之技術。 此外’日本特開平1 1 一 1 6 9 1 2號公報揭示在氨 等的環境中,對利用金屬鑲嵌法所製作的銅配線等中的介 層孔(Through hole )等的表面施以電漿處理等的技術。 【發明槪要】 在形成上述配線溝槽後,形成埋入於此配線溝槽的金 屬膜(例如銅膜),藉由C Μ P法除去配線溝槽以外的銅 膜之配線形成法,所謂的利用金屬鑲嵌法製作的配線形成 技術中’本發明者們認識到如以下說明的問題。 即考慮對高性能邏輯L S I之適用時,降低配線電阻 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) 訂 -5- 21373 A7 B7 五、發明説明($ 爲重要的技術檢討問題(Subject)之一。因此,本發明者 們檢討銅當作構成配線的金屬。銅其物性與其他金屬(例 如鋁、鎢)比較,具有容易擴散到絕緣膜之氧化矽膜中的 性質。因此,檢討覆蓋配線的阻障(Barrier )膜很重要。 氣化欽膜被檢5寸當作配線溝槽內的阻障膜。另—^方面,氮 化矽膜被檢討當作覆蓋配線上部的被膜(蓋(Cap )膜)。 檢討以沿著這些配線溝槽的氮化鈦膜與覆蓋配線上部的氮 化砂膜覆盡銅’阻擋(B1 〇 c k )朝層間絕緣膜(11:^1:13:^1· dielectric insulating film)(氧化矽膜)進行的銅擴散,可提 高配線的可靠度。 可是,銅使用於配線材料的情形,其T D D B (時依 性介電崩潰,T i m e D e p e n d e n c e ο n D i e 1 e c t r i c )壽命與其他的 金屬材料(例如鋁、鎢)比較,有明顯很短的問題。此外 ’所謂T D D B試驗指的是評價配線間的絕緣破壞強度之 加速試驗方法的一種,由以較一般的使用環境還高的預定 溫度之高電場下的絕緣破壞時間,推定一般使用狀態中的 絕緣破壞時間(壽命)之試驗方法。T D D B壽命係由此 T D D B試驗推定的壽命,關於T D D B壽命後面再詳細 敘述。 圖5 5顯示測定銅配線、銘配線、鎢配線的T D D B 特性的資料圖。縱軸爲T D D B壽命,橫軸分配電場強度 。若外插鋁配線的特性(資料A )以及鎢配線的特性(資 料B )的話,電場強度爲〇 · 2 Μ V / c m (—般使用狀 態)中的T D D B壽命,十足地超過本發明者們的開發目 本紙張尺度適用中國國家標準(CNS ) A4規格(21〇X 297公釐) (請先閲讀背面之注意事項再填寫本頁) •裝· 訂 經濟部智慧財產局員工消費合作社印製 -6- 21373 Α7 Β7 五、發明説明(\ 標之3xl〇8sec (10年)。另一方面,若外插銅配 線的特性(資料C ),可獲悉對於1 0年的開發目標,幾 乎爲無限界(Margin )的狀態。鋁配線係藉由被膜的沉積與 使用微影(Photolithography)的圖案所形成,而鎢配線與 銅配線相同,都是使用金屬鑲嵌法來形成。即銅配線與鎢 配線不同的僅是材料而已,無構造上的不同。儘管如此, 仍暗示著T D D B特性的顯著不同係起因於配線材料的不 同。此外,此處的T D D B特性係顯示在1 4 0 °C的溫度 下所進行的資料。 這種T D D B壽命的劣化原因一般認爲是適用於配線 材料的銅擴散到周邊,此降低配線間的絕緣耐壓,但是, 若依照本發明者們的檢討認爲支配性的要因爲此銅比原子 狀的銅,其由氧化銅或銅矽化物(Silicide)供應的離子化 銅’藉由配線間的電位漂移(Drift )擴散。而且,認爲銅 的擴散路徑,支配者爲形成銅配線的絕緣膜與蓋膜之界面 。即在銅配線的表面形成氧化銅或銅矽化物,由這些銅的 化合物形成銅離子,離子化的銅沿著配線形成用絕緣膜與 蓋膜之界面,藉由配線間的電場漂移擴散。此擴散的銅原 子被認爲是增加漏(Leak )電流的原因。而漏電流的增加 使熱應力(Stress)增加,最後因遺漏路徑(Leak path)產 生絕緣破壞,到達T D D B壽命。此外,這點的機構後面 再詳細敘述。 此外,依照本發明者們的檢討,形成配線層爲多層時 ,在上層配線的形成製程之C Μ P製程中,下層配線與形 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -7- 521373 A7 _____B7_ 五、發明説明(令 成於其上層的絕緣膜(蓋膜)之間,有發生剝離的問題。 此外’若使用氮化矽膜當作銅配線上的蓋膜,則在銅 與氮化矽膜之界面形成矽化物,也有增加銅配線的電阻之 問題。 本發明的目的爲使用金屬鑲嵌法來提高形成的銅配線 之絕緣破壞抗性(可靠度)。 此外’本發明的目的爲抑制配線層與蓋膜發生剝離。 再者’本發明的目的爲防止蓋膜使用氮化矽膜時的銅 配線的電阻値增加。 本發明的前述以及其他目的與新穎的特徵,由本說明 書的記述與添付圖示當可明暸吧。 本案所揭示的發明中,簡單地說明代表性的發明槪要 的話,如以下所述。 即本發明爲在C Μ P製程後,於配線上形成蓋膜(例 如氮化矽膜)前,以還原性電漿處理配線以及埋入配線的 層間絕緣膜(例如氧化矽膜)的表面。 如此一來,可連續地形成配線與層間絕緣膜以及蓋絕 緣膜之間的界面,改善界面中的黏著性,可顯著提高 T D D Β壽命。 以下,開列說明本發明的槪要。 本發明的製造方法係在半導體基板的上層形成第一絕 緣膜(例如氧化矽膜),在第一絕緣膜形成溝槽(配線溝 槽)。之後,依次形成第一導電膜(防止銅擴散的阻擋( Blocking)膜,例如氮化鈦膜)、埋入溝槽的第二導電膜( 本紙張尺度適用中國國家標準(CNS ) A4規格(21〇X297公釐) (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -8- 521373 A7 B7 五、發明説明($ 銅膜),硏磨第二導電膜以及第一導電膜,於溝槽內形成 配線。然後,利用還原性的電漿環境處理第一絕緣膜及配 線的表面。此外,在第一絕緣膜及配線上沉積第二絕緣膜 (蓋絕緣膜例如氮化矽膜)。 此處,還原性的電漿環境可爲氨(NH3)電獎、或氫 (H2)電漿。而且可爲氨(NH3)與稀釋氣體(選自氫 (Η 2 )、氮(Ν 2 )、氬(A r )、氨(H e )的單一或 複數種氣體)之混合氣體電漿,或爲(Η 2 )與稀釋氣體( 選自氨(ΝΗ3)、氮(Ν2)、氬(Ar)、氦(He) 的單一或複數種氣體)之混合氣體電漿。此外,氨或氫對 混合氣體之濃度大於5 %。 此外,第一絕緣膜可爲氧化矽膜,第二導電膜可爲銅 膜,第二絕緣膜可爲氮化矽膜。此外,當然銅在不損及當 作配線的特性範圍內,容許包含合金要素或添加物、雜質 。實施例所使用的高純度銅一般係使用4 N即9 9 . 9 9 %以上的銅。 此外,在硏磨製程後,於電漿處理前可酸洗滌第一絕 緣膜及配線的表面。對於酸洗滌可使用氫氟酸(H F )或 檸檬酸(Citric acid) ( C(CH2C〇〇H)2(〇H)(C〇〇H))的水溶 此外,硏磨製程可使用無磨粒的化學機械硏磨法。硏 磨可利用進行無磨粒化學機械硏磨法的第一硏磨、進行有 磨粒化學機械硏磨法的第二硏磨,以及進行對第二導電膜 之第一導電膜的選擇比大於5之化學機械硏磨的第三硏磨 本紙張尺度適用中,國國家標準(CNS ) A4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) I·裝· 訂 經濟部智慧財產局員工消費合作社印製 -9 - 521373 A7 B7 五、發明説明() 之二階段化學機械硏磨來進行。 本發明的製造方法係在半導體基板的上層形成第一絕 緣膜,在第一絕緣膜形成溝槽,形成第一導電膜,埋入溝 槽的第二導電膜,硏磨第二導電膜以及第一導電膜,於溝 槽內形成配線,利用電漿還原處理以及氮化處理第一絕緣 膜及配線的表面,在第一絕緣膜及配線上沉積第二絕緣膜 〇 這種情形的電漿係選自氨(N Η 3 )或氨以及氫(Η 2 )、與氮(Ν2)、氬(Ar)、氦(He)的單一或複數 種氣體之混合氣體的電獎。 此外,本發明的製造方法係形成比包含在保護層( Passivation)之氧化膜的介電常數還低的第一絕緣膜,在第 一絕緣膜形成溝槽或孔,利用還原性的電漿環境處理第一 絕緣膜的露出面,沉積覆蓋包含溝槽或孔的內壁之表面的 第一導電膜,形成埋入溝槽或孔的第二導電膜,藉由硏磨 除去溝槽或孔以外的第二導電膜以及第一導電膜,在溝槽 或孔內形成導電構件。這種情形的還原性的電漿環境也與 前述相同。此外,在第一絕緣膜上形成第二絕緣膜也可以 〇 本發明的半導體積體電路裝置係第一絕緣膜、及在第 一絕緣膜的溝槽內藉由埋入所形成的配線、及在第一絕緣 膜與配線上所形成的第二絕緣膜,在第一絕緣膜及配線與 第二絕緣膜之界面形成氮化膜。這種情形,第一絕緣膜爲 氧化矽膜,配線爲銅,第二絕緣膜爲氮化矽膜。而且,氮 本紙張尺度適用中國國家襟準(CNS ) A4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) 丨_裝_
、1T 經濟部智慧財產局員工消費合作社印製 -10- 521373 A7 B7 五、發明説明(_ 化膜其膜中的氮濃度隨著由第一絕緣膜及配線側朝第二絕 緣膜側前進逐漸變高。 此外’本發明的製造方法係在半導體基板的上層形成 第一絕緣膜,在第一絕緣膜形成溝槽,.在第一絕緣膜上沉 積第一導電膜,形成埋入溝槽的第二導電膜,硏磨第二導 電膜以及第一導電膜,於溝槽內形成配線,利用還原性的 電漿環境處理第一絕緣膜及配線的表面,再者,不使半導 體基板暴露在大氣環境,維持減壓或惰性狀態,連續地在 第一絕緣膜及配線上沉積第二絕緣膜。 此外,將本案的其他發明槪要區分成項,簡單地說明 ,即 1 . 一種半導體積體電路裝置的製造方法,其特徵包 含: (a )在半導體基板的上層形成第一絕緣膜,在該第 一絕緣膜形成溝槽之製程; (b )在該第一絕緣膜上沉積第一導電膜,形成埋入 該溝槽或孔的第二導電膜之製程; (c)藉由硏磨除去該溝槽以外的該第一絕緣膜上的 口彡弟一導電膜以及弟一導電膜,在該溝槽內形成配線之製 程; (d )以還原性的電漿環境處理該第一絕緣膜以及配 線表面之製程;以及 .(e )於該電漿處理製程完成後,在該第一絕緣膜以 及配線上沉積第二絕緣膜之製程。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公羡) (請先閲讀背面之注意事項再填寫本頁) •裝· 缝濟部智慧財產局員工消費合作社印製 -11 - 521373 A7 B7 五、發明説明($ 2.如第1項所述之半導體積體電路裝置的製造方法 ,其中,該還原性的電漿環境爲氨(N Η 3 )電漿或氫( Η 2 )電漿。 3 .如第1項所述之半導體積體電路裝置的製造方法 ,其中,該還原性的電漿環境爲氨(Ν Η 3 )與稀釋氣體的 混合氣體電漿,該稀釋氣體係選自氫(Η 2 )、氮(Ν 2 ) 、氬(A r )、氨(H e )的單一或複數種氣體。 4 .如第3項所述之半導體積體電路裝置的製造方法 ,其中,氨(Ν Η 3 )對該混合氣體之濃度大於5 %。 5 .如第1項所述之半導體積體電路裝置的製造方法 ,其中,該還原性的電漿環境爲氫(Η 2 )與稀釋氣體的混 合氣體電漿,該稀釋氣體係選自氨(ΝΗ3)、氮(ν2) 、氬(Ar)、氯(He)的單一或複數種氣體。 6.如第5項所述之半導體積體電路裝置的製造方法 ,其中,氫(Η 2 )對該混合氣體之濃度大於5 %。 7 .如第1項所述之半導體積體電路裝置的製造方法 ,其中,該第一絕緣膜爲氧化矽膜,該第二導電膜由銅所 構成。 8.如第7項所述之半導體積體電路裝置的製造方法 ,其中,該第二絕緣膜爲氮化矽膜。 9 .如第8項所述之半導體積體電路裝置的製造方法 ,其中,該還原性的電漿環境爲氨(Ν Η 3 )、氫(Η 2 ) 或這些氣體與選自氮(Ν2)、氬(Ar)、氦(He)的 單一或複數種氣體之混合氣體的電漿。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X29?公釐) (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -12- 521373 A7 B7 五、發明説明()0 1 0 _如第9項所述之半導體積體電路裝置的製造方 法,其中該銅爲9 9 · 9 9 %以上的高純度。 11·如第1項所述之半導體積體電路裝置的製造方 法,其中在該(c )製程與(d )製程之間,具有酸洗滌 該第一絕緣膜以及配線表面之製程。 1 2 .如第1 1項所述之半導體積體電路裝置的製造 方法,其中該酸洗滌係使用氫氟酸(H F )或檸檬酸( C(CH2C〇〇H)2(〇H)(C〇〇H))白勺水溶液。 1 3 ·如第1 2項所述之半導體積體電路裝置的製造 方法,其中該第一絕緣膜爲氧化矽膜,該第二導電膜由銅 所構成,該第二絕緣膜爲氮化矽膜。 1 4 ·如第1 3項所述之半導體積體電路裝置的製造 方法,其中,該還原性的電漿環境爲氨(N Η 3 )、氫( Η2)或這些氣體與選自氮(Ν2)、氬(Ar)、氦( H e )的單一或複數種氣體之混合氣體的電漿。 15·如第14項所述之半導體積體電路裝置的製造 方法,其中該銅爲9 9 · 9 9 %以上的高純度。 1 6 ·如第1項所述之半導體積體電路裝置的製造方 法,其中該(c )製程中的硏磨係使用無磨粒的化學機械 硏磨法。 1 7 ·如第1 6項所述之半導體積體電路裝置的製造 方法,其中該(c )製程中的硏磨係以進行無磨粒化學機 械硏磨的第一硏磨、進行有磨粒化學機械硏磨的第二硏磨 ,以及進行對該第二導電膜該第一導電膜的選擇比大於5 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) " ' -13- (請先閲讀背面之注意事項再填寫本頁) 裝. 訂 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 521373 A7 ___B7_ ____ 五、發明説明()11 的化學機械硏磨之第三硏磨之三階段的化學機械硏磨來進 行。 18·如第17項所述之半導體積體電路裝置的製造 方法,其中該第一絕緣膜爲氧化矽膜,該第二導電膜由銅 所構成,該第二絕緣膜爲氮化矽膜。 1 9 ·如第1 8項所述之半導體積體電路裝置的製造 方法,其中,該還原性的電漿環境爲氨(N Η 3 )、氫( Η2)或這些氣體與選自氮(Ν2)、氬(Ar)、氦( H e )的單一或複數種氣體之混合氣體的電漿。 2 0 ·如第1 9項所述之半導體積體電路裝置的製造 方法,其中在該(c )製程與(d )製程之間,使用氫氟 酸(H F )或檸檬酸(C(CH2C〇〇H)2(〇H)(C〇〇H))的水溶液 酸洗滌該第一絕緣膜以及配線表面。 2 1 ·如第2 0項所述之半導體積體電路裝置的製造 方法,其中該銅爲9 9 · 9 9 %以上的高純度。 2 2 · —種半導體積體電路裝置的製造方法,其特徵 包含: (a )在半導體基板的上層形成第一絕緣膜,在該第 一絕緣膜形成溝槽之製程; (b )在該第一絕緣膜上沉積第一導電膜,形成埋入 該溝槽的第二導電膜; (c )藉由硏磨除去該溝槽以外的該第一絕緣膜上的 該第二導電膜以及第一導電膜,在該溝槽內形成配線之製 程; 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐 1—'"—~ - (請先閱讀背面之注意事項再填寫本頁) •裝· 訂 -14- 521373 A7 ____B7 _ 五、發明説明()2 (d )利用電漿對該第一絕緣膜以及配線表面施以還 原處理以及氮化處理之製程;以及 (e )在該第一絕緣膜以及配線上沉積第二絕緣膜之 製程。 2 3 ·如第2 2項所述之半導體積體電路裝置的製造 方法,其中,該電漿爲氨(NH3)或氨與稀釋氣體的混合 氣體電漿,該稀釋氣體係選自氫(H2)、氮(n2)、氬 (Ar)、氦(He)的單一或複數種氣體。 2 4 . —種半導體積體電路裝置的製造方法,具有形 成於半導體基板上層之第一絕緣膜,與形成於比該第一絕 緣膜還上層的防止雜質入侵之保護層,其中該半導體積體 電路裝置的製造方法,其特徵包含·· (a )形成具有比包含在該保護層之氧化矽膜的介電 常數低的第一絕緣膜之製程; (b )在該在第一絕緣膜形成溝槽或孔之製程; (c )利用還原性的電漿環境處理該第一絕緣膜的露 出面之製程; (d )沉積覆蓋包含該溝槽或孔的內壁之表面之第一 導電膜,形成埋入該溝槽或孔的第二導電膜之製程;以及 (e )藉由硏磨除去該溝槽或孔以外的該第二導電膜 以及第一導電膜,在該溝槽或孔內形成導電構件之製程。 2 5 .如第2 4項所述之半導體積體電路裝置的製造 方法.,其中該還原性的電漿環境爲氨(N Η 3 ·)、氫(η 2 )或這些氣體與選自氮(Ν2)、氬(Ar)、氦(He) 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閱讀背面之注意事項再填寫本頁) _·裝· 訂 經濟部智慧財產局員工消費合作社印製 -15- 521373 A7 B7 五、發明説明()3 的單一或複數種氣體之混合氣體的電漿。 2 6 _如第2 5項所述之半導體積體電路裝置的製造 方法’其中在該在第一絕緣膜的頂面形成第二絕緣膜,於 該(b )製程中,在該在第一及第二絕緣膜形成溝槽或孔 ,於該(c )製程中,利用還原性的電漿環境處理露出於 該溝槽或孔的內壁之該第一絕緣膜的露出面之製程。 2 7 · —種半導體積體電路裝置,具有形成於半導體 基板上層之第一絕緣膜,與埋入該第一絕緣膜的溝槽內所 形成的配線,與形成於該第一絕緣膜及配線上之第二絕緣 膜,其中該半導體積體電路裝置其特徵爲: 在該第一絕緣膜及配線與該第二絕緣膜之界面形成氮 化膜。 2 8 ·如第2 7項所述之半導體積體電路裝置,其中 該第一絕緣膜爲氧化矽膜,該配線爲銅,該第二絕緣膜爲 氮化矽膜。 2 9 ·如第2 8項所述之半導體積體電路裝置,其中 該氮化膜其膜中的氮濃度隨著由第一絕緣膜及配線側朝該 第二絕緣膜側前進逐漸變高。 3 0 ·如第1項所述之半導體積體電路裝置的製造方 法,其中,完成該(d )製程後,不使該半導體基板暴露 在大氣環境,維持減壓或惰性狀態,在該第一絕緣膜及配 線上連續地沉積該(e )製程的該第二絕緣膜。 【圖式之簡單說明】 本紙張尺度適用中.國國家標準(CNS ) A4規格(210X297公釐) I---------裝-- (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -16 521373 Α7 Β7 五、發明説明(μ 圖1係顯示本發明之一實施例(實施例一)的半導體 積體電路裝置的製造方法之半導體基板的主要部分剖面圖 〇 圖2係顯示實施例一的製造方法之半導體基板的主要 部分剖面圖。 圖3係顯示實施例一的製造方法之半導體基板的主要 部分剖面圖。 圖4係顯示實施例一的製造方法之半導體基板的主要 部分剖面圖。 圖5係顯示實施例一的製造方法之半導體基板的主要 部分剖面圖。 圖6 ( a )係顯不實施例一的製造方法之俯視圖,( b )係顯示實施例一的製造方法之主要部分剖面圖。 圖7 ( a )係顯示實施例一的製造方法之俯視圖,( b )係顯示實施例一的製造方法之主要部分剖面圖。 圖8係顯示實施例一的製造方法之半導體基板的主要 部分剖面圖。 圖9係顯示使用於埋入C u配線的形成之C Μ P裝置 的全體構成之一例的槪略圖。 圖1 0係顯示使用於埋入C U配線的形成之C Μ Ρ裝 置的一部分之槪略圖。 圖1 1係顯示晶圓的刷洗方法的斜視圖。 .圖1 2係顯示使用於埋入c U配線的形成之C Μ Ρ裝 置的全體構成之其他例的槪略圖。 本紙張尺度適用中.國國家標準(CNS) Α4規格(210x297公爱) (請先閱讀背面之注意事項再填寫本頁,> ·裝· -訂 經濟部智慧財產局員工消費合作社印製 17- 521373 A7 B7 五、發明説明()5 圖1 3係顯示使用於埋入C u配線的形成之C Μ P裝 置的全體構成之再其他例的槪略圖。 圖1 4係顯示實施例一的製造方法之半導體基板的主 要部分剖面圖。 圖1 5 ( a )係顯示氨電漿處理以及使用於氮化矽膜 的沉積之電漿處理裝置的槪要之剖面圖,(b )爲同圖的 俯視圖。 圖1 6係顯示實施例一的製造方法之半導體基板的主 要部分剖面圖。 圖1 7係顯示實施例一的製造方法之半導體基板的主 要部分剖面圖。 圖1 8係顯示實施例一的半導體積體電路裝置的製造 方法之流程圖。 圖1 9係顯示實施例一的半導體積體電路裝置的槪要 之剖面圖。 圖2 0係顯示丁 D D B壽命的圖。 圖2 1係顯示T D D B壽命的圖。 圖2 2 ( a )到(d )係顯示X P S資料的圖。 圖2 3 ( a )到(d )係顯示X P S資料的圖。 圖2 4 ( a )到(d )係顯示X P S資料的圖。 圖2 5 ( a )到(e )係顯示X P S資料的圖,(f )係顯示組成比的表圖。 圖2 6 ( a )到(d )係顯示質量分析結果的圖。 圖2 7 ( a )到(d )係顯示質量分析結果的圖。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) * !·裝. 訂 經濟部智慧財產局員工消費合作社印製 -18- 521373 A7 B7 五、發明説明()6 圖2 8係顯示實施例一的配線部分之T E Μ照片。 圖2 9係當作比較所顯示的τ Ε Μ照片。 (請先閱讀背面之注意事項再填寫本頁) 圖3 0係顯示配線電阻的圖。 圖3 1 ( a )係顯示無處理時的配線部分的τ Ε Μ照 片,(b )係顯示實施例一的配線部分之Τ Ε Μ照片’( c )及(d )分別爲模寫(a )及(b )的圖示° 圖3 2 ( a )到(c )係當作比較所顯示的Τ Ε Μ照 片。(d ) 、( e )及(f )分別爲模寫(a ) 、( b ) 及(c )的圖示。 圖3 3係顯示T D D B壽命的圖。 圖3 4係顯示使用於本發明的實施例二之半導體積體 電路裝置的製造方法之C Μ P裝置的全體構成之一例的槪 略圖。 圖3 5係顯示使用於埋入C u配線的形成之c Μ Ρ裝 置的一部分之槪略圖。 圖3 6係顯示C u膜的硏磨狀態之C Μ Ρ裝置的槪略 圖。 經濟部智慧財產局員工消費合作社印製 圖3 7係顯示實施例二的半導體積體電路裝置的製造 方法之半導體基板的主要部分剖面圖。 圖3 8 ( a )係顯示實施例二的半導體積體電路裝置 的製造方法之半導體基板的主要部分俯視圖。(b )爲同 圖的主要部分剖面圖。 圖3 9係顯示實施例二的半導體積體電路裝置的製造 方法之半導體基板的主要部分剖面圖。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -19- 521373 A7 ___B7_ _ 五、發明説明()7 圖4 0 ( a )係顯示實施例二的半導體積體電路裝置 的製造方法之半導體基板的主要部分俯視圖。(b )爲同 圖的主要部分剖面圖。 圖4 1係顯示實施例二的半導體積體電路裝置的製造 方法之半導體基板的主要部分剖面圖。 圖4 2 ( a )係顯示實施例二的半導體積體電路裝置 的製造方法之半導體基板的主要部分俯視圖。(b )爲同 圖的主要部分剖面圖。 圖4 3係顯示實施例二的半導體積體電路裝置的製造 方法之流程圖。 圖4 4係顯示T D D B壽命的圖。 圖4 5係顯示實施例三的半導體積體電路裝置的製造 方法之流程圖。 圖4 6係顯示T D D B壽命的圖。 圖4 7係顯示實施例四的半導體積體電路裝置的製造 方法之半導體基板的主要部分剖面圖。 圖4 8 ( a )係顯示實施例四的半導體積體電路裝置 的製造方法之半導體基板的主要部分俯視圖。(b )爲同 圖的主要部分剖面圖。 圖4 9係顯示實施例四的半導體積體電路裝置的製造 方法之半導體基板的主要部分剖面圖。 圖5 0係顯示本發明之其他實施例的半導體積體電路 裝置的製造方法之半導體基板的主要部分剖面圖。 圖5 1係顯示本發明之其他實施例的半導體積體電路 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閱讀背面之注意事項再填寫本頁) -裝·
、1T 經濟部智慧財產局員工消費合作社印製 -20- 521373 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明説明(>8 裝置的製造方法之半導體基板的主要部分剖面圖。 圖5 2 ( a )係顯示其他實施例的半導體積體電路裝 置的製造方法之半導體基板的主要部分俯視圖。(b )爲 同圖的主要部分剖面圖。 圖5 3係顯示本發明之其他實施例的半導體積體電路 裝置的製造方法之半導體基板的主要部分剖面圖。 圖5 4係顯示本發明之其他實施例的半導體積體電路 裝置的製造方法之半導體基板的主要部分剖面圖。 圖5 5係顯示測定銅配線、鋁配線、鎢配線的 T D D B特性的資料圖。 圖5 6係顯示測定本案的τ D D B壽命所使用的試料 ’ (a )爲俯視圖,(b )及(c )分別顯示(a )中的 β - B ’線剖面以及c — C ’線剖面。 圖5 7係顯示測定槪要之槪念圖。 圖5 8爲電流電壓測定結果之一例。 【符號說明】 1 :基板 2 :溝槽 3 :氧化矽膜 4 : ρ型井 5 : η型井 .6 :閘極氧化層 7 :聞極電極 本紙張尺度適用中國國家標準(CNS ) Α4規格(210 X 297公釐) (請先閲讀背面之注意事項再填寫本頁} 裝- -訂 -21 - 521373 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明説明()9 9 :矽化物層 1 1 : η -型半導體區域 12 :ρ —型半導體區域 14 : η+型半導體區域 15 :ρ+型半導體區域 18:氧化矽膜. 2 0、2 1、2 2 :接觸窗孔 2 3 :插塞 2 4〜3 0 :第一層W配線 2 8〜3 0 : C u配線 31:氧化矽膜 32〜36:介層孔 3 7 :插塞 3 8 :氮化矽膜 3 9 :氧化矽膜 4 0〜4 4 :配線溝槽 4 5 : T i Ν 膜 4 6 : C u 膜 4 6 a〜4 6 e : C u配線 l〇〇:CMP裝置 1 0 1 :框體1 0 2 :旋轉軸 1〇3 :馬達 1 0 4 :硏磨盤(壓板) 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) (請先閲讀背面之注意事項再填寫本頁) 裝. 、?τ -22- 521373 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明(扣 1〇5 硏磨墊 1 0 6 :晶圓載具1 0 6 a :凹部 1〇7 :驅動軸 1 0 8 :硏磨劑供應管 1 0 9 :修整器 1 1 0 :驅動軸1 2 0 :裝載機 121A、121B:刷子 1 3 0 :硏磨處理部 1 4 0 :防腐鈾處理部 1 5 0 :浸漬處理部 1 6 0 :後洗滌處理部 1 7 0 :卸載機 200 : CMP 裝置 2 2〇:裝載機 2 3 0 :硏磨處理部 2 4 0 :乾燥處理部 2 5 0 :後洗滌處理部2 6 0 :卸載機 3 0 1 :加載互鎖真空室 302a、302b :處理室 3〇4 :機器手臂 3〇5 :柵型閥 (請先閲讀背面之注意事項再填寫本頁) '•裝
、1T 本紙張尺度適用中國國家標準(CNS ) A4規格(210X29?公釐) -23- 521373 A7 B7 五、發明説明(幻 3 0 6 :承受器 3 0 7 :擋板 (請先閲讀背面之注意事項再填寫本頁) 3 0 8 :支持構件 3〇9 :電極 3 1 0 :絕緣板 3 1 2 :燈泡 3 1 3 :紅外線 3 1 4 :石英窗 3 1 5 ··氣孔 3 1 6 :真空歧管 400 : CMP 裝置 4 0 1 :硏磨處理部 4 0 2 :後洗滌部 403A:第一壓板 403B:第二壓板 4 0 4 :潔淨站 4 0 5 :旋轉臂 經濟部智慧財產局員工消費合作社印製 4〇6 :裝載機 4 0 7 :卸載機 4 0 8 :裝載機 4 0 9 A :第一洗滌部 4〇9 B :第二洗滌部 4 1 0 :自旋乾燥機 4 1 1 :卸載機 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -24- 521373 A7 B7 五、發明説明( 412:驅動機構 4 1 3 :硏磨墊 414:驅動機構 4 1 5 :晶圓載具 4 1 6 :晶圓夾盤 417:扣環 41 8、418a、418b :硏磨劑供應管 4 2 0 :修整器 4 3 0 :遮光壁 5 0 1、5 0 2 :絕緣膜 5 0 3 :銅配線 5 0 4 :氮化矽膜 5〇5、5 0 6 :氧化矽膜 5 0 7 :連接孔 (請先閲讀背面之注意事項再填寫本頁) 裝·
、1T 經濟部智慧財產局員工消費合作社印製
線線線線線線線 配 配配配 配配配 塞層 層層層 層層層 插一二三四五六七劑 : 第第第第第第第磨 · ··· ···· ·· _··· 01234567 : 5MMMMMMMS 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -25- 521373 Α7 Β7 五、發明説明(>3 【較佳實施例之詳細說明】 以下’說明本案中所使用的用語之一般的意義。 (請先閲讀背面之注意事項再填寫本頁) 所謂T D D B壽命係指在預定溫度(例如1 4 〇它) 的測定條件下,在電極間施加較高的電壓,作成從施加電 壓到絕緣破壞的時間對施加電場之畫出曲線的圖,由此圖 外插到實際的使用電場強度(例如〇 · 2 Μ V / c m )所 求得的時間(壽命)。圖5 6係顯示本案的T D D B壽命 測定所使用的試料,(a )爲俯視圖,(b )及(c )分 別顯示(a )中的B — B,線剖面及C — C,線剖面。此試料 實際上可形成於晶圓的T E G (測試設備群,Test
Equipment Group )區域。如圖示在第二配線層μ 2形成一 經濟部智慧財產局員工消費合作社印製 對半月形配線L,分別連接最上層的銲墊ρ 1、ρ 2。在 此半月形配線L間施加電場測定電流。銲墊ρ 1 ·、ρ 2爲 測定端子。半月形配線L的配線寬度、配線間隔、配線厚 度都是◦ · 5//m。而且,配線對向長爲1 · 58χ105 // m。圖5 7係顯示測定槪要的槪念圖。試料保持於測定 載物台(Stage) S,在銲墊Ρ 1、P 2之間連接電流電壓 測定器(I / V測定器),試料載物台S被加熱器(Heater )Η加熱,試料溫度被調整成1 4 0 · C。圖5 8爲電流電 壓測定結果的一例。舉例說明了試料溫度1 4 〇 °c、電場 強度5 Μ V / c m的情形。T D D B壽命測定雖然有定電 壓應力(Stress)法與低電流應力法,但本案使用施加於絕 緣膜的平均電場爲一定的定電壓應力法。施加電壓後,隨 著時間的經過電流密度減少,之後可觀測到急激的電流增 ί紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 一~' -26- 521373 A7 __B7 五、發明説明($4 力口(絕緣破壞)。此處,以漏電流密度達到1 # A / c m 2 的時間當作TDDB壽命(5MV/cm中的TDDB壽 命)。此外,本案中T D D B壽命除非特別談到是指 〇· 2 Μ V / c m中的破壞時間(壽命),否則廣義而言 有關談到預定的電場強度,也有以到破壞爲止的時間使用 當作T D D B壽命一詞的情形。而且,除非特別談到,否 則T D D B壽命指的是試料溫度爲1 4 0 °C。此外, T D D B壽命指的是以前述半月形配線L進行測定的情形 ,當然也反映實際配線間的破壞壽命。 所謂電漿處理係指在電漿狀態的環境下,於基板表面 或基板上形成絕緣膜、金屬膜等的構件時,暴露其構件表 面,對表面施予電漿的化學、機械(離子轟擊, Bombardment)作用處理。一般,電漿係依照置換成特定氣 體(處理氣體)的反應室內的需要,補充處理氣體且透過 高頻電場等的作用電離氣體來產生,但現實上,無法完全 以處理氣體來置換。因此,即使本案稱爲例如氨電漿,也 並非企圖完全的氨電漿,不排除包含在此電漿內的雜質氣 體(氮、氧、二氧化碳、水蒸氣等)的存在。同樣地,當 然,不排除在電漿中包含其他的稀釋氣體或添加氣體。 所謂還原性的電漿環境係指具有還原作用即去除氧的 作用之原子團(Radical)、離子、原子、分子等的反應種 支配性地存在之電漿環境,原子團、離子包含原子或分子 狀的原子團或離子。而且,環境內不僅是單一的反應種, 包含複數種的反應種也可以。例如在氫原子團與NH2原子 本紙張尺度適用中.國國家標準(CNS ) A4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) •裝· 訂 經濟部智慧財產局員工消費合作社印製 -27- 521373 A7 B7 五、發明説明($5 團同時存在的環境也可以。 (請先閱讀背面之注意事項再填寫本頁) 本案例如由銅所構成來表現時,企圖使用銅當作主成 分。即,即使一般爲高純度的銅當然也包含雜質,不排除 添加物或雜質也包含在由銅所構成的構件中。本案中由高 純度的銅所構成來表現時,一般乃是企圖以大槪爲高純度 材料(例如4 N ( 9 9 · 9 9 % ))的銅來構成,以包含 〇· 0 1 %左右的任意雜質爲前提。此點不限於銅,其他 的金屬(氮化鈦等)也相同。 本案所謂氣體濃度指的是質量流量中的流量比而言。 即在氣體A與氣體B的混合氣體中,氣體A的濃度爲5% 時,氣體A的質量流量設爲F a,氣體B的質量流量設爲 Fb,Fa / (Fa + Fb)=〇.〇5o 所謂硏磨液(硏磨劑,Slurry ) —般指的是混合硏磨磨 粒於化學鈾刻藥劑之懸浮液,本案中在發明的性質上,係 包含未混合硏磨磨粒的硏磨液。 所謂磨粒(硏磨劑粒子)一般指的是包含在硏磨劑的 銘土(Alumina) 、ΐ夕土(Silica)等的粉末。 經濟智慧財產局員工消費合作社印製 所謂化學機械硏磨(C Μ P ) —般指的是在令被硏磨 面相對地接觸由柔軟類似布的薄片(Sheet )材料等所構成 的硏磨墊之狀態下,一邊供應硏磨劑一邊朝面方向相對移 動以進行硏磨。本案中也包含其他藉由令被硏磨面對硬質 的磨石面相對移動以進行硏磨的C M L (化學機械硏磨, Chemical Mechanical Lapping)等。 所謂無磨粒化學機械硏磨一般指的是使用磨粒的重量 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 一 - -28- 521373 A7 B7 五、發明説明($6 濃度未滿0 · 5 %的硏磨劑之化學機械硏磨。而所謂有磨 粒化學機械硏磨指的是使用磨粒的重量濃度大於0 · 5 % 的硏磨劑之化學機械硏磨。但是,這些是相對的,第一步 驟的硏磨爲無磨粒化學機械硏磨,接著,第二步驟的硏磨 爲有磨粒化學機械硏磨,第一步驟的硏磨濃度比第二步驟 的硏磨濃度超出1位數以上,較佳者爲小於2位數以上的 情形等,也有稱此第一步驟的硏磨爲無磨粒化學機械硏磨 〇 所謂防腐蝕劑指的是藉由在金屬表面形成耐腐鈾性的 及/或疏水性的保護膜,阻止或抑制C Μ P所造成的硏磨 之進彳丁的藥劑,一般使用苯並三卩坐(Benzotriazole,BTA)等 (詳細參照日本特開平8 - 6 4 5 9 4號公報)。 所謂導電性阻障(Barrier )層一般指的是防止構成埋 入配線材料的原子或離子被輸送(包含擴散等),使下層 的元件等受到不良影響,由與絕緣膜比較,具有電氣傳導 性較高的T i等的金屬、T i N等的金屬氮化物、導電性 氧化物、導電性氮化物,及其他的擴散阻止性之導電材料 所構成的層。 當談到選擇除去、選擇硏磨、選擇蝕刻、選擇化學機 械硏磨時,係指其選擇比都大於5。 所謂埋入配線一般指的是像單道金屬鑲嵌法(Single damascene)或雙道金屬鑲嵌法(Dual damascene)等,在形 成於絕緣膜的溝槽等的內部埋入導電膜後,藉由除去絕緣 膜上不需要的導電膜之配線形成技術所形成的配線。 本紙張尺度適用中.國國家標準(CNS ) Α4規格(210Χ297公釐) ----------裝-- (請先閱讀背面之注意事項再填寫本頁)
、1T 經濟部智慧財產局員工消費合作社印製 -29- 521373 A7 _____ B7 五、發明説明(公 對]^条擇比係指「A之對B」(或「對B之A的」) 選擇比爲X時,以硏磨率爲例,以對B的硏磨率爲基準計 算對A的硏磨率時爲X。 以下的貫施例’除非特別需要時,否則原則上不重複 同一或同樣部分之說明。 此外’以下的實施例,權宜上有必要時,分割成複數 個部分或實施例來說明,但是除非特別明示,這些並非相 互之間無關係,而是一個爲另一個的一部分或全部的變形 例、詳細、補充說明等的關係。 此外’以下的實施例中,在談到要素的數量等(包含 個數、數値、量、範圍等)時,除了特別明示時以及原理 上很明顯限定於特定的數量時,否則並非限定於其特定的 數量,特定的數量以上或以下均可。再者,以下的實施例 中,其構成要素(包含要素步驟等),除了特別明示以及 原理上很明顯認爲是必須以外,當然爲未必是必須的。 同樣地,以下的實施例中,談到構成要素等的形狀、 位置關係等時’除了特別明示的情形以及原理上很明顯認 爲並非如此以外,實質上當作包含近似或者類似其形狀等 ,此點對於上述數値以及範圍也相同。 此外’本案中當談到半導體積體電路裝置時,特別不 僅是在單結晶矽基板上所製作的,除了特別明示並非如此 的趣旨外,否則也包含在S〇I ( Silicon On Insulator)基 板或T F T ( Thin Film Transistor )液晶製造用基板等的其 他基板上所製作的。而且,所謂晶圓指的是使用於半導體 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閱讀背面之注意事項再填寫本頁) 裝·
、1T 經濟部智慧財產局員工消費合作社印製 -30- 521373 A7 B7 五、發明説明(扣 積體電路裝置的製造之單結晶矽基板(一般略成圓盤形) ,s〇S基板、玻璃(Glass)基板,及其他的絕緣、半絕 緣或半導體基板等或複合這些基板的基板。 以下,依照圖面詳細說明本發明的實施例,此外,用 以說明實施例的全圖中,對於相同的構件附加相同的符號 ,省略其重複說明。 (第一實施例) 利用圖1到圖1 9說明本發明的實施例一之C Μ〇S - L S I的製造方法之製程順序。 首先,如圖1所示,在例如由具有1到1 Ο Ω c m左 右的電阻率之P型單晶矽所構成的半導體基板(以下稱爲 基板)1,利用微影(Photolithography)與乾蝕刻(Dry etching )形成深度3 5 0 n m左右的元件隔離溝槽2後, 利用C V D法,在包含溝槽內部的基板1上沉積氧化矽膜 3。接著,藉由化學機械硏磨(C Μ P )平坦化溝槽上部 的氧化矽膜3的表面。之後,藉由離子植入ρ型雜質(硼 )以及η型雜質(例如磷)到基板1,形成ρ型井4以及 η型井5後,藉由蒸汽氧化基板1,在ρ型井4以及η型 井5的表面形成膜厚6 n m左右的閘極氧化層(Gate oxide )6 〇 其次,如圖2所示,在閘極氧化層6的上部,形成由 低電阻多晶矽膜、W N (氮化鎢)膜以及W (鎢)膜所構 成的閘極電極7。多晶矽膜可由C V D法,W N膜以及w 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) "" ·' -31- (請先閲讀背面之注意事項再填寫本頁) 裝.
、1T 經濟部智慧財產局員工消費合作社印製 521373 A7 B7 五、發明説明($9 膜可由濺鍍(Sputter)法形成。閘極電極7係由這些沉積 膜的圖案所形成。閘極電極7使用低電阻多晶矽膜與W矽 化物(Silicide)膜之疊層膜等來形成也可以。然後,藉由 離子植入在P型井4形成低雜質濃度的η-型半導體區域 1 1,在η型井5形成低雜質濃度的p—型半導體區域1 2 〇 其次,如圖3所示,利用C V D法沉積例如氮化矽膜 ,透過對此氮化矽膜非等向性鈾刻,在閘極電極7的側壁 形成側壁間隙壁(Side wall spacer ) 13。然後,藉由離子 植入在P型井4形成高雜質濃度的n+型半導體區域14( 源極、汲極),在η型井5形成高雜質濃度的p +型半導體 區域1 5 (源極、汲極)。此外,對於η型雜質可舉例說 明磷或砷,Ρ型雜質可舉例說明硼。然後,沉積鈦、鈷等 的金屬膜,於熱處理後,使用除去未反應的金屬膜之所謂 的自行對準矽化物(Salicide )法,在η +型半導體區域 1 4 (源極、汲極)的表面以及ρ +型半導體區域1 5 (源 極、汲極)的表面,形成矽化物層9。到此爲止的製程完 成了η通道型MISFETQn以及ρ通道型 Μ I S F E T Q ρ。 其次,如圖4所示,利用C V D法在基板1上沉積氧 化矽膜1 8,接著,以光阻膜爲罩幕(Mask),藉由乾蝕 刻氧化矽膜1 8,在η +型半導體區域1 4 (源極、汲極) 的上部形成接觸窗孔(Contact hole ) 20,在Ρ +型半導體 區域1 5 (源極、汲極)的上部形成接觸窗孔2 1。而且 本紙張尺度適用中國國家標準( CNS ) A4規格(210X297公釐) ' -32- (請先閱讀背面之注意事項再填寫本頁) 裝·
、1T 經濟部智慧財產局員工消費合作社印製 521373 A7 B7 五、發明説明(知 ,此時在閘極電極7的上部也形成接觸窗孔2 2。 (請先閲讀背面之注意事項再填寫本頁) 氧化矽膜1 8爲可埋入閘極電極7的狹窄空間之高再 熱流性的膜。例如由B P S G ( Boron-doped Phospho SiUcate Glass)膜所構成。此外,以藉由旋塗(Spin coating )法所形成的S〇G (Spin〇n Glass)膜來構成也可以。 接著,在接觸窗孔2 0、2 1、2 2的內部形成插塞 (Plug) 2 3。對於形成插塞2 3,利用C V D法,例如在 包含例如接觸窗孔2 0、2 1、2 2內部的氧化矽膜1 8 之上部,沉積T i N膜以及W膜後,藉由化學機械硏磨( C Μ P )法或回蝕(Etch back)法除去氧化矽膜1 8上部 不需要的T i N膜以及W膜,僅於接觸窗孔2 0、2 1、 2 2的內部留下這些膜。 其次,如圖5所示,在氧化矽膜1 8的上部,形成第 一層配線的W配線2 4到3 0。對於形成W配線2 4到 經濟部智慧財產局員工消費合作社印製 3 0,例如利用濺鍍法在氧化矽膜1 8的上部沉積W膜後 ,以光阻膜爲罩幕,乾蝕刻此W膜。第一層W配線2 4到 3 0經由接觸窗孔20、21、22與η通道型 MISFETQn的源極、汲極(η+型半導體區域)、ρ 通道型MI SFETQp的源極、汲極(ρ+型半導體區域 )或閘極電極7電性連接。 其次,如圖6 ( a ) 、( b )所示,在第一層W配線 2 4到3 0的上部沉積氧化矽膜3 1,接著,利用以光阻 膜爲罩幕的乾鈾刻在氧化矽膜3 1上形成介層孔3 2到 3 6後,在介層孔3 2到3 6的內部形成插塞3 7。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -33- 521373 A7 B7 五、發明説明(幻 氧化矽膜3 1利用例如以臭氧(或氧)與矽酸四乙酯 (Tetraethyl Orthosilicate,TE〇S)當作源氣體(Source gas) 使用的電漿C V D法沉積。而且,插塞3 7以例如W膜來 構成。利用與在前述接觸窗孔2 0、2 1、2 2的內部形 成插塞2 3的方法相同的方法來形成。
其次,如圖7 ( a ) 、( b )所示,利用電漿C V D 法在氧化矽膜3 1的上部,沉積'膜厚5 0 n m左右的薄氮 化矽膜3 8,接著,利用電漿C V D法在氮化矽膜3 8的 上部,沉積膜厚4 5 0 n m左右的氧化矽膜3 9。然後, 利用以光阻膜爲罩幕的乾蝕刻除去介層孔3 2到3 6的上 部之氧化矽膜3 9以及氮化矽膜3 8,形成配線溝槽4 0 到4 4。 對於形成配線溝槽4 0到4 4,首先以氮化矽膜3 8 作爲蝕刻停止層(Etching stopper)對氧化矽膜3 9選擇性 地蝕刻,然後,蝕刻氮化矽膜3 8。如此一來,在形成配 線溝槽4 0到4 4的氧化矽膜3 9的下層形成薄的氮化矽 膜3 8,在此氮化矽膜3 8的表面暫時停止蝕刻後,藉由 蝕刻氮化矽膜3 8可精度良好地控制配線溝槽4 0到4 4 的深度。 其次,利用以下的方法,在上述配線溝槽4 0到4 4 的內部,形成第二層配線的埋入C u配線。 首先,如圖8所示,利用濺鍍法,在包含配線溝槽 4 0到4 4內部的氧化矽膜3 9上部,沉積膜厚5 0 n m 左右的薄T i N (氮化鈦)膜4 5後,利用濺鍍法,在 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) -裝· 訂 經濟部智慧財產局員工消費合作社印製 -34- 521373 A7 B7 五、發明説明(%2 T i N膜4 5的上部沉積膜厚比配線溝槽4 0到4 4的深 度還厚的多(例如800nm左右)之Cu膜46。接著 ,在4 7 5。C左右的非氧化性環境(例如氫環境)中, 藉由熱處理基板1使C u膜4 6再熱流,無間隙地將C u 膜4 6埋入配線溝槽4 0到4 4的內部。 此外,此處雖然說明利用濺鍍法形成C u膜4 6與利 用之後的再熱流來埋入,但利用濺鍍法形成薄的C u膜, 然後以電鍍法形成相當於C u膜4 6的C u膜也可以。 C u因具有容易擴散於氧化矽膜中的性質,故在配線 溝槽4 0到4 4的內部形成C u配線時,C u在氧化矽膜 3 9中擴散,引起配線間短路或因氧化矽膜3 9的介電常 數上升造成配線間寄生電容增加。而且,C u因具有缺乏 對氧化矽等的絕緣材料之黏著性,故在與氧化矽膜3 9的 界面易引起剝離。 因此,在配線溝槽4 0到4 4的內部形成C u配線時 ’需在氧化矽膜3 9與C u膜4 6之間抑制C u的擴散, 且配設對絕緣材料之黏著性高的阻障層。再者,利用如上 述的再熱流、濺鍍法,在配線溝槽4 0到4 4的內部埋入 C u膜4 6時,於再熱流時提高C u膜4 6的濕潤性之性 質也是阻障層所要求的。 與C u幾乎不反應的上述T i N或WN、TaN (氮 化鉅)等的高熔點金屬氮化物爲適合這種阻障層的材料。 而且.,添加S i (矽)的高熔點金屬氮化物林料,或與 C u很難反應的τ a、T i、W、T i W合金等的高熔點 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閱讀背面之注意事項再填寫本頁) -裝·
、1T 經濟部智慧財產局員工消費合作社印製 -35- 521373 A7 B7 五、發明説明($3 金屬也能當作阻障層使用。 I--------裝-- (請先閱讀背面之注意事項再填寫本頁) 此外’以下說明的C u配線的形成方法,不僅使用高 純度的C u膜形成C u配線,也能適用使用以C u爲主成 分的合金膜來形成C u配線。 圖9爲顯示使用於上述C u膜4 6的硏磨之單晶圓式 的CMP裝置1〇〇的槪略圖。此CMP裝置1〇〇具備 :收容複數片在表面形成C u膜4 6的基板1之裝載機( Loader) 1 2 0、硏磨平坦化C u膜4 6的硏磨處理部 1 3 0、對完成硏磨的基板1之表面施以防腐蝕處理的防 腐鈾處理部1 4 0、在對完成防腐鈾處理的基板1進行後 洗滌之前的期間,用以維持使基板1的表面不乾燥之浸漬 處理部1 5 0、對完成防腐蝕處理的基板1進行後洗滌之 後洗滌處理部1 6 0、以及收容複數片完成後洗滌的基板 1之卸載機(Unloader)。 經濟部智慧財產局員工消費合作社印製 如圖1 0所示,C Μ P裝置1 0 〇的硏磨處理部 1 3 0具有上部爲開口的框體1 0 1,在安裝於此框體 1 0 1的旋轉軸1 0 2的上端部,安裝藉由馬達1 〇 3旋 轉驅動的硏磨盤(壓板)1 0 4,在此硏磨盤1 0 4表面 ,安裝均勻地貼附具有多數個氣孔之合成樹脂而形成的硏 磨墊1 0 5。 此外,此硏磨處理部1 3 0具備用以保持基板1的晶 圓載具(Wafer carrier) 1 0 6。安裝晶圓載具1 〇 6的驅 動軸1 0 7係與晶圓載具1 〇 6成一體,藉由馬達(未圖 示)旋轉驅動,且可在硏磨盤1 〇 4的上方上下動作。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 521373 A7 B7 五、發明説明( (請先閲讀背面之注意事項再填寫本頁) 基板1透過配設於晶圓載具1 0 6的真空吸附機構( 未圖示),使其主面即被硏磨面朝下保持於晶圓載具 1 0 6。在晶圓載具1 0 6的下端部,形成收容基板1的 凹部1 0 6 a,若在此凹部1 0 6 a內收容基板1,則其 被硏磨面變成約略與晶圓載具1 〇 6的下端面相同或稍微 突出的狀態。 在硏磨盤1 0 4的上方,硏磨墊1 0 5的表面與基板 1的被硏磨面之間,配設用以供應硏磨劑(S )的硏磨劑 供應管1 〇 8。藉由自其下端供應的硏磨劑(S ),化學 以及機械地硏磨基板1的被硏磨面。硏磨劑(S )係使用 以例如鋁土等的磨粒與過氧化氫水或硝酸鐵水溶液等的氧 化劑爲主成分,將這些氧化劑分散或溶解到水之漿劑。 此外,此硏磨處理部1 3 0具備用以整形(修整, Dressing)硏磨墊1 0 5表面的工具之修整器(Dresser) 1 0 9。此修整器1 〇 9係安裝於在硏磨盤1 〇 4的上方 上下動作的驅動軸1 1 0的下端部,藉由馬達(未圖示) 旋轉驅動。 經濟部智慧財產局員工消費合作社印製 完成硏磨的基板1在防腐鈾處理部1 4 0中,其表面 被施以防腐鈾處理。防腐蝕處理部1 4 0其構成與上述硏 磨處理部1 3 0類似,此處,首先在將安裝於硏磨盤(壓 板)表面的硏磨墊壓在基板1的主面,機械地除去硏磨劑 後,藉由供應例如包含苯並三唑(B T A )等的防腐鈾劑 之藥液到基板1的主面,在形成於基板1的主面之C u配 線的表面部分形成疏水性保護膜。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X29?公釐) -37- 521373 A7 B7 五、發明説明(知 硏磨劑的機械洗滌(前洗滌),例如圖1 1所示,以 由像P V A (聚乙烯醇,Poly Vinyl alcohol )之合成樹脂的 多孔體所構成的圓筒狀刷子(Brush) 1 2 1 A、1 2 1 B 夾住在水平面內旋轉的基板1的兩面,令刷子1 2 1 A、 1 2 1 B在相對於基板1的面垂直的面內旋轉,同時洗滌 基板1的兩面。而且,當進行前洗滌後的防腐鈾處理時, .依照需要藉由比防腐鈾處理先行或並行進行純水刷洗、純 水超音波洗滌、純水流水洗滌或純水旋轉(Spin )洗滌等, 充分除去在硏磨處理部1 3 0付著於基板1主面的硏磨劑 中的氧化劑,在氧化劑未實質作用的條件下,形成疏水性 保護膜。 完成防腐蝕處理的基板1暫時地保管於浸漬處理部 1 5 0。浸漬處理部1 5 0係在對完成防腐蝕處理的基板 1進行後洗滌之前的期間,用以維持使基板1的表面不乾 燥,其構造爲在使例如純水溢流(Overflow )的浸漬槽(暫 存盒,Stocker)中,浸漬保管預定片數的基板1。此時, 藉由在大致上實質未進行C u配線2 8到3 0之電氣化學 腐蝕反應的低溫,供應冷卻的純水給浸漬槽,可更進一步 確實防止C u配線2 8到3 0之腐蝕。 基板1的乾燥防止若爲例如純水噴灌(Shower )的供 應等,可至少保持基板1的表面成濕潤狀態的方法的話, 以在上述浸漬槽中保管以外的方法來進行也可以。 被傳送到後洗滌處理部1 6 0的基板1,在保持其表 面成濕潤狀態的狀態下’立即附加後洗滌。此處,供應包 本紙張尺度適用中.國國家標準(CNS ) A4規格(210X297公釐) (請先閱讀背面之注意事項再填寫本頁) .裝· 訂 經濟部智慧財產局員工消費合作社印製 -38- 521373 A7 B7 五、發明説明( (請先閲讀背面之注意事項再填寫本頁) 含N Η 4〇Η的洗滌液等的弱鹼性藥液以中和氧化劑,同時 ,刷洗(或刷子洗滌)基板1的表面後,供應氟酸水溶液 到基板1的表面,進行藉由蝕刻以除去異物粒子(微粒, Particle)。此外,先行或並行進行上述的刷洗,純水刷洗 、純水超音波洗滌、純水流水洗滌或純水旋轉洗滌基板1 的表面,或者純水刷洗基板1的背面也可以。 上述完成後洗滌處理的基板1,於進行純水沖洗( Rinse)以及旋乾(Spin dry)後,在乾燥狀態下,收容在卸 載機1 7 0,以複數片單位總括起來傳送到下一個製程。 經濟部智慧財產局員工消費合作社印製 此外,如圖1 2所示,將用以防止完成防腐鈾處理的 基板1表面乾燥之浸漬處理部(晶圓保管部)1 5 0作成 遮光構造,可使照明光等不照射在保管中之基板1的表面 。如此一來,可防止因光電效應(Photovoltaic effect)所造 成的短路電流的產生。對於將浸漬處理部1 5 0作成遮光 構造,具體而言,藉由利用遮光薄片等覆蓋浸漬槽(暫存 盒)的周圍,以降低浸漬槽(暫存盒)內部的照度至少小 於5 0 0勒克斯(Lux ),較佳爲小於3 0 0勒克斯,更佳 者爲小於1 0 0勒克斯。 此外,如圖1 3所示,在硏磨處理後,即在因殘留於 其表面的硏磨劑中的氧化劑所產生的電氣化學腐鈾反應開 始前,立即傳送到乾燥處理部,透過強制乾燥除去硏磨劑 中的水分也可以。圖1 3所示的CMP裝置2 0 0具備: 收容複數片在表面形成C u膜的基板1之裝載機2 2 0、 硏磨平坦化C u膜形成配線的硏磨處理部2 3 0、使完成 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ~ -39- 521373 A7 B7 五、發明説明(妗 硏磨的基板1之表面乾燥的乾燥處理部2 4 0、對基板1 進行後洗滌之後洗滌處理部2 5 0、以及收容複數片完成 後洗滌的基板1之卸載機2 6 0。使用此C Μ P裝置 2 0 0之C u配線形成製程,在硏磨處理部2 3 0中附加 硏磨處理的基板1在硏磨處理後,即在因殘留於其表面的 硏磨劑中的氧化劑所產生的電氣化學腐蝕反應開始前,立 即傳送到乾燥處理部2 4 0,透過強制乾燥除去硏磨劑中 的水分。然後,基板1在維持於乾燥狀態下被傳送到後洗 滌處理部2 5 0。附加後洗滌處理後,經過純水沖洗以及 旋乾收容於卸載機2 6 0。這種情形在硏磨處理後到後洗 滌開始的期間,因基板1的表面保持在乾燥狀態,故可抑 制電氣化學腐蝕反應的開始,如此一來,可有效地防止 C u配線的腐鈾。 藉由這種C Μ Ρ法除去氧化矽膜3 9上的C u膜4 6 以及T i Ν*膜4 5,如圖1 4所示,在配線溝槽4 0到 4 4內形成C u配線4 6 a到4 6 e。 其次,對C u配線4 6 a到4 6 e與氧化矽膜3 9的 表面施以電漿處理。圖1 5爲顯示使用於電漿處理的處理 裝置的槪要之剖面圖(a )以及俯視圖(b )。 此處理裝置,於加載互鎖真空室(Loader- lock chamber )301安裝兩個處理室302a、302b與晶圓匣盒 介面(Cassette interface) 303。加載互鎖真空室301 內具有傳这基板]_的機器手臂(Robot) 3 0 4。在加載互 鎖真空室301與處理室302a、302b之間,於處 本紙張尺度適用中國國家標準(CNS ) A4規格(210 X 297公釐) (請先閲讀背面之注意事項再填寫本頁) 裝· 訂 經濟部智慧財產局員工消費合作社印製 -40- 521373 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明(知 理中也有用以保持加載互鎖真空室3 0 1內的高真空狀態 之柵型閥(Gate valve) 3 0 5。 在處理室302a、302b內具有保持基板1的承 受器(Susceptor) 3 0 6、可調和氣體流的擋板3 0 7、 支持承受器3 0 6的支持構件3 0 8、面對承受器3 0 6 配置的網目(Mesh )狀電極3 0 9、約略面對擋板3 0 7 配置的絕緣板3 1 0。絕緣板3 1 0具有抑制在承受器 3 0 6與電極3 0 9之間以外之不需要區域的寄生放電作 用。在承受器3 0 6的背面側配置設置於反射單元3 1 1 內的燈泡(Lamp ) 3 1 2,燈泡3 1 2所發出的紅外線 3 1 3通過石英窗3 1 4照射在承受器3 0 6與基板1。 據此,基板1被加熱。此外,基板1在承受器3 0 6上以 面朝上(Face up )來設置。 可排氣使處理室302a、302b的內部成高真空 ,處理氣體以及高頻電功率由氣孔(Gas pcm ) 3 1 5供應 。處理氣體通過網目狀電極3 0 9供應到基板1的附近。 處理氣體由真空歧管(Manifold ) 3 1 6排出,藉由控制處 理氣體的供應流量以及排氣速度,可控制壓力。對電極 3 0 9施加高頻電功率,以在承受器3 0 6與電極3 0 9 之間產生電漿。高頻電功率使用例如1 3 . 5 6 Μ Η z的 頻率。 處理室3 0 2 a進行例如以下所說明的氨電漿處理。 而且,處理室3 0 2 b進行例如後面所說明的沉積蓋膜( 氮化矽膜)。因處理室302a與處理室302b透過加 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) .裝·
、1T #線· -41 - 521373 A7 B7 五、發明説明(紅 載互鎖真空室3 0 1連接,故在氨電漿處理後,無破壞真 空可將基板1傳送到處理室3 0 2 b,可連續地進行氨電 漿處理與蓋膜的形成。 接著’使用上述電漿處理裝置,對基板1施以氨電漿 處理。透過機器手臂3 0 4將基板1由晶圓匣盒介面 3 0 3傳送到加載互鎖真空室3 0 1。真空排氣使加載互 鎖真空室3 0 1充分變成減壓狀態,利用機器手臂3 〇 4 將基板1傳送到處理室3 0 2 a。關閉處理室3 0 2 a的 柵型閥3 0 5,排氣使處理室3 0 2 a內到達充分真空度 後,導入氨氣到處理室3 〇 2 a,進行壓力調整維持於預 定的壓力。然後,由高頻電源施加電場給電極3 〇 9,如 圖1 6所示,電漿處理基板1的表面。在經過預定時間後 ,停止高頻電場,停止電漿。之後,對處理室3 〇 2 a內 進行真空排氣,打開柵型閥3 〇 5,利用機器手臂3 0 4 將基板1傳出到加載互鎖真空室3 0 1。此外,加載互鎖 真空室3 0 1因維持在高真空狀態,故基板1的表面不會 暴露於大氣環境。 電漿處理條件在例如基板1的尺寸爲8英吋時,可令 處理壓力爲5 _ OTor r、RF電功率爲600W、基 板溫度爲4 0 0 °C、氨流量爲2 0 0 s c c m、處理時間 爲1 0秒。電極間距離爲6 0 0 m i 1 s。此外,電獎處 理條件當然並不限定於這些舉例說明的條件。依本發明者 們的檢討獲得:壓力越高越能降低電漿損傷(Plasma damage ),基板溫度越高越能謀求降低TDD B壽命之基 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) I--------裝-- (請先閱讀背面之注意事項再填寫本頁) 訂 .ft線 經濟部智慧財產局員工消費合作社印製 -42- 521373 A7 B7 五、發明説明(抝 板內的誤差與長壽命化。而且,高基板溫度、大R F電功 率、長處理時間的情形,在C U表面易產生突起(Hillock )之知識。若考慮這些知識與裝置構成所造成的條件誤差 ’可用:處理壓力爲0 · 5到6To r r、RF電功率爲 3 0 〇到6 0 0 W、基板溫度爲3 5 0到4 5 0 °C、氨流 量爲2 0到5 0 0 s c c m、處理時間爲5到1 8 0秒、 電極間距離爲3 0 0到6 0 0 m i 1 s之範圍來設定。 如此,藉由對C u配線4 6 a到4 6 e與氧化矽膜 3 9的表面施以電漿處理,可在C u配線4 6 a到4 6 e 與氧化矽膜3 9的表面之很薄的區域形成各個底層材料的 氮化膜。如此一來,可提高以下所說明的蓋膜(氮化矽膜 )與C u配線4 6 a到4 6 e以及氧化矽膜3 9的黏著性 ,可顯著提高TDDB壽命。 此點,與本發明者們的實驗結果解析一起於後面詳細 說明。 其次,利用機器手臂3 0 4將基板1傳送到處理室 302b。關閉處理室302b的柵型閥305,排氣使 處理室3 0 2 b內到達充分真空度後,導入矽烷(S i Η、 )、氨、氮的混合氣體到處理室302b,進行壓力調整 維持於預定的壓力。然後,由高頻電源施加電場給電極 3 0 9產生電漿,如圖1 7所示,在C u配線4 6 a到 4 6 e與氧化矽膜3 9的表面沉積氮化矽膜4 7 (蓋膜) 。在經過預定時間後,停止高頻電場,停止電漿。之後, 對處理室3 0 2 b內進行真空排氣,打開柵型閥3 0 5, 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -43- 521373 A7 _B7___ 五、發明説明(如 利用機器手臂3 0 4將基板1傳出到加載互鎖真空室 (請先閱讀背面之注意事項存填寫本頁) 3 0 1。此外,利用機器手臂3 0 4將基板1排出到晶圓 匣盒介面3 0 3。 氮化矽膜4 7的膜厚例如爲5 0 n m。然後,形成用 以形成連接第二層配線與第二層配線(C u配線4 6 a到 4 6 e )的插塞之氧化矽膜,用與前述相同的方法,可形 成第三層以後的埋入C u配線。圖1 8爲上述C u配線 4 6 a到4 6 e之形成製程的全體流程圖。 經濟部智慧財產局員工消費合作社印製 此外,圖1 9係顯示形成到第七層配線之C Μ〇S -L S I的一例。第一層配線(Μ 1 )如前述由鎢膜所構成 。第二層配線(Μ 2 )到第五層配線(Μ 5 )係以前述 C u配線的形成方法所製造。此外,第二層配線(Μ 2 ) 以及第三層配線(Μ 3 )其配線寬、配線間距以及配線高 度(厚度)都以〇 · 5 // m來形成。第四層配線(Μ 4 ) 以及第五層配線(Μ 5 )其配線寬、配線間距以及配線高 度(厚度)都以1 μ m來形成。第六層配線(Μ 6 )爲鎢 膜、鋁膜以及鎢膜的三層構成,第七層配線(Μ 7 )以鋁 膜來構成,在第七層配線(Μ 7 )形成凸塊(Bump )等省 略其圖示。 如果依照本實施例,可大幅改善T D D B壽命。圖 2 0係顯示在與本實施例之第二層配線Μ 2 ( C u配線 4 6 a到4 6 e )同層所形成的T E G試樣(Sample)的 T D D B壽命圖。本實施例的資料顯示於線a.,爲了進行 比較,也同時顯示未進行氨電漿處理時的T D D B壽命資 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -44- 521373 A7 ____B7 五、發明説明(妇 料(線R e f )。由圖明顯地可看到本實施例與比較資料 比較約提高6位數的壽命。 (請先閱讀背面之注意事項再填寫本頁) 圖2 1係顯示將在本實施例所適用的氧化矽膜3 9置 換成比其緻密 '強固的氮化矽膜時的資料(線B )。即使 將絕緣膜置換成氮化矽膜時,若不施以氨電漿處理,則與 絕緣膜爲氧化矽膜的情形並無任何不同(線r e f )。另 一方面,適用氮化砂膜於絕緣膜,不施以氨電漿處理,可 提高T D D B壽命到大於本實施例。但是,可獲知其提高 的比例變大,支配性的的要因爲由進行氨電漿處理所造成 。此乃顯示支配T D D B壽命的要因與其說是絕緣膜的表 體(Bulk),倒不如說是其界面。 因此,本發明者們爲了解析透過氨電漿處理提高 丁 D D B壽命的機構,進行了銅與氧化矽膜的表面分析。 以下說明解析的結果。 圖2 2至2 4係顯示C u配線表面的X p S ( X-ray Photo-electron Spectros copy )分析的結果圖。各圖的(a )、(c)係顯不Cu2p的分光結果,(b) 、 (d) 經濟部智慧財產局員工消費合作社印製 係顯示N 1 s的分光結果。 圖2 2 ( a ) 、( b )爲分析沉積後(As depo)狀態 的C u膜表面之結果。可觀察到C u 2 P的尖峰(Peak) ,因N 1 s的尖峰爲雜訊階層(Noise level ),故沉積後狀 態的C u膜不存在氮。圖2 2 ( c ) 、( d )爲分析僅對 C u膜施以C Μ P之後的C u配線表面之結果。可觀察到 C u 2 Ρ的尖峰與Ν 1 s的尖峰。如前述因硏磨劑包含 ^紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) ' " -45- 521373 A7 B7 五、發明説明($3 B 丁 A,故可推測觀察的是殘留於C u表面的B T A內的 氮。圖2 3 ( a ) 、( b )爲分析在C Μ P後進行到後洗 (請先閱讀背面之注意事項再填寫本頁) 滌狀態的C u配線表面之結果。雖然C u 2 Ρ尖峰看不到 變化,但是Ν 1 s尖峰降低。可認爲是藉由洗滌除去 Β 丁 Α。圖2 3 ( c ) 、( d )爲分析後洗滌後,放置於 大氣環境下2 4小時狀態之C u配線表面之結果。可觀察 到Cu2p的尖峰與Cu〇的尖峰。N1 s尖峰看不到因 放置所造成的變化。可獲知藉由放置C u表面被氧化產生 C u〇。 像這樣分析對氧化的C u配線施以氨電漿處理的狀態 之Cu配線表面的結果爲圖24(a) 、 (b) °Cu〇 的尖峰大致消失。另一方面,Ν 1 s尖峰強烈地產生。可 認爲C u表面被還原氧被去除,並且表面被氮化。爲了比 較,分析對氧化的C u配線施以3 5 0 ° C的氫熱處理狀態 之C u配線表面。結果爲圖2 4 ( c ) 、( d )。對於 經濟部智慧財產局員工消費合作社印製
Cu2p尖峰,若比較圖24(c)與圖24 (a),因 更接近沉積後狀態(圖2 2 ( a )),故認爲氫熱處理之 還原性較強。另一方面,因幾乎觀察不到Ν 1 s尖峰,故 氫熱處理僅C u表面被還原。 由以上的結果可獲知藉由氨電漿處理,C u配線 4 6 a到4 6 e的表面被還原,並且形成氮化層。此氮化 層認爲是具有防止在氨電漿處理後,包含在沉積氮化矽膜 時的原料氣體之矽烷與銅反應,抑制銅的矽化物形成的作 用。認爲防止矽化物之形成具有抑制配線電阻增加的角色 本紙張尺度適用中.國國家標準(CNS ) A4規格(210X297公釐1 -46- 521373 ___B7 ___ 五、發明説明(^4 〇 圖2 5係顯示進行氧化矽膜表面的X P S分析的結果 圖。圖2 6及圖2 7係顯示進行氧化矽膜的質量分析( T D S - A P I M S )的結果圖。在氧化矽膜的分析中, 分析了 _行到C Μ Ρ後洗滌的狀態(圖C )、進行C Μ Ρ 後洗滌後氫電漿處理的狀態(圖D )、進行C Μ Ρ後洗滌 後氨電漿處理的狀態(圖Ε )、進行C Μ Ρ後洗滌後氮電 漿處理的狀態(圖F )。此外,朝圖C之1 e V左右的高 能方向之偏移係受到充電(Charge up )的影響。 圖25 (a) 、 (b)都是觀察Si2p光譜(
Spectrum )的資料,(a)爲分析l〇nm左右的深度,( b)爲分析2nm左右的深度。圖25 (c) 、 (d)、 (e)分別爲觀察N1 s、〇1 s、Cl s光譜(Spectrum )的資料。 由圖2 5 ( b ),在氫電漿處理(圖D )的低能側( 1 0 2 e V附近)可看到寬的尖峰。此認爲是存在S i -Η結合,可推測透過氫電漿處理在氧化矽膜表面形成S i 一 Η。 由圖25 (a),氨電漿處理(圖E)與氮電漿處理 (圖F )的1 〇 5 e V之尖峰在低能側變成寬廣的非對稱 尖峰。非對稱部分的尖峰(1 〇 3 · 5 e V )認爲是S i -〇- N結合。可推測藉由氨電漿處理以及氮電漿處理使 氧化矽膜的表面氮化。而且,由圖2 5 ( a )與(b )的 比較,認爲氮化在表面更強。氨電漿處理以及氮電漿處理 本紙張尺度適用中.國國家標準(CNS ) Α4規格(21〇Χ:297公釐) (請先閲讀背面之注意事項再填寫本頁)
、1T 經濟部智慧財產局員工消費合作社印製 -47- 521373 A7 B7____ 五、發明説明(妇 所造成的氮化,在圖2 5 ( c )中也能確認。 由圖2 5 ( e ),氫電漿處理(圖D )幾乎檢測不出 碳。獲知可藉由氫電漿處理除去表面的有機物。而且’ CMP後(圖C)的289 eV之尖峰認爲是C —〇結合 。C Μ P後殘留硏磨劑。 圖2 5 ( f )係顯示由S i尖峰與Ν尖峰求這些元素 的存在比,推定N量的値。認爲氨電獎處理與氮電獎處理 大致進行同等的氮化。 圖26 (a) 、 (b) 、 (c) 、 (d)分別爲測定 質量數41 (Ar - Η)、質量數27 (C2H3)、質量 數57 (C4H9)、質量數59 (C3H7〇)的圖。此外 ,圖2 7 ( a ) 、( b ) 、( c ) 、( d )分別爲測定質 量數28 (Si 、C2H4)、質量數44 (Si〇、 C 3 Η 6 )、質量數 29(SiH、C2H5)、質量數 31 (S i Η 3 )的圖。 由圖2 6 ( a )獲知雖然幾乎無因電漿處理所造成的 氫之脫離(Desorption )量的不同,但氫電漿處理(圖D ) 的脫離溫度與其他情形(5 6 0 · C )比較爲5 2 0 °C較低 〇 由圖26 (a) 、 (b) 、 (c)各製程都可看到有 機物的消去(Elimination )。另一方面,由圖27 (a)到 (d )可看到存在有機物的消去以外的尖峰。即3 0 0 t 到4 0 〇 °C的尖峰分別爲S i 、S i〇、S i Η、 s i Η3。若比較各圖,雖然氫、氨、氮的各電漿處理可看 本紙張尺度適用中國國家標準(CNS ) Α4規格(BOX 297公釐) (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -48 - 521373 A7 ___ B7 五、發明説明(扣 到S i〇的消去,但氨電漿處理幾乎觀察不到s i Η、 (請先閲讀背面之注意事項再填寫本頁) S i Η 3的消去。即氨電漿處理形成s丨一〇一 ν,以較低 的能量容易消去。而且,對於消去所需要的能量,氮電漿 處理最高,氫電漿處理與氨電漿處理可說大致上相同。 由迫些結果,認爲造成氧化砂膜表面的懸掛鍵( Dangling bond)原因之S i —〇Η或S i — ◦係藉由氨電 獎處理來終結弱結合的S i -〇- N。在氨電漿處理後的 形成氮化矽膜中,消去最表面的S i -〇一 N,表體的 S i -〇結合與氮化矽膜的S i - N強固地結合形成連續 的界面。此認爲是提高界面的黏著性之機構。另一方面, 對於未進行氨電漿處理的情形,說起來認爲是許多S i -〇Η結合的氧化矽膜表面與氮化矽膜的原料氣體之氨進行 縮合反應,多數發生懸掛鍵原因之S i -〇結合。在氧化 矽膜與氮化矽膜的界面若存在多數個懸掛鍵,則該處形成 遺漏路徑,配線間的漏電流進一步認爲是絕緣破壞的原因 〇 經濟部智慧財產局員工消費合作社印製 由以上的分析結果認爲透過氨電漿處理使氧化的C u 配線表面還原變換成C u單元素,比離子化的C u還呈電 性安定的狀態,且氧化矽膜/氮化矽膜界面因變成連續強 固的膜,故漏電流減少,T D D B壽命也大幅提高。 圖2 8爲觀察進行氨電漿處理的本實施例之配線層與 氮化矽膜(蓋膜)的界面之T E Μ照片。另一方面,圖 2 9爲未進行氨電漿處理時的界面之Τ Ε Μ照片。圖2 8 可確認在界面存在薄的被膜(以箭頭表示)。此薄的被膜 本紙張尺度適用中.國國家標準(CNS ) Α4規格(210Χ 297公釐) -49- 521373 A7 B7 五、發明説明( 認爲是前述氮化層。另一方面,圖2 9無法確認這種被膜 0 (請先閲讀背面之注意事項再填寫本頁) 此外,本實施例可降低C U配線的電阻。圖3 0爲進 行各種處理時的配線電阻之測定結果。無處理(無電漿處 理)與進行氨電漿處理與其他情形(氫電漿處理、氫回火 (Anneal )、氮電漿處理)比較,存心變成低値。圖3 1及 圖3 2爲觀察施以這些各處理時的C u配線與蓋膜(氮化 矽膜)的界面之T E Μ照片。無處理與氨電漿處理(圖 31)在界面看不到特異的東西,但進行氫回火、氮電漿 處理時(圖3 2 )在界面形成銅的矽化物(C u S i )層 。此矽化物層爲電阻增加的原因。這種矽化物層雖然在形 成氮化矽膜時,在與矽烷氣體反應所形成,但對於進行氨 處理,在C u表面形成極薄的氮化膜,此氮化膜認爲是當 作矽化物化的阻擋層之功能。另一方面認爲因氫回火等僅 還原銅表面使活性的C u表面露出,會促進與矽的反應, 故容易產生矽化物層。此外,對於氫電漿處理(圖3 2 ( c ) 、( f )),在界面可看到某些生成物。但是’許多 經濟部智慧財產局員工消費合作社印製 情況也有不產生那種生成物,對於氫電漿處理認爲是矽化 物化的程度小。另外,在圖3 1以及圖3 2中,加入 T E Μ照片(圖3 1 ( a )以及(b )、圖3 2 ( a )到 (c )),用來當作參考,在各T E Μ照片下面分別顯示 對應的模寫(圖3 1 ( c )以及(d )、圖3 2 ( d )到 (f ))圖。 由上述分析結果,T D D B壽命的劣化機構認爲是如 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -50" 521373 經濟部智慧財產局員工消費合作社印製 A7 _____ B7五、發明説明(扣 以下的模式(Model )。即未施以本實施例的氨處理時,在 c u配線的表面部分形成氧化銅(c u〇)。而且,在形 成蓋膜(氮化矽膜4 7 )時,形成銅矽化物。這種氧化銅 或銅矽化物與純銅比較容易被離子化,這種離子化的銅因 配線間的電場而漂移,擴散到配線間的絕緣膜。此外,埋 入銅配線而形成的絕緣膜(氧化矽膜3 9 )與蓋膜(氮化 矽膜4 7 )的界面,在未施以本實施例的氨處理時,形成 許多懸掛鍵爲不連續,也缺乏黏著性。這種懸掛鍵的存在 具有助長銅離子的擴散作用,銅離子沿著界面漂移擴散。 即在配線間的前述界面形成遺漏路徑,流過遺漏路徑的漏 電流也加入長時間的遺漏作用與電流所造成的熱應力,然 後,電流値加速地增加直到破壞爲止(T D D B壽命)。 相對於此,本實施例因在C u配線4 6 a到4 6 e的 表面施以氨處理,故C u配線4 6 a到4 6 e表面的氧化 層被還原而消失,C u配線4 6 a到4 6 e的表面因形成 薄的氮化層,故在形成氮化矽膜4 7時不會形成銅矽化物 。因此,能不產生支配性地供應造成遺漏以及絕緣破壞原 因之銅離子的原因物質。 此外,本實施例因在氧化矽膜3 9的表面施以氨處理 ,故連續地與氮化矽膜4 7連接,降低懸掛鍵的密度,可 抑制遺漏路徑的形成。即抑制造成T D D B壽命降低的原 因之銅離子的產生,且可形成可抑制銅擴散的氧化矽膜 3 9與氮化矽膜4 7之接合界面。如此一來,可提高 丁 D D B壽命。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閱讀背面之注意事項再填寫本頁) ··裝.
、1T .L· -51 - 521373 A7 _B7 _ 五、發明説明(妇 此外,由前述解析,認爲即使是氫電漿處理也能提高 TDDB壽命。即藉由氫電漿處理,Cu表面被還原, (請先聞讀背面之注意事項再填寫本頁) S i —〇等的懸掛鍵或造成其原因的s i —〇Η被S i — Η終結。然後,在形成氮化矽膜時,消去弱結合表面的 S i — Η,被S i — Ν置換。據此,可形成連續的氧化矽 膜與氮化矽膜之界面。但是,配線電阻如前述增加。圖 3 3係顯示進行氬電漿處理時的T D D B壽命的資料圖。 顯示線R e f (無處理)與線A (氨電漿處理)當作參考 。由氫電漿處理(線C )可獲知T D D B壽命顯著地提高 。對於氫電漿處理因可期待減輕電漿損傷,故對於取代氮 化矽膜當作蓋膜的其他材料,在不產生與銅反應的生成物 之材料可適用時非常有效。此外,氮電漿處理(線D ) TDDB壽命反而降低。由圖26、27也能獲知,起因 是藉由氮電漿處理反而增加有機物的付著。 本實施例更因提高C u配線4 6 a到4 6 e以及氧化 矽膜3 9與蓋膜4 7之黏著性,故也具有界面的剝離強度 增加,限界變大的功效。 經濟部智慧財產局員工消費合作社印製 此外,不限於氨、氫之單一氣體,用與氮、氬、氦等 的惰性氣體之混合氣體電漿來處理也可以。即氨與氫、氮 、氬或氨之混合氣體,或者氫與氨、氮、氬或氨之混合氣 體也可以。再者,用選自這些氣體的3次系、4次系等多 次系的混合氣體也可以。此時,氫、氨或氫與氨的和相對 於總流量(質量流量)需要混合超過5 %。 本紙張尺度適用中.國國家標準(CNS ) A4規格(210X 297公釐) -52- 521373 Α7 Β7 五、發明説明($〇 (實施例二) 利用圖3 4到圖4 3來說明本發明的實施例二之 C Μ〇S — L S I的製造方法之製程順。 本實施例的製造方法與實施例一中的圖1至圖8的製 程相同。以下說明C Μ Ρ製程以後的製程。 圖3 4係顯示使用於形成埋入c u配線的C Μ Ρ裝置 之全體構成的一例之槪略圖。 如圖示,CMP裝置4 0 0係由硏磨處理部4 0 1與 配設於其後段的後洗滌部4 〇 2所構成。硏磨處理部 4 0 1設置:進行晶圓(基板)1的硏磨處理之兩台壓板 (Platen )(第一壓板 403A、第二壓板 403B)、預 備洗滌完成硏磨處理的基板1,對其表面施以防腐蝕處理 的潔淨站(Clean station ) 4 0 4、移動基板1於裝載機 406、第一壓板403A、第二壓板403B、潔淨站 4 0 4、卸載機4 0 7間的旋轉臂(Arm ) 4 0 5等。 硏磨處理部4 0 1的後段配設刷洗完成預備洗滌的基 板1表面之後洗滌部4 0 2。後洗滌部4 0 2設置裝載機 408、第一洗滌部409A、第二洗滌部409B、自 旋乾燥機(Spin dryer) 4 1 0、卸載機4 1 1等。而且, 後洗滌部4 0 2爲了防止光照射到洗滌中的基板1表面, 以遮光壁4 3 0包圍全體,內部變成1 8 0勒克斯,較佳 爲1 0 0勒克斯以下的暗室狀態。此乃若在濕潤狀態下對 表面付著硏磨液的基板1照射光,則因矽的光電動勢( Photo-electric motive force)造成短路電流流過ρ η接合, 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) ^^^衣-- (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -53 - 521373 A7 _B7_ 五、發明説明(如 c u離子自連接於ρ η接合的p側(+側)之C U配線的 表面解離,引起配線腐鈾。 (請先閱讀背面之注意事項再填寫本頁) 如圖3 5所示,第一壓板4 0 3 Α藉由配設於其下部 的驅動機構4 1 2在水平面內旋轉驅動。而且,第一壓板 4 0 3 A的頂面安裝著均勻貼付具有多數氣孔的聚氨酯( Polyurethane )等的合成樹脂所形成的硏磨墊4 1 3。第一 壓板4 0 3 A的上方設置藉由驅動機構4 1 4上下動作以 及在水平面內旋轉驅動的晶圓載具4 1 5。基板1透過配 設於此晶圓載具4 1 5下端部的晶圓夾盤(Wafer chuck) 經濟部智慧財產局員工消費合作社印製 4 1 6以及扣環(Retainer ring) 4 1 7,令其主面(被硏 磨面)朝下來保持,以預定的負荷壓住硏磨墊4 1 3。在 硏磨墊4 1 3的表面與基板1的被硏磨面之間,透過硏磨 劑供應管4 1 8供應硏磨劑(硏磨液)S,基板1的被硏 磨面被化學以及機械硏磨。而且,第一壓板4 0 3 A的上 方設置藉由驅動機構4 1 4上下動作以及在水平面內旋轉 驅動的修整器4 2 0。修整器4 2 0的下端部安裝電極沉 積金剛石(Diamond)粒子的基底材料,爲了防止因硏磨磨 粒造成磨具氣孔堵塞,藉由此基底材料定期切削硏磨墊 4 1 3的表面。此外,第二壓板4 0 3 B除了配設兩條硏 磨劑供應管4 1 8 a、4 1 8 b外,其構成大致上與第一 壓板4 0 3 A相同。 對於使用上述C Μ P裝置4 0 0形成C u配線’利用 旋轉臂4 0 5將收容於裝載機4 0 6的基板1傳入硏磨處 理部401 ,首先如圖36所示,在第一壓板403Α上 本紙張尺度適用中.國國家標準(CNS ) Α4規格(210X297公釐) - 54 - 521373 A7 B7 五、發明説明($2 (請先閱讀背面之注意事項再填寫本頁) 進行使用不含磨粒的硏磨劑之化學機械硏磨(無磨粒化學 機械硏磨)(第一步驟的C Μ P ),除去前述配線溝槽 4 0到4 4之外部的C u膜4 6 (圖3 7 )。 此處所謂無磨粒化學機械硏磨指的是使用由鋁土、矽 土等的粉末所構成的磨粒含有量未滿0 . 5 %重量的硏磨 液(硏磨劑)之化學機械硏磨,硏磨液特別是磨粒含有量 未滿0 · 1 %重量的較佳,末滿0 · 0 1 %重量的更佳。 經濟部智慧財產局員工消費合作社印製 此外,硏磨液使用其被調整的Ρ Η,用以屬於C u的 腐蝕域,再者,使用其被調整的組成,用以使C u膜4 6 對T i Ν膜4 5 (阻障層)的硏磨選擇比至少大於5。這 種硏磨液可舉例說明包含氧化劑與有機酸的硏磨劑。氧化 劑可舉例說明過氧化氫、氫氧化銨、硝酸銨、氯化銨,有 機酸可舉例說明檸檬酸(Citdc acid)、丙二酸(Malonic acid)、富馬酸(Fumade acid)、蘋果酸(Malic acid)、己二酸 (Adipic acid) ' 苯甲酸(Benzoic acid)、鄰苯二甲酸( Phthalic acid)、酒石酸(Tartaric acid)、乳酸(Lactic acid)、號珀酸(Succinic acid)等。這些酸中,過氧化氫 不含金屬成分,且因不是強酸,故使用於硏磨液是適合的 氧化劑。而且,檸檬酸係一般當作食品添加物來使用,毒 性低,廢液的危害也低,也無臭,水溶解度也高,故使用 於硏磨液是適合的有機酸。本實施例使用例如將5體積% 的過氧化氫與0 · 0 3重量%的檸檬酸加入純水中,使磨 粒的含有量未滿0 . 0 1重量%的硏磨液。 以上述硏磨液進行化學機械硏磨的話,首先C u表面 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) " -55- 521373 A7 B7 五、發明説明(鉍 (請先閲讀背面之注意事項再填寫本頁j 被氧化劑氧化,表面形成薄的氧化層。其次’若供應水溶 性化的物質給氧化物’則上述氧化層變成水溶液淘析( Elution)出,上述氧化層的厚度變薄。氧化層變薄的部分 再度暴露於氧化性物質’則氧化層厚度又增加。重複此反 應來進行化學機械硏磨。此外’對於使用這種無磨粒的硏 磨液之化學機械硏磨,詳細揭示於由本案發明者們等所有 的日本特願平9 一 2 9 9 9 3 7號以及特願平 10- 317233 號。 經濟部智慧財產局員工消費合作社印製 硏磨的條件以一例爲負荷=2 5 0 g / c m 2、晶圓載 具轉速=3 0 0 r p m、壓板轉速=2 5 r p m、硏磨劑 流量=1 5 0 c c/m i η、硏磨墊使用美國Rodel公司製 的硬質墊(I C 1 4 0 0 )。硏磨終點以C u膜4 6被除 去底層的T i N膜4 5露出的某一時刻,終點的檢測係藉 由檢測當硏磨對象由C u膜4 6變成T i N膜4 5時,變 化的壓板或晶圓載具的轉矩訊號強度來進行。而且,在硏 磨墊的一部分開孔,依照由晶圓表面的光反射光譜變化檢 測終點,或者依照硏磨劑的光學光譜變化,檢測終點也可 以。 如圖3 7所示,藉由進行上述無磨粒化學機械硏磨, 使配線溝槽4 0到4 4之外部的C u膜4 6幾乎被除去, 露出下層的TiN膜45,但如圖38(a) 、 (b)所 擴大顯示的,對於起因於底層層差所產生的T i N膜4 5 之凹陷(以箭頭表示)等,造成殘存以此硏磨無法除去的 C u 膜 4 6。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) " ' -56- 521373 A7 B7 五、發明説明(知 其次,爲了除去配線溝槽4 0到4 4之外部的T i N 膜4 5以及局部殘留於其頂面的C u膜4 6,將基板1由 第一壓板4 Ο 3A移到第二壓板4 0 3 B,進行使用包含 磨粒的硏磨液(硏磨劑)之化學機械硏磨(有磨粒化學機 械硏磨)(第二步驟的C Μ P )。此處所謂有磨粒化學機 械硏磨指的是使用由鋁土、矽土等的粉末所構成的磨粒含 有量大於0 . 5重量%的硏磨液之化學機械硏磨。本實施 例硏磨液雖然使用混合5體積%的過氧化氫與0 · 0 3重 量%的檸檬酸以及0 · 5重量%的磨粒與純水,但並非限 定於此。此硏磨液透過前述的硏磨劑供應管4 1 8 a供應 到第二壓板4 0 3 B的硏磨墊4 1 3。 此外,在此有磨粒化學機械硏磨中,除去局部殘留於 T i N膜4 5頂面的C u膜4 6,接著除去配線溝槽4 0 到4 4之外部的T i N膜4 5。因此,C u膜4 6對 T i N膜4 5 (阻障層)之硏磨選擇比爲比前述無磨粒化 學機械硏磨的還低之條件,例如以選擇比小於3的條件來 進行硏磨,可抑制配線溝槽4 0到4 4之內部的C u膜 4 6表面被硏磨。 硏磨的條件以一例爲負荷=1 2 0 g / c m 2、晶圓載 具轉速=3 0 r p m、壓板轉速=2 5 r p m、硏磨劑流 量=1 5 0 c c/mi η、硏磨墊使用美國Rodel公司製的 I C 1 4 0 0。硏磨量以相當於T i N膜4 5的膜厚部分 ,硏磨終點係利用由T i N膜4 5的膜厚以及硏磨速度算 出的時間來控制。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) ,*衣·
、1T 經濟部智慧財產局員工消費合作社印製 -57 - 521373 A7 B7 五、發明説明(紅 如圖3 9所示,藉由進行上述有磨粒化學機械硏磨, 使配線溝槽4 0到4 4之外部的T i N膜4 5幾乎被除去 ,露出下層的氧化矽膜3 9,但如圖4 0 ( a ) 、( b ) 所擴大顯示的,對於起因於底層層差所產生的氧化矽膜 3 9之凹陷(以箭頭表示)等,造成殘存以上述硏磨無法 除去的T i N膜4 5。 其次,進行盡可能抑制配線溝槽4 0到4 4之內部的 C u膜4 6的硏磨,且用以除去局部殘留在配線溝槽4〇 到4 4之外部的氧化矽膜3 9上之T i N膜4 5 (阻障層 )的選擇化學機械硏磨(第三步驟的C Μ P )。此選擇化 學機械硏磨係以T i Ν膜4 5對C u膜4 6的硏磨選擇比 至少大於5的條件來進行。而且,此化學機械硏磨係以氧 化矽膜3 9的硏磨速度對C u膜4 6的硏磨速度比大於1 的條件來進行。 對於進行上述選擇化學機械硏磨,一般係使用添加防 腐蝕劑到像在前述有磨粒化學機械硏磨所使用的含0 . 5 重量%以上的磨粒之硏磨液。所謂防腐鈾劑指的是藉由在 C u膜4 6的表面形成耐腐蝕性的保護膜,以阻止或抑制 硏磨的進行之藥劑,可使用苯並三唑(BTA) 、BTA 竣酸(BTA carboxylic acid)等的B T A衍生物、十二烷硫 醇(Dodecylmercaptan )、三哇(Triazole )、甲苯三卩坐( Tolyl tdazole )等,但特別是使用B T A可形成安定的保護 膜。. 使用B T A當作防腐蝕劑時,其濃度雖然也有依照硏 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) 裝· 訂 經濟部智慧財產局員工消費合作社印製 -58- 521373 A7 _________B7_ __ 五、發明説明($6 磨劑的種類,但一般以〇 · 〇 0 1到1重量%,更佳爲 0 · 01到1重量%,再更佳爲〇 . ^到丨重量% (三階 段)的添加可獲得充分的效果。本實施例雖然使用混合當 作防腐蝕劑之〇 · 1重量%的B T A與前述第二步驟的有 磨粒化學機械硏磨所使用的硏磨液之混合物當作硏磨液, 但並非限定於此。而且,爲了避免防腐蝕劑的添加造成硏 磨速度降低,依照需要添加聚丙燃酸(Polyacrylic acid)、 聚甲基丙烯酸(Polymethacrylic acid )、這些酸的銨鹽( Ammoniumsalt)或乙二胺四乙酸(EDTA ,Ethylenediaminetetraaceticacid)等也可以。此外,對於使 用包含這種防腐蝕劑的硏磨劑之化學機械硏磨,詳細揭示 於由本案發明者們等所有的日本特願平 10 — 209857號以及特願平9 一 2999 3 7號以 及特願平10 - 317233號。 此選擇化學機械硏磨(第三步驟的C Μ P )係在完成 前述有磨粒化學機械硏磨(第二步驟的C Μ Ρ )後,接著 在第二壓板4 0 3 Β上進行。添加防腐蝕劑的硏磨液係透 過前述的硏磨劑供應管4 1 8 b供應到硏磨墊4 1 3的表 面。硏磨的條件以一例爲負荷=1 2 0 g / c m 2、晶圓載 具轉速=3 0 r p m、壓板轉速=2 5 r p m、硏磨劑流 量=19〇cc/min 如圖4 1以及圖4 2 ( a ) 、( b )所示,藉由進行 上述選擇化學機械硏磨,可完全除去配線溝槽4 0到4 4 之外部的T i N膜4 5 ’可在配線溝槽4 0到4 4之內部 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ~ 0装— (請先閱讀背面之注意事項再填寫本頁) 訂 i# 經濟部智慧財產局員工消費合作社印製 521373 A7 B7 五、發明説明( 形成埋入C u配線4 6 a到4 6 e。 I---------裝-- (請先閲讀背面之注意事項再填寫本頁) 完成形成埋入C u配線4 6 a到4 6 e的上述基板1 的表面,附著包含磨粒等的微粒或C u氧化物等的金屬粒 子之硏磨劑殘渣。因此,爲了除去此硏磨劑殘渣,首先, 在前述圖3 4所示的潔淨站4 0 4中,以包含B T A的純 水洗滌基板1。此時,倂用對洗滌液施加8 0 0 k Η z以 上的高頻率振動,使硏磨劑殘渣自基板1的表面游離的 Μ Η ζ超音波洗滌(Megasonic cleaning)也可以。接著, 爲了防止表面乾燥,在保持濕潤的狀態下,將基板1由硏 磨處理部4 0 1傳送到後洗滌部4 0 2,在第一洗滌部 4 0 9厶中,進行使用包含〇.1重量%的^^1^4〇11之洗 滌液的刷洗,接著在第二洗滌部4 0 9 B中,進行使用純 水的刷洗。如前述,後洗滌部4 0 2爲了防止起因於對洗 滌中的基板1表面照射光,使C u配線4 6 a到4 6 e發 生腐蝕,用遮光壁4 3 0覆蓋全體。 完成上述刷洗(後洗滌)的基板1被自旋乾燥機 4 1 0乾燥後,傳送到下一個製程。 經濟部智慧財產局員工消費合作社印製 之後的製程與實施例一相同。圖4 3爲上述C u配線 4 6 a到4 6 e之形成製程的全體流程圖。 如果依照本實施例,可比實施例一更加提高T D D B 壽命。圖4 4係顯示本實施例的T D D B壽命圖。本實施 例的資料以線E來表示。無處理(線r e f )與有磨粒化 學機械硏磨(實施例一)的資料(線A )同時顯示作爲參 考。此外,即使未進行氨電漿處理,僅進行無磨粒化學機 本紙張尺度適用中.國國家標準(CNS ) A4規格(210 X 297公釐) -60- 621373 A7 B7 ___ 五、發明説明(細 械硏磨,如線F所示,也能改善T D D B特性。如此認爲 對於無磨粒的情況,提高T D D B壽命係可降低帶給氧化 矽膜的損傷。而有磨粒的情況,硏磨劑包含2到3 // m晶 粒大小(2次晶粒大小)的磨粒(鋁土等)。由於此磨粒 產生微刮傷,帶給氧化矽膜3 9的表面損傷。但是’因無 磨粒的情況硏磨劑不含磨粒,或者即使包含也僅是少數, 故可大幅減輕損傷。因此,認爲可改善T D D B特性。 此外,若組合下一個實施例所說明的酸處理(H F處 理),則可更改善T D D Β特性(線G )。認爲酸處理係 在C Μ Ρ後洗滌後,再以酸性水溶液(例如H F水溶液) 處理基板1,然後,進行氨電漿處理。藉由酸處理除去表 面的損傷層,提高界面的黏著性,改善T D D Β壽命。 (實施例三) 圖4 5爲C u配線4 6 a到4 6 e之形成製程的全體 流程圖。如同圖所示,除了插入利用H F或檸檬酸之洗滌 製程外,其餘與實施例一相同。 H F洗滌例如使用刷子刷洗’可選擇H F濃度〇 · 5 %,洗滌時間2 0秒的條件。 或者取代H F洗滌使用檸檬酸洗滌也可以。檸檬酸洗 滌例如使用刷子刷洗,可選擇檸檬酸濃度5 %,洗滌時間 4 5秒的條件。 如此藉由使用H F或檸檬酸洗滌,可除去在C Μ Ρ等 產生的表面之損傷層。據此,可提高TDDB壽命。圖 本紙張尺度適用中國國家標準(CNS ) A4規格(2丨〇><297公釐) (請先閲讀背面之注意事項再填寫本頁) 、1Τ 經濟部智慧財產局員工消費合作社印製 -61 - 521373 A7 ____ B7 五、發明説明(細 (請先閲讀背面之注意事項再填寫本頁) 4 6係顯示本實施例的T D D B壽命圖。適用本實施例的 檸檬酸之資料爲線Η,適用η F洗滌的資料以線I表示。 無處理(線R e f )與實施例一的資料(線a )同時顯示 2當作參考。此外,即使未進行氨電漿處理,僅進行η F 洗滌’如線J所不’也能改善T D D Β特性。此乃因除去 損傷層可提局界面的特性。 (實施例四) 圖4 7到圖4 9係顯示本發明的實施例四之半導體積 體電路裝置的製造方法之俯視圖及剖面圖。在圖4 7到圖 4 9中僅顯示配線部。 如圖4 7所示’在絕緣膜5 0 1上形成配線形成用的 絕緣膜5 0 2 ’埋入此絕緣膜5 0 2形成銅配線5 0 3。 銅配線5 0 3的形成方法與實施例一到三相同。 此外,形成以氮化矽膜5 0 4、低介電常數的氧化矽 膜5 0 5以及TE〇S所使用的原料氣體之電漿CVD法 所形成的氧化矽膜(Τ Ε〇S氧化膜)5 0 6。 經濟部智慧財產局員工消費合作社印製 低介電常數的氧化砂膜5 0 5例如藉由以氫化倍半聚 石夕氧院(Hydrogen Silsesquioxa ne)爲原料的無機系S〇G 膜、以四院氧基砂院(Tetra alkoxy silane) +院基院氧基 矽烷(Alkyl alkoxy silane )爲原料的有機系s〇G膜之塗 佈型絕緣膜’或以C V D法形成氟碳聚合物(F1 u ο 1· 〇 c a 1· b ο η polymer)膜等,電容率(Specific inductive capacity)( ε )小於3 · 0的氧化矽絕緣膜所構成。藉由使用這種低 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ:Ζ97公釐) -62- 521373 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明(細 介電常數的氧化矽膜,可降低配線間的寄生電容,避免配 線延遲之問題。 其次,在圖48 (a)所示的圖案,如圖48 (b) 所示,開口出連接孔5 0 7。對於連接孔5 0 7的開口使 用微影與鈾刻。可是,低介電常數的氧化矽膜5 0 5具有 表面爲粗糙膜的構造,具有許多S i -〇Η結合。因此, 經驗上可了解形成於其上層的膜之膜質或界面狀態不佳。 而且,經驗上可了解在以下製程說明的阻障膜(氮化鈦) ,以未處理就形成的話,其T D D Β特性不佳。因此,接 著對連接孔5 0 7內部的氧化矽膜5 0 5露出部施以在實 施例一說明的氨電漿處理。如此一來,表面的S i —〇Η 結合其性質改變,如實施例一所說明的轉換成S i - ◦-N結合。 其次,如圖4 9所示,在連接孔5 0 7內形成由氮化 鈦以及鎢所構成的插塞5 0 8。沉積此氮化鈦時,與實施 例一相同,消去S i -〇一 N結合,可改善氮化鈦與低介 電常數的氧化矽膜5 0 5之界面,提高黏著性。 此外’這種連接孔內的電漿處理當然也能適用於配線 溝槽。 而且,取代氨電漿處理,以氫電漿處理、氮、氬、氦 等的混合電漿處理也可以。 此外’連接孔5 0 7開口後,放在用以除去光阻膜的 去灰.(A s h i n g )製程,連接孔5 0 7底部的配線5 0 3表面 有被氧化的情況。除去這種氧化層之技術,有揭示於日本 本紙張尺度適用中國國家標準(CNS ) a4規格(210X297公釐) (請先閱讀背面之注意事項再填寫本頁) •裝-
、1T to線 -63- 521373 A7 B7 五、發明説明(幻 特開平1 1 一 1 6 9 1 2號公報的技術。 此外,低介電常數的氧化矽膜5 〇 5可定義爲具有比 包含在形成當作保護層的保護膜之氧化矽膜(例如 T E〇S膜)的介電常數還低的介電常數之氧化砂膜。 以上,依照發明的實施例具體說明了本發明者所完成 的發明’但本發明並非限定於上述實施例,在不脫離其要 旨的範圍內,當然可做種種的變更。 即上述埋入C u配線4 6 a到4 6 e之形成方法可適 用於使用雙道金屬鑲嵌法形成埋入C U配線。這種情況, 在形成第一層W配線2 4到3 0後,首先,如圖5 0所示 ,以電獎C V D法,在第一層w配線2 4到3 0的上部, 依次沉積膜厚1 2 0 0 n m左右的氧化矽膜3 1、膜厚 5 0 n m左右的薄氮化矽膜3 8以及膜厚3 5 0 n m左右 的氧化矽膜3 9。 接著,如圖5 1所示,利用以光阻膜爲罩幕的乾蝕刻 ,依次除去第一層W配線2 4、2 6、2 7、2 9、3 0 上部的氧化矽膜3 9、氮化矽膜3 8以及氧化矽膜3 1後 ,如圖5 2 ( a ) 、( b )所示,透過使用其他光阻膜當 作罩幕,利用以氮化矽膜3 8爲鈾刻停止層的乾蝕刻除去 氧化矽膜3 9,形成兼具介層孔的配線溝槽5 0到5 4。 其次,如圖5 3所示,在包含配線溝槽5 0到5 4內 部的氧化矽膜3 9的上部,沉積膜厚5 0 n m左右的薄 T i N膜4 5後,在T i N膜4 5的上部沉積膜厚比配線 溝槽5 0到5 4的深度還厚的多之Cu膜46。兼具介層 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) I---------裝-- (請先閲讀背面之注意事項再填寫本頁)
、1T 經濟部智慧財產局員工消費合作社印製 -64- 521373 A7 _B7_ 五、發明説明(釭 孔的配線溝槽5 0到5 4與前述配線溝槽4 0到4 4比車交
因縱橫比(Aspect ratio )大,故TiN膜45利用CVD 法沉積。而且,藉由重複兩次以上的濺鍍來沉積C u膜 4 6。此外,利用C V D法、電解電鍍法或無電解電鍍?去 來形成也可以。利用電鍍法形成C u膜4 6時,在配線溝 槽5 0到5 4的下層,需要利用濺鍍法等形成C u的種( Seed)層之製程。 其次,如圖5 4所示,藉由前述無磨粒化學機械;5幵_ 、有磨粒化學機械硏磨以及選擇化學機械硏磨除去配|泉_ 槽5 0到5 4外部的C u膜4 6與T i N膜4 5,在配,線 溝槽5 0到5 4內部形成埋入C u配線4 6 a到4 6 e。 之後的製程與使用單道金屬鑲嵌法之埋入C u配線4 δ a 到4 6 e的形成方法相同。 此外,上述實施例一到四當然可分別獨立適用,也能 相互組合來適用。例如適用實施例二的技術以無磨粒施以 化學機械硏磨,然後,適用實施例三施以酸處理,再者, 適用實施例一施以氨或氫、其他的電漿處理也可以。 此外,上述實施例中,雖然不破壞真空連續地進行氨 電漿處理後的氮化矽膜4 7的形成,但氨電漿處理後,暫 時破壞真空,之後形成氮化矽膜4 7也可以。不破壞真空 可更有效地完成本發明的功效,但因藉由氨電漿處理形成 薄的氮化層,故進行破壞真空,、暴露於大氣環境中,也能 抑制氧化層的形成。因此,即使破壞真空,仍有可能完成 某種程度之本實施例的功效。 本紙張尺度適用中國國家標準(CNS ) A4規格(21〇Χ297公釐) (請先閲讀背面之注意事項再填寫本頁} .裝 •線 經濟部智慧財產局員工消費合作社印製 -65- 521373 A7 B7 五、發明説明(私 本案所揭示的發明中,簡單地說明藉由代表性的發明 可獲得的功效的話,如以下所述。 可提高使用金屬鑲嵌法所形成的銅配線之絕緣破壞抗 性(可靠度)。 可抑制配線層與蓋膜之剝離的發生。 可防止使用氮化矽膜於蓋膜時的銅配線之電阻値增加 I--------裝-- (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局W工消費合作社印製 -66- 本紙張尺度適用中.國國家標準(CNS ) A4規格(210X297公釐)

Claims (1)

  1. 521373 A8 B8 C8 D8 々、申請專利範圍 1 1、 一種半導體積體電路裝置的製造方法,包含以下 的製程: (請先聞讀背面之注意事項再填寫本頁) (a )、在晶圓的第一主面上的第一絕緣膜,形成第 一埋入配線溝槽之製程; (b )、以埋入該第一埋入配線溝槽的方式,在形成 有該第一埋入配線溝槽的該晶圓的該第一主面,形成以銅 爲主要成分的第一金屬膜之製程; (c )、藉由對在形成該第一金屬膜的該晶圓的該第 一主面,施以第一化學機械硏磨處理,除去該第一埋入配 線溝槽外部的該第一金屬膜之製程; (d )、藉由對被除去該第一埋入配線溝槽外部的該 第一金屬膜之該晶圓的該第一主面,在具有還原作用以及 氮化作用的第一氣相環境中,施以第一電漿處理,還原以 及氮化處理埋入於該第一埋入配線溝槽內的第一埋入配線 頂面之製程;以及 經濟部智慧財產局員工消費合作社印製 (e )、在被施以該還原以及氮化處理的該晶圓之該 •第一主面的該第一絕緣膜以及該第一埋入配線上,形成第 二絕緣膜之製程。 2、 如申請專利範圍第1項所述之半導體積體電路裝 置的製造方法,其中該第一氣相環境包含氫以及氮的電漿 環境。 3、 如申請專利範圍第1項所述之半導體積體電路裝 置的製造方法,其中該第一氣相環境包含氨氣。· 4、 如申請專利範圍第3項所述之半導體積體電路裝 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -67 - 521373 六、申請專利範圍2 匕的欢方法,其中該半導體積體電路裝置的製造方法更 包含以下的製程: (f )、在s亥(d )製程之後(e )製程前,在被施 以PX趣原以及氮化處理的該晶圓的該第一主面的該第一絕 緣L以及该第一埋入配線上,形成包含矽的絕緣性銅擴散 阻障膜之製程。 5、如申請專利範圍第4項所述之半導體積體電路裝 置的初:方法’其中該第一氣相環境的氨氣濃度爲5 %以 上0 經濟部智慧財產局員工消費合作社印製 6 置的製 合環境 (He7 置的製8 置的製 法或雙9 的製程 、如申 造方法 ,該稀 )之單 、如申 造方法 、如申 造方法 道金屬 、一種 請專利範圍第5項所 ,其中該第一氣相環 釋氣體是選自氮(N 一或複數種氣體。 請專利範圍 ,其中該第 請專利範圍 ,其中該第 鑲嵌法製程 半導體積體 第1項所 一氣相環 第1項所 一埋入配 所形成的 電路裝置 述之半導體積體電路裝 境爲氨與稀釋氣體的混 2 )、氬(A r )、氨 述之半導體積體電路裝 境包含氫氣。 述之半導體積體電路裝 線是利用單道金屬鑲嵌 配線。 的製造方法,包含以下 (a )、在晶圓的第一主面上的第一絕緣膜,形成第 一埋入配線溝槽之製程; (b )、以埋入該第一埋入配線溝槽的方式,·在形成 該第一埋入配線溝槽的該晶圓的該第一主面,形成以銅爲 --------·裝------訂------ (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -68 - 經濟部智慧財產局員工消費合作社印製 -69- 521373 A8 B8 C8 D8 六、申請專利範圍 3 主要成分的第一金屬膜之製程; (C )、藉由對在形成該第一金屬膜的該晶圓的該第 一主面,施以第一無磨粒化學機械硏磨處理,除去該第一 埋入配線溝槽外部的該第一金屬膜之製程; (d )、藉由對被除去該第一埋入配線溝槽外部的該 第一金屬膜之該晶圓的該第一主面,在具有還原性的第一 氣相環境中,施以第一氣相處理,還原處理埋入於該第一 埋入配線溝槽內的第一埋入配線頂面之製程;以及 (e )、在被施以該還原處理的該晶圓之該第一主面 的該第一絕緣膜及該第一埋入配線上,形成第二絕緣膜之 製程。 1 0、如申請專利範圍第9項所述之半導體積體電路 裝置的製造方法,其中該第一氣相環境對銅表面也具有氮 化作用。 1 1、如申請專利範圍第1 〇項所述之半導體積體電 路裝置的製造方法,其中該第一氣相環境包含氨氣。 1 2、如申請專利範圍第1 1項所述之半導體積體電 路裝置的製造方法,其中該半導體積體電路裝置的製造方 法更包含以下的製程·· (f )、在該(d )製程之後(e )製程前,在被施 以該還原處理的該晶圓的該第一主面的該第一絕緣膜以及 該第一埋入配線上,形成包含矽的絕緣性銅擴散阻障膜之 製程。 1 3、如申請專利範圍第1 2項所述之半導體積體電 本紙張尺度適用中國國家標準(CNS ) a4規格(210 X 297公釐) ---------------訂------ (請先閱讀背面之注意事項再填寫本頁) 521373 A8 B8 C8 D8 六、申請專利範圍 4 ' 路裝置的製造方法,其中該第一氣相處理爲電漿處理。 1 4 '如申請專利範圍第1 3項所述之半導體積體電 (請先閱讀背面之注意事項再填寫本頁) 路裝置的製造方法,其中該第一氣相環境的氨氣濃度爲5 %以上。 1 5、如申請專利範圍第1 4項所述之半導體積體電 路裝置的製造方法,其中該第一氣相環境爲氨與稀釋氣體 的混合環境,該稀釋氣體是選自氮(N 2 )、氬(A r )、 氨(He )之單一或複數種氣體。 1 6、如申請專利範圍第9項所述之半導體積體電路 裝置的製造方法,其中該第一氣相環境包含氫氣。 1 7、如申請專利範圍第9項所述之半導體積體電路 裝置的製造方法,其中該第一埋入配線是利用單道金屬鑲 嵌法或雙道金屬鑲嵌法製程所形成的配線。 1 8、一種半導體積體電路裝置,包含以下的構成要 素: (a) '具有第一主面的半導體積體電路基板; 經濟部智慧財產局員工消費合作社印製 (b) 、形成於該半導體積體電路基板的該第一主面 上之第一絕緣膜; (c )、形成於該第一絕緣膜的第一埋入配線溝槽; (d )、埋入於該第一埋入配線搆槽內的以銅爲主要 成分之第一埋入配線; (e )、形成於該第一埋入配線的上部表面之銅的氮 化膜; (f )、形成於該第一主面的該第一絕緣膜及該銅的 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -70 - 521373 A8 B8 C8 D8 六、申請專利範圍 5 氮化膜上的第二絕緣膜;以及 (請先閱讀背面之注意事項再填寫本頁) (g)、該第一主面的該第一絕緣膜以及該銅的氮化 膜上,形成於該第二絕緣膜之下的絕緣性銅擴散阻障膜。 1 9、如申請專利範圍第1 8項所述之半導體積體電 路裝置,其中該半導體積體電路裝置更包含以下的構成要 素· (g )、該絕緣性銅擴散阻障膜是包含矽的絕緣性銅 擴散阻障膜。 2 0、如申請專利範圍第1 9項所述之半導體積體電 路裝置,其中更包含以下的構成要素,即: (h )、形成於該第二絕緣膜表面的第二埋入配線溝 槽;以及 (i )、埋入該第二埋入配線溝槽內的以銅爲主要成 分之第二埋入配線。 2 1、一種半導體積體電路裝置的製造方法,包含以 下的製程: (a )、在晶圓的第一主面上的第一絕緣膜形成第一 埋入配線溝槽之製程; 經濟部智慧財產局員工消費合作社印製 (b )、以埋入該第一埋入配線溝槽的方式,在形成 有該第一埋入配線溝槽的該晶圓的該第一主面形成以銅爲 主要成分的第一金屬膜之製程; (c )、藉由對形成該第一金屬膜的該晶圓的該第一 主面施以第一化學機械硏磨處理,除去該第一埋入配線溝 槽外部的該第一金屬膜之製程; 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -71 - 521373 A8 B8 _s______ 六、申請專利範圍 6 (請先閱讀背面之注意事項再填寫本頁) (d )、該(c )製程的結果,對埋入該第一埋入配 線溝槽內的第一埋入配線頂面,利用對銅具有防蝕作用的 藥液或硏磨劑施以防鈾處理之製程; (e )、對被施以該防蝕處理之該晶圓的該第一主 面,在具有還原作用的第一氣相環境中,藉由施以第一電 漿處理,還原處理該第一埋入配線頂面之製程;以及 (ί )、在被施以該還原處理之該晶圓的該第一主面 的該第一絕緣膜·以及該第一埋入配線上,形成第二絕緣膜 之製程。 2 2、如申請專利範圍第2 1項所述之半導體積體電 路裝置的製造方法,其中該藥液或硏磨劑包含苯並三唑 (B T A ) 、Β Τ Α衍生物、十二烷硫醇、三唑或甲苯三 口坐。 2 3、如申請專利範圍第2 ί項所述之半導體積體電 路裝置的製造方法,其中該藥液或硏磨劑包含〇 · 〇 〇 1 到1重量%的苯並三卩坐。 經濟部智慧財產局員工消費合作社印製 2 4、如申請專利範圍第2 i項所述之半導體積體電 路裟置的製造方法,其中該藥液或硏磨劑包含〇 · 〇丄到 1重量%的苯並三η坐。 2 5、如申請專利範圍第2 1項所述之半導體積體電 路裝置的製造方法,其中該第—氣相環境對銅表面,也具 有氮化作用。 2 6如申請專利範圍第2 1項所述之半導體積體電 路裝置的製造方法,宜由§歹笛—^ 氏〃中β ^ ~取相環境包含氫以及氮電 本紙張尺度適用中國國家標準--- A8 B8 C8 D8 521373 六、申請專利範圍 漿。 欧壯2 7、如申請專利範圍第21項所述之半導體積體電 路衣置的製造方法,其中該第一 〃 Ψ μ弟剩相環境包含氨氣。 2 8、如申請專利範圍第2 1項所述之半導體積體電 勺欲:坦方法,其中g亥%〜氣相環境爲氨與稀釋氣體 的混合環境,該稀釋氣體是選自氮(N2 )、氬(A [) 氯(He )之單一或複數種氣體。 士 2 9、如申請專利範圍第2 8項所述之半導體積體電 路衣置的& m方法,其中該樂液或硏磨劑包含〇 · 1到1 重量%的苯並三D坐。 3〇如申阳專利範圍第2 1項所述之半導體積體電 路裝置的製造方法,其中該第一埋入配線是利用單道金屬 鑲嵌法或雙道金屬鑲嵌法製程所形成的配線。 3 1、一種半導體積體電路裝置的製造方法,包含以 下的製程: (a )、在晶圓的第一主面上的第一絕緣膜形成第一 埋入配線溝槽之製程; (b )、以埋入該第一埋入配線溝槽的方式,在形成 有該第一埋入配線溝槽的該晶圓的該第一主面形成以銅爲 主要成分的第一金屬膜之製程; (c )、藉由對形成該第一金屬膜的該晶圓的該第一 主面施以第一化學機械硏磨處理,除去該第一埋入配線溝 槽外部的該第一金屬膜之製程; · (d )、該(c )製程的結果,對包含埋入該第一埋 本紙張尺度適用中國國家標準(CNS ) A4規格(210x297公釐) -73 - --------^-----1T----- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 521373 8 88 8 ABCD 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 8 入配線溝槽內的第一埋入配線頂面的該晶圓的該第一主 面’在保持g亥晶圓的該第一主面於1 8 0勒克斯以下的遮 光狀態的狀態下,施以C Μ P後洗淨處理之製程; (e )、對被施以該後洗淨處理之該晶圓的該第一主 面,在具有還原作用的第一氣相環境中,藉由施以第一電 漿處理,還原處理該第一埋入配線頂面之製程;以及 (ί )、在被施以該還原處理之該晶圓的該第一主面 的該第一絕緣膜以及該第一埋入配線上,形成第二絕緣膜 之製程。 3 2、如申請專利範圍第3 1項所述之半導體積體電 路裝置的製造方法,其中該C Μ Ρ後洗淨處理是在保持該 晶圓的該第一主面於1 〇 〇勒克斯以下的遮光狀態的狀態 下進行。 3 3、如申請專利範圍第3 2項所述之半導體積體電 路裝置的製造方法,其中該第一氣相環境對銅表面也具有 氮化作用。 3 4、如申請專利範圍第3 3項所述之半導體積體電 路裝置的製造方法,其中該第一氣相環境包含氫以及氮電 漿。 3 5、如申請專利範圍第3 3項所述之半—體積體電 路裝置的製造方法,其中該第一氣相環境包含氨氣。 3 6、一種半導體積體電路裝置的製造方法,包含以 下的製程: . (a )、在晶圓的第一主面上的第一絕緣膜形成第一 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -74- 裝 訂 (請先聞讀背面之注意事項再填寫本頁) 521373 A8 B8 C8 D8 六、申請專利範圍9 埋入配線溝槽之製程; (請先閲讀背面之注意事項再填寫本頁) (b )、以埋入該第一埋入配線溝槽的方式,.在形成 有該第一埋入配線溝槽的該晶圓的該第一主面形成以銅爲 主要成分的弟一*金屬膜之製程, (C )、藉由對形成該弟一'金屬膜的該晶圓的該第一' 主面施以第一化學機械硏磨處理,除去該第一埋入配線溝 槽外部的該第一金屬膜之製程; (d )、該(C )製程的結果,對包含埋入該第一埋 入配線溝槽內的第一埋入配線頂面的該晶圓的該第一主-面,利用有機酸水溶液施以c Μ P後洗淨處理之製程; (e )、對被施以該後洗淨處理之該晶圓的該第一主 面,在具有還原作用的第一氣相環境中,藉由施以第一電 漿處理,還原處理該第一埋入配線頂面之製程;以及 (f )、在被施以該還原處理之該晶圓的該第一主面 的該第一絕緣膜以及該第一埋入配線上,形成第二絕緣膜 之製程。 經濟部智慧財產局員工消費合作社印製 3 7、如申請專利範圍第3 6項所述之半導體積體電 路裝置的製造方法,其中該第一氣相環境對銅表面,也具 有氮化作用。 3 8、如申請專利範圍第3 7項所述之半導體積體電 路裝置的製造方法,其中該第一氣相環境包含氫以及氮電 漿。 3 9、如申請專利範圍第3 7項所述之半導體積體電 路裝置的製造方法,其中該第一氣相環境包含氨氣。 本紙張尺度逋用中國國家操準(CNS ) A4規格(210X297公釐) -75 - 521373 A8 B8 C8 D8 六、申請專利範圍10 4 〇、如申請專利範圍第3 6項所述之半導體積體電 路裝置的製造方法,其中該有機酸水溶液包含檸檬酸。· 4 1、一種半導體積體電路裝置的製造方法,包含以 下的製程: (a )、在晶圓的第一主面上的第一絕緣膜形成第一 埋入配線溝槽之製程; (b )、在該第一埋入配線溝槽內以及該第一埋入配 線溝槽外的該晶圓的該第一主面上,形成銅的含有量爲9 9 · 9 9%以上的第一金屬膜之製程; (c )、在該第一埋入配線溝槽內以及該第一埋入配 線溝槽外的該晶圓的該第一主面上的該第一金屬膜上,更 以埋入該第一埋入配線溝槽的方式,形成以銅爲主要成分 的第二金屬膜之製程; (d )、藉由對形成該第二金屬膜的該晶圓的該第一 主面施以第一化學機械硏磨處理,除去該第一埋入配線溝 槽外部的該第一以及第二金屬膜之製程; (e )、對被除去該第一埋入配線溝槽外部的該第一 以及第二金屬膜之該晶圓的該第一主面,在具有還原作用 的第一氣相環境中,藉由施以第一電漿處理,還原處理埋 入於該第一埋入配線溝槽內的第一埋入配線頂面之製程; 以及 (f )、在被施以該還原處理之該晶圓的該第一主面 的該第一絕緣膜以及該第一埋入配線上,形成第二絕緣膜 之製程。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -76 - (請先閱讀背面之注意事項再填寫本頁) •裝· -線 經濟部智慧財產局員工消費合作社印製 521373 Α8 Β8 C8 D8 六、申請專利範圍 Ή 4 2、如申請專 路置的製造方法, 成。 4 3、如申請專 路裝置的製造方法, 成。 4 4、如申請專 略裝置的製造方’法, 成。 4 5、如申請專 路裝置的製造方法, 形成。 4 6、如申請專 路裝置的製造方法, 漿。 4 7、如申請專 路裝置的製造方法, 利範圍第4 1項所述之半導體積體電 其中該第一金屬膜是藉由濺鍍而形· 利範圍第4 2項所述之半導體積體電 其中該第二金屬膜是藉由濺鍍而形 利範圍第4 2項所述之半導體積體電 其中該第二金屬膜是藉由電鍍法而形 利範圍第4 1項所述之半導體積體電 其中該第二金屬膜是藉由C VD法而 利範圍第4 1項所述之半導體積體電 其中該第一氣相環境包含氫以及氮電 利範圍第4 1項所述之半導體積體電 其中旨亥弟一热相运境包含氨氣。 4 8、一種半導體積體電路裝置的製造方法,包含以 --------•t.IJ-----訂------0m (請先閱讀背面之注意事項再填寫本頁) 濟 部 智 慧 財 雇 員 工 消 費 合 作 社 印 製 下的製程: 在晶圓 的第一主面上的,電容率爲3以下的第 絕緣膜形成第一埋入配線溝槽之製程; 該第一埋入配線溝槽的方式,在形成 的該晶圓的该第〜主面形成以銅爲主 之製程; b 以埋入 該第一埋入配線溝槽 要成分的第一金屬膜 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) · 77 521373 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 12 (c )、藉由對形成該第一金屬膜的該晶圓的該第一 主面施以第一化學機械硏磨處理,除去該第一埋入配線溝 槽外部的該第一金屬膜之製程; (d )、對被除去該第一埋入配線溝槽外部的該第一 金屬膜之該晶圓的該第一主面,在具有還原作用以及氮化 作用的第一氣相環境中,藉由施以第一電漿處理,還原以 及氮化處理埋入於該第一埋入配線溝槽內之第一埋入配線 頂面之製程;以’及 (e 在被施以該還原以及氮化處理之該晶圓的該 第一主面的該第一絕緣膜以及該第一埋入配線上,形成第 二絕緣膜之製程。 4 9 '如申請專利範圍第4 8項所述之半導體積體電 路裝置的製造方法,其中該第一絕緣膜爲無機矽土玻璃系 的絕緣膜。 5 〇 '如申請專利範圍第4 8項所述之半導體積體電 路裝置的製造方法,其中該第一絕緣膜爲有機矽土玻璃系 的絕緣膜。 5 1 '如申請專利範圍第4 8項所述之半導體積體電 路裝置的製造方法,其中該第一絕緣膜爲有機聚合物系的 絕緣膜。 5 2 '如申請專利範圍第4 8項所述之半導體積體電 路裝置的製造方法,其中該第一絕緣膜是藉由C V d法而 形成。 . 5 3、如申請專利範圍第4 8項所述之半導體積體電 本紙張从逋用中國八娜(2丨嶋婦) -78- -----0^------訂----- (請先閱讀背面之注意事項再填寫本頁) 521373 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 -79- 六、申請專利範圍 13 路裝置的製造方法,其中該第一絕緣膜是藉由塗佈法而形 成。 5 4、如申請專利範圍第4 8項所述之半導體積體電 路裝置的製造方法,其中該第一氣相環境包含氫以及氮電 漿。 5 5、如申請專利範圍第4 8項所述之半導體積體電 路裝置的製造方法,其中該第一氣相環境包含氨氣。 5 6、一種半導體積體電路裝置的製造方法,包含以 下的製程: (a )、在晶圓的第一主面上的第一絕緣膜形成第一 埋入配線溝槽之製程; (b )、在該第一埋入配線溝槽內以及該第一埋入配 線溝槽外的該晶圓的該第一主面上,形成導電性阻障膜之 製程; (c )、在該第一埋入配線溝槽內以及該第一埋入配 線溝槽外的該晶圓的該第一主面上的該導電性阻障膜上, 更以埋入該第一埋入配線溝槽的方式,形成以銅爲主要成 分的第一金屬膜之製程; (d )、藉由對形成該第一金屬膜的該晶圓的該第一 主面施以使用第一硏磨劑的第一化學機械硏磨處理,除去 該第一埋入配線溝槽外部的該第一金屬膜之製程;. .(e )、藉由對被除去該第一埋入配線溝槽外部的該 第一金屬膜的該晶圓的該第一主面,施以使用與該第一硏 磨劑的組成不同的第二硏磨劑的第二化學機械硏磨處理’ 本紙張尺度逋用中國國家標準(CNS)A4規格(210X297公楚) 0-^------1T----- (請先閱讀背面之注意事項再填寫本頁) 521373 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 14 除去該第一埋入配線溝槽外部的該導電性阻障膜之製程; (f )、藉由對被除去該第一埋入配線溝槽外部的該 導電性阻_:膜的該晶圓的該第一主面,在具有還原作用以 及氮化作用的第一氣相環境中,藉由施以第一電漿處理, 還原以及氮化處理埋入於該第一埋入配線溝槽內之第一埋 入配線頂面之製程;以及. (g )、在被施以該還原以及氮化處理之該晶圓的該 第一主面的該第一絕緣膜以及該第一埋入配線上,形成第 二絕緣膜之製程。 5 7 '如申請專利範圍第5 6項所述之半導體積體電 路裝置的製造方法,其中該導電性阻障膜包含高熔點金屬 膜、局熔點金屬合金膜或高熔點金屬的氮化物膜。 5 8、如申請專利範圍第5 7項所述之半導體積體電 路裝置的製造方法,其中該高熔點金屬膜爲T a、τ i或 W膜。 5 9、如申請專利範圍第5 7項所述之半導體積體電 路裝置的製造方法,其中該高熔點金屬合金膜爲T i w 膜。 6 〇、如申請專利範圍第5 7項所述之半導體積體電 路裝置的製造方法,其中該高熔點氮化物膜爲T i N、W N 或 T a N。 6 1、如申請專利範圍第5 6項所述之半導體積體電 路裝置的製造方法,其中該第一氣相環境包含氫以及氮電 漿。 (請先閲讀背面之注意事項再填寫本頁) •裝· 訂 >線- 本紙張尺度適财賴家標準(⑽丨Α4_ ( 21()χ297公I丨 -80- 521373 A8 B8 C8 D8 六、申請專利範圍 15 6 2、如申請專利範圍第5 6項所述之半導體積體電 路裝置的製造方法,其中該第一氣相環境包含氨氣。 (請先閲讀背面之注意事項再填寫本頁) 6 3、一種半導體積體電路裝置的製造方法,包含以 下的製程: (a )、在晶圓的第一主面上的第一絕緣膜形成第一 埋入配線溝槽之製程; (b )、爲了埋入該第一埋入配線溝槽,在形成有該 第一埋入配線溝槽的該晶圓的該第一主面形成以銅爲主要 成分的第一金屬膜之製程; (c )、藉由對形成該第一金屬膜的該晶圓的該第一 主面施以第一化學機械硏磨處理,除去該第一埋入配線溝 槽外部的該第一金屬膜之製程; (d )、對被除去該第一埋入配線溝槽外部的該第一 金屬膜之該晶圓的該第一主面,在具有還原作用以及氮化 作用的第一氣相環境中,藉由施以第一電漿處理,還原以 及氮化處理埋入於該第一埋入配線溝槽內之第一埋入配線 頂面之製程;以及 經濟部智慧財產局員工消費合作社印製 (e )、在被施以該還原以及氮化處理之該晶圓的該 第一主面的該第一絕緣膜以及該第一埋入配線上,利用電 漿C V D形成包含矽的絕緣性銅擴散阻障膜之製程;以及 (f )、在該絕緣性銅擴散阻障膜上形成第二絕緣膜 之製程。 6.4、如申請專利範圍第6 3項所述之半導體積體電 足各裝置的製造方法,其中該第一氣相環境包含氫以及氮的 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -81 - 經濟部智慧財產局員工消費合作社印製 521373 A8 B8 C8 D8 六、申請專利範圍 16 電漿環境。 6 5 '如申請專利範圍第6 3項所述之半導體積體電 路裝置的製造方法,其中該第一氣相環境包含氨氣。 β β '如申請專利範圍第6 _ 3項所述之半導體積體電 路裝置的製造方法,其中該絕緣性銅擴散阻障膜爲氮化矽 膜。 6 7 '如申請專利範圍第6 5項所述之半導體積體電 路裝置的製造方法,其中該第一氣相環境的氨氣濃度爲5 %以上。 6 8 '如申請專利範圍第6 3項所述之半導體積體電 路裝置的製造方法,其中該第一氣相環境爲氨與稀釋氣體 的混合環境,該稀釋氣體是選自氮(Ν2)、氬(Ar)、 氮(He)之單一或複數種氣體。 6 9、如申請專利範圍第6 3項所述之半導體積體電 路裝置的製造方法,其中該第一埋入配線是利用單道金屬 鑲嵌法或雙道金屬鑲嵌法製程所形成的配線。 7 0、一種半導體積體電路裝置的製造方法,包含以 下的製程: (a )、在晶圓的第一主面上的第一絕緣膜形成第一 埋入配線溝槽之製程; ' (b )、以埋入該第一埋入配線溝槽的方式,在形成 有該第一埋入配線溝槽的該晶圓的該第一主面形成以銅爲 主要成.分的第一金屬膜之製程; (c )、藉由對形成有該第一金屬膜的該晶圓的該第 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公着1 =82 - : ^訂 (請先閲讀背面之注意事項再填寫本頁) 521373 經濟部智慧財產局員工消費合作社印製 之製程。 7 1 路裝置的 未滿0 · 7 2 路裝置的 未滿0 · 7 3 路裝置的 有氮化作 7 4 路裝置的 電漿環境 7 5 路裝置的 A8 B8 C8 D8 •、申請專利範圍 17 一主面,使用實質上不含磨粒的第一硏磨劑施以第一化學 機械硏磨處理,除去該第一埋入配線溝槽外部的該第一金 屬膜之製程; (d )、對被除去該第一埋入配線溝槽外部的該第一 金屬膜之該晶圓的該第一主面,在具有還原性的第一氣相 環境中,藉由施以第一氣相處理,還原處理埋入於該第一 埋入配線溝槽內之第一埋入配線頂面之製程;以及 (e )、在被施以該還原處理之該晶圓的該第一主面 的該第一絕緣膜以及該第一埋入配線上,形成第二絕緣膜 '如申請專利範圍第7 0項所述之半導體積體電 製造方法,其中該第一硏磨劑中的磨粒含有量爲 5重量%。 '如申請專利範圍第7 0項所述之半導體積體電 製造方法,其中該第一硏磨劑中的磨粒含有量爲 1重量%。 '如申請專利範圍第7 1項所述之半導體積體電 製造方法,其中該第一氣相環境對銅表面,也具 用。 '如申請專利範圍第7 3項所述之半導體積體電 造方法,其中該第一氣相環境包含氫以及氮的 〇 '如申睛專利範圍第7 4項所述之半導體積體電 _造方法,其中該第一氣相環境包含氨氣。 -------------訂----- (請先閲讀背面之注意事項再填寫本頁)
    -83- 521373 六、申請專利範圍 π A8 B8 C8 D8 7 、如申請專 路裝置的製造方法, 未滿0·〇1重量% 7 7、如申請專 路裝置的製造方法, %以上。 7 8、如申請專 路裝置的製造方法, 的混合環境,該稀釋 氯(Η 之單一或 7 9、如申請專 路裝置的製造方法, 鑲欣法或雙道金屬鑲 8 0、一種半導 利範圍第7 5項所述之半導體積體電 其中該第一硏磨劑中的磨粒含有量爲 〇 利範圍第7 6項所述之半導體積體電 其中該第一氣相環境的氨氣濃度爲5 利範圍第7 1項所述之半導體積體電 其中1^弟一热相環境爲氨與稀釋氣體 氣體是選自氮(Ν2)、氬(Ar)、 複數種氣體。 利範圍第7 0項所述之半導體積體電 其中該第一埋入配線是利用單道金屬 嵌法製程所形成的配線。 體積體電路裝置的製造方法,包含以 下的製程: 、在晶圓的第一主面上的第一絕緣膜形成第 ---------IT----- (請先閲讀背面之注意事項再填寫本頁} 經濟部智慧財產局員工消费合作社印製 埋入配線溝槽之製程; (b )、爲了埋入該第一埋入配線溝槽,在形成有該 第一埋入配線溝槽的該晶圓的該第一主面形成以銅爲主要 成分的第一金屬膜之製程; ‘ _ (c )、藉由對形成該第一金屬膜的該晶圓的該第一 主面·,使用包含銅的氧化劑、使銅的氧化物水溶液化的蝕 刻劑以及銅的防蝕劑的第一硏磨劑’施以第一化學機械硏 磨處理,除去該第一埋入配線溝槽外部的該第一金屬膜之 本紙張尺度適用中國國家標準(CNS ) A4規格(21〇X297公董) -84- 521373 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 19 製程; (d )、對被除去該第一埋入配線溝槽外部的該第一 金屬膜之該晶圓的該第一主面,在具有還原性的第一氣相 環境中,藉由施以第一氣相處理,還原處理埋入於該第一 埋入配線溝槽內之第一埋入配線頂面之製程;以及 (e )、在被施以該還原處理之該晶圓的該第一主面 的該第一絕緣膜以及該第一埋入配線上,形成第二絕緣膜 之製程。 8 1、如申請專利範圍第8 0項所述之半導體積體電 路裝置的製造方法,其中該第一硏磨劑中的磨粒含有量爲 未滿0·5重量%。 8 2、如申請專利範圍第8 0項所述之半導體積體電 路裝置的製造方法,其中該第一硏磨劑中的磨粒含有量爲 未滿0·1重量%。 8 3、如申請專利範圍第8 1項所述之半導體積體電 路裝置的製造方法,其中該第一氣相環境對銅表面也具有 氮化作用。 8 4 '如申請專利範圍第8 3項所述之半導體積體電 路裝置的製造方法,其中該第一氣相環境包含氫以及氮的 電漿環境。 8 5、如申請專利範圍第8 3項所述之半導體積體電 路裝置的製造方法,其中該第一氣相環境包含氨氣。 8 6 '如申請專利範圍第8 5項所述之半導體積體電 路裝置的製造方法,其中該第一硏磨劑中的磨粒含有量爲 --------^------1T-----·線 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適财關家襟準(CNS )纟4祕(21QX297公着) -85- 經濟部智慧財產局員工消費合作社印製 521373 A8 B8 C8 D8 穴、申請專利範圍 20 未滿0·01重量%。 8 7 '如申請專利範圍第8 6項所述之半導體積體電 足各^置的製造方法,其中該第一氣相環境的氨氣濃度爲5 %以上。 8 8 '如申請專利範圍第8 0項所述之半導體積體電 路裝置的製造方法,其中該第一氣相環境爲氨與稀釋氣體 的混合環境’該稀釋氣體是選自氮(N 2 )、氬(A r )、 氯(H e )之單〜或複數種氣體。 8 9 '如申請專利範圍第8 〇項所述之半導體積體電 路裝置的製造方法,其中該第一埋入配線是利用單道金屬 ϋ $法$雙道金屬鑲嵌法製程所形成的配線。 9 0、如申請專利範圍第8 0項所述之半導體積體電 路裝置的製造方法,其中該第一硏磨劑的ρ Η是屬於銅的 腐蝕域。 9 1、一種半導體積體電路裝置,包含以下的構成要 素: (a)、具有第一主面的半導體積體電路基板; (b )、形成於該半導體積體電路基板的該第一主面 上的矽氧化物系的第一絕緣膜; (c )、形成於該第一絕緣膜的第一埋入線溝槽; (d )、以埋入於該第一埋入配線溝槽內的銅爲主要 成分的第一埋入配線; (e )、形成於該第一埋入配線的頂部表面的銅的氮 化膜; 本^張尺度適用中國國家標準(CNS ) A4規格(210X297公羡1 7^6 - ~~ ------IT------MW (請先閱讀背面之注意事項再填寫本頁) 521373 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 々、申請專利範圍 21 (f )、形成於該第一絕緣膜頂面的該第一絕緣膜的 氮化表面層; (g)、形成於該氮化表面層以及該銅的氮化膜上的 第二絕緣膜;以及 (h )、該氮化表面層以及該銅的氮化膜上,形成於 該第二絕緣膜之下的絕緣性銅擴散阻障膜。 9 2、如申請專利範圍第9 1項所述之半導體積體電 路裝置,其中該半導體積體電路裝置更包含以下的構成要 素: (g )、該絕緣性銅擴散阻障膜是包含矽的絕緣性銅 擴散阻障膜。 9 3、如申請專利範圍第9 2項所述之半導體積體電 路裝置,其中更包含以下的構成要素,即: (i )、形成於該第二絕緣膜表面的第二埋入配線搆 槽;以及 (j )、埋入於該第二埋入配線溝槽內的以銅爲主要 成分之第二埋入配線。 9 4、一種半導體積體電路裝置,包含以下的構成要 素: (a) 、具有第一主面的半導體積體電路基板; (b) 、形成於該第一主面上的電容率爲3·〇以下 的第一下部絕緣膜; (c )、形成於該第一下部絕緣膜頂面的砂氧化膜系 的第一上部絕緣膜; 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ^87 - '一: (請先閲讀背面之注意事項再填寫本頁) •裝· 訂 ►線 521373 A8 B8 C8 D8 六、申請專利範圍 22 (d )、藉由自該第一上部絕緣膜頂面朝下方切出溝 槽而形成的第一埋入配線溝槽; (請先閲讀背面之注意事項再填寫本頁) (e )、埋入於該第一埋入配線溝槽內的以銅爲主要 成分的第一埋入配線; (f )、形成於該第一埋入配線的頂部表面的銅的氮 化膜; (g )、形成於該第一頂部絕緣膜頂面的該第一頂部 絕緣膜的氮化表面層; (h )、形成於該氮化表面層以及該銅的氮化膜上的 上層層間絕緣膜;以及 (i )、該氮化表面層以及該銅的氮化膜上,形成於 該上層層間絕緣膜之下的絕緣性銅擴散阻障膜。 9 5、如申請專利範圍第9 4項所述之半導體積體電 路裝置,其中該第一下部絕緣膜爲有機聚合物絕緣膜。 9 6、如申請專利範圍第9 4項所述之半導體積體電 路裝置,其中該第一下部絕緣膜爲砂氧化膜系的絕緣膜。 經濟部智慧財產局員工消費合作社印製 9 7、如申請專利範圍第9 6項所述之半導體積體電 路裝置,其中該矽氧化膜系的絕緣膜爲有機系的膜。 9 8、如申請專利範圍第9 7項所述之半導體積體電 路裝置,其中該第一下部絕緣膜爲塗佈系膜。 9 9、如申請專利範圍第9 7項所述之半導體積體電 路裝置,其中該第一下部絕緣膜爲C V D系膜。 1 0 0、如申請專利範圍第9 4項所述之半導體積體 電路裝置,其中該絕緣性銅擴散阻障膜是電漿C V D膜。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -88 - 521373 A8 B8 C8 D8 六、申請專利範圍 23 1 〇 1、一種半導體積體電路裝置的製造方法,包含 以下的製程: (a )、藉由自晶圓的第一主面上的第一絕緣膜頂面 朝下方形成溝槽’形成第一埋入配線溝槽之製程; (b )、在該第一埋入配線溝槽內以及該第一埋入配 線溝槽外的該第一絕緣膜頂面,形成以銅爲主要成分的第 一金屬膜之製程; (c )、在該第一埋入配線溝槽內以及該第一埋入配 線溝槽外的該第一金屬膜上,更以埋入該第一埋入配線溝 槽的方式,形成以銅爲主要成分的第二金屬膜之製程; (d )、藉由對形成有該第二金屬膜的該晶圓的該第 一主面側施以第一化學機械硏磨處理,除去該第一埋入配 線溝槽外部的該第一以及第二金屬膜之製程; (e )、對被除去該第一埋入配線溝槽外部的該第一 以及第二金屬膜之該晶圓的該第一主面側,在具有還原作 用的第一氣相環境中,藉由施以第一電漿處理,還原處理 埋入於該第一埋入配線溝槽之第一埋入配線頂面之製程; 以及 (f )、在被施以該還原處理之該第一絕緣膜頂面以 及該第一埋入配線頂面,形成包含矽的絕緣性銅擴散阻障 膜之製程。 1 0 2、如申請專利範圍第1 0 1項所述之半導體積 體電路裝置的製造方法,其中該第二金屬膜是藉由電鍍法 而形成。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -89 : 一 "一 ϋ ^IT (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 ^1373 ^1373 A8 B8 C8 D8 '申請專利範圍 24 1 0 3 '如申請專利範圍第1 〇 2項所述之半導體積 體電路裝置的製造方法,其中該第一金屬膜是藉由濺鍍而 幵< 成。 10 體鼇路裝 法而形成 〇 裝 體電路 與該第一 10體電路裝 由c v D 1〇 體電路裝 4 '如申請專利範圍第1 0 1項所述之半導體積 置的製.造方法,其中該第二金屬膜是藉由CVD 〇 5、如申請專利範圍第1 〇 1項所述之半導體積 置的製·造方法,其中在該第一埋入配線溝槽內面 埋入配線之間形成有導電性銅擴散阻障膜。 δ、如申請專利範圍第1 〇 5項所述之半導體積 置的製造方法,其中該導電性銅擴散阻障膜是藉 而形成。 7、如申請專利範圍第1 〇 6項所述之半導體積 置的製造方法,其中該導電性銅擴散阻障膜是丁 (請先閲讀背面之注意事項再填寫本頁) -裝· 訂 經濟部智慧財產局員工消費合作社印製 1〇8、如申請專利範圍第1 〇 5項所述之半導體積 體電路裝置的製造方法,其中該第一氣相環境包含氫氣。 1 0 9、如申g靑專利範圍第1 〇 5項所述之半導體積 體電路裝置的製造方法,其中該第一氣相環境包含氨氣。 1 1 0、一種半導體積體電路裝置的製造方法,包含 以下的製程: (a )、在晶圓的第一主面上的第〜層間絕緣膜形成 第〜埋入配線溝槽之製程; · (b )、以埋入該第一埋入配線溝槽的方式,在形成 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -9〇 - 521373 A8 B8 C8 D8 六、申請專利範圍 25 有該第一埋入配線溝槽的該晶圓的該第一主面側,形成以 銅爲主要成分的第一金屬膜之製程; (請先閲讀背面之注意事項再填寫本頁) (C )、藉由對形成有該第一金屬膜的該晶圓的該第 一主面側施以第一化學機械硏磨處理,除去該第一埋入配 線溝槽外部的該第一金屬膜之製程; (d )、對被除去該第一埋入配線溝槽外部的該第一 金屬膜之該第一層間絕緣膜頂面以及埋入於該第一埋入配 線溝槽內之第一埋入配線頂面,在具有還原作用以及氮化 作用的第一氣相環境中,藉由施以第一電漿處理,還原以 及氮化處理該第一埋入配線溝槽外部之該第一層間絕緣膜 頂面以及該第一埋入配線的該頂面之製程; (e )、在被施以該還原以及氮化處理之該第一層間 絕緣膜頂面以及該第一埋入配線頂面,藉由電漿C V D形 成包含矽的絕緣性銅擴散阻障膜之製程;以及 (f )、在該絕緣性銅擴散阻障膜上形成第二層間絕 緣膜之製程。 經濟部智慧財產局員工消費合作社印製 1 1 1、如申請專利範圍第1 1 〇項所述之半導體積 體電路裝置的製造方法,其中該還原以及氮化處理是用以 降低來自該第一埋入配線的遺漏電流。 1 1 2、如申請專利範圍第1 1. 〇項所述之半導體積 體電路裝置的製造方法,其中在該第一埋入配線構槽內面 與該第一埋入配線之間形成有導電性銅擴散阻障膜。 1 1 3、如申請專利範圍第1 1 2項所述之半導體積 體電路裝置的製造方法,其中該導電性銅擴散阻障膜是藉 本紙張尺度適用中國國家標準(CNS )八4_緣(210X297公釐) -91 - ' 521373 A8 B8 C8 _ D8 六、申請專利範圍 26 由C V D而形成。 1 1 4、如申請專利範圍第1 1 〇項所述之半導體積 (請先閱讀背面之注意事項再填寫本頁) 體電路裝置的製造方法,其中該導電性銅擴散阻障膜是T i N膜。 1 1 5、如申請專利範圍第1 1 1項所述之半導體積 體電路裝置的製造方法,其中該第一氣相環境包含氫氣。 1 1 6、如申請專利範圍第1 1 1項所述之半導體積 體電路裝置的製造方法,其中該第一氣相環境包含氨氣。 1 1 7、一種半導體積體電路裝置的製造方法,包含 以下的製程: (a )、在晶圓的第一主面上的第一層間絕緣膜形成 第一埋入配線溝槽之製程; (b )、以埋入該第一埋入配線溝槽的方式,在形成 有該第一埋入配線溝槽的該晶圓的該第一主面側,形成以 銅爲主要成分的第一金屬膜之製程; 經濟部智慧財產局員工消費合作社印製 (c )、藉由對形成有該第一金屬膜的該晶圓的該第 一主面側施以第一化學機械硏磨處理,除去該第一埋入配 線溝槽外部的該第一金屬膜之製程; (d )、該製程(c )的結果,對包含埋入於該第一 埋入配線溝槽內的第一埋入配線頂面的該晶圓的該第一主 面側’在內部保持於遮光狀態後於洗滌部內施以C Μ P後 洗滌處理之製程; (e )、對被進行該後洗滌處理的該晶圓的該第一主 面,於具有還原作用的第一氣相環境中,藉由施以第一電 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) -92 - : 521373 A8 B8 C8 D8 六、申請專利範圍 27 漿處理,還原處理該第一埋入配線頂面之製程; (請先閲讀背面之注意事項再填寫本頁) (f )、在被施以該還原處理之該第一層間絕緣膜頂 面以及該第一埋入配線頂面,藉由電漿C V D形成包含矽 的絕緣性銅擴散阻障膜之製程;以及 (g )、在該絕緣性銅擴散阻障膜上形成第二層間絕 緣膜之製程。 1 1 8、如申請專利範圍第1 1 7項所述之半導體積 體電路裝置的製‘造方法,其中該後洗滌部是被遮光壁包 圍。 1 1 9、如申請專利範圍第1 1 8項所述之半導體積 體電路裝置的製造方法,其中在該第一埋入配線構槽內面 與該第一埋入配線之間形成有導電性銅擴散阻障膜。 1 2 0、如申請專利範圍第1 1 9項所述之半導體積 體電路裝置的製造方法,其中該導電性銅擴散阻障膜是藉 由C V D而形成。 1 2 1、如申請專利範圍第1 1 9項所述之半導體積 經濟部智慧財產局員工消費合作社印製 體電路裝置的製造方法,其中該導電性銅擴散阻障膜是τ i N膜。 1 2 2、如申§靑專利範圍第1 1 8項所述之半導體積 體電路裝置的製造方法,其中該第一氣相環境包含氫氣。 1 2 3、如申§靑專利fe圍第1 1 8項所述之半導體積 體電路裝置的製造方法,其中該第一氣相環境包含氨氣。 1 2 4、一種半導體積體電路裝置的製造方法,包含 以下的製程: 本紙張尺度適财^^家鮮(CNS ) M祕(210X297公釐)Γ9ΤΓ : 521373 A8 B8 C8 D8 六、申請專利範圍 28 (a )、在晶圓的第一主面上的第~層間絕緣膜形成 第一埋入配線溝槽之製程; (b )、以埋入該第一埋入配線溝槽的方式,在形成 有該第一埋入配線溝槽的該晶圓的該第一主面側,形成以 銅爲主要成分的第一金屬膜之製程; (c )、藉由對形成有該第一金屬膜的該晶圓的該第 一主面側施以第一化學機械硏磨處理,除去該第一埋入配 線溝槽外部的該第一金屬膜之製程; (d )、該製程(c )的結果,對包含埋入於該第一 埋入配線溝槽內的第一埋入配線頂面的該晶圓的該第一主 面側,在保持於遮光狀態的晶圓保管部中,藉由流動水保 持該第一主面側於濕潤狀態之製程; (e )、由晶圓保管部移送該晶圓到後洗滌部之製 程; (f )、對被移送的該晶圓的該第一主面側,於該後 洗滌部內施以C Μ P後洗滌處理之製程; (g )、乾燥被施以該C Μ Ρ後洗滌處理的該晶圓之. 製程; (h )、在該(g )製程之後,對該晶圓的該第一主 面於具有還原作用的第一氣相環境中.,藉由施以第一電漿 處理,還原處理該第一埋入配線頂面之製程; (i )、在被施以該還原處理之該第一層間絕緣膜頂 面以及該第一埋入配線頂面,藉由電漿C V D形成包含矽 的絕緣性銅擴散阻障膜之製程;以及 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -94 - (請先閱讀背面之注意事項再填寫本頁) -裝· 、可 經濟部智慧財產局員工消費合作社印製 521373 A8 B8 C8 D8 六、申請專利範圍 29 (j )、在該絕緣性銅擴散阻障膜上形成第二層間絕 緣膜之製程。 1 2 5、如申請專利範圍第1 2 4項所述之半導體積 體電路裝置的製造方法,其中晶圓保管部是藉由遮光壁保 持於遮光狀態。 1 2 6、如申請專利範圍第1 2 4項所述之半導體積 體電路裝置的製造方法,其中在該第一埋入配線構槽內面 與該第一埋入配線之間形成有導電性銅擴散阻障膜。 1 2 7、如申請專利範圍第1 2 6項所述之半導體積 體電路裝置的製造方法,其中該導電性銅擴散阻障膜是藉 由C V D而形成。 1 2 8、如申請專利範圍第1 2 7項所述之半導體積 體電路裝置的製造方法,其中該導電性銅擴散阻障膜是T i N膜。 1 2 9、如申請專利範圍第1 2 5項所述之半導體積 體電路裝置的製造方法,其中該第一氣相環境包含氫氣。 1 3 0、如申請專利範圍第1 2 5項所述之半導體積. 體電路裝置的製造方法,其中該第一氣相環境包含氨氣。 131、一種半導體積體電路裝置的製造方法,包含 以下的製程: ’ (a )、在晶圓的第一主面上的第一層間絕緣膜形成 第一埋入配線溝槽之製程; (b )、以埋入該第一埋入配線溝槽的方式,·在形成 有該第一埋入配線溝槽的該晶圓的該第一主面側,形成以 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -95 - --------•裝 —1 (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 521373 A8 B8 C8 D8 六、申請專利範圍 3〇 經濟部智慧財產局員工消費合作社印製 銅 爲 主 要 成分的 第 一 金 屬 膜 之 製 程 9 ( C ) 、藉 由 對 形 成有 該 第 一 金 屬 膜 的 該 晶 圓 的 該 第 一 主 面 側 施以第 —^ 化 學 機 械 硏 磨 處 理 5 除 去 該 第 一 埋 入 配 線 溝 槽 外 部的該 第 — 金 屬 膜 之 製 程 9 ( d ) 、該 製 程 ( C ) 的 結 果 對 包含埋入於 該 第 一 埋 入 配 線 溝槽內 的 第 — 埋入 配 線 頂 面 的 該 晶 圓 的 該 第 一 主 面 側 j 於 後洗滌 部 內 利用 刷 子 施 以 C Μ Ρ 後 洗 滌 處 理 之 製 程 > ( e ) 、乾 燥 被 施 以 該 C Μ P 後 洗 滌 處 理 的 該 晶 圓 之 製 程 j ( f ) 、在 該 ( e ) 製 程 之 後 5 對 該 晶 圓 的 該 第 一 主 面 於 具 有 還原作用 的 第 一 氣 相 壞 境 中 5 藉 由 施 以 第 一 電 漿 處 理 原 處理該 第 一 埋 入 配 線 頂面 之 製 程 ( g ) 、在 被 施 以 該 還 原 處 理 之 該 第 一 層 間 絕 緣 膜 頂 面 以 及 該 第- 一埋 入 配 線 頂 面 5 藉 由 電 漿 C V D 形成包含矽 的 絕 緣 性 銅擴散 阻 障 膜 之 製 程 y 以 及 ( h ) 、在 該 絕 緣 性 銅 擴 散 阻 障 膜 上 形成 第 二 層 間 絕 緣 膜 之 製 程’ 0 1 3 2 、如 甲 三主 m 專 利 範 圍 第 1 3 1 項 所 述 之 半 導 體 積 體 電 路 裝 置的製 造 方法 其 中 該 刷 子 是 Ρ V A 刷 子 〇 1 3 3 、如 甲 請 專 利 範 圍 第 1 3 1 項 所 述 之 半 導 體 積 體 電 路 裝 置的製 造 方 法 其 中 在 該 第 一 埋 入 配 線 構 槽 內 面 與 該 第 一 埋入配 線 之 間 形成有 導 電 性 銅 擴 散 阻 障 膜 0 1 3 4 、如 串 請 專 利 範 圍 第 1 3 3 項 所 述 之 半 導 體 \isL 積 --------裝-- (請先閱讀背面之注意事項再填寫本頁) 、1T 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -96 - 521373 A8 B8 C8 D8 六、申請專利範圍 31 體電路裝置的製造^7 ^ ^ ^万法’其中該導電性銅擴散阻障膜是藉 由C V D而形成。 13 5如申請專利範圍第1 3 4項所述之半導體積 體電路衣置的製造方法,其中該導電性銅擴散阻障膜是丁 i N膜。 1 3 6、如申請專利範圍第1 3 1項所述之半導體積 體電路裝置的製造方法,其中該第一氣相環境包含氨氣。 1 3 7、如申請專利範圍第1 3 1項所述之半導體積 體電路裝置的製造方法,其中該第一氣相環境包含氨氣。 1 3 8、~種半導體積體電路裝置的製造方法,包含 以下的製程: (a )、在晶圓的第一主面上的第一層間絕緣膜形成 第一埋入配線溝槽之製程; (b )、在該第一埋入配線溝槽外的該第一層間絕緣 膜頂面以及該第一埋入配線溝槽內面,形成導電性銅擴散 阻障膜之製程; (c )、在該導電性銅擴散阻障膜上更以埋入該第一 埋入配線溝槽的方式,形成以銅爲主要成分的第一金屬膜 之製程; (d )、藉由對形成有該第一金屬膜的該昂圓的該第 一主面側施以化學機械硏磨處理,除去該第一埋入配線溝 槽外部的該第一金屬膜以及該導電性銅擴散阻障膜之製 程; . (e )、對被除去該第一埋入配線溝槽外部的該第一 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -97 - -- (請先閱讀背面之注意事項再填寫本頁) 、1T 經濟部智慧財產局員工消費合作社印製 521373 A8 B8 __^____ 六、申請專利範圍 32 --------it裝丨’丨 (請先閱讀背面之注意事項再填寫本頁) 金屬膜之該第一層間絕緣膜頂面以及埋入於該第一埋入配 線溝槽內之第一埋入配線頂面,在具有還原作用的第一氣 相環境中,藉由施以第一電漿處理,還原處理該第一埋入 配線溝槽外部之該第一層間絕緣膜頂面以及該第一埋入配 線的該頂面之製程; (f )、在被施以該還原處理之該第一層間絕緣膜頂 面以及該第一埋入配線頂面,藉由電漿C V D形成包含矽 的絕緣性銅擴散阻障膜之製程;以及 (g )、在該絕緣性銅擴散阻障膜上形成第二層間絕 緣膜之製程。 1 3 9、如申請專利範圍第1 3 8項所述之半導體積 體電路裝置的製造方法’其中g亥導電性銅擴散阻障膜是藉 由c V D法而形成。 1 4 0、如申請專利範圍第1 3 9項所述之半導體積 £ 體電路裝置的製造方法,其中該導電性銅擴散阻障膜是T i N膜。 經濟部智慧財產局員工消費合作社印製 1 4 1、如申請專利範圍第1 3 8項所述之半導體積 體電路裝置的製造方法,其中該第一氣相環境包含氫氣。 1 4 2、如申請專利範圍第1 3 8項所述之半導體積 體電路裝置的製造方法,其中該第一氣相環境包含氨氣。 1 4 3、一種半導體積體電路裝置的製造方法,包含 以下的製程: (a )、在晶圓的第一主面上的第〜層間絕緣膜形成 第一埋入配線溝槽之製程; 本紙張尺度適用中國國家標準(CNS ) A4規格(210 X 297公釐) 521373 A8 B8 C8 D8 々、申請專利範圍 33 (b )、在該第一埋入配線溝槽外的該第一層間絕緣 膜頂面以及該第一埋入配線溝槽內面,形成導電性銅擴散 阻障膜之製程; (C )、在該導電性銅擴散阻障膜上更以埋入該第一 埋入配線溝槽的方式,形成以銅爲主要成分的第一金屬膜 之製程; (d)、藉由對形成有該第一金屬膜的該晶圓的該第 一主面側施以化學機械硏磨處理,除去該第一埋入配線溝 槽外部的該第一金屬膜以及該導電性銅擴散阻障膜之製 程; (e )、對被除去該第一埋入配線溝槽外部的該第一 金屬膜之該第一層間絕緣膜頂面以及埋入於該第一埋入配 線溝槽內之第一埋入配線頂面,在具有還原作用的第一氣 相環境中,藉由施以第一電漿處理,還原處理該第一埋入 配線溝槽外部之該第一層間絕緣膜頂面以及該第一埋入配 線的該頂面之製程; (f )、在被施以該還原處理之該第一層間絕緣膜頂 面以及該第一埋入配線頂面,藉由電漿C V D形成包含矽 的絕緣性銅擴散阻障膜之製程;以及 (g )、在該絕緣性銅擴散阻障膜上形成第二層間絕 緣膜之製程, 此處,該第一層間絕緣膜具有電容率爲3 · 0以下的 下層的氧化矽系絕緣膜以及電容率比它高的上層的氧化矽 膜。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -99 - --------0t, (請先閱讀背面之注意事項再填寫本頁) 、言 -*線 經濟部智慧財產局員工消費合作社印製 521373 A8 B8 C8 D8 夂、申請專利範圍 34 (請先閲讀背面之注意事項再填寫本頁) 1 4 4、如申請專利範圍第1 4 3項所述之半導體積 體電路裝置的製造方法,其中該下層的氧化矽系絕緣膜是 藉由塗佈而形成的絕緣膜。 1 4 5、如申請專利範圍第1 4 3項所述之半導體積 體電路裝置的製造方法,其中該下層的氧化矽系絕緣膜是 有機矽氧烷系的絕緣膜。 1 4 6、如申請專利範圍第1 4 3項所述之半導體積 體電路裝置的製造方法,其中該上層的氧化矽膜是T E〇 S氧化膜。 1 4 7、如申請專利範圍第1 4 3項所述之半導體積 體電路裝置的製造方法,其中該下層的氧化矽系絕緣膜是 半聚矽氧烷系的絕緣膜。 1 4 8、如申請專利範圍第1 4 5項所述之半導體積 體電路裝置的製造方法,其中該下層的氧化砂系絕緣膜是 半聚矽氧烷系的絕緣膜。 經濟部智慧財產局員工消費合作社印製 1 4 9、如申請專利範圍第1 4 4項所述之半導體積 體電路裝置的製造方法,其中該下層的氧化矽系絕緣膜是 有機矽氧烷系的絕緣膜。 1 5 0、如申請專利範圍第1 4 9項所述之半導體積 體電路裝置的製造方法,其中該下層的氧化矽系絕緣膜是 半聚矽氧烷系的絕緣膜。 本紙張尺度適用中國國家襟準(CNS ) A4規格(210X297公釐) -100 -
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI424498B (zh) * 2006-03-31 2014-01-21 Applied Materials Inc 用以改良介電薄膜之階梯覆蓋與圖案負載的方法
TWI506697B (zh) * 2010-10-20 2015-11-01 Siltronic Ag 由單晶矽構成的未經塗覆的半導體晶圓
CN111593323A (zh) * 2019-02-21 2020-08-28 株式会社国际电气 半导体器件的制造方法、衬底处理装置及记录介质

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3645129B2 (ja) * 1999-06-25 2005-05-11 Necエレクトロニクス株式会社 半導体装置の製造方法
JP4554011B2 (ja) * 1999-08-10 2010-09-29 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
JP3805588B2 (ja) * 1999-12-27 2006-08-02 株式会社日立製作所 半導体装置の製造方法
JP2001223269A (ja) * 2000-02-10 2001-08-17 Nec Corp 半導体装置およびその製造方法
JP4041675B2 (ja) * 2000-04-20 2008-01-30 株式会社ルネサステクノロジ 半導体集積回路装置
JP2002110679A (ja) * 2000-09-29 2002-04-12 Hitachi Ltd 半導体集積回路装置の製造方法
US7271489B2 (en) * 2003-10-15 2007-09-18 Megica Corporation Post passivation interconnection schemes on top of the IC chips
TW462085B (en) * 2000-10-26 2001-11-01 United Microelectronics Corp Planarization of organic silicon low dielectric constant material by chemical mechanical polishing
KR100853000B1 (ko) * 2001-03-16 2008-08-19 신에쯔 한도타이 가부시키가이샤 실리콘 웨이퍼 보관용수 및 보관방법
US6787462B2 (en) 2001-03-28 2004-09-07 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device having buried metal wiring
KR100750922B1 (ko) * 2001-04-13 2007-08-22 삼성전자주식회사 배선 및 그 제조 방법과 그 배선을 포함하는 박막트랜지스터 기판 및 그 제조 방법
JP4803625B2 (ja) * 2001-09-04 2011-10-26 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US6949411B1 (en) * 2001-12-27 2005-09-27 Lam Research Corporation Method for post-etch and strip residue removal on coral films
US20030134499A1 (en) 2002-01-15 2003-07-17 International Business Machines Corporation Bilayer HDP CVD / PE CVD cap in advanced BEOL interconnect structures and method thereof
JP3734447B2 (ja) * 2002-01-18 2006-01-11 富士通株式会社 半導体装置の製造方法および半導体装置の製造装置
US6518184B1 (en) * 2002-01-18 2003-02-11 Intel Corporation Enhancement of an interconnect
US6764952B1 (en) * 2002-03-13 2004-07-20 Novellus Systems, Inc. Systems and methods to retard copper diffusion and improve film adhesion for a dielectric barrier on copper
JPWO2003079429A1 (ja) * 2002-03-15 2005-07-21 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JP3989763B2 (ja) * 2002-04-15 2007-10-10 株式会社半導体エネルギー研究所 半導体表示装置
JP2003318151A (ja) 2002-04-19 2003-11-07 Nec Electronics Corp 半導体装置の製造方法
TWI288443B (en) 2002-05-17 2007-10-11 Semiconductor Energy Lab SiN film, semiconductor device, and the manufacturing method thereof
US6909196B2 (en) * 2002-06-21 2005-06-21 Micron Technology, Inc. Method and structures for reduced parasitic capacitance in integrated circuit metallizations
JP4087172B2 (ja) * 2002-07-11 2008-05-21 セイコーインスツル株式会社 半導体装置の製造方法
US7582260B2 (en) * 2002-07-18 2009-09-01 Montana State University Zwitterionic dyes for labeling in proteomic and other biological analyses
JP3974470B2 (ja) * 2002-07-22 2007-09-12 株式会社東芝 半導体装置
CN100352036C (zh) 2002-10-17 2007-11-28 株式会社瑞萨科技 半导体器件及其制造方法
JP2004172576A (ja) * 2002-10-30 2004-06-17 Sony Corp エッチング液、エッチング方法および半導体装置の製造方法
US6790777B2 (en) 2002-11-06 2004-09-14 Texas Instruments Incorporated Method for reducing contamination, copper reduction, and depositing a dielectric layer on a semiconductor device
DE10257682A1 (de) * 2002-12-10 2004-07-08 Infineon Technologies Ag Halbleiterschaltungsanordnung
JP2004304021A (ja) * 2003-03-31 2004-10-28 Ebara Corp 半導体装置の製造方法及び製造装置
JP2004273523A (ja) * 2003-03-05 2004-09-30 Renesas Technology Corp 配線接続構造
JP2004288696A (ja) * 2003-03-19 2004-10-14 Fujitsu Ltd 半導体装置の製造方法
JP4454242B2 (ja) 2003-03-25 2010-04-21 株式会社ルネサステクノロジ 半導体装置およびその製造方法
JP2004356178A (ja) * 2003-05-27 2004-12-16 Oki Electric Ind Co Ltd エッチング方法、及び半導体装置の製造方法
US20040266185A1 (en) * 2003-06-30 2004-12-30 Texas Instruments Incorporated Method for reducing integrated circuit defects
US20050048768A1 (en) * 2003-08-26 2005-03-03 Hiroaki Inoue Apparatus and method for forming interconnects
JPWO2005055305A1 (ja) * 2003-12-04 2007-06-28 東京エレクトロン株式会社 半導体基板導電層表面の清浄化方法
JP2005183814A (ja) 2003-12-22 2005-07-07 Fujitsu Ltd 半導体装置の製造方法
JP4065855B2 (ja) * 2004-01-21 2008-03-26 株式会社日立製作所 生体および化学試料検査装置
US7700477B2 (en) * 2004-02-24 2010-04-20 Panasonic Corporation Method for fabricating semiconductor device
SG157226A1 (en) * 2004-02-24 2009-12-29 Taiwan Semiconductor Mfg A method for improving time dependent dielectric breakdown lifetimes
KR100519801B1 (ko) * 2004-04-26 2005-10-10 삼성전자주식회사 스트레스 완충 스페이서에 의해 둘러싸여진 노드 콘택플러그를 갖는 반도체소자들 및 그 제조방법들
US7829152B2 (en) * 2006-10-05 2010-11-09 Lam Research Corporation Electroless plating method and apparatus
JP4854938B2 (ja) * 2004-07-06 2012-01-18 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7138717B2 (en) 2004-12-01 2006-11-21 International Business Machines Corporation HDP-based ILD capping layer
JP2006179599A (ja) * 2004-12-21 2006-07-06 Toshiba Corp 半導体装置およびその製造方法
US7442114B2 (en) * 2004-12-23 2008-10-28 Lam Research Corporation Methods for silicon electrode assembly etch rate and etch uniformity recovery
KR100628225B1 (ko) * 2004-12-29 2006-09-26 동부일렉트로닉스 주식회사 반도체 소자의 제조방법
KR100640525B1 (ko) * 2004-12-29 2006-10-31 동부일렉트로닉스 주식회사 반도체 소자의 금속 라인 형성 방법
JP4516447B2 (ja) 2005-02-24 2010-08-04 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7368383B2 (en) * 2005-05-24 2008-05-06 Taiwan Semiconductor Manufacturing Co., Ltd. Hillock reduction in copper films
US7414275B2 (en) * 2005-06-24 2008-08-19 International Business Machines Corporation Multi-level interconnections for an integrated circuit chip
DE102005035740A1 (de) * 2005-07-29 2007-02-08 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer isolierenden Barrierenschicht für eine Kupfermetallisierungsschicht
JP4548280B2 (ja) * 2005-08-31 2010-09-22 ソニー株式会社 半導体装置の製造方法
US8039049B2 (en) * 2005-09-30 2011-10-18 Tokyo Electron Limited Treatment of low dielectric constant films using a batch processing system
US20070080455A1 (en) * 2005-10-11 2007-04-12 International Business Machines Corporation Semiconductors and methods of making
DE102005057057B4 (de) * 2005-11-30 2017-01-05 Advanced Micro Devices, Inc. Verfahren zur Herstellung einer isolierenden Deckschicht für eine Kupfermetallisierungsschicht unter Anwendung einer Silanreaktion
JP4637733B2 (ja) * 2005-11-30 2011-02-23 富士通セミコンダクター株式会社 半導体装置およびその製造方法
US7338826B2 (en) * 2005-12-09 2008-03-04 The United States Of America As Represented By The Secretary Of The Navy Silicon nitride passivation with ammonia plasma pretreatment for improving reliability of AlGaN/GaN HEMTs
US7863183B2 (en) 2006-01-18 2011-01-04 International Business Machines Corporation Method for fabricating last level copper-to-C4 connection with interfacial cap structure
JP4535505B2 (ja) * 2006-02-10 2010-09-01 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US20070218214A1 (en) * 2006-03-14 2007-09-20 Kuo-Chih Lai Method of improving adhesion property of dielectric layer and interconnect process
US8193087B2 (en) 2006-05-18 2012-06-05 Taiwan Semiconductor Manufacturing Co., Ltd. Process for improving copper line cap formation
JP2007005840A (ja) * 2006-10-16 2007-01-11 Renesas Technology Corp 半導体集積回路装置の製造方法
US7720562B2 (en) * 2006-11-08 2010-05-18 Ebara Corporation Polishing method and polishing apparatus
US7750470B2 (en) * 2007-02-08 2010-07-06 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for planarization of dielectric layer around metal patterns for optical efficiency enhancement
JP2008218921A (ja) * 2007-03-07 2008-09-18 Nec Electronics Corp 位置ずれ量の測定用パターンおよび測定方法、ならびに半導体装置
JP4411331B2 (ja) * 2007-03-19 2010-02-10 信越化学工業株式会社 磁気記録媒体用シリコン基板およびその製造方法
JP2009204393A (ja) 2008-02-27 2009-09-10 Renesas Technology Corp プローブカード、プローブカードの製造方法、半導体検査装置および半導体装置の製造方法
US8334204B2 (en) 2008-07-24 2012-12-18 Tokyo Electron Limited Semiconductor device and manufacturing method therefor
US8105937B2 (en) * 2008-08-13 2012-01-31 International Business Machines Corporation Conformal adhesion promoter liner for metal interconnects
JP2010098195A (ja) * 2008-10-17 2010-04-30 Hitachi Cable Ltd 配線構造及び配線構造の製造方法
US8552563B2 (en) 2009-04-07 2013-10-08 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional semiconductor architecture
JP5548396B2 (ja) * 2009-06-12 2014-07-16 三菱マテリアル株式会社 薄膜トランジスタ用配線層構造及びその製造方法
KR101559958B1 (ko) * 2009-12-18 2015-10-13 삼성전자주식회사 3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원 반도체 장치
KR102014876B1 (ko) * 2011-07-08 2019-08-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US8525339B2 (en) 2011-07-27 2013-09-03 International Business Machines Corporation Hybrid copper interconnect structure and method of fabricating same
JP5387627B2 (ja) * 2011-07-28 2014-01-15 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US20140230170A1 (en) * 2011-09-26 2014-08-21 Entegris, Inc. Post-cmp cleaning apparatus and method
JP2013105753A (ja) * 2011-11-10 2013-05-30 Toshiba Corp 半導体装置の製造方法
US9147584B2 (en) * 2011-11-16 2015-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Rotating curing
JP5870833B2 (ja) * 2012-04-24 2016-03-01 富士通セミコンダクター株式会社 半導体装置の製造方法
US8841208B2 (en) 2012-07-18 2014-09-23 International Business Machines Corporation Method of forming vertical electronic fuse interconnect structures including a conductive cap
JP2014027012A (ja) * 2012-07-24 2014-02-06 Toshiba Corp 半導体装置の製造方法および半導体装置の製造装置
WO2014026287A1 (en) * 2012-08-14 2014-02-20 Powerdisc Development Corporation Ltd. Fuel cell components, stacks and modular fuel cell systems
US9312203B2 (en) 2013-01-02 2016-04-12 Globalfoundries Inc. Dual damascene structure with liner
US8859419B2 (en) 2013-02-01 2014-10-14 Globalfoundries Inc. Methods of forming copper-based nitride liner/passivation layers for conductive copper structures and the resulting device
US8753975B1 (en) 2013-02-01 2014-06-17 Globalfoundries Inc. Methods of forming conductive copper-based structures using a copper-based nitride seed layer without a barrier layer and the resulting device
JP2016149486A (ja) * 2015-02-13 2016-08-18 東京エレクトロン株式会社 絶縁膜の成膜方法及び半導体デバイスの製造方法
US10510688B2 (en) * 2015-10-26 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Via rail solution for high power electromigration
CN107026113B (zh) 2016-02-02 2020-03-31 中芯国际集成电路制造(上海)有限公司 半导体装置的制造方法和系统
US9824893B1 (en) 2016-06-28 2017-11-21 Lam Research Corporation Tin oxide thin film spacers in semiconductor device manufacturing
KR20180093798A (ko) 2017-02-13 2018-08-22 램 리써치 코포레이션 에어 갭들을 생성하는 방법
US10546748B2 (en) 2017-02-17 2020-01-28 Lam Research Corporation Tin oxide films in semiconductor device manufacturing
CN113675081A (zh) 2018-01-30 2021-11-19 朗姆研究公司 在图案化中的氧化锡心轴
CN111886689A (zh) 2018-03-19 2020-11-03 朗姆研究公司 无倒角通孔集成方案
JP7320085B2 (ja) 2019-06-27 2023-08-02 ラム リサーチ コーポレーション 交互のエッチングプロセスおよび不動態化プロセス
US11089673B2 (en) * 2019-07-19 2021-08-10 Raytheon Company Wall for isolation enhancement
KR20220117385A (ko) * 2021-02-15 2022-08-24 삼성전자주식회사 반도체 소자 및 이의 제조 방법

Family Cites Families (75)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3837929A (en) * 1970-08-28 1974-09-24 Olin Corp Method of producing tarnish resistant copper and copper alloys and products thereof
DE3782904T2 (de) * 1986-09-17 1993-04-08 Fujitsu Ltd Verfahren zur ausbildung einer kupfer enthaltenden metallisierungsschicht auf der oberflaeche eines halbleiterbauelementes.
US5130274A (en) 1991-04-05 1992-07-14 International Business Machines Corporation Copper alloy metallurgies for VLSI interconnection structures
JPH04354133A (ja) * 1991-05-31 1992-12-08 Sony Corp 銅配線の形成方法
US6146135A (en) * 1991-08-19 2000-11-14 Tadahiro Ohmi Oxide film forming method
JPH0547735A (ja) 1991-08-20 1993-02-26 Tadahiro Omi 洗浄装置
US5244534A (en) * 1992-01-24 1993-09-14 Micron Technology, Inc. Two-step chemical mechanical polishing process for producing flush and protruding tungsten plugs
JP3072807B2 (ja) 1992-07-15 2000-08-07 日本電信電話株式会社 半導体装置の製造方法
JP3156886B2 (ja) 1993-01-26 2001-04-16 日本電信電話株式会社 半導体装置の製造方法
JP3103241B2 (ja) 1993-03-26 2000-10-30 川崎製鉄株式会社 半導体装置の製造方法
US5391517A (en) * 1993-09-13 1995-02-21 Motorola Inc. Process for forming copper interconnect structure
US5395801A (en) * 1993-09-29 1995-03-07 Micron Semiconductor, Inc. Chemical-mechanical polishing processes of planarizing insulating layers
JP3326642B2 (ja) 1993-11-09 2002-09-24 ソニー株式会社 基板の研磨後処理方法およびこれに用いる研磨装置
US5447887A (en) * 1994-04-01 1995-09-05 Motorola, Inc. Method for capping copper in semiconductor devices
US5837929A (en) * 1994-07-05 1998-11-17 Mantron, Inc. Microelectronic thermoelectric device and systems incorporating such device
JP3397501B2 (ja) 1994-07-12 2003-04-14 株式会社東芝 研磨剤および研磨方法
JP2701751B2 (ja) * 1994-08-30 1998-01-21 日本電気株式会社 半導体装置の製造方法
JPH0982798A (ja) 1995-09-12 1997-03-28 Toshiba Corp 半導体装置およびその製造方法
US5744376A (en) * 1996-04-08 1998-04-28 Chartered Semiconductor Manufacturing Pte, Ltd Method of manufacturing copper interconnect with top barrier layer
JP3282496B2 (ja) 1996-05-17 2002-05-13 松下電器産業株式会社 半導体装置の製造方法
US5677244A (en) * 1996-05-20 1997-10-14 Motorola, Inc. Method of alloying an interconnect structure with copper
US5814557A (en) * 1996-05-20 1998-09-29 Motorola, Inc. Method of forming an interconnect structure
US5875507A (en) 1996-07-15 1999-03-02 Oliver Design, Inc. Wafer cleaning apparatus
US5693563A (en) * 1996-07-15 1997-12-02 Chartered Semiconductor Manufacturing Pte Ltd. Etch stop for copper damascene process
JP4202424B2 (ja) 1996-07-25 2008-12-24 イーケイシー テクノロジー インコーポレイテッド 化学機械研磨組成物及び化学機械研磨方法
JPH1056014A (ja) 1996-08-12 1998-02-24 Sony Corp 基板処理方法
US5932486A (en) 1996-08-16 1999-08-03 Rodel, Inc. Apparatus and methods for recirculating chemical-mechanical polishing of semiconductor wafers
US5972792A (en) 1996-10-18 1999-10-26 Micron Technology, Inc. Method for chemical-mechanical planarization of a substrate on a fixed-abrasive polishing pad
US5818110A (en) * 1996-11-22 1998-10-06 International Business Machines Corporation Integrated circuit chip wiring structure with crossover capability and method of manufacturing the same
JP3150095B2 (ja) * 1996-12-12 2001-03-26 日本電気株式会社 多層配線構造の製造方法
JP3160545B2 (ja) 1997-01-28 2001-04-25 松下電器産業株式会社 埋め込み配線の形成方法
US6048789A (en) * 1997-02-27 2000-04-11 Vlsi Technology, Inc. IC interconnect formation with chemical-mechanical polishing and silica etching with solution of nitric and hydrofluoric acids
US6191007B1 (en) * 1997-04-28 2001-02-20 Denso Corporation Method for manufacturing a semiconductor substrate
JPH1116912A (ja) * 1997-06-25 1999-01-22 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置の製造装置
JP3463979B2 (ja) * 1997-07-08 2003-11-05 富士通株式会社 半導体装置の製造方法
US6171957B1 (en) * 1997-07-16 2001-01-09 Mitsubishi Denki Kabushiki Kaisha Manufacturing method of semiconductor device having high pressure reflow process
US6068879A (en) * 1997-08-26 2000-05-30 Lsi Logic Corporation Use of corrosion inhibiting compounds to inhibit corrosion of metal plugs in chemical-mechanical polishing
US6043153A (en) * 1997-09-25 2000-03-28 Advanced Micro Devices, Inc. Method for reducing electromigration in a copper interconnect
JP3371775B2 (ja) * 1997-10-31 2003-01-27 株式会社日立製作所 研磨方法
US6153043A (en) * 1998-02-06 2000-11-28 International Business Machines Corporation Elimination of photo-induced electrochemical dissolution in chemical mechanical polishing
JPH11251317A (ja) 1998-03-04 1999-09-17 Hitachi Ltd 半導体装置の製造方法および製造装置
US6174810B1 (en) * 1998-04-06 2001-01-16 Motorola, Inc. Copper interconnect structure and method of formation
US6016000A (en) * 1998-04-22 2000-01-18 Cvc, Inc. Ultra high-speed chip semiconductor integrated circuit interconnect structure and fabrication method using free-space dielectrics
US6181012B1 (en) * 1998-04-27 2001-01-30 International Business Machines Corporation Copper interconnection structure incorporating a metal seed layer
JP2000012543A (ja) 1998-06-23 2000-01-14 Hitachi Ltd 半導体集積回路装置の製造方法
US6165894A (en) * 1998-07-09 2000-12-26 Advanced Micro Devices, Inc. Method of reliably capping copper interconnects
US6211084B1 (en) * 1998-07-09 2001-04-03 Advanced Micro Devices, Inc. Method of forming reliable copper interconnects
JP2000040679A (ja) * 1998-07-24 2000-02-08 Hitachi Ltd 半導体集積回路装置の製造方法
JP3248492B2 (ja) * 1998-08-14 2002-01-21 日本電気株式会社 半導体装置及びその製造方法
JP4095731B2 (ja) * 1998-11-09 2008-06-04 株式会社ルネサステクノロジ 半導体装置の製造方法及び半導体装置
US6355571B1 (en) * 1998-11-17 2002-03-12 Applied Materials, Inc. Method and apparatus for reducing copper oxidation and contamination in a semiconductor device
US6515343B1 (en) * 1998-11-19 2003-02-04 Quicklogic Corporation Metal-to-metal antifuse with non-conductive diffusion barrier
US6083840A (en) * 1998-11-25 2000-07-04 Arch Specialty Chemicals, Inc. Slurry compositions and method for the chemical-mechanical polishing of copper and copper alloys
US6596637B1 (en) * 1998-12-07 2003-07-22 Advanced Micro Devices, Inc. Chemically preventing Cu dendrite formation and growth by immersion
US6242349B1 (en) * 1998-12-09 2001-06-05 Advanced Micro Devices, Inc. Method of forming copper/copper alloy interconnection with reduced electromigration
US6153523A (en) 1998-12-09 2000-11-28 Advanced Micro Devices, Inc. Method of forming high density capping layers for copper interconnects with improved adhesion
JP2000183000A (ja) 1998-12-14 2000-06-30 Fujitsu Ltd 半導体装置の製造方法、製造装置及び検査装置
US6271595B1 (en) * 1999-01-14 2001-08-07 International Business Machines Corporation Method for improving adhesion to copper
JP3974284B2 (ja) * 1999-03-18 2007-09-12 株式会社東芝 半導体装置の製造方法
JP2000277612A (ja) 1999-03-29 2000-10-06 Nec Corp 半導体装置の製造方法
US20020000665A1 (en) * 1999-04-05 2002-01-03 Alexander L. Barr Semiconductor device conductive bump and interconnect barrier
JP4083342B2 (ja) 1999-04-09 2008-04-30 株式会社トクヤマ 研磨方法
JP2000306873A (ja) 1999-04-20 2000-11-02 Tokuyama Corp 研磨方法
JP2000315666A (ja) * 1999-04-28 2000-11-14 Hitachi Ltd 半導体集積回路装置の製造方法
JP3099002B1 (ja) 1999-06-25 2000-10-16 茂徳科技股▲ふん▼有限公司 2段階化学機械研磨方法
US6159857A (en) * 1999-07-08 2000-12-12 Taiwan Semiconductor Manufacturing Company Robust post Cu-CMP IMD process
JP4156137B2 (ja) 1999-07-19 2008-09-24 株式会社トクヤマ 金属膜用研磨剤
US6521532B1 (en) * 1999-07-22 2003-02-18 James A. Cunningham Method for making integrated circuit including interconnects with enhanced electromigration resistance
JP4554011B2 (ja) * 1999-08-10 2010-09-29 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
US6136680A (en) * 2000-01-21 2000-10-24 Taiwan Semiconductor Manufacturing Company Methods to improve copper-fluorinated silica glass interconnects
US6207552B1 (en) * 2000-02-01 2001-03-27 Advanced Micro Devices, Inc. Forming and filling a recess in interconnect for encapsulation to minimize electromigration
JP2001291720A (ja) * 2000-04-05 2001-10-19 Hitachi Ltd 半導体集積回路装置および半導体集積回路装置の製造方法
JP2002110679A (ja) * 2000-09-29 2002-04-12 Hitachi Ltd 半導体集積回路装置の製造方法
JP4535629B2 (ja) * 2001-02-21 2010-09-01 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP3668694B2 (ja) 2001-03-19 2005-07-06 株式会社日立製作所 半導体装置の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI424498B (zh) * 2006-03-31 2014-01-21 Applied Materials Inc 用以改良介電薄膜之階梯覆蓋與圖案負載的方法
TWI506697B (zh) * 2010-10-20 2015-11-01 Siltronic Ag 由單晶矽構成的未經塗覆的半導體晶圓
CN111593323A (zh) * 2019-02-21 2020-08-28 株式会社国际电气 半导体器件的制造方法、衬底处理装置及记录介质
CN111593323B (zh) * 2019-02-21 2023-12-01 株式会社国际电气 半导体器件的制造方法、衬底处理装置及记录介质

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