JPH11251317A - 半導体装置の製造方法および製造装置 - Google Patents
半導体装置の製造方法および製造装置Info
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- JPH11251317A JPH11251317A JP5179298A JP5179298A JPH11251317A JP H11251317 A JPH11251317 A JP H11251317A JP 5179298 A JP5179298 A JP 5179298A JP 5179298 A JP5179298 A JP 5179298A JP H11251317 A JPH11251317 A JP H11251317A
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Abstract
(57)【要約】
【課題】電気抵抗が低く、各種特性が優れた半導体装置
用配線をプロセス上の大きな負担なしに形成できる微細
配線の製造方法を提供する。 【解決手段】半導体の接合部への光照射を防ぐことによ
り、腐食等、起電力発生による異常反応を抑制する。
用配線をプロセス上の大きな負担なしに形成できる微細
配線の製造方法を提供する。 【解決手段】半導体の接合部への光照射を防ぐことによ
り、腐食等、起電力発生による異常反応を抑制する。
Description
【０００１】
【発明の属する技術分野】本発明は電子装置の製造方法
に関し、微細で高信頼性の配線、特に半導体装置用の配
線の製造方法および製造装置に関する。
に関し、微細で高信頼性の配線、特に半導体装置用の配
線の製造方法および製造装置に関する。
【０００２】
【従来の技術】周知のように、半導体装置の集積密度の
向上および高性能化のために、素子自体の微細化と同時
に素子間を接続する配線の微細化が推し進められてい
る。このような配線の微細化に伴い、製造工程で配線に
生じる欠損，欠陥の許容サイズもどんどん小さくなって
いる。
向上および高性能化のために、素子自体の微細化と同時
に素子間を接続する配線の微細化が推し進められてい
る。このような配線の微細化に伴い、製造工程で配線に
生じる欠損，欠陥の許容サイズもどんどん小さくなって
いる。
【０００３】これに対応するために、高精度のパターン
形成と配線の微細加工技術（端的にはドライエッチング
技術）の高度化が求められている。エッチング後、減圧
室内で塩素等、腐食性のガスを含むレジスト等を除去す
ることで腐食等による欠陥の発生成長を抑制している。
その他の工程ではこのような点に注意した特別な処理は
現状では行われていない。
形成と配線の微細加工技術（端的にはドライエッチング
技術）の高度化が求められている。エッチング後、減圧
室内で塩素等、腐食性のガスを含むレジスト等を除去す
ることで腐食等による欠陥の発生成長を抑制している。
その他の工程ではこのような点に注意した特別な処理は
現状では行われていない。
【０００４】
【発明が解決しようとする課題】しかし、上記従来技術
だけで今後の微細化に十分対応することは難しい。特に
薬液中で配線金属が露出した半導体基板を処理する際、
従来は無視できたＰＮ接合の光起電力による腐食，反応
の不均一等が発生することが筆者らの検討により判明し
た。これは、配線電極を所望の微細形状にできないこと
を意味する。本発明の目的はこのような不都合を除き、
微細で高信頼性の電極配線の製造方法を提供することに
ある。
だけで今後の微細化に十分対応することは難しい。特に
薬液中で配線金属が露出した半導体基板を処理する際、
従来は無視できたＰＮ接合の光起電力による腐食，反応
の不均一等が発生することが筆者らの検討により判明し
た。これは、配線電極を所望の微細形状にできないこと
を意味する。本発明の目的はこのような不都合を除き、
微細で高信頼性の電極配線の製造方法を提供することに
ある。
【０００５】
【課題を解決するための手段】導電性の薬液中で基板を
処理する際、基板表面のＰＮ接合部に光が照射されない
ようにすることが基本である。基板の有無の検出や膜厚
検査等、光を用いる場合はチップや基板周辺部等に設け
たＰＮ接合のない領域で行うか、もしくは短時間化等に
より光量を減らすことにより達成される。
処理する際、基板表面のＰＮ接合部に光が照射されない
ようにすることが基本である。基板の有無の検出や膜厚
検査等、光を用いる場合はチップや基板周辺部等に設け
たＰＮ接合のない領域で行うか、もしくは短時間化等に
より光量を減らすことにより達成される。
【０００６】
【発明の実施の形態】本発明の半導体装置の製造方法
は、半導体のＰＮ接合のＰまたはＮに接続するか、もし
くはＰとＮとを接続するように形成され、かつ基板表面
に露出した状態の電極配線を有する基板が導電性の薬液
中で基板を処理する工程すべてで有効である。たとえば
次に挙げる工程が対象となる。
は、半導体のＰＮ接合のＰまたはＮに接続するか、もし
くはＰとＮとを接続するように形成され、かつ基板表面
に露出した状態の電極配線を有する基板が導電性の薬液
中で基板を処理する工程すべてで有効である。たとえば
次に挙げる工程が対象となる。
【０００７】１）プラグ電極の形成工程 接続孔を充填し、さらに絶縁膜上に形成されているＷ,
Ａｌ,Ｃｕ等の金属を接続孔内だけ残し、不要な部分を
除去する工程である。不要な部分の除去をＣＭＰ法で処
理する場合はＣＭＰ工程とそれに引き続く後洗浄等の工
程が対象である。不要な部分をドライエッチング法で除
去する場合は後洗浄等の工程が対象である。
Ａｌ,Ｃｕ等の金属を接続孔内だけ残し、不要な部分を
除去する工程である。不要な部分の除去をＣＭＰ法で処
理する場合はＣＭＰ工程とそれに引き続く後洗浄等の工
程が対象である。不要な部分をドライエッチング法で除
去する場合は後洗浄等の工程が対象である。
【０００８】２）ダマシン配線（埋め込み配線）の形成
工程 配線溝を埋め込みさらに絶縁膜上に形成されているＷ,
Ａｌ,Ｃｕ等の金属を配線溝内だけ残し、不要な部分を
除去する工程である。不要な部分の除去はＣＭＰ法で処
理する。ＣＭＰ工程とそれに引き続く後洗浄等の工程が
対象である。
工程 配線溝を埋め込みさらに絶縁膜上に形成されているＷ,
Ａｌ,Ｃｕ等の金属を配線溝内だけ残し、不要な部分を
除去する工程である。不要な部分の除去はＣＭＰ法で処
理する。ＣＭＰ工程とそれに引き続く後洗浄等の工程が
対象である。
【０００９】３）ドライエッチによる配線の形成工程 基板表面全面に形成されているＷ，Ａｌ，Ｃｕ等の金属
をレジスト等をマスクにして配線部だけ残し、不要な部
分をエッチングで除去する工程である。後洗浄等の工程
が対象である。
をレジスト等をマスクにして配線部だけ残し、不要な部
分をエッチングで除去する工程である。後洗浄等の工程
が対象である。
【００１０】４）ドライエッチによるダマシン用配線溝
もしくは層間接続孔形成後の洗浄工程 基板表面全面に形成されている絶縁膜をレジスト等をマ
スクにして配線溝もしくは層間接続孔となる部分をエッ
チングし、下層のプラグ金属が溝の底に、または下層配
線が層間接続孔の底に露出した後の洗浄等の工程が対象
である。
もしくは層間接続孔形成後の洗浄工程 基板表面全面に形成されている絶縁膜をレジスト等をマ
スクにして配線溝もしくは層間接続孔となる部分をエッ
チングし、下層のプラグ金属が溝の底に、または下層配
線が層間接続孔の底に露出した後の洗浄等の工程が対象
である。
【００１１】５）スパッタ等ＰＶＤ(Physical Vapor De
position，物理的蒸着）によるＷ，Ａｌ，Ｃｕ等の金属
膜形成前の洗浄工程 上記４）の工程に引き続き金属膜を形成する前処理とし
て、下層のプラグ金属が溝の底に、または下層配線が層
間接続孔の底に露出している状態での洗浄等の工程が対
象である。
position，物理的蒸着）によるＷ，Ａｌ，Ｃｕ等の金属
膜形成前の洗浄工程 上記４）の工程に引き続き金属膜を形成する前処理とし
て、下層のプラグ金属が溝の底に、または下層配線が層
間接続孔の底に露出している状態での洗浄等の工程が対
象である。
【００１２】６）メッキによるＣｕ等の金属膜形成工程
および前処理工程 上記４）の工程に引き続き金属膜を形成する前処理とし
て、下層のプラグ金属が溝の底に、または下層配線が層
間接続孔の底に露出している状態での洗浄等の工程、お
よびそれに引き続いて行われるメッキ工程自身が対象で
ある。
および前処理工程 上記４）の工程に引き続き金属膜を形成する前処理とし
て、下層のプラグ金属が溝の底に、または下層配線が層
間接続孔の底に露出している状態での洗浄等の工程、お
よびそれに引き続いて行われるメッキ工程自身が対象で
ある。
【００１３】このように多くの工程が対象になるが、そ
の中で代表的なものについて実施例を挙げて説明する。
の中で代表的なものについて実施例を挙げて説明する。
【００１４】＜実施例１＞図１は本発明の第１の実施例
の一つを示す工程図である。プロセス自体は従来のＷ研
磨プロセスと同じである。半導体基板を次のように処理
した。基板表面には素子が形成されており層間を接続す
るためのＷプラグをＣＭＰによって形成する工程であ
る。従来と違うのは次の２点である。
の一つを示す工程図である。プロセス自体は従来のＷ研
磨プロセスと同じである。半導体基板を次のように処理
した。基板表面には素子が形成されており層間を接続す
るためのＷプラグをＣＭＰによって形成する工程であ
る。従来と違うのは次の２点である。
【００１５】１）基板装着から研磨が完了して基板を乾
燥するまで、純水も含めて薬液に浸漬されている間は光
が基板表面に入射しないよう基板が滞在する場所と移動
する通路を遮光した。
燥するまで、純水も含めて薬液に浸漬されている間は光
が基板表面に入射しないよう基板が滞在する場所と移動
する通路を遮光した。
【００１６】２）研磨が適正に行われたかどうか研磨の
終点を判定するために研磨量を測定する工程がある。従
来は基板全面もしくは基板内の場所を特定せず光を当て
てＷの有無を判定、もしくは下地絶縁膜の厚さ等を測定
していた。本発明では、測定のための光は基板周辺部の
測定専用領域のみに当たるように制限した光学系に変え
た。散乱光が基板に入射するのも極力減らすために、装
置内壁面を鏡面でなく起伏のある荒れた表面の材質で覆
った。この目的には測定を短時間化もしくは測定光を弱
くして光照射量を減らすことでも対応できる。
終点を判定するために研磨量を測定する工程がある。従
来は基板全面もしくは基板内の場所を特定せず光を当て
てＷの有無を判定、もしくは下地絶縁膜の厚さ等を測定
していた。本発明では、測定のための光は基板周辺部の
測定専用領域のみに当たるように制限した光学系に変え
た。散乱光が基板に入射するのも極力減らすために、装
置内壁面を鏡面でなく起伏のある荒れた表面の材質で覆
った。この目的には測定を短時間化もしくは測定光を弱
くして光照射量を減らすことでも対応できる。
【００１７】このようにして形成したＷプラグの形状
と、さらにプラグ上に配線を形成して測定した試験パタ
ーンの導通歩留まりとを図２に示す。比較のため、従来
と同様の処理をしたものについても結果を示した。
と、さらにプラグ上に配線を形成して測定した試験パタ
ーンの導通歩留まりとを図２に示す。比較のため、従来
と同様の処理をしたものについても結果を示した。
【００１８】図（ａ）は本発明の処理法で形成したＷプ
ラグの断面図である。ＣＭＰ法により絶縁膜表面まで研
磨された所望の形状が得られている。１３は拡散層等に
接続している配線、１２はシリコン酸化膜もしくは窒化
膜等の絶縁膜、１１が正常に研磨されたＷプラグであ
る。
ラグの断面図である。ＣＭＰ法により絶縁膜表面まで研
磨された所望の形状が得られている。１３は拡散層等に
接続している配線、１２はシリコン酸化膜もしくは窒化
膜等の絶縁膜、１１が正常に研磨されたＷプラグであ
る。
【００１９】図（ｂ）は従来法の光の照射がある状態で
処理したもので、半導体基板のＰ型拡散層に接続されて
いるプラグは腐食によると思われる欠損１４が生じてい
る。
処理したもので、半導体基板のＰ型拡散層に接続されて
いるプラグは腐食によると思われる欠損１４が生じてい
る。
【００２０】図（ｃ）と（ｄ）は（ａ）と（ｂ）に対応
する平面観察図である。（ｃ）が正常、（ｄ）が欠損の
ある状態を示している。
する平面観察図である。（ｃ）が正常、（ｄ）が欠損の
ある状態を示している。
【００２１】図（ｅ）はこのようにして形成したＷプラ
グ上に配線を形成し、１０万個のプラグを直列接続した
パターンで測定した導通（正常抵抗）歩留まりである。
接続孔径が大きいものについてはほぼ１００％の歩留ま
りが得られているが、孔径０.２ ミクロン以下になると
従来方法では顕著に歩留まりが低下する。本発明の方法
を用いるとこのパターンでは０.１ ミクロン径近くまで
高い歩留まりが得られた。
グ上に配線を形成し、１０万個のプラグを直列接続した
パターンで測定した導通（正常抵抗）歩留まりである。
接続孔径が大きいものについてはほぼ１００％の歩留ま
りが得られているが、孔径０.２ ミクロン以下になると
従来方法では顕著に歩留まりが低下する。本発明の方法
を用いるとこのパターンでは０.１ ミクロン径近くまで
高い歩留まりが得られた。
【００２２】本実施例では、Ｗプラグを形成する研磨工
程を示したが、Ｗだけでなく、ＣｕやＡｌ合金，ＴｉＮ
等の導電性化合物でプラグを形成する場合も本発明の方
法により同様の目的を達成できることはいうまでもな
い。
程を示したが、Ｗだけでなく、ＣｕやＡｌ合金，ＴｉＮ
等の導電性化合物でプラグを形成する場合も本発明の方
法により同様の目的を達成できることはいうまでもな
い。
【００２３】＜実施例２＞図３は本発明の第２の実施例
を示す工程図である。上記実施例１では上下層の配線を
接続するプラグについて説明した。本実施例では、同様
の研磨法で配線を形成する場合について説明する。図３
はＣｕダマシン配線形成の工程図である。プロセス自体
は従来のＣｕダマシンプロセスと同じである。半導体基
板を次のように処理した。基板表面には素子が形成され
ており層間を接続するためのＷプラグが実施例１の工程
によって形成されている。この上層にＣｕ配線をＣＭＰ
を用いて形成する工程である。従来と違うのは次の２点
である。
を示す工程図である。上記実施例１では上下層の配線を
接続するプラグについて説明した。本実施例では、同様
の研磨法で配線を形成する場合について説明する。図３
はＣｕダマシン配線形成の工程図である。プロセス自体
は従来のＣｕダマシンプロセスと同じである。半導体基
板を次のように処理した。基板表面には素子が形成され
ており層間を接続するためのＷプラグが実施例１の工程
によって形成されている。この上層にＣｕ配線をＣＭＰ
を用いて形成する工程である。従来と違うのは次の２点
である。
【００２４】１）基板装着から研磨が完了して基板を乾
燥するまで、純水も含めて薬液に浸漬されている間は光
が基板表面に入射しないよう基板が滞在する場所と移動
する通路を遮光した。
燥するまで、純水も含めて薬液に浸漬されている間は光
が基板表面に入射しないよう基板が滞在する場所と移動
する通路を遮光した。
【００２５】２）研磨が適正に行われたかどうか研磨の
終点を判定するために研磨量を測定する工程がある。従
来は基板全面もしくは基板内の場所を特定せず光を当て
てＣｕ／ＴｉＮ層の有無を判定、もしくは下地絶縁膜の
厚さ等を測定していた。本発明では、測定のための光は
基板周辺部の測定専用領域のみに当たるように制限した
光学系に変えた。散乱光が基板に入射するのも極力減ら
すために、装置内壁面を鏡面でなく起伏のある荒れた表
面の材質で覆った。この目的には測定を短時間化もしく
は測定光を弱くして光照射量を減らすことでも対応でき
る。
終点を判定するために研磨量を測定する工程がある。従
来は基板全面もしくは基板内の場所を特定せず光を当て
てＣｕ／ＴｉＮ層の有無を判定、もしくは下地絶縁膜の
厚さ等を測定していた。本発明では、測定のための光は
基板周辺部の測定専用領域のみに当たるように制限した
光学系に変えた。散乱光が基板に入射するのも極力減ら
すために、装置内壁面を鏡面でなく起伏のある荒れた表
面の材質で覆った。この目的には測定を短時間化もしく
は測定光を弱くして光照射量を減らすことでも対応でき
る。
【００２６】このようにして形成したＣｕ配線の形状
と、さらにプラグ上に配線を形成して測定した試験パタ
ーンの導通歩留まりとを図４に示す。比較のため、従来
と同様の処理をしたものについても結果を示した。
と、さらにプラグ上に配線を形成して測定した試験パタ
ーンの導通歩留まりとを図４に示す。比較のため、従来
と同様の処理をしたものについても結果を示した。
【００２７】図（ａ）は本発明の処理法で形成したＣｕ
配線の断面図である。ＣＭＰ法により絶縁膜表面まで研
磨された所望の形状が得られている。１３は拡散層等に
接続している配線、１２はシリコン酸化膜もしくは窒化
膜等の絶縁膜、１１が正常に研磨されたＷプラグ、２１
はＴｉＮバリア、２２は正常に研磨されたＣｕ配線であ
る。
配線の断面図である。ＣＭＰ法により絶縁膜表面まで研
磨された所望の形状が得られている。１３は拡散層等に
接続している配線、１２はシリコン酸化膜もしくは窒化
膜等の絶縁膜、１１が正常に研磨されたＷプラグ、２１
はＴｉＮバリア、２２は正常に研磨されたＣｕ配線であ
る。
【００２８】図（ｂ）は従来法の光の照射がある状態で
処理したもので、半導体基板のＰ型拡散層に接続されて
いるプラグは腐食によると思われるＣｕ欠損２４が生じ
ている。
処理したもので、半導体基板のＰ型拡散層に接続されて
いるプラグは腐食によると思われるＣｕ欠損２４が生じ
ている。
【００２９】図（ｃ）はこのようにしてＣｕ配線を形成
し、長さ１mmのパターンで測定した配線抵抗である。配
線幅が広いものについてはＴｉＮの厚さを考慮するとほ
ぼバルクＣｕの比抵抗値（１.７ｍΩcm）が得られてい
るが、幅０.２ミクロン以下になると従来方法では顕著
に配線抵抗が増加する。これは配線の一部に欠損が生じ
たためである。本発明の方法を用いるとこのパターンで
は０.１ ミクロン幅近くまで低抵抗のＣｕ配線が得られ
た。
し、長さ１mmのパターンで測定した配線抵抗である。配
線幅が広いものについてはＴｉＮの厚さを考慮するとほ
ぼバルクＣｕの比抵抗値（１.７ｍΩcm）が得られてい
るが、幅０.２ミクロン以下になると従来方法では顕著
に配線抵抗が増加する。これは配線の一部に欠損が生じ
たためである。本発明の方法を用いるとこのパターンで
は０.１ ミクロン幅近くまで低抵抗のＣｕ配線が得られ
た。
【００３０】本実施例では、Ｃｕ配線を形成する研磨工
程を示したが、Ｃｕだけでなく、ＷやＡｌ合金，ＴｉＮ
等の導電性化合物で配線を形成する場合も本発明の方法
により同様の目的を達成できることはいうまでもない。
程を示したが、Ｃｕだけでなく、ＷやＡｌ合金，ＴｉＮ
等の導電性化合物で配線を形成する場合も本発明の方法
により同様の目的を達成できることはいうまでもない。
【００３１】＜実施例３＞上記実施例１および２ではＣ
ＭＰを用いたダマシン法（溝外の金属などを除去して、
溝内のみに金属などを残す方法）によってプラグと配線
を形成したが、本実施例では上記溝内への導電体材料の
充填と平坦化の工程は行わず、ドライエッチングによっ
て配線を形成した例を示す。
ＭＰを用いたダマシン法（溝外の金属などを除去して、
溝内のみに金属などを残す方法）によってプラグと配線
を形成したが、本実施例では上記溝内への導電体材料の
充填と平坦化の工程は行わず、ドライエッチングによっ
て配線を形成した例を示す。
【００３２】図５は本発明の第３の実施例を示す工程図
である。プロセス自体は従来の配線ドライエッチングプ
ロセスと同じである。半導体基板を次のように処理し
た。基板表面には素子が形成されており層間を接続する
ためのＷプラグが実施例１の工程によって形成されてい
る。この上層にＡｌ配線をドライエッチングを用いて形
成する工程である。
である。プロセス自体は従来の配線ドライエッチングプ
ロセスと同じである。半導体基板を次のように処理し
た。基板表面には素子が形成されており層間を接続する
ためのＷプラグが実施例１の工程によって形成されてい
る。この上層にＡｌ配線をドライエッチングを用いて形
成する工程である。
【００３３】図６に示すように、ＴｉＮ層３１，Ａｌ層
３２，ＴｉＮ層３３を積層して形成した後、通常のフォ
トエッチング工程でレジストマスクを形成した。なお、
微細なパターンを形成するため電子ビーム露光法を採用
した。塩素を主成分とするガスを導入してドライエッチ
ングをした後真空装置内でレジストを除去する処理を施
した。その後酸を主成分とする薬液で基板上の残さを除
去した。プロセス自体は従来と同じものである。従来と
違うのは次の点である。
３２，ＴｉＮ層３３を積層して形成した後、通常のフォ
トエッチング工程でレジストマスクを形成した。なお、
微細なパターンを形成するため電子ビーム露光法を採用
した。塩素を主成分とするガスを導入してドライエッチ
ングをした後真空装置内でレジストを除去する処理を施
した。その後酸を主成分とする薬液で基板上の残さを除
去した。プロセス自体は従来と同じものである。従来と
違うのは次の点である。
【００３４】基板を洗浄装置に装着してから洗浄が完了
して基板を乾燥するまで、純水も含めて薬液に浸漬され
ている間は光が基板表面に入射しないよう基板が滞在す
る場所と移動する通路を遮光した。
して基板を乾燥するまで、純水も含めて薬液に浸漬され
ている間は光が基板表面に入射しないよう基板が滞在す
る場所と移動する通路を遮光した。
【００３５】このようにして形成したＡｌ配線の形状
と、さらにプラグ上に配線を形成して測定した試験パタ
ーンの導通歩留まりとを図６に示す。比較のため、従来
と同様の処理をしたものについても結果を示した。
と、さらにプラグ上に配線を形成して測定した試験パタ
ーンの導通歩留まりとを図６に示す。比較のため、従来
と同様の処理をしたものについても結果を示した。
【００３６】図（ａ）は本発明の処理法で形成したＡｌ
配線の断面図である。ドライエッチング法によりほぼ垂
直に加工された所望の形状が得られている。１３は拡散
層等に接続している配線、１２はシリコン酸化膜もしく
は窒化膜等の絶縁膜、１１が正常に研磨されたＷプラ
グ、３１と３３はＴｉＮバリア、３２は正常に加工され
たＡｌ配線である。
配線の断面図である。ドライエッチング法によりほぼ垂
直に加工された所望の形状が得られている。１３は拡散
層等に接続している配線、１２はシリコン酸化膜もしく
は窒化膜等の絶縁膜、１１が正常に研磨されたＷプラ
グ、３１と３３はＴｉＮバリア、３２は正常に加工され
たＡｌ配線である。
【００３７】図（ｂ）は従来法の光の照射がある状態で
処理したもので、半導体基板のＰ型拡散層に接続されて
いる配線は腐食によると思われるＡｌ欠損３４が生じて
いる。
処理したもので、半導体基板のＰ型拡散層に接続されて
いる配線は腐食によると思われるＡｌ欠損３４が生じて
いる。
【００３８】図（ｃ）はこのようにしてＡｌ配線を形成
し、長さ１mmのパターンで測定した配線抵抗である。配
線幅が広いものについてはＴｉＮの厚さを考慮するとほ
ぼバルクＡｌの比抵抗値（３−３.５ｍΩcm）が得られ
ているが、幅０.２ミクロン以下になると従来方法では
顕著に配線抵抗が増加する。これは配線の一部に欠損が
生じたためである。本発明の方法を用いるとこのパター
ンでは０.１ ミクロン幅近くまで低抵抗のＡｌ配線が得
られた。
し、長さ１mmのパターンで測定した配線抵抗である。配
線幅が広いものについてはＴｉＮの厚さを考慮するとほ
ぼバルクＡｌの比抵抗値（３−３.５ｍΩcm）が得られ
ているが、幅０.２ミクロン以下になると従来方法では
顕著に配線抵抗が増加する。これは配線の一部に欠損が
生じたためである。本発明の方法を用いるとこのパター
ンでは０.１ ミクロン幅近くまで低抵抗のＡｌ配線が得
られた。
【００３９】本実施例では、Ａｌ配線を形成する研磨工
程を示したが、Ａｌだけでなく、ＷやＣｕ合金，ＴｉＮ
等の導電性化合物で配線を形成する場合も本発明の方法
により同様の目的を達成できることはいうまでもない。
程を示したが、Ａｌだけでなく、ＷやＣｕ合金，ＴｉＮ
等の導電性化合物で配線を形成する場合も本発明の方法
により同様の目的を達成できることはいうまでもない。
【００４０】＜実施例４＞図７は本発明の第４の実施例
の一つを示す工程図で、メッキ法によって層間接続孔内
にプラグを形成するものである。プロセス自体は従来の
メッキプロセスと同じである。半導体基板を次のように
処理した。基板表面には素子が形成されており層間を接
続するためのＣｕプラグをＣＭＰによって形成する工程
である。従来と違うのは次の点である。
の一つを示す工程図で、メッキ法によって層間接続孔内
にプラグを形成するものである。プロセス自体は従来の
メッキプロセスと同じである。半導体基板を次のように
処理した。基板表面には素子が形成されており層間を接
続するためのＣｕプラグをＣＭＰによって形成する工程
である。従来と違うのは次の点である。
【００４１】前洗浄装置への基板装着からメッキ中、メ
ッキが完了して基板を乾燥するまで、純水も含めて薬液
に浸漬されている間は光が基板表面に入射しないよう基
板が滞在する場所と移動する通路を遮光した。
ッキが完了して基板を乾燥するまで、純水も含めて薬液
に浸漬されている間は光が基板表面に入射しないよう基
板が滞在する場所と移動する通路を遮光した。
【００４２】このようにして形成したＣｕプラグの形状
と、さらにプラグ上に配線を形成して測定した試験パタ
ーンの導通歩留まりとを図８に示す。比較のため、従来
と同様の処理をしたものについても結果を示した。
と、さらにプラグ上に配線を形成して測定した試験パタ
ーンの導通歩留まりとを図８に示す。比較のため、従来
と同様の処理をしたものについても結果を示した。
【００４３】図（ａ）は本発明の処理法で形成したＣｕ
プラグの断面図である。メッキ法により絶縁膜表面まで
堆積された所望の形状が得られている。１３は拡散層等
に接続している配線、１２はシリコン酸化膜もしくは窒
化膜等の絶縁膜、４１が正常にメッキされたＣｕプラグ
である。
プラグの断面図である。メッキ法により絶縁膜表面まで
堆積された所望の形状が得られている。１３は拡散層等
に接続している配線、１２はシリコン酸化膜もしくは窒
化膜等の絶縁膜、４１が正常にメッキされたＣｕプラグ
である。
【００４４】図（ｂ）は従来法の光の照射がある状態で
処理したもので、半導体基板のＰ型拡散層に接続されて
いるプラグは腐食４２、もしくはデポレート低下による
と思われる欠損４３が生じている。
処理したもので、半導体基板のＰ型拡散層に接続されて
いるプラグは腐食４２、もしくはデポレート低下による
と思われる欠損４３が生じている。
【００４５】図（ｃ）はこのようにして形成したＣｕプ
ラグ上に配線を形成し、１０万個のプラグを直列接続し
たパターンで測定した導通（正常抵抗）歩留まりであ
る。接続孔径が大きいものについてはほぼ１００％の歩
留まりが得られているが、孔径０.２ ミクロン以下にな
ると従来方法では顕著に歩留まりが低下する。本発明の
方法を用いるとこのパターンでは０.１ ミクロン径近く
まで高い歩留まりが得られた。
ラグ上に配線を形成し、１０万個のプラグを直列接続し
たパターンで測定した導通（正常抵抗）歩留まりであ
る。接続孔径が大きいものについてはほぼ１００％の歩
留まりが得られているが、孔径０.２ ミクロン以下にな
ると従来方法では顕著に歩留まりが低下する。本発明の
方法を用いるとこのパターンでは０.１ ミクロン径近く
まで高い歩留まりが得られた。
【００４６】本実施例では、Ｃｕプラグを形成する研磨
工程を示したが、Ｃｕだけでなく、Ａｌ合金等の導電性
化合物でプラグを形成する場合も本発明の方法により同
様の目的を達成できることはいうまでもない。
工程を示したが、Ｃｕだけでなく、Ａｌ合金等の導電性
化合物でプラグを形成する場合も本発明の方法により同
様の目的を達成できることはいうまでもない。
【００４７】
【発明の効果】上記説明から明らかなように、本発明に
よれば、電気抵抗が低く、また信頼性にも優れ、高性能
の半導体装置の製造方法が実現された。
よれば、電気抵抗が低く、また信頼性にも優れ、高性能
の半導体装置の製造方法が実現された。
【図１】本発明の実施例１を示す半導体装置の製造工程
図。
図。
【図２】本発明の実施例１を示すＷプラグ部の断面図お
よび歩留まりを示すグラフ。
よび歩留まりを示すグラフ。
【図３】本発明の実施例２を示す半導体装置の製造工程
図。
図。
【図４】本発明の実施例２を示すＣｕ配線部の断面図お
よび配線抵抗率を示すグラフ。
よび配線抵抗率を示すグラフ。
【図５】本発明の実施例３を示す半導体装置の製造工程
図。
図。
【図６】本発明の実施例３を示すＡｌ−Ｃｕ配線部の断
面図および配線抵抗率を示すグラフ。
面図および配線抵抗率を示すグラフ。
【図７】本発明の実施例４を示す半導体装置の製造工程
図。
図。
【図８】本発明の実施例４を示すＣｕプラグ部の断面図
および歩留まりを示すグラフ。
および歩留まりを示すグラフ。
１１…Ｗプラグ（本発明、正常）、１１′…Ｗプラグ
（従来、腐食）、１２…絶縁膜、１３…下層配線（ｐ型
拡散層に接続）、１４…Ｗ欠損、２１…ＴｉＮバリア、
２２…Ｃｕ配線(本発明、正常）、２２′…Ｃｕ配線(従
来、腐食）、２４…Ｃｕ欠損、３１，３３…ＴｉＮバリ
ア、３２…Ａｌ配線（本発明、正常）、３２′…Ａｌ配
線(従来、腐食）、３４…Ａｌ欠損、４１…Ｃｕプラグ
(本発明、正常）、４１′…Ｃｕプラグ（従来、成長異
常）、４２…Ｃｕ欠損（下地側）、４３…Ｃｕ欠損（上
部側）。
（従来、腐食）、１２…絶縁膜、１３…下層配線（ｐ型
拡散層に接続）、１４…Ｗ欠損、２１…ＴｉＮバリア、
２２…Ｃｕ配線(本発明、正常）、２２′…Ｃｕ配線(従
来、腐食）、２４…Ｃｕ欠損、３１，３３…ＴｉＮバリ
ア、３２…Ａｌ配線（本発明、正常）、３２′…Ａｌ配
線(従来、腐食）、３４…Ａｌ欠損、４１…Ｃｕプラグ
(本発明、正常）、４１′…Ｃｕプラグ（従来、成長異
常）、４２…Ｃｕ欠損（下地側）、４３…Ｃｕ欠損（上
部側）。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/306 Ｆ (72)発明者 近藤 誠一 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 大橋 直史 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 山口 日出 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内
Claims (6)
- 【請求項１】半導体装置の製造過程で、半導体のＰＮ接
合のＰまたはＮに接続するか、もしくはＰとＮとを接続
するように形成され、かつ基板表面に露出した状態の電
極配線を有する基板が液体に浸漬される工程において、
バンドギャップ以上のエネルギー(シリコンの場合１.１
２ｅＶ以上）を持った光が基板表面に照射されないよう
遮蔽、もしくは所定の強度（明度）以下に減光した状態
で処理することを特徴とする半導体装置の製造方法。 - 【請求項２】上記の電極配線を有する基板が液体に浸漬
される工程が、電極配線を形成するためのメッキ工程、
もしくはメッキ前後の洗浄工程であることを特徴とする
半導体装置の製造方法。 - 【請求項３】上記の電極配線を有する基板が液体に浸漬
される工程が、ＣＭＰ（ChemicalMechanical Polishin
g，化学機械研磨）を含むエッチング工程、もしくはエ
ッチング前後の洗浄工程であることを特徴とする半導体
装置の製造方法。 - 【請求項４】請求項１ないし３のいずれかにおける、基
板表面に露出した状態の電極配線が、直径０.２ミクロ
ン以下の層内配線もしくは層間配線(Via Plug）である
ことを特徴とする半導体装置の製造方法。 - 【請求項５】請求項４における、基板表面に露出した状
態の電極配線が、直径０.２ ミクロン以下の銅もしくは
アルミニウムを主成分とする層間配線（Via Plug）であ
ることを特徴とする半導体装置の製造方法。 - 【請求項６】半導体装置の製造過程で、半導体のＰＮ接
合のＰまたはＮに接続するか、もしくはＰとＮとを接続
するように形成され、かつ基板表面に露出した状態の電
極配線を有する基板が液体に浸漬される工程において、
バンドギャップ以上のエネルギー(シリコンの場合１.１
２ｅＶ以上）を持った光を基板表面に照射されないよう
装置外部からの光を遮蔽し、内部で発生する光の強度を
調節する機構を備えた半導体装置の製造装置もしくは、
検査等のために基板表面に照射する光をチップや基板周
辺部等に設けたＰＮ接合のない領域に制限するか、もし
くは必要な時間以外は減光する機構を設けたことを特徴
とする半導体装置の製造装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5179298A JPH11251317A (ja) | 1998-03-04 | 1998-03-04 | 半導体装置の製造方法および製造装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5179298A JPH11251317A (ja) | 1998-03-04 | 1998-03-04 | 半導体装置の製造方法および製造装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11251317A true JPH11251317A (ja) | 1999-09-17 |
Family
ID=12896803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5179298A Pending JPH11251317A (ja) | 1998-03-04 | 1998-03-04 | 半導体装置の製造方法および製造装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11251317A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6376345B1 (en) | 1998-07-24 | 2002-04-23 | Hitachi Ltd. | Process for manufacturing semiconductor integrated circuit device |
| JP2002166360A (ja) * | 2000-12-04 | 2002-06-11 | Nikon Corp | 研磨状況モニタ方法及びその装置、研磨装置、半導体デバイス製造方法、並びに半導体デバイス |
| JP2003510836A (ja) * | 1999-09-29 | 2003-03-18 | ラム リサーチ コーポレーション | 洗浄工程中における光によるウエハの腐食を低減させる方法およびシステム |
| JP2004063589A (ja) * | 2002-07-25 | 2004-02-26 | Ebara Corp | ポリッシング装置 |
| US6716749B2 (en) | 1999-08-10 | 2004-04-06 | Renesas Technology Corporation | Semiconductor integrated circuit device and manufacturing method of semiconductor integrated circuit device |
| JP2004200707A (ja) * | 2004-01-30 | 2004-07-15 | Renesas Technology Corp | 半導体集積回路装置の製造方法 |
| US7052994B2 (en) | 2000-04-28 | 2006-05-30 | Nec Electronics Corporation | Method for manufacturing semiconductor device, and processing system and semiconductor device |
| US9530676B2 (en) | 2011-06-01 | 2016-12-27 | Ebara Corporation | Substrate processing apparatus, substrate transfer method and substrate transfer device |
-
1998
- 1998-03-04 JP JP5179298A patent/JPH11251317A/ja active Pending
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6531400B2 (en) | 1998-07-24 | 2003-03-11 | Hitachi, Ltd. | Process for manufacturing semiconductor integrated circuit device |
| US6800557B2 (en) | 1998-07-24 | 2004-10-05 | Renesas Technology Corp. | Process for manufacturing semiconductor integrated circuit device |
| US7659201B2 (en) | 1998-07-24 | 2010-02-09 | Renesas Technology Corp. | Process for manufacturing semiconductor integrated circuit device |
| US6376345B1 (en) | 1998-07-24 | 2002-04-23 | Hitachi Ltd. | Process for manufacturing semiconductor integrated circuit device |
| US6716749B2 (en) | 1999-08-10 | 2004-04-06 | Renesas Technology Corporation | Semiconductor integrated circuit device and manufacturing method of semiconductor integrated circuit device |
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| US6797606B2 (en) | 1999-08-10 | 2004-09-28 | Renesas Technology Corp. | Semiconductor integrated circuit device and manufacturing method of semiconductor integrated circuit device |
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| US6849535B2 (en) | 1999-08-10 | 2005-02-01 | Renesas Technology Corp. | Semiconductor integrated circuit device and manufacturing method of semiconductor integrated circuit device |
| US6864169B2 (en) | 1999-08-10 | 2005-03-08 | Renesas Technology Corp. | Semiconductor integrated circuit device and manufacturing method of semiconductor integrated circuit device |
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| US9530676B2 (en) | 2011-06-01 | 2016-12-27 | Ebara Corporation | Substrate processing apparatus, substrate transfer method and substrate transfer device |
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| A521 | Written amendment |
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