JPH09321042A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 異物の発生を抑制でき、製造歩留りを向上で
きる半導体集積回路装置およびその製造方法を提供す
る。 【解決手段】 半導体基板またはＳＯＩ基板からなるウ
エハ１を用意し、ウエハ１を半導体集積回路装置のチッ
プ２を形成する領域であるチップ取得部３と、その周辺
のウエハ周辺部４とに区分けして、ウエハ１におけるウ
エハ周辺部４の表面に、酸化シリコン層などの保護層５
を形成した後に、その保護層５によってその下部の基板
からシリコンや他の材料などの異物が発生しない状態を
もって、ウエハ１におけるチップ取得部３に多層配線層
の配線層および層間絶縁層を形成するものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造方法に関し、特に、多層配線構造を有
する半導体集積回路装置に適用して有効な技術に関する
ものである。

【０００２】

【従来の技術】本発明者は、半導体集積回路装置の製造
方法について検討した。以下は、本発明者によって検討
された技術であり、その概要は次のとおりである。

【０００３】すなわち、半導体集積回路装置は、高集積
化と微細加工化が推進されており、それに伴い配線構造
も微細となり、優れた配線構造が要求されてきている。

【０００４】半導体集積回路装置の多層配線層を形成す
る場合において、半導体素子が形成されている半導体基
板（ウエハ）の上に例えばアルミニウム層（膜とも称さ
れる場合があるが、本明細書では膜と称されるものも層
と称している）などの配線層を形成した後、その配線層
の表面にレジスト層を形成した後、リソグラフィ技術を
使用してそのレジスト層に配線パターンに対応するパタ
ーンを形成した後、レジスト層をエッチング用マスクと
して使用して、選択エッチング技術を使用して配線パタ
ーンを形成している。その後、配線層の上に例えば酸化
シリコン層などの層間絶縁層を形成した後、その層間絶
縁層の表面にレジスト層を形成した後、リソグラフィ技
術を使用してそのレジスト層に接続孔（スルーホール）
を有するパターンに対応するパターンを形成した後、レ
ジスト層をエッチング用マスクとして使用して、選択エ
ッチング技術を使用して接続孔を形成した層間絶縁層パ
ターンを形成している。次に、前述した配線パターンお
よび層間絶縁層パターンの製造工程を繰り返し行って多
層配線層を形成している。

【０００５】一方、論理付きメモリＬＳＩ（Large Scal
e Integrated Circuit）の論理部には、主にゲートアレ
イ方式が採用されている。ゲートアレイはあらかじめ拡
散工程まで形成したマスタースライスを用意し、配線工
程での配線を用いた結線によって所望の回路を実現する
ＬＳＩであり、短期間で高集積の論理回路を開発するこ
とができる。

【０００６】この場合、ゲートアレイ方式を採用した論
理付きメモリＬＳＩにおいては、配線層数が多くなれば
なるほど素子密度を高めることができて性能が向上する
ので、層数を増した配線の多層化技術の開発が行われて
おり、例えばすでに、６層配線を有する論理付きメモリ
ＬＳＩが実用化されている。

【０００７】なお、半導体集積回路装置における配線層
の形成技術について記載されている文献としては、例え
ば平成元年１１月２日、（株）プレスジャーナル発行の
「’９０最新半導体プロセス技術」ｐ２６７〜ｐ２７３
に記載されているものがある。

【０００８】

【発明が解決しようとする課題】ところが、前述した多
層配線層を有する半導体集積回路装置の製造方法には、
以下に述べるような種々の問題点があることを本発明者
は見い出した。

【０００９】（１）．６層配線を有する論理付きメモリ
ＬＳＩでは、その製造工程におけるウエハ処理におい
て、ウエハ周辺の構造は何ら制御がなく、したがって、
下地に存在する層が、以降の製造工程のドライエッチン
グ工程において削れて、異物の発生源となり、製造歩留
りを向上させる上での限界となっている。

【００１０】（２）．ウエハ周辺では様々な製造工程に
おいて、ドライエッチング装置におけるウエハを固定す
る際に局所クランプを適用しており、その状態でドライ
エッチングを行っていることによって、例えば層間絶縁
層に接続孔を形成する際のドライエッチング工程などの
場合、ウエハ周辺ではウエハそのもののシリコンが多く
露出する構造となっている。したがって、配線層の製造
工程においても、この下地のウエハにおけるシリコンが
ドライエッチング工程で掘れてしまい、それが異物化
し、しかも洗浄工程でウエハ本体上にその異物が付着す
ることによって、製造歩留りを低下させている。

【００１１】本発明の目的は、異物の発生を抑制でき、
製造歩留りを向上できる半導体集積回路装置およびその
製造方法を提供することにある。

【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１３】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１４】すなわち、（１）．本発明の半導体集積回
路装置は、複数の半導体素子が形成されている半導体基
板またはＳＯＩ（Silicon On Insulator）基板と、その
基板の上に、リソグラフィ技術と選択エッチング技術と
を用いてパターン化されている配線層または層間絶縁層
などの層とを有し、その層の中にその層の下層の材料お
よび基板におけるシリコンからなる異物が含まれていな
いものである。

【００１５】（２）．本発明の半導体集積回路装置の製
造方法は、半導体基板またはＳＯＩ基板からなるウエハ
を用意し、ウエハを半導体集積回路装置のチップを形成
する領域であるチップ取得部と、その周辺のウエハ周辺
部とに区分けして、ウエハにおけるウエハ周辺部の表面
に、酸化シリコン層などの保護層を形成した後に、その
保護層によってその下部の基板からシリコンなどの異物
が発生しない状態をもって、ウエハにおけるチップ取得
部に多層配線層の配線層および層間絶縁層を形成するも
のである。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、重複説明は省略する。

【００１７】（実施の形態１）図１は、本発明の一実施
の形態である半導体集積回路装置の製造工程中のウエハ
を示す平面図である。図２は、図１におけるＡ−Ａ矢視
断面を拡大して示す拡大断面図である。図１および図２
を用いて、本発明の半導体集積回路装置およびその製造
方法を具体的に説明する。

【００１８】本実施の形態の半導体集積回路装置の製造
方法は、例えばｐ型のシリコン単結晶などからなる半導
体基板からなるウエハ１を用意し、ウエハ１を例えばＬ
ＳＩチップなどのチップ２を形成する領域であるチップ
取得部３と、その周辺のウエハ周辺部４とに区分けし
て、ウエハ１におけるウエハ周辺部４の表面に、酸化シ
リコン層などの保護層５を形成する。

【００１９】保護層５は、酸化シリコン層または窒化シ
リコン層などの絶縁層をＣＶＤ（Chemical Vapor Depos
ition ）法を用いてウエハ１の表面に堆積した後、リソ
グラフィ技術と選択エッチング技術とを用いてウエハ１
におけるウエハ周辺部４に保護層５としてのパターンを
形成する。また、保護層５は、後述するようにウエハ周
辺部４のウエハ１から異物が発生するのを防止するため
の絶縁層であり、ウエハ１と接着性がよく、それ自身か
ら異物が発生しない絶縁層である酸化シリコン層がよ
く、窒化シリコン層の場合には、ウエハ１と窒化シリコ
ン層との間に酸化シリコン層などを介在させた態様を採
用することによって、保護層５としての窒化シリコン層
とウエハ１との接着性などが優れたものにすることがで
きる。

【００２０】次に、ウエハ処理を用いて、ウエハ１にお
けるチップ取得部３に、ＭＯＳＦＥＴなどの半導体素子
を複数個形成した後、そのウエハ１におけるチップ取得
部３の上に多層配線層の配線層と層間絶縁層とを形成す
る。

【００２１】この場合、例えば多層配線層の配線層を形
成する際に、その配線層のパターンをリソグラフィ技術
と選択エッチング技術とを用いて形成する際に、ウエハ
１におけるウエハ周辺部４に設けられている保護層５の
上に形成されている配線層を取り除いている。

【００２２】また、例えば層間絶縁層を形成する際に、
その層間絶縁層のパターンをリソグラフィ技術と選択エ
ッチング技術とを用いて形成する際に、ウエハ１におけ
るウエハ周辺部４に設けられている保護層５の上に形成
されている層間絶縁層は、取り除かれないようにレジス
ト層で保護されている。

【００２３】本実施の形態の半導体集積回路装置の製造
方法は、ウエハ１におけるウエハ周辺部４の表面に、酸
化シリコン層などの保護層５を形成して、その保護層５
によって、その下部であるウエハ（半導体基板）１を保
護しており、ウエハ周辺部４におけるウエハ１からその
材料であるシリコンからなる異物が外部に出てくるのを
防止している。また、ウエハ１におけるウエハ周辺部４
の表面に酸化シリコン層などの保護層５を形成した後
に、配線層および層間絶縁層などのパターンを形成する
ためのリソグラフィ技術と選択エッチング技術とを行っ
ていることにより、ドライエッチングなどの選択エッチ
ングを行う際に、ウエハ周辺部４におけるウエハ１がエ
ッチングされるのを保護層５によって防止しているの
で、それらのエッチングによってウエハ周辺部４におけ
るウエハ１が削られることがなく、その領域のウエハ１
がエッチングされて、そこから異物が発生するのを防止
している。

【００２４】また、本実施の形態の半導体集積回路装置
の製造方法は、多層配線層の配線層などの種々の層のパ
ターンをリソグラフィ技術と選択エッチング技術とを用
いて形成する際に、ウエハ１におけるウエハ周辺部４に
設けられている保護層５の上に形成されている配線層な
どの種々の層を取り除いていることにより、ウエハ周辺
部４における保護層５の上には配線層などの種々の層が
取り除かれているので、ウエハ周辺部４から配線層など
の種々の層の材料からなる異物の発生を防止している。

【００２５】したがって、本実施の形態の半導体集積回
路装置の製造方法によれば、ウエハ１におけるウエハ周
辺部４の表面に、酸化シリコン層などの保護層５を形成
していることによって、ウエハ１におけるチップ取得部
３に多層配線層の配線層などの種々の層のパターンをリ
ソグラフィ技術と選択エッチング技術とを用いて形成す
るなどのウエハ処理の際に、ウエハ周辺部４におけるウ
エハ１からシリコンからなる異物が発生するのを防止で
きると共にウエハ周辺部４から配線層などの種々の層の
材料からなる異物の発生を防止できるので、ウエハ１に
おけるチップ取得部３に配線層などの種々の層を形成す
る際に、ウエハ周辺部４からシリコンや配線層材料など
の異物がそれらの配線層などの種々の層に添加されるこ
とが防止できる。

【００２６】その結果、配線層などの種々の層にはその
下層の材料およびウエハ１の材料であるシリコンからな
る異物が添加されることがないので、配線層などの種々
の層にはその下層の材料およびウエハ１の材料であるシ
リコンからなる異物が含まれていない半導体集積回路装
置を製作することができる。また、本実施の形態の半導
体集積回路装置の製造方法によれば、異物によって不良
が発生するのを防止できるので、電気的特性および信頼
性の高い配線層などの種々の層を形成できると共に製造
歩留りを向上することができる。

【００２７】本実施の形態の半導体集積回路装置の製造
方法は、ウエハ周辺部４のウエハ１を保護層５によって
保護した状態で、半導体集積回路装置を製造するための
種々の製造工程を行って、ウエハ周辺部４からシリコン
などの異物の発生を防止しているものであることによっ
て、ウエハ周辺部４に保護層５を形成する工程はウエハ
処理における種々の製造工程の前製造工程をもって行う
ことができる。例えば、多層配線層の１層目の配線層を
形成する前に、保護層５をウエハ周辺部４に形成する態
様とすることができる。この場合、１層目の配線層を形
成する前のウエハ処理においてはウエハ周辺部４からシ
リコンなどの異物が発生する現象が設計仕様に応じて少
ない場合があるので、ウエハ周辺部４に保護層５を形成
していなくてもよいケースがある。しかしながら、多層
配線層における配線層および層間絶縁層の形成の際にド
ライエッチングを過剰に行う必要性からウエハ周辺部４
からシリコンなどの異物が発生する現象が一般的に顕著
に出てくるので、多層配線層の１層目の配線層を形成す
る前に、保護層５をウエハ周辺部４に形成して、異物の
発生を防止する態様としているものである。

【００２８】また、本実施の形態の半導体集積回路装置
の製造方法は、ウエハ周辺部４のウエハ１を保護層５に
よって保護した状態で、半導体集積回路装置を製造する
ための種々の製造工程を行って、ウエハ周辺部４からシ
リコンなどの異物の発生を防止しているものであること
によって、多層配線層における層間絶縁層の形成の際に
保護層５がエッチングされて取り除かれないように、レ
ジスト層６によって保護層５を被覆する態様としている
（図３）。レジスト層６は、リソグラフィ技術と選択エ
ッチング技術を用いて配線層または層間絶縁層などの層
のパターンを形成する際のエッチング用マスクとして使
用されているレジスト層６を使用することができる。そ
の場合、チップ取得部３のエッチング用マスクとしての
レジスト層６のパターンを形成する場合、ウエハ裏面か
らのバックリンスのみでウエハ裏面に回り込んだレジス
ト層６を取り除くことによって、ウエハ周辺部４におけ
るレジスト層６は取り除かれることなく残存させること
ができる態様を採用することができる。

【００２９】また、本実施の形態の半導体集積回路装置
の製造方法は、ウエハ周辺部４のウエハ１を保護層５に
よって保護した状態で、半導体集積回路装置を製造する
ための種々の製造工程を行っているが、ウエハ周辺部４
から配線層材料の異物が発生することを防止するため
に、ウエハ周辺部４の配線層を除去する態様とされてい
る。この場合、ウエハ周辺部の配線層が除去できるよう
に、この領域のレジスト層６を予め除去して加工する場
合、レジスト層６の領域が小さくなる結果、ウエハ周辺
部４近傍のチップ取得部３におけるドライエッチング時
の配線層加工特性に異常が発生する場合には、チップ取
得部３から約３ｍｍ程度離れた領域のウエハ周辺部４に
レジスト層６を被覆する態様とすればよい。

【００３０】さらに、多層配線層における配線層および
層間絶縁層の形成の際に保護層５がエッチングされて取
り除かれないように、ドライエッチング装置などのエッ
チング装置におけるウエハ台７に設置されているクラン
プ８を保護層５あるいは加工対象層の全面に装着した状
態において、配線層などの層のパターンを形成するため
の選択エッチングを行う態様を採用することができる
（図４）。

【００３１】（実施の形態２）図５は、本発明の他の実
施の形態である半導体集積回路装置を示す概略断面図で
ある。同図を用いて、本発明の半導体集積回路装置およ
びその製造方法を具体的に説明する。

【００３２】本実施の形態の半導体集積回路装置の製造
方法は、前述した実施の形態１と同様に、例えばｐ型の
シリコン単結晶などからなる半導体基板からなるウエハ
を用意し、ウエハを例えばＬＳＩチップなどのチップを
形成する領域であるチップ取得部と、その周辺のウエハ
周辺部とに区分けして、ウエハにおけるウエハ周辺部の
表面に、酸化シリコン層などの保護層を形成し、ウエハ
周辺部のウエハを保護層によって保護した状態で、半導
体集積回路装置を製造するための種々の製造工程を行っ
て、ウエハ周辺部からシリコンなどの異物の発生を防止
しているものである。

【００３３】本実施の形態の半導体集積回路装置は、論
理付きメモリＬＳＩであり、ｐ型の単結晶シリコンから
なる半導体基板１０１ａを主体として構成されている。
この半導体基板１０１ａの主面上にはｎ型エピタキシャ
ル層１０３が積層されており、さらに、半導体基板１０
１ａの主面には活性領域（素子形成領域）が設けられて
いる。半導体基板１０１ａの裏面は、酸化シリコン層１
０１ｃおよび支持基板１０１ｂで構成されている。

【００３４】活性領域には半導体基板１０１ａとｎ型エ
ピタキシャル層１０３との間に埋め込み型のｎ型半導体
領域１０２が形成されている。前記活性領域は素子分離
領域によって周囲の他の活性領域と電気的に分離されて
いる。素子分離領域は主に素子間分離絶縁層（例えば、
酸化シリコン層）１０４および１０５で構成されてい
る。この素子分離を形成する時に、ウエハ周辺部素子の
シリコンをも深くまた凹凸を伴って削ってしまうため、
エッチング装置におけるクランプをウエハ全周に渡って
用い、周辺での凹凸発生を防止している。

【００３５】前記活性領域にはバイポーラトランジスタ
が形成されている。このバイポーラトランジスタはｎ型
コレクタ領域、ｐ型ベース領域、ｎ型エミッタ領域のそ
れぞれを順次配列した縦構造で構成されている。

【００３６】ｎ型コレクタ領域はｎ型エピタキシャル層
１０３、埋め込み型のｎ型半導体領域１０２およびコレ
クタ電位引き上げ用ｎ型半導体領域１０６で構成されて
いる。ｐ型ベース領域はグラフトベース領域であるｐ型
半導体領域１０７および真性ベース領域であるｐ型半導
体領域１０８で構成されている。ｎ型エミッタ領域はｎ
型半導体領域１０９で構成されている。

【００３７】前記コレクタ電位引き上げ用ｎ型半導体領
域１０６には、コレクタ開口部１０４ａを通してタング
ステン配線（以下Ｗ配線と略す）１１５ａが接続されて
いる。

【００３８】ｐ型ベース領域であるｐ型半導体領域１０
７には、ベース開口部１０４ｂを通してベース引き出し
用電極１１０の一端が接続されている。ベース引き出し
用電極１１０の他端には、絶縁層１１２ａおよび１１２
ｂに形成された接続孔１１３を通してＷ配線１１５ｂが
形成されている。

【００３９】ｎ型エミッタ領域であるｎ型半導体領域１
０９には、エミッタ開口部１０４ｃを通してエミッタ引
き出し用電極１１１が接続されている。エミッタ引き出
し用電極１１１は絶縁層１１２ａに形成された接続孔１
１４を通してＷ配線１１５ｃと電気的に接続されてい
る。なお、エミッタ引き出し電極１１１はｎ型不純物
（ＡｓまたはＰ）が導入された多結晶シリコンで形成さ
れている。

【００４０】前記Ｗ配線１１５ａ、１１５ｂおよび１１
５ｃは第１層配線の製造工程で形成されている。これら
Ｗ配線１１５ａ、１１５ｂおよび１１５ｃは、スパッタ
リング法でタングステン層を半導体基板１０１ａ上に0.
２μｍ堆積した後、引き続いて、同一装置内でＣＶＤ法
でタングステン層を0.２μｍ堆積して形成する。

【００４１】スパッタリング法で堆積したタングステン
層は、ＣＶＤ法で堆積したタングステン層と下層の絶縁
層との間の接着層としての役目を担っており、また、Ｃ
ＶＤ法で堆積したタングステン層は、高いアスペクト比
を有する接続孔に対して、良好な被覆性を有している。
また、このＷ配線は、ウエハ周辺部に残す必要がないた
めに、本体チップ以外の領域のレジストを除去し、この
まま加工している。

【００４２】Ｗ配線１１５ａ、１１５ｂおよび１１５ｃ
は第１の層間絶縁層１１６、１１７および１１８で覆わ
れている。第１の層間絶縁層１１６はＣＶＤ法によって
形成された酸化シリコン層であり、良好な被覆性を持っ
て、Ｗ配線１１５ａ〜１１５ｃを覆っている。

【００４３】第１の層間絶縁層１１７は、第１の層間絶
縁層１１６に生じた凹部を埋め込み、第１の層間絶縁層
１１６の表面を平坦化するために設けられている。すな
わち、酸化シリコン層を第１の層間絶縁層１１６上に塗
布（Spin On Glass ；ＳＯＧ）法により堆積し、これを
エッチバックすることにより、第２の層間絶縁層１１６
に生じた凹部に第１の層間絶縁層１１７を埋め込んでい
る。

【００４４】第１の層間絶縁層１１８は、配線の層間耐
圧を確保するために設けられており、ＣＶＤ法によって
形成された酸化シリコン層である。

【００４５】第１の層間絶縁層１１６の厚さは約0.４μ
ｍ、塗布法によって堆積された第１の層間絶縁層１１７
の厚さは約0.４μｍ、エッチバックの厚さは約0.４０μ
ｍ、第１の層間絶縁層１１８の厚さは約0.９μｍであ
る。

【００４６】第１の層間絶縁層１１６、１１７および１
１８上には、第２層配線の製造工程で形成されるタング
ステン／アルミニウム／タングステン積層配線（以下Ｗ
／Ａｌ／Ｗ積層配線と略す）１２０が形成されている。
Ｗ／Ａｌ／Ｗ積層配線１２０は、第１の層間絶縁層１１
６および１１８に形成された接続孔１１９を通して第１
層配線であるＷ配線１１５ａ〜１１５ｃと接続してい
る。この接続孔１１９はほぼ垂直に加工されており、接
続孔１１９の孔径は0.６μｍ、アスペクト比は2.０であ
る。なお、この接続孔形成時に、レジスト塗布時にバッ
クリンスのみとすることによりウエハ周辺部にまでレジ
ストを残し、ウエハ周辺部の層間絶縁層を残し、ウエハ
周辺部での下地シリコンを露出させないようにしてい
る。

【００４７】Ｗ／Ａｌ／Ｗ積層配線１２０を形成する直
前には、不活性ガス雰囲気中においてスパッタエッチン
グ処理が施される。このスパッタエッチング処理は第１
層配線であるＷ配線１１５ａ〜１１５ｃの表面に形成さ
れる絶縁物質（例えば酸化タングステン）を除去する目
的で行われる。

【００４８】なお、スパッタエッチング処理に際し、接
続孔１１９の側壁を成す第１の層間絶縁層１１６および
１１８を荷電粒子で叩くことによって、絶縁物質がＷ配
線１１５ａ〜１１５ｃの表面に再び付着することを低減
するために、接続孔１１９の形状は垂直に形成すること
が望ましい。

【００４９】Ｗ／Ａｌ／Ｗ積層配線１２０を構成する下
層のタングステン層は、スパッタリング法とＣＶＤ法と
の連続処理で成層され、下地の第１の層間絶縁層１１６
および１１８に対して良好な接着性を有し、かつ、高い
アスペクト比の接続孔１１９に対して良好な被覆性を有
している。

【００５０】また、中間層のアルミニウム層は、アルミ
ニウム単層層、あるいは、シリコン（Ｓｉ）、Ｃｕ、ま
たはＳｉとＣｕの両者を含有するアルミニウム合金層で
あり、配線の抵抗を下げるために用いられている。アル
ミニウム合金層中のＣｕの濃度は3.０％以下であり、Ｃ
ｕは配線のエレクトロマイグレーションを低減する効果
がある。上層のタングステン層は、フォトリソグラフィ
工程における配線の表面からの露光光の反射を抑制する
効果がある。

【００５１】Ｗ／Ａｌ／Ｗ積層配線１２０を構成する下
層のタングステン層は、スパッタリング法で堆積された
厚さ0.０５μｍのタングステン層とＣＶＤ法で堆積され
た0.１５μｍのタングステン層で構成されており、中間
層のアルミニウム層の厚さは0.６μｍ、上層のタングス
テン層の厚さは0.１０μｍである。

【００５２】なお、Ｗ／Ａｌ／Ｗ積層配線１２０下に位
置する第１の層間絶縁層１１６、１１７および１１８の
表面が平坦であり、また、上層に低反射層であるタング
ステン層を採用しているので、Ｗ／Ａｌ／Ｗ積層配線１
２０を加工するリソグラフィ工程において、定在波効果
が抑えられ、単層レジストを用いることが可能となる。
この工程においても、Ｗ／Ａｌ／Ｗ配線はウエハ周辺部
に不要であるため、ウエハ周辺のレジストを除去し、ウ
エハ周辺のＷ／Ａｌ／Ｗ層を除去する。

【００５３】Ｗ／Ａｌ／Ｗ積層配線１２０は第２の層間
絶縁層１２１、１２２および１２３で覆われている。第
２の層間絶縁層１２１は、第１層配線であるＷ配線１１
５ａ〜１１５ｃ上に形成された第１の層間絶縁層１１６
と同様に、ＣＶＤ法によって形成された酸化シリコン層
であり、良好な被覆性を持って、Ｗ／Ａｌ／Ｗ積層配線
１２０を覆っている。

【００５４】第２の層間絶縁層１２２は、第２の層間絶
縁層１２１に生じた凹部を埋め込み、第２の層間絶縁層
１２１の表面を平坦化するために設けられている。すな
わち、酸化シリコン層を塗布法により第２の層間絶縁層
１２１上に堆積し、これをエッチバックすることによっ
て、第２の層間絶縁層１２１に生じた凹部に第２の層間
絶縁層１２２を埋め込んでいる。

【００５５】第２の層間絶縁層１２３は、配線の層間耐
圧を確保するために設けられており、ＣＶＤ法によって
形成された酸化シリコン層である。

【００５６】第２の層間絶縁層１２１の厚さは約0.６μ
ｍ、塗布法によって堆積された第２の層間絶縁層１２２
の厚さは約0.５５μｍ、エッチバックの厚さは約0.６μ
ｍ、第２の層間絶縁層１２３の厚さは約0.９μｍであ
る。

【００５７】第２の層間絶縁層１２１、１２２および１
２３上には、第３層配線の製造工程で形成されるＷ／Ａ
ｌ／Ｗ積層配線１２４が形成されている。Ｗ／Ａｌ／Ｗ
積層配線１２４は、第２の層間絶縁層１２１および１２
３に形成された接続孔１２５を通して第２層配線である
Ｗ／Ａｌ／Ｗ積層配線１２０と接続している。この接続
孔１２５はほぼ垂直に加工されている。この接続孔形成
時に、レジスト塗布時にバックリンスのみとすることに
よりウエハ表面のウエハ周辺部のレジスト層を残し、下
地の掘れを防止する。

【００５８】Ｗ／Ａｌ／Ｗ積層配線１２４は、第２層配
線であるＷ／Ａｌ／Ｗ積層配線１２０と同じ方法で形成
される。また、Ｗ／Ａｌ／Ｗ積層配線１２４を形成する
直前には、不活性ガス雰囲気中において、第２層配線で
あるＷ／Ａｌ／Ｗ積層配線１２０の形成時と同様に、ス
パッタエッチング処理が施される。

【００５９】ところで、接続孔１２５を開孔する際に、
第２層配線であるＷ／Ａｌ／Ｗ積層配線１２０を構成す
る上層のタングステン層がエッチングされて、中間層の
アルミニウム層が露出することがある。

【００６０】このアルミニウム層が露出した状態で、第
３層配線であるＷ／Ａｌ／Ｗ積層配線１２４を形成する
と、Ｗ／Ａｌ／Ｗ積層配線１２４を構成する下層のスパ
ッタリング法で堆積されたタングステン層の被着性が悪
い場合、スパッタリング法に続いてＣＶＤ法で下層のタ
ングステン層を形成する際に用いられるガス（ＷＦ₆）
と、露出した前記アルミニウム層とが反応して、ＡｌＦ
₃ が生成され、第２層配線と第３層配線の間で導通不良
が生じることがある。

【００６１】従って、第３層配線であるＷ／Ａｌ／Ｗ積
層配線１２４を構成する下層のスパッタリング法で形成
されるタングステン層の層厚を厚くするか、もしくは上
層のタングステン層の層厚を厚くするかして、接続孔１
２５の底部での被着性を高め、前記導通不良を防いでい
る。

【００６２】Ｗ／Ａｌ／Ｗ積層配線１２４の下層を構成
するタングステン層は、スパッタリング法で堆積された
0.０５μｍのタングステン層とＣＶＤ法で堆積された0.
１５μｍのタングステン層で構成されており、中間層の
アルミニウム層の厚さは0.６μｍ、上層のタングステン
層の厚さは0.１０μｍである。また、Ｗ／Ａｌ／Ｗ層は
ウエハ周辺には不要であるため、この部分のレジスト層
を除去し加工する。

【００６３】以上、第３層配線であるＷ／Ａｌ／Ｗ積層
配線１２４を形成するまでの製造工程を述べたが、第３
層配線よりも上層に形成される第４層配線および第５層
配線は、第３層配線であるＷ／Ａｌ／Ｗ積層配線１２４
と同様に形成される。

【００６４】また、第３層配線と第４層配線の間に位置
する第３の層間絶縁層１２６、１２７および１２８、な
らびに第４層配線と第５層配線の間に位置する第４の層
間絶縁層１３１、１３２および１３３は、第２の層間絶
縁層１２１、１２２および１２３と同様に形成される。
第４層配線であるＷ／Ａｌ／Ｗ積層配線１２９は、第３
の層間絶縁層１２６，１２７，１２８に形成された接続
孔１３０を通して第３層配線であるＷ／Ａｌ／Ｗ積層配
線１２４と接続している。

【００６５】第５層配線であるＷ／Ａｌ／Ｗ積層配線１
３４は第５の層間絶縁層１３６、１３７および１３８で
覆われている。Ｗ／Ａｌ／Ｗ積層配線１３４は、第４の
層間絶縁層１３１，１３２，１３３に形成された接続孔
１３５を通してＷ／Ａｌ積層配線１２９と接続してい
る。第５の層間絶縁層１３６、１３７および１３８も第
２の層間絶縁層１２１、１２２および１２３と同じ方法
で形成される。

【００６６】第５の層間絶縁層１３６の厚さは約0.６μ
ｍ、塗布法によって堆積された第５の層間絶縁層１３７
の厚さは約0.５５μｍ、エッチバックの厚さは約0.６μ
ｍ、第５の層間絶縁層１３８の厚さは約1.２μｍであ
る。

【００６７】第５の層間絶縁層１３６、１３７および１
３８上には、第６層配線の製造工程で形成される電源配
線であるアルミニウム配線（以下Ａｌ配線と略す）１３
９が形成されている。Ａｌ配線１３９は、第５の層間絶
縁層１３６および１３８に形成された接続孔１４０を通
して第５層配線であるＷ／Ａｌ／Ｗ積層配線１３４と接
続している。この接続孔１４０の寸法は1.５×3.０μ
ｍ、アスペクト比は1.０である。この接続孔形成時にお
いても、ウエハ周辺までレジスト層を残しウエハ周辺部
での下地削れを防止している。

【００６８】接続孔１４０はＲＩＥ（Reactive Ion Etc
hing）を用いたドライエッチング法、またはウエットエ
ッチング法とＲＩＥドライエッチング法によって形成さ
れる。Ａｌ配線１３９を形成する直前には、不活性ガス
雰囲気中において、スパッタエッチング処理が施され
る。Ａｌ配線１３９の厚さは1.０〜2.０μｍである。な
お、第６層配線にはＣｕ配線を用いてもよい。

【００６９】第６層配線であるＡｌ配線１３９上にはフ
ァイナルパッシベーション層１４１および１４２が形成
されている。ファイナルパッシベーション層１４１は、
例えば室化シリコン層で形成されており、ファイナルパ
ッシベーション層１４２は酸化シリコン層で形成されて
いる。

【００７０】ファイナルパッシベーション層１４１およ
び１４２上には、外部端子用引き出し配線としてのＢＬ
Ｍ（Ball Limiting Metallurgy）層１４３がスパッタリ
ング法によって形成されている。ＢＬＭ層１４３は、ク
ロム（Ｃｒ）、ニッケル（Ｎｉ）またはＣｕおよび金
（Ａｕ）を順次積層した構造となっており、ＢＬＭ層１
４３上に、外部端子（ボンディングパッド）１４４が形
成される。

【００７１】ＢＬＭ層１４３と第６層配線であるＡｌ配
線１３９との接続は、接続孔１４５を通して行われる。
接続孔１４５は、ドライエッチング法でファイナルパッ
シベーション層１４１および１４２に角度をつけて加工
する、あるいは、ファイナルパッシベーション層１４１
の上面までをウエットエッチングで除去して、その後、
ファイナルパッシベーション層１４１をドライエッチン
グで加工して形成される。

【００７２】このような方法で接続孔１４５を形成する
ことにより、接続孔１４５内のＢＬＭ層１４３の被着不
良を防止することができる。

【００７３】なお、本実施の形態の半導体集積回路装置
の多層配線構造とその諸効果は、本発明者が発明した先
願である特願平７−１７５６８１号の明細書に記載され
ているので、本明細書ではその詳細な説明を省略する。

【００７４】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【００７５】たとえば、前述した実施の形態２では、６
層配線の論理付きメモリＬＳＩに適用した場合について
説明したが、６層以外の様々な多層配線層などを有する
種々の態様の半導体集積回路装置およびその製造方法に
も適用できる。

【００７６】また、本発明は、例えばｐ型のシリコン単
結晶などからなる半導体基板に半導体素子としてＭＯＳ
ＦＥＴを形成した態様以外に、半導体基板にＣＭＯＳＦ
ＥＴ、バイポーラトランジスタ、容量素子などの種々の
半導体素子を形成した態様を採用することができる。ま
た、半導体素子を形成する基板としては、半導体基板と
は別の基板であるＳＯＩ構造の絶縁性領域の上にシリコ
ンの単結晶などの半導体領域が形成されているＳＯＩ基
板を用いることができる。

【００７７】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００７８】（１）．本発明の半導体集積回路装置の製
造方法によれば、ウエハにおけるウエハ周辺部の表面
に、酸化シリコン層などの保護層を形成していることに
よって、ウエハにおけるチップ取得部に多層配線層の配
線層などの種々の層のパターンをリソグラフィ技術と選
択エッチング技術とを用いて形成するなどのウエハ処理
の際に、ウエハ周辺部におけるウエハからシリコンから
なる異物が発生するのを防止できると共にウエハ周辺部
から配線層などの種々の層の材料からなる異物の発生を
防止できるので、ウエハにおけるチップ取得部に配線層
などの種々の層を形成する際に、ウエハ周辺部からシリ
コンや種々の層の材料などの異物がそれらの配線層など
の種々の層に添加されることが防止できる。

【００７９】したがって、配線層などの種々の層にはそ
の下層の材料およびウエハの材料であるシリコンからな
る異物が添加されることがないので、配線層などの種々
の層にはその下層の材料およびウエハの材料であるシリ
コンからなる異物が含まれていない半導体集積回路装置
を製作することができる。

【００８０】（２）．本発明の半導体集積回路装置の製
造方法によれば、異物によって不良が発生するのを防止
できるので、電気的特性および信頼性の高い配線層など
の種々の層を形成できると共に製造歩留りを向上するこ
とができる。

【００８１】（３）．本発明の半導体集積回路装置の製
造方法によれば、ウエハ周辺部のウエハを保護層によっ
て保護した状態で、半導体集積回路装置を製造するため
の種々の製造工程を行って、ウエハ周辺部からシリコン
などの異物の発生を防止しているものであることによっ
て、ウエハ周辺部に保護層を形成する工程はウエハ処理
における種々の製造工程の前製造工程をもって行うこと
ができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体集積回路装
置の製造工程中のウエハを示す平面図である。

【図２】図１におけるＡ−Ａ矢視断面を拡大して示す拡
大断面図である。

【図３】本発明の一実施の形態である半導体集積回路装
置の製造工程中のウエハ周辺部を示す断面図である。

【図４】本発明の一実施の形態である半導体集積回路装
置の製造工程中のウエハ周辺部を示す断面図である。

【図５】本発明の他の実施の形態である半導体集積回路
装置を示す概略断面図である。

【符号の説明】

１ ウエハ ２ チップ ３ チップ取得部 ４ ウエハ周辺部 ５ 保護層 ６ レジスト層 ７ ウエハ台 ８ クランプ １０１ａ 半導体基板 １０１ｂ 支持基板 １０１ｃ 酸化シリコン層 １０２ 埋め込み型のｎ型半導体領域 １０３ ｎ型エピタキシャル層 １０４ 素子間分離絶縁層 １０４ａ コレクタ開口部 １０４ｂ ベース開口部 １０４ｃ エミッタ開口部 １０５ 素子間分離絶縁層 １０６ コレクタ電位引き上げ用ｎ型半導体領域 １０７ ｐ型半導体領域 １０８ ｐ型半導体領域 １０９ ｎ型半導体領域 １１０ ベース引き出し用電極 １１１ エミッタ引き出し用電極 １１２ａ 絶縁層 １１２ｂ 絶縁層 １１３ 接続孔 １１４ 接続孔 １１５ａ タングステン配線 １１５ｂ タングステン配線 １１５ｃ タングステン配線 １１６ 第１の層間絶縁層 １１７ 第１の層間絶縁層 １１８ 第１の層間絶縁層 １１９ 接続孔 １２０ タングステン／アルミニウム／タングステン積
層配線 １２１ 第２の層間絶縁層 １２２ 第２の層間絶縁層 １２３ 第２の層間絶縁層 １２４ タングステン／アルミニウム／タングステン積
層配線 １２５ 接続孔 １２６ 第３の層間絶縁層 １２７ 第３の層間絶縁層 １２８ 第３の層間絶縁層 １２９ タングステン／アルミニウム／タングステン積
層配線 １３０ 接続孔 １３１ 第４の層間絶縁層 １３２ 第４の層間絶縁層 １３３ 第４の層間絶縁層 １３４ タングステン／アルミニウム／タングステン積
層配線 １３５ 接続孔 １３６ 第５の層間絶縁層 １３７ 第５の層間絶縁層 １３８ 第５の層間絶縁層 １３９ アルミニウム配線 １４０ 接続孔 １４１ ファイナルパッシベーション層 １４２ ファイナルパッシベーション層 １４３ ＢＬＭ層 １４４ 外部端子（ボンディングパッド） １４５ 接続孔

Claims (9)

【特許請求の範囲】
1. 【請求項１】 複数の半導体素子が形成されている基板
   と、前記基板の上に、リソグラフィ技術と選択エッチン
   グ技術とを用いてパターン化されている層とを有し、前
   記層の中にその層の下層の材料および前記基板における
   シリコンからなる異物が含まれていないことを特徴とす
   る半導体集積回路装置。
2. 【請求項２】 請求項１記載の半導体集積回路装置であ
   って、前記層は、配線層または層間絶縁層であることを
   特徴とする半導体集積回路装置。
3. 【請求項３】 請求項１または２記載の半導体集積回路
   装置であって、前記異物は、基板の半導体領域の材料で
   あるシリコン、配線層、ゲートあるいはキャパシタの材
   料である導電体または層間絶縁層の材料である絶縁体で
   あることを特徴とする半導体集積回路装置。
4. 【請求項４】 基板からなるウエハを用意し、前記ウエ
   ハを半導体集積回路装置のチップを形成する領域である
   チップ取得部と、その周辺のウエハ周辺部とに区分けし
   て、前記ウエハにおけるウエハ周辺部の表面に、保護層
   を形成する工程を有することを特徴とする半導体集積回
   路装置の製造方法。
5. 【請求項５】 請求項４記載の半導体集積回路装置の製
   造方法であって、前記保護層は、酸化シリコン層または
   窒化シリコン層を用いることを特徴とする半導体集積回
   路装置の製造方法。
6. 【請求項６】 請求項４または５記載の半導体集積回路
   装置の製造方法であって、前記保護層の形成工程は、前
   記ウエハにおけるチップ取得部にウエハ処理を用いて複
   数の半導体素子を形成する工程の前に行うか、または前
   記ウエハにおけるチップ取得部にウエハ処理を用いて複
   数の半導体素子を形成する工程の後であって、前記ウエ
   ハにおけるチップ取得部に多層配線層の配線層および層
   間絶縁層を形成する工程の前に行うことを特徴とする半
   導体集積回路装置の製造方法。
7. 【請求項７】 請求項４〜６のいずれか１項に記載の半
   導体集積回路装置の製造方法であって、前記ウエハにお
   けるチップ取得部にリソグラフィ技術と選択エッチング
   技術とを用いて層のパターンを形成する工程を有し、前
   記層のパターンを形成する際に、前記ウエハにおけるウ
   エハ周辺部の保護層の上の層を取り除くことを特徴とす
   る半導体集積回路装置の製造方法。
8. 【請求項８】 請求項４〜７のいずれか１項に記載の半
   導体集積回路装置の製造方法であって、前記ウエハにお
   けるチップ取得部にリソグラフィ技術と選択エッチング
   技術とを用いて層のパターンを形成する工程を有し、前
   記層のパターンを形成する際に、前記ウエハにおけるウ
   エハ周辺部の保護層がエッチング防止されていることを
   特徴とする半導体集積回路装置の製造方法。
9. 【請求項９】 請求項８記載の半導体集積回路装置の製
   造方法であって、前記保護層のエッチング防止を行うに
   は、前記保護層の表面にレジスト層を形成した状態また
   はエッチング装置におけるクランプを前記保護層また
   は、加工対象層の全面に装着した状態において、前記層
   のパターンを形成するための選択エッチングを行ってい
   ることを特徴とする半導体集積回路装置の製造方法。