JPH08501904A - 通気性エッチ停止層を有するチップ相互接続部 - Google Patents
通気性エッチ停止層を有するチップ相互接続部Info
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Abstract
(57)【要約】
相互接続構造層の間に有機物の絶縁性材料を有する集積回路は、最終的な回路に両方とも残るものである、主有機誘電体層の上方にある通気性エッチ停止抵抗有機物層を有する2つの構成要素の有機物層を利用することによって、有機絶縁体から外部へ蒸気の脱ガスによって発生する損傷を除去する。エツチ停止層は、この有機絶縁体上方の相互接続の層をパターン化するのに用いられるエッチャントに対して抵抗性がある。
Description
【発明の詳細な説明】
通気性エッチ停止層を有するチップ相互接続部
[技術分野]
本発明の分野は多層相互接続部の電気絶縁に有機誘電絶縁体を使用した集積回
路のものである。
[背景技術]
多層相互接続の分野において、超大規模集積回路(VLSI)チップで利用で
きるデバイスを有用な回路に接続するには、数枚の配線層が必要なことが周知で
ある。相互接続構造は誘電性絶縁フィルムによって分離された少なくとも1枚の
層の導電性細線からなっている。絶縁体に埋め込まれた細線で構成された相互接
続構造は、伝送される信号の伝搬遅延がある点で伝送回線と類似している。この
遅延はRC遅延(R=抵抗、C=キャパシタンス)と呼ばれることがよくあるも
ので、高速スイッチング・ディジタル装置における回路の全体的な遅延で大きな
部分を占める。
手法の1つはRC遅延のキャパシタンスの項を最小限のものとするために、従
来の無機絶縁体の代わりに比誘電率が低い有機誘電体を使用するものであった。
当分野でもっとも一般的に使用されている誘電薄膜はSiO2であり、その比誘
電率は4.0である。ボリイミドなどの有機ポリマの比誘電率
は4.0未満であり、多層相互接続用誘電フィルムとしてきわめて有望なもので
ある。各種のポリイミドを利用できるにも関わらず、これらを多層絶縁体として
使用することは、有機絶縁体にいくつかの望ましくない特性があるため限定され
ていた。2つの主要な制限事項のうちの1つは、標準的な反応性イオン・エッチ
ング(RIE)を使用して、従来のアルミニウム導線を画定した場合、有機絶縁
体の開放構造がRIEプラズマから大量のCl2を吸収し、これがアルミニウム
線の腐食を引き起こす。第2の制限事項は有機絶縁体があらゆる注意を払っても
100%加硫されることがなく、微量な揮発性化合物が残り、これが以降の加熱
時に離脱したり、放出されたりする。
比較的フィーチャー・サイズが大きいものに使用されている適用例の1つ、す
なわち、R. M. Geffken, ”Multi-LevelMetallurgy for Master Image Structu
red Logic,”IEDM 1983 Proceedings, pp.542-545においては、有機誘電体が
相互接続用絶縁体として使用され、金属相互接続層がリフトオフ技法によってパ
ターン化されていた。レジストは従来の2重露光によって形成されて、金属パタ
ーンのリフトオフによる画定に適したくぼんだ(アンダーカット)断面を有する
ようになっていた。ほとんどがバイアである有機絶縁体のパターンのエッチング
は、大面積の開口に関しては加硫前に湿式エッチングによって行われ、小面積の
ものに関しては傾斜レジストを使用した反応性エッチングによって行われている
。リ
フトオフ金属法においては、数枚の有機層が互いに接触しており、脱ガス成分は
これらの層から自由に逃出する。しかしながら、金属RIEが導体パターンを画
定するのに必要なものであるため、反応性イオン・エッチング法からの塩素など
の望ましくないエッチング・ガスの吸収を防止するには、不透性層を使用しなけ
ればならない。有機絶縁体は慎重に加硫され、焼成され、エッチング・ガスに対
してすべてのポリイミド表面をシールするために、チッ化シリコンなどの無機薄
膜によってシールされる。この方法、すなわち、H.Eggers et al., ”A Polyim
ide-Isolated Three-Layer Metallization System,”IEEE V-MIC Conf.Procee
dings, 1985, pp. 163-169においては、ポリイミドの傾斜バイア表面も無機絶縁
体によってコーティングされる。欠陥や脱ガス物質のトラップが以降の処理およ
び使用時に構造の信頼性に影響を及ぼすものであるから、これらを回避するため
に十分な注意を払う必要がある。
これらの技法、すなわち、リフトオフ金属パターン化および傾斜バイアは両方
とも、フィーチャー・サイズが粗いものに対しては満足できるものであるが、構
成要素のサイズが縮小し、チップ上の回路数が増加したことによって必要となる
細かい寸法に拡張するには困難なものである。新しい要件は線を細くし、スペー
スを小さくすることであり(1ミクロン以下)、また層の間の線を接続するバイ
アを垂直にすることである。このような寸法はひいては、反応性イオン・エッチ
ングなどの金属パターン化技法や、米国特許第4954142号に示されている
化学機械研磨(金属食刻)による金属パターン化を使用することを必要とする。
高密度配線に対する他の設計要件は部分的に交差するバイアおよび線を使用す
ることである。この要件によれば、バイア開口(断面が垂直であることから、ス
タッドあるいは柱と呼ばれることがある)とバイア上方の金属線とが、共通面の
部分だけで接触するようにする必要がある。これは反応性イオン・エッチングを
使用して、バイアを画定した場合、オーバー・エッチングによって、バイアのレ
ベルの下の絶縁体に届く深い孔がエッチされることを意味する。これにより、バ
イア・ホールを後で、化学蒸着、ホット・スパッタリングなどの金属付着法によ
って埋めるという問題が生じる。2枚の誘電体層の間に存在するエッチ停止層は
オーバーエッチングに対するクッションとなり、下にある絶縁体の望ましくない
エッチングを最小限のものとする。これは部分的に重畳した接続を可能とするた
めに、超超大規模集積回路で重要な要件である。
金属パターン化に使用される薬品に対する保護に加えて、上にある有機層のエ
ッチング中に下にある有機層を保護することも必要である。この付加的な要件に
対処する方法の1つは、感光性ポリイミドを使用するものである。米国特許第5
091289号は感光性有機層がパターン化され、パターン化された有機誘電体
層に変換された従来技術の回路を示して
いる。下にある層はその前のプロセスによって非感光性となされており、それ故
、下にある層を保護することが回避される。しかしながら、感光性ポリイミドは
光活性成分が失われるため加硫中に大幅に収縮し、ULSIの配線には望ましく
ない傾斜バイアをもたらす。
絶縁体の溝が金属によって過充填され、余分な金属が研磨によって除去される
金属食刻法の他の要件は、絶縁体が良好な研磨停止材となることである。エッチ
ング・プロセスと同様に、良好な研磨停止材がないと、余分な金属を除去すると
きに、過剰研磨によって絶縁体が薄くなり、このため絶縁体の厚さの変動や、部
分的に許容できないほど薄い絶縁体が生じる。有機絶縁体の研磨工程に対する抵
抗力はきわめて低い。
[発明の開示]
本発明は複合誘電体層が最終的な回路に両方とも残る2枚の誘電体層によって
形成される集積回路に関する。主誘電体層は有機物であり、ポリイミド層である
ことが好ましく、第2の層は主層の上に置かれるものであって、比較的薄く、エ
ッチングに対する抵抗力があり、放出ガスに対して透過性のものである。エッチ
抵抗層は以降のプロセス、すなわち、反応性イオン・エッチングなどによる主層
上の有機絶縁体のパターン化、主絶縁体上の金属パターンのエッチングおよび主
層からの望ましくないガスの抑制、ならびに金属食刻法での金属研磨プロセスに
対する主層の保護のうち少なくとも1つ
において主層を保護する。
[図面の簡単な説明]
第1図−第4図は本発明による構造のさまざまなステップにおける集積回路の
一部を示す図である。
[発明の好ましい実施例]
第1図を参照すると、集積回路の一部が示されており、この部分にはシリコン
基板10に形成された電解効果トランジスタ30が示されている。トランジスタ
30の周囲には絶縁用の二酸化シリコン50があり、その上に、ここではソース
22とドレン24を接続する相互接続部の第1層であるポリシリコン(ポリ)層
60および62が形成されている。ポリ60上には、層70、すなわち二酸化シ
リコンのもう1つの層が付着されている。該層は層72、すなわち下にあるトラ
ンジスタを湿気や有機誘電体から出る可能性のある移動イオンから保護するチッ
化シリコンの保護層によつて覆われている。
層72上には、複合誘電体130と総称する層110および120からなる第
2レベルの誘電体層が付着されている。層110は公称厚さが5Kないし10K
Åの主誘電体層であり、層120は比較的薄い(約1000−2500)エッ
チ抵抗層72である。層110はたとえばポリイミドであり、層120はたとえ
ば、当分野で周知のように、エッチングに
対する抵抗物としてシリコンを加えたポリイミドである。層120は層110か
ら放出される蒸気に対して透過性であるから、他の処理の間、あるいは回路の作
動中の高温時に圧力が高くなることはない。他の図はこの複合層をどのようにパ
ターン化して、上部の相互接続層からトランジスタ30のゲート32までの接続
を行う孔を露出させるかを示している。
本発明の利点は、層120をきわめて薄くして、それ自体の比誘電率(主有機
層のものよりも高いことがある)が相互接続部の全体的なキャパシタンスに及ぼ
す影響を最小限のものとし、かつプレーナ化に対する影響を最小限のものとでき
ることである。
引用した特許などの従来の技術において、感光性層はエッチング・ガスに下に
ある層を損傷させることになるピンホールをさけるために、厚さが少なくとも0
.5ミクロンでなければならなかった。このような厚い層が回路に残っていると
、必要なプレーナ化を維持するのがそれに応じて困難なものとなる。
第2図を参照すると、金属食刻パターン化時に主層を保護するためにこの構造
を使用することが示されている。下部導体310(ポリシリコンまたは金属のい
ずれか)を接続する垂直スタッドを含んでいるバイア105が、反応性エッチン
グ・ガスの従来のセットを使用して暫定チッ化シリコン層122にエッチされて
いる。その後、同じパターンが酸素ベースのプラズマを使用して主層110にエ
ッチされる。第2図
は、溝が過充填され、余分の金属を除去するため研磨され、これによって導電プ
ラグがバイアに残る金属導休層320が示されている。
次の図、すなわち第3図において、過剰な金属320は周知の化学機械研磨ス
テップで除去され、その後、チッ化物120が剥離され、エッチ抵抗ポリイミド
120に置き換えられる。
複合構造が第4図に斜視図で示されており、頂部金属層330と接触する完成
したスタッド325が示されている。本実施例の形状は底部導体310が水平に
延びており、スタッド325が図面の面に対して垂直に、導体310とほぼ同じ
深さであり、第2のポリイミド層210および220の孔212が図面の面に対
して垂直に若干の距離にわたって延びているというものである。層320をRI
Eステップによってパターン化し、導体310と平行に水平に延びるようにして
もよい。この場合、無機研磨停止材は必要なく、その代わり、第2図の層122
のような暫定研磨停止層を使用して、最終ポリイミド・エッチ抵抗層220を配
置することができる。当分野の技術者には、除去される柔軟な、あるいは薄い層
が必ずしも無機研磨停止材の高い硬度である必要はなく、硬い透過性研磨停止材
を使用し、残しておいてもよいことが理解されよう。
暫定研磨停止材を使用するかどうかには関わりなく、エッチ抵抗層120およ
び220は、部分交差配線ルールを使用
して以降のレベルを形成するのに必要なエッチ抵抗をもたらし、また主層を望ま
しくないエッチングから保護する。第4図は第3図の層120によって覆われる
層210および220からなる連続複合有機層230も示している。孔212が
有機層310にエッチされており、スタッド325と部分的に交差しているが、
これはデザイン・ルールで認められているものである。層120というエッチ停
止材がなければ、孔212を形成するのに必要なエッチング・プロセスは層11
0まで進行するであろう。孔212を形成するのに必要なオーバエッチングが完
了すると、層110のエッチングを少なくするという条件の下で、最小限の時間
の間、異なるガスおよびエッチ条件を使用して、接触領域からエッチ停止層が除
去される。
層330に対する化学機械研磨操作の代わりに、RIEパターン化操作を行っ
て、層330との相互接続層を設けた場合、エッチング・ガス(特に、塩素)に
よる損傷の問題が生じるであろう。層110を浸食から保護することに加え、層
120は金属RIEプロセスで使用されるエッチング・ガスに対する障壁をもた
らすので、ガスが層110に吸収されて、信頼性の問題を引き起こすことはない
。本実施例の金属RIEプロセスの場合に有用な改変形の1つにおいては、透過
性層とは異なるエッチ抵抗層が選択される。該抵抗層は層330のパターン化後
に除去され、透過性を有するエッチ抵抗層に置き換えられる。
下記の詳細なプロセス・ステップはポリイミド層を金属食刻法に使用して、多
層構造を製造する本発明の実施例の1つを実施するために段階的に使用される。
溶剤nメチルピリデン(NMP)に溶解したビフェニルジアミンフェニルジアミ
ンの層をコーティングすることによって、ポリイミドの主層を形成して、100
℃で焼成し、その後、400℃の窒素雰囲気中で30分間加硫した。ポリイミド
の表面を2分間部分的に灰化して、付着力を改善し、かつ約2300ÅのPEC
VDチッ化シリコンの研磨停止材を付着させた。フォトレジストを使用して、パ
ターンをエッチした。まず、フッ素プラズマを使用してチッ化シリコンをエッチ
し、その後、酸素プラズマを使用してポリイミドにパターンをエッチした。フオ
トレジストはポリイミド絶縁体のエッチング中に完全に除去される。チッ化物層
をその後、下部エッチ停止材を除去する際にフッ素プラズマを使用して薄くして
、平均厚さを1000Åとした。パターンを設けたウェハ全体を金属シード層で
覆い、厚い層で覆った。金属層を配置する過程で、CVDとメッキの両方を行う
とともに、シード層をスパッタリングによって付着させた。化学機械研磨を行っ
て、非パターン領域から余分の金属を除去した後、ウェハにブラシをかけてきれ
いにし、残っているチッ化シリコンをフッ素プラズマによって除去した。表面を
水を含有したプラズマに露出して、付着力を改善した。ポリメチル/フェニルシ
ロキサンのコポリマと、NMP、1、3−ジメトキシベンゼンおよびo−キシレ
ンの溶液に溶解したビフェニルジアミン−オキシジアニリン(BPDA−ODA
)のポリアミン酸エチルエステルからなる溶液で、エッチ抵抗層をスピン・コー
ティングした。この層を加硫して、1500Åの厚さを得る。上記のステップを
繰り返して、相互接続部の次の層を形成する。上にある層にパターンを形成する
ステップにおいて、シリコンを負荷したコポリマで形成されるエッチ停止層によ
って、非重畳パターンのエッチングが可能となる。チッ化シリコン薄化ステップ
は接触領域からエッチ停止層を選択的に除去し、これによって金属の付着を可能
とし、かつ重畳領域の2枚の金属層の間にオーム接点を形成する。
当分野の技術者には、開示した実施例に各種の変更を行えることが理解できよ
う。本発明をバイポーラ・トランジスタまたは電解効果トランジスタ、絶縁プロ
セスでのシリコンのバルク単層または2重層ポリ・プロセス、複数層の誘電体、
および有機材料とエッチング・プロセスの各種の組合せとともに使用することが
できる。
【手続補正書】
【提出日】1995年4月28日
【補正内容】
請求の範囲
1.基板のデバイス層に形成されたトランジスタを有する基板と、
前記デバイス層に配置された無機物の孔のセットを有する無機絶縁体の層と、
前記デバイス層の上に配置され、無機物孔の前記セットの少なくともいくつか
を貫通して、前記トランジスタの少なくともいくつかと接触する第1セットの導
電性相互接続部材と、
無機絶縁体の上記第1層上に配置された有機物の孔のセットを有する有機絶縁
体の第1の層と、
有機絶縁体の上記層上に配置され、有機物孔の前記セットの少なくともいくつ
かを貫通して、導電性相互接続部材の前記第1セットまたはトランジスタの少な
くともいくつかと接触し、かつ有機絶縁体の第2の層で覆われた第2セットの導
電性相互接続部材とからなる集積回路において、
有機絶縁体の前記第1層が第1の有機物の下位レベルと、有機絶縁体の前記第
2層をエッチするエッチャントに対して抵抗性がある第2の有機物のエッチ停止
層とからなる複合層であり、
該エッチ停止層が有機絶縁体の前記第1層から放出される蒸気に対して透過性
であり、これによって該蒸気を前記エッチ停止層から前記集積回路外へ出し、
前記エッチ停止層が導電性相互接続部材の前記第2セット
をエッチするエッチャントに対して抵抗性があり、これによって前記エッチ停止
層が導電性相互接続部材の前記第2セットのパターン化時に有機物の前記第1層
を保護する
ことを特徴とする集積回路。
2.前記回路が
導電性相互接続部材の前記第2セットの上に配置された有機物の孔のセットを
有している有機絶縁体の前記層を含んでおり、
導電性相互接続部材の第3セットが有機絶縁体の前記層の上に配置され、かつ
有機物孔の前記セットの少なくともいくつかを貫通して、導電性相互接続部材の
前記第1および第2セットの少なくともいくつかと接触することを特徴とする、
請求の範囲第1項に記載の回路。
3.有機絶縁体と透過性エッチ停止層とを有する少なくとも2つの配線レベルを
備えた信頼性の高いチップ相互接続構造を形成する方法において、
a)無機絶縁体の層によって覆われており、複数個の第1の孔と、デバイス上
を通過し、該第1の孔を介してデバイスと接触する導体の第1のセットを含んで
いる複数個のデバイスを備えた半導体上に集積回路を設けるステップと、
b)第1の有機物層と、以降の工程において下にある前記有機物層から放出さ
れる蒸気に対して透過性の第1のエッチ停止層によって前記表面をコーティング
するステップと、
c)前記エッチ停止層および前記第1有機物層内の複数個
の第2の孔をパターン化するステップと、
d)前記第1エッチ停止層上の第2の導休をパターン化して、前記の第2の孔
を介して前記第1セットの導体と接触する第2のセットの導体を形成するステッ
プと、
e)第2の有機物層と、以降の工程において下にある前記有機物層から放出さ
れる蒸気に対して透過性の第2のエッチ停止層によって前記第2セットの導体を
コーティングするステップと、
f)前記第2の有機物層と第2のエッチ停止層内の複数個の第3の孔をパター
ン化し、前記第1エッチ停止層で停止するステップと、
g)前記第2エッチ停止層上の、前記第3の孔を介して前記第2導体と接触す
る第3の導体をパターン化するステップと、
前記ステップb)ないしg)を所定回数繰り返すステップと
からなることを特徴とする方法。
4.前記第1および第2のエッチ停止層の少なくとも一方が、前記第1および第
2有機物層の一方の上での無機エッチ停止層の形成に引き続いて形成されて、前
記第lおよび第2有機物層の前記一方を反応性イオン・エッチング・ステップか
ら保護し、次いで、前記無機エッチ停止層が除去されることを特徴とする、請求
の範囲第3項に記載の方法。
5.前記第1および第2有機物層の一方の上に無機エッチ停
止層を使用してから、前記エッチ停止層を形成して、前記第1および第2有機物
層の前記一方を金属研磨ブロセスから保護し、次いで前記無機エッチ停止層が除
去されることを特徴とする、請求の範囲第3項に記載の方法。
6.前記第1および第2エッチ停止層の少なくとも一方が有機化合物を含有する
シリコンと共重合化された有機絶縁体からなっていることを特徴とする、請求の
範囲第3項に記載の方法。
7.前記第1および第2エッチ停止層の少なくとも一方が有機化合物を含有する
シリコンと共重合化された有機絶縁体からなっていることを特徴とする、請求の
範囲第4項に記載の方法。
8.前記第1および第2エッチ停止層の少なくとも一方が有機化合物を含有する
シリコンと共重合化された有機絶縁体からなっていることを特徴とする、請求の
範囲第5項に記載の方法。9.半導体基板の層(10)に形成された半導体デバイス(30)を有する半導 体基板と、
前記層(10)に配置された無機物の孔(23、24)のセットを有する無機 絶縁体(50)の層と、
前記層(10)の上に配置され、無機物孔(23、24)の前記セットの少な くともいくつかを貫通して、前記半導体デバイス(30)の少なくともいくつか と接触する第1セットの導電性相互接続部材(60、62)と、
無機絶縁体の上記第1層(50)上に配置された有機物の孔(105)のセッ トを有する有機絶縁体(130)の第1の層と、
有機絶縁体(130)の上記層上に配置され、有機物孔(105)の前記セッ トの少なくともいくつかを貫通して、導電性相互接続部材(60、62)の前記 第1セットの少なくともいくつかと接触し、かつ有機絶縁体の少なくとも1つの 追加層で覆われた第2セットの導電性相互接続部材(320)とからなる集積回 路において、
有機絶縁体の前記第1層(130)が第1の有機物(110)の下位レベルと 、有機絶縁体の前記追加層をエッチするエッチャントに対して抵抗性がある第2 の有機物のエッチ停止層(120)とからなる複合層であり、
該エッチ停止層(120)が有機絶縁体の前記第1層(110)から放出され る蒸気に対して透過性であり、これによって該蒸気を前記エッチ停止層(120 )から前記集積回路外へ出し、
前記エッチ停止層(120)が導電性相互接続部材(320)の前記第2セッ トをエッチするエッチャントに対して抵抗性があり、これによって有機物の導電 体の追加セットが前記追加層上に配置され、有機物の各層上のエッチ停止層が導 電体の連続するレベルを形成することが可能となり、上にある導電性相互接続部 材(310、320)セットのパターン化時に下にある有機物(130)の層を 保護する
ことを特徴とする集積回路。 10.前記回路が
導電性相互接続部材(310)の前記第2セットの上に配置された有機物の孔 (105)のセットを有している有機絶縁体(130)の前記層を含んでおり、
導電性相互接続部材(330)の第3セットが有機絶縁体(210)の前記層 の上に配置され、かつ有機物孔(212)の前記セットの少なくともいくつかを 貫通して、導電性相互接続部材(310、320)の各セットの少なくともいく つかと接触することを特徴とする、請求の範囲第9項に記載の回路。 11.有機絶縁体(130)と透過性エッチ停止層(120)とを有する少なく とも2つの配線レベルを備えた信頼性の高いチップ相互接続構造を形成する方法 において、
a)無機絶縁体(50)の層によって覆われており、複数個の第1の孔(22 、24)と、デバイス上を通過し、該第1の孔を介してデバイスと接触する導体 (60、62)の第1のセットを含んでいる複数個の半導体デバイス(10)を 備える集積回路を設けるステップと、
b)前記第1セットの導体(60、62)の上に第1の有機物層(110)と 、前記第1の有機物層よりも薄く、下にある前記有機物層から放出される蒸気に 対して透過性であり、前記有機物(110)を覆う前記エッチ停止層(120) とのコーティングを形成し、これによって第1の複合誘電体層 (130)を形成するステップと、
c)前記エッチ停止層(12)および前記第1有機物層(110)内の複数個 の第2の孔(105)をパターン化するステップと、
d)前記第1エッチ停止層(120)上の第2の導体(320)をパターン化 して、前記の第2の孔(105)を介して前記第1セットの導体と接触する第2 のセットの導体を形成するステツプと、
e)第2の有機物層(210)と、有機物層(21)よリも薄い第2エッチ停 止層(220)を有し、下にある前記有機物層から放出される蒸気に対して透過 性の第2のエッチ停止層によって前記第2セットの導体をコーティングし、これ によって第2の複合誘電体層を形成するステップと、
f)前記第2の有機物層(210)と第2のエッチ停止層(220)内の複数 個の第3の孔(212)をパターン化し、前記第1エッチ停止層(110)で停 止するステップと、
g)前記第2エッチ停止層(220)上の、前記第3の孔(212)を介して 前記第2導体と接触する第3の導体(330)をパターン化するステップと、
前記ステップb)ないしg)を少なくとも1回繰り返すステップと
からなることを特徴とする方法であって、
前記第1(120)および第2のエッチ停止層(220)の少なくとも一方が 、前記第1(110)および第2有機物 層(220)の一方の上での無機エッチ停止層(122)の形成に引き続いて形 成されて、前記第1および第2有機物層の前記一方を反応性イオン・エッチング ・ステップまたは金属研磨ブロセスから保護し、次いで、前記無機エッチ停止層 (122)が除去されることを特徴とする方法。 12.前記第1および第2エッチ停止層の少なくとも一方が有機化合物を含有す るシリコンと共重合化された有機絶縁体からなっていることを特徴とする、請求 の範囲第11項に記載の方法。
─────────────────────────────────────────────────────
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(72)発明者 スリッリッシイハン、クリス、ヴェンカー
ラマン
アメリカ合衆国ニューヨーク州ワッピンガ
ーズ・フォールズ、シャーウッド・ハイツ
33
Claims (1)
- 【特許請求の範囲】 1.基板のデバイス層に形成されたトランジスタを有する基板と、 前記デバイス層に配置された無機物の孔のセットを有する無機絶縁体の層と、 前記デバイス層の上に配置され、無機物孔の前記セットの少なくともいくつか を貫通して、前記トランジスタの少なくともいくつかと接触する第1セットの導 電性相互接続部材と、 無機絶縁体の上記第1層上に配置された有機物の孔のセットを有する有機絶縁 体の第1の層と、 有機絶縁体の上記層上に配置され、有機物孔の前記セットの少なくともいくつ かを貫通して、導電性相互接続部材の前記第1セットまたはトランジスタの少な くともいくつかと接触し、かつ有機絶縁体の第2の層で覆われた第2セットの導 電性相互接続部材とからなる集積回路において、 有機絶縁体の前記第1層が第1の有機物の下位レベルと、有機絶縁体の前記第 2層をエッチするエッチャントに対して抵抗性がある第2の有機物のエッチ停止 層とからなる複合層であり、 該エッチ停止層が有機絶縁体の前記第1層から放出される蒸気に対して透過性 であり、これによって該蒸気を前記エッチ停止層から前記集積回路外へ出し、 前記エッチ停止層が導電性相互接続部材の前記第2セット をエッチするエッチャントに対して抵抗性があり、これによって前記エッチ停止 層が導電性相互接続部材の前記第2セットのパターン化時に有機物の前記第1層 を保護する ことを特徴とする集積回路。 2.前記回路が 導電性相互接続部材の前記第2セットの上に配置された有機物の孔のセットを 有している有機絶縁体の前記層を含んでおり、 導電性相互接続部材の第3セットが有機絶縁体の前記層の上に配置され、かつ 有機物孔の前記セットの少なくともいくつかを貫通して、導電性相互接続部材の 前記第1および第2セットの少なくともいくつかと接触することを特徴とする、 請求の範囲第1項に記載の回路。 3.有機絶縁体と透過性エッチ停止層とを有する少なくとも2つの配線レベルを 備えた信頼性の高いチップ相互接続構造を形成する方法において、 a)無機絶縁体の層によって覆われており、複数個の第1の孔と、デバイス上 を通過し、該第1の孔を介してデバイスと接触する導体の第1のセットを含んで いる複数個のデバイスを備えた半導体上に集積回路を設けるステップと、 b)第1の有機物層と、以降の工程において下にある前記有機物層から放出さ れる蒸気に対して透過性の第1のエッチ停止層によって前記表面をコーティング するステップと、 c)前記エッチ停止層および前記第1有機物層内の複数個 の第2の孔をパターン化するステップと、 d)前記第1エッチ停止層上の第2の導体をパターン化して、前記の第2の孔 を介して前記第1セットの導体と接触する第2のセットの導休を形成するステッ プと、 e)第2の有機物層と、以降の工程において下にある前記有機物層から放出さ れる蒸気に対して透過性の第2のエッチ停止層によって前記第2セットの導体を コーティングするステップと、 f)前記第2の有機物層と第2のエッチ停止層内の複数個の第3の孔をパター ン化し、前記第lエッチ停止層で停止するステップと、 g)前記第2エッチ停止層上の、前記第3の孔を介して前記第2導体と接触す る第3の導体をパターン化するステップと、 前記ステップb)ないしg)を所定回数繰り返すステップと からなることを特徴とする方法。 4.前記第1および第2のエッチ停止層の少なくとも一方が、前記第1および第 2有機物層の一方の上での無機エッチ停止層の形成に引き続いて形成されて、前 記第1および第2有機物層の前記一方を反応性イオン・エッチング・ステップか ら保護し、次いで、前記無機エッチ停止層が除去されることを特徴とする、請求 の範囲第3項に記載の方法。 5.前記第1および第2有機物層の一方の上に無機エッチ停 止層を使用してから、前記エッチ停止層を形成して、前記第1および第2有機物 層の前記一方を金属研磨プロセスから保護し、次いで前記無機エッチ停止層が除 去されることを特徴とする、請求の範囲第3項に記載の方法。 6.前記第1および第2エッチ停止層の少なくとも一方が有機化合物を含有する シリコンと共重合化された有機絶縁体からなっていることを特徴とする、請求の 範囲第3項に記載の方法。 7.前記第1および第2エッチ停止層の少なくとも一方が有機化合物を含有する シリコンと共重合化された有機絶縁体からなっていることを特徴とする、請求の 範囲第4項に記載の方法。 8.前記第1および第2エッチ停止層の少なくとも一方が有機化合物を含有する シリコンと共重合化された有機絶縁体からなっていることを特徴とする、請求の 範囲第5項に記載の方法。
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US5739579A (en) * | 1992-06-29 | 1998-04-14 | Intel Corporation | Method for forming interconnections for semiconductor fabrication and semiconductor device having such interconnections |
US5642073A (en) | 1993-12-06 | 1997-06-24 | Micron Technology, Inc. | System powered with inter-coupled charge pumps |
US5756397A (en) * | 1993-12-28 | 1998-05-26 | Lg Semicon Co., Ltd. | Method of fabricating a wiring in a semiconductor device |
US5451543A (en) * | 1994-04-25 | 1995-09-19 | Motorola, Inc. | Straight sidewall profile contact opening to underlying interconnect and method for making the same |
US5565384A (en) * | 1994-04-28 | 1996-10-15 | Texas Instruments Inc | Self-aligned via using low permittivity dielectric |
US5482894A (en) * | 1994-08-23 | 1996-01-09 | Texas Instruments Incorporated | Method of fabricating a self-aligned contact using organic dielectric materials |
US5710460A (en) * | 1995-04-21 | 1998-01-20 | International Business Machines Corporation | Structure for reducing microelectronic short circuits using spin-on glass as part of the interlayer dielectric |
JPH08306780A (ja) * | 1995-05-11 | 1996-11-22 | Toshiba Corp | 半導体装置の製造方法 |
US5686354A (en) * | 1995-06-07 | 1997-11-11 | Advanced Micro Devices, Inc. | Dual damascene with a protective mask for via etching |
US5691238A (en) * | 1995-06-07 | 1997-11-25 | Advanced Micro Devices, Inc. | Subtractive dual damascene |
US5705430A (en) * | 1995-06-07 | 1998-01-06 | Advanced Micro Devices, Inc. | Dual damascene with a sacrificial via fill |
US5614765A (en) * | 1995-06-07 | 1997-03-25 | Advanced Micro Devices, Inc. | Self aligned via dual damascene |
US5834845A (en) * | 1995-09-21 | 1998-11-10 | Advanced Micro Devices, Inc. | Interconnect scheme for integrated circuits |
US5854131A (en) * | 1996-06-05 | 1998-12-29 | Advanced Micro Devices, Inc. | Integrated circuit having horizontally and vertically offset interconnect lines |
US6143647A (en) * | 1997-07-24 | 2000-11-07 | Intel Corporation | Silicon-rich block copolymers to achieve unbalanced vias |
US6309971B1 (en) | 1996-08-01 | 2001-10-30 | Cypress Semiconductor Corporation | Hot metallization process |
JP3305211B2 (ja) * | 1996-09-10 | 2002-07-22 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
US5773360A (en) * | 1996-10-18 | 1998-06-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Reduction of surface contamination in post-CMP cleaning |
US5962113A (en) * | 1996-10-28 | 1999-10-05 | International Business Machines Corporation | Integrated circuit device and process for its manufacture |
US5977638A (en) * | 1996-11-21 | 1999-11-02 | Cypress Semiconductor Corp. | Edge metal for interconnect layers |
US5818110A (en) * | 1996-11-22 | 1998-10-06 | International Business Machines Corporation | Integrated circuit chip wiring structure with crossover capability and method of manufacturing the same |
US5861676A (en) * | 1996-11-27 | 1999-01-19 | Cypress Semiconductor Corp. | Method of forming robust interconnect and contact structures in a semiconductor and/or integrated circuit |
US5897371A (en) * | 1996-12-19 | 1999-04-27 | Cypress Semiconductor Corp. | Alignment process compatible with chemical mechanical polishing |
US5981374A (en) * | 1997-04-29 | 1999-11-09 | International Business Machines Corporation | Sub-half-micron multi-level interconnection structure and process thereof |
US6420273B1 (en) | 1997-06-30 | 2002-07-16 | Koninklijke Philips Electronics N.V. | Self-aligned etch-stop layer formation for semiconductor devices |
US6080655A (en) | 1997-08-21 | 2000-06-27 | Micron Technology, Inc. | Method for fabricating conductive components in microelectronic devices and substrate structures thereof |
US6150072A (en) * | 1997-08-22 | 2000-11-21 | Siemens Microelectronics, Inc. | Method of manufacturing a shallow trench isolation structure for a semiconductor device |
US6218078B1 (en) * | 1997-09-24 | 2001-04-17 | Advanced Micro Devices, Inc. | Creation of an etch hardmask by spin-on technique |
US6127721A (en) * | 1997-09-30 | 2000-10-03 | Siemens Aktiengesellschaft | Soft passivation layer in semiconductor fabrication |
FR2779274B1 (fr) * | 1998-05-27 | 2000-08-18 | St Microelectronics Sa | Circuit integre avec couche d'arret et procede de fabrication associe |
US6025259A (en) * | 1998-07-02 | 2000-02-15 | Advanced Micro Devices, Inc. | Dual damascene process using high selectivity boundary layers |
US6174803B1 (en) | 1998-09-16 | 2001-01-16 | Vsli Technology | Integrated circuit device interconnection techniques |
US6150272A (en) * | 1998-11-16 | 2000-11-21 | Taiwan Semiconductor Manufacturing Company | Method for making metal plug contacts and metal lines in an insulating layer by chemical/mechanical polishing that reduces polishing-induced damage |
US6965165B2 (en) | 1998-12-21 | 2005-11-15 | Mou-Shiung Lin | Top layers of metal for high performance IC's |
JP2000260768A (ja) * | 1999-03-05 | 2000-09-22 | Nec Corp | 半導体装置の製造方法 |
US6171949B1 (en) * | 1999-06-09 | 2001-01-09 | Advanced Micro Devices, Inc. | Low energy passivation of conductive material in damascene process for semiconductors |
US6265319B1 (en) * | 1999-09-01 | 2001-07-24 | Taiwan Semiconductor Manufacturing Company | Dual damascene method employing spin-on polymer (SOP) etch stop layer |
US6114243A (en) * | 1999-11-15 | 2000-09-05 | Chartered Semiconductor Manufacturing Ltd | Method to avoid copper contamination on the sidewall of a via or a dual damascene structure |
EP1282161B1 (en) * | 2000-05-08 | 2011-07-20 | Denki Kagaku Kogyo Kabushiki Kaisha | LOW RELATIVE PERMITTIVITY SIOx FILM, PRODUCTION METHOD, SEMICONDUCTOR DEVICE COMPRISING THE FILM |
US6399512B1 (en) | 2000-06-15 | 2002-06-04 | Cypress Semiconductor Corporation | Method of making metallization and contact structures in an integrated circuit comprising an etch stop layer |
US6635566B1 (en) * | 2000-06-15 | 2003-10-21 | Cypress Semiconductor Corporation | Method of making metallization and contact structures in an integrated circuit |
US6379870B1 (en) | 2000-07-12 | 2002-04-30 | Honeywell International Inc. | Method for determining side wall oxidation of low-k materials |
US6603204B2 (en) * | 2001-02-28 | 2003-08-05 | International Business Machines Corporation | Low-k interconnect structure comprised of a multilayer of spin-on porous dielectrics |
US6667217B1 (en) * | 2001-03-01 | 2003-12-23 | Taiwan Semiconductor Manufacturing Company | Method of fabricating a damascene copper inductor structure using a sub-0.18 um CMOS process |
US6798073B2 (en) * | 2001-12-13 | 2004-09-28 | Megic Corporation | Chip structure and process for forming the same |
US9419075B1 (en) * | 2015-01-28 | 2016-08-16 | Texas Instruments Incorporated | Wafer substrate removal |
US10199461B2 (en) * | 2015-10-27 | 2019-02-05 | Texas Instruments Incorporated | Isolation of circuit elements using front side deep trench etch |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE298330C (ja) * | ||||
JPS5910064B2 (ja) * | 1978-11-22 | 1984-03-06 | 三菱電機株式会社 | 多層配線構造の製造方法 |
JPS55138859A (en) * | 1979-04-16 | 1980-10-30 | Nec Corp | Multilayer wiring type semiconductor device |
JPS5615052A (en) * | 1979-07-18 | 1981-02-13 | Hitachi Ltd | Semiconductor device with multilayer wiring |
JPS5834945A (ja) * | 1981-08-26 | 1983-03-01 | Nippon Telegr & Teleph Corp <Ntt> | 多層配線構造体 |
FR2526225B1 (fr) * | 1982-04-30 | 1985-11-08 | Radiotechnique Compelec | Procede de realisation d'un condensateur integre, et dispositif ainsi obtenu |
US4451326A (en) * | 1983-09-07 | 1984-05-29 | Advanced Micro Devices, Inc. | Method for interconnecting metallic layers |
US4908298A (en) * | 1985-03-19 | 1990-03-13 | International Business Machines Corporation | Method of creating patterned multilayer films for use in production of semiconductor circuits and systems |
US4719125A (en) * | 1985-10-11 | 1988-01-12 | Allied Corporation | Cyclosilazane polymers as dielectric films in integrated circuit fabrication technology |
US4692205A (en) * | 1986-01-31 | 1987-09-08 | International Business Machines Corporation | Silicon-containing polyimides as oxygen etch stop and dual dielectric coatings |
JPS62194644A (ja) * | 1986-02-20 | 1987-08-27 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JPH0654774B2 (ja) * | 1987-11-30 | 1994-07-20 | 株式会社東芝 | 半導体装置及びその製造方法 |
EP0326293A1 (en) * | 1988-01-27 | 1989-08-02 | Advanced Micro Devices, Inc. | Method for forming interconnects |
US4954142A (en) * | 1989-03-07 | 1990-09-04 | International Business Machines Corporation | Method of chemical-mechanical polishing an electronic component substrate and polishing slurry therefor |
EP0393635B1 (en) * | 1989-04-21 | 1997-09-03 | Nec Corporation | Semiconductor device having multi-level wirings |
US4897153A (en) * | 1989-04-24 | 1990-01-30 | General Electric Company | Method of processing siloxane-polyimides for electronic packaging applications |
US5000818A (en) * | 1989-08-14 | 1991-03-19 | Fairchild Semiconductor Corporation | Method of fabricating a high performance interconnect system for an integrated circuit |
US5070037A (en) * | 1989-08-31 | 1991-12-03 | Delco Electronics Corporation | Integrated circuit interconnect having dual dielectric intermediate layer |
US5091289A (en) * | 1990-04-30 | 1992-02-25 | International Business Machines Corporation | Process for forming multi-level coplanar conductor/insulator films employing photosensitive polyimide polymer compositions |
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