JP4803625B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP4803625B2 JP4803625B2 JP2001268109A JP2001268109A JP4803625B2 JP 4803625 B2 JP4803625 B2 JP 4803625B2 JP 2001268109 A JP2001268109 A JP 2001268109A JP 2001268109 A JP2001268109 A JP 2001268109A JP 4803625 B2 JP4803625 B2 JP 4803625B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- film
- cleaning
- insulating film
- protective
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 96
- 238000004519 manufacturing process Methods 0.000 title claims description 53
- 238000004140 cleaning Methods 0.000 claims description 127
- 239000007788 liquid Substances 0.000 claims description 103
- 230000001681 protective effect Effects 0.000 claims description 82
- 238000000034 method Methods 0.000 claims description 56
- 239000000758 substrate Substances 0.000 claims description 50
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 45
- 229910052802 copper Inorganic materials 0.000 claims description 45
- 239000010949 copper Substances 0.000 claims description 45
- QRUDEWIWKLJBPS-UHFFFAOYSA-N benzotriazole Chemical compound C1=CC=C2N[N][N]C2=C1 QRUDEWIWKLJBPS-UHFFFAOYSA-N 0.000 claims description 40
- 239000012964 benzotriazole Substances 0.000 claims description 21
- 239000000243 solution Substances 0.000 claims description 17
- 239000007864 aqueous solution Substances 0.000 claims description 16
- 239000000126 substance Substances 0.000 claims description 15
- 125000003354 benzotriazolyl group Chemical class N1N=NC2=C1C=CC=C2* 0.000 claims description 8
- 239000003223 protective agent Substances 0.000 claims 1
- 239000010408 film Substances 0.000 description 311
- 238000005498 polishing Methods 0.000 description 53
- 230000004888 barrier function Effects 0.000 description 43
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 31
- 229910052751 metal Inorganic materials 0.000 description 25
- 239000002184 metal Substances 0.000 description 25
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 24
- 230000015572 biosynthetic process Effects 0.000 description 15
- 239000010410 layer Substances 0.000 description 15
- 238000005530 etching Methods 0.000 description 12
- 239000011229 interlayer Substances 0.000 description 12
- 239000000377 silicon dioxide Substances 0.000 description 12
- 235000012239 silicon dioxide Nutrition 0.000 description 12
- 238000011109 contamination Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 11
- 238000004544 sputter deposition Methods 0.000 description 10
- 239000000463 material Substances 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- 230000007797 corrosion Effects 0.000 description 7
- 238000005260 corrosion Methods 0.000 description 7
- 239000012535 impurity Substances 0.000 description 7
- 239000002245 particle Substances 0.000 description 7
- 238000003672 processing method Methods 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 150000002739 metals Chemical class 0.000 description 6
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000000203 mixture Substances 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 229910052715 tantalum Inorganic materials 0.000 description 4
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 4
- 238000007740 vapor deposition Methods 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000000356 contaminant Substances 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 229910010272 inorganic material Inorganic materials 0.000 description 3
- 239000011147 inorganic material Substances 0.000 description 3
- 239000002002 slurry Substances 0.000 description 3
- 238000004528 spin coating Methods 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- 238000005406 washing Methods 0.000 description 3
- 239000004215 Carbon black (E152) Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 229930195733 hydrocarbon Natural products 0.000 description 2
- 150000002430 hydrocarbons Chemical class 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 2
- 125000002887 hydroxy group Chemical group [H]O* 0.000 description 2
- 239000011259 mixed solution Substances 0.000 description 2
- 238000002156 mixing Methods 0.000 description 2
- 230000003472 neutralizing effect Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 125000000962 organic group Chemical group 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 239000003870 refractory metal Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000008367 deionised water Substances 0.000 description 1
- 229910021641 deionized water Inorganic materials 0.000 description 1
- 238000010828 elution Methods 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02082—Cleaning product to be cleaned
- H01L21/02087—Cleaning of wafer edges
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
- H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
- H01L21/02074—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers the processing being a planarization of conductive layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02082—Cleaning product to be cleaned
- H01L21/0209—Cleaning of wafer backside
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
- H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/7684—Smoothing; Planarisation
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/906—Cleaning of wafer as interim step
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/963—Removing process residues from vertical substrate surfaces
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Weting (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及び半導体装置の製造方法に関し、特に銅配線パターンを保護するウエット処理の方法に関する。
【０００２】
【従来の技術】
チップサイズの拡大と最小加工寸法の微細化に伴い、配線による寄生容量と配線抵抗が急増し、その結果配線遅延が発生する。それを解決する方法として、寄生容量に対しては、低誘電率層間絶縁膜を用いる。また、配線抵抗に対しては、低抵抗の銅配線を使用する。そして、低誘電率による容量Ｃの低下と、銅による抵抗Ｒの低下により、配線遅延（∝ＲＣ）を低減できる。
【０００３】
また、配線抵抗の低減のために、平均配線長の低減も重要である。平均配線長は、配線層数に反比例するので、配線を多層化する多層化技術が重要となる。そのためには、下層の表面凹凸を踏襲せずに多層化が可能なダマシン配線構造及び化学機械研磨（ＣＭＰ）の技術が必須となる。
ＣＭＰは、半導体装置の製造過程において、研磨剤により表面を精密に研磨する工程である。下層の上部を精密に平坦化し、上層に凹凸を踏襲させないようにする。製造工程は、非常に微細なプロセスであるため、研磨剤、研磨条件、研磨機器、洗浄方法等に高い技術が要求される。
【０００４】
従来の技術のＣＭＰにおける問題点について説明する。
図６を参照して、従来の技術について説明する。
図６は、ＣＭＰのプロセス終了後の洗浄の一工程を示す図である。ウエハー１０１、純水１０２、純水ノズル１０４、洗浄液１０３及び洗浄液ノズル１０５を示す。ここでは、ＣＭＰにより配線を形成する配線膜の不要部分が研磨された後、ウエハー１０１の表面（図６の純水１０２の側）の洗浄が終了し、その後の裏面（図６の洗浄液１０３の側）の洗浄工程を示している。
【０００５】
ウエハー１０１は、半導体装置である。その表面に、半導体素子、層間絶縁膜、ダマシン配線などが形成されている。
純水１０２は、半導体製造に用いられる超高純度の純水である。ウエハ−１０１の表面を覆い、裏面からの洗浄液１０３及び不純物の回り込みを防ぐ機能を有する。
純水ノズル１０４は、ウエハー１０１表面に純水１０２を放出するノズルである。
洗浄液１０３は、ウエハー１０１の表面側のＣＭＰにより、裏面に周り込んだ研磨残留物や汚染物質を除去し、洗浄するための洗浄液である。
洗浄液ノズル１０５は、ウエハー１０１裏面に洗浄液１０３を放出するノズルである。
【０００６】
銅のダマシン配線形成（ＣＭＰ）後、ウエハー１０１は、表面を洗浄される。しかる後、図６に示すように、裏面を洗浄液１０３により洗浄される。その際、裏面の汚染が表面の側に回り込まないように、表面に、純水１０２を放出している。
【０００７】
この時の、ダマシン配線の状態について、図７を用いて説明する。
図７は、ウエハー１０１のダマシン配線の一断面を示す図である。基板１１１、絶縁膜１１２、バリア膜１１３、配線膜１１４及び配線溝１１５を示す。
基板１１１は、半導体素子、（層間）絶縁膜、ダマシン配線などを形成するための基板である。シリコンのような半導体基板や、二酸化シリコンや窒化シリコンのような絶縁膜を形成された半導体基板でも良い。
絶縁膜１１２は、炭化水素系のポリマーのような有機系の材料を用いた絶縁膜、あるいは、二酸化シリコンのような無機系の材料を用いた絶縁膜である。
バリア膜１１３は、金属薄膜である。プロセス中に、絶縁膜１１２が、プラズマに曝されるのを防ぐと共に、配線膜１１４が絶縁膜１１２へ拡散するのを防止する。窒化チタンやタンタルなどである。
配線膜１１４は、抵抗率の低い金属で形成される配線用の膜である。絶縁膜中の配線溝に形成され、ダマシン配線となる。例えば、銅である。
【０００８】
図７（ａ）において、ＣＭＰにより、配線溝１１５にダマシン配線が形成された後、表面（配線溝１１５）の側が、洗浄される。しかる後、図６で示すように、裏面（基板１１１）の側が洗浄液１０３により洗浄される。その裏面を洗浄する際、表側には、純水１０２が流されている。純水１０２は、裏面洗浄の洗浄液１０３が表面に周り込むのを防ぐために流す。そして、この裏面洗浄が終了した時点での断面図が図７（ｂ）である。図７（ｂ）においては、バリア膜１１３と配線膜１１４との表面側の界面において、サイドスリットが入ることが分かる。
【０００９】
この様に、ＣＭＰ終了後、表面の洗浄が終了した段階であるにもかかわらず、サイドスリットが入る。これは、純水１０２及び僅かに表面に残留しているＣＭＰ用研磨液により、配線膜１１４（銅）がエッチングされているためである。また、図示しないが、その作用により、膜表面にエッチングによるピットが入る可能性も有る。
【００１０】
その結果、配線の断面積が小さくなる他、場所依存性が出て来ることになる。すなわち、配線抵抗を有効に低減することが困難となる。また、凹凸が発生するため、層間絶縁膜のステップカバレッジに乱れが生じる可能性が有る。
【００１１】
図８は、ＣＭＰのプロセス終了後の洗浄の他の一工程を示す図である。ウエハー１０１、純水１０２、純水ノズル１０４、洗浄液１０３、洗浄液ノズル１０５、端部洗浄液１０６及び端部ノズル１０７を示す。ここでは、ＣＭＰにより配線を形成する配線膜の不要部分が研磨された後、ウエハー１０１の表面（図８の純水１０２の側）の洗浄が終了し、その後の裏面（図８の洗浄液１０３の側）の洗浄及び表面エッジ部のメタル除去を同時に行う工程を示している。
【００１２】
端部洗浄液１０６は、表面のエッジ部に有る金属部分を、エッチング除去するための洗浄液である。
端部ノズル１０７は、端部洗浄液１０６を供給するノズルである。
他の構成（ウエハー１０１〜洗浄液ノズル１０５）は既述の通りなので、説明を省略する。
【００１３】
この場合にも、前述の場合と同様に、図７で示すような現象が起こり、ダマシン配線のバリア膜との境界部分においてサイドスリットが生じる。従って、配線抵抗を有効に低減することが困難となり、層間絶縁膜のステップカバレッジにも問題が生じる可能性が有る。
【００１４】
上記問題に関連して、特開２００１−８９７４７号公報に、研磨用組成物および研磨方法が開示されている。この発明では、ＣＭＰを行なう際の研磨用組成物として、ベンゾトリアゾール誘導体を含む組成物を用いる。ベンゾトリアゾール誘導体を含む組成物を用いて銅のＣＭＰを行うことにより、銅表面に保護膜を形成し、研磨後の腐食防止に加え、銅膜研磨速度も抑制する作用がある。
【００１５】
特開２０００−３１５６６６号公報には、半導体集積回路装置の製造方法が開示されている。この発明では、ＣＭＰを行なう際の研磨液として、防食剤を含む研磨液を用いる。防食剤は、金属表面に耐食性の保護膜を形成し、ＣＭＰにより研磨の進行を抑制する薬剤である。ここでは、ベンゾトリアゾールを用いる。そして、銅のＣＭＰを行いつつ、銅表面に保護膜を形成し、研磨後の腐食防止に加え、銅膜研磨速度も抑制する。
【００１６】
特開２０００−１２５４３号公報には、半導体集積回路装置の製造方法が開示されている。この発明では、ＣＭＰを行なう際の研磨用スラリとして、ベンゾトリアゾールを含むスラリを用いる。ベンゾトリアゾールを含むスラリを用いることにより、銅膜の表面を保護しながら研磨できる。従って、スループットを著しく低下させること無く、銅膜の腐食及びディッシングを抑えた銅膜の研磨が可能となる。
【００１７】
特開平８−８３７８０号公報には、研磨剤及び研磨方法が開示されている。この発明では、ＣＭＰを行なう際の研磨剤として、ベンゾトリアゾールを含む研磨剤を用いる。ベンゾトリアゾールを含む研磨剤を用いることにより、銅膜の表面を保護し、等方的な化学機械研磨を抑制する。そして、被研磨膜の凸部表面のみを機械的研磨により除去することにより、ディッシングの少ない研磨が可能となる。
【００１８】
特開平８−６４５９４号公報には、配線の形成方法が開示されている。この発明では、ＣＭＰを行なう際の砥粒液として、ベンゾトリアゾールを含む砥粒液を用いる。ベンゾトリアゾールを含む研磨剤を用いることにより、銅膜の表面を保護し、腐食の発生を防止することが出来る。そして、金属配線形成中（研磨中）及び形成後の表面腐食を防止し、品質劣化を防止できる。
【００１９】
特開平５−３１５３３１号公報には、半導体装置の製造方法及び洗浄装置が開示されている。この発明では、銅配線形成後、ベンゾトリアゾールを含む水溶液を用いて、銅配線を洗浄する。ベンゾトリアゾールを含む水溶液を用いることにより、銅膜の表面に保護膜（Ｃｕ−ＢＴＡ）が形成され保護されるので、銅配線の腐食を防止することが出来る。
【００２０】
【発明が解決しようとする課題】
従って、本発明の目的は、ダマシン配線が形成されたウエハーのウエット処理の際、ダマシン配線表面へのダメージを低減することが可能な半導体装置の製造方法を提供することである。
【００２１】
また、本発明の別の目的は、ダマシン配線が形成されたウエハーの裏面洗浄の際、ダマシン配線表面の保護をすることが可能な半導体装置の製造方法を提供することである。
【００２２】
本発明の更に別の目的は、ダマシン配線が形成されたウエハーの表面エッジ部のメタル除去の際、ダマシン配線表面の保護をすることが可能な半導体装置の製造方法を提供することである。
【００２３】
本発明の更に別の目的は、配線抵抗を安定させ、配線遅延を低減することが可能な半導体装置の製造方法を提供することにある。
【００２４】
本発明の他の目的は、スループットの低下させずに、配線の信頼性を向上することが可能な半導体装置の製造方法を提供することにある。
【００２５】
【課題を解決するための手段】
以下に、［発明の実施の形態]で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明の実施の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２６】
従って、上記課題を解決するために、本発明の半導体装置の製造方法は、半導体基板（１１）上に絶縁膜（１２）を形成するステップと、前記絶縁膜（１２）内に延びる配線溝（１５）を形成するステップと、前記配線溝（１５）を満たし、かつ前記絶縁膜（１２）を覆うように導電膜（１３＋１４）を形成するステップと、前記絶縁膜（１２）の表面が露出するまで、前記導電膜（１３＋１４）をＣＭＰにより除去し、前記導電膜（１３、１４）を配線とするステップと、前記半導体基板（１１）の表面を洗浄するステップと、前記配線の表面を保護する保護膜（１６）を形成可能な保護薬液（２）で、前記半導体基板（１１）の表面を処理しながら、前記半導体基板（１１）の裏面を洗浄するステップとを具備する。
【００２７】
また、本発明の半導体装置の製造方法は、半導体基板（１１）上に絶縁膜（１２）を形成するステップと、前記絶縁膜（１２）内に延びる配線溝（１５）を形成するステップと、前記配線溝（１５）の内面を覆い、かつ前記絶縁膜（１２）を覆うように第１導電膜（１３）を形成するステップと、前記配線溝（１５）を満たし、かつ前記第１導電膜（１３）を覆うように第２導電膜（１４）を形成するステップと、前記第１導電膜（１３）の表面が露出するまで、前記第２導電膜（１４）を、ＣＭＰにより除去するステップと、前記絶縁膜（１２）の表面が露出するまで、前記第１導電膜（１３）と前記第２導電膜（１４）をＣＭＰにより除去し、前記第２導電膜（１４）を配線とするステップと、前記半導体基板（１１）の表面を洗浄するステップと、前記配線の表面を保護する保護膜（１６）を形成可能な保護薬液（２）で、前記半導体基板（１１）の表面を処理しながら、前記半導体基板（１１）の裏面を洗浄するステップとを具備する。
【００２８】
また、本発明の半導体装置の製造方法は、半導体基板（２１）上に導電膜（２３＋２４）を用いてダマシン配線を形成するステップと、前記ダマシン配線上に上部絶縁膜（２６＋２７）を形成するステップと、前記上部絶縁膜（２６＋２７）を貫通して、前記ダマシン配線へ達するビアホール（３０）を形成するステップと、前記ダマシン配線の表面を保護する保護膜（３１’）を形成可能な保護薬液（２）で、前記半導体基板（１１）の表面を洗浄するステップとを具備する。
【００２９】
また、本発明の半導体装置の製造方法は、前記導電膜（１３＋１４、２３＋２４）又は前記第２導電膜（１４）は、銅を含む。
【００３０】
更に、本発明の半導体装置の製造方法は、前記保護薬液（２）は、ベンゾトリアゾール又はベンゾトリアゾール誘導体を含む水溶液である。
【００３１】
更に、本発明の半導体装置の製造方法は、前記水溶液中の前記ベンゾトリアゾール又は前記ベンゾトリアゾール誘導体の濃度は、０．０１〜０．１ｗｔ％である。
【００３２】
更に、本発明の半導体装置の製造方法は、半導体基板（１１、２１）上に銅を含む配線の配線パターン（１４＋１５、２４＋２５、２９＋３０）を形成するステップと、前記配線（１４＋１５、２４＋２５、２９＋３０）の露出した表面を、ベンゾトリアゾールを含む水溶液（２）でウエット処理するステップとを具備する。
【００３３】
【発明の実施の形態】
以下、本発明である半導体装置の製造方法の実施の形態に関して、添付図面を参照して説明する。
本実施例において、一層分の金属配線を有する半導体装置を例に示して説明する。しかし、本発明は、多層の配線構造を有する他の半導体装置の製造方法においても、適用することが可能である。
【００３４】
（実施例１）
以下、本発明の半導体装置の製造方法の第１の実施の形態について、添付の図面を参照して説明する。
図１は、本発明の半導体装置の製造方法の第１の実施の形態に関わる一工程を示す図である。ウエハー１、保護液２、保護液ノズル４、洗浄液３及び洗浄液ノズル５を示す。ここでは、ＣＭＰにより配線を形成する配線膜の不要部分が研磨された後、ウエハー１の表面（図１の保護液２の側）の洗浄が終了し、その後の裏面（図１の洗浄液３の側）の洗浄工程を示している。
【００３５】
ウエハー１は、一つ又は複数の半導体装置を有する半導体基板である。製造方法における各プロセスにおいて、その基板上に、絶縁層、半導体素子、層間絶縁膜、ダマシン配線などが形成される。本実施例では、ダマシン配線における銅配線用の膜（配線膜１４、後述）を化学機械研磨法（ＣＭＰ）により研磨し、研磨面を洗浄した後の半導体基板である。
【００３６】
保護液２は、半導体製造に用いられる超高純度の純水と保護溶液とを混合した液である。ウエハ−１の表面に供給され、その表面側を覆い、裏面からの洗浄液３（後述）及び不純物の回り込みを防ぐ機能を有する。保護溶液は、配線膜１４上に供給され、配線膜１４の表面を保護する保護膜を形成することが可能な材料である。例えば、ベンゾトリアゾール又はベンゾトリアゾール誘導体などがある。本実施例では、ベンゾトリアゾール（以下、ＢＴＡという）を用いる。そして、ＢＴＡの純水水溶液（以下、ＢＴＡ水溶液という）の濃度は、裏面洗浄時に、表面にサイドスリットが形成されないために充分な濃度とする。好ましくは０．０１ｗｔ％〜０．１ｗｔ％である。本実施例では、０．０４ｗｔ％の濃度のものを使用する。
【００３７】
洗浄液３は、ウエハー１の裏面を洗浄する洗浄液である。ウエハー１表面のＣＭＰ及びその後の表面洗浄により、裏面に周り込んだ研磨残留物や金属汚染物質などを除去し洗浄することが可能な材料である。本実施例では、フッ酸と過酸化水素水の混合溶液（以下、ＦＰＭという）を用いる。ＦＲＭの濃度は、研磨残留物や金属汚染物質などを除去可能な濃度である。
【００３８】
保護液ノズル４は、ウエハー１表面に保護液２を供給するノズルである。一定の圧力、一定の流量で保護液２を供給することが可能である。
洗浄液ノズル５は、ウエハー１裏面に洗浄液３を放出するノズルである。一定の圧力、一定の流量で洗浄３を供給することが可能である。
【００３９】
銅のダマシン配線形成（ＣＭＰ）後、ウエハー１は、ＣＭＰを実施した表面を洗浄される。しかる後、図１に示すように、裏面を洗浄液３により洗浄する。その際、裏面の汚染が表面の側に回り込まないように、表面に、保護液２を供給している。
【００４０】
この時の、ダマシン配線の状態について、図２を用いて説明する。
図２（ａ）〜（ｃ）は、ウエハー１のダマシン配線の一断面を示す図である。ウエハー１上の、基板１１、絶縁膜１２、バリア膜１３、配線膜１４及び配線溝１５を示す。
半導体基板としての基板１１は、半導体素子、配線などを形成するための基板である。シリコンのような半導体基板や、二酸化シリコンや窒化シリコンのような無機系の絶縁膜を形成された半導体基板でも良い。あるいは、複数の配線構造や素子が埋め込まれた絶縁膜の多層構造を有する半導体基板でも良い。本実施例では、二酸化シリコンを形成したシリコン基板である。
【００４１】
絶縁膜１２は、基板１１上に、スパッタ法、ＣＶＤ法やスピンコート法などで形成された絶縁膜である。無機系あるいは有機系の低誘電率材料を用いる。配線間や配線と素子、素子間を絶縁する。二酸化シリコンや窒化シリコンのような無機系の材料を用いる。また、有機物、有機基、水素、水酸基等を不純物としてドープした二酸化シリコンでも良い。ＣＭＰにより、バリア膜１３（後述）を研磨する際、研磨のストッパーの機能を有する。膜厚は、およそ５００ｎｍである。本実施例では、二層構造とし、下層を炭化水素系のポリマーのような有機系の材料を用いた絶縁膜とし、上層を二酸化シリコンのような無機系の絶縁膜とする。
【００４２】
バリア膜１３は、絶縁膜１２上及び配線溝１５の壁面（内面）に、スパッタ法や蒸着法、ＣＶＤ法などにより形成された金属薄膜である。ダマシン配線形成のプロセス中に、絶縁膜１２が、プラズマ等に曝されるのを防止する。また、配線膜１４が絶縁膜１２へ拡散するのを防止する。高融点金属あるいはその窒化物である。例えば、タンタルや窒化タンタル、窒化チタン、それらの積層膜などである。本実施例では、窒化タンタルであり、膜厚は、およそ３０ｎｍである。
【００４３】
配線膜１４は、配線溝１５を満たし、且つ、バリア膜１３を覆うように、スパッタ法や蒸着法、メッキ法などにより形成された金属膜である。最終的には、配線溝１５中に形成された部分が、ダマシン配線となる。配線用に、抵抗率の低い金属で形成される。例えば、銅、アルミニウム、タングステンである。本実施例では、銅を用いる。膜厚は、配線溝形成前の成膜直後は、典型的には、配線溝１５（絶縁膜１２）分の５００ｎｍ＋配線の上方の８００ｎｍ＝１３００ｎｍである。
【００４４】
配線溝１５は、ダマシン配線を形成するための金属配線を形成する溝である。絶縁膜１２内に延びるように、フォトリソグラフィーの技術を用いて形成される。本実施例では、深さ５００ｎｍ、幅２００ｎｍである。
【００４５】
保護膜１６は、図１における保護液２の供給により、配線膜１４の表面に出来る膜である。裏面からの洗浄液３や不純物の回り込みが起きた場合の膜の保護、表面側の純水及び僅かに表面に残留しているＣＭＰ用研磨液による配線膜１４（銅）のエッチングに対する保護などの機能を有する。本実施例では、銅とベンゾトリアゾールとが結合して出来る不動態膜である。
【００４６】
次に、本発明である半導体装置の製造方法の第１の実施の形態に関わる動作について、図面を参照して説明する。
図２（ａ）で示される半導体装置の断面は、次のような工程で形成される。
まず、基板１１上に、下層の絶縁膜１２（以下、第１絶縁膜ともいう）をスピンコート法により成膜する。続いて、第１絶縁膜上に、上層の絶縁膜１２（以下、第２絶縁膜ともいう）をプラズマＣＶＤ法により成膜する。そして、フォトリソグラフィーのプロセスにより、第２絶縁膜を貫通して第１絶縁膜へ延びる（＝絶縁膜１２へ延びる）配線溝１５を形成する。その後、スパッタ法により、バリア膜１３を配線溝１５の内面を覆い、且つ、絶縁膜１２上に成膜する。そして、配線溝１５を満たし、かつ、バリア膜１３を覆うように、配線膜１４をスパッタ法により成膜する。
【００４７】
次に、バリア膜１３をストッパーとして、配線膜１４のＣＭＰの１次研磨が行なわれる。これにより、配線膜１４の内、バリア膜１３より上側の膜が除去される。
続いて、絶縁膜１２をストッパーとして、バリア膜１３のＣＭＰの２次研磨が行なわれる。これにより、絶縁膜１２より上側のバリア膜１３、及び、バリア膜１３と配線膜１４の配線溝１５中の絶縁膜１２より上側の膜、が除去される。
以上により、銅のダマシン配線の形成が終了する。その状況が図２（ｂ）である。
【００４８】
図２（ｂ）において、ＣＭＰにより、配線溝１５にダマシン配線が形成された後、ウエハー１の表面（配線溝１５）の側が、洗浄される。洗浄は、図示しない専用の洗浄装置（又は洗浄部）により行なわれる。この洗浄により、研磨で発生した表面の汚染粒子や汚染金属などが除去される。
【００４９】
続いて、図１で示すように、裏面（基板１１）の側が洗浄液３により洗浄される。この洗浄により、研磨により発生した、あるいは、表面から回り込んだ裏面の汚染粒子や汚染金属などが除去される。その際、表面に、汚染粒子や汚染金属などが回り込まないように表面に保護液２を供給する。
【００５０】
洗浄は以下の手順で行なう。
▲１▼ウエハー１を洗浄装置にセッティングする。
▲２▼ウエハー１を１２０ｒｐｍで回転させる。
▲３▼表面に、保護液２であるＢＴＡ水溶液を１Ｌ／ｍｉｎ．の流量で、６０秒間供給する。
▲４▼それと同時に、裏面に、洗浄液３であるＦＰＭを１Ｌ／ｍｉｎ．の流量で、６０秒間供給する。
▲５▼ ▲３▼及び▲４▼の終了後、直ちに表面及び裏面に、同時に、純水を１Ｌ／ｍｉｎ．の流量で、３０秒間供給する。
【００５１】
この裏面を洗浄する際、表面の側には、保護液２が流されている。保護液２は、裏面洗浄の洗浄液３が表面に周り込むのを防ぐために流す。そして、この裏面洗浄が終了した時点での断面図が図２（ｃ）である。図２（ｃ）において、配線溝１５の配線膜１４の表面には、薄い保護膜１６が形成される。そして、配線溝１５の配線膜１４の表面には、エッチングによるピットが形成されない。また、バリア膜１３と配線膜１４との界面にサイドスリットが入らない。
これは、保護液２中のＢＴＡの作用により、配線膜１４の表面に銅とＢＴＡとが結合した不動態膜が形成され、銅の純水への溶出を防止するためである。
【００５２】
本発明により、ＣＭＰの研磨後の表面洗浄終了後の裏面洗浄において、ダマシン配線の表面に、サイドスリットやピット等の損傷をなくすことができ、信頼性が向上する。すなわち、配線の断面積が安定し、配線の抵抗を設計通りに低く押さえることが可能となる。
【００５３】
また、配線の歩留まりが改善されるので、半導体装置そのものの製造歩留まりの向上につながる。すなわち、信頼性の高嬢により、コストを低減することが可能となる。
【００５４】
また、純水で行なっていたプロセスを、ＢＴＡ水溶液で行なうようにするだけなので、スループットには全く影響を与えずに、配線の信頼性を向上させることが可能となる。ひいては、半導体装置の信頼性を向上することが出来る。
【００５５】
保護膜１６の形成により、その後のプロセスにおいて、配線膜１４の表面が損傷を受ける可能性が低下し、配線の信頼性を向上することが出来る。
【００５６】
（実施例２）
以下、本発明の半導体装置の製造方法の第２の実施の形態について、添付の図面を参照して説明する。
図３は、本発明の半導体装置の製造方法の第２の実施の形態に関わる一工程を示す図である。ウエハー１、保護液２、保護液ノズル４、洗浄液３、洗浄液ノズル５、端部洗浄液６及び端部ノズル７を示す。ここでは、ＣＭＰにより配線を形成する配線膜の不要部分が研磨された後、ウエハー１の表面（図１の純水２の側）の洗浄が終了した段階で行なわれる、裏面（図３の洗浄液３の側）の洗浄、及び、表面エッジ部での各膜の除去工程を示している。
【００５７】
保護液２は、半導体製造に用いられる超高純度の純水と保護溶液とを混合した液である。ウエハ−１の表面に供給され、その表面側を覆う。そして、裏面からの洗浄液３（後述）及び不純物の回り込みによる汚染、及び表面エッジ部からの除去された膜材料による汚染を防ぐ機能を有する。保護溶液は、配線膜１４上に供給され、配線膜１４の表面に保護膜を形成することが可能な材料である。例えば、ベンゾトリアゾール又はベンゾトリアゾール誘導体などがある。本実施例では、ベンゾトリアゾール（以下、ＢＴＡという）を用いる。そして、ＢＴＡの純水水溶液（以下、ＢＴＡ水溶液という）の濃度は、裏面洗浄時に、表面にサイドスリットが形成されないために充分な濃度とする。好ましくは０．０１ｗｔ％〜０．１ｗｔ％である。本実施例では、０．０４ｗｔ％の濃度のものを使用する。
【００５８】
端部洗浄液６は、ウエハー１の表面のエッジ部（ウエハーの周辺部で、べベルから半径方向に８ｍｍの幅の範囲である）の配線膜、バリア膜、（層間）絶縁膜を除去するための洗浄液である。配線に使用される銅のような膜、バリア膜に使用されるタンタルや窒化タンタルのような膜、（層間）絶縁膜に使用される二酸化シリコン、窒化シリコン、炭化シリコン、炭窒化シリコンのような膜を除去し洗浄することが可能な材料である。本実施例においては、フッ酸と過酸化水素水の混合溶液（以下、ＦＰＭという）を用いる。ＦＲＭの濃度は、エッジ部の配線膜、バリア膜、（層間）絶縁膜を除去可能な濃度である。
【００５９】
端部ノズル７は、ウエハー１の表面のエッジ部に、端部洗浄液６を供給するノズルである。一定の圧力、一定の流量で端部洗浄液６を供給することが可能である。
【００６０】
ウエハー１、洗浄液３、保護液ノズル４、洗浄液ノズル５は、実施例１と同様であるので、その説明を省略する。
【００６１】
銅のダマシン配線形成（ＣＭＰ）後などにおいて、表面洗浄の後、裏面を洗浄する。その際、必要に応じて、ウエハー１表面エッジ部の配線膜、バリア膜及び（層間）絶縁膜を除去する。その時、図３に示すように、裏面を洗浄液３により洗浄し、表面のエッジ部分を端部洗浄液６で洗浄する。その際、裏面の汚染が表面の側の素子部分（中心部分）に回り込まないように、また、エッジ部の汚染が中心部素子部分（中心部分）へ入り込まないように、表面の中心部分へ保護液２を供給する。
【００６２】
この時の、ダマシン配線の状態について、図２を用いて説明する。
図２（ａ）〜（ｃ）は、ウエハー１のダマシン配線の一断面を示す図である。ウエハー１上の、基板１１、絶縁膜１２、バリア膜１３、配線膜１４及び配線溝１５を示す。これらの構成は、実施例１と同様であるのでその説明を省略する。
【００６３】
次に、本発明である半導体装置の製造方法の第２の実施の形態に関わる動作について、図面を参照して説明する。
図２（ａ）〜図２（ｂ）で示される半導体装置の構成は、実施例１で説明した通りなので、その説明を省略する。
【００６４】
図２（ｂ）において、ＣＭＰにより、配線溝１５にダマシン配線が形成された後、ウエハー１の表面（配線溝１５）の側が、洗浄される。洗浄は、図示しない専用の洗浄装置（又は洗浄部）により行なわれる。この洗浄により、研磨で発生した表面の汚染粒子や汚染金属などが除去される。
【００６５】
続いて、図３で示すように、ウエハー１の裏面の側が、洗浄液３により洗浄される。この洗浄により、研磨により発生した、あるいは、表面から回り込んだ裏面の汚染粒子や汚染金属などが除去される。それと同時に、ウエハー１の表面のエッジ部の不要な配線膜、バリア膜、（層間）絶縁膜が、端部洗浄液６により除去・洗浄される。その際、表面のエッジ部以外の部分に、汚染粒子や汚染金属などが回り込まないように表面に保護液２を供給する。
【００６６】
洗浄は以下の手順で行なう。
（１）ウエハー１を洗浄装置にセッティングする。
（２）ウエハー１を１２０ｒｐｍで回転させる。
（３）表面に、保護液２であるＢＴＡ水溶液を１Ｌ／ｍｉｎ．の流量で、６０秒間供給する。
（４）それと同時に、裏面に、洗浄液３であるＦＰＭを１Ｌ／ｍｉｎ．の流量で、６０秒間供給する。
（５）それと同時に、表面のエッジ部のみに、端部洗浄液６であるＦＰＭを１Ｌ／ｍｉｎ．の流量で、６０秒間供給する。
（６） （３）、（４）及び（５）の終了後、直ちに表面及び裏面に、同時に、純水を１Ｌ／ｍｉｎ．の流量で、３０秒間供給する。
【００６７】
ここでは、裏面洗浄とエッジ部の膜除去を同時に行なっているが、別々に行なっても良い。裏面洗浄を行なわず、エッジ部の膜除去を行なう場合には、上記（１）〜（５）のプロセスにおいて、（４）のプロセスを省略する。
【００６８】
この裏面洗浄及びエッジ部の膜除去を行う際、表面の側には、保護液２が流されている。保護液２は、裏面洗浄の洗浄液３が表面に周り込むのを防ぎ、かつ、表面エッジ部からの除去された膜材料による汚染を防ぐために流す。そして、この裏面洗浄及びエッジ部の膜除去が終了した時点での断面図が図２（ｃ）である。図２（ｃ）において、配線溝１５の配線膜１４の表面には、薄い保護膜１６が形成される。そして、配線溝１５の配線膜１４の表面には、エッチングによるピットが形成されない。また、バリア膜１３と配線膜１４との界面にサイドスリットが入らない。
これは、保護液２中のＢＴＡの作用により、配線膜１４の表面に銅とＢＴＡとが結合した不動態膜が形成さること、その膜が、純水及び僅かに表面に残留しているＣＭＰ用研磨液によるエッチング作用から配線膜１４を保護すること、残留しているＣＭＰ用研磨液を中和すること、などの効果が発生するためである。
【００６９】
本発明により、ＣＭＰの研磨後の表面洗浄終了後の裏面洗浄又はエッジ部の膜除去において、ダマシン配線の表面に、サイドスリットやピット等の損傷をなくすことが可能になる。
【００７０】
（実施例３）
以下、本発明の半導体装置の製造方法の第３の実施の形態について、添付の図面を参照して説明する。
図５は、本発明の半導体装置の製造方法の第３の実施の形態に関わる一工程を示す図である。ウエハー１、保護液２及び保護液ノズル４を示す。ここでは、ウエハー１上ＣＭＰによりダマシン配線を形成した（実施例１）後、その上層部に絶縁膜を積層し、その絶縁膜上に下層のダマシン配線へ向けてビアホールを開口した後の洗浄工程を示している。
【００７１】
ウエハー１は、一つ又は複数の半導体装置を有する半導体基板である。製造方法における各プロセスにおいて、その基板上に、絶縁層、半導体素子、層間絶縁膜、ダマシン配線などが形成される。本実施例では、ダマシン配線における銅配線用の膜を化学機械研磨法（ＣＭＰ）により研磨した後、その上層部に絶縁膜を積層し、その絶縁膜上に下層のダマシン配線へ向けてビアホールを開口した後の半導体基板である。
【００７２】
保護液２、保護液ノズル４は、実施例１と同様であるのでその説明を省略する。
【００７３】
ウエハー１のダマシン配線の状態について、図４を用いて説明する。
図４（ａ）〜（ｅ）は、ウエハー１のダマシン配線の一断面を示す図である。ウエハー１上の、基板２１、第１絶縁膜２２、第１バリア膜２３、第１配線膜２４、第１配線溝２５、エッチストッパ膜２６、第２絶縁膜２７、第２バリア膜２８、第２配線膜２９、第２配線溝３０、第１保護膜３１（３１’）及び第２保護膜３２を示す。
【００７４】
半導体基板としての基板２１、第１絶縁膜２２、第１バリア膜２３、第１配線膜２４、第１配線溝２５及び第１保護膜３１は、実施例１の基板１１、絶縁膜１２、バリア膜１３、配線膜１４、配線溝１５及び保護膜１６と同様であるので、その説明を省略する。
【００７５】
エッチストッパ膜２６は、実施例１で形成したダマシン配線の構造（図２（ｃ））の上部に積層して形成される絶縁膜である。その上層に積層する第２絶縁膜２７の一部をドライエッチングし第２配線溝３０を形成する際、エッチングのストッパーとなる膜である。第２絶縁膜２７と異なる種類の絶縁膜を用いる。本実施例では、窒化シリコンである。膜厚は、およそ１００ｎｍである。
【００７６】
第２絶縁膜２７は、エッチストッパ膜２６上に、スパッタ法、ＣＶＤ法やスピンコート法などで形成された絶縁膜である。エッチストッパ膜２６とは異なる絶縁膜を用いる。無機系あるいは有機系の低誘電率材料を用いる。配線間や配線と素子、素子間を絶縁する。二酸化シリコンや窒化シリコンのような無機系の材料を用いる。また、有機物、有機基、水素、水酸基等を不純物としてドープした二酸化シリコンでも良い。ＣＭＰにより、第２バリア膜２８（後述）を研磨する際、研磨のストッパーの機能を有する。膜厚は、およそ５００ｎｍである。本実施例では、二酸化シリコンである。
【００７７】
第２バリア膜２８は、第２絶縁膜２７上及び第２配線溝３０の壁面（内面）に、スパッタ法や蒸着法、ＣＶＤ法などにより形成された金属薄膜である。ダマシン配線形成のプロセス中に、第２絶縁膜２７が、プラズマ等に曝されるのを防止する。また、第２配線膜２９が第２絶縁膜２７へ拡散するのを防止する。高融点金属あるいはその窒化物である。例えば、タンタルや窒化タンタル、窒化チタン、それらの積層膜などである。本実施例では、窒化タンタルであり、膜厚は、およそ３０ｎｍである。
【００７８】
第２配線膜２９は、第２配線溝３０を満たし、且つ、第２バリア膜２８を覆うように、スパッタ法や蒸着法、メッキ法などにより形成された金属膜である。最終的には、第２配線溝３０中に形成された部分が、上層のダマシン配線と下層のダマシン配線（第１配線膜２４）とを繋ぐ配線となる。配線用に、抵抗率の低い金属で形成される。例えば、銅、アルミニウム、タングステンである。本実施例では、銅を用いる。膜厚は、配線溝形成前の成膜直後は、典型的には、第２配線溝３０（エッチストッパ膜２６＋第２絶縁膜２７）分の６００ｎｍ＋配線の上方の８００ｎｍ＝１４００ｎｍである。
【００７９】
第２配線溝３０は、上層と下層との間のダマシン配線の接合用の金属配線を形成するためのビアホールである。第２絶縁膜２７とエッチストッパ膜２６を貫通し、第１配線膜２４に達するように、フォトリソグラフィーの技術を用いて形成される。本実施例では、深さ６００ｎｍ、幅２００ｎｍである。
【００８０】
第１保護膜３１’は、図１（実施例１と同様のＣＭＰプロセス後の裏面洗浄時）における保護液２の供給により、第１配線膜２４の表面に出来る膜である。元々有った第１保護膜３１は、ビアホール（第２配線溝３０）の開口時のドライエッチングにより、同時にドライエッチングされ無くなる。第１保護膜３１’は、その後に保護液２の供給により形成される。ビアホールの洗浄時などの場合の第１配線膜２４の保護などの機能を有する。本実施例では、銅とベンゾトリアゾールとが結合して出来る不動態膜である。
【００８１】
第２保護膜３２は、図５における保護液２の供給により、第２配線膜２９の表面に出来る膜である。裏面からの洗浄液３や不純物の回り込みが起きた場合の膜の保護、表面側の純水及び僅かに表面に残留しているＣＭＰ用研磨液により配線膜１４（銅）のエッチングの保護などの機能を有する。本実施例では、銅とベンゾトリアゾールとが結合して出来る不動態膜である。
【００８２】
次に、本発明である半導体装置の製造方法の第３の実施の形態に関わる動作について、図面を参照して説明する。
図４（ａ）〜図４（ｅ）で示される半導体装置の断面は、次のような工程で形成される。
まず、実施例１で形成された図２（ｃ）の構造を有する半導体装置について、その上部にエッチストッパ膜２６として窒化シリコンをプラズマＣＶＤ法により、続いて第２絶縁膜２７として二酸化シリコンをスピンコート法により成膜する（図４（ａ）。
【００８３】
次に、レジストをフォトリソグラフィーによりパターンニングした後、ドライエッチングにより、ビアホール（第２配線溝３０）を、第２絶縁膜２７を貫通してエッチストッパ膜２６に達するまで開口する。酸素プラズマ剥離によりレジストを除去した後、全面エッチングによりビアホール（第２配線溝３０）の形成を、エッチストッパ膜２６を貫通して第１配線膜２４の表面が露出する深さまで行なう。これにより、ビアホール（第２配線溝３０）が完成する。その際、第１配線膜２４の表面を覆っていた第１保護膜３１もエッチングされ無くなる。ここで、次に示す処理方法により、ビアホール（第２配線溝３０）の処理を行ない、第１保護膜３１’が形成される（図４（ｂ））。
【００８４】
ビアホール（第２配線溝３０）の処理は以下の手順で行なう。図５を参照して、
ｉ）ウエハー１を洗浄装置にセッティングする。
ｉｉ）ウエハー１を１２０ｒｐｍで回転させる。
ｉｉｉ）表面に、保護液２であるＢＴＡ水溶液を１Ｌ／ｍｉｎ．の流量で、６０秒間供給する。
ｉｖ）（ｉｉｉ）の終了後、直ちに表面に、純水を１Ｌ／ｍｉｎ．の流量で、３０秒間供給する。
【００８５】
図４（ｂ）において、第１配線膜２４の表面には、薄い第１保護膜３１’が形成される。この処理は、ビアホール（第２配線溝３０）形成後の洗浄を兼ねているが、配線膜１４の表面には、洗浄により形成される可能性の有るピットやダメージが形成されない。また、第１バリア膜２３と第１配線膜２４との界面にサイドスリットが入らない。また、その後のプロセスにおいて、露出した第１配線膜２４の損傷を防止することが可能となる。
これは、保護液２中のＢＴＡの作用により、第１配線膜２４の表面に銅とＢＴＡとが結合した不動態膜が形成さること、その膜が、純水によるエッチング作用から第１配線膜２４を保護すること、などの効果を発生するためである。
【００８６】
なお、ビアホール（第２配線溝３０）形成後の洗浄と、ＢＴＡ水溶液による処理を別々に行なうことも可能である。
【００８７】
続いて、図４において、スパッタ法により、第２バリア膜２８をビアホール（第２配線溝３０）の内面を覆い、且つ、第２絶縁膜２７上に成膜する。そして、スパッタ法により、第２配線膜２９をビアホール（第２配線溝３０）を満たし、かつ、第２バリア膜２８を覆うように成膜する。（図４（ｃ））。
【００８８】
次に、第２バリア膜２８をストッパーとして、第２配線膜２９のＣＭＰの１次研磨が行なわれる。これにより、第２配線膜２９の内、第２バリア膜２８より上側の膜が除去される。
続いて、第２絶縁膜２７をストッパーとして、第２バリア膜２８のＣＭＰの２次研磨が行なわれる。これにより、第２絶縁膜２７より上側の第２バリア膜２８、及び、第２バリア膜２８と第２配線膜２９のビアホール（第２配線溝３０）中の第２絶縁膜２７より上側の膜、が除去される。
以上により、銅のビアホールにおける配線の形成が終了する（図４（ｄ））。
【００８９】
図４（ｄ）において、ＣＭＰにより、第２配線溝３０にビアホールにおける配線が形成された後、ウエハー１の表面（第２配線溝３０）の側が、洗浄される。洗浄は、図示しない専用の洗浄装置（又は洗浄部）により行なわれる。この洗浄により、研磨で発生した表面の汚染粒子や汚染金属などが除去される。
【００９０】
続いて、実施例１で説明した工程により、表面に保護液２を供給しながら、裏面の洗浄を行なう。そして、図４（ｅ）に示すように、第２配線膜２９上に第２保護膜３２が形成される。この工程の詳細は、実施例１と同様であるので、その説明を省略する。
【００９１】
薄い第２保護膜３２の形成により、第２配線溝３０の第２配線膜２９の表面には、エッチングによるピットが形成されない。また、第２バリア膜２８と第２配線膜２９との界面にサイドスリットが入らない。
これは、保護液２中のＢＴＡの作用により、第２配線膜２９の表面に銅とＢＴＡとが結合した不動態膜が形成さること、その膜が、純水及び僅かに表面に残留しているＣＭＰ用研磨液によるエッチング作用から第２配線膜２９を保護すること、残留しているＣＭＰ用研磨液を中和すること、などの効果が発生するためである。
【００９２】
本発明により、ＣＭＰの研磨後の表面洗浄終了後の裏面洗浄において、ダマシン配線の表面に、サイドスリットやピット等の損傷をなくすことが可能になる。また、ビアホール（第２配線溝３０）の形成に際して、露出した配線の保護膜を形成し、その損傷及び劣化を防止することが可能となる。
【００９３】
【発明の効果】
本発明により、製造コストの増加を抑えつつ、半導体装置製造時のダマシン配線の損傷を低減し、配線の信頼性を向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明である半導体装置の製造方法の第１の実施の形態に関わる処理方法を示す構成図である。
【図２】（ａ）〜（ｃ）本発明である半導体装置の第１及び第２の実施の形態における半導体装置の製造工程を示す断面図である。
【図３】本発明である半導体装置の製造方法の第２の実施の形態に関わる処理方法を示す構成図である。
【図４】（ａ）〜（ｅ）本発明である半導体装置の第３の実施の形態における半導体装置の製造工程を示す断面図である。
【図５】本発明である半導体装置の製造方法の第３の実施の形態に関わる処理方法を示す構成図である。
【図６】従来技術における半導体装置の製造方法に関わる処理方法を示す構成図である。
【図７】（ａ）（ｂ）従来技術における半導体装置の製造方法における半導体装置の製造工程を示す断面図である。
【図８】従来技術における半導体装置の製造方法に関わる他の処理方法を示す構成図である。
【符号の説明】
１ ウエハー
２ 保護液
３ 洗浄液
４ 保護液ノズル
５ 洗浄液ノズル
６ 端部洗浄液
７ 端部ノズル
１１ 基板
１２ 絶縁膜
１３ バリア膜
１４ 配線膜
１５ 配線溝
１６ 保護膜
２１ 基板
２２ 第１絶縁膜
２３ 第１バリア膜
２４ 第１配線膜
２５ 第１配線溝
２６ エッチストッパ膜
２７ 第２絶縁膜
２８ 第２バリア膜
２９ 第２配線膜
３０ 第２配線溝
３１ 第１保護膜
３１’ 第１保護膜
３２ 第２保護膜
１０１ ウエハー
１０２ 純水
１０３ 洗浄液
１０４ 純水ノズル
１０５ 洗浄液ノズル
１０６ 端部洗浄液
１０７ 端部ノズル
１１１ 基板
１１２ 絶縁膜
１１３ バリア膜
１１４ 配線膜
１１５ 配線溝
１１６ サイドスリット
【発明の属する技術分野】
本発明は、半導体装置及び半導体装置の製造方法に関し、特に銅配線パターンを保護するウエット処理の方法に関する。
【０００２】
【従来の技術】
チップサイズの拡大と最小加工寸法の微細化に伴い、配線による寄生容量と配線抵抗が急増し、その結果配線遅延が発生する。それを解決する方法として、寄生容量に対しては、低誘電率層間絶縁膜を用いる。また、配線抵抗に対しては、低抵抗の銅配線を使用する。そして、低誘電率による容量Ｃの低下と、銅による抵抗Ｒの低下により、配線遅延（∝ＲＣ）を低減できる。
【０００３】
また、配線抵抗の低減のために、平均配線長の低減も重要である。平均配線長は、配線層数に反比例するので、配線を多層化する多層化技術が重要となる。そのためには、下層の表面凹凸を踏襲せずに多層化が可能なダマシン配線構造及び化学機械研磨（ＣＭＰ）の技術が必須となる。
ＣＭＰは、半導体装置の製造過程において、研磨剤により表面を精密に研磨する工程である。下層の上部を精密に平坦化し、上層に凹凸を踏襲させないようにする。製造工程は、非常に微細なプロセスであるため、研磨剤、研磨条件、研磨機器、洗浄方法等に高い技術が要求される。
【０００４】
従来の技術のＣＭＰにおける問題点について説明する。
図６を参照して、従来の技術について説明する。
図６は、ＣＭＰのプロセス終了後の洗浄の一工程を示す図である。ウエハー１０１、純水１０２、純水ノズル１０４、洗浄液１０３及び洗浄液ノズル１０５を示す。ここでは、ＣＭＰにより配線を形成する配線膜の不要部分が研磨された後、ウエハー１０１の表面（図６の純水１０２の側）の洗浄が終了し、その後の裏面（図６の洗浄液１０３の側）の洗浄工程を示している。
【０００５】
ウエハー１０１は、半導体装置である。その表面に、半導体素子、層間絶縁膜、ダマシン配線などが形成されている。
純水１０２は、半導体製造に用いられる超高純度の純水である。ウエハ−１０１の表面を覆い、裏面からの洗浄液１０３及び不純物の回り込みを防ぐ機能を有する。
純水ノズル１０４は、ウエハー１０１表面に純水１０２を放出するノズルである。
洗浄液１０３は、ウエハー１０１の表面側のＣＭＰにより、裏面に周り込んだ研磨残留物や汚染物質を除去し、洗浄するための洗浄液である。
洗浄液ノズル１０５は、ウエハー１０１裏面に洗浄液１０３を放出するノズルである。
【０００６】
銅のダマシン配線形成（ＣＭＰ）後、ウエハー１０１は、表面を洗浄される。しかる後、図６に示すように、裏面を洗浄液１０３により洗浄される。その際、裏面の汚染が表面の側に回り込まないように、表面に、純水１０２を放出している。
【０００７】
この時の、ダマシン配線の状態について、図７を用いて説明する。
図７は、ウエハー１０１のダマシン配線の一断面を示す図である。基板１１１、絶縁膜１１２、バリア膜１１３、配線膜１１４及び配線溝１１５を示す。
基板１１１は、半導体素子、（層間）絶縁膜、ダマシン配線などを形成するための基板である。シリコンのような半導体基板や、二酸化シリコンや窒化シリコンのような絶縁膜を形成された半導体基板でも良い。
絶縁膜１１２は、炭化水素系のポリマーのような有機系の材料を用いた絶縁膜、あるいは、二酸化シリコンのような無機系の材料を用いた絶縁膜である。
バリア膜１１３は、金属薄膜である。プロセス中に、絶縁膜１１２が、プラズマに曝されるのを防ぐと共に、配線膜１１４が絶縁膜１１２へ拡散するのを防止する。窒化チタンやタンタルなどである。
配線膜１１４は、抵抗率の低い金属で形成される配線用の膜である。絶縁膜中の配線溝に形成され、ダマシン配線となる。例えば、銅である。
【０００８】
図７（ａ）において、ＣＭＰにより、配線溝１１５にダマシン配線が形成された後、表面（配線溝１１５）の側が、洗浄される。しかる後、図６で示すように、裏面（基板１１１）の側が洗浄液１０３により洗浄される。その裏面を洗浄する際、表側には、純水１０２が流されている。純水１０２は、裏面洗浄の洗浄液１０３が表面に周り込むのを防ぐために流す。そして、この裏面洗浄が終了した時点での断面図が図７（ｂ）である。図７（ｂ）においては、バリア膜１１３と配線膜１１４との表面側の界面において、サイドスリットが入ることが分かる。
【０００９】
この様に、ＣＭＰ終了後、表面の洗浄が終了した段階であるにもかかわらず、サイドスリットが入る。これは、純水１０２及び僅かに表面に残留しているＣＭＰ用研磨液により、配線膜１１４（銅）がエッチングされているためである。また、図示しないが、その作用により、膜表面にエッチングによるピットが入る可能性も有る。
【００１０】
その結果、配線の断面積が小さくなる他、場所依存性が出て来ることになる。すなわち、配線抵抗を有効に低減することが困難となる。また、凹凸が発生するため、層間絶縁膜のステップカバレッジに乱れが生じる可能性が有る。
【００１１】
図８は、ＣＭＰのプロセス終了後の洗浄の他の一工程を示す図である。ウエハー１０１、純水１０２、純水ノズル１０４、洗浄液１０３、洗浄液ノズル１０５、端部洗浄液１０６及び端部ノズル１０７を示す。ここでは、ＣＭＰにより配線を形成する配線膜の不要部分が研磨された後、ウエハー１０１の表面（図８の純水１０２の側）の洗浄が終了し、その後の裏面（図８の洗浄液１０３の側）の洗浄及び表面エッジ部のメタル除去を同時に行う工程を示している。
【００１２】
端部洗浄液１０６は、表面のエッジ部に有る金属部分を、エッチング除去するための洗浄液である。
端部ノズル１０７は、端部洗浄液１０６を供給するノズルである。
他の構成（ウエハー１０１〜洗浄液ノズル１０５）は既述の通りなので、説明を省略する。
【００１３】
この場合にも、前述の場合と同様に、図７で示すような現象が起こり、ダマシン配線のバリア膜との境界部分においてサイドスリットが生じる。従って、配線抵抗を有効に低減することが困難となり、層間絶縁膜のステップカバレッジにも問題が生じる可能性が有る。
【００１４】
上記問題に関連して、特開２００１−８９７４７号公報に、研磨用組成物および研磨方法が開示されている。この発明では、ＣＭＰを行なう際の研磨用組成物として、ベンゾトリアゾール誘導体を含む組成物を用いる。ベンゾトリアゾール誘導体を含む組成物を用いて銅のＣＭＰを行うことにより、銅表面に保護膜を形成し、研磨後の腐食防止に加え、銅膜研磨速度も抑制する作用がある。
【００１５】
特開２０００−３１５６６６号公報には、半導体集積回路装置の製造方法が開示されている。この発明では、ＣＭＰを行なう際の研磨液として、防食剤を含む研磨液を用いる。防食剤は、金属表面に耐食性の保護膜を形成し、ＣＭＰにより研磨の進行を抑制する薬剤である。ここでは、ベンゾトリアゾールを用いる。そして、銅のＣＭＰを行いつつ、銅表面に保護膜を形成し、研磨後の腐食防止に加え、銅膜研磨速度も抑制する。
【００１６】
特開２０００−１２５４３号公報には、半導体集積回路装置の製造方法が開示されている。この発明では、ＣＭＰを行なう際の研磨用スラリとして、ベンゾトリアゾールを含むスラリを用いる。ベンゾトリアゾールを含むスラリを用いることにより、銅膜の表面を保護しながら研磨できる。従って、スループットを著しく低下させること無く、銅膜の腐食及びディッシングを抑えた銅膜の研磨が可能となる。
【００１７】
特開平８−８３７８０号公報には、研磨剤及び研磨方法が開示されている。この発明では、ＣＭＰを行なう際の研磨剤として、ベンゾトリアゾールを含む研磨剤を用いる。ベンゾトリアゾールを含む研磨剤を用いることにより、銅膜の表面を保護し、等方的な化学機械研磨を抑制する。そして、被研磨膜の凸部表面のみを機械的研磨により除去することにより、ディッシングの少ない研磨が可能となる。
【００１８】
特開平８−６４５９４号公報には、配線の形成方法が開示されている。この発明では、ＣＭＰを行なう際の砥粒液として、ベンゾトリアゾールを含む砥粒液を用いる。ベンゾトリアゾールを含む研磨剤を用いることにより、銅膜の表面を保護し、腐食の発生を防止することが出来る。そして、金属配線形成中（研磨中）及び形成後の表面腐食を防止し、品質劣化を防止できる。
【００１９】
特開平５−３１５３３１号公報には、半導体装置の製造方法及び洗浄装置が開示されている。この発明では、銅配線形成後、ベンゾトリアゾールを含む水溶液を用いて、銅配線を洗浄する。ベンゾトリアゾールを含む水溶液を用いることにより、銅膜の表面に保護膜（Ｃｕ−ＢＴＡ）が形成され保護されるので、銅配線の腐食を防止することが出来る。
【００２０】
【発明が解決しようとする課題】
従って、本発明の目的は、ダマシン配線が形成されたウエハーのウエット処理の際、ダマシン配線表面へのダメージを低減することが可能な半導体装置の製造方法を提供することである。
【００２１】
また、本発明の別の目的は、ダマシン配線が形成されたウエハーの裏面洗浄の際、ダマシン配線表面の保護をすることが可能な半導体装置の製造方法を提供することである。
【００２２】
本発明の更に別の目的は、ダマシン配線が形成されたウエハーの表面エッジ部のメタル除去の際、ダマシン配線表面の保護をすることが可能な半導体装置の製造方法を提供することである。
【００２３】
本発明の更に別の目的は、配線抵抗を安定させ、配線遅延を低減することが可能な半導体装置の製造方法を提供することにある。
【００２４】
本発明の他の目的は、スループットの低下させずに、配線の信頼性を向上することが可能な半導体装置の製造方法を提供することにある。
【００２５】
【課題を解決するための手段】
以下に、［発明の実施の形態]で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明の実施の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２６】
従って、上記課題を解決するために、本発明の半導体装置の製造方法は、半導体基板（１１）上に絶縁膜（１２）を形成するステップと、前記絶縁膜（１２）内に延びる配線溝（１５）を形成するステップと、前記配線溝（１５）を満たし、かつ前記絶縁膜（１２）を覆うように導電膜（１３＋１４）を形成するステップと、前記絶縁膜（１２）の表面が露出するまで、前記導電膜（１３＋１４）をＣＭＰにより除去し、前記導電膜（１３、１４）を配線とするステップと、前記半導体基板（１１）の表面を洗浄するステップと、前記配線の表面を保護する保護膜（１６）を形成可能な保護薬液（２）で、前記半導体基板（１１）の表面を処理しながら、前記半導体基板（１１）の裏面を洗浄するステップとを具備する。
【００２７】
また、本発明の半導体装置の製造方法は、半導体基板（１１）上に絶縁膜（１２）を形成するステップと、前記絶縁膜（１２）内に延びる配線溝（１５）を形成するステップと、前記配線溝（１５）の内面を覆い、かつ前記絶縁膜（１２）を覆うように第１導電膜（１３）を形成するステップと、前記配線溝（１５）を満たし、かつ前記第１導電膜（１３）を覆うように第２導電膜（１４）を形成するステップと、前記第１導電膜（１３）の表面が露出するまで、前記第２導電膜（１４）を、ＣＭＰにより除去するステップと、前記絶縁膜（１２）の表面が露出するまで、前記第１導電膜（１３）と前記第２導電膜（１４）をＣＭＰにより除去し、前記第２導電膜（１４）を配線とするステップと、前記半導体基板（１１）の表面を洗浄するステップと、前記配線の表面を保護する保護膜（１６）を形成可能な保護薬液（２）で、前記半導体基板（１１）の表面を処理しながら、前記半導体基板（１１）の裏面を洗浄するステップとを具備する。
【００２８】
また、本発明の半導体装置の製造方法は、半導体基板（２１）上に導電膜（２３＋２４）を用いてダマシン配線を形成するステップと、前記ダマシン配線上に上部絶縁膜（２６＋２７）を形成するステップと、前記上部絶縁膜（２６＋２７）を貫通して、前記ダマシン配線へ達するビアホール（３０）を形成するステップと、前記ダマシン配線の表面を保護する保護膜（３１’）を形成可能な保護薬液（２）で、前記半導体基板（１１）の表面を洗浄するステップとを具備する。
【００２９】
また、本発明の半導体装置の製造方法は、前記導電膜（１３＋１４、２３＋２４）又は前記第２導電膜（１４）は、銅を含む。
【００３０】
更に、本発明の半導体装置の製造方法は、前記保護薬液（２）は、ベンゾトリアゾール又はベンゾトリアゾール誘導体を含む水溶液である。
【００３１】
更に、本発明の半導体装置の製造方法は、前記水溶液中の前記ベンゾトリアゾール又は前記ベンゾトリアゾール誘導体の濃度は、０．０１〜０．１ｗｔ％である。
【００３２】
更に、本発明の半導体装置の製造方法は、半導体基板（１１、２１）上に銅を含む配線の配線パターン（１４＋１５、２４＋２５、２９＋３０）を形成するステップと、前記配線（１４＋１５、２４＋２５、２９＋３０）の露出した表面を、ベンゾトリアゾールを含む水溶液（２）でウエット処理するステップとを具備する。
【００３３】
【発明の実施の形態】
以下、本発明である半導体装置の製造方法の実施の形態に関して、添付図面を参照して説明する。
本実施例において、一層分の金属配線を有する半導体装置を例に示して説明する。しかし、本発明は、多層の配線構造を有する他の半導体装置の製造方法においても、適用することが可能である。
【００３４】
（実施例１）
以下、本発明の半導体装置の製造方法の第１の実施の形態について、添付の図面を参照して説明する。
図１は、本発明の半導体装置の製造方法の第１の実施の形態に関わる一工程を示す図である。ウエハー１、保護液２、保護液ノズル４、洗浄液３及び洗浄液ノズル５を示す。ここでは、ＣＭＰにより配線を形成する配線膜の不要部分が研磨された後、ウエハー１の表面（図１の保護液２の側）の洗浄が終了し、その後の裏面（図１の洗浄液３の側）の洗浄工程を示している。
【００３５】
ウエハー１は、一つ又は複数の半導体装置を有する半導体基板である。製造方法における各プロセスにおいて、その基板上に、絶縁層、半導体素子、層間絶縁膜、ダマシン配線などが形成される。本実施例では、ダマシン配線における銅配線用の膜（配線膜１４、後述）を化学機械研磨法（ＣＭＰ）により研磨し、研磨面を洗浄した後の半導体基板である。
【００３６】
保護液２は、半導体製造に用いられる超高純度の純水と保護溶液とを混合した液である。ウエハ−１の表面に供給され、その表面側を覆い、裏面からの洗浄液３（後述）及び不純物の回り込みを防ぐ機能を有する。保護溶液は、配線膜１４上に供給され、配線膜１４の表面を保護する保護膜を形成することが可能な材料である。例えば、ベンゾトリアゾール又はベンゾトリアゾール誘導体などがある。本実施例では、ベンゾトリアゾール（以下、ＢＴＡという）を用いる。そして、ＢＴＡの純水水溶液（以下、ＢＴＡ水溶液という）の濃度は、裏面洗浄時に、表面にサイドスリットが形成されないために充分な濃度とする。好ましくは０．０１ｗｔ％〜０．１ｗｔ％である。本実施例では、０．０４ｗｔ％の濃度のものを使用する。
【００３７】
洗浄液３は、ウエハー１の裏面を洗浄する洗浄液である。ウエハー１表面のＣＭＰ及びその後の表面洗浄により、裏面に周り込んだ研磨残留物や金属汚染物質などを除去し洗浄することが可能な材料である。本実施例では、フッ酸と過酸化水素水の混合溶液（以下、ＦＰＭという）を用いる。ＦＲＭの濃度は、研磨残留物や金属汚染物質などを除去可能な濃度である。
【００３８】
保護液ノズル４は、ウエハー１表面に保護液２を供給するノズルである。一定の圧力、一定の流量で保護液２を供給することが可能である。
洗浄液ノズル５は、ウエハー１裏面に洗浄液３を放出するノズルである。一定の圧力、一定の流量で洗浄３を供給することが可能である。
【００３９】
銅のダマシン配線形成（ＣＭＰ）後、ウエハー１は、ＣＭＰを実施した表面を洗浄される。しかる後、図１に示すように、裏面を洗浄液３により洗浄する。その際、裏面の汚染が表面の側に回り込まないように、表面に、保護液２を供給している。
【００４０】
この時の、ダマシン配線の状態について、図２を用いて説明する。
図２（ａ）〜（ｃ）は、ウエハー１のダマシン配線の一断面を示す図である。ウエハー１上の、基板１１、絶縁膜１２、バリア膜１３、配線膜１４及び配線溝１５を示す。
半導体基板としての基板１１は、半導体素子、配線などを形成するための基板である。シリコンのような半導体基板や、二酸化シリコンや窒化シリコンのような無機系の絶縁膜を形成された半導体基板でも良い。あるいは、複数の配線構造や素子が埋め込まれた絶縁膜の多層構造を有する半導体基板でも良い。本実施例では、二酸化シリコンを形成したシリコン基板である。
【００４１】
絶縁膜１２は、基板１１上に、スパッタ法、ＣＶＤ法やスピンコート法などで形成された絶縁膜である。無機系あるいは有機系の低誘電率材料を用いる。配線間や配線と素子、素子間を絶縁する。二酸化シリコンや窒化シリコンのような無機系の材料を用いる。また、有機物、有機基、水素、水酸基等を不純物としてドープした二酸化シリコンでも良い。ＣＭＰにより、バリア膜１３（後述）を研磨する際、研磨のストッパーの機能を有する。膜厚は、およそ５００ｎｍである。本実施例では、二層構造とし、下層を炭化水素系のポリマーのような有機系の材料を用いた絶縁膜とし、上層を二酸化シリコンのような無機系の絶縁膜とする。
【００４２】
バリア膜１３は、絶縁膜１２上及び配線溝１５の壁面（内面）に、スパッタ法や蒸着法、ＣＶＤ法などにより形成された金属薄膜である。ダマシン配線形成のプロセス中に、絶縁膜１２が、プラズマ等に曝されるのを防止する。また、配線膜１４が絶縁膜１２へ拡散するのを防止する。高融点金属あるいはその窒化物である。例えば、タンタルや窒化タンタル、窒化チタン、それらの積層膜などである。本実施例では、窒化タンタルであり、膜厚は、およそ３０ｎｍである。
【００４３】
配線膜１４は、配線溝１５を満たし、且つ、バリア膜１３を覆うように、スパッタ法や蒸着法、メッキ法などにより形成された金属膜である。最終的には、配線溝１５中に形成された部分が、ダマシン配線となる。配線用に、抵抗率の低い金属で形成される。例えば、銅、アルミニウム、タングステンである。本実施例では、銅を用いる。膜厚は、配線溝形成前の成膜直後は、典型的には、配線溝１５（絶縁膜１２）分の５００ｎｍ＋配線の上方の８００ｎｍ＝１３００ｎｍである。
【００４４】
配線溝１５は、ダマシン配線を形成するための金属配線を形成する溝である。絶縁膜１２内に延びるように、フォトリソグラフィーの技術を用いて形成される。本実施例では、深さ５００ｎｍ、幅２００ｎｍである。
【００４５】
保護膜１６は、図１における保護液２の供給により、配線膜１４の表面に出来る膜である。裏面からの洗浄液３や不純物の回り込みが起きた場合の膜の保護、表面側の純水及び僅かに表面に残留しているＣＭＰ用研磨液による配線膜１４（銅）のエッチングに対する保護などの機能を有する。本実施例では、銅とベンゾトリアゾールとが結合して出来る不動態膜である。
【００４６】
次に、本発明である半導体装置の製造方法の第１の実施の形態に関わる動作について、図面を参照して説明する。
図２（ａ）で示される半導体装置の断面は、次のような工程で形成される。
まず、基板１１上に、下層の絶縁膜１２（以下、第１絶縁膜ともいう）をスピンコート法により成膜する。続いて、第１絶縁膜上に、上層の絶縁膜１２（以下、第２絶縁膜ともいう）をプラズマＣＶＤ法により成膜する。そして、フォトリソグラフィーのプロセスにより、第２絶縁膜を貫通して第１絶縁膜へ延びる（＝絶縁膜１２へ延びる）配線溝１５を形成する。その後、スパッタ法により、バリア膜１３を配線溝１５の内面を覆い、且つ、絶縁膜１２上に成膜する。そして、配線溝１５を満たし、かつ、バリア膜１３を覆うように、配線膜１４をスパッタ法により成膜する。
【００４７】
次に、バリア膜１３をストッパーとして、配線膜１４のＣＭＰの１次研磨が行なわれる。これにより、配線膜１４の内、バリア膜１３より上側の膜が除去される。
続いて、絶縁膜１２をストッパーとして、バリア膜１３のＣＭＰの２次研磨が行なわれる。これにより、絶縁膜１２より上側のバリア膜１３、及び、バリア膜１３と配線膜１４の配線溝１５中の絶縁膜１２より上側の膜、が除去される。
以上により、銅のダマシン配線の形成が終了する。その状況が図２（ｂ）である。
【００４８】
図２（ｂ）において、ＣＭＰにより、配線溝１５にダマシン配線が形成された後、ウエハー１の表面（配線溝１５）の側が、洗浄される。洗浄は、図示しない専用の洗浄装置（又は洗浄部）により行なわれる。この洗浄により、研磨で発生した表面の汚染粒子や汚染金属などが除去される。
【００４９】
続いて、図１で示すように、裏面（基板１１）の側が洗浄液３により洗浄される。この洗浄により、研磨により発生した、あるいは、表面から回り込んだ裏面の汚染粒子や汚染金属などが除去される。その際、表面に、汚染粒子や汚染金属などが回り込まないように表面に保護液２を供給する。
【００５０】
洗浄は以下の手順で行なう。
▲１▼ウエハー１を洗浄装置にセッティングする。
▲２▼ウエハー１を１２０ｒｐｍで回転させる。
▲３▼表面に、保護液２であるＢＴＡ水溶液を１Ｌ／ｍｉｎ．の流量で、６０秒間供給する。
▲４▼それと同時に、裏面に、洗浄液３であるＦＰＭを１Ｌ／ｍｉｎ．の流量で、６０秒間供給する。
▲５▼ ▲３▼及び▲４▼の終了後、直ちに表面及び裏面に、同時に、純水を１Ｌ／ｍｉｎ．の流量で、３０秒間供給する。
【００５１】
この裏面を洗浄する際、表面の側には、保護液２が流されている。保護液２は、裏面洗浄の洗浄液３が表面に周り込むのを防ぐために流す。そして、この裏面洗浄が終了した時点での断面図が図２（ｃ）である。図２（ｃ）において、配線溝１５の配線膜１４の表面には、薄い保護膜１６が形成される。そして、配線溝１５の配線膜１４の表面には、エッチングによるピットが形成されない。また、バリア膜１３と配線膜１４との界面にサイドスリットが入らない。
これは、保護液２中のＢＴＡの作用により、配線膜１４の表面に銅とＢＴＡとが結合した不動態膜が形成され、銅の純水への溶出を防止するためである。
【００５２】
本発明により、ＣＭＰの研磨後の表面洗浄終了後の裏面洗浄において、ダマシン配線の表面に、サイドスリットやピット等の損傷をなくすことができ、信頼性が向上する。すなわち、配線の断面積が安定し、配線の抵抗を設計通りに低く押さえることが可能となる。
【００５３】
また、配線の歩留まりが改善されるので、半導体装置そのものの製造歩留まりの向上につながる。すなわち、信頼性の高嬢により、コストを低減することが可能となる。
【００５４】
また、純水で行なっていたプロセスを、ＢＴＡ水溶液で行なうようにするだけなので、スループットには全く影響を与えずに、配線の信頼性を向上させることが可能となる。ひいては、半導体装置の信頼性を向上することが出来る。
【００５５】
保護膜１６の形成により、その後のプロセスにおいて、配線膜１４の表面が損傷を受ける可能性が低下し、配線の信頼性を向上することが出来る。
【００５６】
（実施例２）
以下、本発明の半導体装置の製造方法の第２の実施の形態について、添付の図面を参照して説明する。
図３は、本発明の半導体装置の製造方法の第２の実施の形態に関わる一工程を示す図である。ウエハー１、保護液２、保護液ノズル４、洗浄液３、洗浄液ノズル５、端部洗浄液６及び端部ノズル７を示す。ここでは、ＣＭＰにより配線を形成する配線膜の不要部分が研磨された後、ウエハー１の表面（図１の純水２の側）の洗浄が終了した段階で行なわれる、裏面（図３の洗浄液３の側）の洗浄、及び、表面エッジ部での各膜の除去工程を示している。
【００５７】
保護液２は、半導体製造に用いられる超高純度の純水と保護溶液とを混合した液である。ウエハ−１の表面に供給され、その表面側を覆う。そして、裏面からの洗浄液３（後述）及び不純物の回り込みによる汚染、及び表面エッジ部からの除去された膜材料による汚染を防ぐ機能を有する。保護溶液は、配線膜１４上に供給され、配線膜１４の表面に保護膜を形成することが可能な材料である。例えば、ベンゾトリアゾール又はベンゾトリアゾール誘導体などがある。本実施例では、ベンゾトリアゾール（以下、ＢＴＡという）を用いる。そして、ＢＴＡの純水水溶液（以下、ＢＴＡ水溶液という）の濃度は、裏面洗浄時に、表面にサイドスリットが形成されないために充分な濃度とする。好ましくは０．０１ｗｔ％〜０．１ｗｔ％である。本実施例では、０．０４ｗｔ％の濃度のものを使用する。
【００５８】
端部洗浄液６は、ウエハー１の表面のエッジ部（ウエハーの周辺部で、べベルから半径方向に８ｍｍの幅の範囲である）の配線膜、バリア膜、（層間）絶縁膜を除去するための洗浄液である。配線に使用される銅のような膜、バリア膜に使用されるタンタルや窒化タンタルのような膜、（層間）絶縁膜に使用される二酸化シリコン、窒化シリコン、炭化シリコン、炭窒化シリコンのような膜を除去し洗浄することが可能な材料である。本実施例においては、フッ酸と過酸化水素水の混合溶液（以下、ＦＰＭという）を用いる。ＦＲＭの濃度は、エッジ部の配線膜、バリア膜、（層間）絶縁膜を除去可能な濃度である。
【００５９】
端部ノズル７は、ウエハー１の表面のエッジ部に、端部洗浄液６を供給するノズルである。一定の圧力、一定の流量で端部洗浄液６を供給することが可能である。
【００６０】
ウエハー１、洗浄液３、保護液ノズル４、洗浄液ノズル５は、実施例１と同様であるので、その説明を省略する。
【００６１】
銅のダマシン配線形成（ＣＭＰ）後などにおいて、表面洗浄の後、裏面を洗浄する。その際、必要に応じて、ウエハー１表面エッジ部の配線膜、バリア膜及び（層間）絶縁膜を除去する。その時、図３に示すように、裏面を洗浄液３により洗浄し、表面のエッジ部分を端部洗浄液６で洗浄する。その際、裏面の汚染が表面の側の素子部分（中心部分）に回り込まないように、また、エッジ部の汚染が中心部素子部分（中心部分）へ入り込まないように、表面の中心部分へ保護液２を供給する。
【００６２】
この時の、ダマシン配線の状態について、図２を用いて説明する。
図２（ａ）〜（ｃ）は、ウエハー１のダマシン配線の一断面を示す図である。ウエハー１上の、基板１１、絶縁膜１２、バリア膜１３、配線膜１４及び配線溝１５を示す。これらの構成は、実施例１と同様であるのでその説明を省略する。
【００６３】
次に、本発明である半導体装置の製造方法の第２の実施の形態に関わる動作について、図面を参照して説明する。
図２（ａ）〜図２（ｂ）で示される半導体装置の構成は、実施例１で説明した通りなので、その説明を省略する。
【００６４】
図２（ｂ）において、ＣＭＰにより、配線溝１５にダマシン配線が形成された後、ウエハー１の表面（配線溝１５）の側が、洗浄される。洗浄は、図示しない専用の洗浄装置（又は洗浄部）により行なわれる。この洗浄により、研磨で発生した表面の汚染粒子や汚染金属などが除去される。
【００６５】
続いて、図３で示すように、ウエハー１の裏面の側が、洗浄液３により洗浄される。この洗浄により、研磨により発生した、あるいは、表面から回り込んだ裏面の汚染粒子や汚染金属などが除去される。それと同時に、ウエハー１の表面のエッジ部の不要な配線膜、バリア膜、（層間）絶縁膜が、端部洗浄液６により除去・洗浄される。その際、表面のエッジ部以外の部分に、汚染粒子や汚染金属などが回り込まないように表面に保護液２を供給する。
【００６６】
洗浄は以下の手順で行なう。
（１）ウエハー１を洗浄装置にセッティングする。
（２）ウエハー１を１２０ｒｐｍで回転させる。
（３）表面に、保護液２であるＢＴＡ水溶液を１Ｌ／ｍｉｎ．の流量で、６０秒間供給する。
（４）それと同時に、裏面に、洗浄液３であるＦＰＭを１Ｌ／ｍｉｎ．の流量で、６０秒間供給する。
（５）それと同時に、表面のエッジ部のみに、端部洗浄液６であるＦＰＭを１Ｌ／ｍｉｎ．の流量で、６０秒間供給する。
（６） （３）、（４）及び（５）の終了後、直ちに表面及び裏面に、同時に、純水を１Ｌ／ｍｉｎ．の流量で、３０秒間供給する。
【００６７】
ここでは、裏面洗浄とエッジ部の膜除去を同時に行なっているが、別々に行なっても良い。裏面洗浄を行なわず、エッジ部の膜除去を行なう場合には、上記（１）〜（５）のプロセスにおいて、（４）のプロセスを省略する。
【００６８】
この裏面洗浄及びエッジ部の膜除去を行う際、表面の側には、保護液２が流されている。保護液２は、裏面洗浄の洗浄液３が表面に周り込むのを防ぎ、かつ、表面エッジ部からの除去された膜材料による汚染を防ぐために流す。そして、この裏面洗浄及びエッジ部の膜除去が終了した時点での断面図が図２（ｃ）である。図２（ｃ）において、配線溝１５の配線膜１４の表面には、薄い保護膜１６が形成される。そして、配線溝１５の配線膜１４の表面には、エッチングによるピットが形成されない。また、バリア膜１３と配線膜１４との界面にサイドスリットが入らない。
これは、保護液２中のＢＴＡの作用により、配線膜１４の表面に銅とＢＴＡとが結合した不動態膜が形成さること、その膜が、純水及び僅かに表面に残留しているＣＭＰ用研磨液によるエッチング作用から配線膜１４を保護すること、残留しているＣＭＰ用研磨液を中和すること、などの効果が発生するためである。
【００６９】
本発明により、ＣＭＰの研磨後の表面洗浄終了後の裏面洗浄又はエッジ部の膜除去において、ダマシン配線の表面に、サイドスリットやピット等の損傷をなくすことが可能になる。
【００７０】
（実施例３）
以下、本発明の半導体装置の製造方法の第３の実施の形態について、添付の図面を参照して説明する。
図５は、本発明の半導体装置の製造方法の第３の実施の形態に関わる一工程を示す図である。ウエハー１、保護液２及び保護液ノズル４を示す。ここでは、ウエハー１上ＣＭＰによりダマシン配線を形成した（実施例１）後、その上層部に絶縁膜を積層し、その絶縁膜上に下層のダマシン配線へ向けてビアホールを開口した後の洗浄工程を示している。
【００７１】
ウエハー１は、一つ又は複数の半導体装置を有する半導体基板である。製造方法における各プロセスにおいて、その基板上に、絶縁層、半導体素子、層間絶縁膜、ダマシン配線などが形成される。本実施例では、ダマシン配線における銅配線用の膜を化学機械研磨法（ＣＭＰ）により研磨した後、その上層部に絶縁膜を積層し、その絶縁膜上に下層のダマシン配線へ向けてビアホールを開口した後の半導体基板である。
【００７２】
保護液２、保護液ノズル４は、実施例１と同様であるのでその説明を省略する。
【００７３】
ウエハー１のダマシン配線の状態について、図４を用いて説明する。
図４（ａ）〜（ｅ）は、ウエハー１のダマシン配線の一断面を示す図である。ウエハー１上の、基板２１、第１絶縁膜２２、第１バリア膜２３、第１配線膜２４、第１配線溝２５、エッチストッパ膜２６、第２絶縁膜２７、第２バリア膜２８、第２配線膜２９、第２配線溝３０、第１保護膜３１（３１’）及び第２保護膜３２を示す。
【００７４】
半導体基板としての基板２１、第１絶縁膜２２、第１バリア膜２３、第１配線膜２４、第１配線溝２５及び第１保護膜３１は、実施例１の基板１１、絶縁膜１２、バリア膜１３、配線膜１４、配線溝１５及び保護膜１６と同様であるので、その説明を省略する。
【００７５】
エッチストッパ膜２６は、実施例１で形成したダマシン配線の構造（図２（ｃ））の上部に積層して形成される絶縁膜である。その上層に積層する第２絶縁膜２７の一部をドライエッチングし第２配線溝３０を形成する際、エッチングのストッパーとなる膜である。第２絶縁膜２７と異なる種類の絶縁膜を用いる。本実施例では、窒化シリコンである。膜厚は、およそ１００ｎｍである。
【００７６】
第２絶縁膜２７は、エッチストッパ膜２６上に、スパッタ法、ＣＶＤ法やスピンコート法などで形成された絶縁膜である。エッチストッパ膜２６とは異なる絶縁膜を用いる。無機系あるいは有機系の低誘電率材料を用いる。配線間や配線と素子、素子間を絶縁する。二酸化シリコンや窒化シリコンのような無機系の材料を用いる。また、有機物、有機基、水素、水酸基等を不純物としてドープした二酸化シリコンでも良い。ＣＭＰにより、第２バリア膜２８（後述）を研磨する際、研磨のストッパーの機能を有する。膜厚は、およそ５００ｎｍである。本実施例では、二酸化シリコンである。
【００７７】
第２バリア膜２８は、第２絶縁膜２７上及び第２配線溝３０の壁面（内面）に、スパッタ法や蒸着法、ＣＶＤ法などにより形成された金属薄膜である。ダマシン配線形成のプロセス中に、第２絶縁膜２７が、プラズマ等に曝されるのを防止する。また、第２配線膜２９が第２絶縁膜２７へ拡散するのを防止する。高融点金属あるいはその窒化物である。例えば、タンタルや窒化タンタル、窒化チタン、それらの積層膜などである。本実施例では、窒化タンタルであり、膜厚は、およそ３０ｎｍである。
【００７８】
第２配線膜２９は、第２配線溝３０を満たし、且つ、第２バリア膜２８を覆うように、スパッタ法や蒸着法、メッキ法などにより形成された金属膜である。最終的には、第２配線溝３０中に形成された部分が、上層のダマシン配線と下層のダマシン配線（第１配線膜２４）とを繋ぐ配線となる。配線用に、抵抗率の低い金属で形成される。例えば、銅、アルミニウム、タングステンである。本実施例では、銅を用いる。膜厚は、配線溝形成前の成膜直後は、典型的には、第２配線溝３０（エッチストッパ膜２６＋第２絶縁膜２７）分の６００ｎｍ＋配線の上方の８００ｎｍ＝１４００ｎｍである。
【００７９】
第２配線溝３０は、上層と下層との間のダマシン配線の接合用の金属配線を形成するためのビアホールである。第２絶縁膜２７とエッチストッパ膜２６を貫通し、第１配線膜２４に達するように、フォトリソグラフィーの技術を用いて形成される。本実施例では、深さ６００ｎｍ、幅２００ｎｍである。
【００８０】
第１保護膜３１’は、図１（実施例１と同様のＣＭＰプロセス後の裏面洗浄時）における保護液２の供給により、第１配線膜２４の表面に出来る膜である。元々有った第１保護膜３１は、ビアホール（第２配線溝３０）の開口時のドライエッチングにより、同時にドライエッチングされ無くなる。第１保護膜３１’は、その後に保護液２の供給により形成される。ビアホールの洗浄時などの場合の第１配線膜２４の保護などの機能を有する。本実施例では、銅とベンゾトリアゾールとが結合して出来る不動態膜である。
【００８１】
第２保護膜３２は、図５における保護液２の供給により、第２配線膜２９の表面に出来る膜である。裏面からの洗浄液３や不純物の回り込みが起きた場合の膜の保護、表面側の純水及び僅かに表面に残留しているＣＭＰ用研磨液により配線膜１４（銅）のエッチングの保護などの機能を有する。本実施例では、銅とベンゾトリアゾールとが結合して出来る不動態膜である。
【００８２】
次に、本発明である半導体装置の製造方法の第３の実施の形態に関わる動作について、図面を参照して説明する。
図４（ａ）〜図４（ｅ）で示される半導体装置の断面は、次のような工程で形成される。
まず、実施例１で形成された図２（ｃ）の構造を有する半導体装置について、その上部にエッチストッパ膜２６として窒化シリコンをプラズマＣＶＤ法により、続いて第２絶縁膜２７として二酸化シリコンをスピンコート法により成膜する（図４（ａ）。
【００８３】
次に、レジストをフォトリソグラフィーによりパターンニングした後、ドライエッチングにより、ビアホール（第２配線溝３０）を、第２絶縁膜２７を貫通してエッチストッパ膜２６に達するまで開口する。酸素プラズマ剥離によりレジストを除去した後、全面エッチングによりビアホール（第２配線溝３０）の形成を、エッチストッパ膜２６を貫通して第１配線膜２４の表面が露出する深さまで行なう。これにより、ビアホール（第２配線溝３０）が完成する。その際、第１配線膜２４の表面を覆っていた第１保護膜３１もエッチングされ無くなる。ここで、次に示す処理方法により、ビアホール（第２配線溝３０）の処理を行ない、第１保護膜３１’が形成される（図４（ｂ））。
【００８４】
ビアホール（第２配線溝３０）の処理は以下の手順で行なう。図５を参照して、
ｉ）ウエハー１を洗浄装置にセッティングする。
ｉｉ）ウエハー１を１２０ｒｐｍで回転させる。
ｉｉｉ）表面に、保護液２であるＢＴＡ水溶液を１Ｌ／ｍｉｎ．の流量で、６０秒間供給する。
ｉｖ）（ｉｉｉ）の終了後、直ちに表面に、純水を１Ｌ／ｍｉｎ．の流量で、３０秒間供給する。
【００８５】
図４（ｂ）において、第１配線膜２４の表面には、薄い第１保護膜３１’が形成される。この処理は、ビアホール（第２配線溝３０）形成後の洗浄を兼ねているが、配線膜１４の表面には、洗浄により形成される可能性の有るピットやダメージが形成されない。また、第１バリア膜２３と第１配線膜２４との界面にサイドスリットが入らない。また、その後のプロセスにおいて、露出した第１配線膜２４の損傷を防止することが可能となる。
これは、保護液２中のＢＴＡの作用により、第１配線膜２４の表面に銅とＢＴＡとが結合した不動態膜が形成さること、その膜が、純水によるエッチング作用から第１配線膜２４を保護すること、などの効果を発生するためである。
【００８６】
なお、ビアホール（第２配線溝３０）形成後の洗浄と、ＢＴＡ水溶液による処理を別々に行なうことも可能である。
【００８７】
続いて、図４において、スパッタ法により、第２バリア膜２８をビアホール（第２配線溝３０）の内面を覆い、且つ、第２絶縁膜２７上に成膜する。そして、スパッタ法により、第２配線膜２９をビアホール（第２配線溝３０）を満たし、かつ、第２バリア膜２８を覆うように成膜する。（図４（ｃ））。
【００８８】
次に、第２バリア膜２８をストッパーとして、第２配線膜２９のＣＭＰの１次研磨が行なわれる。これにより、第２配線膜２９の内、第２バリア膜２８より上側の膜が除去される。
続いて、第２絶縁膜２７をストッパーとして、第２バリア膜２８のＣＭＰの２次研磨が行なわれる。これにより、第２絶縁膜２７より上側の第２バリア膜２８、及び、第２バリア膜２８と第２配線膜２９のビアホール（第２配線溝３０）中の第２絶縁膜２７より上側の膜、が除去される。
以上により、銅のビアホールにおける配線の形成が終了する（図４（ｄ））。
【００８９】
図４（ｄ）において、ＣＭＰにより、第２配線溝３０にビアホールにおける配線が形成された後、ウエハー１の表面（第２配線溝３０）の側が、洗浄される。洗浄は、図示しない専用の洗浄装置（又は洗浄部）により行なわれる。この洗浄により、研磨で発生した表面の汚染粒子や汚染金属などが除去される。
【００９０】
続いて、実施例１で説明した工程により、表面に保護液２を供給しながら、裏面の洗浄を行なう。そして、図４（ｅ）に示すように、第２配線膜２９上に第２保護膜３２が形成される。この工程の詳細は、実施例１と同様であるので、その説明を省略する。
【００９１】
薄い第２保護膜３２の形成により、第２配線溝３０の第２配線膜２９の表面には、エッチングによるピットが形成されない。また、第２バリア膜２８と第２配線膜２９との界面にサイドスリットが入らない。
これは、保護液２中のＢＴＡの作用により、第２配線膜２９の表面に銅とＢＴＡとが結合した不動態膜が形成さること、その膜が、純水及び僅かに表面に残留しているＣＭＰ用研磨液によるエッチング作用から第２配線膜２９を保護すること、残留しているＣＭＰ用研磨液を中和すること、などの効果が発生するためである。
【００９２】
本発明により、ＣＭＰの研磨後の表面洗浄終了後の裏面洗浄において、ダマシン配線の表面に、サイドスリットやピット等の損傷をなくすことが可能になる。また、ビアホール（第２配線溝３０）の形成に際して、露出した配線の保護膜を形成し、その損傷及び劣化を防止することが可能となる。
【００９３】
【発明の効果】
本発明により、製造コストの増加を抑えつつ、半導体装置製造時のダマシン配線の損傷を低減し、配線の信頼性を向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明である半導体装置の製造方法の第１の実施の形態に関わる処理方法を示す構成図である。
【図２】（ａ）〜（ｃ）本発明である半導体装置の第１及び第２の実施の形態における半導体装置の製造工程を示す断面図である。
【図３】本発明である半導体装置の製造方法の第２の実施の形態に関わる処理方法を示す構成図である。
【図４】（ａ）〜（ｅ）本発明である半導体装置の第３の実施の形態における半導体装置の製造工程を示す断面図である。
【図５】本発明である半導体装置の製造方法の第３の実施の形態に関わる処理方法を示す構成図である。
【図６】従来技術における半導体装置の製造方法に関わる処理方法を示す構成図である。
【図７】（ａ）（ｂ）従来技術における半導体装置の製造方法における半導体装置の製造工程を示す断面図である。
【図８】従来技術における半導体装置の製造方法に関わる他の処理方法を示す構成図である。
【符号の説明】
１ ウエハー
２ 保護液
３ 洗浄液
４ 保護液ノズル
５ 洗浄液ノズル
６ 端部洗浄液
７ 端部ノズル
１１ 基板
１２ 絶縁膜
１３ バリア膜
１４ 配線膜
１５ 配線溝
１６ 保護膜
２１ 基板
２２ 第１絶縁膜
２３ 第１バリア膜
２４ 第１配線膜
２５ 第１配線溝
２６ エッチストッパ膜
２７ 第２絶縁膜
２８ 第２バリア膜
２９ 第２配線膜
３０ 第２配線溝
３１ 第１保護膜
３１’ 第１保護膜
３２ 第２保護膜
１０１ ウエハー
１０２ 純水
１０３ 洗浄液
１０４ 純水ノズル
１０５ 洗浄液ノズル
１０６ 端部洗浄液
１０７ 端部ノズル
１１１ 基板
１１２ 絶縁膜
１１３ バリア膜
１１４ 配線膜
１１５ 配線溝
１１６ サイドスリット
Claims (6)
- 半導体基板上に絶縁膜を形成するステップと、
前記絶縁膜内に延びる配線溝を形成するステップと、
前記配線溝を満たし、かつ前記絶縁膜を覆うように導電膜を形成するステップと、
前記絶縁膜の表面が露出するまで、前記導電膜をＣＭＰにより除去し、前記導電膜を配線とするステップと、
前記配線の表面が露出した前記半導体基板の表面を洗浄するステップと、
前記洗浄後に、前記配線の表面を保護する保護膜を形成可能な保護薬液で前記配線の表面が露出した前記半導体基板の表面を処理しながら、前記保護薬液とは異なる種類の液体である洗浄液で前記半導体基板の裏面を洗浄するステップと、
を具備する半導体装置の製造方法。 - 半導体基板上に絶縁膜を形成するステップと、
前記絶縁膜内に延びる配線溝を形成するステップと、
前記配線溝の内面を覆い、かつ前記絶縁膜を覆うように第１導電膜を形成するステップと、
前記配線溝を満たし、かつ前記第１導電膜を覆うように第２導電膜を形成するステップと、
前記第１導電膜の表面が露出するまで、前記第２導電膜を、ＣＭＰにより除去するステップと、
前記絶縁膜の表面が露出するまで、前記第１導電膜と前記第２導電膜をＣＭＰにより除去し、前記第２導電膜を配線とするステップと、
前記配線の表面が露出した前記半導体基板の表面を洗浄するステップと、
前記洗浄後に、前記配線の表面を保護する保護膜を形成可能な保護薬液で前記配線の表面が露出した前記半導体基板の表面を処理しながら、前記保護薬液とは異なる種類の液体である洗浄液で前記半導体基板の裏面を洗浄するステップと、
を具備する半導体装置の製造方法。 - 前記配線は、銅を含む、
請求項１又は２のいずれか一項に記載の半導体装置の製造方法。 - 前記保護薬液は、ベンゾトリアゾール又はベンゾトリアゾール誘導体を含む水溶液である、
請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。 - 前記水溶液中の前記ベンゾトリアゾール又は前記ベンゾトリアゾール誘導体の濃度は、
０．０１〜０．１ｗｔ％である、
請求項４に記載の半導体装置の製造方法。 - 前記保護薬液で形成される前記保護膜は、前記配線の上に形成される
請求項１乃至５のいずれか一項に記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001268109A JP4803625B2 (ja) | 2001-09-04 | 2001-09-04 | 半導体装置の製造方法 |
| TW091119992A TW561507B (en) | 2001-09-04 | 2002-09-02 | Method of manufacturing semiconductor device |
| US10/232,532 US6723626B2 (en) | 2001-09-04 | 2002-09-03 | Method of manufacturing semiconductor device |
| KR1020020052796A KR20030020847A (ko) | 2001-09-04 | 2002-09-03 | 반도체 장치의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001268109A JP4803625B2 (ja) | 2001-09-04 | 2001-09-04 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003077918A JP2003077918A (ja) | 2003-03-14 |
| JP4803625B2 true JP4803625B2 (ja) | 2011-10-26 |
Family
ID=19094141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001268109A Expired - Fee Related JP4803625B2 (ja) | 2001-09-04 | 2001-09-04 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6723626B2 (ja) |
| JP (1) | JP4803625B2 (ja) |
| KR (1) | KR20030020847A (ja) |
| TW (1) | TW561507B (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1220259C (zh) | 2001-12-27 | 2005-09-21 | 松下电器产业株式会社 | 布线结构的形成方法 |
| KR100466964B1 (ko) * | 2001-12-27 | 2005-01-24 | 엘지.필립스 엘시디 주식회사 | 폴리실리콘 박막 제조방법 |
| CN1207773C (zh) | 2001-12-27 | 2005-06-22 | 松下电器产业株式会社 | 布线结构的形成方法 |
| CN1198331C (zh) | 2001-12-27 | 2005-04-20 | 松下电器产业株式会社 | 布线结构的形成方法 |
| US7081673B2 (en) * | 2003-04-17 | 2006-07-25 | International Business Machines Corporation | Multilayered cap barrier in microelectronic interconnect structures |
| JP2005015885A (ja) * | 2003-06-27 | 2005-01-20 | Ebara Corp | 基板処理方法及び装置 |
| KR100685738B1 (ko) * | 2005-08-08 | 2007-02-26 | 삼성전자주식회사 | 절연 물질 제거용 조성물, 이를 이용한 절연막의 제거 방법및 기판의 재생 방법 |
| KR100755670B1 (ko) | 2006-04-03 | 2007-09-05 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
| US8893519B2 (en) * | 2008-12-08 | 2014-11-25 | The Hong Kong University Of Science And Technology | Providing cooling in a machining process using a plurality of activated coolant streams |
| JP6140439B2 (ja) | 2012-12-27 | 2017-05-31 | 株式会社荏原製作所 | 研磨装置、及び研磨方法 |
| US9627234B2 (en) * | 2013-03-14 | 2017-04-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and apparatus for localized and controlled removal of material from a substrate |
| JP7453874B2 (ja) | 2020-07-30 | 2024-03-21 | 芝浦メカトロニクス株式会社 | 基板処理方法、および基板処理装置 |
Family Cites Families (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3306598B2 (ja) * | 1992-05-12 | 2002-07-24 | 株式会社日立製作所 | 半導体装置の製造方法及び洗浄装置 |
| JP3397501B2 (ja) | 1994-07-12 | 2003-04-14 | 株式会社東芝 | 研磨剤および研磨方法 |
| JPH0864594A (ja) | 1994-08-18 | 1996-03-08 | Sumitomo Metal Ind Ltd | 配線の形成方法 |
| JPH0878378A (ja) * | 1994-09-08 | 1996-03-22 | Toshiba Corp | 半導体基板の表面処理方法 |
| US5695810A (en) * | 1996-11-20 | 1997-12-09 | Cornell Research Foundation, Inc. | Use of cobalt tungsten phosphide as a barrier material for copper metallization |
| US5968848A (en) * | 1996-12-27 | 1999-10-19 | Tokyo Ohka Kogyo Co., Ltd. | Process for treating a lithographic substrate and a rinse solution for the treatment |
| US6068879A (en) * | 1997-08-26 | 2000-05-30 | Lsi Logic Corporation | Use of corrosion inhibiting compounds to inhibit corrosion of metal plugs in chemical-mechanical polishing |
| KR100532380B1 (ko) * | 1998-05-12 | 2006-01-27 | 삼성전자주식회사 | 반도체장치의 세정방법 |
| JP2000012543A (ja) | 1998-06-23 | 2000-01-14 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JP2000040679A (ja) * | 1998-07-24 | 2000-02-08 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| KR100491465B1 (ko) * | 1998-08-31 | 2005-05-25 | 히다치 가세고교 가부시끼가이샤 | 금속용 연마액 및 연마 방법 |
| US6290865B1 (en) * | 1998-11-30 | 2001-09-18 | Applied Materials, Inc. | Spin-rinse-drying process for electroplated semiconductor wafers |
| US6319833B1 (en) * | 1998-12-07 | 2001-11-20 | Advanced Micro Devices, Inc. | Chemically preventing copper dendrite formation and growth by spraying |
| US6207569B1 (en) * | 1998-12-07 | 2001-03-27 | Advanced Micro Devices, Inc. | Prevention of Cu dendrite formation and growth |
| KR20000053521A (ko) * | 1999-01-20 | 2000-08-25 | 고사이 아끼오 | 금속 부식 방지제 및 세척액 |
| US6238592B1 (en) * | 1999-03-10 | 2001-05-29 | 3M Innovative Properties Company | Working liquids and methods for modifying structured wafers suited for semiconductor fabrication |
| JP3395696B2 (ja) * | 1999-03-15 | 2003-04-14 | 日本電気株式会社 | ウェハ処理装置およびウェハ処理方法 |
| US6350687B1 (en) * | 1999-03-18 | 2002-02-26 | Advanced Micro Devices, Inc. | Method of fabricating improved copper metallization including forming and removing passivation layer before forming capping film |
| US6144099A (en) * | 1999-03-30 | 2000-11-07 | Advanced Micro Devices, Inc. | Semiconductor metalization barrier |
| JP4127926B2 (ja) * | 1999-04-08 | 2008-07-30 | 株式会社荏原製作所 | ポリッシング方法 |
| JP2000299320A (ja) * | 1999-04-15 | 2000-10-24 | Hitachi Ltd | 配線形成方法 |
| JP2000315666A (ja) * | 1999-04-28 | 2000-11-14 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JP4554011B2 (ja) * | 1999-08-10 | 2010-09-29 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置の製造方法 |
| US6225223B1 (en) * | 1999-08-16 | 2001-05-01 | Taiwan Semiconductor Manufacturing Company | Method to eliminate dishing of copper interconnects |
| JP3298628B2 (ja) * | 1999-09-10 | 2002-07-02 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP4264781B2 (ja) | 1999-09-20 | 2009-05-20 | 株式会社フジミインコーポレーテッド | 研磨用組成物および研磨方法 |
| TWI229123B (en) * | 2000-03-03 | 2005-03-11 | Nec Electronics Corp | Anticorrosive treating concentrate |
| US20020170574A1 (en) * | 2001-05-21 | 2002-11-21 | Speedfam-Ipec Corporation | Differential Cleaning for semiconductor wafers with copper circuitry |
| JP2003124316A (ja) * | 2001-07-12 | 2003-04-25 | Nec Corp | 半導体装置の製造方法及び処理液 |
-
2001
- 2001-09-04 JP JP2001268109A patent/JP4803625B2/ja not_active Expired - Fee Related
-
2002
- 2002-09-02 TW TW091119992A patent/TW561507B/zh active
- 2002-09-03 KR KR1020020052796A patent/KR20030020847A/ko not_active Application Discontinuation
- 2002-09-03 US US10/232,532 patent/US6723626B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003077918A (ja) | 2003-03-14 |
| US6723626B2 (en) | 2004-04-20 |
| US20030045090A1 (en) | 2003-03-06 |
| KR20030020847A (ko) | 2003-03-10 |
| TW561507B (en) | 2003-11-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100715073B1 (ko) | 결함 감소를 위해 평탄화처리된 구리 세정 방법 | |
| US6730594B2 (en) | Method for manufacturing semiconductor device | |
| US6696358B2 (en) | Viscous protective overlayers for planarization of integrated circuits | |
| US6012469A (en) | Etch residue clean | |
| JP4803625B2 (ja) | 半導体装置の製造方法 | |
| KR20030014123A (ko) | 반도체 집적 회로 장치의 제조 방법 | |
| JP2001210630A (ja) | 銅酸化膜の形成方法、銅膜のエッチング方法、半導体装置の製造方法、半導体製造装置及び半導体装置 | |
| JP2001156029A (ja) | 少ない欠陥のための後ＣｕＣＭＰ | |
| US20050218008A1 (en) | Method of manufacturing semiconductor device | |
| JP2003077921A (ja) | 半導体装置の製造方法 | |
| US6919267B2 (en) | Method for forming wiring structure | |
| JP4864949B2 (ja) | 半導体装置の製造方法及び半導体製造装置 | |
| KR101100703B1 (ko) | 반도체 소자의 금속배선 형성 방법 | |
| JP2006080559A (ja) | 半導体装置の製造方法、半導体製造装置及び半導体装置 | |
| JP5125743B2 (ja) | 半導体装置の製造方法 | |
| JP2007134424A (ja) | 半導体装置の製造方法および半導体装置 | |
| JP2580939B2 (ja) | 埋め込み金属配線の形成方法 | |
| US6759322B2 (en) | Method for forming wiring structure | |
| JPH0917796A (ja) | 配線形成方法 | |
| US6858549B2 (en) | Method for forming wiring structure | |
| JP3888967B2 (ja) | 配線構造の形成方法 | |
| JP3654884B2 (ja) | 配線構造の形成方法 | |
| KR20030053691A (ko) | 반도체소자의 제조방법 | |
| JP2010177365A (ja) | 半導体装置の製造方法 | |
| JP2007281191A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080813 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100315 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100318 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100517 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110530 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110720 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110804 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110804 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140819 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |