JP2001210630A - 銅酸化膜の形成方法、銅膜のエッチング方法、半導体装置の製造方法、半導体製造装置及び半導体装置 - Google Patents

銅酸化膜の形成方法、銅膜のエッチング方法、半導体装置の製造方法、半導体製造装置及び半導体装置

Info

Publication number
JP2001210630A
JP2001210630A JP2000015653A JP2000015653A JP2001210630A JP 2001210630 A JP2001210630 A JP 2001210630A JP 2000015653 A JP2000015653 A JP 2000015653A JP 2000015653 A JP2000015653 A JP 2000015653A JP 2001210630 A JP2001210630 A JP 2001210630A
Authority
JP
Japan
Prior art keywords
copper
film
oxide film
wiring
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000015653A
Other languages
English (en)
Other versions
JP3907151B2 (ja
Inventor
Nobuhiro Uozumi
宜弘 魚住
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2000015653A priority Critical patent/JP3907151B2/ja
Priority to US09/494,025 priority patent/US6261953B1/en
Priority to TW089124469A priority patent/TW543123B/zh
Priority to KR10-2001-0003831A priority patent/KR100426554B1/ko
Priority to US09/865,569 priority patent/US6475909B2/en
Publication of JP2001210630A publication Critical patent/JP2001210630A/ja
Priority to US10/233,582 priority patent/US6818556B2/en
Priority to TW092102879A priority patent/TW589687B/zh
Priority to TW092102880A priority patent/TWI225277B/zh
Priority to US10/976,758 priority patent/US7183203B2/en
Application granted granted Critical
Publication of JP3907151B2 publication Critical patent/JP3907151B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C22/00—Chemical surface treatment of metallic material by reaction of the surface with a reactive liquid, leaving reaction products of surface material in the coating, e.g. conversion coatings, passivation of metals
    • C23C22/05—Chemical surface treatment of metallic material by reaction of the surface with a reactive liquid, leaving reaction products of surface material in the coating, e.g. conversion coatings, passivation of metals using aqueous solutions
    • C23C22/60—Chemical surface treatment of metallic material by reaction of the surface with a reactive liquid, leaving reaction products of surface material in the coating, e.g. conversion coatings, passivation of metals using aqueous solutions using alkaline aqueous solutions with pH greater than 8
    • C23C22/63—Treatment of copper or alloys based thereon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H01L21/02074—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers the processing being a planarization of conductive layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02082—Cleaning product to be cleaned
    • H01L21/02087—Cleaning of wafer edges
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02082—Cleaning product to be cleaned
    • H01L21/0209—Cleaning of wafer backside
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865—Selective removal of parts of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76888—By rendering at least a portion of the conductor non conductive, e.g. oxidation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Weting (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】 【課題】 銅膜を酸化させその酸化物を酸又はアルカリ
等で除去して銅膜表面をエッチングする方法であってエ
ッチング処理を行った後の銅膜表面の荒れが少なく少な
い工程で短時間に精度良く行うことができる銅酸化膜の
形成方法、銅膜のエッチング方法及び半導体装置の製造
方法を提供する。 【解決手段】 ｐＨ＝８〜１０に調整したアンモニア水
と過酸化水素水の混合液に絶縁膜１の配線溝に埋め込ま
れバリアメタル層２に囲まれた銅配線３の表面を曝すこ
とにより表面にアンモニア錯体を含む銅酸化膜５を形成
する。その後、希塩酸などの酸化力の弱い酸か希アンモ
ニア水などのアルカリで銅酸化膜５を選択的にエッチン
グする。その後表面にバリアメタル層４を形成する。従
来困難であった表面を荒らさない銅のエッチングが可能
になり、安全で安価な薬液による酸化及びエッチングが
短時間で行えバリアメタル層が安定して形成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路等
の半導体装置及び半導体装置における配線に用いる銅膜
の加工及びこの配線構造の製造方法に関するものであ
る。
【０００２】
【従来の技術】現在、半導体集積回路などの半導体装置
では銅もしくは銅を主成分とする材料を配線に用いる場
合がある。このような場合、銅の原子が絶縁膜に拡散し
て半導体基板に至り、トランジスタの誤動作を生じさせ
ないために、窒化チタンや窒化タンタル、窒化タングス
テンなどをバリアメタル層として銅膜を包んで絶縁膜か
ら隔離するようにすることが多い。図１３（ａ）に示す
ように、半導体基板に形成された配線は、通常、絶縁膜
の配線溝に埋め込まれている。図１３は、半導体基板の
断面図である。集積回路などの半導体素子が形成された
シリコンなどの半導体基板１００にシリコン酸化膜など
からなる層間絶縁膜１０１が形成されており、この表面
に配線溝が形成されている。この配線溝の側壁には、Ｔ
ｉＮやＴａＮなどのバリアメタル層１０２が形成され、
銅膜１０３もしくは銅を主成分とする合金膜がその中に
埋め込まれている。この様に、従来の配線は、配線部分
の銅がバリアメタルの無い上部から層間絶縁膜に拡散
し、半導体基板１００に形成された半導体素子に悪影響
を及ぼす可能性があった。また、層間絶縁膜１０１とこ
れに埋め込まれた銅膜１０３の表面は、ＣＭＰ方法など
により平坦化されているためリソグラフィの際にパター
ンエッジが認識できずパターンずれが生じてしまうとい
う問題も存在している。
【０００３】これらの問題に対して、配線部分、即ち銅
膜１０３をエッチングにより層間絶縁膜１０１の表面よ
り後退させる方法を取ることができる（図１３
（ｂ））。このような形状にすることによりパターンを
正確に合わせることが可能となる。また、図１３（ｃ）
に示すように、その上部にバリアメタル層１０４もしく
はその他のキャップ層を埋め込んで蓋をするような構造
を形成する場合がある。このような構造にすると、上部
からの銅の拡散が抑えられるという作用効果が生じる。
さらに、キャップ層を導電性の材料を用いることにより
上層の配線とのビア配線（コンタクト配線）を形成する
際に銅が直接エッチング雰囲気に晒されることがなくな
るので、コロージョンが発生したり、エッチングされて
断線する危険性が低減できる。
【０００４】
【発明が解決しようとする課題】前述したこれら従来の
配線構造を形成する方法として、ウェットエッチングを
用いる方法とドライエッチングを用いる方法がある。ド
ライエッチングにはＲＩＥ(Reactive Ion Etching)と呼
ばれる異方性エッチングとＣＤＥ(Chemical DryEtchin
g)と呼ばれる等方性エッチングがあり、これらを用いた
方法でも銅のエッチングが可能である。しかし、これら
ドライエッチングは原料ガスとしてＣＦ系のガスを用い
ることが多く、地球環境に対して非常に悪影響を与える
という問題がある。また、エッチング後に副生産物が堆
積するため、それを除去するためのウェット処理を行う
場合が多く、ウェット処理に比べて工程数的にもコスト
的にも問題が多い。そこで、注目されるのがウェットエ
ッチングである。銅は、塩酸やフッ酸、希硫酸、酢酸、
シアン化水素酸などの酸化力の弱い酸には殆ど溶解しな
いが、酸化力のある酸性の薬液によりエッチングされ
る。具体的には、熱濃硫酸、硝酸、亜硝酸、リン酸など
である。また、例えば、塩酸＋過酸化水素水、塩酸＋オ
ゾン水、フッ酸＋過酸化水素水のように過酸化水素やオ
ゾンもしくは酸素などを混合することにより酸化力を持
たせた酸にも溶解する。さらに、銅と可溶性の錯体を作
る物質、例えば、アンモニア、アミノ基をもつ物質（エ
チレンジアミンなど）、シアン化物（ＫＣＮなど）など
でもエッチングされ、これらに過酸化水素水などを混合
して酸化力を持たせるとエッチングが加速されることが
多い。
【０００５】通常、アンモニア水と過酸化水素水、塩酸
と過酸化水素水の混合液は、洗浄用の薬液として用いら
れ、それぞれＳＣ１、ＳＣ２と呼ばれている。市販され
ているアンモニア水や塩酸、過酸化水素水の濃度は、２
０〜３５％程度であることが多く、ほとんどの場合ＳＣ
１、ＳＣ２は、これらと純水とを体積比１：１：５〜
１：１：７程度で混合して用いている。このような条件
で混合した液に銅を浸すとエッチングされる。しかし、
前述の条件のＳＣ１やＳＣ２で銅のエッチングを行う
と、金属光沢を有していた表面が白濁化して光沢がなく
なってしまう。また、硝酸や熱濃硫酸など先に述べた様
々な薬液を用いて銅をエッチングしても表面は、白濁す
る。これは、液温を上げればさらに顕著になる。表面が
白濁するのは、エッチングにより銅表面が荒れてしまっ
たためで、配線で使用した場合には表面の荒れが大きく
なると、膜厚のバラツキや表面散乱の影響で実質的な抵
抗が上昇したり、上層の配線とのコンタクト不良が発生
したりする可能性があり問題となる。そこで、なるべく
表面が荒れないような条件でエッチングを行う必要があ
る。
【０００６】また、銅のエッチングの方法として、銅膜
を酸化させその酸化物を酸などで除去する方法が提案さ
れている。例えば、特開平２−３０６６３１号公報に
は、銅膜に酸素をイオン注入した後にアニールを行う、
もしくは酸素プラズマ処理を行うといった方法で酸化物
を作り、希硫酸もしくは酢酸でエッチングする方法が提
案されている。また、特開平１０−２３３３９７号公報
には、拡散炉やＲＴＡ炉もしくはオーブン内で室温以上
の酸素（Ｏ2 ）もしくはオゾン（Ｏ3 ）雰囲気に銅膜を
曝すことにより銅酸化膜を形成し、希塩酸や希硫酸でウ
ェットエッチングしたり、ドライエッチングやＣＭＰに
より除去する方法が提案されている。ところが、これら
の方法でもエッチング後の銅の表面は荒れてしまうこと
が多い。特に酸化膜厚を厚くしようとして温度を高温に
するほどその傾向が強い。本発明は、このような事情に
よりなされたものであり、銅膜を酸化させその酸化物を
酸もしくはアルカリなどで除去することにより銅膜の表
面をエッチングする方法において、エッチング処理を行
った後の銅膜表面が荒れてしまうことが少なく、少ない
工程で短時間に精度良く行うことができる銅酸化膜の形
成方法、銅膜のエッチング方法、半導体装置の製造方法
及び半導体装置を提供する。
【０００７】
【課題を解決するための手段】本発明は、銅配線の形成
において、ｐＨ＝８〜１０に調整したアンモニア水と過
酸化水素水の混合液（ＳＣ１）に銅を曝すことにより表
面にアンモニア錯体を含む銅酸化膜を形成し、その後、
希塩酸などの酸化力の弱い酸か、もしくは希アンモニア
水などのアルカリで銅酸化膜を選択的にエッチングする
ことに特徴がある。また、エッチングを短時間化するた
めに、ｐＨ＝８〜１０に浸して酸化膜を形成した後、通
常ならば銅がエッチングされるはずのｐＨ＝１０〜１１
に調整したＳＣ１に浸すことにより、さらに厚膜のアン
モニア錯体を含んだ銅酸化膜が形成され、これを塩酸、
酢酸、希硫酸、シアン化水素酸などの酸化力の弱い酸
か、希アンモニア水などのアルカリで銅酸化膜を選択的
にエッチングする。また、グリシンやアラニンのような
中性アミノ酸の水溶液のように、液性は中性を示しても
銅と錯体を作って溶解するようなものでも銅酸化膜を選
択的にエッチングすることができる。このような酸化膜
形成及びエッチング処理により、これまで困難であった
表面を荒らさない銅のエッチングが可能になり、安全で
安価な薬液による酸化及びエッチングが短時間で行え、
その結果、配線構造の表面に被覆されるバリアメタル層
が安定して形成される。
【０００８】即ち、本発明の銅酸化膜の形成方法は、ｐ
Ｈ＝８〜１０もしくはｐＨ＝９〜１０に調整したアンモ
ニア水と過酸化水素水の混合液を銅膜表面に接触させて
銅のアンモニア錯体を含む銅酸化膜を形成する工程を備
えたことを特徴としている。また、本発明の銅酸化膜の
形成方法は、ｐＨ＝８〜１０もしくはｐＨ＝９〜１０に
調整したアンモニア水と過酸化水素水の混合液を銅膜表
面に接触させて銅のアンモニア錯体を含む銅の酸化膜を
形成する工程と、前記表面に酸化膜を形成した銅膜をｐ
Ｈ＝１０〜１１に調整したアンモニア水と過酸化水素水
の混合液に曝す工程とを備えたことを特徴としている。
また、本発明の銅酸化膜の形成方法は、過酸化水素水に
より銅膜表面に酸化膜を形成する工程と、前記酸化膜を
形成した銅膜をｐＨ＝１０〜１１に調整したアンモニア
水と過酸化水素水の混合液に曝して銅のアンモニア錯体
を含む銅の酸化膜を形成する工程を備えたことを特徴と
している。前記銅の酸化膜の形成方法は、最初に過酸化
水素水のみもしくはアンモニア水を加えてｐＨ＝８〜１
０もしくはｐＨ＝９〜１０に調整した混合液に銅膜表面
を接触させて、前記表面に銅酸化膜を形成し、最終的に
ｐＨ＝１０〜１１に調整したアンモニア水と過酸化水素
水の混合液に曝すなら、その途中は多段階に分けて断続
的にｐＨを変化させても良いし、連続的に変化させても
良い。本発明の銅膜のエッチング方法は、上記のいずれ
かの銅酸化膜の形成方法により前記銅膜表面に銅のアン
モニア錯体を含む銅の酸化膜を形成する工程と、前記銅
の酸化膜を選択的に前記銅膜から除去する工程を備えた
ことを特徴としている。前記銅の酸化膜を酸もしくはア
ルカリにより除去するようにしても良い。
【０００９】本発明の半導体装置の製造方法は、半導体
基板上に形成された絶縁膜表面の配線溝又はコンタクト
孔もしくは配線溝及びコンタクト孔に配線もしくはコン
タクト配線となる銅膜を埋め込む工程と、前記銅酸化膜
の形成方法のいずれかにより、前記銅膜表面に銅のアン
モニア錯体を含む銅の酸化膜を形成する工程と、前記銅
の酸化膜を前記銅膜から選択的に除去する工程を備えた
ことを特徴としている。前記銅の酸化膜が除去された前
記銅膜表面は、前記配線溝もしくはコンタクト孔の側壁
に近い領域ほど深くエッチングされているようにしても
良い。前記配線溝又はコンタクト孔もしくは配線溝及び
コンタクト孔と前記埋め込まれた銅膜との間にはバリア
メタル層が介在しているようにしても良い。前記銅の酸
化膜を前記銅膜から除去した後、前記銅膜上にバリアメ
タル層を形成する工程をさらに備えるようにしても良
い。前記配線溝又はコンタクト孔もしくは配線溝及びコ
ンタクト孔と前記埋め込まれた銅膜との間に介在してい
る前記バリアメタル層と前記銅膜上に形成されている前
記バリアメタル層とは異なる材料から構成されているよ
うにしても良い。前記銅の酸化膜を除去した銅膜表面を
アンモニア水にさらす工程をさらに備えるようにしても
良い。前記半導体基板を１０００ｒｐｍ以上、１６００
ｒｐｍ以下の条件で回転させた状態で前記銅膜表面をア
ンモニア水に曝すようにしても良い。
【００１０】また、本発明の半導体装置の製造方法は、
半導体基板上の絶縁膜に形成された配線溝又はコンタク
ト孔に配線金属を堆積して前記配線溝又はコンタクト孔
に充填する工程と、前記配線金属を研磨して前記絶縁膜
を露出する工程と、前記半導体基板を洗浄する工程と、
前記配線溝又はコンタクト孔に埋め込まれた前記配線金
属表面をリセスエッチングする工程を具備し、前記研磨
工程、前記洗浄工程及び前記リセスエッチング工程の少
なくとも２工程で用いる薬液の主たる成分が同一である
ことを特徴としている。また、本発明の半導体装置の製
造方法は、半導体基板上に金属乃至金属化合物を堆積さ
せる工程と、前記金属乃至金属化合物の不要部分をエッ
チング除去する工程とを具備し、前記金属乃至金属化合
物を堆積させる工程は、メッキ工程を含み、前記メッキ
工程で用いるメッキ液は、メッキ対象成分と塩もしくは
錯体を形成する成分が前記エッチング除去工程で用いる
薬液の主たる成分と同一であることを特徴としている。
前記薬液に添加される酸化剤が過酸化水素又はオゾンで
あるようにしても良い。前記薬液の主たる酸成分が硫酸
又はシアン化水素酸であるようにしても良い。前記不要
部分をエッチング除去する工程後の前記薬液中に含まれ
ている酸化剤を除去する工程と、前記薬液中の金属イオ
ン濃度を前記メッキ液中の金属イオン濃度とほぼ同一に
する工程と前記酸化剤を除去した薬液をメッキ液として
用いる工程とをさらに具備するようにしても良い。
【００１１】また、本発明の半導体製造装置は、上記し
た半導体装置の製造方法に用いる半導体製造装置であっ
て、前記薬液中に含まれている酸化剤を除去する手段
と、前記薬液中の金属イオン濃度を前記メッキ液中の金
属イオン濃度とほぼ同一にする手段と、前記酸化剤を除
去した薬液をメッキ液として用いる手段とを具備したこ
とを特徴としている。本発明の半導体装置は、半導体基
板と、前記半導体基板上に形成された絶縁膜表面の配線
溝又はコンタクト孔もしくは配線溝及びコンタクト孔に
埋め込まれた金属膜と、前記配線溝又はコンタクト孔も
しくは配線溝及びコンタクト孔内に前記金属膜の表面を
被覆するように形成されたバリアメタル層とを備え、前
記金属膜表面は、前記配線溝もしくはコンタクト孔の側
壁に近い領域ほど深くエッチングされていることを特徴
としている。前記金属膜は、前記配線溝もしくはコンタ
クト孔にバリアメタルを介して埋め込まれているように
しても良い。前記金属膜表面を被覆するように形成され
たバリアメタルが前記配線溝もしくはコンタクト孔に埋
め込まれた構造にしても良い。即ち、銅膜などの金属膜
表面は、配線溝の側壁に近いほどエッチング量が多く、
いわゆる配線の肩が落ちた断面形状になっている。
【００１２】したがって、その上に形成されているバリ
アメタル層は、配線溝の側壁に近いほど膜が厚くなって
いる。このような形状は、本発明を実施する場合にはメ
リットになることが多い。例えば、コンタクト配線を形
成するためにコンタクト孔をバリアメタル層上に形成す
ると、コンタクト孔を形成するエッチング領域が合わせ
ズレによって層間絶縁膜に一部入り込むことがある。こ
のような状態で下層配線のバリアメタル層を被覆する層
間絶縁膜をエッチングすると、シリコン酸化膜などの層
間絶縁膜のエッチングレートは、銅膜などの金属膜のエ
ッチングレートより大きいので、層間絶縁膜のエッチン
グが進んで、この部分が大きくエッチングされる。配線
の肩が落ちている場合は、深い部分の径が表面の平坦な
場合の径より大きくなっている。したがって、この部分
のアスペクト比は低く、バリアメタル層を堆積させ、シ
ード銅膜を堆積させることが容易になし得るようにな
る。なおコンタクト孔を形成するのはバリアメタル層を
埋め込む場合に限らない。
【００１３】
【発明の実施の形態】以下、図面を参照して発明の実施
の形態を説明する。本発明は、例えば、半導体装置の多
層配線構造におけるピラープロセス、シングルダマシン
構造、デュアルダマシン構造に適用される。 （１） ピラープロセスについて 図１は、多層配線が形成された半導体基板の断面図であ
る。このプロセスにより形成されたピラー配線（コンタ
クト配線ともいう）は、下層配線と上層配線を接続する
配線である。図１に示すように、層間絶縁膜に埋め込ま
れた下層配線を形成する。集積回路などの半導体素子が
形成されたシリコンなどの半導体基板１０にシリコン酸
化膜などからなる層間絶縁膜１が形成されており、この
表面に配線溝が形成されている。この配線溝の側壁に
は、ＴａＮ、ＷＮ、ＴｉＮなどの導電性窒化物などのバ
リアメタル層２が形成され、銅膜３もしくは銅を主成分
とする合金膜がその中に埋め込まれる。このとき、バリ
アメタル層２は、配線溝の中にのみ存在し、層間絶縁膜
１の表面上には形成されていない（図１（ａ））。バリ
アメタル層を層間絶縁膜の配線溝を越えてその表面上に
まで形成させておくことも可能である。次に、銅膜３の
表面をエッチングにより層間絶縁膜１の表面より後退さ
せる（図１（ｃ））。
【００１４】そして、配線溝の上部には、スパッタリン
グやＣＶＤなどの方法によりバリアメタルを堆積させ、
これをＣＭＰ法により研磨して配線溝の上部にバリアメ
タル層４を埋め込む。バリアメタル層４の材料は、バリ
アメタル層２と同じでも良く、異なっていても良い（図
１（ｄ））。次に、タングステンなどのバリアメタル層
６、アルミニウム膜７及び必要に応じて導電性のエッチ
ングストッパー８を順次積層し（図２（ａ））、これら
をパターニングしてピラー配線９を形成する（図２
（ｂ））。次に、層間絶縁膜１の上にピラー配線９を被
覆するようにシリコン酸化膜などの層間絶縁膜１１を形
成する（図３（ａ））。この層間絶縁膜１１表面をＣＭ
Ｐ法により研磨してピラー配線９を露出させる。次に、
層間絶縁膜１１の上に上層の層間絶縁膜１２を堆積させ
てこれに上層配線を埋め込む。上層配線は、配線溝に形
成されたバリアメタル層１３と、配線溝に埋め込まれた
銅膜１４と、この銅膜１４の表面を被覆するバリアメタ
ル層１５から構成されている（図３（ｂ））。このピラ
ー配線９は、下層配線と上層配線を電気的に接続する。
この様なピラープロセスにおいて、本発明は、バリアメ
タル層４、１５の形成に適用される。即ち、例えば、バ
リアメタル層４を形成する方法（図１参照）において、
絶縁膜１に埋め込み形成された銅膜３の露出した表面を
酸化して銅酸化膜５を形成する（図１（ｂ））。そし
て、形成された銅酸化膜５をエッチング除去して荒れの
ない（白濁していない）表面を形成し、この表面にバリ
アメタル層４を形成する（図１（ｃ））。
【００１５】（２） シングルダマシンについて 図４は、多層配線が形成された半導体基板の断面図であ
る。半導体基板２０の上にはシリコン酸化膜などの層間
絶縁膜２１、２５、２９が順次積層形成されている。各
層間絶縁膜２１、２５、２９には、配線溝、コンタクト
孔が形成され、その中に下層配線、コンタクト配線、上
層配線がそれぞれ形成されている。いずれも、層間絶縁
膜に配線溝もしくはコンタクト孔を形成してから、これ
らの内部及び層間絶縁膜表面にバリアメタル層を形成
し、その上に銅もしくは銅を主成分とする合金膜を堆積
させ、これをＣＭＰ方法などにより研磨して表面を平坦
化し、配線溝もしくはコンタクト孔にバリアメタル層に
包まれた銅膜を埋め込む。その後、本発明の方法に従っ
て、銅膜の表面を酸化し、形成された銅酸化膜をエッチ
ング除去して荒れのない（白濁していない）表面を形成
し、この表面にバリアメタル層を形成する。すなわち、
本発明は、半導体装置の多層配線構造において、バリア
メタル層２４、２８、３２の形成に適用される。
【００１６】層間絶縁膜２１に埋め込まれる下層配線
は、配線溝の側壁に形成されたバリアメタル層２２と、
配線溝に埋め込まれ、バリアメタル層２２に包まれた銅
膜２３と、銅膜２３の表面を被覆するバリアメタル層２
４から構成されている。下層配線に電気的に接続され、
層間絶縁膜２５に埋め込まれるコンタクト配線は、配線
溝の側壁に形成されたバリアメタル層２６と、配線溝に
埋め込まれ、バリアメタル層２６に包まれた銅膜２７
と、銅膜２７の表面を被覆するバリアメタル層２８から
構成されている。コンタクト配線に電気的に接続され、
層間絶縁膜２９に埋め込まれる上層配線は、配線溝の側
壁に形成されたバリアメタル層３０と、配線溝に埋め込
まれ、バリアメタル層３０に包まれた銅膜３１と、銅膜
３１の表面を被覆するバリアメタル層３２から構成され
ている。下層配線の銅膜２３の表面にはバリアメタル層
２４が形成されているので、配線上部からの銅の拡散を
抑制することができる。また、表面が荒れないため、表
面散乱などの影響が少なく、実抵抗の上昇が小さい。ま
た、コンタクトを形成した後の電荷の集中が抑制される
ため、エレクトロマイグレーションを起こしにくいとい
う効果もある。
【００１７】（３） デュアルダマシンについて 図５は、多層配線が形成された半導体基板の断面図であ
る。半導体基板４０の上にはシリコン酸化膜などの層間
絶縁膜４１、４５が順次積層形成されている。各層間絶
縁膜４１、４５には、配線溝、コンタクト孔が形成され
その中に下層配線、コンタクト孔及び上層配線がそれぞ
れ形成されている。いずれも、シングルダマシンの場合
と同じように、層間絶縁膜に配線溝もしくはコンタクト
孔を形成してから、これらの内部及び層間絶縁膜表面に
バリアメタル層を形成し、その上に銅もしくは銅を主成
分とする合金膜を堆積させ、これをＣＭＰ方法などによ
り研磨して表面を平坦化し、配線溝もしくはコンタクト
孔にバリアメタル層に包まれた銅膜を埋め込む。その
後、本発明の方法に従って、銅膜の表面を酸化し、形成
された銅酸化膜をエッチング除去して荒れのない（白濁
していない）表面を形成し、この表面にバリアメタル層
を形成する。すなわち、本発明は、半導体装置の多層配
線構造において、バリアメタル層４４、４８の形成に適
用される。
【００１８】層間絶縁膜４１に埋め込まれる下層配線
は、配線溝の側壁に形成されたバリアメタル層４２と、
配線溝に埋め込まれ、バリアメタル層４２に包まれた銅
膜４３と、銅膜４３の表面を被覆するバリアメタル層４
４から構成されている。下層配線にコンタクト配線を介
して電気的に接続され、層間絶縁膜４５に埋め込まれる
上層配線は、配線溝とこの溝と連続的に形成されたコン
タクト孔の側壁に形成されたバリアメタル層４６と、配
線溝及びコンタクト孔に埋め込まれ、バリアメタル層４
６に包まれた銅膜４７と、銅膜４７の表面を被覆するバ
リアメタル層４８から構成されている。本発明を適用す
るとシングルダマシンと同じような効果が得られる。以
上、半導体装置の多層配線構造の形成に適用した本発明
の実施例を以下に説明する。
【００１９】まず、図６乃至図８を参照して第１の実施
例を説明する。本発明の特徴は、表面を荒らすことな
く、銅膜をエッチングする方法を発見したことにある。
つまり、銅膜表面にアンモニア錯体を含む酸化膜を形成
し、それをエッチング除去する方法である。具体的に
は、アンモニア水と過酸化水素水の混合液をｐＨ＝８〜
１０もしくは９〜１０の間に調整することにより銅をエ
ッチングすることなく表面に比較的厚い酸化膜を形成
し、この酸化膜を希塩酸などの酸化力のない酸や希アン
モニア水などのアルカリでエッチング除去する方法であ
る。前述の通り、通常のアンモニア水と過酸化水素水と
の混合液（ＳＣ１）は、銅をエッチングし、その時のｐ
Ｈは、１０．５〜１１程度である。発明者の実験によ
り、ｐＨが１０以下の時は表面に酸化膜が形成され、１
０を超えると銅がエッチングされるという特性があるこ
とがわかった。
【００２０】そこで、ｐＨを調整したＳＣ１に１分間浸
すことにより表面に酸化膜を形成し、希塩酸で酸化膜を
選択的にエッチングした際の銅のエッチング量を図６に
示す。図６は、縦軸がエッチング量（ｎｍ）を表わし、
横軸がｐＨを表わす。図６に示したように、約１８％の
過酸化水素水に浸した場合も銅表面に酸化膜が形成され
るが、その時のエッチング量は約４ｎｍであった。とこ
ろが、アンモニア水を加えてｐＨ＝７に中和された時
は、ほとんど酸化されなかった。さらにアンモニア水を
加え、ｐＨが８を越えるあたりからエッチング量が増加
し、ｐＨ＝１０程度では１１〜１２ｎｍになった。さら
に、ｐＨが１０を越えると、深青色のアンモニア錯イオ
ンを作って溶解した。なお、図７（ａ）は、処理前の銅
表面、（ｂ）ｐＨが９．５のアンモニア水と過酸化水素
水の混合液で１分間酸化した後に塩酸で酸化膜をエッチ
ングした後の銅表面、図８（ａ）は、ｐＨが１０．２の
アンモニア水と過酸化水素水の混合液でエッチングされ
た銅の表面及び参考に図８（ｂ）は、塩酸と過酸化水素
水との混合液（８０℃）で銅をエッチングした時の表面
のそれぞれのＳＥＭ像を示す。この図から、ｐＨを調整
したアンモニア水と過酸化水素水との混合液を用いるこ
とにより銅表面を荒らすことなくエッチングされること
がわかる。
【００２１】リソグラフィーの際の位置合わせを確実に
行うためには３０〜５０ｎｍのエッチングが望ましく、
エッチング時間もなるべく短いことが望ましい。比較的
厚く酸化することが可能だと思われている過酸化水素水
のみの処理を行ったとしても５０ｎｍエッチングするに
は１２〜１３分は処理の時間が必要となる。したがっ
て、ｐＨ＝８〜１０、望ましくは９〜１０の液で処理す
ると良い。とくにｐＨ＝１０近くの液を用いることによ
り約４分の処理で５０ｎｍのエッチングが可能となる。
しかし、ただ単にｐＨを調整すれば良いわけではない。
すなわち、図６に示したように、例えば、過酸化水素水
とＫＯＨの混合や過酸化水素水とコリンの混合によりｐ
Ｈを９〜１０．５に調整した液に銅を浸してもほとんど
酸化されない。つまり、アンモニアを用いることが重要
である。
【００２２】次に、第２の実施例を説明する。第１の実
施例でも述べたように、銅のエッチング量としては、３
０ｎｍ〜５０ｎｍが望ましい。ところが、ｐＨを１０に
調整したＳＣ１に銅を浸しても１分で１２ｎｍしかエッ
チングできない。そこで、この実施例では、さらにエッ
チング量を増やしながら、表面が荒れることのない方法
を説明する。これは、一旦過酸化水素水のみからなる溶
液あるいはｐＨ＝８〜１０のＳＣ１に浸して表面に酸化
膜を銅膜に形成し、引き続いてこの銅膜をｐＨ＝１０〜
１１のＳＣ１に浸す方法である。ｐＨ＝１０〜１１とい
うのは、通常ならばエッチングされる条件であるにもか
かわらず、あらかじめ表面に酸化膜を形成しておくこと
によって、さらに厚い酸化膜が形成される。例えば、過
酸化水素水（３５％）：アンモニア水（３５％）：純水
＝１０：３：１００の混合比で混合するとｐＨ＝１０と
なり、この液に銅膜を３０秒間浸した後、続いて組成比
を１：１：１０（ｐＨ＝１０．５）に変えた溶液に１分
３０秒間浸して厚い酸化膜を銅膜上に形成し、ついで希
塩酸によりアンモニア錯体を含む酸化膜のみをエッチン
グすると、銅のエッチング量は５０ｎｍとなる。これ
は、第１の実施例の液に処理時間の合計である２分間浸
した場合の約２倍のエッチング量となるため処理の短時
間化を十分図ることができる。
【００２３】次に、図９及び図１０を参照して第３の実
施例を説明する。この実施例では、例えば、図１の埋め
込み銅配線や図３乃至図５に示されている下層配線を対
象として実際の銅配線のエッチングを行う。ｐＨ＝１０
に調整したＳＣ１（過酸化水素水：アンモニア水：純水
＝１０：３：１００）に１分間浸した後、２０％塩酸を
５０倍希釈した希塩酸で表面の酸化膜を除去することを
３回繰り返して銅を約３５〜４０ｎｍエッチングした
０．２５μｍのライン＆スペース配線の断面図を図９に
示す。図９には、半導体基板５０の上に形成された層間
絶縁膜５１が形成されており、この層間絶縁膜５１には
バリアメタル層５２が側壁に堆積された配線溝５４が形
成されている。銅膜５３は、この配線溝５４の中に埋め
込まれている。この様な構造の銅配線に対して、上記の
ように酸化膜の形成及びエッチング処理を行って荒れの
ない表面を形成する。この後、荒れのない表面上に第２
のバリアメタルとしてＴａＮやＷＮをスパッタリング法
やＣＶＤ法などにより堆積させ、ＣＭＰ処理を行うこと
によりバリアメタル層５５が形成される。
【００２４】図９に示すように、銅膜５３をエッチング
して形成された荒れのない表面は、配線溝５４の側壁に
近いほどエッチング量が多く、いわゆる配線の肩が落ち
た断面形状になっている。したがって、その上に形成さ
れているバリアメタル層５５は、配線溝５４の側壁に近
いほど膜が厚くなっている。このような形状は、本発明
を実施する場合にはメリットになることが多い。すなわ
ち、図１０は、このメリットを説明する模式断面図であ
る。図１０（ａ）は、図９に示す配線の肩が落ちた状態
の銅配線を示し、図１０（ｂ）は、銅配線を被覆するバ
リアメタル層がほぼ一様に銅配線表面が端部までほぼ平
坦に形成された状態の銅配線を示している。上層配線を
下層配線に接続するコンタクト配線を形成するために下
層配線上に堆積された層間絶縁膜にコンタクト孔（ビ
ア）を形成する必要がある。図に示すように、コンタク
ト配線を形成するためにコンタクト孔を銅配線上面に形
成されたバリアメタル層上に形成すると、コンタクト孔
を形成するエッチング領域が合わせズレによって層間絶
縁膜に一部入り込むことがある。このような状態で下層
配線のバリアメタル層を被覆する層間絶縁膜をエッチン
グすると、層間絶縁膜（シリコン酸化膜）のエッチング
レートは銅膜のエッチングレートより大きいので層間絶
縁膜のエッチングが進んで、この部分が大きくエッチン
グされて、図１０（ａ）、図１０（ｂ）に破線で示した
ように開口する。
【００２５】図１０（ａ）は、深い部分の径がａであ
り、深さがｂである。図１０（ｂ）は、深い部分の径が
ａ′であり、深さがｂ′である。エッチングレートは材
料によって決まるので、ｂ′＝ｂである。図１０（ａ）
の配線の肩が落ちている場合は、深い部分の径が図１０
（ｂ）の表面が平坦な場合の径より大きくなっている
（ａ＞ａ′）。つまり、図１０（ｂ）の深い部分は、ポ
ケットのようになっており、したがって、この部分のア
スペクト比（ｂ′／ａ′）は、図１０（ａ）の深い部分
のアスペクト比（ｂ／ａ）より著しく高い。したがっ
て、図１０（ｂ）のコンタクト孔にバリアメタル層を堆
積させること、コンタクト孔に銅を埋め込む方法として
メッキ法を用いる場合にそのシード銅膜を形成すること
などが困難であるのに対し、図１０（ａ）のコンタクト
孔にバリアメタル層を堆積させ、シード銅膜を堆積させ
ることは容易になし得る。もちろん、これは、銅に限っ
たことではなく、半導体装置のあらゆる配線やコンタク
トの金属膜にもあてはまるし、金属膜上にバリアメタル
が埋め込まれているのではなく、全面にバリア層が形成
されている場合もしくは直接層間絶縁膜が堆積されてい
る場合にも適用できる。
【００２６】次に、第４の実施例を説明する。ｐＨ＝１
０に調整したＳＣ１（過酸化水素水：アンモニア水：純
粋＝１０：３：１００）に３０秒間浸した後、ｐＨ＝１
０．５（混合比１：１：１０）のＳＣ１に１分３０秒浸
して表面を酸化した銅配線を、３５％アンモニア水を純
水で３／１０に希釈した希アンモニア水で表面の酸化膜
を除去することにより、約５０ｎｍのエッチングが可能
になる。この後、第３の実施例と同様に、上層に第２の
バリアメタル層としてＴａＮやＷＮをスパッタリング法
により堆積させ、ＣＭＰ法により研磨する図３に示すよ
うな配線構造を形成することができる。
【００２７】次に、図１１を参照して第５の実施例を説
明する。この実施例では、本発明を適用した銅配線の形
成工程を説明する。図１１は、銅配線の形成工程を説明
するプロセス図である。図に示すように、銅配線の形成
プロセスは、まず、層間絶縁膜に配線溝を形成する。
次に、配線溝の底面及び側面にＴａＮ、ＷＮ、ＴｉＮ
などの導電性窒化物からなるバリアメタル層をスパッタ
リング、ＣＶＤなどにより堆積させる。次に、Ｃｕを
スパッタリング、メッキ、ＣＶＤなどにより配線溝に埋
め込むように堆積させる。次に、ＣｕのみもしくはＣ
ｕ及びバリアメタル層をＣＭＰ法により研磨して層間絶
縁膜に埋め込みＣｕ配線を形成する。次に、ＣＭＰ後
のウエハ洗浄を行う。その後必要に応じて、ベベル・
裏面Ｃｕエッチング及び洗浄を行う。そして、最後に、
本発明のＣｕのリセス処理を行うというものである。
本発明の薬液は、Ｃｕ表面を酸化膜を形成することによ
り保護しながら研磨することが可能なため、Ｃｕ−ＣＭ
Ｐのスラリーとしても用いることができる。また、通常
のＣＭＰ後には同一の製造装置もしくは別の装置におい
てロールスポンジやペンシルスポンジといった物理的な
洗浄を行っているが、この際に用いる薬液がアルカリ性
の際にはパーティクルの洗浄効果が高いことはよく知ら
れている。本発明の薬液もｐＨがアルカリ側であるた
め、ＣＭＰ後の砥粒（アルミナやシリカなど）残りを除
去するための洗浄を行う際に用いても効果がある。
【００２８】また、スパッタリングやＣＶＤ法を用いる
とウェハのベベル部や裏面にもＣｕが堆積される。スパ
ッタリング法やＣＶＤ法により堆積されたＣｕをシード
としてメッキ法により堆積させる場合、ベベル部に堆積
されたＣｕは、電極として用いられるが、メッキ後には
ベベル部のＣｕは不要となる。ウェハのベベルや裏面
は、半導体装置を製造する際に様々な装置が搬送やチャ
ックするために接触する部分である。そのような部分に
Ｃｕ汚染がある場合には、製造装置を介して他のウェハ
をも汚染してしまう可能性がある。従って、Ｃｕ−ＣＭ
Ｐ後にウェハベベルや裏面についたＣｕをエッチング・
洗浄する必要がある。これは、ＣＭＰ前に行ってもよい
が、ＣＭＰの際に再びベベルや裏面がＣｕで汚染されて
しまうため、ＣＭＰ後の方が望ましい。裏面とベベル部
を同時にエッチング洗浄するために、回転式の枚葉装置
においてウェハを回転させながら、裏面側から塩酸と過
酸化水素水の混合液、硝酸、熱濃硫酸、リン酸といった
酸化力のある酸などのＣｕを溶解することができる薬液
を吐出して処理を行うと良い。しかしながら、このよう
な方法でエッチングを行うと、処理後に表面のデバイス
部分のＣｕがウェハエッジ付近のみ酸化されてしまうと
いう問題がある。これは、薬液中から気化したり、エッ
チング中に発生するＨＣｌ、ＮＯｘ、ＳＯｘといったガ
スがＣｕ表面に残留することによって酸化を促進してい
るためだと思われる。
【００２９】このような酸化膜を除去するために塩酸や
希硫酸といった酸化力の弱い酸で処理を行うが、これに
より酸化されたウェハエッジ付近のみＣｕ膜厚が薄くな
ってしまうという問題がある。これを回避するためにウ
ェハを回転させながら、表面側から純水を流しつつベベ
ル部のみに薬液を吐出するノズルを設けてベベル部を処
理し、同時に裏面からも薬液を吐出することにより裏面
を処理するという方法が採られる場合もある。しかし、
これはハード面からは専用のノズルを設けなければいけ
ないために製造装置の構造が複雑になり装置の価格も高
価になるという問題があり、且つプロセス面からも表面
から純水を流さなければいけないために薬液を回収・循
環してエッチング液として再使用することができず、薬
液使用量が増加するという問題がある。ところが、本発
明の方法によりＣＭＰ後のＣｕ表面にあらかじめ厚めの
酸化膜を形成しておくと、裏面からの薬液処理のみでも
上述したような問題が起こらない。従って、Ｃｕ配線を
形成する場合において、図１１のＣｕ−ＣＭＰ工程
（）からＣｕリセス工程（）の全工程において同じ
薬液を用いることができ、全行程を同一装置内で処理す
ることが可能になる。
【００３０】同じ薬液を用いることができるということ
は、半導体装置を製造する際に構造が簡略化できるとい
うメリットがあることであり、同一製造装置内で処理を
連続的に行うことができるというのは、各工程毎に一々
乾燥させる必要がないためスループット向上というメリ
ットがあることである。例えば、図１４は、上記同一チ
ャンバー内で行われる半導体製造装置の概略断面図であ
り、図１１に示すプロセスを用いて銅配線の形成工程を
説明する。まず、層間絶縁膜に配線溝を形成する。次
に、配線溝の底面及び側面にバリアメタル層を堆積さ
せる。次に、Ｃｕをメッキにより配線溝に埋め込むよ
うに堆積させる。この工程はＣｕメッキ槽６１で行う。
次に、ＣｕのみもしくはＣｕ及びバリアメタル層をＣ
ＭＰ装置６２内でＣＭＰ法により研磨して層間絶縁膜に
埋め込みＣｕ配線を形成する。この工程は、ＣＭＰ装置
６２で行う。次に、ＣＭＰ後のウエハ洗浄をＣＭＰ後
洗浄装置６３内で行う。その後ベベル・裏面Ｃｕエッ
チング及び洗浄を行う。この工程はエッチング槽６４で
行う。そして、Ｃｕのリセス処理をエッチング槽６４
で行う。これらのＣｕメッキ槽６１、ＣＭＰ装置６２、
ＣＭＰ後洗浄装置６３、エッチング槽６４及び処理槽６
５は、１つのチャンバー６０に配置されてこの銅配線の
形成工程を実施することができる。
【００３１】このチャンバー６０では、各内部装置の
内、Ｃｕメッキ槽６１及びエッチング槽６４からの排液
を処理槽６５に集めて、銅濃度をモニターし、オゾンな
どの酸化剤を除き、硫酸濃度の調整を行い、これをメッ
キ槽６１に戻す。このように、本発明に係る半導体製造
装置では資源のリサイクルが可能になる。
【００３２】図１５の半導体製造装置の概略断面図に示
すように、図１４の半導体製造装置は、メッキ槽６１、
エッチング槽６４及び処理槽６５を備えている。処理槽
６５は、濃度調整部とメッキ液を調整するメッキ液部と
からなり、エッチング槽６４からの排液を純水や塩・錯
体を形成する成分などを濃度調整部に供給しつつ調整
し、調整した液をメッキ液部に供給してメッキ液を形成
する。そして、これをメッキ槽（メッキチャンバー）６
１に供給する。エッチングチャンバー６４からの排液が
メッキチャンバー６１からの使用済みメッキ液に対して
少量の場合は、エッチングチャンバー６４からの排液の
みを調整して、使用済みメッキ液は直接メッキ液部に回
収しても良い。メッキ処理を同一装置内に組み込む際に
は、用いるメッキ液が硫酸銅水溶液ならば硫酸、シアン
化銅水溶液ならばシアン化水素酸といったように、銅や
酸化銅をエッチングした後の溶液がメッキ液と同じ成分
になるようにすると良い。これは、エッチングの薬液と
使用済みのメッキ液の中に含まれる成分がほぼ同じであ
るために、同時に排液処理を行うことができるというメ
リットがあるからである。また、エッチング後の薬液を
用いて再びメッキを行うことで、非常に銅の利用効率の
高いプロセスを作り上げることができる。
【００３３】ただし、希硫酸やシアン化水素酸のように
酸化力の弱い酸のみでは、金属銅をエッチングするのは
困難である。そこで酸化力を付与するための酸化剤とし
て、反応後もしくは分解後に水や酸素となる過酸化水素
やオゾンを用いるのがよい。例えば、メッキ液に１０％
の硫酸銅水溶液を用いる場合には、１０％の硫酸（＋過
酸化水素もしくはオゾン）で銅もしくは銅酸化物をエッ
チングし、エッチング液中の銅濃度をイオン濃度や重
量、吸光度などでインラインでモニターして１０％を越
える程度になるまで回収・循環して使用する。もちろ
ん、メッキ液と異なる濃度の硫酸を使用しても良いし、
循環しなくても良い。なお、銅濃度のみを濃くすること
は難しいため、銅濃度が硫酸の濃度以上になるようにす
ることが望ましい。最終的には、エッチング液中の過酸
化水素やオゾンを活性炭フィルターやＵＶランプ照射等
により完全に分解し、銅濃度や硫酸濃度をモニターしな
がら、硫酸や純水の添加を行ったり、加熱処理や逆浸透
膜のような半透膜を用いた処理などで濃縮したりするこ
とにより目的の１０％の硫酸銅水溶液を作成する。その
後メッキに必要な添加剤等を添加してメッキに使用す
る。この時、使用済みメッキ液も同時に濃度調整などの
処理を行っても良いし、濃度を調整した液をメッキ液に
少量ずつ添加しても良い。もちろん、濃度モニターや酸
化剤除去機構、薬液濃縮機構は上述したものに限らず、
何を用いても良い。このエッチング後の溶液をメッキ液
として再利用するプロセス及び装置は銅に限らず、メッ
キを行うことができるＡｕ、Ａｇ、Ｔｉなどの金属をは
じめあらゆる物質に用いることができる。
【００３４】次に、図１２を参照して第６の実施例を説
明する。図１２は、Ｃｕリセス時のアンモニア処理にお
けるウェハの配線抵抗のウェハ回転数依存性を説明する
特性図である。この実施例では、Ｃｕリセス工程におい
て、回転式の枚葉装置を用い、（１）・ＮＨ4 ＯＨ：Ｈ
2 Ｏ2 ：ＤＩＷ（３０：１００：１０００）、６０秒、
１０００ｒｐｍ、（２）・ＮＨ4 ＯＨ：Ｈ2 Ｏ2：ＤＩ
Ｗ（１００：１００：１００）、６０秒、１０００ｒｐ
ｍ、（３）・ＨＣｌ（３０：１０００）、５秒、１００
０ｒｐｍの処理を行うと約５０ｎｍのＣｕリセスができ
る。しかし、塩酸処理で終了したＣｕ表面は酸化が速
い。Ｃｕ表面が酸化されてしまうと、配線として使用で
きる実効的なＣｕが減少し、配線断面積も低下するため
配線抵抗が上昇するという問題がある。また、Ｃｕ表面
と上部バリアメタルとの間にＣｕの酸化膜が形成されて
しまうと、デバイス的に上部のビアとのコンタクト抵抗
が上昇したり、容量を有するために遅延の原因になった
りする可能性がある。また、プロセス的にも上部バリア
メタルを形成する際に、リセス処理後の時間を管理して
迅速に上部バリアメタルを堆積しなければいけないと
か、ＣＭＰの際にハガレが発生する可能性があるといっ
た問題がある。
【００３５】ところが、塩酸処理の後にアンモニア水に
よる処理を行うと、酸化が抑制されることがわかった。
しかしながら、アンモニア水は、Ｃｕをエッチングして
しまうため、過度の処理は表面を荒らす原因となる。ア
ンモニア水によるＣｕエッチングに回転式の枚葉装置を
用いると、回転数に依存したエッチング特性を示すこと
がわかった。次のグラフは、８インチのシリコンウェハ
上に幅０．３５μｍのＣｕ配線（配線抵抗約３４２ｍ
Ω）をウェハ面内１９チップに形成した後、Ｃｕを３．
５％アンモニア水で１０分間のエッチングを行った後の
配線抵抗（Ω）をウェハ回転数をパラメータとしてプロ
ットしたものである。配線のＣｕがエッチングされて断
面積が小さくなれば抵抗は上昇する。３×１０4 ｍΩと
いうのはＣｕが完全にエッチングされてしまったことを
示している。その時、ウェハ面内でエッチングの均一性
が悪いと抵抗上昇分のバラツキが大きくなり、均一性が
良いと小さい。１０００ｒｐｍ以上になるとバラツキが
小さくなっていき、１４７５ｒｐｍ付近で最小値を取
り、１６００ｒｐｍでおよそ１０００ｒｐｍと同等のバ
ラツキになることがわかる。
【００３６】また、２０００ｒｐｍでのエッチングも行
ったが、この場合には４００ｎｍのＣｕが完全にエッチ
ングされてしまった。表面のみに処理を施したいため、
このようにエッチングレートが速い条件では処理するこ
とは望ましくない。１６００ｒｐｍより回転数をあげて
いくと、エッチングレートも上昇していくことが予想さ
れるため、処理の条件としては１６００ｒｐｍ以下にす
るのが良い。従って、酸化抑制のためのアンモニア処理
は１０００ｒｐｍ以上１６００ｒｐｍ以下の範囲で行う
ことが望ましい。そこで、上記リセスプロセス後に実際
にアンモニア処理を行ったところ、クリーンルーム雰囲
気に処理後２４時間保管した後のＣｕ表面は塩酸仕上げ
のものは茶褐色に酸化されてしまっていたのに対し、ア
ンモニア仕上げのものは処理前と同レベルの金属光沢を
有していた。処理条件は、（１）・ＮＨ4 ＯＨ：Ｈ2 Ｏ
2：ＤＩＷ（３０：１００：１０００）、６０秒、１０
００ｒｐｍ、（２）・ＮＨ 4 ＯＨ：Ｈ2 Ｏ2 ：ＤＩＷ
（１００：１００：１００）、６０秒、１０００ｒｐ
ｍ、（３）・ＨＣｌ（３０：１０００）、５秒、１００
０ｒｐｍ（４）・ＮＨ4ＯＨ：ＤＩＷ（３０：１００
０）、５秒、１４７５ｒｐｍとした。
【００３７】
【発明の効果】本発明は、以上の構成により、これまで
困難であった表面を荒らさない銅のエッチングが可能に
なり、安全で安価な薬液による酸化及びエッチングが短
時間で行え、その結果、配線構造の表面に被覆されるバ
リアメタル層が安定して形成されるようになる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造工程を説明する半導
体基板の断面図。
【図２】本発明の半導体装置の製造工程を説明する半導
体基板の断面図。
【図３】本発明の半導体装置の製造工程を説明する半導
体基板の断面図。
【図４】本発明の多層配線が形成された半導体基板の断
面図。
【図５】本発明の多層配線が形成された半導体基板の断
面図。
【図６】ｐＨを調整したＳＣ１に１分間浸すことにより
表面に酸化膜を形成し希塩酸で酸化膜を選択的にエッチ
ングする際の銅エッチング量を示す特性図。
【図７】エッチング前の銅表面と、本発明のエッチング
方法で銅をエッチングした時の表面のそれぞれのＳＥＭ
像を示す図。
【図８】塩酸と過酸化水素水との混合液及びアンモニア
水と過酸化水素水との混合液（ｐＨ＝１０．２）で銅を
エッチングした時の表面のそれぞれのＳＥＭ像を示す
図。
【図９】本発明の層間絶縁膜に形成された配線溝の銅配
線の表面形状を説明する半導体基板の断面図。
【図１０】本発明の効果を説明する半導体基板の模式断
面図。
【図１１】本発明の効果を説明する半導体基板の模式断
面図。
【図１２】Ｃｕリセス時のアンモニア処理におけるウェ
ハの配線抵抗のウェハ回転数依存性を説明する特性図。
【図１３】従来の埋め込み配線構造を示す半導体基板の
断面図。
【図１４】本発明の半導体装置の製造方法を実施する半
導体製造装置の概略断面図。
【図１５】本発明の半導体装置の製造方法を実施する半
導体製造装置のリサイクルを説明する概略断面図。
【符号の説明】
１、１１、１２、２１、２５、２９、４１、４５、５
１、１０１・・・層間絶縁膜、２、４、６、１３、１
５、２２、２４、２６、２８、３０、３２、４２、４
６、５２、５５、１０２・・・バリアメタル層、３、
７、１４、２３、２７、３１、４３、４７、５３、１０
３・・・銅膜、５・・・銅膜表面に形成された銅酸化
膜、 ８・・・ストッパー膜、９・・・ピラー配線
（コンタクト配線）、１０、２０、４０、５０、１００
・・・半導体基板、６０・・・チャンバー、 ６１・
・・Ｃｕメッキ槽、６２・・・ＣＭＰ装置、 ６３・
・・ＣＭＰ後洗浄装置、６４・・・エッチング槽、
６５・・・処理槽。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１２年１月２７日（２０００．１．２
７）
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１５
【補正方法】変更
【補正内容】
【図１５】 ─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１２年１月３１日（２０００．１．３
１）
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１５
【補正方法】変更
【補正内容】
【図１５】

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 ｐＨ＝８〜１０もしくはｐＨ＝９〜１０
    に調整したアンモニア水と過酸化水素水の混合液を銅膜
    表面に接触させて銅のアンモニア錯体を含む銅の酸化膜
    を形成する工程を備えたことを特徴とする銅酸化膜の形
    成方法。
  2. 【請求項２】 ｐＨ＝８〜１０もしくはｐＨ＝９〜１０
    に調整したアンモニア水と過酸化水素水の混合液を銅膜
    表面に接触させて銅のアンモニア錯体を含む銅の酸化膜
    を形成する工程と、前記表面に酸化膜を形成した銅膜を
    ｐＨ＝１０〜１１に調整したアンモニア水と過酸化水素
    水の混合液に曝す工程とを備えたことを特徴とする銅酸
    化膜の形成方法。
  3. 【請求項３】 過酸化水素水により銅膜表面に酸化膜を
    形成する工程と、前記酸化膜を形成した銅膜をｐＨ＝１
    ０〜１１に調整したアンモニア水と過酸化水素水の混合
    液に曝して銅のアンモニア錯体を含む銅の酸化膜を形成
    する工程を備えたことを特徴とする銅酸化膜の形成方
    法。
  4. 【請求項４】 請求項１乃至請求項３のいずれかに記載
    された銅酸化膜の形成方法により前記銅膜表面に銅のア
    ンモニア錯体を含む銅の酸化膜を形成する工程と、前記
    銅の酸化膜を選択的に前記銅膜から除去する工程を備え
    たことを特徴とする銅膜のエッチング方法。
  5. 【請求項５】 前記銅酸化膜を除去する工程が酸もしく
    はアルカリによることを特徴とする請求項４に記載の銅
    膜のエッチング方法。
  6. 【請求項６】 半導体基板上の絶縁膜に形成された配線
    溝又はコンタクト孔に配線もしくはコンタクト配線とな
    る銅膜を埋め込む工程と、 請求項１乃至請求項３のいずれかに記載された銅酸化膜
    の形成方法により、前記銅膜表面に銅のアンモニア錯体
    を含む銅の酸化膜を形成する工程と、 前記銅の酸化膜を前記銅膜から選択的に除去する工程を
    備えたことを特徴とする半導体装置の製造方法。
  7. 【請求項７】 前記銅の酸化膜が除去された前記銅膜表
    面は、前記配線溝もしくはコンタクト孔の側壁に近い領
    域ほど深くエッチングされていることを特徴とする請求
    項６に記載の半導体装置の製造方法。
  8. 【請求項８】 前記配線溝又はコンタクト孔もしくは配
    線溝及びコンタクト孔と前記埋め込まれた銅膜との間に
    はバリアメタル層が介在していることを特徴とする請求
    項６又は請求項７に記載の半導体装置の製造方法。
  9. 【請求項９】 前記銅の酸化膜を前記銅膜から除去した
    後、前記銅膜上にバリアメタル層を形成する工程をさら
    に備えたことを特徴とする請求項６乃至請求項８のいず
    れかに記載の半導体装置の製造方法。
  10. 【請求項１０】 前記配線溝又はコンタクト孔もしくは
    配線溝及びコンタクト孔と前記埋め込まれた銅膜との間
    に介在している前記バリアメタル層と前記銅膜上に形成
    されている前記バリアメタル層とは異なる材料から構成
    されていることを特徴とする請求項９に記載の半導体装
    置の製造方法。
  11. 【請求項１１】 前記銅の酸化膜を除去した銅膜表面を
    アンモニア水にさらす工程をさらに備えたことを特徴と
    する請求項６乃至請求項１０のいずれかに記載の半導体
    装置の製造方法。
  12. 【請求項１２】 前記半導体基板を１０００ｒｐｍ以
    上、１６００ｒｐｍ以下の条件で回転させた状態で前記
    銅膜表面をアンモニア水にさらすことを特徴とする請求
    項１１に記載の半導体装置の製造方法。
  13. 【請求項１３】 半導体基板上の絶縁膜に形成された配
    線溝又はコンタクト孔に配線金属を堆積して前記配線溝
    又はコンタクト孔に充填する工程と、 前記配線金属を研磨して前記絶縁膜を露出する工程と、 前記半導体基板を洗浄する工程と、 前記配線溝又はコンタクト孔に埋め込まれた前記配線金
    属表面をリセスエッチングする工程を具備し、 前記研磨工程、前記洗浄工程及び前記リセスエッチング
    工程の少なくとも２工程で用いる薬液の主たる成分が同
    一であることを特徴とする半導体装置の製造方法。
  14. 【請求項１４】 半導体基板上に金属乃至金属化合物を
    堆積させる工程と、 前記金属乃至金属化合物の不要部分をエッチング除去す
    る工程とを具備し、 前記金属乃至金属化合物を堆積させる工程は、メッキ工
    程を含み、前記メッキ工程で用いるメッキ液は、メッキ
    対象成分と塩もしくは錯体を形成する成分が前記エッチ
    ング除去工程で用いる薬液の主たる成分と同一であるこ
    とを特徴とする半導体装置の製造方法。
  15. 【請求項１５】 前記薬液の主たる酸化剤が過酸化水素
    又はオゾンであることを特徴とする請求項１４に記載の
    半導体装置の製造方法。
  16. 【請求項１６】 前記薬液の主たる酸成分が硫酸又はシ
    アン化水素酸であることを特徴とする請求項１４又は請
    求項１５に記載の半導体装置の製造方法。
  17. 【請求項１７】 不要部分をエッチング除去する工程後
    の前記薬液中に含まれる酸化剤を除去する工程と、前記
    薬液中の金属イオン濃度を前記メッキ液中の金属イオン
    濃度とほぼ同一にする工程と、前記酸化剤を除去した薬
    液をメッキ液として用いる工程とをさらに具備したこと
    を特徴とする請求項１４乃至請求項１６のいずれかに記
    載の半導体装置の製造方法。
  18. 【請求項１８】 請求項１４乃至請求項１７のいずれか
    に記載の半導体装置の製造方法に用いる半導体製造装置
    において、前記薬液中に含まれる酸化剤を除去する手段
    と、前記薬液中の金属イオン濃度を前記メッキ液中の金
    属イオン濃度とほぼ同一にする手段と、前記酸化剤を除
    去した薬液をメッキ液として用いる手段とを具備したこ
    とを特徴とする半導体製造装置。
  19. 【請求項１９】 半導体基板と、 前記半導体基板上の絶縁膜に形成された配線溝もしくは
    コンタクト孔に埋め込まれた金属膜と、 前記配線溝もしくはコンタクト孔に前記金属膜表面を被
    覆するように形成されたバリアメタル層とを備え、 前記金属膜表面は、前記配線溝もしくはコンタクト孔の
    中央部で最も高く前記配線溝もしくはコンタクト孔周辺
    にかけて低くなっていることを特徴とする半導体装置。
  20. 【請求項２０】 前記金属膜は、前記配線溝もしくはコ
    ンタクト孔にバリアメタルを介して埋め込まれているこ
    とを特徴とする請求項１９に記載の半導体装置。
  21. 【請求項２１】 前記金属膜表面を被覆するように形成
    されたバリアメタルが前記配線溝もしくはコンタクト孔
    に埋め込まれた構造になっていることを特徴とする請求
    項１９又は請求項２０に記載の半導体装置。
JP2000015653A 2000-01-25 2000-01-25 半導体装置の製造方法 Expired - Fee Related JP3907151B2 (ja)

Priority Applications (9)

Application Number Priority Date Filing Date Title
JP2000015653A JP3907151B2 (ja) 2000-01-25 2000-01-25 半導体装置の製造方法
US09/494,025 US6261953B1 (en) 2000-01-25 2000-01-31 Method of forming a copper oxide film to etch a copper surface evenly
TW089124469A TW543123B (en) 2000-01-25 2000-11-18 Method of forming copper oxide film, method of etching copper film, and method of fabricating semiconductor device
KR10-2001-0003831A KR100426554B1 (ko) 2000-01-25 2001-01-26 동산화막의 형성 방법, 반도체 장치의 제조 방법, 반도체 제조 장치 및 반도체 장치
US09/865,569 US6475909B2 (en) 2000-01-25 2001-05-29 Method of fabricating metal wiring on a semiconductor substrate using ammonia-containing plating and etching solutions
US10/233,582 US6818556B2 (en) 2000-01-25 2002-09-04 Method of plating a metal or metal compound on a semiconductor substrate that includes using the same main component in both plating and etching solutions
TW092102879A TW589687B (en) 2000-01-25 2003-02-12 Manufacturing method of semiconductor device and semiconductor manufacturing device
TW092102880A TWI225277B (en) 2000-01-25 2003-02-12 Semiconductor device
US10/976,758 US7183203B2 (en) 2000-01-25 2004-11-01 Method of plating a metal or metal compound on a semiconductor substrate that includes using the same main component in both plating and etching solutions

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000015653A JP3907151B2 (ja) 2000-01-25 2000-01-25 半導体装置の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2005316063A Division JP2006080559A (ja) 2005-10-31 2005-10-31 半導体装置の製造方法、半導体製造装置及び半導体装置

Publications (2)

Publication Number Publication Date
JP2001210630A true JP2001210630A (ja) 2001-08-03
JP3907151B2 JP3907151B2 (ja) 2007-04-18

Family

ID=18542910

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000015653A Expired - Fee Related JP3907151B2 (ja) 2000-01-25 2000-01-25 半導体装置の製造方法

Country Status (4)

Country Link
US (4) US6261953B1 (ja)
JP (1) JP3907151B2 (ja)
KR (1) KR100426554B1 (ja)
TW (3) TW543123B (ja)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003068848A (ja) * 2001-08-29 2003-03-07 Fujitsu Ltd 半導体装置及びその製造方法
US6787480B2 (en) * 2001-02-21 2004-09-07 Nec Corporation Manufacturing method of semicondcutor device
JP2007019557A (ja) * 2006-10-16 2007-01-25 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2010503210A (ja) * 2006-08-30 2010-01-28 ラム リサーチ コーポレーション 境界面の工学設計のための制御雰囲気システム
US8951908B2 (en) 2011-09-21 2015-02-10 Tokyo Electron Limited Method for manufacturing semiconductor device
WO2019230357A1 (ja) * 2018-05-31 2019-12-05 株式会社カネカ パターン印刷用レジスト組成物及びそれを用いた回路パターンの製造方法
KR20200124681A (ko) 2018-03-01 2020-11-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
CN112018028A (zh) * 2019-05-28 2020-12-01 三星电子株式会社 制造半导体装置的方法
KR20230079204A (ko) 2020-10-16 2023-06-05 샌트랄 글래스 컴퍼니 리미티드 웨트 에칭 방법
US12012658B2 (en) 2019-07-05 2024-06-18 Fujifilm Corporation Composition, kit, and method for treating substrate

Families Citing this family (85)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3575373B2 (ja) * 1999-04-19 2004-10-13 株式会社村田製作所 外力検知センサの製造方法
JP2000311876A (ja) * 1999-04-27 2000-11-07 Hitachi Ltd 配線基板の製造方法および製造装置
JP2001077118A (ja) * 1999-06-30 2001-03-23 Toshiba Corp 半導体装置およびその製造方法
JP3907151B2 (ja) * 2000-01-25 2007-04-18 株式会社東芝 半導体装置の製造方法
JP4821082B2 (ja) * 2000-03-21 2011-11-24 和光純薬工業株式会社 半導体基板洗浄剤及び洗浄方法
US6426289B1 (en) * 2000-03-24 2002-07-30 Micron Technology, Inc. Method of fabricating a barrier layer associated with a conductor layer in damascene structures
JP2001319928A (ja) * 2000-05-08 2001-11-16 Hitachi Ltd 半導体集積回路装置およびその製造方法
KR100351933B1 (ko) * 2000-08-28 2002-09-12 삼성전자 주식회사 반도체소자의 콘택 구조체 형성방법
US6432810B1 (en) * 2000-12-06 2002-08-13 Vanguard International Semiconductor Corporation Method of making dual damascene structure
JP2002289559A (ja) * 2001-02-01 2002-10-04 Texas Instr Inc <Ti> 集積回路の製造方法
US6509266B1 (en) * 2001-04-02 2003-01-21 Air Products And Chemicals, Inc. Halogen addition for improved adhesion of CVD copper to barrier
US7189647B2 (en) 2001-04-05 2007-03-13 Novellus Systems, Inc. Sequential station tool for wet processing of semiconductor wafers
JP2002313757A (ja) * 2001-04-17 2002-10-25 Hitachi Ltd 半導体集積回路装置の製造方法
TW550642B (en) * 2001-06-12 2003-09-01 Toshiba Corp Semiconductor device with multi-layer interconnect and method fabricating the same
KR20040018558A (ko) * 2001-08-13 2004-03-03 가부시키 가이샤 에바라 세이사꾸쇼 반도체장치와 그 제조방법 및 도금액
US6544891B1 (en) * 2001-09-04 2003-04-08 Taiwan Semiconductor Manufacturing Company Method to eliminate post-CMP copper flake defect
JP2003160877A (ja) * 2001-11-28 2003-06-06 Hitachi Ltd 半導体装置の製造方法および製造装置
JP2003188254A (ja) * 2001-12-18 2003-07-04 Hitachi Ltd 半導体装置の製造方法および半導体装置
CN100334691C (zh) * 2002-05-17 2007-08-29 株式会社荏原制作所 衬底加工设备和衬底加工方法
KR100833451B1 (ko) * 2002-06-25 2008-05-29 매그나칩 반도체 유한회사 반도체 소자의 구리 배선 형성 방법
US7799200B1 (en) 2002-07-29 2010-09-21 Novellus Systems, Inc. Selective electrochemical accelerator removal
US6791197B1 (en) 2002-08-26 2004-09-14 Integrated Device Technology, Inc. Reducing layer separation and cracking in semiconductor devices
US6934032B1 (en) * 2002-09-30 2005-08-23 Advanced Micro Devices, Inc. Copper oxide monitoring by scatterometry/ellipsometry during nitride or BLOK removal in damascene process
US6670274B1 (en) * 2002-10-01 2003-12-30 Taiwan Semiconductor Manufacturing Company Method of forming a copper damascene structure comprising a recessed copper-oxide-free initial copper structure
DE10257681B4 (de) * 2002-12-10 2008-11-13 Infineon Technologies Ag Verfahren zum Herstellen einer integrierten Schaltungsanordnung, die eine Metallnitridschicht enthält, und integrierte Schaltungsanordnung
US20040121583A1 (en) * 2002-12-19 2004-06-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming capping barrier layer over copper feature
JP4267331B2 (ja) * 2003-01-14 2009-05-27 株式会社荏原製作所 基板の処理方法及びエッチング液
JP2004247337A (ja) * 2003-02-10 2004-09-02 Toshiba Corp 半導体装置及びその製造方法
US7060619B2 (en) * 2003-03-04 2006-06-13 Infineon Technologies Ag Reduction of the shear stress in copper via's in organic interlayer dielectric material
US7247939B2 (en) * 2003-04-01 2007-07-24 Taiwan Semiconductor Manufacturing Co., Ltd. Metal filled semiconductor features with improved structural stability
US6995089B2 (en) * 2003-05-08 2006-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method to remove copper without pattern density effect
US20040248405A1 (en) * 2003-06-02 2004-12-09 Akira Fukunaga Method of and apparatus for manufacturing semiconductor device
US6903011B2 (en) * 2003-06-05 2005-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Displacement method to grow cu overburden
US7056648B2 (en) * 2003-09-17 2006-06-06 International Business Machines Corporation Method for isotropic etching of copper
US8158532B2 (en) * 2003-10-20 2012-04-17 Novellus Systems, Inc. Topography reduction and control by selective accelerator removal
US7972970B2 (en) * 2003-10-20 2011-07-05 Novellus Systems, Inc. Fabrication of semiconductor interconnect structure
US8372757B2 (en) 2003-10-20 2013-02-12 Novellus Systems, Inc. Wet etching methods for copper removal and planarization in semiconductor processing
US8530359B2 (en) 2003-10-20 2013-09-10 Novellus Systems, Inc. Modulated metal removal using localized wet etching
FR2861499A1 (fr) * 2003-10-27 2005-04-29 St Microelectronics Sa Procede de traitement des surfaces de cuivre.
JP2005158800A (ja) * 2003-11-20 2005-06-16 Sharp Corp 半導体装置の製造方法及びその製造方法により製造された半導体装置
US7465408B1 (en) * 2003-12-03 2008-12-16 Advanced Micro Devices, Inc. Solutions for controlled, selective etching of copper
JP2005235860A (ja) 2004-02-17 2005-09-02 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2005340366A (ja) * 2004-05-25 2005-12-08 Toshiba Corp 磁気記憶装置およびその製造方法
JP2005347511A (ja) * 2004-06-03 2005-12-15 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2006060166A (ja) * 2004-08-24 2006-03-02 Matsushita Electric Ind Co Ltd 電子デバイス及びその製造方法
US7166543B2 (en) * 2004-08-30 2007-01-23 Micron Technology, Inc. Methods for forming an enriched metal oxide surface for use in a semiconductor device
US7157795B1 (en) * 2004-09-07 2007-01-02 Advanced Micro Devices, Inc. Composite tantalum nitride/tantalum copper capping layer
JP4963349B2 (ja) * 2005-01-14 2012-06-27 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7422983B2 (en) * 2005-02-24 2008-09-09 International Business Machines Corporation Ta-TaN selective removal process for integrated device fabrication
US7598181B2 (en) * 2005-07-19 2009-10-06 Micron Technology, Inc. Process for enhancing solubility and reaction rates in supercritical fluids
US7582561B2 (en) * 2005-09-01 2009-09-01 Micron Technology, Inc. Method of selectively depositing materials on a substrate using a supercritical fluid
US7605082B1 (en) 2005-10-13 2009-10-20 Novellus Systems, Inc. Capping before barrier-removal IC fabrication method
JP5076482B2 (ja) * 2006-01-20 2012-11-21 富士通セミコンダクター株式会社 半導体装置の製造方法
JP4810306B2 (ja) * 2006-05-16 2011-11-09 日本電気株式会社 銅ダマシン多層配線の形成方法
US8193087B2 (en) * 2006-05-18 2012-06-05 Taiwan Semiconductor Manufacturing Co., Ltd. Process for improving copper line cap formation
KR100799133B1 (ko) * 2006-08-21 2008-01-29 주식회사 하이닉스반도체 반도체소자의 리세스게이트 제조 방법
US20080041813A1 (en) * 2006-08-21 2008-02-21 Atmel Corporation Methods and compositions for wet etching
KR100790452B1 (ko) * 2006-12-28 2008-01-03 주식회사 하이닉스반도체 다마신 공정을 이용한 반도체 소자의 다층 금속배선형성방법
US20080286177A1 (en) * 2007-05-18 2008-11-20 Tribute Creations, Llc Reactor with differentially distributed catalytic activity
CN101903959B (zh) * 2007-12-18 2013-01-23 日立化成工业株式会社 铜导体膜及其制造方法、导电性基板及其制造方法、铜导体布线及其制造方法、以及处理液
US8153523B2 (en) * 2008-09-12 2012-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method of etching a layer of a semiconductor device using an etchant layer
WO2010049881A1 (en) * 2008-10-27 2010-05-06 Nxp B.V. Biocompatible electrodes
KR20120080595A (ko) * 2009-09-02 2012-07-17 노벨러스 시스템즈, 인코포레이티드 감소된 등방성 에칭제 물질 소비 및 폐기물 발생
CN102543835B (zh) * 2010-12-15 2015-05-13 中国科学院微电子研究所 开口的填充方法
KR101177664B1 (ko) * 2011-05-11 2012-08-27 삼성전기주식회사 인쇄회로기판의 제조방법
CN102956450B (zh) * 2011-08-16 2015-03-11 中芯国际集成电路制造(北京)有限公司 一种制作半导体器件的方法
US8431482B1 (en) 2012-01-31 2013-04-30 GlobalFoundries, Inc. Integrated circuits and methods for processing integrated circuits with embedded features
US8697565B2 (en) * 2012-03-30 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Shallow via formation by oxidation
JP2013222760A (ja) * 2012-04-13 2013-10-28 Panasonic Liquid Crystal Display Co Ltd 銅配線形成方法、表示装置の製造方法
US8975531B2 (en) * 2013-01-22 2015-03-10 International Business Machines Corporation Composite copper wire interconnect structures and methods of forming
US9865501B2 (en) 2013-03-06 2018-01-09 Lam Research Corporation Method and apparatus for remote plasma treatment for reducing metal oxides on a metal seed layer
US9070750B2 (en) 2013-03-06 2015-06-30 Novellus Systems, Inc. Methods for reducing metal oxide surfaces to modified metal surfaces using a gaseous reducing environment
JP6128941B2 (ja) * 2013-05-10 2017-05-17 ルネサスエレクトロニクス株式会社 半導体装置の製造方法及び半導体製造装置
RU2548547C1 (ru) * 2014-02-11 2015-04-20 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Чувашский государственный университет имени И.И. Ульянова" Способ очистки металлических поверхностей от медных отложений
US9469912B2 (en) 2014-04-21 2016-10-18 Lam Research Corporation Pretreatment method for photoresist wafer processing
US9472377B2 (en) 2014-10-17 2016-10-18 Lam Research Corporation Method and apparatus for characterizing metal oxide reduction
CN104797085B (zh) * 2015-04-23 2018-01-16 广州杰赛科技股份有限公司 电路板埋铜块盲槽制作方法
US9865538B2 (en) * 2016-03-09 2018-01-09 International Business Machines Corporation Metallic blocking layer for reliable interconnects and contacts
US10109524B2 (en) * 2017-01-24 2018-10-23 Globalfoundries Inc. Recessing of liner and conductor for via formation
US10443146B2 (en) 2017-03-30 2019-10-15 Lam Research Corporation Monitoring surface oxide on seed layers during electroplating
JP7034645B2 (ja) * 2017-09-22 2022-03-14 株式会社Ｓｃｒｅｅｎホールディングス 基板処理方法および基板処理装置
JP7409602B2 (ja) * 2019-05-09 2024-01-09 ナミックス株式会社 複合銅部材
US11322402B2 (en) * 2019-08-14 2022-05-03 International Business Machines Corporation Self-aligned top via scheme
US11139201B2 (en) * 2019-11-04 2021-10-05 International Business Machines Corporation Top via with hybrid metallization
CN113061881A (zh) * 2021-03-18 2021-07-02 鑫巨(深圳)半导体科技有限公司 一种电解镀铜的铜处理装置及方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3784669A (en) * 1972-10-03 1974-01-08 Us Interior Recovery of metal values from chrome etching solutions
JPS5817425B2 (ja) 1979-03-12 1983-04-07 三宝伸銅工業株式会社 銅基合金のエツチング方法
US4428773A (en) * 1982-12-30 1984-01-31 Western Electric Company, Inc. Process for treating spent fluids to recover copper and copper oxide
US4452643A (en) * 1983-01-12 1984-06-05 Halliburton Company Method of removing copper and copper oxide from a ferrous metal surface
US4993148A (en) * 1987-05-19 1991-02-19 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing a circuit board
US4984855A (en) * 1987-11-10 1991-01-15 Anritsu Corporation Ultra-black film and method of manufacturing the same
JP2518391B2 (ja) 1989-05-22 1996-07-24 日本電気株式会社 半導体装置の銅配線形成方法
US5151168A (en) * 1990-09-24 1992-09-29 Micron Technology, Inc. Process for metallizing integrated circuits with electrolytically-deposited copper
JPH04320088A (ja) * 1991-04-18 1992-11-10 Cmk Corp プリント配線板の製造方法
KR960002763B1 (ko) * 1992-12-24 1996-02-26 금성일렉트론주식회사 반도체 세정방법 및 세정용액
US5409567A (en) * 1994-04-28 1995-04-25 Motorola, Inc. Method of etching copper layers
JPH0812327A (ja) * 1994-07-04 1996-01-16 Nippon Chem Ind Co Ltd 酸化第二銅の製造法
JP3237410B2 (ja) * 1994-08-29 2001-12-10 松下電工株式会社 内層用配線板の銅回路の処理方法
US5789320A (en) * 1996-04-23 1998-08-04 International Business Machines Corporation Plating of noble metal electrodes for DRAM and FRAM
EP0859407A3 (en) 1997-02-13 1998-10-07 Texas Instruments Incorporated Method of fabrication of a copper containing structure in a semiconductor device
JP3724110B2 (ja) * 1997-04-24 2005-12-07 三菱電機株式会社 半導体装置の製造方法
WO1999018255A1 (en) * 1997-10-03 1999-04-15 Massachusetts Institute Of Technology Selective substrate metallization
JPH11204523A (ja) 1998-01-07 1999-07-30 Toshiba Corp 半導体装置の製造方法
WO1999054527A2 (en) * 1998-04-21 1999-10-28 Applied Materials, Inc. Electro-chemical deposition system and method of electroplating on substrates
US6124204A (en) * 1998-05-21 2000-09-26 United Silicon Incorporated Method of removing copper oxide within via hole
JP3629150B2 (ja) * 1998-08-11 2005-03-16 株式会社東芝 メッキ膜の形成方法及び形成装置
US6297154B1 (en) * 1998-08-28 2001-10-02 Agere System Guardian Corp. Process for semiconductor device fabrication having copper interconnects
US6132587A (en) * 1998-10-19 2000-10-17 Jorne; Jacob Uniform electroplating of wafers
JP3907151B2 (ja) * 2000-01-25 2007-04-18 株式会社東芝 半導体装置の製造方法

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6787480B2 (en) * 2001-02-21 2004-09-07 Nec Corporation Manufacturing method of semicondcutor device
US7268087B2 (en) 2001-02-21 2007-09-11 Nec Electronics Corporation Manufacturing method of semiconductor device
JP2003068848A (ja) * 2001-08-29 2003-03-07 Fujitsu Ltd 半導体装置及びその製造方法
JP2010503210A (ja) * 2006-08-30 2010-01-28 ラム リサーチ コーポレーション 境界面の工学設計のための制御雰囲気システム
JP2007019557A (ja) * 2006-10-16 2007-01-25 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US8951908B2 (en) 2011-09-21 2015-02-10 Tokyo Electron Limited Method for manufacturing semiconductor device
US11374117B2 (en) 2018-03-01 2022-06-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US11972945B2 (en) 2018-03-01 2024-04-30 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR20200124681A (ko) 2018-03-01 2020-11-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
KR20240024327A (ko) 2018-03-01 2024-02-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
JP7385562B2 (ja) 2018-05-31 2023-11-22 株式会社カネカ パターン印刷用レジスト組成物及びそれを用いた回路パターンの製造方法
JPWO2019230357A1 (ja) * 2018-05-31 2021-07-08 株式会社カネカ パターン印刷用レジスト組成物及びそれを用いた回路パターンの製造方法
WO2019230357A1 (ja) * 2018-05-31 2019-12-05 株式会社カネカ パターン印刷用レジスト組成物及びそれを用いた回路パターンの製造方法
CN112018028A (zh) * 2019-05-28 2020-12-01 三星电子株式会社 制造半导体装置的方法
US12012658B2 (en) 2019-07-05 2024-06-18 Fujifilm Corporation Composition, kit, and method for treating substrate
KR20230079204A (ko) 2020-10-16 2023-06-05 샌트랄 글래스 컴퍼니 리미티드 웨트 에칭 방법

Also Published As

Publication number Publication date
KR100426554B1 (ko) 2004-04-08
JP3907151B2 (ja) 2007-04-18
US6818556B2 (en) 2004-11-16
TWI225277B (en) 2004-12-11
US20030001271A1 (en) 2003-01-02
KR20010074557A (ko) 2001-08-04
US6261953B1 (en) 2001-07-17
TW589687B (en) 2004-06-01
US20010034125A1 (en) 2001-10-25
US7183203B2 (en) 2007-02-27
TW200300988A (en) 2003-06-16
US6475909B2 (en) 2002-11-05
US20050064700A1 (en) 2005-03-24
TW200300989A (en) 2003-06-16
TW543123B (en) 2003-07-21

Similar Documents

Publication Publication Date Title
JP3907151B2 (ja) 半導体装置の製造方法
JP5268215B2 (ja) 銅結線のシード層の処理方法および処理装置
KR100698987B1 (ko) 반도체 집적 회로 장치의 제조 방법
KR100746543B1 (ko) 반도체 집적 회로 장치의 제조 방법
US8043958B1 (en) Capping before barrier-removal IC fabrication method
KR20020025806A (ko) 반도체 집적 회로 장치의 제조방법
JP2000315666A (ja) 半導体集積回路装置の製造方法
EP1310988A1 (en) Semiconductor device and method of manufacture thereof
WO2006112202A1 (ja) 半導体装置及びその製造方法
KR20000035252A (ko) 반도체 장치 제조 방법
US7267127B2 (en) Method for manufacturing electronic device
US20090286391A1 (en) Semiconductor device fabrication method
JP4864949B2 (ja) 半導体装置の製造方法及び半導体製造装置
US7001641B2 (en) Seed layer treatment
JP2007258274A (ja) 基板処理方法、及び基板処理装置
US20060063388A1 (en) Method for using a water vapor treatment to reduce surface charge after metal etching
JP2006080559A (ja) 半導体装置の製造方法、半導体製造装置及び半導体装置
JP2001358111A (ja) ウェーハ洗浄方法及び半導体装置の製造方法
JP2008141204A (ja) 半導体集積回路装置の製造方法
KR102301933B1 (ko) 반도체 소자의 제조 방법
JP4757372B2 (ja) 埋込配線層の形成方法
JP2005311083A (ja) 半導体装置の製造方法
JP2010177365A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040831

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050829

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050901

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051031

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20061011

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061208

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070110

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070115

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110126

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120126

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130126

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees