JP5268215B2 - 銅結線のシード層の処理方法および処理装置 - Google Patents

銅結線のシード層の処理方法および処理装置 Download PDF

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Description

本発明は一般に、半導体素子の製造に関し、特に、より信頼性の高い金属結線を加工する方法および装置に関する。
半導体素子の製造プロセスは、半導体ウエハの製造に始まる。次いで、各ウエハには、多数の処理工程が施され、一群の半導体ダイが形成される。周知のように、まず、トランジスタが半導体ウエハに加工され、次いで、多重レベルの金属結線と導電バイアが形成され、トランジスタが相互に接続される。金属結線に銅が用いられる場合には、誘電体層にトレンチやバイアホールを形成するために、ダマシンおよびデュアルダマシンと呼ばれるプロセスが用いられる。以下で説明するように、通常の銅充填プロセスにはいくつかの問題がある。
ここで、図１Ａを参照する。図１Ａは、パターン誘電体層１００の断面図を示す。図示されているように、誘電体層１００は、バイアホール１０２とトレンチ１０４とを有する。バリア層１０５は通例、誘電体層１００上ならびにバイアホール１０２およびトレンチ１０４の中に生成される。通例、バリア層は、タンタル材料、窒化タンタル材料、もしくはそれらの組み合わせである。次いで、銅シード層１０６がバリア層１０５上にブランケット生成され、バイアホール１０２およびトレンチ１０４内の内壁および表面が被覆される。銅シード層には、良好な付着を促すと共に、銅結線の間の良好な電気接触を確立することが求められる。銅シード層１０６は通例、化学蒸着（ＣＶＤ）技術もしくは物理蒸着（ＰＶＤ）技術のいずれかを用いて生成される。銅シード層１０６が生成されると、ウエハは、生成チャンバから移動され、バルク銅充填プロセスが開始される前に、大気環境下に導入され、酸素にさらされる。この時間は、プロセスのパラメータとスループットの要因によって幅広く変化することがあるのだが、その間に、銅シード層１０６は、酸素への露出によって自然に酸化する傾向がある。
銅シード層の酸化は、誘電体層１００の上面の銅には影響しない。しかし、トレンチ１０４およびバイアホール１０２内に蒸着された銅の量は、実質的に薄く、それゆえ、銅の酸化の影響を最も受ける。例えば、厚さＸを持つ層がシード層１０６として蒸着された場合、バイアホール１０２の壁１１０には、実際にはＸの約１０％しか蒸着されない。バルク銅充填プロセスを実行する前に、約１０〜３０％銅シード層１０６が酸化されると考えられる。図１Ｂに示されているように、銅シード層１０６の上部領域１０６ａが酸化され、下部１０６ｂのみが、酸化されていない銅として残る。銅シード層１０６が形成されると、バルク銅充填部１０８が形成され、残りのバイアホール１０２およびトレンチ１０４に充填が施される。
銅シード層が酸化することに関する問題は、酸化された上部領域１０６ａが、金属結線の性能の不足を引き起こしうることである。例えば、電気メッキされたバルク銅充填部１０８の品質が低下するために、銅シード層１０６と材料との結合が完全には形成されないことがある。酸化銅１０６ａが過度に存在することにより、結合が影響を受けるばかりでなく、壁１１０上の純粋な銅材料も少なくなる。充填されたバイアは、下層にある導電性の金属結線やトランジスタ素子へのインターフェースである。このため、電気メッキされた銅充填部１０８への良好な結合を促進するのに必要な銅シード材料が減少することによって、そのようなインターフェースは、品質低下を起こす可能性が最も高い。
酸化を除去するための１つの解決法は、ウエハをエッチングチャンバに移動させ、酸化銅の層をエッチング除去することである。この技術によれば酸化銅を除去できるのだが、エッチングによって銅シード層１０６ａの一部も除去される。銅シード層１０６の厚さは、壁１１０においてはすでに非常に薄いため、このことが問題となる。シード層１０６から銅をさらに除去すると、適切な銅の電気メッキを可能とするのに不十分な銅シード層１０６しか残らないという状況が生じうる。銅シード層１０６を除去しすぎると、銅結線と銅充填バイアが原因で、集積回路素子の信頼性および性能が低下するという欠陥が生じることもある。電気メッキに関するさらなる情報については、銅材料を電気メッキするための従来技術を記載している米国特許Ｎｏ．５，８８２，４９８を参照することができる。この米国特許は、参考のために本明細書に組み込まれる。
以上の点から、上述の問題による影響を受けない銅の結線形状を形成するための方法が求められている。特に、銅充填プロセスを開始するために用いられる銅シード層の完全性を損なわずに、銅の結線形状を形成するためのトレンチおよびバイアへの銅充填を施す方法が求められる。
概して、本発明は、銅の電気メッキ動作を施す前に、銅シード層を処理するための方法および装置を提供することにより、これらの要求を満たす。銅の電気メッキ動作は、銅による配線構造を形成するためのエッチングされたトレンチおよび／またはバイアを充填するために行われる。ここで、本発明は、プロセス、装置、システム、デバイス、または方法を含む種々の手段で実現できることを理解しておく必要がある。以下では、本発明の実施形態をいくつか説明する。
一実施形態では、誘電体層に半導体結線形状を形成する方法が開示されている。その方法は、誘電体層上、およびバリア層を持つ誘電体層のエッチング形状内に、銅シード層を生成する工程を含む。そして、銅シード層は、酸化された層を銅シード層上から除去するための処理を施される。そして、その方法は、処理された銅シード層上に銅充填層を電気メッキする工程に進む。銅充填層は、誘電体層のエッチング形状を充填するように構成されている。一例では、銅シード層の処理工程は、脱イオン水内において混合されたフッ化水素酸（ＨＦ）と、クエン酸と、アンモニアと、を含む溶液を、銅シード層の表面に塗布する工程を含む。
別の実施形態では、誘電体層に銅の結線形状を形成する方法が開示されている。その方法は、誘電体層に形成されたバリア層上、および誘電体層の高アスペクト比のエッチング形状内に、銅シード層を生成する工程を含む。銅シード層が生成された後、銅シード層は、銅シード層を除去せずに、酸化された層を銅シード層上から除去するよう処理される。そして、処理された銅シード層上に銅のバルク層が充填される。銅のバルク層は、誘電体層の高アスペクト比のエッチング形状を充填するように構成されている。
さらに別の実施形態では、銅結線を加工するための装置が開示されている。その装置は、以下の要素を備える：（ａ）バリア層上に銅シード層を生成するための生成ステーション。バリア層は、基板の誘電体層と、誘電体層のエッチング形状と、を被覆する；（ｂ）基板を受け取り、銅シード層上から酸化銅層を除去するための処理モジュール；（ｃ）同じ場所で処理モジュールに接続された電気メッキモジュール。電気メッキモジュールは、処理された銅シード層上に充填銅部を形成し、誘電体層のエッチング形状を充填するよう構成されている。
本発明の原理を例示した添付図面に即して行う以下の詳細な説明から、本発明のその他の態様および利点が明らかになる。本発明は、添付の図面を参照している以下の詳細な説明によって、容易に理解される。図面においては、同じ符号は同じ要素を示している。
金属結線形状を形成するための発明が開示されている。具体的な例では、金属結線形状は銅の形状であり、銅シード層を処理するための方法が開示されている。銅シード層は、銅の配線構造を決めるエッチングされバリアで被覆されたトレンチおよび／またはバイアを満たす銅の電気メッキを行う前に、形成される。以下の説明では、本発明の完全な理解を促すために、数多くの詳細が示されている。しかしながら、当業者にとっては、本発明がこれらの具体的な詳細の一部もしくはすべてがなくとも実行可能であることが理解されるだろう。そのほか、本発明が不必要に不明瞭となることを避けるため、周知の工程動作の説明は省略した。
本発明の一実施形態では、バリア層上に銅シード層を形成するための方法が開示される。バリア層は、誘電体層上に形成され、トレンチおよび／またはバイアのようなエッチング形状を有している。銅シード層は、生成チャンバ内で生成されることが好ましい。生成が終わると、エッチング形状を有するウエハは、チャンバから出され、銅シード層が酸素に露出される大気環境下に移動される。その時間に応じて、酸素への露出が、銅シード層での酸化銅層の形成を引き起こす。銅の電気メッキが施される前に、その方法は、ウエハを処理モジュールに移動させ、そこで、酸化銅は、残りの銅シード層を除去することなしに除去される。酸化銅が銅シード層から除去されると、ウエハはすぐに、例えば数秒の内に、電気メッキモジュールに移動される。電気メッキモジュールで、銅シード層上にバルク銅充填層がメッキされ、トレンチおよび／またはバイアが満たされる。以下の説明では、処理と電気メッキとを併せて実行するために用いることのできる処理プロセスおよびクラスタモジュールを説明する、いくつかの実施形態が与えられる。
図２Ａは、本発明の一実施形態にそった、シード層生成チャンバ２０２と、電気メッキ装置２０３とを備える処理システム２００の図である。電気メッキ装置２０３は、シード層処理モジュール２０４と、電気メッキモジュール２０６とを備える。電気メッキモジュール２０６は、表面上に金属層を電気メッキするよう構成された任意の従来の電気メッキモジュールでよい。一例では、その表面は、シード層生成チャンバ２０２でウエハＷに生成された銅シード層である。電気メッキモジュール２０６は、電解質溶液を用いる電気メッキプロセスをウエハＷに施すよう構成されている。
通例、陽極は、電解質溶液内に配置され、陰極は、電流を供給するためにシリコンウエハに接続されている。次いで、電流と、電解質溶液と、ウエハとが反応し、ウエハ表面上の、チャンバ２０２で生成されたシード層上に金属層が形成される。この実施形態では、シード層生成チャンバ２０２は、バリア層上に薄い銅層を生成するよう構成されている。バリア層は、ウエハＷの表面上、ならびにトレンチおよび／またはバイアの形状を決めるエッチング形状内に、形成される。一実施形態では、バリア層は、任意の適切なバリア層でよい。具体的な例では、バリア層は、タンタル材料、窒化タンタル材料、もしくはそれらの組み合わせでよい。
銅による結線技術では、ウエハＷの誘電体層は、所定の層に結線金属網を形成する金属結線の位置を定めるために、エッチングされる。シード層生成チャンバ２０２は、バリア層上に薄い銅の層を生成するよう構成されている。例えば、代表的なシード層生成では、ウエハＷの最上面上に約１５００Åの銅シード層が生成される。しかしながら、上述のように、高いアスペクト比を持つ小さい形状の壁に蒸着される銅の量は実質的に少なく、通例、全１５００Åのうちの約１０％である。
ウエハＷが、シード層生成チャンバ２０２内で適切な厚さの銅シード層を生成されると、ウエハは、チャンバ２０２から出され、電気メッキ装置２０３に導入される前に酸素に露出される。電気メッキモジュール２０６で電気メッキプロセスを開始する前に、ウエハは、シード層処理モジュール２０４に導入される。シード層処運モジュール２０４は、チャンバ２０２で生成された銅シード層で発生した酸化銅の形成を、実質的にすべて除去する。
一実施形態では、シード層処理モジュール２０４は、脱イオン水と、有機化合物と、フッ素化合物と、からなる化学洗浄溶液を供給するよう構成されている。それらはすべて、酸性のｐＨ環境で混合される。酸性のｐＨ環境の利用は、銅シード層に形成された酸化銅を溶解するよう構成されている。その酸化銅は、ウエハＷがチャンバ２０２から電気メッキ２０３に搬送される際に、形成される。この実施形態では、酸性のｐＨ環境は、約１〜６の範囲に保たれることが好ましい。さらに好ましい実施形態では、酸性のｐＨ環境は、約２〜４の範囲に保たれる。
用いられる有機化合物は、有機酸、有機酸のアンモニア塩、もしくは陰イオン界面活性剤でよい。使用可能な有機酸は、例えば、クエン酸、リンゴ酸、マロン酸、琥珀酸、もしくはそのような有機酸の任意の混合物などである。有機化合物は、約１００ｐｐｍ〜２％の範囲の重量濃度で脱イオン水に溶解する必要がある。別の実施形態では、有機化合物は、約２００ｐｐｍ〜０．２％の範囲の重量濃度で脱イオン水に溶解される。
フツ素化合物は、フッ化水素酸（ＨＦ）もしくはフッ化アンモニウム（ＮＨ4Ｆ）でよい。フッ素化合物は、約０．１％〜５％の範囲の重量濃度で脱イオン水に溶解されることが好ましい。より詳細な例では、酸化物除去のための溶液は、重量濃度０．５％のＨＦと、０．１％のクエン酸と、０．４％のＮＨ4ＯＨと、を脱イオン水に混合したものでよい。この例では、溶液のｐＨレベルは約３である。
したがって、シード層処理モジュール２０４は、洗浄溶液の付着したウエハを、槽内で洗浄するか、もしくはスクラブブラシ技術を用いてスクラブすることができることに注目すべきである。ウエハに付着した洗浄液は、チャンバ２０２で生成されたシード層上から酸化銅を除去するための洗浄液である。これらの洗浄またはスクラブは、電気メッキモジュール２０６がシード層に電気メッキを施す前に、行われる。このように、電気メッキモジュール２０６は、銅シード層上に、より均一で欠陥のない銅の層を生成でき、その結果、従来技術を参照して説明した問題を回避することができるだろう。
また、電気メッキ装置２０３は、処理およびメッキプロセスを同じ場所で実行することが可能であり、それゆえ、モジュール２０４内でシード層の処理を施した直後にメッキプロセスを施すことが可能である複合モジュールであることが好ましいことに注目すべきである。それゆえ、電気メッキ装置２０３は、電気メッキモジュール２０６で電気メッキプロセスが施される直前にシード層の処理を効率的に施すクラスタツールであることが好ましい。酸化銅の除去のための洗浄技術に関するさらなる情報については、米国特許出願Ｎｏ．０８／９５５，３９３、「銅被膜の研磨後に半導体基板を洗浄するための方法および装置（ＭＥＴＨＯＤ ＡＮＤ ＡＰＰＡＲＡＴＵＳ ＦＯＲ ＣＬＥＡＮＩＮＧ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＳＵＢＳＴＲＡＴＥＳ ＡＦＴＥＲ ＰＯＬＩＳＨＩＮＧ ＯＦ ＣＯＰＰＥＲ ＦＩＬＭ）」、１９９７年１０月２１日出願、を参照することができる。この出願は、参考のために本明細書に組み込まれる。
図２Ｂは、本発明の代替の実施形態にそった電気メッキ装置２０３’を示す。シード層処理モジュール２０４は、この実施形態では、ウエハＷを電気メッキモジュール２０６に導入する前にシード層を処理するための、２つの別個の槽を備える。上述のように、それらの槽は、ブラシボックスで置き換えることも可能である。ウエハは、まず、第１の洗浄槽２０４ａに挿入され、そこで、シード層生成チャンバ２０２で生成されたシード層に対して、酸化物除去が施される。上述のように、銅シード層上から酸化物を除去するために用いられる溶液は、シード層上から酸化銅を溶解するよう構成された酸含有の溶液であることが好ましい。
酸化銅除去のためにウエハＷが槽２０４ａで洗浄されると、ウエハは、脱イオン水槽２０４ｂに搬送される。そして、電気メッキモジュール２０６に導入される前に、脱イオン水槽２０４ｂにおいて、脱イオン水の中で、酸化物除去のための化学薬品が洗浄される。この実施形態では、槽２０４ａで酸化銅を除去するために用いられる溶液は、電気メッキモジュール２０６で電気メッキが施される前に除去されることが好ましい。その場合、脱イオン水洗浄槽２０４ｂは、酸化銅除去溶液を実質的に除去できるような処理をするよう構成される。
図２Ｃは、シード層処理モジュール２０４が２つの別個のサブモジュールを備える、電気メッキ装置２０３’’を示す。２つの別個のサブモジュールは、電気メッキモジュール２０６での電気メッキの前に、銅シード層を処理するためのものである。この実施形態では、装置２０３’’は、ステージング領域２０９に設置されたカセット２１０を備えてもよい。ステージング領域２０９は、電気メッキモジュール２０６で電気メッキが施される前のしばらくの間、ウエハを保持する。この実施形態では、ウエハＷは、電気メッキされる前にカセット２１０にしばらく滞在することができる。このため、シード層処理モジュール２０４は、最初に、槽２０４ｃで酸化物除去を実行し、次いで、槽２０４ｄに移行させ、そこで、銅シード層が不動態化される。これにより、ウエハがカセット２１０に設置されている間（すなわち、酸素に暴露されている間）、酸化銅の形成が予防もしくは抑制される。このようにして、カセット２１０に設置されているウエハは、電気メッキモジュール２０６で銅メッキされるために待機している間、極度には酸化されないだろう。
電気メッキの後、ウエハＷを、電気メッキ装置２０３’’からカセット２１２に移すことができる。次いで、化学機械研磨（ＣＭＰ）などのさらなる処理を施し、金属形状を定めることができる。この実施形態では、酸化物除去槽２０４ｃは、脱イオン水で希釈された酸含有の溶液を含むことが好ましい。例えば、脱イオン（ＤＩ）水中での濃度０．２％とｐＨレベル３とを有するクエン酸、ＤＩ水中での濃度０．１％を有する塩酸（ＨＣｌ）、ＤＩ水中での濃度０．２％を有するリンゴ酸、またはＤＩ水中での濃度０．２％を有するマロン酸はすべて、利用可能である。ここでの濃度は重量濃度である。もちろん、これらの濃度はそれぞれ、例えば、除去する酸化銅の厚さや、所望の処理時間に応じて変更してもよい。それゆえ、少なくとも、クエン酸、リンゴ酸、マロン酸に対しては０．００５％〜０．５％の範囲の濃度、ＨＣｌに対しては０．０１％〜０．２％の範囲の濃度を用いてもよい。さらに、上述の溶液はすべて、１００ｐｐｍ〜０．２％の水酸化アンモニウムによってさらに緩衝されてもよい（すなわち、さらに水酸化アンモニウムを加えられてもよい）。さらに、酸化物を除去するための技術において周知であるその他の溶液を加えてもよい。
槽２０４ｃで酸化物除去が施されると、ウエハは、槽２０４ｄに移動される。次いで、槽２０４ｄにおいて、銅シード層での酸化銅の成長を防止するために、銅シード層の不動態化が施される。一実施形態では、溶液は一般に、アゾール族の化合物からなるものとすることができる。ベンゾトリアゾール（ＢＴＡ）などのアゾールは、銅における酸化物の成長を防止することが知られている。ＢＴＡは現在、最も広く利用されている銅のための保護剤であり、酸化銅の予防に用いられる多くの市販の溶液の主成分である。保護剤の例としては、Ａｐｐｌｉｅｄ Ｃｈｅｍｉｃａｌ Ｔｅｃｈｎｏｌｏｇｉｅｓ社のＳｔｏｐｏｘ（商標）が挙げられる。
酸化銅の予防のために用いられてきたその他のアゾールは、イネアゾール、ベンゾイミダゾール、インドール、メチルベンゾトリアゾールである。酸化物の除去および保護剤に関するさらなる情報については、米国特許出願Ｎｏ．０９／２８２，５９６、「銅ベースのボンドパッド形状に対して従来のワイヤボンディングを可能とするための方法および装置（ＭＥＴＨＯＤ ＡＮＤ ＡＰＰＡＲＡＴＵＳ ＦＯＲ ＥＮＡＢＬＩＮＧ ＣＯＮＶＥＮＴＩＯＮＡＬ ＷＩＲＥ ＢＯＮＤＩＮＣ ＴＯ ＣＯＰＰＥＲ−ＢＡＳＥＤ ＢＯＮＤ ＰＡＤ ＦＥＡＴＵＲＥＳ）」、１９９９年３月３１日出願、を参照することができる。この出願は、参考のために本明細書に組み込まれる。
電気メッキ装置２０３’’は、銅シード層の処理を施すのに非常に適していることに注目すべきである。電気メッキ装置２０３’’は、銅シード層に対して処理を行って、電気メッキモジュール２０６で銅メッキされる前に、ウエハＷがカセット２１０に設置されている間の、酸化銅の形成を防止する。電気メッキが施される直前の不動態化により、酸化銅を洗浄した直後にウエハを電気メッキする必要がなくなる。このため、プロセスの柔軟性が大きくなるだろう。図２Ａおよび２Ｂを参照して説明された別の実施形態では、電気メッキを施す直前にシード層の処理を施すことが望ましい。
図３Ａは、本発明の一実施形態にそった、プロセスの動作のフローチャート３００を示す。このプロセスは、電気メッキモジュールでバルク銅充填動作が施される前に、銅結線に用いられる銅シード層を前処理するために実行される。その方法は、基板もしくはウエハのある特定の層上に誘電体層が形成される動作３０２に始まる。誘電体層が形成されると、その方法は、誘電体層にトレンチおよび／またはバイアホールがエッチングされる動作３０４に進む。
トレンチおよび／またはバイアは通例、ダマシンもしくはデュアルダマシン技術を用いてエッチングされ、金属結線や導電バイアのもととなるエッチング形状を形成する。動作３０４においてトレンチおよび／またはバイアのエッチングが完了すると、その方法は、動作３０５に進む。動作３０５においては、誘電体層上、ならびにトレンチおよびバイアホール内に、バリア層が生成される。動作３０６では、薄い銅のシード層がバリア層上に生成される。通例、シード層の生成動作は、化学蒸着（ＣＶＤ）チャンバもしくは物理蒸着（ＰＶＤ）チャンバのいずれかにおいて実行される。
一般に、生成されるシード層の厚さは、約１００Åと約３０００Åの間であり、約５００Åと約２０００Åの間がさらに好ましく、約１５００Åが最も好ましい。上述のように、よりアスペクト比の高い壁におけるシード層の厚さは通例、はるかに小さく、通例は、生成される厚さの約３０％と５％の間であると考えられる。もちろん、シード層の実際の厚さは、集積回路の設計に対して用いられるプロセスの技術によって変わる。動作３０６において銅の薄いシード層が生成されると、その方法は、動作３０８に移行する。し、動作３０８においては、酸化銅の層を除去するために、その場での（in-situ）銅の前処理が、薄いシード層に施される。図２Ａ‐２Ｃを参照して上述したように、動作３０６において薄いシード層が生成されると、ウエハは、生成チャンバから出され、大気条件へと移動されて、そこでウエハは酸素に露出される。このように、酸素は、銅の薄いシード層を即座に酸化し始める。
それゆえ、その場での（in-situ）銅の前処理は、銅の薄いシード層から酸化銅を除去するように構成される。上述のように、酸化銅を除去するための技術は、ウエハの洗浄のために化学溶液槽を用いる工程と、ウエハが電気メッキモジュールに導入される前に酸化銅を除去する工程とを含む。酸化銅を除去するための溶液を含む槽が具体例として示されているが、槽は、スクラブブラシ装置に代えることができると考えられる。スクラブブラシ装置は、電気メッキモジュールにおいて電気メッキが施される前に、銅シード層から酸化銅を除去するために、ウエハの表面をスクラブすることのできる装置であればよい。いずれにしても、前処理は、クラスタ構造の形態をとる電気メッキ装置で実行されることが好ましく、そうすれば、処理モジュール２０４中の同じ場所で、前処理が施された直後すぐに電気メッキを施すことができる。
動作３０８において、薄いシード層に前処理が施され、酸化銅の層が除去されると、その方法は、動作３１０に進む。動作３１０では、薄いシード層上にバルク銅層が電気メッキされ、トレンチおよび／またはバイアが満たされる。酸化銅の除去は、電気メッキされた銅膜の全体的な均一性を改善するだけでなく、欠陥を低減すると考えられる。さらに、酸化銅を優先的に除去する前処理は、銅シード層は損傷せずにおく（すなわち、銅シード層への作用を最小限に抑える）ことが好ましい。それによって、銅シード層と、動作３１０において電気メッキされるバルク銅層との間で、より良好な結合とインターフェースが実現される。動作３１０において電気メッキが完了すると、その方法は動作３１２に進む。動作３１２では、銅のための化学機械研磨（ＣＭＰ）が施され、余分なバルク銅、余分なシード層の銅、バリア層が、誘電体層から除去される。
図３Ｂは、本発明の別の実施形態にそったフローチャート３００’を示す。その方法は、基板もしくはウエハのある特定の層上に誘電体層が形成される動作３２０で始まる。次いで、トレンチおよび／またはバイアが誘電体層にエッチングされ、銅結線と導電バイアの位置が形成される。動作３２３において、誘電体層上にバリア層が生成され、次いで、動作３２４において、バリア層上ならびにトレンチおよびバイアホールの中に、銅の薄いシード層が生成される。この時点で、動作３２６において、薄いシード層に対して銅の前処理が施され、酸化銅の層が除去される。
上述のように、前処理は、銅シード層から実質的にすべての酸化銅を除去すると共に、残りの銅シード層を損傷しないでおくように構成される。動作３２６において銅の前処理が施されると、動作３２８において脱イオン水洗浄が施される。その後、動作３３０において、薄いシード層上にバルク銅層が電気メッキされ、トレンチおよび／またはバイアホールが満たされる。脱イオン水洗浄は、酸化銅の除去に用いられた化学溶液を電気メッキの前に除去することが望ましい場合に、実行されることが好ましい。電気メッキが完了すると、その方法は動作３３２に進む。動作３３２では、銅のための化学機械研磨が施され、余分なバルク銅、余分なシード層の銅、バリア層が除去されて、誘電体層が形成される。この動作において、誘電体層には、銅結線とバイアのネットワークが形成される。
図３Ｃは、本発明の別の実施形態を表すフローチャート３００’’を示す。その方法は、動作３０２や３２０のように誘電体層が形成される動作３４０で始まる。次いで、動作３４２において、誘電体層にトレンチおよび／またはバイアホールがエッチングされ、動作３４３において、バリア層が形成され、動作３４４において、バリア層上ならびにトレンチおよびバイアホールの中に、銅の薄いシード層が生成される。動作３４６において、薄いシード層に対して銅の前処理が施され、酸化銅の層が除去される。上述のように、酸化銅は、銅シード層を損傷せずに除去されることが好ましい。
次に、その方法は、動作３４８に移行する。動作３４８では、さらなる酸化を防止するため、薄いシード層上に腐食防止剤が塗布される。この実施形態では、腐食防止剤は、動作３５０において電気メッキが施される前の段階での、銅シード層の酸化を抑制もしくは防止する、不動態化剤であることが好ましい。動作３５０において電気メッキが施されると、化学機械研磨動作が施され、余分なバルク銅、余分なシード層の銅、バリア材料が、誘電体層から除去されて、銅結線と導電バイアのネットワークが形成される。
本発明は、いくつかの好ましい実施形態に関して説明されたが、当業者は、上述の明細書を読み、図面を見れば、様々な変更、追加、置き換え、および均等物を実現するだろう。例えば、槽について具体的に言及しているが、ウエハをスクラブするためのブラシを含むブラシボックスでも、本発明の酸化物除去および／または不動態化の動作を実行するよう機能することができる。さらに、説明された実施形態は、他のサイズおよび形状に応用可能であることはもちろん、２００ｍｍ、３００ｍｍ、およびそれ以上という具合に、他のサイズのウエハに応用できる。したがって、本発明は、本発明の真の趣旨および範囲内での変更、追加、置き換え、および均等物の全てを含むことが意図されている。
バリア層と、バリア層上に形成された銅シード層と、形成された銅充填層と、を有するパターン誘電体層の断面図である。 バリア層と、バリア層上に形成された銅シード層と、形成された銅充填層と、を有するパターン誘電体層の断面図である。 本発明の一実施形態にそった、シード層生成チャンバと、電気メッキ装置と、を備える処理システムの図である。 本発明の代替の実施形態に従った電気メッキ装置の図である。 本発明のさらに別の代替の実施形態にそった、シード層処理モジュールが、電気メッキの前に銅シード層を処理するための２つの別個のサブモジュールを備える、別の電気メッキ装置の図である。 本発明の一実施形態にそった、電気メッキモジュールでバルク銅充填動作が施される前に、銅結線に用いられる銅シード層を前処理するために実行される、プロセスの動作のフローチャートである。 本発明の別の実施形態に従ったフローチャートである。 本発明の別の実施形態を説明するフローチャートである。

Claims (21)

  1. 誘電体層に半導体結線形状を形成するための方法であって、
    前記誘電体層（３４０）上、およびバリア層（３４３）を有する前記誘電体層のエッチング形状（３４２）内に、銅シード層を生成する工程（３４４）と、
    脱イオン水と、有機化合物と、フッ素化合物と、を含み、酸性のｐＨ環境を有する溶液を塗布することによって、酸化された層を前記銅シード層上から除去するよう前記銅シード層を処理する工程であって、酸化銅以外のものを除去しないよう構成される工程（３４６）と、
    前記処理工程の直後に、前記処理された銅シード層上に銅のバルク層を充填する工程であって、前記銅のバルク層は、前記誘電体層の前記エッチング形状を充填するように構成されている工程（３５０）と、を備える方法。
  2. 請求項１記載の誘電体層に半導体結線形状を形成するための方法であって、
    前記銅シード層の前記生成工程は、化学蒸着チャンバと物理生成チャンバの中の一つの中で実行され、
    前記生成工程は、前記バリア層の底面上に比較的厚い銅の層を形成し、前記エッチング形状の壁には比較的薄い銅の層を形成し、
    前記銅シード層の前記生成工程が完了すると、前記銅シード層は、前記比較的厚い層と前記比較的薄い層の両方に酸化が起きる大気環境に露出される、方法。
  3. 請求項１記載の誘電体層に半導体結線形状を形成するための方法であって、
    前記酸性のｐＨ環境を持つ前記溶液は、前記充填工程を実行する直前に、前記銅シード層の表面に塗布されるよう構成されている、方法。
  4. 請求項３記載の誘電体層に半導体結線形状を形成するための方法であって、
    前記有機化合物は有機酸である、方法。
  5. 請求項４記載の誘電体層に半導体結線形状を形成するための方法であって、
    前記有機酸は、クエン酸、リンゴ酸、マロン酸、および琥珀酸の中の一つである、方法。
  6. 請求項３記載の誘電体層に半導体結線形状を形成するための方法であって、
    前記フッ素化合物は、フッ化水素酸およびフッ化アンモニウム（ＮＨ4Ｆ）の中の一つである、方法。
  7. 請求項１記載の誘電体層に半導体結線形状を形成するための方法であって、
    前記酸性のｐＨ環境を持つ前記溶液は、
    脱イオン水内において混合されたフッ化水素酸（ＨＦ）と、クエン酸と、アンモニアと、を含み、
    前記充填工程の直前に、前記銅シード層の表面に塗布されるよう構成されている、方法。
  8. 請求項１記載の誘電体層に半導体結線形状を形成するための方法であって、
    前記処理工程は、電気メッキ工程と同じ場所で実行される、方法。
  9. 請求項１記載の誘電体層に半導体結線形状を形成するための方法であって、
    前記処理工程は、前記充填工程と同じ場所で実行される、方法。
  10. 請求項１記載の誘電体層に半導体結線形状を形成するための方法であって、
    前記処理工程は、
    前記銅シード層からの前記酸化された層の前記除去を引き起こすために、脱イオン水に希釈された酸を含むよう構成された、酸性のｐＨ環境を有する前記溶液を塗布する工程（３４６）と、
    前記酸化された層の前記除去の後に、前記銅シード層上にアゾール溶液を塗布する工程であって、前記アゾール溶液は、酸化物形成を抑制する不動態層を前記銅シード層上に形成する溶液である工程（３４８）と、を含む方法。
  11. 請求項１０記載の誘電体層に半導体結線形状を形成するための方法であって、
    前記アゾール溶液はベンゾトリアゾール（ＢＴＡ）である、方法。
  12. 銅結線を加工するための装置であって、
    バリア層上に銅シード層を生成するための生成ステーションであって、前記バリア層は、基板の誘電体層と、前記誘電体層のエッチング形状と、を被覆する生成ステーション（２０２）と、
    前記基板を受け取り、脱イオン水と、有機化合物と、フッ素化合物と、を含む溶液であって、酸性のｐＨ環境を有する溶液を使用して、前記銅シード層上から酸化銅層を除去するための処理モジュール（２０４）と、
    同じ場所で前記処理モジュール（２０４）に接続された電気メッキモジュールであって、前記処理された銅シード層上に充填銅部を形成し、前記誘電体層の前記エッチング形状を充填するよう構成されている電気メッキモジュール（２０６）と、を備える装置。
  13. 請求項１２記載の銅結線を加工するための装置であって、
    前記同じ場所での接続は、前記処理モジュール（２０４）および前記電気メッキモジュール（２０６）について、共通の環境（２０３）を作り出している、装置。
  14. 請求項１２記載の銅結線を加工するための装置であって、
    前記処理モジュール（２０４）は、酸化銅を除去する槽（２０４ｃ）であり、
    前記電気メッキモジュール（２０６）は、電気メッキ槽である、装置。
  15. 請求項１２記載の銅結線を加工するための装置であって、
    前記酸化銅を除去する槽（２０４ｃ）は、脱イオン水で希釈された酸を含む、装置。
  16. 請求項１２記載の銅結線を加工するための装置であって、
    前記酸化銅を除去する槽（２０４ｃ）は、ＨＦと、クエン酸と、水酸化アンモニウム（ＮＨ4ＯＨ）と、脱イオン水と、を含む、装置。
  17. 請求項１２記載の銅結線を加工するための装置であって、さらに、
    前記処理モジュール（２０４）と前記電気メッキモジュール（２０６）との間に設けられ、前記電気メッキモジュール（２０６）における銅の電気メッキを実行する前に処理のために用いられた化学薬品を、除去するよう構成されている脱イオン水モジュール（２０４ｂ）を備える装置。
  18. 請求項１２記載の銅結線を加工するための装置であって、さらに、
    前記処理モジュール（２０４）と前記電気メッキモジュール（２０６）との間に、酸化物形成抑制モジュール（２０４ｄ）を備える、装置。
  19. 請求項１２記載の銅結線を加工するための装置であって、
    前記酸化物形成を抑制するモジュール（２０４ｄ）は、不動態化剤を備える、装置。
  20. 請求項１９記載の銅結線を加工するための装置であって、
    前記不動態化剤は、アゾール族の１つである、装置。
  21. 請求項７記載の誘電体層に半導体結線形状を形成するための方法であって、
    銅の前記バルク層の前記充填工程は、電気メッキモジュールで実行される、方法。
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Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050217707A1 (en) * 1998-03-13 2005-10-06 Aegerter Brian K Selective processing of microelectronic workpiece surfaces
KR100665745B1 (ko) * 1999-01-26 2007-01-09 가부시키가이샤 에바라 세이사꾸쇼 구리도금방법 및 그 장치
US6764940B1 (en) 2001-03-13 2004-07-20 Novellus Systems, Inc. Method for depositing a diffusion barrier for copper interconnect applications
US6869515B2 (en) 2001-03-30 2005-03-22 Uri Cohen Enhanced electrochemical deposition (ECD) filling of high aspect ratio openings
US7189647B2 (en) * 2001-04-05 2007-03-13 Novellus Systems, Inc. Sequential station tool for wet processing of semiconductor wafers
US7070687B2 (en) * 2001-08-14 2006-07-04 Intel Corporation Apparatus and method of surface treatment for electrolytic and electroless plating of metals in integrated circuit manufacturing
KR100443084B1 (ko) * 2001-09-21 2004-08-04 삼성전자주식회사 구리 금속막의 연마 방법, 연마장치 및 구리 금속 배선형성 방법
US6677233B2 (en) * 2002-01-02 2004-01-13 Intel Corporation Material deposition from a liquefied gas solution
WO2003079429A1 (en) * 2002-03-15 2003-09-25 Renesas Technology Corp. Production method for semiconductor integrated circuit device
US20030188975A1 (en) * 2002-04-05 2003-10-09 Nielsen Thomas D. Copper anode for semiconductor interconnects
US7001641B2 (en) * 2002-09-23 2006-02-21 Intel Corporation Seed layer treatment
US20040118697A1 (en) * 2002-10-01 2004-06-24 Applied Materials, Inc. Metal deposition process with pre-cleaning before electrochemical deposition
US20040084318A1 (en) * 2002-11-05 2004-05-06 Uri Cohen Methods and apparatus for activating openings and for jets plating
US7198705B2 (en) * 2002-12-19 2007-04-03 Texas Instruments Incorporated Plating-rinse-plating process for fabricating copper interconnects
US6743719B1 (en) * 2003-01-22 2004-06-01 Texas Instruments Incorporated Method for forming a conductive copper structure
US7009281B2 (en) * 2003-03-14 2006-03-07 Lam Corporation Small volume process chamber with hot inner surfaces
US7078344B2 (en) * 2003-03-14 2006-07-18 Lam Research Corporation Stress free etch processing in combination with a dynamic liquid meniscus
US7232766B2 (en) * 2003-03-14 2007-06-19 Lam Research Corporation System and method for surface reduction, passivation, corrosion prevention and activation of copper surface
US7217649B2 (en) * 2003-03-14 2007-05-15 Lam Research Corporation System and method for stress free conductor removal
US8298933B2 (en) 2003-04-11 2012-10-30 Novellus Systems, Inc. Conformal films on semiconductor substrates
US7842605B1 (en) 2003-04-11 2010-11-30 Novellus Systems, Inc. Atomic layer profiling of diffusion barrier and metal seed layers
US9236279B2 (en) * 2003-06-27 2016-01-12 Lam Research Corporation Method of dielectric film treatment
US6969638B2 (en) * 2003-06-27 2005-11-29 Texas Instruments Incorporated Low cost substrate for an integrated circuit device with bondpads free of plated gold
CN1312745C (zh) * 2003-12-16 2007-04-25 上海华虹（集团）有限公司 一种去除铜籽晶表面氧化膜及增强铜层黏附力的前处理方法
US7820026B2 (en) * 2005-04-13 2010-10-26 Applied Materials, Inc. Method to deposit organic grafted film on barrier layer
US20090087995A1 (en) * 2006-03-27 2009-04-02 Tokyo Electron Limited Method of substrate treatment, process for producing semiconductor device, substrate treating apparatus, and recording medium
US7645696B1 (en) * 2006-06-22 2010-01-12 Novellus Systems, Inc. Deposition of thin continuous PVD seed layers having improved adhesion to the barrier layer
KR101455955B1 (ko) * 2006-08-30 2014-10-31 램 리써치 코포레이션 인터페이스 가공을 위한 제어 분위기 시스템
US7510634B1 (en) 2006-11-10 2009-03-31 Novellus Systems, Inc. Apparatus and methods for deposition and/or etch selectivity
US8026605B2 (en) * 2006-12-14 2011-09-27 Lam Research Corporation Interconnect structure and method of manufacturing a damascene structure
KR20090005489A (ko) * 2007-07-09 2009-01-14 삼성전자주식회사 반도체 습식 에천트 및 그를 이용한 배선 구조체의형성방법
KR20090013289A (ko) * 2007-08-01 2009-02-05 삼성전자주식회사 반도체 소자용 금속배선의 형성방법
US8962085B2 (en) * 2009-06-17 2015-02-24 Novellus Systems, Inc. Wetting pretreatment for enhanced damascene metal filling
US8357599B2 (en) * 2011-02-10 2013-01-22 Applied Materials, Inc. Seed layer passivation
US9103012B2 (en) * 2011-02-11 2015-08-11 Headway Technologies, Inc. Copper plating method
JP5876189B2 (ja) * 2012-07-24 2016-03-02 エルジー・ケム・リミテッド 金属粒子層の形成方法、及び、発光素子の製造方法
US9087881B2 (en) 2013-03-05 2015-07-21 Globalfoundries Inc. Electroless fill of trench in semiconductor structure
CN104032295B (zh) * 2014-05-13 2016-05-18 合肥奥福表面处理科技有限公司 一种铜杆塑化处理方法
KR20190082295A (ko) 2016-11-18 2019-07-09 허친슨 테크놀로지 인코포레이티드 고형상비 전기도금 구조 및 이방성 전기도금 프로세스
US11387033B2 (en) 2016-11-18 2022-07-12 Hutchinson Technology Incorporated High-aspect ratio electroplated structures and anisotropic electroplating processes
US11521785B2 (en) 2016-11-18 2022-12-06 Hutchinson Technology Incorporated High density coil design and process
CN112687610B (zh) * 2019-10-17 2023-03-24 中芯国际集成电路制造(北京)有限公司 互连结构及其形成方法
CN115498050B (zh) * 2022-09-23 2024-03-29 通威太阳能（成都）有限公司 一种太阳电池及其制备方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3725224A (en) * 1971-06-30 1973-04-03 Rohr Industries Inc Composition for electrolytic descaling of titanium and its alloys
US5256565A (en) * 1989-05-08 1993-10-26 The United States Of America As Represented By The United States Department Of Energy Electrochemical planarization
JPH0783169B2 (ja) * 1989-09-19 1995-09-06 富士通株式会社 プリント基板の製造方法
JP3200468B2 (ja) 1992-05-21 2001-08-20 日本エレクトロプレイテイング・エンジニヤース株式会社 ウエーハ用めっき装置
JP3282239B2 (ja) * 1992-10-26 2002-05-13 ソニー株式会社 半導体装置の製造方法
JP2652320B2 (ja) * 1993-03-31 1997-09-10 住友シチックス株式会社 シリコンウェーハの洗浄方法
JPH09143756A (ja) * 1995-11-17 1997-06-03 Sumitomo Kinzoku Electro Device:Kk Ｃｕ／Ｗ基材のめっき処理方法
JP3219020B2 (ja) * 1996-06-05 2001-10-15 和光純薬工業株式会社 洗浄処理剤
US5939334A (en) * 1997-05-22 1999-08-17 Sharp Laboratories Of America, Inc. System and method of selectively cleaning copper substrate surfaces, in-situ, to remove copper oxides
JPH113892A (ja) * 1997-06-11 1999-01-06 Ricoh Co Ltd 半導体装置の製造方法
JP3329696B2 (ja) * 1997-07-08 2002-09-30 株式会社東芝 半導体装置の製造方法
JPH1140526A (ja) * 1997-07-22 1999-02-12 Hitachi Ltd 配線形成方法及び半導体装置の製造方法
US6083419A (en) * 1997-07-28 2000-07-04 Cabot Corporation Polishing composition including an inhibitor of tungsten etching
US5989623A (en) 1997-08-19 1999-11-23 Applied Materials, Inc. Dual damascene metallization
TW405158B (en) 1997-09-17 2000-09-11 Ebara Corp Plating apparatus for semiconductor wafer processing
JPH11154653A (ja) * 1997-09-17 1999-06-08 Ebara Corp 基板メッキ装置
US5882498A (en) * 1997-10-16 1999-03-16 Advanced Micro Devices, Inc. Method for reducing oxidation of electroplating chamber contacts and improving uniform electroplating of a substrate
US6001730A (en) * 1997-10-20 1999-12-14 Motorola, Inc. Chemical mechanical polishing (CMP) slurry for polishing copper interconnects which use tantalum-based barrier layers
US6165956A (en) * 1997-10-21 2000-12-26 Lam Research Corporation Methods and apparatus for cleaning semiconductor substrates after polishing of copper film
US6593282B1 (en) * 1997-10-21 2003-07-15 Lam Research Corporation Cleaning solutions for semiconductor substrates after polishing of copper film
US6033584A (en) * 1997-12-22 2000-03-07 Advanced Micro Devices, Inc. Process for reducing copper oxide during integrated circuit fabrication
US6331490B1 (en) * 1998-03-13 2001-12-18 Semitool, Inc. Process for etching thin-film layers of a workpiece used to form microelectric circuits or components
US6197181B1 (en) * 1998-03-20 2001-03-06 Semitool, Inc. Apparatus and method for electrolytically depositing a metal on a microelectronic workpiece
TW593731B (en) 1998-03-20 2004-06-21 Semitool Inc Apparatus for applying a metal structure to a workpiece
JPH11335896A (ja) * 1998-05-25 1999-12-07 Ebara Corp ウエハメッキ装置
TW436990B (en) * 1998-11-24 2001-05-28 Motorola Inc Process for forming a semiconductor device
JP2000208627A (ja) * 1999-01-19 2000-07-28 Hitachi Ltd 半導体装置の製造方法
JP2000309896A (ja) * 1999-04-23 2000-11-07 Sony Corp 電解メッキ方法

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