KR100426554B1 - 동산화막의 형성 방법, 반도체 장치의 제조 방법, 반도체 제조 장치 및 반도체 장치 - Google Patents

동산화막의 형성 방법, 반도체 장치의 제조 방법, 반도체 제조 장치 및 반도체 장치 Download PDF

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Abstract

본 발명은 동막을 산화시켜서 그 산화물을 산 또는 알칼리 등으로 제거해서 동막 표면을 에칭하는 방법으로, 에칭처리를 행한 후의 동막 표면의 거칠어짐이 적고, 적은 공정으로 단시간에 정밀도 좋게 에칭 할 수 있는 동산화막의 형성 방법, 동막의 에칭 방법 및 반도체 장치의 제조 방법을 제공한다.
절연막(1)에 있는 배선홈에 매설되고 배리어 메탈층(2)에 둘러싸인 동배선(3)의 표면을 pH=8-10으로 조정한 암모니아수와 과산화 수소수의 혼합액에 담금으로써 표면에 암모니아 착제를 포함한 동산화막(5)를 형성한다. 그 후, 묽은 염산 등의 산화력이 약한 산 또는 묽은 암모니아수 등의 알칼리로 동산화막(5)를 선택적으로 에칭한다. 그 후 표면에 배리어 메탈층(4)를 형성한다. 종래 곤란하였던 표면을 거칠게하지 않는 동의 에칭이 가능하게 되고, 안전하고 값이 싼 화학용액에 의한 산화 및 에칭이 단시간에 행해질 수 있으며, 배리어 메탈층이 안정하게 형성된다.

Description

동산화막의 형성 방법, 반도체 장치의 제조 방법, 반도체 제조 장치 및 반도체 장치{METHOD OF FORMING COPPER OXIDE FILM, METHOD AND APPARATUS OF FABRICATING A SEMECONDUCTOR DEVICE, AND A SEMICONDUCTOR DEVICE}
본 발명은 반도체 집적회로 등의 반도체 장치 또는 반도체 장치에 있어서 배선으로 사용하는 동막의 가공 및 이 배선 구조의 제조 방법에 관한 것이다.
현재, 반도체 집적회로 등의 반도체 장치에서는 동 또는 동을 주성분으로서 하는 재료를 배선으로 쓰는 경우가 있다. 이런 경우, 동 원자가 절연막으로 확산하여 반도체 기판에 이르러서 트랜지스터의 오동작을 생기지 않게 하기 위해서 질화 티탄이나 질화 탄탈, 질화 텅스텐 등을 배리어 메탈층으로 하여 동막을 둘러 싸서 절연막으로부터 격리하도록 하는 경우가 많다.
도13(a)에서 도시한 것처럼, 반도체 기판에 형성된 배선은 통상 절연막의 배선홈에 매설된다. 도13은 반도체 기판의 단면도이다. 집적회로 등의 반도체 소자가 형성된 실리콘 등의 반도체 기판(100)에 실리콘 산화막 등으로 된 층간 절연막(101)이 형성되어 있고, 이 표면에 배선홈이 형성된다. 이 배선홈의 측벽에는 TiN이나 TaN등의 배리어 메탈층(102)이 형성되어 동막(103) 또는 동을 주성분으로 하는 합금막이 그 안에 메워진다.
이와 같이, 종래의 배선은 배선 부분의 동이 배리어 메탈이 없는 상부로부터 층간 절연막에 확산하여, 반도체 기판(100)에 형성된 반도체 소자에 악영향을 미칠가능성이 있었다. 또한, 층간 절연막(101)과 이 곳에 메워진 동막(103)의 표면은 CMP 방법 등에 의해서 평탄화되기 때문에 리소그래피를 할 때 패턴의 에지(edge)를 인식할 수 없어서 패턴이 어긋난다고 하는 문제도 있다.
이들 문제에 대해서 배선 부분, 즉 동막(103)을 에칭에 의해 층간 절연막(101)의 표면에서 후퇴시키는 방법을 채용할 수 있다(도13(b)). 이런 형상으로 함으로써 패턴을 정확하게 맞출 수 있다.
또한, 도13(c)에 도시한 것처럼 그 패턴 상부에 배리어 메탈층(104) 또는 다른 캡층을 메워서 뚜껑을 덮은 것과 비슷한 구조를 형성하는 경우가 있다. 이런 구조로 하면, 상부로부터의 동의 확산이 억제될 수 있는 작용효과가 생긴다. 더구나, 캡층을 도전성 재료를 사용함으로써 상층의 배선과의 비아 배선(컨택 배선)을 형성할 때 동이 직접적으로 에칭할 때의 분위기에 노출되지 않게 되므로 콜로젼(corrosion)이 발생하거나 에칭되어 단선되는 위험성을 저감할 수 있다.
전술한 이들 종래의 배선 구조를 형성하는 방법으로서 웨트(wet)에칭을 사용하는 방법과 드라이(dry)에칭을 사용하는 방법이 있다. 드라이 에칭에서는 RIE(Reactive Ion Etching)라고 하는 이방성 에칭과 CDE(Chemical Dry Etching)라고 하는 등방성 에칭이 있고, 이들을 이용하는 방법으로도 동의 에칭이 가능하다. 그러나, 이들 드라이에칭은 원료 가스로서 CF계의 가스를 쓰는 것이 많아서 지구 환경에 대해서 매우 악영향을 미친다고 하는 문제가 있다. 또한, 에칭 후에 부생산물이 퇴적하므로 이 부생산물을 제거하기 위해서 웨트에칭을 하는 경우가 많아서 웨트에칭을 쓰는 방법에 비해서 공정수의 면에서도 코스트의 면에서도 문제가많다.
그래서 주목되는 방법이 웨트에칭이다. 동은 염산 또는 불산, 묽은 황산, 초산, 시안화 수소산 등의 산화력이 강한 산에는 거의 용해하지 않지만 산화력이 강한 산성의 화학용액에 의해서 에칭해진다. 구체적으로는 열농황산, 초산, 아초산, 인산 등이다. 또한 예를 들어서 염산+과산화 수소수, 염산+오존수, 불산+과산화 수소수 등 처럼 과산화 수소나 오존 또는 산소 등을 혼합함으로써 산화력을 가지게 한 산으로도 용해한다. 더구나 동과 가용성의 착체를 이루는 물질, 예를 들어서 암모니아, 아미노기를 가지고 있는 물질(에틸렌 디아민 등), 시안화물(KCN 등)등으로도 에칭되고, 이들에 과산화 수소수 등을 혼합해서 산화력이 강하게 되면 에칭을 더 빨리 할 수 있는 것이 많다.
통상 암모니아수와 과산화 수소수, 염산과 과산화 수소수의 혼합액은 세척용 화학용액으로서 사용되고, 각각 SC1, SC2라고 한다. 시판되고 있는 암모니아수 또는 염산, 과산화 수소수의 농도는 20-35% 정도인 경우가 많아서 대부분 SC1, SC2는 순수(純水)와 체적비 1:1:5-1:1:7정도로 혼합해서 사용된다. 이런 조건으로 혼합한 액에 동을 담그면 에칭된다.
그러나 전술한 조건의 SC1 또는 SC2로 동의 에칭을 하면 금속 광택을 가지고 있던 표면이 백탁화(白濁化)해서 광택이 없어져 버린다. 또한 초산 또는 열농황산 등 앞서 언급한 여러 가지 화학약품을 써서 동을 에칭해도 표면은 백탁화한다. 이것은 화약용액의 온도가 올라가면 더 현저해진다. 표면이 백탁화하는 이유는 에칭에 의해서 동표면이 거칠어지기 때문이고, 배선으로 사용한 경우는 표면의 거칠음이 크게 되면 막의 두께의 편차 또는 표면 산란의 영향으로 실질적인 저항이 상승하거나 상층 배선과의 컨택 불량이 발생하거나 하는 가능성이 있어서 문제가 된다. 그래서, 되도록 표면이 거칠어지지 않는 조건으로 에칭할 필요가 있다.
또한 동의 에칭 방법으로서 동막을 산화시켜서 그 산화물을 산 등으로 제거하는 방법이 제안되어 있다. 예를 들어서 특개평2-306631호 공보에서는 동막에 산소를 이온 주입한 후에 아닐을 한다. 아니면 산소 프라즈마 처리를 하는 방법으로 산화물을 형성해서 묽은 황산 또는 초산으로 에칭하는 방법이 제안된다. 또한 특개평10-233397호 공보에서는 확산로나 RTA로 또는 오븐 내에 실온 이상의 산소(O2) 또는 오존(O3)분위기에 동막을 담그는 것에 의해서 동산화막을 형성해서 묽은 염산 또는 묽은 황산으로 웨트에칭하거나, 드라이에칭이나 CMP에 의해서 제거하는 방법이 제안된다. 그러나 이들 방법에서도 에칭 후 동의 표면은 거칠어져 버린 것이 많다. 특히 산화막의 두께를 두껍게 하고 온도를 고온으로 하면 할수록 그 경향이 강하다.
본 발명은 이러한 사정에 의해서 이루어진 것으로, 동막을 산화시켜서 그 산화물을 산 또는 알칼리 등으로 제거함으로써 동막의 표면을 에칭하는 방법에서 에칭 처리를 한 후의 동막 표면이 거칠어져 버리는 경우가 적고, 적은 공정으로 단시간에 정밀도 좋게 행할 수 있는 동산화막의 형성 방법, 동막의 에칭방법, 반도체 장치의 제조 방법 및 반도체 장치를 제공한다.
도 1은 본발명의 반도체 장치의 제조공정을 설명하는 반도체 기판의 단면도.
도 2는 본발명의 반도체 장치의 제조공정을 설명하는 반도체 기판의 단면도.
도 3은 본발명의 반도체 장치의 제조공정을 설명하는 반도체 기판의 단면도.
도 4는 본발명의 다층배선이 형성된 반도체기판의 단면도.
도 5는 본발명의 다층배선이 형성된 반도체기판의 단면도.
도 6은 pH를 조정한 SC1에 1분간 담금으로써 표면에 산화막을 형성하고 묽은 염산으로 산화막을 선택적으로 에칭할 때의 동 에칭량을 나타내는 특성도.
도 7은 에칭전의 동 표면과, 본발명의 에칭방법으로 동을 에칭한 때의 표면의 각각에 대한 SEM상을 나타내는 도면.
도 8은 염산과 과산화수소수와의 혼합액 및 암모니아수와 과산화수소수와의 혼합액(pH=10.2)로 동을 에칭한 때의 표면의 각각에 대한 SEM상을 나타내는 도면.
도 9는 본발명의 층간절연막에 형성된 배선홈의 동배선의 표면현상을 설명하는 반도체 기판의 단면도.
도 10은 본발명의 효과를 설명하는 반도체기판의 모식단면도.
도 11은 본발명의 효과를 설명하는 반도체기판의 모식단면도.
도 12는 구리 리세스(recess)시의 암모니아 처리에 있어서의 웨이퍼의 배선저항의 웨이퍼 회전수 의존성을 설명하는 특성도.
도 13은 종래의 매설배선구조를 나타내는 반도체 기판의 단면도.
도 14는 본발명의 반도체기판의 제조 방법을 실시하는 반도체 제조장치의 개략단면도.
도 15는 본발명의 반도체 장치의 제조 방법을 실시하는 반도체 제조장치의 리사이클을 설명하는 개략단면도.
<도면의 주요부분에 대한 부호의 설명>
1,11,12,21,25,29,41,45,51,101 : 층간절연막
2,4,6,13,15,22,24,26,28,30,32,42,46,52,55,102 : 배리어 메탈층
3,7,14,23,27,31,43,47,53,103 : 동막
5 : 동막 표면에 형성된 동산화막
8 : 스토퍼 막
9 : 필러 배선(콘택 배선)
10,20,40,50,100 : 반도체 기판
60 : 챔버
61 : 구리 도금조
62 : CMP장치
63 : CMP후세정장치
64 : 에칭조
65 : 처리조
본 발명은 동배선의 형성에서 pH=8-10으로 조정한 암모니아수와 과산화 수소수의 혼합액(SC1)에 동을 담금으로써 표면에 암모니아 착체를 포함하는 동산화막을 형성하고, 그 후 묽은 염산 등의 산화력이 약한 산 또는 묽은 암모니아수 등의 알칼리로 동산화막을 선택적으로 에칭하는 것에 그 특징이 있다. 또한 에칭을 단시간화하기 위해서 pH=8-10으로 조정된 SC1에 담가서 산화막을 형성한 후, 통상이면 동이 에칭될 pH=10-11으로 조정된 SC1에 담금으로써 막의 두께가 더 두꺼운 암모니아 착체를 포함한 동산화막이 형성되고 이것을 염산, 초산, 묽은 황산, 시안화 수소산 등의 산화력이 약한 산 또는 묽은 암모니아수 등의 알칼리로 동산화막을 선택적으로 에칭한다. 또한 글리신 또는 알라닌과 같은 중성 아미노산의 수용액처럼, 액성은 중성을 나타내지만 동과 착체를 형성해서 용해하는 화학용액이라도 동산화막을 선택적으로 에칭할 수 있다.
이와 같은 산화막 형성 및 에칭 처리에 의해서 지금까지 곤란하였던 동의 표면을 거칠게하지 않는 동의 에칭이 가능하게 되고, 안전하고 값이 싼 약액에 의한 산화 및 에칭이 단시간에 행해질 수 있으며, 그 결과 배선 구조의 표면에 피복되는 배리어 메탈층이 안정되게 형성된다.
즉, 본 발명의 동산화막의 형성 방법은 pH=8-10 또는 pH=9-10으로 조정된 암모니아수와 과산화 수소수의 혼합액을 동막 표면에 접촉시켜서 동의 암모니아 착체를 포함하는 동의 산화막을 형성하는 공정을 구비하는 것을 특징으로 한다. 또한 본발명의 동산화막의 형성 방법은 pH=8~10 또는 pH=9~10으로 조정한 암모니아수와 과산화수소수의 혼합액을 동막 표면에 접촉시켜서 동의 암모니아 착체를 형성한 공정과, 상기 표면에서 산화막이 형성된 동막을 pH=10-11로 조정된 암모니아수와 과산화 수소수의 혼합액 안에 담그는 공정을 구비하는 것을 특징으로 한다. 또한 본 발명의 동산화막의 형성 방법은 과산화 수소수에 의해서 동막 표면에 산화막을 형성하는 공정과, 상기 산화막이 형성된 동막을 pH=10-11로 조정된 암모니아수와 과산화 수소수의 혼합액에 담그어 동의 암모니아착체를 포함하는 동의 산화막을 형성하는 공정을 구비하는 것을 특징으로 한다.
상기 동의 산화막의 형성 방법은 우선 과산화 수소수만 또는 암모니아수를 가해서 pH=8-10 또는 pH=9-10으로 조정한 흔합액에 동막 표면을 접촉시켜 상기 표면에 동산화막을 형성하고, 최종적으로 pH=10-11로 조정한 암모니아수와 과산화 수소수의 혼합액에 담근다면, 그 도중에는 다단계로 나누어 단속적(斷續的)으로 pH를 변화시켜도 되고, 연속적으로 변화시켜도 된다.
본 발명의 동막 에칭 방법은 상기 어느 동산화막의 형성 방법에 의해서 상기 동막 표면에 동의 암모니아 착체를 포함하는 동의 산화막을 형성하는 공정과, 상기 동의 산화막을 선택적으로 상기 동막에서 제거하는 공정을 구비하는 것을 특징으로 한다. 상기 동의 산화막을 산 또는 알칼리에 의해서 제거해도 된다.
본 발명의 반도체 장치의 제조 방법은 반도체기판 위에 형성된 절연막 표면의 배선홈 또는 접속공, 혹은 배선홈 및 접속공에, 배선 또는 접속배선으로 되는 동막을 매설하는 공정과, 상기 동산화막의 형성 방법 중 어느것에 의해 상기 동막 표면에 동의 암모니아착체를 포함하는 동의 산화막을 형성하는 공정과, 상기 동의 산화막을 상기 동막에서 선택적으로 제거하는 공정을 포함한 것을 특징으로 한다.
상기 동의 산화막이 제거된 상기 동막 표면은 상기 배선홈 또는 접속공의 측벽에 가까운 영역일수록 깊게 에칭되어 있도록 해도 좋다. 상기 배선홈 또는 접속공, 혹은 배선홈 및 접속공과 상기 매설된 동막의 사이에는 배리어 메탈층이 개재하도록 하여도 좋다. 상기 동의 산화막을 상기 동막에서 제거한 후에, 상기 동막상에 배리어 메탈층을 형성하는 공정을 더욱 구비해도 된다. 상기 배선홈 또는 접속공, 혹은 배선홈 및 접속공과 상기 매설된 동막의 사이에 개재하고 있는 상기 배리어 메탈층과 상기 동막상에 형성되어 있는 상기 배리어 메탈층과는 다른 재료로 구성되도록 할 수도 있다. 상기 동의 산화막을 제거한 동막 표면을 암모니아수에 담그는 공정을 더욱 구비하도록 할 수도 있다. 상기 반도체 기판을 1000rpm 이상, 1600rpm 이하의 조건으로 회전시킨 상태에서 상기 동막 표면을 암모니아수에 담그도록 해도 된다.
또한, 본 발명의 반도체 장치의 제조 방법은 반도체기판의 위에 있는 절연막에 형성된 배선홈 또는 접속공에 배선용 금속을 퇴적해서 상기 배선홈 또는 접속공에 충전하는 공정과, 상기 배선용 금속을 연마해서 상기 절연막을 노출시키는 공정과, 상기 반도체기판을 세정하는 공정과, 상기 배선홈 또는 접속공에 메워진 상기 배선용 금속표면을 리세스 에칭(recess etching)하는 공정을 구비하고, 상기 연마 공정, 상기 세정 공정, 및 상기 리세스 에칭 공정의 적어도 2 공정에서 사용된 화학용액의 주성분이 동일한 것을 특징으로 한다.
또한 본 발명의 반도체 장치의 제조 방법은 반도체기판의 위에 금속 또는 금속 화합물을 퇴적시키는 공정과, 상기 금속 또는 금속 화합물의 불필요한 부분을에칭제거하는 공정을 구비하고, 상기 금속 또는 금속 화합물을 퇴적시키는 공정은 도금 공정을 포함하며, 상기 도금 공정에서 쓴 도금액은 도금 대상 성분과 염 또는 착체를 형성하는 성분이 상기 에칭제거공정에서 사용하는 화학용액의 주된 성분과동일한 것을 특징으로 한다. 상기 화학용액에 첨가되는 산화제가 과산화 수소 또는 오존이라도 된다. 상기 화학용액의 산성분이 주로 황산 또는 시안화 수소산이라도 된다. 상기 불필요한 부분을 에칭 제거하는 공정의 후의 상기 화학용액중에 포함되어있는 산화제를 제거하는 공정과, 상기 화학용액중 금속 이온 농도를 상기 도금액의 금속 이온 농도와 거의 동일하게 하는 공정과, 상기 산화제가 제거된 화학용액을 도금액으로서 사용하는 공정을 더욱 구비해도 된다.
또, 본발명의 반도체제조장치는, 상기의 반도체 장치의 제조 방법에 사용하는 반도체 제조장치로서, 상기 화학용액중에 포함되어 있는 산화제를 제거하는 수단과, 상기 화학용액 중의 금속이온농도를 상기 도금액 중의 금속이온농도와 거의 동일하게 하는 수단과, 상기 산화제를 제거한 화학용액을 도금액으로서 사용하는 수단을 구비한 것을 특징으로 하고 있다.
본 발명의 반도체 장치는 반도체 기판과, 상기 반도체 기판상에 형성된 절연막 표면의 배선홈 또는 접속공, 혹은 배선홈 및 접속공에 매설된 금속막과 상기 배선홈 또는 접속공, 혹은 배선홈 및 접속공내에서 상기 금속막 표면을 피복하도록 상기 배선홈 또는 접속공에 형성된 배리어 메탈층을 구비하고, 상기 금속막 표면은 상기 배선홈 또는 접속공의 측벽에 가까운 영역일수록 깊이 에칭되어 있는 것을 특징으로 한다. 상기 금속막은 상기 배선홈 또는 접속공에 배리어 메탈을 개재하여매설되도록 해도 된다. 상기 금속막 표면을 피복하도록 형성된 배리어 메탈이 상기 배선홈 또는 접속공에 매설된 구조가 되도 좋겠다. 즉, 동막 등의 금속막 표면은 배선홈의 측벽에 가까울 수록 에칭량이 많아서, 이른바 배선 구석이 둥글어진 단면 형상이 되어 있다.
그래서 그 동막 상에 형성되어 있는 배리어 메탈층은 배선홈의 측벽에 가까울수록 막이 두껍게 되어 있다. 이런 형상은 본 발명을 실시하는 경우에는 장점이 되는 경우가 많다. 예를 들어서 컨택 배선을 형성하기 위해서 접속공을 배리어 메탈층 상에 형성하는 접속공이 형성하는 에칭 영역이 위치 맞춤의 엇갈림에 의해서 층간 절연막으로 그 일부가 들어가는 경우가 있다. 이런 상태에서 하층 배선의 배리어 메탈층을 피복하는 층간 절연막을 에칭하면 실리콘 산화막 등의 층간 절연막의 에칭 레이트는 동막 등의 금속막의 에칭 레이트보다 크기 때문에 층간 절연막의 에칭이 더 진행해서 이 층간 절연막으로 들어간 에칭 영역 부분이 크게 에칭된다. 배선 구석이 둥글어진 경우는, 배선홈의 깊은 부분의 지름이 표면이 평탄한 경우의 배선구의 깊은 부분의 지름보다 크게 되어 있다. 그래서 이 부분의 애스펙트비는 적어서, 배리어 메탈층을 퇴적시켜서 시드(seed) 동막을 퇴적시키는 것을 쉽게 할 수 있다. 더구나 접속공을 형성하는 것은 배리어 메탈층을 메운 경우에 제한되지 않는다.
이하 도면을 참조하면서 발명의 실시 형태를 설명한다.
본 발명은, 예를 들어서, 반도체 장치의 다층배선구조에 대한 필러 프로세스(pillar process), 싱글 다마신(single damasine)구조, 듀얼 다마신(dualdamasine)구조에 적용된다.
(1) 필러 프로세스에 대해서
도1은 다층배선이 형성된 반도체 기판의 단면도다. 이 프로세스에 의해서 형성된 필러 배선(컨택(contact) 배선이라고도 한다)은 하층 배선과 상층배선을 접속하는 배선이다. 도1에서 도시된 것처럼, 층간 절연막에 매설된 하층 배선을 형성한다. 집적회로 등의 반도체 소자가 형성된 실리콘 등의 반도체 기판(10)에 실리콘 산화막 등으로 된 층간 절연막(1)이 형성되고, 이 표면에 배선홈이 형성되어 있다. 이 배선구의 측벽에서는 TaN, WN, TiN등의 도전성 질화물 등의 배리어 메탈층(2)가 형성되고 동막(3) 또는 동을 주성분으로 하는 합금막이 그 속에 매설된다. 그 때 배리어 메탈층(2)는 배선홈 안에만 존재하고 층간 절연막(1)의 표면에서는 형성되어 있지 않다(도1(a)). 배리어 메탈층을 층간 절연막의 배선홈을 넘어서 표면위까지 형성시켜 두는 것도 가능하다. 다음에 동막(3)의 표면을 에칭에 의해 층간 절연막(1)의 표면보다 후퇴시킨다(도1(c)).
그리고 배선홈의 상부에서는 스퍼터링(sputtering)이나 CVD(Chemical Vapor Deposition; 화학적 기상 성장법)등의 방법에 의해 배리어 메탈을 퇴적시키고, 이 배리어 메탈을 CMP(Chemical Mechanical Polishing; 화학적 기계 연마법)에 의해서 연마해서 배선홈의 상부에 배리어 메탈(4)를 메위 넣는다. 배리어 메탈층(4)의 재료는 배리어 메탈층(2)의 재료와 같은 것도 좋고 다른 것도 좋다(도1(d)). 다음에 텅스텐등의 배리어 메탈층(6), 알루미늄막(7) 및 필요에 따라서 도전성 에칭 스토퍼(8)을 순차적으로 적층하고(도2(a)) 이들을 패터닝 해서 필러 배선(9)를 형성한다(도2(b)). 다음에 필러 배선(9)를 피복하도록 층간 절연막(1)의 위에 실리콘 산화막등의 층간 절연막(11)을 형성한다(도3(a)). 이 층간 절연막(11) 표면을 CMP법에 의해서 연마해서 필러 배선(9)를 노출시킨다. 다음에 층간 절연막(11)의 위에 상층의 층간 절연막(12)을 퇴적시켜서 이 층간 절연막(12)에 상층 배선을 매설한다. 상층 배선은 배선홈 안에 형성된 배리어 메탈층(13)과 배선홈에 매설된 동막(14)와 이 동막(14)의 표면을 피복하는 배리어 메탈(15)에 의해서 구성시킨다(도3(b)). 이 필러 배선(9)는 하층배선과 상층 배선을 전기적으로 접속한다. 본 발명은 이런 필러 프로세스에서 배리어 메탈(4, 15)의 형성에 적용된다. 즉, 예를 들어서 배리어 메탈층(4)를 형성하는 방법(도1 참조)에서, 절연막(1)에 메워져서 형성된 동막(3)의 노출된 표면을 산화해서 동산화막(5)를 형성한다(도1(b)). 그리고, 형성된 동산화막(5)을 에칭 제거해서 거칠은 곳이 없는(백탁화하지 않는) 표면을 형성하고, 이 표면에 배리어 메탈층(4)를 형성한다(도1(c)).
(2) 싱글 다마신에 대해서
도4는 다층 배선이 형성된 반도체 기판의 단면도다. 반도체 기판(20)의 위에서는 실리콘 산화막등의 층간 절연막(21, 25, 29)가 순차적으로 적층형성된다. 각 층간 절연막(21, 25, 29)에는 배선홈, 접속공이 형성되고 이들 배선홈과 접속공 안에 하층 배선, 컨택 배선, 상층 배선이 각각 형성된다. 어느 것이나 층간 절연막에 배선홈 또는 접속공을 형성한 다음에 이들의 내부 및 층간 절연막 표면에 배리어 메탈층을 형성하고, 이 배리어 메탈층 위에 동 또는 동을 주성분으로 하는 합금막을 퇴적시켜서 이 합금막을 CMP등의 방법에 의해 연마해서 표면을 평탄화하며,배선홈 또는 접속공에 배리어 메탈층에 포함된 동막을 메운다. 그 후, 본 발명의 방법에 따라서 동막의 표면을 산화해서 형성된 동산화막을 에칭 제거해서 거칠은 곳이 없는(백탁화하지 않는) 표면을 형성하고 이 표면에 배리어 메탈층을 형성한다. 즉, 본 발명은 반도체 장치의 다층 배선 구조에서 배리어 메탈층(24, 28, 32)의 형성에 적용된다.
층간 절연막(21)에 메워지는 하층 배선은 배선홈의 측벽에 형성된 배리어 메탈층(22)와 배선홈에 메워져서 배리어 메탈층(22)에 싸인 동막(23)과 동막(23)의 표면을 피복하는 배리어 메탈층(24)로 구성된다. 하층 배선에 전기적으로 접속되어 층간절연막(25)에 메워진 컨택 배선은 배선홈의 측벽에 형성된 배리어 메탈(26)과, 배선홈에 메워져서 배리어 메탈층(26)에 싸인 동막(27)과 동막(27)의 표면을 피복하는 배리어 메탈층(28)로 구성된다. 컨택 배선에 전기적으로 접속되고 층간 절연막(29)에 메워진 상층 배선은, 배선홈의 측벽에 형성된 배리어 메탈층(30)과 배선홈에 메워지고 배리어 메탈충(30)으로 싸인 동막(31)과 동막(31)의 표면을 피복하는 배리어 메탈층(32)로 구성된다.
하층 배선의 동막(23) 표면에서는 배리어 메탈층(24)가 형성되기 때문에 배선 상부로부터의 동의 확산을 억제할 수 있다. 또한 표면이 거칠어지지 않기 때문에 표면 산란 등의 영향이 적고 실제 저항의 상승이 적다. 또한 컨택을 형성하고 나서 전하가 집중하는 것을 억제할 수 있기 때문에 일렉트로 마이그레이션(electro migration)이 일어나기 어렵다고 하는 효과도 있다.
(3) 듀얼 다마신에 대해서
도5는 다층 배선이 형성된 반도체 기판의 단면도다. 반도체 기판(40)의 위에서는 실리콘 산화막등의 층간 절연막(41, 45)가 순차적으로 적층형성된다. 각 층간 절연막(41, 45)에서는 배선홈, 접속공이 형성되고 그 배선홈이나 접속공 안에 하층 배선, 접속공 및 상층 배선이 각각 형성된다. 어느 것이나 싱글 다마신의 경우와 마찬가지로, 층간 절연막에 배선홈 또는 접속공을 형성한 다음에 이들의 내부 및 층간 절연막 표면에 배리어 메탈층을 형성하고, 이 배리어 메탈층 위에 동 또는 동을 주성분으로 하는 합금막을 퇴적시켜서, 이 합금막을 CMP등의 방법에 의해 연마하고 표면을 평탄화해서 배선홈 또는 접속공에 배리어 메탈층에 싸인 동막을 메운다. 그 후, 본 발명의 방법에 따라서 동막의 표면을 산화하고 형성된 동산화막을 에칭 제거해서 거칠은 곳이 없는(백탁화하지 않는) 표면을 형성하고 이 표면에 배리어 메탈층을 형성한다. 즉 본 발명은 반도체 장치의 다층 배선 구성에서 배리어 메탈층(44, 48)의 형성에 적용된다.
층간 절연막(41)에 메워진 하층 배선은 배선홈의 측벽에 형성된 배리어 메탈층(42)와, 배선홈에 메워지고 배리어 메탈층(42)에 싸인 동막(43)과, 동막(43)의 표면을 피복하는 배리어 메탈층(44)로 구성된다.
하층 배선에 컨택 배선을 개재시켜서 전기적으로 접속되고, 층간절연막(45)에 메워진 상층 배선은 배선홈 및, 이 배선홈과 연속적으로 형성된 접속공의 측벽에 형성된 배리어 메탈층(46)과, 배선홈 및 접속공에 메워져서 배리어 메탈층(46)에 싸인 동막(47)과, 동막(47)의 표면을 피복하는 배리어 메탈층(48)로 구성된다. 본 발명을 적용하면 싱글 다마신과 비슷한 효과를 얻을 수 있다.
이상, 반도체 장치의 다층 배선 구성 형성에 적용된 본 발명의 실시예를 이하에 설명한다.
우선, 도6부터 도8을 참조하면서 제1실시예를 설명한다.
본 발명의 특징은 표면을 거칠게 하지 않고 동막을 에칭하는 방법을 발견한 것이다. 바꿔 말하면, 동막 표면에 암모니아 착체를 포함한 산화막을 형성하여 그 산화막을 에칭 제거하는 방법이다. 구체적으로는, 암모니아수와 과산화 수소수의 혼합액을 pH=8-10 또는 9-10의 사이로 조정함으로써 동을 에칭하지 않고서 동막 표면에 비교적 두꺼운 산화막을 형성하고, 이 산화막을 묽은 염산 등의 산화력이 없는 산 또는 묽은 암모니아수 등의 알칼리로 에칭 제거하는 방법이다. 전술한 대로 통상의 암모니아수와 과산화 수소수의 혼합액(SC1)은 동을 에칭하고, 이 때 pH는 10.5부터 11정도다. 발명자의 실험에 의해서, pH가 10이하의 경우는 표면에 산화막이 형성되고, 10을 넘으면 동이 에칭된다고 하는 특성이 있다는 것을 알게되었다.
그래서 pH를 조정한 SC1에 동막을 1분간 담금으로써 표면에 산화막을 형성하고, 묽은 염산으로 산화막을 선택적으로 에칭할 때의 동의 에칭량을 도6에 나타낸다. 도6은 세로축이 에칭량(nm)을 표현하고 가로축이 pH를 표현한다. 도6에 나타낸것처럼, 대로 약 18%의 과산화 수소수에 담글 경우도 동막 표면에 산화막이 형성되지만 그 때의 에칭량은 약 4 nm였다. 그러나 암모니아수를 더해서 pH=7로 중화될 때는 거의 산화하지 않았다. 더욱 암모니아수를 더하여 pH가 8을 넘을 무렵부터 에칭량이 증가해서 pH=10 정도가 되면 11-12nm가 되었다. 또 pH가 10을 넘으면심청색의 암모니아 착 이온이 생성되어 용해했다. 한편, 도7(a)는 처리 전의 동표면, (b)는 pH가 9.5인 암모니아수와 과산화 수소수의 혼합액으로 1분간 산화하고 나서 염산으로 산화막을 에칭한 후의 동 표면, 도8(a)는 pH가 10.2인 암모니아수와 과산화 수소수의 혼합액으로 에칭된 동 표면 및 참고로 도8(b)는 염산과 과산화 수소수의 혼합액(80℃)으로 동을 에칭할 때의 표면 각각의 SEM 화상을 나타낸다. 이들 도면으로부터, pH를 조정한 암모니아수와 과산화 수소수의 혼합액을 사용함으로써 동 표면을 거칠게 하지 않고 에칭할 수 있음을 알 수 있다.
리소그래피(lithography)할 때의 패턴의 위치 맞춤을 확실히 실행하기 위해서는 30-50nm 에칭하는 것이 바람직하고 에칭 시간도 되도록 적은 것이 바람직하다. 비교적 두껍게 산화하는 것이 가능하다고 생각되는 과산화 수소수만 써서 처리해도 50nm 에칭하는데 12-13분 처리시간이 필요한다. 그래서 pH=8-10, 바람직하게는 pH=9-10의 용액으로 처리하는 것이 좋다. 특히 pH=10 근방의 용액을 사용함으로써 약 4분의 처리로 50nm의 에칭이 가능하다.
그러나 단지 pH를 조정하면 되는 것이 아니다. 즉, 도6에서 도시한 것처럼 예를 들어서 과산화 수소수와 KOH의 혼합 또는 과산화 수소수와 콜린의 흔합에 의해서 pH를 9∼10.5로 조정한 용액에 동을 담그어 거의 산화되지 않는다. 즉, 암모니아를 쓰는 것이 중요하다.
다음에 제2의 실시예를 설명한다.
제1의 실시예에서도 언급한 것처럼 동의 에칭량으로서는 30nm-50nm가 바람직하다. 그러나 pH를 10으로 조정한 SC1에 동을 담그어 1분에 12nm 밖에 에칭할 수없다. 그래서 이 실시예에서는 더욱 에칭량을 늘리면서 표면이 거칠어지지 않는 방법을 설명한다. 이 방법은 일단 과산화 수소수만으로 된 용액 또는 pH=8∼10의 SC1에 담그어 동막 표면에 산화막을 형성하고, 계속해서 이 동막을 pH=10-11의 SC1에 담그는 방법이다. pH=10-11라는 것은 통상이라면 에칭되는 조건임에도 불구하고, 미리 동막 표면에 산화막을 형성하는 것에 의해서 더 두꺼운 산화막이 형성될 수 있다.
예를 들어서 과산화 수소수(35%): 암모니아수(35%): 순수= 10:3:100의 혼합비로 혼합하면 pH=10가 되고, 이 용액에 동막을 30 초간 담근 후, 계속해서 조성비를 1:1:10(pH=10.5)으로 바꾼 용액에 1분 30초간 담그어 두꺼운 산화막을 동막상에 형성하고, 다음에 묽은 염산에 의해서 암모니아 착체를 포함하는 산화막만을 에칭하면, 동의 에칭량은 50nm가 된다. 이것은 제1 실시예에서 사용된 용액에의 처리 시간의 합계인 2분간 담근 경우의 약 2배의 에칭량이 되기 때문에 처리의 단시간화를 충분히 도모할 수 있다.
다음에 도9와 도10을 참조해서 제3의 실시예를 설명한다.
이 실시예에서는 예를 들어서 도1의 매립 동배선 또한 도3 내지 도5에 도시되어 있는 하층 배선을 대상으로 하여 실제의 동 배선의 에칭을 한다. pH=10으로 조절된 SC1(과산화 수소수: 암모니아수: 순수=10:3:100)에 1분간 담근 다음에 20% 염산을 50배 희석한 묽은 염산으로 표면 산화막을 제거하는 것을 3번 반복해서 동을 약 35nm∼40nm 에칭한 0.25um 라인 간 배선의 단면도를 도9에 도시한다. 도9에서는 반도체 기판(50) 위에 형성된 층간 절연막(51)이 형성되어 있고 이 층간 절연막(51)에서는 배리어 메탈층(52)가 그 측벽에 퇴적된 배선홈(54)가 형성되어 있다. 동막(53)은 이 배선홈(54) 안에 메워져 있다. 이런 구조을 가지고 있는 동배선에 대하여 상기한 대로 산화막의 형성 및 에칭 처리를 해서 거칠음이 없는 동막 표면을 형성한다. 그 후 거칠음이 없는 표면 상에 제2 배리어 메탈로서 TaN 또는 WN을 스퍼터링 또는 CVD등의 방법에 의해서 퇴적시켜 CMP처리를 하는 것에 의해서 배리어 메탈층(55)가 형성된다.
도9에 도시한 것처럼 동막(53)을 에칭하여 형성된 거칠음이 없는 표면은 배선홈(54)의 측벽에 가까울수록 에칭된 양이 많고, 바꿔 말하면 배선 구석이 둥글어진 단면 형상으로 되고 있다. 그래서 동막(53) 위에 형성되어 있는 배리어 메탈층(55)는 배선홈(54)의 측벽에 가까울 수록 막이 두껍게 되어 있다. 그런 형상은 본 발명을 실시하는 경우는 장점으로 되는 것이 많다. 즉, 도10은 이 장점을 설명하는 모식 단면도이다. 도10(a)는 도9에 도시한 배선 구석이 둥글어진 상태의 동배선을 나타내고, 도10(b)는 동배선을 피복한 배리어 메탈층이 거의 똑같이 동배선 표면이 단부까지 거의 평탄하게 형성된 상태의 동배선을 가리키고 있다. 상층배선을 하층배선에 접속한 컨택 배선을 형성하기 위해서 하층 배선상에 퇴적된 층간 절연막에 접속공(비아)를 형성할 필요가 있다. 도면에서 나타낸 것처럼 컨택 배선을 형성하기 위해서 접속공을 동배선의 상면에 형성된 배리어 메탈층 상에 형성하면 접속공을 형성하는 에칭 영역이 패턴의 위치 맞춤의 엇갈림에 의해서 층간 절연막에 그 일부가 들어가는 것이 있다. 이런 상태에서 하층 배선의 배리어 메탈층을 피복하는 층간 절연막을 에칭하면 층간 절연막(실리콘 산화막)의 에칭 레이트는 동막의 에칭 레이트보다 크기 때문에 층간 절연막의 에칭이 더욱 진행해서 층간 절연막이 크게 에칭되므로, 도10(a), 도10(b)에 파선으로 도시한 것처럼 개구가 형성된다.
도10(a)는 접속공의 깊은 부분의 지름이 a고 깊이가 b다. 도10(b)는 깊은 부분의 지름이 a'고 깊이가 b'다. 에칭 레이트는 재료에 의해서 정해지기 때문에 b'=b다. 도10(a)의 배선의 구석이 둥글어진 경우는 깊은 부분의 지름이 도10(b)의 표면이 평탄한 경우의 지름보다 크게 되어 있다(a>a'). 바꿔 말하면 도10(b)의 깊은 부분은 포켓과 같은 형상이 된다. 그래서 도10(b)의 깊은 부분의 애스펙트비(b'/a')는 도10(a)의 깊은 부분의 애스펙트비(b/a)보다 더 크다. 그래서 도10(b)의 접속공에 배리어 메탈층을 퇴적시키는 경우, 접속공에 동을 매설하는 방법으로서 도금법을 사용하면 시드(seed)동막을 형성하는 것이 곤란하다. 그것에 비해서, 도10(a)의 접속공에 배리어 메탈층을 퇴적시켜서 시드동막을 퇴적시키는 것은 용이하게 할 수 있다.
물론 이것은 동에 한정되는 것이 아니라 반도체 장치의 모든 배선 또는 컨택의 금속막에도 적용할 수 있고, 금속막 상에 배리어 메탈이 메워지지 않고 전면에 배리어 메탈층이 형성되는 경우 또는 직접 층간 절연막이 퇴적되는 경우에도 적용할 수 있다.
다음에 제4의 실시예를 설명한다.
pH=10으로 조정된 SC1(과산화 수소수: 암모니아수: 순수= 10:3:100)에 30초간 담근 다음에 pH=10.5(혼합비1:1:10)의 SC1에 1분 30초 담그어 그 표면을 산화시킨 동배선을 35% 암모니아수를 순수로 10분의 3으로 희석한 묽은 암모니아수로 표면 산화막을 제거함으로써 약 50nm의 에칭이 가능한다. 이 후, 제3의 실시예와 같이 상층에 제2의 배리어 메탈층으로서 TaN이나 WN을 스퍼터링에 의해서 퇴적시키고, CMP에 의해서 층간 절연막상에 있는 TaN 또한 WN를 연마하면 도3에 나타난 배선구조를 형성할 수 있다.
다음에 도11을 참조하면서 제5의 실시예를 설명한다.
이 실시예에서는 본 발명을 적용한 동배선의 형성 공정을 설명한다. 도11은 동배선의 형성 공정을 설명하는 프로세스도이다. 도면에 나타난 것처럼 동배선의 형성 프로세스는 우선 ① 층간 절연막에 배선홈을 형성한다. ② 배선홈의 저면 및 측면에 TaN, WN, TiN등의 도전성 질화물로 된 배리어 메탈층을 스퍼터링, CVD등에 의해서 퇴적시킨다. 다음에 ③ Cu를 스퍼터링, 도금, CVD등에 의해서 배선홈에 메워지도록 퇴적시킨다. 다음에 ④ Cu만 혹은 Cu 및 배리어 메탈층을 CMP에 의해서 연마하여 층간 절연막에 매설된 Cu 배선을 형성한다. 그 다음에 ⑤ CMP 후의 웨이퍼를 세정한다. 그 후에 필요에 따라서 ⑥ 베벨, 이면(裏面) Cu 에칭 및 세정을 한다. 그리고 마지막으로 ⑦ 본 발명의 Cu 리세스 처리를 행하는 프로세스이다.
본 발명의 화학용액은 Cu 표면에 산화막을 형성함으로써 Cu 표면을 보호하면서 연마하는 것이 가능하기 때문에 Cu-CMP의 슬러리(slurry)로서도 쓸 수 있다. 또한 통상 CMP 한 후에는 동일한 제조 장치 또는 다른 장치에서 롤 스펀지 또는 펜슬 스펀지 등의 물리적 세정을 하고 있지만, 이 때 사용된 화학용액이 알칼리성인 경우는 파티클의 세정 효과가 크다는 것이 잘 알려져 있다. 본 발명의 화학용액도pH가 알칼리 쪽이기 때문에, CMP후 연마제에 포함되는 입자(알루미나 또는 산화 실리콘 등)의 나머지를 제거하기 위해서 세정할 때 사용해도 효과가 있다.
또한 스퍼터링 또는 CVD법을 사용하면 웨이퍼의 베벨부분이나 이면에도 Cu가 퇴적된다. 스퍼터링 또는 CVD법에 의해서 퇴적된 Cu를 시드로서 도금법으로 퇴적시키는 경우, 베벨부에 퇴적된 Cu는 전극으로서 사용되지만 도금 후는 베벨부에 퇴적된 Cu는 필요가 없어진다. 웨이퍼의 베벨부 또는 이면은 반도체 장치를 제조하는 경우 여러 장치가 반송하기 위해 또는 웨이퍼를 잡기 위해서 접촉하는 부분이다. 그런 부분에 Cu 오염이 있는 경우에는 제조 장치를 거쳐 다른 웨이퍼도 오염되어 버릴 가능성이 있다. 그래서 Cu-CMP 한 후에 웨이퍼베벨 또는 웨이퍼 이면에 붙어 있는 Cu를 에칭, 세정할 필요가 있다. 이것은 CMP하기 전에 해도 되지만 CMP를 할 때 다시 베벨 또는 이면이 Cu에 의해서 오염되어 버리기 때문에 CMP한 후에 행하는 것이 가 바람직하다. 이면과 베벨부를 동시에 에칭 세정하기 위해서 회전식의 매엽장치(枚葉裝置 : 1매씩 웨이퍼를 처리하는 장치)에서 웨이퍼를 회전시키면서 이면측으로부터 염산과 과산화 수소수의 혼합액, 초산, 열농황산, 인산과 같이 산화력이 있는 산등 Cu를 용해시킬 수 있는 화학용액을 배출하여 처리하면 된다. 그러나 이런 방법으로 에칭하면, 처리 후에 웨이퍼 표면의 디바이스 부분에 있는 Cu가 웨이퍼 에지의 부근만 산화해 버린다고 하는 문제가 있다. 이것은 화학용액중에서 기화하거나 아니면 에칭하는 도중에 발생하는 HCl, NOx, SOx 등 가스가 Cu 표면에 잔류함으로써 산화를 촉진하기 때문이라고 생각된다.
그런 산화막을 제거하기 위해서 염산 또는 묽은 황산 등의 산화력이 약한 산으로 처리를 하지만 이 것에 의해서 산화된 웨이퍼 에지의 근처만 Cu 막의 두께가 얇아져 버린다고 하는 문제가 있다. 이 문제를 피하기 위해서 웨이퍼를 회전시키면서 웨이퍼 표면측으로부터 순수를 흘리면서 베벨부에만 화학용액을 배출하는 노즐을 설치해서 베벨부를 처리하고 동시에 이면측에서부터도 화학용액을 배출함으로써 이면을 처리하는 방법이 채용된 경우도 있다. 그러나 이 방법은 제조장치의 측면에서는 전용 노즐을 설치해야 하기 때문에 제조 장치의 구조가 복잡하게 되고 장치의 가격도 비싸진다는 문제가 있고, 더구나 프로세스의 측면에서도 표면측으로부터 순수를 흘려야만 하기 때문에 화학용액을 회수, 순환하여 에칭액으로서 재사용할 수 없어서 화학용액 사용량이 증가한다고 하는 문제가 있다.
그러나 본 발명의 방법에 의해서 CMP후의 Cu표면에 미리 두꺼운 산화막을 형성해 두면 이면으로부터의 화학용액 처리만으로도 상기의 문제는 일어나지 않는다. 그래서 Cu 배선을 형성하는 경우에 도11의 Cu-CMP공정(④)부터 Cu리세스 공정(⑦)까지의 전공정에서 같은 화학용액을 쓸 수 있어서 전공정을 동일 장치 안에서 처리할 수가 있다.
같은 화학용액을 쓸 수 있다는 것은 반도체 장치를 제조할 때 구조를 간략화 할 수 있는 장점이 있다는 뜻이고 동일 제조 장치 안에서 처리를 연속적으로 할 수 있다는 것은 각 공정마다 하나하나 건조시킬 필요가 없기 때문에 스루풋 향상이라는 장점이 있다는 뜻이다. 예를 들어서 도14는 상기 동일한 챔버 안에서 공정이 수행되는 반도체 제조장치의 개략 단면도이고 도11에 도시한 프로세스를 써서 동배선의 형성공정을 설명한다. 우선 ① 층간 절연막에 배선홈을 형성한다. 다음에② 배선홈의 저면 및 측면에 배리어 메탈층을 퇴적시킨다. 다음에 ③ Cu를 도금에 의해서 배선홈에 메워질 정도로 퇴적시킨다. 이 공정은 Cu 도금조(61) 안에서 실시한다. 다음에 ④ Cu만 또는 Cu 및 배리어 메탈층을 CMP장치(62) 안에 CMP법에 의해 연마해서 층간 절연막에 매립 Cu 배선을 형성한다. 이 공정은 CMP장치(62)에서 행한다. 다음에 ⑤ CMP후의 웨이퍼 세정을 CMP후세정장치(63) 안에서 행한다. 그 후 ⑥ 베벨 이면 Cu에칭 및 세정을 행한다. 이 공정은 에칭조(64)에서 행한다. 그리고 ⑦ Cu 리세스 처리를 에칭조(64)에서 행한다. 이들 Cu 도금조(61), CMP장치(62), CMP후세정장치(63), 에칭조(64), 및 처리조(65)는 하나의 챔버(60)에 배치되어 이 동배선의 형성공정을 실시할 수 있다.
이 챔버(60)에서는 각 내부 장치 안에서 Cu도금조(61) 및 에칭조(64)에서 나온 배출액을 처리조(65)에 모아서 동농도를 감시하고, 오존 등의 산화제를 제거해서 황산 농도의 조절을 하여 그 배출액을 도금조(61)로 되돌린다. 이렇게 본 발명에 관한 반도체 제조 장치에서는 자원의 재사용이 가능하다.
도15의 반도체 제조 장치의 개략 단면도에 도시된 것처럼 도14의 반도체 제조 장치는 도금조(61), 에칭조(64) 및 처리조(65)를 구비한다. 처리조(65)는 농도 조절부와 도금액을 조정하는 도금액부로 되고, 에칭조(64)로부터 나온 배출액을 순수나 염·착체를 형성하는 성분 등을 농도 조절부에 공급하면서 조정하고, 조정한 액을 도금액부에 공급하여 도금액을 형성한다. 그리고 이것을 도금조(도금 챔버)(61)에 공급한다. 에칭 챔버(64)에서 나온 배출액이 도금 챔버(61)에서 나온 사용후의 도금액에 대해서 소량인 경우는 에칭 챔버(64)에서 나온 배출액만을 조정하고, 사용후의 도금액은 직접 도금액부에 회수해도 된다.
도금 처리를 동일 장치내에서 조합·수행하는 경우는 사용하는 도금액이 황산동 수용액이면 황산, 시안화 동수용액이면 시안화 수소산과 같이, 동이나 산화동을 에칭한 후의 용액이 도금액과 같은 성분이 되는 것이 좋다. 이것은 에칭 액과 사용후의 도금액중에 포함되는 성분이 거의 같기 때문에 동시에 배출액 처리를 할 수 있다는 장점이 있기 때문이다. 또한 에칭 후의 화학용액을 써서 다시 도금함으로써, 동의 이용 효율이 아주 큰 프로세스를 구축할 수 있다.
다만, 묽은 황산 또는 시안화 수소산처럼 산화력이 약한 산만으로는 금속인 동을 에칭하는 것이 곤란하다. 그래서 산화력을 부여하기 위한 산화제로서 반응후 또는 분해후에 물 또는 산소가 되는 과산화 수소 또는 오존을 사용하는 것이 좋다. 예를 들어서 도금액에 10% 황산동 수용액을 사용하는 경우는 10% 황산(+과산화 수소 또는 오존)으로 동 또는 동산화물을 에칭하고, 에칭액중의 동 농도를 이온 농도 또는 중량, 흡광도 등으로 인-라인 모니터해서 10%를 넘을 정도가 될 때까지 회수, 순환해서 사용한다. 물론 도금액과 다른 농도의 황산을 사용해도 되고 순환시키지 않아도 된다. 그런데, 동농도만을 진하게 하는 것은 어렵기 때문에 동농도가 황산의 농도 이상이 되도록 하는 것이 바람직하다. 최종적으로는 에칭액중의 과산화 수소 또는 오존을 활성탄 필터 또는 UV 램프 조사 등에 의해서 완전히 분해시키고, 동농도 또는 황산농도를 모니터하면서 황산 또는 순수를 가한다든지, 가열 처리 또는 역삼투막 같은 반투막을 사용한 처리 등으로 농축한다든지 함으로써 목적하는 10% 황산동 수용액을 만든다. 그 후 도금에 필요한 첨가제 등을 첨가해서 도금에사용한다. 이 때, 사용후의 도금액도 동시에 농도 조정해도 되고, 농도를 조정한 액을 도금액에 소량씩 첨가해도 된다. 물론 농도 모니터 또는 산화제 제거 메카니즘, 화학용액 농축 메카니즘은 상술한 것에 한하지 않고 무엇을 사용해도 된다.
이 에칭 후의 용액을 도금액으로 재이용하는 프로세스 및 장치는 동에 제한되지 않고, 도금할 수 있는 Au, Ag, Ti등의 금속을 비롯하여 모든 물질에 적용할 수 있다.
다음에 도12를 참조해서 제6의 실시예를 설명한다.
도12는 Cu 리세스 시, 암모니아 처리에 있어서의 웨이퍼 배선 저항의 웨이퍼 회전수 의존성을 설명하는 특성도이다. 이 실시예에서는 Cu 리세스 공정에 있어서, 회전식 매엽식 장치를 사용해서 (1)·NH4OH:H2O2:DIW(30:100:1000), 60초, 1000rpm, (2)·NH4OH:H2O2:DIW(100:100:100), 60초, 1000rpm, (3)·HCl(30:1000), 5초 1000rpm으로 처리를 하면 약 50 nm 정도 Cu 리세스 에칭을 할 수 있다. 그러나 연산 처리가 종료한 Cu 표면은 산화가 빠르다. Cu 표면이 산화되면 배선으로 사용할 수 있는 실효적인 Cu가 감소하고 배선 단면적도 저하하므로 배선 저항이 상승하는 문제가 있다. 또한 Cu 표면과 상부 배리어 메탈의 사이에 Cu 산화막이 형성되면 디바이스적 측면에서 상부 비아와의 컨택 저항이 상승한다든지, 용량이 있으므로 신호 지연의 원인이 된다든지 하는 가능성이 있다. 또한 프로세스적으로도 상부 배리어 메탈을 형성하는 경우 리세스 처리 후의 시간을 관리해서 신속히 상부 배리어 메탈을 퇴적해야만 한다든지, CMP를 할 때 배리어 메탈이 떨어질 가능성이 있다고하는 문제가 있다.
그러나 염산 처리한 후에 암모니아수에 의한 처리를 하면 산화가 억제된다는 것을 알게 되었다. 그러나, 암모니아수는 Cu를 에칭해 버리므로 과도한 처리는 Cu표면을 거칠게 하는 원인이 된다. 암모니아수에 의한 Cu 에칭에 회전식 매엽식 장치를 사용하면 회전수에 의존한 에칭 특성을 나타낸다는 것을 알게되었다. 도12는 8 인치의 실리콘 웨이퍼 상에 폭 0.35um Cu배선(배선 저항 약 342mΩ)을 웨이퍼 면내에 형성된 19 칩에 형성한 후에 Cu를 3.5%암모니아수로 10분간 에칭을 한 후의 배선 저항(Ω)을 웨이퍼 회전수를 파라미터로서 도시한 것이다. 배선 Cu가 에칭된 단면적이 작아지면 저항은 상승한다. 3×104mΩ이라고 하는 것은 Cu가 완전히 에칭된것을 나타낸다. 이 때, 웨이퍼 면 내에서 에칭의 균일성이 나쁘면 저항상승분의 편차가 커지고, 균일성이 좋으면 편차가 작다. 1000rpm이상이 되면 편차가 작아지고, 1475rpm부근에서 최소치를 나타내며, 1600rpm에서 대체로 1000rpm과 동등한 편차를 나타낸다는 것을 알게되었다.
또한 2000rpm에서도 에칭했지만, 이 경우에는 두께 400nm의 동이 완전히 에칭되어 버렸다. 표면만 처리를 하고 싶기 때문에 이처럼 에칭 레이트가 빠른 조건에서는 처리하는 것이 바람직하지 않다. 1600rpm보다 회전수를 상승시키면 에칭 레이트도 상승할 것이 예상되므로, 처리 조건으로서는 1600rpm 이하로 하는 것이 좋다. 따라서, 산화 억제를 위한 암모니아 처리는 1000rpm이상 1600rpm이하의 범위로 하는 것이 바람직하다.
상기 리세스 프로세스 후에 실제로 암모니아 처리를 했더니 크린 룸 분위기에서 처리한 후 24시간 보관한 후의 Cu표면은 염산 처리한 것이 다갈색으로 산화되어 버린데 대하여, 암모니아 처리한 것은 처리 전과 동등한 레벨의 금색 광택을 가지고 있었다. 처리 조건은 (1)·NH4OH : H2O2 : DIW(30:100:1000), 60초, 1000rpm, (2)·NH4OH : H2O2 : DIW(100:100:100), 60초 1000rpm, (3)·HCl (30:1000), 5초, 1000rpm, (4)·NH4OH : DIW(30:1000), 5초, 1475rpm로 하였다.
본 발명은 이상의 구성에 의해서 지금까지 곤란하였던 표면을 거칠게하지 않는 동의 에칭이 가능하게 되고, 안전하고 값이 싼 화학용액에 의한 산화 및 에칭이 단시간에 행해질 수 있으며, 그 결과 배선 구조의 표면에 피복되는 배리어 메탈층이 안정되게 형성된다.

Claims (23)

  1. pH = 8∼10 으로 조정한 암모니아수와 과산화 수소수의 혼합액을 동막 표면에 접촉시켜서 암모니아 착체를 포함한 동의 산화막을 형성하는 공정을 구비하는 것을 특징으로 하는 동산화막의 형성 방법.
  2. 제1항에 있어서, 상기 표면에 상기 동산화막이 형성된 상기 동막을 pH=10~11 로 조정한 암모니아수와 과산화 수소수의 혼합액에 노출시키는 공정을 더 구비하는 것을 특징으로 하는 동산화막의 형성 방법.
  3. 과산화 수소수를 이용하여 동막 표면에 산화막을 형성하는 공정과,
    상기 산화막이 형성된 동막을 pH=10~11로 조절된 암모니아수와 과산화 수소수의 혼합액에 두어 동의 암모니아 착체를 포함한 동의 산화막을 형성하는 공정을 구비하는 것을 특징으로 하는 동산화막의 형성 방법.
  4. 제2항에 있어서, 상기 동의 산화막을 선택적으로 상기 동막에서 제거하는 공정을 더 구비하는 것을 특징으로 하는 동산화막의 형성 방법.
  5. 제4항에 있어서, 상기 동산화막을 제거하는 공정이 산 또는 알칼리를 이용하여 행하여지는 것을 특징으로 하는 동산화막의 형성 방법.
  6. 반도체기판 위에 형성된 절연막의 표면에 형성된 배선홈 또는 접속공(接續孔)에, 또는 상기 배선홈 및 상기 접속공 모두에 배선 또는 접속배선이 되는 동막을 매설(埋設)하는 공정과,
    제2항에 기재된 동산화막 형성 방법을 이용하여 상기 동막의 표면 위에 암모니아 착체를 포함한 동의 산화막을 형성하는 공정과,
    상기 동의 산화막을 상기 동막에서 선택적으로 제거하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서, 상기 동산화막이 제거된 상기 동막 표면은 상기 배선홈 또는 접속공의 주변에 가까운 곳은 깊게 에칭되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서, 상기 배선홈 또는 접속공과 상기 매설된 동막과의 사이, 또는 상기 배선홈 및 접속공과 상기 매설된 동막의 사이에는 배리어 메탈층이 개재되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서, 상기 동의 산화막을 상기 동막에서 제거한 후, 상기 동막의 위에 배리어 메탈층을 형성하는 공정을 더 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서, 상기 배선홈 또는 접속공과 상기 매설된 동막과의 사이, 또는 상기 배선홈 및 접속공과 상기 매설된 동막과의 사이에 개재하는 상기 배리어 메탈층과 상기 동막의 위에 형성된 상기 배리어 메탈층은 다른 재료로 구성된 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서, 상기 동의 산화막이 제거된 동막 표면을 암모니아수 안에 두는 공정을 더 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서, 상기 반도체기판을 1000 rpm ~ 1600 rpm의 속도로 회전시키는 상태에서 상기 동막 표면을 상기 암모니아수 안에 두는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 반도체기판의 위에 형성된 절연막에 형성된 배선홈 또는 접속공에 배선용 금속을 증착하여 상기 배선홈 또는 접속공에 상기 배선용 금속을 충전(充塡)하는 공정과,
    상기 배선용 금속을 연마해서 상기 절연막을 노출시키는 공정과,
    상기 반도체기판을 세척하는 공정과,
    상기 배선홈 또는 접속공에 매설된 상기 배선용 금속표면을 리세스 에칭(recess etching)하는 공정을 구비하고,
    상기 연마 공정, 상기 세척 공정 및 상기 리세스 에칭 공정중 적어도 2 공정에서 사용된 화학용액의 주성분이 동일한 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 반도체기판의 위에 금속 또는 금속 화합물을 증착시키는 공정과,
    상기 금속 또는 금속 화합물의 불필요한 부분을 에칭 제거하는 공정을 구비하고,
    상기 금속 또는 금속 화합물을 증착시키는 공정은 도금 공정을 포함하며, 도금대상 성분과 염 또는 착체를 형성하는, 상기 도금 공정에서 사용된 도금액의 성분은 상기 에칭 제거하는 공정에서 사용된 화학용액의 주 성분과 동일한 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제14항에 있어서, 상기 화학용액의 산화제가 주로 과산화 수소수 또는 오존인 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제15항에 있어서, 상기 화학용액의 산성분이 주로 황산 또는 시안화 수소산인 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제16항에 있어서, 불필요한 부분을 에칭 제거하는 공정의 후에 상기 화학용액중에 포함된 산화제를 제거하는 공정과,
    상기 화학용액의 금속 이온 농도를 상기 도금액의 금속 이온 농도와 거의 동일하게 하는 공정과,
    상기 산화제가 제거된 화학용액을 도금액으로서 사용하는 공정을 더 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 도금 챔버와,
    CMP(Chemical Mechanical Polishing; 화학적 기계 연마법)후의 세척 챔버와,
    에칭 챔버와,
    프로세스 챔버를 구비하고,
    상기 프로세스 챔버는 상기 에칭 챔버 안에서 사용된 화학용액에서 산화제를 제거하는 것이 가능하고, 상기 화학용액의 금속 이온 농도를 상기 도금 챔버에서 사용될 수 있는 도금액의 금속 이온 농도와 거의 같도록 조절할 수 있으며, 상기 조절된 화학용액을 도금액으로서 상기 도금 챔버로 되돌리는 것을 특징으로 하는 반도체 장치의 제조 장치.
  19. 반도체 기판과,
    상기 반도체 기판상의 절연막에 형성된 배선홈 또는 접속공에 매설된 금속막과,
    상기 금속막 표면을 피복하도록 상기 배선홈 또는 접속공에 형성된 배리어 메탈층을 구비하고,
    상기 금속막 표면은 상기 배선홈 또는 접속공의 중앙부에서 제일 높고, 상기 배선홈 또는 접속공 주변쪽에서 높이가 상기 중앙부보다 작은 것을 특징으로 하는 반도체 장치.
  20. 제19항에 있어서, 상기 금속막은 상기 배선홈 또는 접속공에 배리어 메탈을 개재하여 매설되는 것을 특징으로 하는 반도체 장치.
  21. 제20항에 있어서, 상기 금속막 표면을 피복하도록 형성된 배리어 메탈층이 상기 배선홈 또는 접속공에 매설된 구조가 되는 것을 특징으로 하는 반도체 장치.
  22. 제1항, 제2항, 제4항, 및 제5항 중 어느 한 항에 있어서,
    상기 pH = 8∼l0 으로 조정한 암모니아수와 과산화수소수의 혼합액은 pH = 9∼l0 으로 조정한 암모니아수와 과산화수소수의 혼합액인 것을 특징으로 하는 동산화막의 형성 방법.
  23. 제6항 내지 제12항 중 어느 한 항에 있어서, 상기 pH = 8∼l0 으로 조정한 암모니아수와 과산화수소수의 혼합액은 pH = 9∼10 으로 조정한 암모니아수와 과산화수소수의 혼합액인 것을 특징으로 하는 반도체 장치의 제조 방법.
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