KR20200051060A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20200051060A
KR20200051060A KR1020207012798A KR20207012798A KR20200051060A KR 20200051060 A KR20200051060 A KR 20200051060A KR 1020207012798 A KR1020207012798 A KR 1020207012798A KR 20207012798 A KR20207012798 A KR 20207012798A KR 20200051060 A KR20200051060 A KR 20200051060A
Authority
KR
South Korea
Prior art keywords
layer
oxide
transistor
oxide semiconductor
film
Prior art date
Application number
KR1020207012798A
Other languages
English (en)
Other versions
KR102246127B1 (ko
Inventor
슌뻬이 야마자끼
？뻬이 야마자끼
마사유끼 사까꾸라
료스께 와따나베
쥰이찌로 사까따
겐고 아끼모또
아끼하루 미야나가
다꾸야 히로하시
히데유끼 기시다
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority to KR1020217012241A priority Critical patent/KR102399469B1/ko
Publication of KR20200051060A publication Critical patent/KR20200051060A/ko
Application granted granted Critical
Publication of KR102246127B1 publication Critical patent/KR102246127B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Geometry (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Shift Register Type Memory (AREA)
  • Dram (AREA)
  • Electrochromic Elements, Electrophoresis, Or Variable Reflection Or Absorption Elements (AREA)

Abstract

산화물 반도체를 이용하여 채널 형성 영역이 형성된 채널 보호형 박막 트랜지스터에 있어서, 가열 처리에 의해 탈수화 또는 탈수소화된 산화물 반도체층이 활성층으로서 이용되고, 채널 형성 영역의 표층부에는 나노크리스탈을 포함하는 결정 영역이 포함되고, 나머지 부분은 비정질이거나, 또는 비정질 영역에 미세결정이 점재한 비정질/비결정과 미세결정의 혼합물로 형성된다. 그러한 구조를 갖는 산화물 반도체층을 이용함으로써, 표층부에의 수분의 침입이나 표층부로부터의 산소의 이탈에 의해 유발되는 n형화, 및 기생 채널 발생을 방지할 수 있고, 소스 전극 및 드레인 전극과의 접촉 저항을 감소시킬 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치와, 반도체 장치를 이용한 표시 장치 및 전자 기기에 관한 것이다.
최근, 절연 표면을 갖는 기판 위에 형성된 반도체 박막(두께가 수 나노미터 내지 수백 나노미터 정도임)을 이용해서 박막 트랜지스터(TFT)를 형성하는 기술이 주목을 받고 있다. 박막 트랜지스터는 IC 및 전기 광학 장치 등의 전자 장치에 광범위하게 응용되고, 특히 화상 표시 장치의 스위칭 소자로서 급속히 개발될 것으로 기대된다. 다양한 금속 산화물이 여러 가지 용도에 이용되고 있다. 산화 인듐은 잘 알려져 있는 재료이며, 액정 디스플레이 등에 필수적인 투명 전극 재료로서 이용된다.
어떤 금속 산화물들은 반도체 특성을 갖는다. 그러한 반도체 특성을 갖는 금속 산화물의 예로서는, 산화 텅스텐, 산화 주석, 산화 인듐, 및 산화 아연을 포함한다. 그러한 반도체 특성을 갖는 금속 산화물을 이용하여 채널 형성 영역이 형성된 박막 트랜지스터가 이미 알려져 있다(특허문헌 1 및 특허문헌 2).
또한, 산화물 반도체를 이용한 TFT는 전계 효과 이동도가 높다. 그 때문에, TFT를 이용하여, 표시 장치 등의 구동 회로를 형성할 수도 있다.
일본 공개 특허 제2007-123861호 공보 일본 공개 특허 제2007-96055호 공보
절연 표면 위에 복수의 서로 다른 회로를 형성할 경우, 예를 들면, 화소부와 구동 회로를 하나의 기판 위에 형성할 경우, 화소부에 이용되는 박막 트랜지스터에는 높은 온 오프 비(on-off ratio) 등의 우수한 스위칭 특성이 요구되고, 구동 회로에 이용되는 박막 트랜지스터에는 빠른 동작 속도가 요구된다. 특히, 표시 장치의 정밀도가 높을수록, 표시 화상의 기입 시간이 감소된다. 따라서, 구동 회로에 이용되는 박막 트랜지스터는 빠른 속도로 동작하는 것이 바람직하다.
본 발명의 일 실시 형태의 목적은, 전기 특성이 양호한, 신뢰성이 매우 높은 박막 트랜지스터, 및 박막 트랜지스터를 스위칭 소자로서 포함한 표시 장치를 제공하는 것이다.
본 발명의 일 실시 형태는, 기판 위의 게이트 전극층, 상기 게이트 전극층 위의 게이트 절연층, 상기 게이트 절연층 위의 산화물 반도체층, 상기 산화물 반도체층의 일부에 접하는 산화물 절연층, 및 상기 산화물 반도체층의 일부에 각각 접하는 소스 전극층 및 드레인 전극층을 포함하는 반도체 장치이다. 상기 산화물 반도체층에 있어서, 상기 소스 전극층과 상기 산화물 절연층 사이의 영역, 및 상기 드레인 전극층과 상기 산화물 절연층 사이의 영역은 각각, 상기 소스 전극층과 중첩하는 영역, 상기 산화물 절연층과 중첩하는 영역, 및 상기 드레인 전극층과 중첩하는 영역의 각각보다 얇은 두께를 갖는다.
또한, 상기 산화물 절연층에 접하는 상기 산화물 반도체층의 표층부는 결정 영역을 갖는다.
상기의 구성에 있어서, 반도체 장치에 포함된 게이트 전극층, 소스 전극층, 및 드레인 전극층은, 알루미늄, 구리, 몰리브덴, 티타늄, 크로뮴, 탄탈륨, 텅스텐, 네오디뮴, 및 스칸듐으로부터 선택된 금속 원소를 주성분으로서 함유하는 막, 또는 그 원소들 중 임의의 것을 함유하는 합금막들의 적층 막을 이용하여 형성된다. 소스 전극층 및 드레인 전극층 각각은, 전술한 원소들 중 임의의 것을 함유하는 단층에 한정되지 않고, 2층 이상의 적층일 수 있다.
산화 인듐, 산화 인듐과 산화 주석의 합금, 산화 인듐과 산화 아연의 합금, 산화 아연, 산화 아연 알루미늄, 산화 질화 아연 알루미늄, 또는 산화 아연 갈륨 등의 투광성 산화물 도전층을 소스 전극층, 드레인 전극층, 및 게이트 전극층에 이용할 수 있음으로써, 화소부의 투광성을 향상시킬 수 있고 개구율을 증가시킬 수 있다.
소스 전극층 및 드레인 전극층을 형성하는 금속 원소를 주성분으로서 포함하는 막과 산화물 반도체층 사이에 산화물 도전층을 형성할 수 있음으로써, 접촉 저항이 낮고 고속으로 동작할 수 있는 박막 트랜지스터를 형성할 수 있다.
상기의 구성에 있어서, 반도체 장치는 산화물 반도체층, 및 산화물 반도체층 위의 산화물 절연층을 포함한다. 산화물 반도체층의 채널 형성 영역에 접촉하는 산화물 절연층은 채널 보호층으로서 기능한다.
상기의 구성에 있어서, 반도체 장치의 채널 보호층으로서 기능하는 산화물 절연층으로서는, 스퍼터링 방법에 의해 형성된 무기 절연막을 이용하고, 대표적으로는, 산화 실리콘막, 질화 산화 실리콘막, 산화 알루미늄막, 또는 산화 질화 알루미늄 등을 이용한다.
산화물 반도체층으로서, InMO3(ZnO)m (m>0 또한 m은 정수가 아님)의 박막이 형성된다. 이 박막을 산화물 반도체층으로서 이용하여 박막 트랜지스터를 형성한다. M은 Ga, Fe, Ni, Mn, 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다는 것을 유의한다. 예를 들면, M은 Ga일 수 있거나, 또는 Ga 외에도 상기의 금속 원소를 함유할 수 있으며, 예를 들어, M은 Ga와 Ni, 또는 Ga와 Fe일 수 있다. 또한, 상기의 산화물 반도체에 있어서, 어떤 경우들에서는, M으로서 함유되는 금속 원소 외에도, 불순물 원소로서 Fe 또는 Ni 등의 천이 금속 원소, 또는 천이 금속의 산화물을 함유할 수 있다. 본 명세서에서는, InMO3(ZnO)m (m>0 또한 m은 정수가 아님)으로 표기되는 조성식의 산화물 반도체층들 중, M으로서 Ga를 함유하는 산화물 반도체를 In-Ga-Zn-O계 산화물 반도체라고 부르고, In-Ga-Zn-O계 산화물 반도체의 박막을 In-Ga-Zn-O계 막이라고도 부른다.
상기의 것 외에도 산화물 반도체층에 이용되는 금속 산화물로서, 다음의 금속 산화물들, 즉, In-Sn-O계 금속 산화물, In-Sn-Zn-O계 금속 산화물, In-Al-Zn-O계 금속 산화물, Sn-Ga-Zn-O계 금속 산화물, Al-Ga-Zn-O계 금속 산화물, Sn-Al-Zn-O계 금속 산화물, In-Zn-O계 금속 산화물, Sn-Zn-O계 금속 산화물, Al-Zn-O계 금속 산화물, In-O계 금속 산화물, Sn-O계 금속 산화물, Zn-O계 금속 산화물 중 임의의 것을 이용할 수 있다. 금속 산화물을 이용하여 형성되는 산화물 반도체층에 산화 실리콘을 포함시킬 수 있다.
산화물 반도체층에는, RTA 방법 등에 의해 고온에서 단시간에 탈수화 또는 탈수소화 처리를 받은 것을 이용한다. RTA 방법 등에 의한 가열 처리는, 산화물 반도체층의 표층부는 입자 사이즈가 1nm 이상 20nm 이하의 소위 나노크리스탈(nanocrystal)을 포함한 결정 영역을 갖도록 하고, 나머지 부분은 비정질이거나, 또는 비정질 영역에 미세결정이 점재한 비정질/비결정과 미세결정의 혼합물로 형성된다.
이와 같은 구성을 갖는 산화물 반도체층을 이용함으로써, 표층부에의 수분의 침입이나 표층부로부터의 산소의 이탈에 의해 유발되는 n형화에 기인한 전기 특성의 열화를 방지할 수 있다. 산화물 반도체층의 표층부는 백 채널측이며, 나노크리스탈을 포함하는 결정 영역을 가지므로, 기생 채널의 발생을 억제할 수 있다.
탈수화 또는 탈수소화 후에 산화물 반도체층이 섬 형상을 갖도록 형성되는 경우, 측면부들에는 결정 영역이 형성되지 않는다. 측면부를 제외하고, 표층부에만 결정 영역이 형성되지만, 측면부의 면적 비율은 작아서, 상기의 효과를 방해하지 않는다.
본 발명의 일 실시 형태인 각각의 박막 트랜지스터를 이용하여 동일 기판 위에 형성되는 구동 회로부 및 화소부와, EL 소자, 액정 소자, 또는 전기 영동 소자(electrophoretic element) 등을 이용해서 표시 장치를 형성할 수 있다.
본 발명의 일 실시 형태인 표시 장치에서는, 화소부에 복수의 박막 트랜지스터를 설치하고, 화소부는 박막 트랜지스터들 중 하나의 박막 트랜지스터의 게이트 전극이 다른 트랜지스터의 소스 배선 또는 드레인 배선에 접속된 영역을 갖는다. 또한, 본 발명의 일 형태인 표시 장치의 구동 회로에는, 박막 트랜지스터의 게이트 전극이 그 박막 트랜지스터의 소스 배선 또는 드레인 배선에 접속된 영역이 있다.
박막 트랜지스터는 정전기 등에 기인하여 파괴되기 쉽기 때문에, 게이트선 또는 소스선에 대하여, 화소부의 박막 트랜지스터의 보호용 보호 회로를 동일 기판 위에 설치하는 것이 바람직하다. 보호 회로는 산화물 반도체층을 포함한 비선형 소자에 의해 형성되는 것이 바람직하다.
본 명세서에 있어서 "제1" 및 "제2" 등의 서수는 편의상 이용되는 것이며, 단계들의 순서 및 층들의 적층 순서를 나타내는 것은 아니라는 것을 유의한다. 또한, 본 명세서에 있어서 서수는 본 발명을 특정하는 고유한 명칭을 나타내는 것은 아니다.
본 명세서에 있어서, 반도체 장치란, 일반적으로 반도체 특성을 이용함으로써 기능할 수 있는 장치를 의미하고, 전기 광학 장치, 반도체 회로, 및 전자 기기는 모두 반도체 장치이다.
산화물 반도체층을 포함한 박막 트랜지스터에 있어서, 산화물 반도체층의 채널 형성 영역의 표층부에 결정 영역을 포함한다. 이에 따라, 전기 특성이 양호하고 신뢰성이 매우 높은 박막 트랜지스터 및 신뢰성이 매우 높은 표시 장치를 형성할 수 있다.
첨부 도면에 있어서,
도 1은 본 발명의 일 실시 형태를 도시하는 단면도이다.
도 2의 (a) 내지 도 2의 (e)는 본 발명의 일 실시 형태를 도시하는 단면 공정도이다.
도 3은 본 발명의 일 실시 형태를 도시하는 상면도이다.
도 4의 (a1) 및 도 4의 (b1)은 본 발명의 일 실시 형태를 도시하는 단면도이고, 도 4의 (a2) 및 도 4의 (b2)는 상면도이다.
도 5의 (a)는 본 발명의 일 실시 형태를 도시하는 단면도이고 도 5의 (b)는 상면도이다.
도 6의 (a) 내지 도 6의 (e)는 본 발명의 일 실시 형태를 도시하는 단면 공정도이다.
도 7의 (a) 및 도 7의 (b)는 반도체 장치의 블록도이다.
도 8의 (a) 및 도 8의 (b)는 각각 신호선 구동 회로의 회로도 및 타이밍 차트이다.
도 9의 (a) 내지 도 9의 (c)는 시프트 레지스터의 구성을 도시하는 회로도이다.
도 10의 (a) 및 도 10의 (b)는 시프트 레지스터의 동작을 도시하는 회로도 및 타이밍 차트이다.
도 11의 (a1) 및 도 11의 (a2)는 본 발명의 일 실시 형태를 도시하는 평면도이고 도 11의 (b)는 단면도이다.
도 12는 본 발명의 일 실시 형태를 도시하는 단면도이다.
도 13은 본 발명의 일 실시 형태를 도시하는 단면도이다.
도 14는 반도체 장치의 화소의 등가 회로를 도시하는 도면이다.
도 15의 (a) 내지 도 15의 (c)는 각각 본 발명의 일 실시 형태를 도시하는 단면도이다.
도 16의 (a)는 본 발명의 일 실시 형태를 도시하는 평면도이고, 도 16의 (b)는 단면도이다.
도 17의 (a) 및 도 17의 (b)는 전자 페이퍼의 사용 패턴의 예를 도시하는 도면이다.
도 18은 전자 서적 판독기의 일 예의 외관도이다.
도 19의 (a) 및 도 19의 (b)는 각각 텔레비전 장치 및 디지털 액자의 예를 도시하는 외관도이다.
도 20의 (a) 및 도 20의 (b)는 게임기의 예를 도시하는 외관도이다.
도 21의 (a) 및 도 21의 (b)는 휴대 전화기의 예를 도시하는 외관도이다.
도 22의 (a) 내지 도 22의 (d)는 각각 본 발명의 일 실시 형태를 도시하는 단면도이다.
도 23은 산화물 반도체의 결정 구조의 예를 도시하는 도면이다.
도 24는 과학적 계산을 도시하는 개요도이다.
도 25의 (a) 및 도 25의 (b)는 과학적 계산의 개요도이다.
도 26의 (a) 및 도 26의 (b)는 과학적 계산의 결과를 도시하는 그래프이다.
실시 형태들에 대해서 도면을 참조해서 설명한다. 본 발명은 하기의 설명에 한정되지 않고, 본 발명의 사상 및 범위로부터 벗어나지 않고서 본 발명의 형태 및 상세를 여러 가지로 변경할 수 있다는 것을 당업자라면 용이하게 이해할 것이다. 따라서, 본 발명은 하기의 실시 형태의 기재 내용에 한정되는 것으로 해석되어서는 안 된다. 하기에 설명되는 본 발명의 구성에 있어서, 상이한 도면들에 있어서 동일 부분 또는 마찬가지의 기능을 갖는 부분은 동일한 참조 번호로 나타내고, 그 설명을 생략한다.
[실시 형태 1]
본 실시 형태에 있어서, 박막 트랜지스터의 구조에 대해서 도 1을 참조하여 설명한다.
본 실시 형태의 채널 보호형 박막 트랜지스터가 도 1에 도시된다.
도 1에 도시된 박막 트랜지스터(470)에 있어서, 절연 표면을 갖는 기판(400) 위에 게이트 전극층(421a), 게이트 절연층(402), 채널 형성 영역을 포함하는 산화물 반도체층(423), 소스 전극층(425a), 드레인 전극층(425b), 및 채널 보호층으로서 기능하는 산화물 절연층(426a)이 설치된다.
게이트 전극층(421a)은 알루미늄, 구리, 몰리브덴, 티타늄, 크로뮴, 탄탈륨, 텅스텐, 네오디뮴, 및 스칸듐 등의 금속 재료들 중 임의의 것, 또는 이 금속 재료들 중 임의의 것을 주성분으로서 함유하는 합금 재료, 또는 이 금속 재료들 중 임의의 것을 함유하는 질화물을 이용한 단층 구조 또는 적층 구조로 형성될 수 있다. 바람직하게는 알루미늄이나 구리 등의 저저항 금속 재료를 이용하여 형성되는 게이트 전극층이 유효하지만, 그것은 낮은 내열성 및 부식되는 경향 등의 단점을 갖기 때문에, 고융점(refractory) 금속 재료와 조합해서 이용하는 것이 바람직하다는 것을 유의한다. 고융점 금속 재료로서는, 몰리브덴, 티타늄, 크로뮴, 탄탈륨, 텅스텐, 네오디뮴, 또는 스칸듐 등을 이용할 수 있다.
또한, 화소부의 개구율을 향상시키기 위해, 게이트 전극층(421a)으로서, 산화 인듐, 산화 인듐과 산화 주석의 합금, 산화 인듐과 산화 아연의 합금, 산화 아연, 산화 아연 알루미늄, 산화 질화 아연 알루미늄, 또는 산화 아연 갈륨 등의 투광성 산화물 도전층을 이용할 수도 있다.
게이트 절연층(402)으로서는, CVD 방법이나 스퍼터링 방법 등에 의해 형성되는 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 및 산화 탄탈륨 등 중의 임의의 것으로 이루어진 단층막 또는 적층막을 이용할 수 있다.
산화물 반도체층(423)은, In, Ga, 및 Zn을 함유하는 In-Ga-Zn-O계 막을 이용하여 형성되고, InMO3(ZnO)m (m>0)으로 표기되는 구조를 갖는다. M은 갈륨(Ga), 철(Fe), 니켈(Ni), 망간(Mn), 및 코발트(Co)로부터 선택된 금속 원소들 중 하나 이상의 금속 원소를 나타낸다는 것을 유의한다. 예를 들면, M은 Ga일 수 있거나, 또는 Ga 외에도 상기의 금속 원소를 함유할 수 있으며, 예를 들어, M은 Ga와 Ni, 또는 Ga와 Fe일 수 있다. 또한, 산화물 반도체에 있어서, 어떤 경우들에서는, M으로서 함유되는 금속 원소 외에도, 불순물 원소로서 Fe 또는 Ni 등의 천이 금속 원소, 또는 천이 금속의 산화물을 함유할 수 있다.
산화물 반도체층(423)은 스퍼터링 방법에 의해 두께 10nm 이상 300nm 이하로, 바람직하게는 20nm 이상 100nm 이하로 형성된다. 도 1에 도시된 바와 같이, 산화물 반도체층(423)에 있어서, 소스 전극층(425a)과 산화물 절연층(426a) 사이의 제3 영역(424c), 및 드레인 전극층(425b)과 산화물 절연층(426a) 사이의 제4 영역(424d)은 각각, 소스 전극층(425a)과 중첩하는 제1 영역(424a), 산화물 절연층(426a)과 중첩하는 제5 영역(424e), 및 드레인 전극층(425b)과 중첩하는 제2 영역(424b)의 각각보다 얇은 두께를 갖는다는 것을 유의한다.
산화물 반도체층(423)으로서, 급속 가열 어닐링(RTA) 방법 등에 의해 고온에서 단시간 동안 탈수화 또는 탈수소화 처리를 받은 것을 이용한다. 탈수화 또는 탈수소화는, 고온의 가스(질소 또는 희가스(rare gas) 등의 불활성 가스) 또는 광을 이용하여 500℃ 이상 750℃ 이하의 온도(또는 글래스 기판의 왜곡점(strain point) 이하의 온도)에서 1분 이상 10분 이하 정도 동안, 바람직하게는 650℃에서 3분 이상 6분 이하 정도 동안 RTA 처리에 의해 행할 수 있다. RTA 방법에 의해, 단시간에 탈수화 또는 탈수소화를 행할 수 있기 때문에, 글래스 기판의 왜곡점보다 높은 온도에서도 처리를 행할 수 있다.
산화물 반도체층(423)이 형성되는 단계에서, 산화물 반도체층(423)은 많은 미결합 본드들(dangling bonds)을 갖는 비정질층이다. 탈수화 또는 탈수소화용 가열 단계를 통해, 근거리에 있는 미결합 본드들이 서로 결합해서, 산화물 반도체층(423)은 질서화된 비정질 구조를 가질 수 있다. 또한, 질서화가 진행함에 따라, 산화물 반도체층(423)은, 비정질 영역 중에 미세결정이 점재한 비정질/비결정과 미세결정의 혼합물로 형성되게 되거나, 또는 비정질/비결정으로 형성되게 된다. 여기에서, 미세결정은, 입자 사이즈가 1nm 이상 20nm 이하의 소위 나노크리스탈이며, 일반적으로 마이크로크리스탈이라고 불리는 미세결정 입자보다 작다.
산화물 절연층(426a)과 중첩하는 산화물 반도체층(423)의 제5 영역(424e)의 표층부는, 결정 영역과, 결정 영역에 형성되는 산화물 반도체층의 표면에 대하여 수직 방향으로 c축 배향된 나노크리스탈을 포함하는 것이 바람직하다. 이 경우, 장축이 c축 방향이고, 단축 방향의 길이는 1nm 이상 20nm 이하이다.
이와 같은 구성을 갖는 산화물 반도체층을 이용함으로써, 채널 형성 영역의 표층부에 나노크리스탈을 포함하는 치밀한(dense) 결정 영역이 존재하기 때문에, 표층부에의 수분의 침입이나 표층부로부터의 산소의 이탈에 의해 유발되는 n형화에 기인한 전기 특성의 열화를 방지할 수 있다. 채널 형성 영역에 있어서 산화물 반도체층의 표층부는 백 채널측이기 때문에, 산화물 반도체층의 n형화의 방지는 기생 채널 발생의 억제에도 효과가 있다.
여기에서, In-Ga-Zn-O계 막이 성장하기 쉬운 결정 구조는, 이용되는 금속 산화물 타겟에 의존한다. 예를 들면, 몰비가 In2O3:Ga2O3:ZnO=1:1:0.5가 되도록 In, Ga, 및 Zn을 함유하는 산화물 반도체 타겟을 이용해서 In-Ga-Zn-O계 막을 형성하고, 가열 단계를 통해 결정화를 행하는 경우, In 산화물층들 사이에는 Ga와 Zn을 함유하는 1개의 산화물층 또는 2개의 산화물층이 혼재하는 육방정계 층형 화합물 결정 구조가 형성되기 쉽다. 이때, 결정 영역은, In2Ga2ZnO7로 나타내어지는 결정 구조(도 23 참조)를 갖기 쉽다. 산화물 반도체층에 있어서, 비정질 영역 또는 비정질/비결정과 미세결정이 혼재하는 영역의 구조의 In:Ga:Zn의 몰비는 1:1:0.5가 되기 쉽다. 대안으로, 몰비가 In2O3:Ga2O3:ZnO=1:1:1인 금속 산화물 반도체 타겟을 이용해서 성막하고, 가열 단계를 통해 결정화를 행하는 경우, In 산화물층들 사이에 개재되는 Ga와 Zn을 함유하는 산화물층이 2층 구조를 갖기 쉽다. 2층 구조를 갖는 후자의 Ga와 Zn을 함유하는 산화물층의 결정 구조는 안정적이어서 결정 성장이 일어나기 쉽기 때문에, 몰비가 In2O3:Ga2O3:ZnO=1:1:1인 타겟을 이용하여 가열 단계를 통해 결정화를 행하는 경우, 외층으로부터, 게이트 절연층과 Ga와 Zn을 함유하는 산화물층 사이의 계면까지 연속적인 결정이 형성되는 경우들이 있다. 몰비는 원자의 비라고도 부를 수 있다는 것을 유의한다.
본 실시 형태에서, 소스 전극층(425a) 및 드레인 전극층(425b)은 각각, 제1 도전층, 제2 도전층, 및 제3 도전층으로 이루어진 3층 구조를 갖는다. 이 층들의 재료들로서는 각각, 게이트 전극층(421a)과 마찬가지의 재료를 적절히 이용할 수 있다.
또한, 게이트 전극층(421a)과 마찬가지로 투광성 산화물 도전층이 소스 전극층(425a) 및 드레인 전극층(425b)에 이용됨으로써, 화소부의 투광성을 향상시킬 수 있고, 개구율도 증가시킬 수 있다.
또한, 소스 전극층(425a) 및 드레인 전극층(425b)이 되는 전술한 금속 재료들 중 임의의 것을 주성분으로서 함유하는 막과 산화물 반도체층(423) 사이에 산화물 도전층을 형성할 수 있어서, 접촉 저항을 감소시킬 수 있다.
산화물 반도체층(423) 위에는, 산화물 반도체층(423)과 접촉하고 채널 보호층으로서 기능하는 산화물 절연층(426a)을 설치한다. 산화물 절연층(426a)은 스퍼터링 방법에 의해 무기 절연막, 대표적으로는 산화 실리콘막, 질화 산화 실리콘막, 산화 알루미늄막, 또는 산화 질화 알루미늄 등을 이용하여 형성된다.
도 1에 있어서, 채널 형성 영역은, 채널 보호층으로서 기능하는 산화물 절연층(426a)이 게이트 절연층(402)을 개재하여 게이트 전극층과 중첩하는 제5 영역(424e)을 일컫는다. 박막 트랜지스터의 채널 길이 L은, 소스 전극층과 드레인 전극층 사이의 거리로서 정의되지만, 채널 보호형 박막 트랜지스터(470)의 경우, 채널 길이 L은, 캐리어가 흐르는 방향과 평행한 방향의 산화물 절연층(426a)의 폭과 동일하다는 것을 유의한다. 또한, 박막 트랜지스터(470)의 채널 길이 L은, 산화물 절연층(426a)과의 계면에 있어서의 산화물 반도체층(423)의 길이, 즉, 도 1의 단면도에 있어서 산화물 절연층(426a)을 나타내는 사다리꼴의 저변의 길이를 의미한다는 것을 유의한다.
채널 보호형 박막 트랜지스터에 있어서, 채널 형성 영역의 채널 길이 L을 단축하기 위해 감소된 좁은 폭을 갖는 산화물 절연층 위에 소스 전극층 및 드레인 전극층을 설치하면, 산화물 절연층 위에서 소스 전극층과 드레인 전극층 사이에 단락이 형성될 수 있다. 이 문제를 해결하기 위해, 도 1의 박막 트랜지스터에 있어서 소스 전극층(425a) 및 드레인 전극층(425b)을, 폭이 좁은 산화물 절연층(426a)으로부터 그들의 단부를 분리해서 설치한다. 채널 보호형 박막 트랜지스터(470)로서, 채널 형성 영역의 채널 길이 L을 0.1㎛ 이상 2㎛ 이하의 길이로 짧게 되도록 산화물 절연층의 폭을 감소시킬 수 있음으로써, 동작 속도가 빠른 박막 트랜지스터를 실현한다.
이하, 도 2의 (a) 내지 도 2의 (e) 및 도 3을 참조하여, 도 1에 도시된 채널 보호형 박막 트랜지스터를 포함하는 표시 장치의 제작 공정의 예를 설명한다. 도 3은 표시 장치의 평면도이며, 도 2의 (a) 내지 도 2의 (e)는 각각 도 3의 선 A1-A2 및 선 B1-B2를 따라 절개한 단면도라는 것을 유의한다.
우선, 기판(400)을 준비한다. 기판(400)으로서, 다음의 기판들, 즉, 바륨 붕소규소산 글래스, 알루미노붕소규소산 글래스, 및 알루미노규소산 글래스 등으로, 퓨전(fusion) 방법 또는 플로트(float) 방법에 의해 제작된 비알카리 글래스 기판, 세라믹 기판, 이 제작 공정의 처리 온도를 견디기에 충분한 내열성을 갖는 플라스틱 기판 등 중의 임의의 것을 이용할 수 있다. 대안으로, 표면에 절연막을 설치한 스테인레스 스틸 합금 기판 등의 금속 기판을 이용해도 된다.
전술한 글래스 기판 대신에, 세라믹 기판, 석영 기판, 또는 사파이어 기판 등의 절연체를 이용하여 형성된 기판을 기판(400)으로서 이용해도 된다는 것을 유의한다. 대안으로, 결정화 글래스 기판 등을 이용할 수 있다.
또한, 기판(400) 위에 기초막으로서 절연막을 형성해도 된다. 기초막으로서는, CVD 방법이나 스퍼터링 방법 등에 의해, 산화 실리콘막, 질화 실리콘막, 산화 질화 실리콘막, 또는 질화 산화 실리콘막 중 임의의 것이 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다. 기판(400)으로서 글래스 기판 등의 이동 가능한 이온들을 함유하는 기판을 이용할 경우, 기초막으로서 질화 실리콘막 또는 질화 산화 실리콘막 등의 질소를 함유하는 막을 이용함으로써, 이동 가능한 이온들이 산화물 반도체층이나 반도체층에 침입하는 것을 방지할 수 있다.
다음으로, 게이트 전극층(421a)을 포함하는 게이트 배선, 용량 배선(421b), 및 제1 단자(421c)를 형성하기 위한 도전막을 스퍼터링 방법이나 진공 증착 방법에 의해 기판(400)의 전체 표면 위에 형성한다. 다음으로, 도전막을 기판(400)의 전체 표면에 형성한 후, 제1 포토리소그래피 단계에서, 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거해서 배선 및 전극(게이트 전극층(421a)을 포함하는 게이트 배선, 용량 배선(421b), 및 제1 단자(421c))을 형성한다. 이때, 단절을 방지하기 위해, 적어도 게이트 전극층(421a)의 단부가 테이퍼되도록(tapered) 에칭을 행하는 것이 바람직하다.
게이트 전극층(421a)을 포함하는 게이트 배선과, 용량 배선(421b)과, 단자부의 제1 단자(421c)는 알루미늄, 구리, 몰리브덴, 티타늄, 크로뮴, 탄탈륨, 텅스텐, 네오디뮴, 및 스칸듐 등의 금속 재료들 중 임의의 것, 또는 이 금속 재료들 중 임의의 것을 주성분으로서 함유하는 합금 재료, 또는 이 금속 재료들 중 임의의 것을 함유하는 질화물을 이용하여, 단층 구조 또는 적층 구조로 형성될 수 있다. 바람직하게는, 게이트 전극층은 알루미늄이나 구리 등의 저저항 금속 재료를 이용하여 형성되는 것이 유효하지만, 낮은 내열성 및 부식되는 경향 등의 단점을 갖기 때문에, 저저항 금속 재료는 고융점 금속 재료와 조합해서 이용하는 것이 바람직하다는 것을 유의한다. 고융점 금속 재료로서는, 몰리브덴, 티타늄, 크로뮴, 탄탈륨, 텅스텐, 네오디뮴, 또는 스칸듐 등을 이용할 수 있다.
예를 들면, 게이트 전극층(421a)의 적층 구조로서는, 다음의 구조들, 즉, 알루미늄층 위에 몰리브덴층이 적층된 2층 구조, 또는 구리층 위에 몰리브덴층이 적층된 2층 구조, 구리층 위에 질화 티타늄층 또는 질화 탄탈륨층이 적층된 2층 구조, 및 질화 티타늄층과 몰리브덴층의 2층 구조가 바람직하다. 3층 구조로서는, 다음의 구조, 즉, 알루미늄, 알루미늄과 실리콘의 합금, 알루미늄과 티타늄의 합금 또는 알루미늄과 네오디뮴의 합금을 중간층에 함유하고, 텅스텐, 질화 텅스텐, 질화 티타늄, 및 티타늄 중 임의의 것을 상층 및 하층에 함유하는 적층 구조가 바람직하다.
그때, 하나 이상의 전극층 및 배선층에 투광성 산화물 도전층을 이용할 수 있어서, 개구율을 증가시킬 수 있다. 예를 들면, 산화물 도전층은 산화 인듐, 산화 인듐과 산화 주석의 합금, 산화 인듐과 산화 아연의 합금, 산화 아연, 산화 아연 알루미늄, 산화 질화 아연 알루미늄, 또는 산화 아연 갈륨 등을 이용하여 형성될 수 있다.
다음으로, 게이트 전극층(421a)을 덮도록 게이트 절연층(402)을 형성한다(도 2의 (a) 참조). 게이트 절연층(402)은 CVD 방법이나 스퍼터링 방법 등에 의해 10nm 이상 400nm 이하의 두께로 형성된다.
예를 들면, 게이트 절연층(402)으로서 CVD 방법이나 스퍼터링 방법 등에 의해 산화 실리콘막을 100nm의 두께로 형성한다. 물론, 게이트 절연층(402)은 이러한 산화 실리콘막에 한정되지 않고, 산화 질화 실리콘막, 질화 산화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 및 산화 탄탈륨막 등의 임의의 다른 절연막을 이용하여 단층 또는 적층 구조를 갖도록 형성해도 된다.
게이트 절연층(402)은 고밀도 플라즈마 장치를 이용하여 형성된다. 여기에서, 고밀도 플라즈마 장치는, 1×1011/cm3 이상의 플라즈마 밀도를 실현할 수 있는 장치를 일컫는다. 예를 들면, 3kW 내지 6kW의 마이크로파 전력을 인가하여 플라즈마를 발생시켜서 절연막을 형성한다.
챔버에 원료 가스로서 모노실란 가스(SiH4)와 산화 질소(N2O)와 희가스를 도입하고, 10Pa 이상 30Pa 이하의 압력에서 고밀도 플라즈마를 발생시켜서, 글래스 등의 절연 표면을 갖는 기판 위에 절연막을 형성한다. 그 후, 모노실란 가스의 공급을 정지하고, 대기에 노출시키지 않고 산화 질소(N2O)와 희가스를 도입해서, 절연막 표면에 플라즈마 처리를 행한다. 적어도 산화 질소(N2O)와 희가스를 도입해서 절연막 표면에 행해지는 플라즈마 처리는, 절연막이 형성된 후에 행해진다. 상기의 공정 수순을 통해 형성된 절연막은 두께가 얇고, 예를 들면, 100nm 미만의 두께를 갖는 경우에도 신뢰성을 확보할 수 있는 절연막에 해당한다.
게이트 절연층(402)을 형성함에 있어서, 챔버에 도입하는 모노실란 가스(SiH4)와 산화 질소(N2O)의 유량비는 1:10 내지 1:200의 범위이다. 또한, 챔버에 도입하는 희가스로서는, 헬륨, 아르곤, 크립톤, 또는 크세논 등을 이용할 수 있다. 특히, 저렴한 아르곤을 이용하는 것이 바람직하다.
또한, 고밀도 플라즈마 장치를 이용하여 형성된 절연막은 특정 두께를 가질 수 있기 때문에, 절연막은 단차 피복성이 우수하다. 또한, 고밀도 플라즈마 장치를 이용하여 형성된 절연막에 대해, 박막의 두께를 정밀하게 제어할 수 있다.
상기의 공정 수순을 통해 형성된 절연막은, 종래의 평행 평판형 플라즈마 인핸스드 CVD 장치를 이용하여 형성되는 절연막과는 달리, 같은 에천트를 이용해서 에칭 속도를 서로 비교한 경우에, 종래의 평행 평판형 플라즈마 인핸스드 CVD 장치를 이용하여 형성되는 절연막의 에칭 속도보다 10% 이상 또는 20% 이하만큼 느린 에칭 속도를 갖는다. 따라서, 고밀도 플라즈마 장치를 이용하여 얻은 절연막은 치밀한 막이라고 말할 수 있다.
대안으로, 게이트 절연층(402)은, 유기실란 가스를 이용한 CVD 방법에 의한 산화 실리콘층을 이용하여 형성될 수 있다. 유기실란 가스로서는, 테트라에톡시실란(TEOS)(화학식: Si(OC2H5)4), 테트라메틸실란(TMS)(화학식: Si(CH3)4), 테트라메틸시클로테트라실록산(TMCTS), 옥타메틸시클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(화학식: SiH(OC2H5)3), 또는 트리스디메틸아미노실란(화학식: SiH(N(CH3)2)3) 등의 실리콘 함유 화합물을 이용할 수 있다.
대안으로, 게이트 절연층(402)은, 알루미늄, 이트륨, 또는 하프늄의 산화물, 질화물, 산화 질화물(oxynitride), 및 질화 산화물(nitride oxide) 중 일종, 또는 전술한 것들 중 적어도 2종 이상을 함유하는 화합물을 이용하여 형성될 수 있다.
본 명세서에 있어서, "산화 질화물"이란 용어는 질소 원자수보다 산소 원자수가 많도록 산소 원자와 질소 원자를 함유하는 물질을 일컫고, "질화 산화물"이란 용어는 산소 원자수보다 질소 원자수가 많도록 질소 원자와 산소 원자를 함유하는 물질을 일컫는다. 예를 들면, "산화 질화 실리콘막"은 질소 원자수보다 산소 원자수가 많도록 산소 원자와 질소 원자를 함유하고, 러더퍼드 후방 산란 분광법(Rutherford backscattering spectrometry)(RBS) 및 수소 전방 산란법(hydrogen forward scattering)(HFS)을 이용해서 측정한 경우, 농도 범위에 있어서, 산소를 50 원자% 이상 70 원자% 이하, 질소를 0.5 원자% 이상 15 원자% 이하, 실리콘을 25 원자% 이상 35 원자% 이하, 및 수소를 0.1 원자% 이상 10 원자% 이하의 범위로 각각 함유한다. 또한, "질화 산화 실리콘막"은 산소 원자수보다 질소 원자수가 많도록 질소 원자와 산소 원자를 함유하고, RBS 및 HFS를 이용해서 측정할 경우에, 농도 범위에 있어서, 산소를 5 원자% 이상 30 원자% 이하, 질소를 20 원자% 이상 55 원자% 이하, 실리콘을 25 원자% 이상 35 원자% 이하, 및 수소를 10 원자% 이상 30 원자% 이하의 범위로 각각 함유한다. 산화 질화 실리콘막 또는 질화 산화 실리콘막에 함유되는 원자수의 합계를 100 at.%라고 정의하는 경우, 질소, 산소, 실리콘, 및 수소의 퍼센티지는 상기의 범위 내에 포함된다는 것을 유의한다.
산화물 반도체층(423)을 형성하기 위한 산화물 반도체막을 형성하기 전에, 아르곤 가스를 도입해서 플라즈마를 발생시키는 역 스퍼터링을 행함으로써, 게이트 절연층의 표면의 먼지를 제거하는 것이 바람직하다는 것을 유의한다. 역 스퍼터링은, 타겟측에 전압을 인가하지 않고, 아르곤 분위기에서 기판측에 RF 전원을 이용하여 전압을 인가해서 기판 주위에 플라즈마를 형성하여 표면을 개질하는 방법을 일컫는다. 아르곤 분위기 대신에 질소 분위기 또는 헬륨 분위기 등을 이용해도 된다는 것을 유의한다. 대안으로, 산소, N2O 등을 첨가한 아르곤 분위기도 이용될 수 있다. 또한, 대안으로, Cl2 또는 CF4 등을 첨가한 아르곤 분위기도 이용될 수 있다. 역 스퍼터링 후, 대기에 노출시키지 않고 산화물 반도체막을 형성함으로써, 게이트 절연층(402)과 산화물 반도체층(423)의 계면에 입자(먼지) 및 수분의 부착을 방지할 수 있다.
다음으로, 게이트 절연층(402) 위에 산화물 반도체막을 두께 5nm 이상 200nm 이하로, 바람직하게는 10nm 이상 40nm 이하로 형성한다.
산화물 반도체막으로서는, 다음의 산화물 반도체막들, 즉, In-Ga-Zn-O계 산화물 반도체막, In-Sn-Zn-O계 산화물 반도체막, In-Al-Zn-O계 산화물 반도체막, Sn-Ga-Zn-O계 산화물 반도체막, Al-Ga-Zn-O계 산화물 반도체막, Sn-Al-Zn-O계 산화물 반도체막, In-Zn-O계 산화물 반도체막, Sn-Zn-O계 산화물 반도체막, Al-Zn-O계 산화물 반도체막, In-O계 산화물 반도체막, Sn-O계 산화물 반도체막, 및 Zn-O계 산화물 반도체막 중 임의의 것을 적용할 수 있다. 대안으로, 산화물 반도체막은, 희가스(대표적으로 아르곤) 분위기, 산소 분위기, 또는 희가스(대표적으로 아르곤) 및 산소 분위기에서 스퍼터링 방법에 의해 형성될 수 있다. 스퍼터링 방법을 이용할 경우, SiO2를 2중량% 이상 10중량% 이하만큼 함유하는 타겟을 이용해서 성막을 행하여, 산화물 반도체막에 결정화를 저해하는 SiOx(x>0)를 함유시킬 수 있다.
여기에서, 산화물 반도체막은, In, Ga, 및 Zn을 함유하는 금속 산화물 타겟(몰비가 In2O3:Ga2O3:ZnO = 1:1:0.5이거나, 또는 몰비가 In:Ga:ZnO = 1:1:1 또는 1:1:2임)을 이용하여, 기판과 타겟 사이의 거리가 100mm이고, 압력이 0.6Pa이고, 직류(DC) 전력이 0.5kW이고, 분위기가 산소 분위기(산소 유량비가 100%임)인 조건에서 형성된다. 펄스 직류(DC) 전원을 이용하면, 성막시에 생성되는 파우더 물질(입자 또는 먼지라고도 부름)을 줄일 수 있고, 막 두께가 균일해질 수 있기 때문에 바람직하다. 본 실시 형태에서는, 산화물 반도체막으로서, In-Ga-Zn-O계 금속 산화물 타겟을 이용해서 스퍼터링 방법에 의해 두께 30nm의 In-Ga-Zn-O계 비단결정막을 형성한다.
스퍼터링 방법의 예로서는, 스퍼터링용 전원으로서 고주파 전원을 이용하는 RF 스퍼터링 방법과, DC 전원을 이용하는 DC 스퍼터링 방법, 및 펄스 방식으로 바이어스를 인가하는 펄스 DC 스퍼터링 방법(pulsed DC sputtering method)을 포함한다. RF 스퍼터링 방법은 주로 절연막을 형성하는 경우에 이용되고, DC 스퍼터링 방법은 주로 금속막을 형성하는 경우에 이용된다.
또한, 복수의 상이한 재료의 타겟을 세팅할 수 있는 다중-소스 스퍼터링 장치도 있다. 다중-소스 스퍼터링 장치에 의해, 동일한 챔버에서 상이한 재료의 막들을 적층하여 형성할 수 있거나, 또는 동일한 챔버에서 복수 종류의 재료를 동시에 방전시켜 막을 형성할 수 있다.
또한, 챔버 내부에 자석 기구를 구비하는 마그네트론 스퍼터링용 스퍼터링 장치, 및 글로우(glow) 방전을 이용하지 않고 마이크로파를 이용해서 발생시킨 플라즈마를 이용하는 ECR 스퍼터링용 스퍼터링 장치가 있다.
또한, 스퍼터링 방법을 이용하는 성막 방법으로서, 성막 동안 타겟 물질과 스퍼터링 가스 성분을 서로 화학 반응시켜서 그것들의 화합물 박막을 형성하는 반응성 스퍼터링 방법, 및 성막 동안 기판에도 전압을 인가하는 바이어스 스퍼터링 방법도 있다.
다음으로, 제2 포토리소그래피 단계에서, 레지스트 마스크를 형성하고 In-Ga-Zn-O계 막을 에칭한다. 에칭에는, 시트르산이나 옥살산 등의 유기산을 에칭제로서 이용할 수 있다. 여기에서, In-Ga-Zn-O계 막은 ITO-07N(Kanto Chemical Co., Inc.제)을 이용한 웨트 에칭에 의해 에칭되어, 불필요한 부분이 제거된다. 따라서, In-Ga-Zn-O계 막을 섬 형상으로 가공하여, 산화물 반도체층(423)을 형성한다. 산화물 반도체층(423)의 단부를 테이퍼 형상으로 에칭함으로써, 단차 형상에 기인한 배선의 파손을 방지할 수 있다. 여기에서의 에칭은, 웨트 에칭에 한정되지 않고 드라이 에칭을 행해도 된다는 것을 유의한다.
다음으로, 산화물 반도체층의 탈수화 또는 탈수소화를 행한다. 탈수화 또는 탈수소화용 제1 가열 처리는, 고온의 가스(질소 또는 희가스 등의 불활성 가스) 또는 광을 이용하여 500℃ 이상 750℃ 이하의 온도(또는 글래스 기판의 왜곡점 이하의 온도)에서 1분 이상 10분 이하 정도 동안, 바람직하게는 650℃에서 3분 이상 6분 이하 정도 동안 급속 가열 어닐링(RTA) 처리에 의해 행해질 수 있다. RTA 방법에 의해, 단시간에 탈수화 또는 탈수소화를 행할 수 있기 때문에, 글래스 기판의 왜곡점보다 높은 온도에서도 처리를 행할 수 있다. 가열 처리의 타이밍은, 이 타이밍에 한정되지 않고, 예를 들면, 포토리소그래피 단계 또는 성막 단계 전과 후에 복수 회 행해도 된다는 것을 유의한다.
여기에서, 산화물 반도체층(423)의 표층부는 제1 가열 처리에 의해 결정화되어, 나노크리스탈을 포함하는 결정 영역(106)을 갖게 된다. 산화물 반도체층(423)의 나머지 부분은 비정질로 되거나, 또는 비정질 영역 중에 미세결정이 점재한 비정질/비결정과 미세결정의 혼합물로 형성된다. 결정 영역(106)은 산화물 반도체층(423)의 일부이며, 이후, "산화물 반도체층(423)"은 결정 영역(106)을 포함한다는 것을 유의한다.
본 명세서에서는, 질소 또는 희가스 등의 불활성 가스 분위기에서의 가열 처리를 탈수화 또는 탈수소화용 가열 처리라고 부른다는 것을 유의한다. 본 명세서에서, "탈수화" 또는 "탈수소화"는 가열 처리에 의해 H2 또는 H2O만을 제거하는 것을 나타내는 것은 아니다. 편의상, H 및 OH 등을 제거하는 것도 "탈수화 또는 탈수소화"라고 일컫는다.
또한, 산화물 반도체층에 대하여 탈수화 또는 탈수소화를 행하는 가열 온도 T로부터 강온할 때, 탈수화 또는 탈수소화에 이용된 동일한 노(furnace)를 이용하여 산화물 반도체층을 대기에 노출시키지 않고, 물 또는 수소의 침입을 방지하는 것이 중요하다. 탈수화 또는 탈수소화를 행하여 산화물 반도체층을 저저항 산화물 반도체층, 즉, n형(예를 들면, n-형 또는 n+형) 산화물 반도체층으로 변화시킨 후, 저저항 산화물 반도체층을 고저항 산화물 반도체층으로 변화시켜서, 산화물 반도체층이 i형 산화물 반도체층으로 되도록 하여 얻은 산화물 반도체층을 이용해서 박막 트랜지스터를 형성하면, 박막 트랜지스터의 임계값 전압이 포지티브로 되어, 소위 노멀리 오프(normally-off) 특성을 갖는 스위칭 소자를 실현할 수 있다. 박막 트랜지스터에 있어서 0V에 가능한 한 가까운 포지티브의 임계값 전압으로 채널이 형성되는 것이 표시 장치에 바람직하다. 박막 트랜지스터의 임계값 전압이 네거티브이면, 박막 트랜지스터는 소위 노멀리 온(normally-on) 특성을 갖는 경향이 있고, 다시 말해서, 게이트 전압이 0V일 경우에도, 소스 전극과 드레인 전극 사이에 전류가 흐른다. 액티브 매트릭스 표시 장치에서는, 회로에 포함되는 박막 트랜지스터의 전기적 특성이 중요하고, 표시 장치의 성능은 그 전기적 특성에 의존한다. 박막 트랜지스터의 전기적 특성 중, 임계값 전압(Vth)이 특히 중요하다. 전계 효과 이동도가 높더라도 임계값 전압값이 높거나, 또는 마이너스 측이면, 회로를 제어하기가 곤란하다. 박막 트랜지스터의 임계값 전압이 높고, 그 임계값 전압의 절대값이 큰 경우, 박막 트랜지스터가 낮은 전압에서 구동될 때, 박막 트랜지스터는 TFT로서 스위칭 기능을 행할 수 없고, 부하가 될 수 있다. n채널 박막 트랜지스터의 경우, 게이트 전압으로서 포지티브 전압을 인가한 후 채널이 형성되고 드레인 전류가 흐르는 것이 바람직하다. 구동 전압을 증가시키지 않으면 채널이 형성되지 않는 트랜지스터, 및 네거티브 전압이 인가된 경우에도 채널이 형성되고 드레인 전류가 흐르는 트랜지스터는 회로에 사용될 박막 트랜지스터용으로 부적합하다.
또한, 가열 온도 T로부터 강온되는 가스 분위기는, 가열 온도 T까지 승온한 가스 분위기와는 상이한 가스 분위기로 전환될 수 있다. 예를 들면, 탈수화 또는 탈수소화용 가열 처리가 행해진 노에, 고순도의 산소 가스, 고순도의 N2O 가스, 또는 초건조 공기(이슬점이 -40℃ 이하, 바람직하게는 -60℃ 이하임)를 채워서 대기에 노출시키지 않고 냉각을 행한다.
제1 가열 처리에서는, 분위기에 물 및 수소 등이 함유되지 않는 것이 바람직하다는 것을 유의한다. 대안으로, 가열 처리 장치에 도입되는 불활성 가스의 순도는 6N(99.9999%) 이상인 것이 바람직하고, 더 바람직하게는 7N(99.99999%) 이상이다(즉, 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하임).
상기, 불활성 가스 분위기에서 가열 처리를 행한 경우, 산화물 반도체층은 가열 처리를 통해 산소 결핍형 산화물 반도체층으로 변화되어서, 산화물 반도체층은 저저항 산화물 반도체층(즉, n형(예를 들면, n-형) 산화물 반도체층)으로 된다. 그 후, 산화물 반도체층에 접촉하는 산화물 절연층을 형성함으로써 산화물 반도체층을 산소 과잉 상태에 있도록 한다. 따라서, 산화물 반도체층이 i형으로 되며, 즉, 산화물 반도체층이 고저항 산화물 반도체층으로 변화된다. 이에 의해, 전기 특성이 양호해서 신뢰성이 매우 높은 박막 트랜지스터를 형성할 수 있다.
제1 가열 처리의 조건 또는 산화물 반도체층의 재료에 따라서는, 산화물 반도체층이 부분적으로 결정화될 수 있다. 제1 가열 처리에 의해, 산화물 반도체층(423)은 산소 결핍형으로 변화되어서 그의 저항이 감소된다. 제1 가열 처리 후에, 캐리어 농도가 성막 직후의 산화물 반도체막의 캐리어 농도보다 높아져서, 산화물 반도체층은 바람직하게는 1×1018/cm3 이상의 캐리어 농도를 갖게 된다.
산화물 반도체층의 제1 가열 처리는, 산화물 반도체막이 섬 형상의 산화물 반도체층으로 가공되기 전에 행해질 수 있다. 그 경우에, 제1 가열 처리 후에, 가열 처리 장치로부터 기판을 취출하고, 제2 포토리소그래피 단계를 행한다. 산화물 반도체층(423)의 측면부에는 결정 영역이 형성되지 않고, 산화물 반도체층(423)의 상층부에만 결정 영역(106)이 형성된다.
다음으로, 제3 포토리소그래피 단계에서, 레지스트 마스크가 형성되고, 에칭에 의해 불필요한 부분을 제거해서 게이트 전극층(421a)과 동일한 재료를 이용하여 형성된 배선이나 전극층에 도달하는 컨택트 홀을 형성한다(도 2의 (b) 참조). 이 컨택트 홀은 나중에 형성되는 도전막과의 직접 접속을 위해 설치된다. 예를 들면, 구동 회로부에 있어서, 게이트 전극층이 소스 전극층 또는 드레인 전극층에 직접 접촉하는 박막 트랜지스터를 형성할 경우에, 또는 단자부의 게이트 배선에 전기적으로 접속되는 단자를 형성할 경우에 컨택트 홀을 형성한다.
다음으로, 산화물 반도체층(423) 및 게이트 절연층(402) 위에, 스퍼터링 방법에 의해 산화물 절연막을 형성한 후, 제4 포토리소그래피 단계에서, 레지스트 마스크를 형성하고, 선택적으로 에칭을 행해서 산화물 절연층(426a, 426b, 426c, 426d)을 형성한다. 그 후, 레지스트 마스크를 제거한다(도 2의 (c) 참조). 이 단계에서, 산화물 반도체층에 산화물 절연층(426a)과 접촉하는 영역이 형성된다. 이 영역 내에 있어서, 게이트 절연층을 사이에 개재하여 게이트 전극층과 중첩하고, 산화물 절연층(426a)과도 중첩하는 영역이 채널 형성 영역으로 된다. 또한, 제4 포토리소그래피 단계에서, 제1 단자(421c)에 도달하는 컨택트 홀도 형성된다.
산화물 절연막은, 스퍼터링 방법 등의, 산화물 절연막에 물 및 수소 등의 불순물을 혼입시키지 않는 방법을 적절히 이용해서 적어도 1nm 이상의 두께로 형성할 수 있다. 본 실시 형태에서는, 산화물 절연막으로서 산화 실리콘막을 스퍼터링 방법에 의해 형성한다. 성막 시의 기판 온도는, 실온 이상 300℃ 이하일 수 있고, 본 실시 형태에서 기판 온도는 100℃이다. 산화 실리콘막의 스퍼터링 방법에 의한 성막은, 희가스(대표적으로는, 아르곤) 분위기, 산소 분위기, 또는 희가스(대표적으로는, 아르곤) 및 산소 분위기에서 행할 수 있다. 타겟으로서는, 산화 실리콘 타겟 또는 실리콘 타겟을 이용할 수 있다. 예를 들면, 실리콘 타겟을 이용하여, 산소 및 희가스 분위기에서 스퍼터링 방법에 의해 산화 실리콘막을 형성할 수 있다. 저저항화된 산화물 반도체층에 접촉해서 형성되는 산화물 절연막으로서는, 수분, 수소 이온, 및 OH- 등의 불순물을 포함하지 않고, 이들이 외부로부터 침입하는 것을 차단하는 무기 절연막을 이용한다. 대표적으로는, 산화 실리콘막, 질화 산화 실리콘막, 산화 알루미늄막, 또는 산화 질화 알루미늄막 등을 이용한다.
본 실시 형태에서는, 순도가 6N인 주상 다결정의 붕소 도핑된 실리콘 타겟(저항률 0.01Ωㆍ㎝)을 이용하여, 기판과 타겟 사이의 거리(T-S 거리)를 89㎜, 압력을 0.4Pa, 직류(DC) 전원을 6kW, 분위기를 산소(산소 유량비가 100%임)로 하여, 펄스 DC 스퍼터링 방법에 의해 성막을 행한다. 그의 막 두께는 300㎚이다.
다음으로, 산화물 반도체층(423) 위에 금속 재료를 이용하여 스퍼터링 방법이나 진공 증착 방법에 의해 도전막을 형성한다. 도전막의 재료로서는, 게이트 전극층(421a)과 마찬가지의 재료를 이용할 수 있다.
본 실시 형태에서는, 제1 내지 제3 도전막을 적층시킨 도전막을 형성한다. 예를 들면, 제1 도전막 및 제3 도전막은 내열성 도전성 재료인 티타늄을 이용하여 형성하고, 제2 도전막은 네오디뮴을 함유하는 알루미늄 합금을 이용하여 형성한다. 이러한 구성은, 힐록(hillock)의 발생을 감소시킬 수 있고 알루미늄의 저저항성을 활용할 수 있다. 본 실시 형태에서는 제1 내지 제3 도전막으로 이루어지는 3층 구조를 이용했지만, 본 발명의 일 실시 형태는 이것에 한정되지 않는다. 단층 구조, 2층 구조, 또는 4층 이상의 적층 구조도 채택될 수 있다. 2층, 또는 4층 이상을 포함하는 구조도 채택될 수 있다. 예를 들면, 티타늄막의 단층 구조 또는 실리콘을 함유하는 알루미늄막의 단층 구조가 채택될 수도 있다.
나노크리스탈을 포함하는 치밀한 결정 영역(106)을 표층부에 갖는 산화물 반도체층 위에 그에 접촉해서 도전막을 성막할 때, 성막에 의한 열이나 성막에 기인한 결정 영역에의 손상이 반도체층의 결정 영역(106)을 비정질화하는 경우가 있다는 것을 유의한다. 그러나, 본 실시 형태에서 나타내는 박막 트랜지스터의 제작 방법에서는, 산화물 반도체층의 채널 형성 영역으로 되는 영역에 접촉하여, 채널 보호층으로서 기능하는 산화물 절연층(426a)이 설치됨으로써, 산화물 반도체층(423)의 적어도 채널 형성 영역(제5 영역)의 표층부는 결정 영역(106)을 가질 수 있다.
다음으로, 제5 포토리소그래피 단계에서, 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거해서 소스 전극층(425a), 드레인 전극층(425b), 및 접속 전극(429)을 형성한다. 이때, 에칭 방법으로서 웨트 에칭 또는 드라이 에칭을 채택한다. 예를 들면, 제1 도전막 및 제3 도전막은 티타늄을 이용하여 형성하고, 제2 도전막은 네오디뮴을 함유하는 알루미늄 합금을 이용하여 형성할 경우, 과산화수소수 또는 가열된 염산을 에천트로서 이용해서 웨트 에칭을 행할 수 있다.
이 에칭 단계에 의해, 산화물 반도체층(423)은 부분적으로 에칭되어, 소스 전극층(425a)과 산화물 절연층(426a) 사이의 제3 영역(424c), 및 드레인 전극층(425b)과 산화물 절연층(426a) 사이의 제4 영역(424d)은 각각, 소스 전극층(425a)과 중첩하는 제1 영역(424a), 산화물 절연층(426a)과 중첩하는 제5 영역(424e), 및 드레인 전극층(425b)과 중첩하는 제2 영역(424b)의 각각보다 얇은 두께를 갖는다(도 2의 (d) 참조). 산화물 반도체층(423)의 제5 영역(424e)은 산화물 절연층(426a)에 의해 에칭되지 않도록 보호되기 때문에, 적어도 채널 형성 영역의 표층부는 나노크리스탈을 포함하는 치밀한 결정 영역을 갖는다는 것을 유의한다. 채널 형성 영역에 있어서, 산화물 반도체층의 표층부는 백 채널측이며, 이 결정 영역은 기생 채널의 발생을 억제할 수 있다.
또한, 이 제5 포토리소그래피 단계에 의해, 접속 전극(429)은, 게이트 절연층에 형성된 컨택트 홀을 통해 단자부의 제1 단자(421c)에 직접 접속된다. 도시되지는 않았지만, 전술한 단계들과 같은 단계들을 통해 구동 회로의 박막 트랜지스터의 소스 배선 또는 드레인 배선과 게이트 전극이 서로 직접 접속된다.
다음으로, 박막 트랜지스터(470)를 덮는 산화물 절연층(428)을 형성한다(도 2의 (e) 참조). 산화물 절연층(428)으로서는, 스퍼터링 방법 등에 의해 형성되는 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막, 산화 질화 알루미늄막, 또는 산화 탄탈륨막을 이용하여 산화물 절연층을 형성한다.
산화물 절연층은, 스퍼터링 방법 등, 산화물 절연층에 물 및 수소 등의 불순물을 혼입시키지 않는 방법을 적절히 이용해서 형성될 수 있다. 본 실시 형태에서는, 산화물 절연층으로서, 산화 실리콘막을 스퍼터링 방법에 의해 형성한다. 성막시의 기판 온도는, 실온 이상 300℃ 이하일 수 있고, 본 실시 형태에서 기판 온도는 100℃이다. 성막시에 물 및 수소 등의 불순물의 혼입을 방지하기 위해, 성막 전에 감압 하에서 150℃ 이상 350℃ 이하의 온도에서 2분 이상 10분 이하 동안 프리-베이킹을 행하고, 대기에 노출시키지 않고 산화물 절연층을 형성하는 것이 바람직하다. 산화 실리콘막의 스퍼터링 방법에 의한 성막은, 희가스(대표적으로는, 아르곤) 분위기, 산소 분위기, 또는 희가스(대표적으로는, 아르곤) 및 산소 분위기에서 행할 수 있다. 타겟으로서는, 산화 실리콘 타겟 또는 실리콘 타겟을 이용할 수 있다. 예를 들면, 실리콘 타겟을 이용하여, 산소 및 희가스 분위기에서 스퍼터링 방법에 의해 산화 실리콘막을 형성할 수 있다. 저저항화된 산화물 반도체층에 접촉해서 형성되는 산화물 절연층으로서는, 수분, 수소 이온, 및 OH- 등의 불순물을 포함하지 않고, 이들이 외부로부터 침입하는 것을 차단하는 무기 절연막을 이용하는 것이 바람직하다.
본 실시 형태에서는, 순도가 6N인 주상 다결정의 붕소 도핑된 실리콘 타겟(저항률 0.01Ωㆍ㎝)을 이용하여, 기판과 타겟 사이의 거리(T-S 거리)를 89㎜, 압력을 0.4Pa, 직류(DC) 전원을 6kW, 분위기를 산소(산소 유량비가 100%임)로 하여 펄스 DC 스퍼터링 방법에 의해 성막을 행한다. 그의 막 두께는 300㎚이다.
다음으로, 불활성 가스 분위기, 또는 질소 가스 분위기에서 제2 가열 처리를(바람직하게는 200℃ 이상 400℃ 이하에서, 예를 들면 250℃ 이상 350℃ 이하에서) 행한다. 예를 들면, 질소 분위기에서 250℃에서 1시간 동안 제2 가열 처리를 행한다. 대안으로, 제1 가열 처리와 마찬가지로 고온에서 단시간 동안 RTA 처리를 행해도 된다. 제2 가열 처리에 의해, 산화물 절연층, 및 산화물 절연층과 중첩하는 산화물 반도체층이 서로 접촉한 상태에서 가열된다. 제2 가열 처리에 의해, 제1 가열 처리에 의해 저저항화된 산화물 반도체층(423)이 산소 과잉 상태로 되고, 고저항 산화물 반도체층(i형 산화물 반도체층)으로 변화될 수 있다.
본 실시 형태에서는, 산화 실리콘막의 형성 후에 제2 가열 처리를 행하지만, 가열 처리의 타이밍은 산화 실리콘막의 형성 이후인 한, 산화 실리콘막의 형성 직후의 타이밍에 한정되지 않는다.
소스 전극층(425a) 및 드레인 전극층(425b)이 내열성 재료를 이용하여 형성되는 경우에는, 제2 가열 처리의 타이밍에서, 제1 가열 처리 조건을 이용한 단계를 행할 수 있다. 그 경우, 가열 처리는 산화 실리콘막 성막 후에 1회 행해질 수 있다.
다음으로, 제6 포토리소그래피 단계에서, 레지스트 마스크를 형성하고, 산화물 절연층(428)을 에칭하여 드레인 전극층(425b)에 도달하는 컨택트 홀을 형성한다. 또한, 이 에칭에 의해 접속 전극(429)에 도달하는 컨택트 홀도 형성된다.
다음으로, 레지스트 마스크를 제거한 후, 투명 도전막을 성막한다. 투명 도전막은, 산화 인듐(In2O3) 또는 산화 인듐과 산화 주석의 합금(In2O3-SnO2, 이하 간단하게 ITO로 표기됨) 등을 이용하여 스퍼터링 방법이나 진공 증착 방법 등에 의해 형성된다. 그러한 재료는 염산계 용액에 의해 에칭된다. 특히, ITO의 에칭에서는 잔사가 발생하기 쉬우므로, 에칭 가공성을 개선하기 위해 산화 인듐과 산화 아연의 합금(In2O3-ZnO)을 이용할 수 있다는 것을 유의한다.
다음으로, 제7 포토리소그래피 단계에서, 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거해서 화소 전극층(110)을 형성한다.
제7 포토리소그래피 단계에 있어서, 용량부에서 유전체로서 이용되는 게이트 절연층(402), 산화물 절연층(426b), 및 산화물 절연층(428)과, 용량 배선(421b)과 화소 전극층(110)으로 축적 용량을 형성한다.
또한, 제7 포토리소그래피 단계에 있어서, 제1 단자(421c)를 레지스트 마스크로 덮고 단자부에 투명 도전막(128)을 남긴다. 투명 도전막(128)은 FPC에 접속되는 전극 또는 배선으로서 기능한다. 제1 단자(421c)에 직접 접속된 접속 전극(429) 위에 형성된 투명 도전막(128)은, 게이트 배선의 입력 단자로서 기능하는 접속 단자 전극이 된다. 도시되지 않았지만, 소스 배선의 입력 단자로서 기능하는 접속 단자 전극도 이때 형성된다.
도 4의 (a1) 및 도 4의 (a2)는 각각, 이 단계에서의 게이트 배선 단자부의 단면도 및 평면도이다. 도 4의 (a1)은 도 4의 (a2)의 선 C1-C2를 따라 절개한 단면도이다. 도 4의 (a1)에 있어서, 산화물 절연층(428) 위에 형성되는 투명 도전막(415)은, 입력 단자로서 기능하는 접속 단자 전극이다. 또한, 도 4의 (a1)에 있어서, 단자부에서는, 게이트 배선과 동일한 재료를 이용하여 형성되는 제1 단자(411)와, 소스 배선과 동일한 재료를 이용하여 형성되는 접속 전극(412)이 그 사이에 게이트 절연층(402)을 개재하여 서로 중첩하고 직접 전기적으로 접속된다. 또한, 접속 전극(412)과 투명 도전막(415)이 산화물 절연층(428)에 형성된 컨택트 홀을 통해서 서로 직접 접속된다.
도 4의 (b1) 및 도 4의 (b2)는 각각, 소스 배선 단자부의 단면도 및 그의 평면도이다. 도 4의 (b1)은 도 4의 (b2)의 선 C3-C4를 따라 절개한 단면도이다. 도 4의 (b1)에 있어서, 산화물 절연층(428) 위에 형성되는 투명 도전막(418)은 입력 단자로서 기능하는 접속 단자 전극이다. 또한, 도 4의 (b1)에 있어서, 단자부에서는, 게이트 배선과 동일한 재료를 이용하여 형성되는 전극(416)이, 소스 배선에 전기적으로 접속되는 제2 단자(414) 아래에 위치하고 게이트 절연층(402)을 사이에 개재하여 그 제2 단자와 중첩한다. 전극(416)은 제2 단자(414)에 전기적으로 접속되지 않고, 전극(416)의 전위를 제2 단자(414)의 전위와는 다른 전위, 예를 들면, GND 전위 또는 0V 등으로 설정하거나 또는 전극(416)을 플로팅 상태로 설정하면, 노이즈 또는 정전기를 방지하기 위한 용량을 형성할 수 있다. 제2 단자(414)는, 산화물 절연층(428)을 사이에 개재하여 투명 도전막(418)과 전기적으로 접속된다.
게이트 배선, 소스 배선, 및 용량 배선은 화소 밀도에 따라서 복수개 설치된다. 또한, 단자부에서는, 게이트 배선과 동 전위의 복수의 제1 단자, 소스 배선과 동 전위의 복수의 제2 단자, 및 용량 배선과 동 전위의 복수의 제3 단자 등이 배치된다. 각각의 단자의 수는 임의의 수일 수 있고, 단자의 수는 실시자가 적절하게 결정할 수 있다.
이 7개의 포토리소그래피 단계를 통해, 7매의 포토마스크를 사용하여, 채널 보호형 박막 트랜지스터(470) 및 축적 용량부를 완성시킬 수 있다. 이 트랜지스터와 축적 용량은 개개의 화소에 대응하여 매트릭스로 배치되어 화소부를 형성함으로써, 액티브 매트릭스 표시 장치에 포함되는 기판들 중 하나를 얻을 수 있다. 본 명세서에서는 편의상 그러한 기판을 액티브 매트릭스 기판이라고 부른다.
액티브 매트릭스 액정 표시 장치를 제작하는 경우에, 액티브 매트릭스 기판과, 대향 전극이 설치된 대향 기판은, 액정층을 사이에 개재하여 서로 접합된다. 대향 기판의 대향 전극에 전기적으로 접속되는 공통 전극을 액티브 매트릭스 기판 위에 설치하고, 공통 전극에 전기적으로 접속되는 제4 단자를 단자부에 설치한다는 것을 유의한다. 제4 단자는 공통 전극을 GND 전위 또는 0V 등의 고정 전위로 설정하기 위해 설치된다.
본 실시 형태의 화소 구성은 도 3의 화소 구성에 한정되지 않는다. 예를 들면, 용량 배선 없이 축적 용량을 형성하기 위해, 화소 전극은, 인접한 화소의 게이트 배선과, 보호 절연막 및 게이트 절연층을 사이에 개재하여 중첩할 수 있다. 이 경우, 용량 배선, 및 용량 배선에 접속되는 제3 단자는 생략될 수 있다.
또한, 대안으로, 도 5의 (a) 및 도 5의 (b)에 도시된 바와 같이, 소스 전극층(425a) 및 드레인 전극층(425b)은, 채널 보호층으로서 기능하는 산화물 절연층(456a) 위에 있을 수 있으며 그 산화물 절연층과 중첩할 수 있다. 이 경우, 소스 전극층(425a) 및 드레인 전극층(425b)의 패터닝 시에 산화물 반도체층이 에칭되지 않기 때문에, 산화물 반도체층에 있어서 얇은 영역이 형성되지 않는다. 즉, 산화물 반도체층은, 각각 동일한 두께를 갖는, 소스 전극층(425a)과 중첩하는 제1 영역(424a), 드레인 전극층(425b)과 중첩하는 제2 영역(424b), 및 채널 형성 영역으로 되는 제5 영역(424e)을 갖는다.
또한, 대안으로, 도 22의 (a)에 도시된 바와 같이, 산화물 반도체층의 제5 영역(424e)에 있어서, 비정질이거나 또는 비정질/비결정과 미세결정의 혼합물로 형성된 영역의 두께가, 제3 영역(424c) 및 제4 영역(424d) 각각의 두께보다 얇은(즉, 제5 영역(424e)에 있어서 결정 영역과, 비정질이거나 또는 비정질/비결정과 미세결정의 혼합물로 형성되는 영역 간의 계면이, 제3 영역(424c) 및 제4 영역(424d)의 최외표면들보다 위쪽에 있음) 박막 트랜지스터(490)가 채택될 수 있다. 그러한 구성을 갖는 박막 트랜지스터(490)는, 제1 가열 처리의 가열 온도 또는 가열 시간을 조정함으로써 산화물 반도체층의 결정 영역의 깊이를 극히 얕게 해서 얻을 수 있다. 도 22의 (a)에 도시된 박막 트랜지스터(490)의 구성을 채택함으로써, 오프 전류를 감소시킬 수 있다.
도 22의 (a)에 도시된 채널 보호형 박막 트랜지스터(490)의 채널 길이 L은, 캐리어가 흐르는 방향과 평행한 방향인 산화물 절연층(426a)의 폭과 동일하다. 산화물 반도체층의 제3 영역의 채널 길이 방향의 폭 L3과, 제4 영역의 채널 길이 방향의 폭 L4는 반드시 동일할 필요는 없지만, 제3 영역의 채널 길이 방향의 폭 L3과 제4 영역의 채널 길이 방향의 폭 L4의 합계는, 도 22의 (a)에 도시된 박막 트랜지스터(490)에 있어서 일정하다는 것을 유의한다.
대안으로, 도 22의 (b)에 도시된 바와 같이, 산화물 반도체층의 제1 영역(424a) 내지 제5 영역(424e)은 그들의 표층부에 결정 영역을 갖는 구성의 박막 트랜지스터(430)가 채택될 수 있다. 도 22의 (b)에 도시된 박막 트랜지스터(430)의 구성을 채택함으로써, 온 전류를 증가시킬 수 있다.
박막 트랜지스터들(430, 450, 470, 490) 중에서 선택될 수 있는 상이한 구성을 갖는 박막 트랜지스터들을 하나의 기판 위에 형성할 수 있다. 화소부와 구동 회로를 하나의 기판 위에 형성할 경우, 화소부에 이용되는 박막 트랜지스터에는 우수한 스위칭 특성이 요구되고, 구동 회로에 이용되는 박막 트랜지스터에는 빠른 동작 속도가 바람직하기 때문에, 예를 들면, 도 22의 (c)에 도시된 바와 같이, 구동 회로부에는 박막 트랜지스터(430)를 설치할 수 있고, 화소부에는 박막 트랜지스터(490)를 설치할 수 있다는 것을 유의한다. 구동 회로부에 설치된 박막 트랜지스터(430)는 온 전류를 증가시킬 수 있기 때문에, 큰 전류 구동 능력을 요구하는 응용에 적합하다. 화소부에 설치된 박막 트랜지스터(490)는, 오프 전류를 감소시킬 수 있기 때문에, 화소부의 스위칭 소자로서 이용될 경우, 콘트라스트를 향상시킬 수 있다. 대안으로, 도 22의 (d)에 도시된 바와 같이, 구동 회로부에는 박막 트랜지스터(450)를 설치할 수 있고, 화소부에는 오프 전류가 낮은 박막 트랜지스터(470)를 설치하는 것이 바람직하다. 또한, 대안으로, 도시되지는 않았지만, 구동 회로부에 박막 트랜지스터(430)를 설치하고 화소부에 박막 트랜지스터(470)를 설치하거나, 또는 구동 회로부에 박막 트랜지스터(450)를 설치하고 화소부에 박막 트랜지스터(490)를 설치해도 된다.
박막 트랜지스터(430, 450, 470, 490) 각각에 있어서, 서로 접촉하는 게이트 절연층(402)과 산화물 반도체층(423) 간의 계면은 비정질이거나 또는 비정질/비결정과 미세결정의 혼합물로 형성되며, 적어도 산화물 절연층(426a)과 접촉하는 산화물 반도체층의 표층부는 결정 영역을 갖는다.
액티브 매트릭스 액정 표시 장치에서는, 매트릭스로 배치된 화소 전극을 구동함으로써, 화면에 표시 패턴이 형성된다. 구체적으로는, 선택된 화소 전극과, 화소 전극에 대응하는 대향 전극 사이에 전압이 인가되어, 화소 전극과 대향 전극 사이에 배치된 액정층의 광학 변조가 행해지고, 이 광학 변조가 표시 패턴으로서 관찰자에 의해 인식된다.
액정 표시 장치의 동화상 표시에 있어서, 액정 분자 자체의 응답 시간이 길기 때문에, 잔상이 생기거나 또는 동화상의 흐려짐이 생기는 문제가 있다. 액정 표시 장치의 동화상 특성을 개선하기 위해서, 전체 화면에 블랙 표시를 1 프레임 기간 걸러 행하는, 소위, 블랙 삽입이라고 불리는 구동 방법이 채택된다.
또한, 소위, 배속 프레임 구동이라고 불리는 다른 구동 기술이 있다. 배속 프레임 구동에 있어서는, 수직 동기화 주파수를 통상의 수직 동기화 주파수의 1.5배 이상, 바람직하게는, 2배 이상으로 설정함으로써, 응답 속도를 증가시키고, 구동에 의해 얻어졌던 각 프레임 내에서의 복수의 필드마다 기입할 계조를 선택한다.
또한, 대안으로, 액정 표시 장치의 동화상 특성을 개선하기 위해서, 백라이트로서 복수의 LED(발광 다이오드) 광원 또는 복수의 EL 광원을 이용해서 면광원을 형성하고, 면광원의 각 광원을 독립적으로 1 프레임 기간 내에서 펄스 방식으로 구동하는 구동 방법이 채택될 수도 있다. 3 종류 이상의 LED를 이용할 수 있거나, 또는 화이트광을 발광하는 LED를 이용할 수 있다. 복수의 LED를 독립적으로 제어할 수 있기 때문에, LED의 발광 타이밍을 액정층이 광학 변조되는 타이밍과 동기화시킬 수 있다. 이 구동 방법에 따르면, LED를 부분적으로 턴 오프할 수 있기 때문에, 특히 한 화면을 점유하는 블랙 표시 영역이 많은 영상을 표시하는 경우에는, 전력 소비의 절감 효과를 얻을 수 있다.
이 구동 방법들을 조합함으로써, 액정 표시 장치의 동화상 특성 등의 표시 특성을 종래의 액정 표시 장치에 비해 개선시킬 수 있다.
본 실시 형태에서 얻어지는 n채널 트랜지스터는, In-Ga-Zn-O계 막을 채널 형성 영역에 포함하여, 양호한 다이내믹 특성을 갖는다. 따라서, 이 구동 방법들을 조합해서 본 실시 형태의 트랜지스터에 응용할 수 있다.
발광 표시 장치의 제작에 있어서, 유기 발광 소자의 한쪽의 전극(음극이라고도 부름)을 GND 전위 또는 0V 등의 저전원 전위로 설정하기 때문에, 단자부에, 음극을 GND 전위 또는 0V 등의 저전원 전위로 설정하기 위한 제4 단자가 설치된다. 또한, 발광 표시 장치를 제작함에 있어서, 소스 배선 및 게이트 배선 외에도 전원선을 설치한다. 따라서, 단자부에는, 전원선에 전기적으로 접속되는 제5 단자를 설치한다.
이상의 단계들을 통해, 전기 특성이 양호한, 신뢰성이 매우 높은 박막 트랜지스터 및 그 박막 트랜지스터를 포함한 표시 장치를 제공할 수 있다.
본 실시 형태에 개시된 박막 트랜지스터는, 산화물 반도체층을 이용한 박막 트랜지스터이다. 산화물 반도체층의 적어도 채널 형성 영역의 표층부는 결정 영역을 갖고, 산화물 반도체층의 나머지 부분은 비정질일 수 있거나 또는 비정질/비결정과 미세결정의 혼합물로 형성될 수 있고, 이것은 박막 트랜지스터가 기생 채널의 발생을 억제할 수 있게 해준다.
본 실시 형태에 기술된 구성은, 다른 실시 형태들에 기술된 구성 중 임의의 것과 적절히 조합될 수 있다는 것을 유의한다.
[실시 형태 2]
본 실시 형태에서는, 실시 형태 1과는 다른 표시 장치의 제작 공정의 예를 도 6의 (a) 내지 도 6의 (e)를 참조하여 설명한다. 본 실시 형태에 있어서, 실시 형태 1과 동일 부분 또는 실시 형태 1과 마찬가지의 기능을 갖는 부분은 실시 형태 1과 마찬가지로 취급될 수 있고, 실시 형태 1과 동일하거나 마찬가지의 단계들은 실시 형태 1과 마찬가지로 행해질 수 있다는 것을 유의한다. 따라서, 그 반복적인 설명은 생략한다.
우선, 절연 표면을 갖는 기판(400) 위에, 게이트 전극층(421a)을 포함하는 게이트 배선, 용량 배선(421b), 및 제1 단자(421c)를 형성하기 위한 도전막을 스퍼터링 방법이나 진공 증착 방법에 의해 형성한다. 다음으로, 도전막을 기판(400)의 전체 표면 위에 형성한 후, 제1 포토리소그래피 단계에서, 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거해서 배선 및 전극(게이트 전극층(421a)을 포함하는 게이트 배선, 용량 배선(421b), 및 제1 단자(421c))를 형성한다.
다음으로, 게이트 전극층(421a), 용량 배선(421b), 및 제1 단자(421c) 위에 게이트 절연층(402)을 형성한 후, 게이트 절연층(402) 위에, 산화물 반도체막(103)을 두께 5nm 이상 200nm 이하로, 바람직하게는 10nm 이상 40nm 이하로 형성한다. 상기의 단계들은 실시 형태 1과 마찬가지로 행할 수 있다는 것을 유의한다.
다음으로, 산화물 반도체막(103) 위에, 스퍼터링 방법에 의해 산화물 절연막(105)을 형성한 후, 제2 포토리소그래피 단계에서, 레지스트 마스크를 형성하고, 선택적으로 에칭을 행해서 제1 단자(421c)에 도달하는 컨택트 홀을 형성한다(도 6의 (a) 참조). 산화물 절연막(105)은, 실시 형태 1에 기술된 산화물 절연층(426a)이 되는 산화물 절연막과 마찬가지 방식으로 형성될 수 있다.
다음으로, 산화물 반도체막(103)의 탈수화 또는 탈수소화를 행한다. 탈수화 또는 탈수소화를 위한 제1 가열 처리는, 고온의 가스(질소 또는 희가스 등의 불활성 가스) 또는 광을 이용하여 500℃ 이상 750℃ 이하의 온도(또는 글래스 기판의 왜곡점 이하의 온도)에서 1분 이상 10분 이하 정도 동안, 바람직하게는 650℃에서 3분 이상 6분 이하 정도 동안 급속 가열 어닐링(RTA) 처리에 의해 행해질 수 있다. RTA 처리에 의해, 단시간에 탈수화 또는 탈수소화를 행할 수 있기 때문에, 글래스 기판의 왜곡점보다 높은 온도에서도 처리를 행할 수 있다. 가열 처리의 타이밍은 이 타이밍에 한정되지 않고, 예를 들면, 포토리소그래피 단계 또는 성막 단계 전과 후에 복수 회 행해도 된다는 것을 유의한다.
여기에서, 산화물 반도체막(103)의 표층부는 제1 가열 처리에 의해 결정화되므로, 나노크리스탈을 포함하는 치밀한 결정 영역(106)을 갖게 된다. 산화물 반도체막(103)의 나머지 부분은 비정질로 되거나, 또는 비정질 영역 중에 미세결정이 점재한 비정질/비결정과 미세결정의 혼합물로 형성되게 된다. 결정 영역(106)은 산화물 반도체막(103)의 일부이며, 이후, "산화물 반도체막(103)"은 결정 영역(106)을 포함한다는 것을 유의한다.
또한, 산화물 반도체막에 대하여 탈수화 또는 탈수소화를 행하는 가열 온도 T로부터 강온할 때, 탈수화 또는 탈수소화를 위해 이용된 동일한 노를 이용하여 산화물 반도체층이 대기에 노출되지 않도록 하여, 물 또는 수소의 침입을 방지하는 것이 중요하다. 또한, 가열 온도 T로부터 강온되는 가스 분위기는, 가열 온도 T까지 승온한 가스 분위기와는 상이한 가스 분위기로 전환될 수 있다. 예를 들면, 탈수화 또는 탈수소화용 가열 처리를 행한 노에서, 대기에 노출시키지 않고, 노 안을 고순도의 산소 가스, N2O 가스, 또는 초건조 에어(이슬점이 -40℃ 이하, 바람직하게는 -60℃ 이하임)로 채워서 냉각을 행한다.
제1 가열 처리에서는, 분위기 내에 물 및 수소 등이 함유되지 않는 것이 바람직하다는 것을 유의한다. 대안으로, 가열 처리 장치에 도입하는 불활성 가스의 순도는 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하임)인 것이 바람직하다.
제1 가열 처리에 의해, 산화물 반도체막(103)은 산소 결핍형으로 변화되어서 그의 저항이 감소된다. 제1 가열 처리 후에, 캐리어 농도가 성막 직후의 산화물 반도체막의 캐리어 농도보다 높아져서, 산화물 반도체막은, 바람직하게는 1×1018/cm3 이상의 캐리어 농도를 갖게 된다.
다음으로, 제3 포토리소그래피 단계에서, 레지스트 마스크를 형성하고, 선택적 에칭에 의해 산화물 절연층(426a, 426b, 426c, 426d)을 형성한다. 그 후, 레지스트 마스크를 제거한다(도 6의 (b) 참조). 여기에서, 산화물 절연층(426a)은 박막 트랜지스터의 채널 보호층으로서 기능한다. 또한, 산화물 반도체막(103)에 있어서, 산화물 절연층(426a)과 중첩하는 영역이 나중 단계에서 채널 형성 영역이 되는 영역이다.
다음으로, 산화물 반도체막(103) 및 산화물 절연층(426a, 426b, 426c, 426d) 위에 금속 재료를 이용하여 도전막을 스퍼터링 방법이나 진공 증착 방법에 의해 형성한다. 도전막의 재료로서는, 게이트 전극층(421a)과 마찬가지의 재료를 이용할 수 있다.
본 실시 형태에서는, 제1 내지 제3 도전막을 적층시킨 도전막을 형성한다. 예를 들면, 제1 도전막 및 제3 도전막은 내열성 도전성 재료인 티타늄을 이용하여 형성하고, 제2 도전막은 네오디뮴을 함유하는 알루미늄 합금을 이용하여 형성한다. 이러한 구성은, 힐록의 발생을 감소시킬 수 있고 알루미늄의 저저항성을 활용할 수 있다. 본 실시 형태에서는 제1 내지 제3 도전막으로 이루어지는 3층 구조를 이용했지만, 본 발명의 일 실시 형태는 이것에 한정되지 않는다. 단층 구조, 2층 구조, 또는 4층 이상의 적층 구조도 채택될 수 있다. 2층, 또는 4층 이상을 포함하는 구조가 채택될 수도 있다. 예를 들면, 티타늄막의 단층 구조 또는 실리콘을 함유하는 알루미늄막의 단층 구조가 채택될 수도 있다.
나노크리스탈을 포함하는 치밀한 결정 영역(106)을 표층부에 갖는 산화물 반도체층 위에 그에 접촉해서 도전막을 성막할 때, 성막에 의한 열 또는 성막에 기인한 결정 영역에의 손상이 반도체층의 결정 영역(106)을 비정질화하는 경우가 있다는 것을 유의한다. 그러나, 본 실시 형태에서 기술되는 박막 트랜지스터의 제작 방법에서는, 산화물 반도체층의 채널 형성 영역이 되는 영역에 접촉하여, 채널 보호층으로서 기능하는 산화물 절연층(426a)이 설치됨으로써, 산화물 반도체층(423)의 적어도 채널 형성 영역의 표층부는 결정 영역(106)을 가질 수 있다.
다음으로, 제4 포토리소그래피 단계에서, 레지스트 마스크(480a, 480b)를 형성하고, 에칭에 의해 불필요한 부분을 제거해서, 도전층(425) 및 접속 전극(429)을 형성한다(도 6의 (c) 참조). 이때, 에칭 방법으로서 웨트 에칭 또는 드라이 에칭을 채택한다. 예를 들면, 제1 도전막 및 제3 도전막은 티타늄을 이용하여 형성하고, 제2 도전막은 네오디뮴을 함유하는 알루미늄 합금을 이용하여 형성할 경우, 과산화수소수 또는 가열된 염산을 에천트로서 이용해서 웨트 에칭을 행할 수 있다.
또한, 이 제4 포토리소그래피 단계에 의해, 접속 전극(429)은, 게이트 절연층에 형성된 컨택트 홀을 통해서 단자부의 제1 단자(421c)에 직접 접속된다. 또한, 도시되지는 않았지만, 전술한 단계들과 같은 단계들을 통해 구동 회로의 박막 트랜지스터의 소스 배선 또는 드레인 배선과 게이트 전극이 직접 접속된다.
본 실시 형태에 있어서의 레지스트 마스크(480a, 480b)는 오목부 또는 볼록부를 갖는 레지스트 마스크라고도 일컬을 수 있다. 즉, 레지스트 마스크(480a, 480b)는 두께가 상이한 복수의 영역(여기에서는, 2개의 영역)을 갖는 레지스트 마스크라고도 일컬을 수 있다. 레지스트 마스크(480a, 480b)에 있어서, 두께가 두꺼운 영역을 레지스트 마스크의 볼록부라고 일컫고, 두께가 얇은 영역을 레지스트 마스크의 오목부라고 일컫는다.
레지스트 마스크(480a, 480b) 각각에 있어서, 후에 소스 전극층 또는 드레인 전극층이 되는, 도전막의 영역에 대응해서 볼록부가 형성되고, 후에 설명되는 섬 형상의 산화물 반도체층의 주연부에 대응해서 오목부가 형성된다.
본 실시 형태에서 설명되는 레지스트 마스크는 다계조(multi-tone) 마스크를 이용하여 형성될 수 있다. 다계조 마스크는, 다단계의 광량으로 노광을 행할 수 있는 마스크이며, 대표적으로는, 노광 영역, 반노광 영역, 및 미노광 영역을 제공하는 3 레벨의 광량으로 노광을 행한다. 다계조 마스크를 이용하여, 하나의 노광 및 현상 단계에 의해, 복수의 두께(대표적으로는, 2종류의 두께)를 갖는 레지스트 마스크를 형성할 수 있다. 그러므로, 다계조 마스크를 이용함으로써, 포토마스크의 매수를 감소시킬 수 있다.
다계조 마스크를 이용하여 노광하고 현상함으로써, 두께가 각각 다른 영역들을 갖는 레지스트 마스크(480a, 480b)를 형성할 수 있다. 레지스트 마스크(480a, 480b)는 이것에 한정되지 않고, 다계조 마스크 없이 형성될 수도 있다는 것을 유의한다.
레지스트 마스크(480a, 480b)를 이용하여 도전층(425) 및 접속 전극(429)을 형성한 후, 레지스트 마스크(480a, 480b)를 감소(축소)시킴으로써, 레지스트 마스크(482a, 482b, 및 482c)를 형성한다. 레지스트 마스크(480a, 480b)를 감소(축소)시키기 위해, 산소 플라즈마 등을 이용하여 애싱 등을 행할 수 있다. 레지스트 마스크를 감소(축소)시킴으로써, 레지스트 마스크(480a)의 오목부가 사라지고, 레지스트 마스크(482a, 482b)로 분리된다. 또한, 레지스트 마스크(482a)와 레지스트 마스크(482b) 사이의 영역에 도전층(425)이 노출된다(도시 생략).
다음으로, 레지스트 마스크(482a, 482b, 482c)를 이용하여, 도전층(425)의 노출된 부분이 에칭되고, 접속 전극(429)이 부분적으로 에칭된다. 이에 따라, 소스 전극(425a), 드레인 전극(425b), 및 섬 형상의 산화물 반도체층(423)을 형성한다(도 6의 (d) 참조)).
이 에칭 공정에 의해, 산화물 반도체막(103)은 부분적으로 에칭되어, 소스 전극층(425a)과 산화물 절연층(426a) 사이의 제3 영역(424c), 및 드레인 전극층(425b)과 산화물 절연층(426a) 사이의 제4 영역(424d)은 각각, 소스 전극층(425a)과 중첩하는 제1 영역(424a), 드레인 전극층(425b)과 중첩하는 제2 영역(424b), 및 산화물 절연층(426a)과 중첩하는 제5 영역(424e)의 각각보다 얇은 두께를 갖는다. 산화물 반도체층(423)의 제5 영역(424e)은, 에칭되지 않도록 산화물 절연층(426a)에 의해 보호되기 때문에, 적어도 채널 형성 영역의 표층부는 나노크리스탈을 포함하는 치밀한 결정 영역을 갖는다는 것을 유의한다. 채널 형성 영역에 있어서, 산화물 반도체층의 표층부는 백 채널측이며, 이 결정 영역은 기생 채널의 발생을 억제할 수 있다.
또한, 제1 영역(424a)과 제2 영역(424b) 각각의 두께는 채널 형성 영역인 제5 영역(424e)의 두께와 같다.
다음으로, 박막 트랜지스터(410)를 덮는 산화물 절연층(428)을 형성한다(도 6의 (e) 참조). 산화물 절연층(428)으로서는, 스퍼터링 방법 등에 의해 형성되는 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막, 산화 질화 알루미늄막, 또는 산화 탄탈륨막 등의 산화물 절연층을 이용하여 형성된다.
다음으로, 불활성 가스 분위기 또는 질소 가스 분위기에서 제2 가열 처리(바람직하게는, 200℃ 이상 400℃ 이하, 예를 들면, 250℃ 이상 350℃ 이하의 온도에서)를 행한다. 예를 들면, 질소 분위기에서 250℃에서 1시간 동안 제2 가열 처리를 행한다. 대안으로, 제1 가열 처리와 마찬가지로 고온에서 단시간 동안 RTA 처리를 행해도 된다. 제2 가열 처리에 의해, 산화물 절연층, 및 산화물 절연층과 중첩하는 산화물 반도체층이 서로 접촉한 상태에서 가열된다. 제2 가열 처리에 의해, 제1 가열 처리로 저저항화된 산화물 반도체층(423)이 산소 과잉 상태로 되고 고저항 산화물 반도체층(i형 산화물 반도체층)으로 변화될 수 있다는 것을 유의한다.
본 실시 형태에서는, 산화 실리콘막의 형성 후에 제2 가열 처리를 행하지만, 가열 처리의 타이밍은 산화 실리콘막 형성 이후인 한, 산화 실리콘막의 형성 직후의 타이밍에 한정되지 않는다.
소스 전극층(425a) 및 드레인 전극층(425b)이 내열성 재료를 이용하여 형성되는 경우에는, 제2 가열 처리의 타이밍에서, 제1 가열 처리 조건을 이용한 단계를 행할 수 있다. 그 경우, 가열 처리는 산화 실리콘막 형성 후에 1회 행해질 수 있다.
산화물 절연층(428) 위에 보호 절연층을 형성해도 된다는 것을 유의한다. 보호 절연층으로서는, 예를 들면, RF 스퍼터링 방법에 의해 질화 실리콘막을 형성할 수 있다. 보호 절연층은, 수분, 수소 이온, 및 OH- 등의 불순물을 함유하지 않고, 이들이 외부로부터 침입하는 것을 방지하는 무기 절연막을 이용하여 형성된다. 질화 실리콘막, 질화 알루미늄막, 질화 산화 실리콘막, 또는 산화 질화 알루미늄막 등을 이용한다. 또한, 보호 절연층은 산화물 절연층(428) 다음에 연속적으로 형성될 수 있다는 것을 유의한다.
다음으로, 제5 포토리소그래피 단계에서, 레지스트 마스크를 형성하고, 산화물 절연층(428)을 에칭하여 드레인 전극층(425b)에 도달하는 컨택트 홀을 형성한다. 또한, 이 에칭에 의해 접속 전극(429)에 도달하는 컨택트 홀도 형성한다.
다음으로, 레지스트 마스크를 제거한 후, 투명 도전막을 형성한다. 투광성 도전막은, 산화 인듐(In2O3) 또는 산화 인듐과 산화 주석의 합금(In2O3-SnO2, 이하 간단하게 ITO로 표기됨) 등을 이용하여 스퍼터링 방법이나 진공 증착 방법 등에 의해 형성된다. 그러한 재료는 염산계 용액에 의해 에칭된다. 특히 ITO의 에칭에서는 잔사가 발생하기 쉬우므로, 에칭 가공성을 개선하기 위해 산화 인듐과 산화 아연의 합금(In2O3-ZnO)을 이용할 수 있다는 것을 유의한다.
다음으로, 제6 포토리소그래피 단계에서, 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거해서 화소 전극층(110)을 형성한다.
제6 포토리소그래피 단계에 있어서, 용량부에서 유전체로서 이용되는 게이트 절연층(402), 산화물 반도체층, 산화물 절연층(426b), 및 산화물 절연층(428)과, 용량 배선(421b)과 화소 전극층(110)으로 축적 용량을 형성한다.
또한, 제6 포토리소그래피 단계에 있어서, 제1 단자(421c)를 레지스트 마스크로 덮고 단자부에 투명 도전막(128)을 남긴다. 투명 도전막(128)은 FPC에 접속되는 전극 또는 배선으로서 기능한다. 제1 단자(421c)에 직접 접속된 접속 전극(429) 위에 형성된 투명 도전막(128)은, 게이트 배선의 입력 단자로서 기능하는 접속 단자 전극이 된다. 도시되지는 않았지만, 소스 배선의 입력 단자로서 기능하는 접속 단자 전극도 이때 형성된다.
이 6개의 포토리소그래피 단계를 통해, 6매의 포토마스크를 사용하여, 채널 보호형 박막 트랜지스터(410) 및 축적 용량부를 완성시킬 수 있다.
본 실시 형태에 개시된 박막 트랜지스터는, 산화물 반도체층을 이용한 박막 트랜지스터이다. 산화물 반도체층의 채널 형성 영역의 표층부는 결정 영역을 갖고, 산화물 반도체층의 나머지 부분은 비정질일 수 있거나 또는 비정질/비결정과 미세결정의 혼합물로 형성될 수 있다. 이러한 구조를 갖는 박막 트랜지스터에 의해, 기생 채널의 발생을 억제할 수 있고, 이에 따라, 전기 특성이 양호한 신뢰성이 매우 높은 박막 트랜지스터 및 표시 장치를 제작할 수 있다.
본 실시 형태에 기술된 구성은, 다른 실시 형태들에 기술된 구성 중 임의의 것과 적절히 조합될 수 있다는 것을 유의한다.
[실시 형태 3]
본 실시 형태에서는, 하나의 기판 위에 적어도 구동 회로의 일부와, 화소부에 배치되는 박막 트랜지스터를 형성하는 예에 대해서 하기에서 설명한다.
화소부에 배치하는 박막 트랜지스터는 실시 형태 1 또는 실시 형태 2에 따라 형성한다. 또한, 실시 형태 1 또는 실시 형태 2에 기술된 박막 트랜지스터는 n채널 TFT이다. 이 때문에, 구동 회로들 중, n채널 TFT로 구성될 수 있는 일부 구동 회로들을 화소부의 박막 트랜지스터와 동일 기판 위에 형성한다.
도 7의 (a)는 액티브 매트릭스 표시 장치의 블록도의 예를 도시한다. 표시 장치의 기판(5300) 위에는, 화소부(5301), 제1 주사선 구동 회로(5302), 제2 주사선 구동 회로(5303), 및 신호선 구동 회로(5304)를 설치한다. 화소부(5301)에는, 복수의 신호선이 신호선 구동 회로(5304)로부터 연장되어 배치되고, 복수의 주사선이 제1 주사선 구동 회로(5302) 및 제2 주사선 구동 회로(5303)로부터 연장되어 설치된다. 주사선과 신호선의 교차 영역들에는, 표시 소자를 각각 갖는 화소들이 매트릭스로 배치된다는 것을 유의한다. 또한, 표시 장치의 기판(5300)은 플렉시블 인쇄 회로(FPC) 등의 접속부를 통해 타이밍 제어 회로(5305)(컨트롤러 또는 제어 IC라고도 부름)에 접속된다.
도 7의 (a)에서, 제1 주사선 구동 회로(5302), 제2 주사선 구동 회로(5303), 및 신호선 구동 회로(5304)는, 화소부(5301)와 동일 기판(5300) 위에 형성된다. 이에 따라, 외부에 설치되는 구동 회로 등의 부품의 수가 감소하므로, 비용이 절감될 수 있다. 또한, 기판(5300)의 외부에 설치된 구동 회로로부터 배선들을 연장시키는 경우에 접속부에서의 접속 수를 감소시킬 수 있어서, 신뢰성 또는 수율을 향상시킬 수 있다.
타이밍 제어 회로(5305)는 제1 주사선 구동 회로(5302)에, 예를 들면, 제1 주사선 구동 회로용 스타트 신호(GSP1)와 주사선 구동 회로용 클럭 신호(GCK1)를 공급한다. 또한, 타이밍 제어 회로(5305)는 제2 주사선 구동 회로(5303)에, 예를 들면, 제2 주사선 구동 회로용 스타트 신호(GSP2)(스타트 펄스라고도 함)와 주사선 구동 회로용 클럭 신호(GCK2)를 공급한다. 신호선 구동 회로(5304)에는, 신호선 구동 회로용 스타트 신호(SSP), 신호선 구동 회로용 클럭 신호(SCK), 비디오 신호용 데이터(DATA)(간단히 비디오 신호라고도 부름), 및 래치 신호(LAT)가 공급된다. 각 클럭 신호는, 위상이 상이한 복수의 클럭 신호일 수 있거나, 또는 반전된 클럭 신호(CKB)와 함께 공급될 수도 있다. 제1 주사선 구동 회로(5302) 또는 제2 주사선 구동 회로(5303) 중 어느 하나는 생략될 수 있다는 것을 유의한다.
도 7의 (b)에 있어서, 구동 주파수가 낮은 회로(예를 들면, 제1 주사선 구동 회로(5302)와 제2 주사선 구동 회로(5303))를 화소부(5301)와 동일 기판(5300) 위에 형성하고, 신호선 구동 회로(5304)를 화소부(5301)가 설치된 기판과는 다른 기판 위에 형성한다. 이 구성은, 단결정 반도체를 이용하여 형성된 트랜지스터와 비교하면 전계 효과 이동도가 작은 박막 트랜지스터를 이용하여 기판(5300) 위에 구동 회로를 형성할 수 있게 해준다. 이에 따라, 표시 장치의 대형화, 단계 수의 감소, 비용의 절감, 또는 수율의 향상 등을 달성할 수 있다.
실시 형태 1 또는 실시 형태 2에 기술된 박막 트랜지스터는 n채널 TFT이다. 도 8의 (a) 및 도 8의 (b)에서, n채널 TFT를 이용하여 형성된 신호선 구동 회로의 구성 및 동작의 예를 나타낸다.
신호선 구동 회로는 시프트 레지스터(5601) 및 스위칭 회로부(5602)를 포함한다. 스위칭 회로(5602)는 복수의 스위칭 회로(5602_1 내지 5602_N)(N은 자연수임)를 포함한다. 스위칭 회로(5602_1 내지 5602_N)는 각각, 복수의 박막 트랜지스터(5603_1 내지 5603_k)(k는 자연수임)를 포함한다. 박막 트랜지스터(5603_1 내지 5603_k)가 n채널 TFT인 예를 설명한다.
신호선 구동 회로의 접속 관계에 대해서 스위칭 회로(5602_1)를 일례로서 이용하여 설명한다. 박막 트랜지스터(5603_1 내지 5603_k)의 제1 단자는 각각 배선(5604_1 내지 5604_k)에 접속된다. 박막 트랜지스터(5603_1 내지 5603_k)의 제2 단자는 각각 신호선(S1 내지 Sk)에 접속된다. 박막 트랜지스터(5603_1 내지 5603_k)의 게이트는 배선(5605_1)에 접속된다.
시프트 레지스터(5601)는 배선(5605_1 내지 5605_N)에 H 레벨 신호(H 신호 또는 고전력 전위 레벨이라고도 부름)를 순차적으로 출력하는 기능, 및 스위칭 회로(5602_1 내지 5602_N)를 순차적으로 선택하는 기능을 갖는다.
스위칭 회로(5602_1)는, 배선(5604_1 내지 5604_k)과 신호선(S1 내지 Sk) 간의 도통 상태(제1 단자와 제2 단자 사이의 도통)를 제어하는 기능, 즉, 배선(5604_1 내지 5604_k)의 전위를 신호선(S1 내지 Sk)에 공급할지 여부를 제어하는 기능을 갖는다. 이렇게, 스위칭 회로(5602_1)는 셀렉터의 기능을 갖는다. 박막 트랜지스터(5603_1 내지 5603_k)는 각각 배선(5604_1 내지 5604_k)과 신호선(S1 내지 Sk) 간의 도통 상태를 제어하는 기능, 즉, 배선(5604_1 내지 5604_k)의 전위를 각각 신호선(S1 내지 Sk)에 공급하는 기능을 갖는다. 이렇게, 박막 트랜지스터(5603_1 내지 5603_k)는 각각 스위치로서 기능한다.
배선(5604_1 내지 5604_k)에는 각각 비디오 신호용 데이터(DATA)가 입력된다는 것을 유의한다. 비디오 신호용 데이터(DATA)는 화상 데이터 또는 화상 신호에 대응하는 아날로그 신호일 경우가 많다.
다음으로, 도 8의 (a)에 도시된 신호선 구동 회로의 동작에 대해서 도 8의 (b)의 타이밍차트를 참조하여 설명한다. 도 8의 (b)에는 신호(Sout_1 내지 Sout_N), 및 신호(Vdata_1 내지 Vdata_k)의 예를 도시한다. 신호(Sout_1 내지 Sout_N)는 각각 시프트 레지스터(5601)의 출력 신호의 예이며, 신호(Vdata_1 내지 Vdata_k)는 각각 배선(5604_1 내지 5604_k)에 입력되는 신호의 예이다. 신호선 구동 회로의 1 동작 기간은 표시 장치에 있어서의 1 게이트 선택 기간에 대응한다는 것을 유의한다. 예를 들어, 1 게이트 선택 기간은 기간 T1 내지 기간 TN으로 분할된다. 기간 T1 내지 기간 TN은 선택된 행의 화소들에 비디오 신호용 데이터(DATA)를 기입하기 위한 기간이다.
기간 T1 내지 기간 TN에 있어서, 시프트 레지스터(5601)는 H 레벨의 신호를 배선(5605_1 내지 5605_N)에 순차 출력한다. 예를 들면, 기간 T1에 있어서, 시프트 레지스터(5601)는, 하이 레벨의 신호를 배선(5605_1)에 출력한다. 그러면, 박막 트랜지스터(5603_1 내지 5603_k)가 턴온되므로, 배선(5604_1 내지 5604_k)과 신호선(S1 내지 Sk)이 도통하게 된다. 이 경우, 배선(5604_1 내지 5604_k)에 Data(S1) 내지 Data(Sk)가 각각 입력된다. Data(S1) 내지 Data(Sk)는 각각, 박막 트랜지스터(5603_1 내지 5603_k)를 통해 선택된 행의 제1열 내지 제k열의 화소들에 각각 기입된다. 이렇게 해서, 기간 T1 내지 기간 TN에 있어서, 선택된 행의 k개의 열들의 화소들에 비디오 신호용 데이터(DATA)가 순차 기입된다.
비디오 신호용 데이터(DATA)가 복수의 열의 화소들에 기입됨으로써, 비디오 신호용 데이터(DATA)의 수 또는 배선의 수를 감소시킬 수 있다. 따라서, 외부 회로에의 접속 수를 감소시킬 수 있다. 또한, 각 타이밍에서 비디오 신호가 복수의 열들의 화소들에 기입됨으로써, 기입 시간을 연장할 수 있고, 비디오 신호의 기입 부족을 방지할 수 있다.
시프트 레지스터(5601) 및 스위칭 회로(5602)로서는, 실시 형태 1 또는 실시 형태 2에 기술된 박막 트랜지스터를 이용하여 형성되는 회로를 이용할 수 있다는 것을 유의한다. 그 경우, 시프트 레지스터(5601)에 포함되는 모든 트랜지스터는 n채널만일 수 있거나 또는 p채널만일 수 있다.
주사선 구동 회로의 구성에 대해서 설명한다. 주사선 구동 회로는 시프트 레지스터를 포함한다. 추가적으로, 주사선 구동 회로는 레벨 시프터 또는 버퍼 등을 포함하는 경우도 있을 수 있다. 주사선 구동 회로에 있어서, 시프트 레지스터에 클럭 신호(CLK) 및 스타트 펄스 신호(SP)가 입력됨으로써, 선택 신호가 생성된다. 생성된 선택 신호는 버퍼에 의해 버퍼링되고 증폭되어, 그 결과의 신호가 대응하는 주사선에 공급된다. 주사선에는, 1라인 분의 화소들의 트랜지스터들의 게이트들이 접속된다. 1라인 분의 화소들의 트랜지스터들은 모두 일제히 턴온되어야 하기 때문에, 다량의 전류를 공급할 수 있는 버퍼가 이용된다.
주사선 구동 회로 및/또는 신호선 구동 회로의 일부에 이용되는 시프트 레지스터의 일 형태에 대해서 도 9의 (a) 내지 도 9의 (c) 및 도 10의 (a) 및 도 10의 (b)를 참조하여 설명한다.
시프트 레지스터는 제1 펄스 출력 회로(10_1) 내지 제N 펄스 출력 회로(10_N)(N은 3 이상의 자연수임)를 포함한다(도 9의 (a) 참조). 도 9의 (a)에 도시된 시프트 레지스터의 제1 펄스 출력 회로(10_1) 내지 제N 펄스 출력 회로(10_N)에는, 제1 배선(11)으로부터 제1 클럭 신호(CK1), 제2 배선(12)으로부터 제2 클럭 신호(CK2), 제3 배선(13)으로부터 제3 클럭 신호(CK3), 및 제4 배선(14)으로부터 제4 클럭 신호(CK4)가 각각 공급된다. 제1 펄스 출력 회로(10_1)에는, 제5 배선(15)으로부터 스타트 펄스(SP1)(제1 스타트 펄스)가 입력된다. 또한, 제2 단(stage) 또는 그 이후의 단의 제n 펄스 출력 회로(10_n)(n은 2 이상 N 이하의 자연수임)에는, 이전 단의 펄스 출력 회로로부터의 신호(그러한 신호를 전단 신호 OUT(n-1)이라고 부름)가 입력된다. 제1 펄스 출력 회로(10_1)에는, 제1 펄스 출력 회로(10_1)보다 2단 후단의 제3 펄스 출력 회로(10_3)로부터의 신호가 또한 입력된다. 마찬가지로, 제2 단 또는 그 이후의 단에서의 제n 펄스 출력 회로(10_n)에는, 제n 펄스 출력 회로(10_n)보다 2단 후단의 제(n+2) 펄스 출력 회로(10_(n+2))로부터의 신호(그러한 신호를 후단 신호 OUT(n+2)라고 부름)가 입력된다. 따라서, 각 단의 펄스 출력 회로는, 각 후단의 펄스 출력 회로 및/또는 각 펄스 출력 회로보다 2단 전단의 펄스 출력 회로에 입력하기 위한 제1 출력 신호(OUT(1)(SR) 내지 OUT(N)(SR)), 및 다른 배선 등에의 전기적 접속을 위한 제2 출력 신호(OUT(1) 내지 OUT(N))가 출력된다. 도 9의 (a)에 도시된 바와 같이, 시프트 레지스터의 최후 2개의 단에는 후단의 신호(OUT(n+2))가 입력되지 않기 때문에, 예를 들어, 제6 배선(16)으로부터의 제2 스타트 펄스(SP2)와 제7 배선(17)으로부터의 제3 스타트 펄스(SP3)를 최후의 단의 전단과 최후의 단에 각각 입력할 수 있다는 것을 유의한다. 대안으로, 시프트 레지스터에서 생성된 신호도 추가적으로 입력될 수 있다. 예를 들면, 화소부에의 펄스 출력에 영향을 주지 않는 제(n+1) 펄스 출력 회로(10_(n+1)) 및 제(n+2) 펄스 출력 회로(10_(n+2))를 설치하여(이러한 회로를 더미 단이라고도 부름), 더미 단들로부터 제2 스타트 펄스(SP2)로서 기능하는 신호 및 제3 스타트 펄스(SP3)로서 기능하는 신호를 생성하는 구성을 채택할 수 있다.
클럭 신호(CK)는 일정한 간격으로 H 레벨 신호와 L 레벨 신호(L 신호 또는 저전원 전위 레벨이라고 부름)를 교호하는 신호라는 것을 유의한다. 여기에서, 제1 클럭 신호(CK1) 내지 제4 클럭 신호(CK4)는 1/4 사이클만큼 순차 지연된다. 본 실시 형태에서는, 제1 클럭 신호(CK1) 내지 제4 클럭 신호(CK4)를 이용하여 펄스 출력 회로의 구동의 제어 등을 행한다. 클럭 신호가 입력되는 구동 회로에 따라서, 클럭 신호는 GCK 또는 SCK로서 이용되지만, 여기에서는 클럭 신호를 CK로서 나타낸다.
제1 입력 단자(21), 제2 입력 단자(22), 및 제3 입력 단자(23)는 제1 배선(11) 내지 제4 배선(14) 중 임의의 것에 전기적으로 접속된다. 예를 들면, 도 9의 (a)에 있어서, 제1 펄스 출력 회로(10_1)의 제1 입력 단자(21)가 제1 배선(11)에 전기적으로 접속되고, 제1 펄스 출력 회로(10_1)의 제2 입력 단자(22)가 제2 배선(12)에 전기적으로 접속되고, 제1 펄스 출력 회로(10_1)의 제3 입력 단자(23)가 제3 배선(13)에 전기적으로 접속된다. 또한, 제2 펄스 출력 회로(10_2)의 제1 입력 단자(21)가 제2 배선(12)에 전기적으로 접속되고, 제2 펄스 출력 회로(10_2)의제2 입력 단자(22)가 제3 배선(13)에 전기적으로 접속되고, 제2 펄스 출력 회로(10_2)의 제3 입력 단자(23)가 제4 배선(14)에 전기적으로 접속된다.
제1 펄스 출력 회로(10_1) 내지 제N 펄스 출력 회로(10_N) 각각은, 제1 입력 단자(21), 제2 입력 단자(22), 제3 입력 단자(23), 제4 입력 단자(24), 제5 입력 단자(25), 제1 출력 단자(26), 및 제2 출력 단자(27)를 포함한다(도 9의 (b) 참조). 제1 펄스 출력 회로(10_1)에 있어서, 제1 입력 단자(21)에 제1 클럭 신호 CK1이 입력되고, 제2 입력 단자(22)에 제2 클럭 신호 CK2가 입력되고, 제3 입력 단자(23)에 제3 클럭 신호 CK3이 입력되고, 제4 입력 단자(24)에 스타트 펄스가 입력되고, 제5 입력 단자(25)에 후단 신호 OUT(3)가 입력되고, 제1 출력 단자(26)로부터 제1 출력 신호 OUT(1)(SR)이 출력되고, 제2 출력 단자(27)로부터 제2 출력 신호 OUT(1)이 출력된다.
다음으로, 도 9의 (b)에 도시된 펄스 출력 회로의 구체적인 회로 구조의 예를 도 9의 (c)를 참조하여 설명한다.
도 9의 (c)에 도시된 펄스 출력 회로는 제1 트랜지스터(31) 내지 제11 트랜지스터(41)를 포함한다. 제1 입력 단자(21) 내지 제5 입력단자(25), 제1 출력 단자(26), 및 제2 출력 단자(27) 외에도, 제1 고전원 전위 VDD가 공급되는 전원선(51), 제2 고전원 전위 VCC가 공급되는 전원선(52), 저전원 전위 VSS가 공급되는 전원선(53)으로부터, 제1 트랜지스터(31) 내지 제11 트랜지스터(41)에 신호 또는 전원 전위가 공급된다. 여기서, 도 9의 (c)에 도시된 전원선들의 전원 전위들 간의 크기 관계는, 제1 전원 전위 VDD가 제2 전원 전위 VCC 이상이고, 제2 전원 전위 VCC가 제3 전원 전위 VSS보다 높게 설정된다. 제1 클럭 신호(CK1) 내지 제4 클럭 신호(CK4)는 일정한 간격으로 H 레벨 신호와 L 레벨 신호를 교호하는 신호이지만, 클럭 신호가 H 레벨일 때 전위가 VDD이고, 클럭 신호가 L 레벨일 때 전위가 VSS이다. 전원선(51)의 전위 VDD는 전원선(52)의 전위 VCC보다 높게 함으로써, 동작에 영향을 주는 일없이, 트랜지스터의 게이트 전극에 인가되는 전위를 낮출 수 있고, 트랜지스터의 임계값의 시프트를 감소시킬 수 있고, 열화를 억제할 수 있다.
도 9의 (c)에 있어서, 제1 트랜지스터(31)의 제1 단자가 전원선(51)에 전기적으로 접속되고, 제1 트랜지스터(31)의 제2 단자가 제9 트랜지스터(39)의 제1 단자에 전기적으로 접속되고, 제1 트랜지스터(31)의 게이트 전극이 제4 입력 단자(24)에 전기적으로 접속된다. 제2 트랜지스터(32)의 제1 단자가 전원선(53)에 전기적으로 접속되고, 제2 트랜지스터(32)의 제2 단자가 제9 트랜지스터(39)의 제1 단자에 전기적으로 접속되고, 제2 트랜지스터(32)의 게이트 전극이 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속된다. 제3 트랜지스터(33)의 제1 단자가 제1 입력 단자(21)에 전기적으로 접속되고, 제3 트랜지스터(33)의 제2 단자가 제1 출력 단자(26)에 전기적으로 접속된다. 제4 트랜지스터(34)의 제1 단자가 전원선(53)에 전기적으로 접속되고, 제4 트랜지스터(34)의 제2 단자가 제1 출력 단자(26)에 전기적으로 접속된다. 제5 트랜지스터(35)의 제1 단자가 전원선(53)에 전기적으로 접속되고, 제5 트랜지스터(35)의 제2 단자가 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되고, 제5 트랜지스터(35)의 게이트 전극이 제4 입력 단자(24)에 전기적으로 접속된다. 제6 트랜지스터(36)의 제1 단자가 전원선(52)에 전기적으로 접속되고, 제6 트랜지스터(36)의 제2 단자가 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되고, 제6 트랜지스터(36)의 게이트 전극이 제5 입력 단자(25)에 전기적으로 접속된다. 제7 트랜지스터(37)의 제1 단자가 전원선(52)에 전기적으로 접속되고, 제7 트랜지스터(37)의 제2 단자가 제8 트랜지스터(38)의 제2 단자에 전기적으로 접속되고, 제7 트랜지스터(37)의 게이트 전극이 제3 입력 단자(23)에 전기적으로 접속된다. 제8 트랜지스터(38)의 제1 단자가 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되고, 제8 트랜지스터(38)의 게이트 전극이 제2 입력 단자(22)에 전기적으로 접속된다. 제9 트랜지스터(39)의 제1 단자가 제1 트랜지스터(31)의 제2 단자 및 제2 트랜지스터(32)의 제2 단자에 전기적으로 접속되고, 제9 트랜지스터(39)의 제2 단자가 제3 트랜지스터(33)의 게이트 전극 및 제10 트랜지스터(40)의 게이트 전극에 전기적으로 접속되고, 제9 트랜지스터(39)의 게이트 전극이 전원선(52)에 전기적으로 접속된다. 제10 트랜지스터(40)의 제1 단자가 제1 입력 단자(21)에 전기적으로 접속되고, 제10 트랜지스터(40)의 제2 단자가 제2 출력 단자(27)에 전기적으로 접속되고, 제10 트랜지스터(40)의 게이트 전극이 제9 트랜지스터(39)의 제2 단자에 전기적으로 접속된다. 제11 트랜지스터(41)의 제1 단자가 전원선(53)에 전기적으로 접속되고, 제11 트랜지스터(41)의 제2 단자가 제2 출력 단자(27)에 전기적으로 접속되고, 제11 트랜지스터(41)의 게이트 전극이 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속된다.
도 9의 (c)에 있어서, 제3 트랜지스터(33)의 게이트 전극, 제10 트랜지스터(40)의 게이트 전극, 및 제9 트랜지스터(39)의 제2 단자의 접속부는 노드 A이다. 제2 트랜지스터(32)의 게이트 전극, 제4 트랜지스터(34)의 게이트 전극, 제5 트랜지스터(35)의 제2 단자, 제6 트랜지스터(36)의 제2 단자, 제8 트랜지스터(38)의 제1 단자, 및 제11 트랜지스터(41)의 게이트 전극의 접속부가 노드 B이다(도 10의 (a) 참조).
박막 트랜지스터는 게이트, 드레인, 및 소스의 적어도 3개의 단자를 갖는 소자라는 것을 유의한다. 박막 트랜지스터는 드레인 영역과 소스 영역 사이에 채널 영역을 갖고, 드레인 영역, 채널 영역, 및 소스 영역을 통해 전류가 흐를 수 있다. 여기에서, 박막 트랜지스터의 소스와 드레인은, 박막 트랜지스터의 구조 및 동작 조건 등에 따라 바뀔 수 있기 때문에, 어느 것이 소스 또는 드레인인지를 한정하는 것이 곤란하다. 따라서, 소스 또는 드레인으로서 기능하는 영역을, 소스 또는 드레인이라고 부르지 않을 경우가 있다. 그러한 경우, 예를 들어, 소스 및 드레인 중 하나를 제1 단자라고 부를 수 있고, 소스 및 드레인 중 다른 하나를 제2 단자라고 부를 수 있다.
여기에서, 도 10의 (a)에 도시된 펄스 출력 회로를 복수개 구비하는 시프트 레지스터의 타이밍 차트가 도 10의 (b)에 도시된다. 도 10의 (b)에 있어서, 시프트 레지스터가 주사선 구동 회로일 경우, 기간(61)은 수직 귀선 기간이며, 기간(62)은 게이트 선택 기간이라는 것을 유의한다.
도 10의 (a)에 도시된 바와 같이, 게이트에 제2 전원 전위 VCC가 인가되는 제9 트랜지스터(39)를 설치하는 경우, 부트스트랩 동작의 전후에 있어서 다음과 같은 이점이 있다는 것을 유의한다.
게이트 전극에 제2 전원 전위 VCC가 인가되는 제9 트랜지스터(39)가 없을 경우, 부트스트랩 동작에 의해 노드 A의 전위가 상승하면, 제1 트랜지스터(31)의 제2 단자인 소스의 전위가 제1 전원 전위 VDD보다 큰 값으로 상승한다. 그리고, 제1 트랜지스터(31)의 소스가 제1 단자측, 즉, 전원선(51)측으로 스위칭된다. 그 때문에, 제1 트랜지스터(31)에서는, 게이트와 소스의 사이에, 그리고 게이트와 드레인 사이에, 큰 양의 바이어스 전압이 인가되기 때문에 큰 스트레스가 걸리고, 이것은 트랜지스터의 열화의 요인이 될 수 있다. 따라서, 게이트 전극에 제2 전원 전위 VCC가 공급되는 제9 트랜지스터(39)를 설치하는 경우, 부트스트랩 동작에 의해 노드 A의 전위는 상승하지만, 그와 동시에, 제1 트랜지스터(31)의 제2 단자의 전위의 상승을 방지할 수 있다. 즉, 제9 트랜지스터(39)에 의해, 제1 트랜지스터(31)의 게이트와 소스 사이에 인가되는 네거티브 바이어스 전압을 감소시킬 수 있다. 따라서, 본 실시 형태의 회로 구성에 의해, 제1 트랜지스터(31)의 게이트와 소스 사이에 인가되는 네거티브 바이어스 전압을 감소시킬 수 있기 때문에, 스트레스에 기인한 제1 트랜지스터(31)의 열화를 억제할 수 있다.
제9 트랜지스터(39)는, 제1 트랜지스터(31)의 제2 단자와 제3 트랜지스터(33)의 게이트 사이에 제9 트랜지스터(39)가 제1 단자와 제2 단자를 통해서 접속되는 임의의 개소에 설치될 수 있다는 것을 유의한다. 또한, 시프트 레지스터가 본 실시 형태의 복수의 펄스 출력 회로를 포함하는 경우, 주사선 구동 회로보다 단의 수가 많은 신호선 구동 회로에서는, 제9 트랜지스터(39)를 생략해도 되므로, 트랜지스터 수를 감소시키는 이점이 있다.
제1 트랜지스터(31) 내지 제11 트랜지스터(41)의 반도체층으로서 산화물 반도체를 이용하는 경우, 박막 트랜지스터의 오프 전류를 감소시킬 수 있고, 온 상태 전류 및 전계 효과 이동도를 증가시킬 수 있고, 열화의 정도를 감소시킬 수 있음으로써, 회로의 오동작을 감소시킬 수 있다는 것을 유의한다. 산화물 반도체를 이용하여 형성된 트랜지스터 및 비정질 실리콘을 이용하여 형성된 트랜지스터에 비해, 게이트 전극에 고전위가 인가되는 것에 의한 트랜지스터의 열화의 정도가 작다. 그 때문에, 제2 전원 전위 VCC를 공급하는 전원선에, 제1 전원 전위 VDD를 공급하는 경우에도 마찬가지의 동작이 얻어질 수 있고, 회로들 사이에 주회하는 전원선의 수를 감소시킬 수 있으므로, 회로 크기를 감소시킬 수 있다.
제7 트랜지스터(37)의 게이트 전극에 제3 입력 단자(23)로부터 공급되는 클럭 신호와, 제8 트랜지스터(38)의 게이트 전극에 제2 입력 단자(22)로부터 공급되는 클럭 신호가 각각 제2 입력 단자(22)와 제3 입력 단자(23)로부터 공급되도록, 접속 관계를 변경한 경우에도 마찬가지의 기능을 얻게 된다는 것을 유의한다. 이 경우, 도 10의 (a)에 도시된 시프트 레지스터에 있어서, 제7 트랜지스터(37) 및 제8 트랜지스터(38)가 둘 다 턴온된 상태로부터, 제7 트랜지스터(37)가 턴오프되고 제8 트랜지스터(38)가 턴온된 상태로 된 다음, 제7 트랜지스터(37)와 제8 트랜지스터(38)가 둘 다 턴오프된 상태로 상태가 변화됨으로써, 제2 입력 단자(22) 및 제3 입력 단자(23)의 전위가 저하하는 것에 기인한, 노드 B의 전위의 저하가, 제7 트랜지스터(37)의 게이트 전극의 전위의 저하에 의해, 그리고 제8 트랜지스터(38)의 게이트 전극의 전위의 저하에 의해 2회 생기게 된다. 한편, 도 10의 (a)에 도시된 시프트 레지스터에 있어서, 제7 트랜지스터(37) 및 제8 트랜지스터(38)가 둘 다 턴온된 상태로부터, 제7 트랜지스터(37)가 턴온되고 제8 트랜지스터(38)가 턴오프된 상태로 된 다음, 제7 트랜지스터(37)와 제8 트랜지스터(38)가 둘 다 턴오프되는 상태로 상태가 변화된다. 이에 따라, 제2 입력 단자(22) 및 제3 입력 단자(23)의 전위가 저하하는 것에 기인한 노드 B의 전위의 저하를, 제8 트랜지스터(38)의 게이트 전극의 전위의 저하에 기인한 1회로 감소시킬 수 있다. 그 때문에, 제7 트랜지스터(37)의 게이트 전극에 제3 입력 단자(23)로부터 클럭 신호 CK3이 공급되고, 제8 트랜지스터(38)의 게이트 전극에 제2 입력 단자(22)로부터 클럭 신호 CK2가 공급되는 접속 관계가 바람직하다. 이것은, 노드 B의 전위의 변동의 횟수를 감소시킬 수 있어서 노이즈를 감소시킬 수 있기 때문이다.
이렇게, 제1 출력 단자(26)의 전위 및 제2 출력 단자(27)의 전위를 각각 L 레벨로 유지하는 동안의 기간에, 노드 B에 정기적으로 H 레벨 신호가 공급됨으로써, 펄스 출력 회로의 오동작을 억제할 수 있다.
본 실시 형태에 기술된 구성은, 다른 실시 형태들에 기술된 구성 중 임의의 것과 적절히 조합될 수 있다는 것을 유의한다.
[실시 형태 4]
실시 형태 1 또는 실시 형태 2에 기술된 박막 트랜지스터를 제작하고, 박막 트랜지스터를 화소부에 그리고 또한 구동 회로에 이용하여 표시 기능을 갖는 반도체 장치(표시 장치라고도 부름)를 제작할 수 있다. 또한, 실시 형태 1 또는 실시 형태 2에 기술된 박막 트랜지스터를 갖는 구동 회로의 일부 또는 전체를, 화소부와 동일 기판 위에 형성함으로써, 시스템-온-패널을 얻을 수 있다.
표시 장치는 표시 소자를 포함한다. 표시 소자로서는, 액정 소자(액정 표시 소자라고도 부름) 또는 발광 소자(발광 표시 소자라고도 부름)를 이용할 수 있다. 발광 소자는 전류 또는 전압에 의해 휘도가 제어되는 소자를 그의 카테고리에 포함하고, 구체적으로는 그의 카테고리에 무기 전계발광(electroluminescence)(EL) 소자 및 유기 EL 소자 등을 포함한다. 또한, 전자 잉크 등, 전기적 작용에 의해 콘트라스트가 변화되는 표시 매체도 이용될 수 있다.
또한, 표시 장치는, 표시 소자가 밀봉되어 있는 패널, 및 컨트롤러를 포함하는 IC 등을 패널에 실장한 모듈을 포함한다. 또한, 표시 장치를 제작하는 공정에 있어서의, 표시 소자가 완성되기 전의 형태에 상당하는 소자 기판에는, 전류를 표시 소자에 공급하기 위한 수단을 복수의 화소 각각에 설치한다. 소자 기판은, 구체적으로는, 표시 소자의 화소 전극만이 형성된 상태이어도 되며, 또는 화소 전극이 되는 도전막을 형성한 후, 도전막이 에칭되어 화소 전극을 형성하기 전의 상태이어도 되고, 임의의 형태를 가질 수 있다.
본 명세서에 있어서의 표시 장치는 화상 표시 장치, 표시 장치, 또는 광원(조명 장치를 포함함)을 의미한다는 것을 유의한다. 또한, 표시 장치는 그의 카테고리에 다음의 모듈들, 즉, 플렉시블 인쇄 회로(FPC), 테이프 자동 접합(tape automated bonding)(TAB) 테이프, 또는 테이프 캐리어 패키지(tape carrier package)(TCP) 등이 부착된 커넥터를 포함하는 모듈, 인쇄 배선 보드가 단부에 설치된 TAB 테이프 또는 TCP를 갖는 모듈, 및 표시 소자에 칩 온 글래스(chip on glass)(COG) 방법에 의해 집적 회로(IC)가 직접 실장된 모듈을 포함한다.
본 실시 형태에 있어서, 반도체 장치의 일 형태에 상당하는 액정 표시 패널의 외관 및 단면에 대해서 도 11의 (a1), 도 11의 (a2), 및 도 11의 (b)를 참조하여 설명한다. 도 11의 (a1) 및 도 11의 (a2)는, 제1 기판(4001) 위에 형성된 실시 형태 1 및 실시 형태 2에 나타낸 In-Ga-Zn-O계 막을 산화물 반도체층으로서 포함하는 신뢰성이 매우 높은 박막 트랜지스터(4010, 4011) 및 액정 소자(4013)를, 제1 기판(4001)과 제2 기판(4006) 사이에 시일재(4005)에 의해 밀봉한 패널의 상면도이다. 도 11의 (b)는 도 11의 (a1) 및 도 11의 (a2)의 선 M-N을 따라 절개한 단면도이다.
제1 기판(4001) 위에 설치된 화소부(4002)와 주사선 구동 회로(4004)를 둘러싸도록 시일재(4005)가 설치된다. 화소부(4002)와 주사선 구동 회로(4004) 위에 제2 기판(4006)이 설치된다. 따라서, 화소부(4002)와 주사선 구동 회로(4004)는, 제1 기판(4001)과 시일재(4005)와 제2 기판(4006)에 의해, 액정층(4008)과 함께 밀봉된다. 제1 기판(4001) 위의 시일재(4005)에 의해 둘러싸인 영역과는 상이한 영역에, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막을 이용하여 형성된 신호선 구동 회로(4003)가 실장된다.
별도 형성된 구동 회로의 접속 방법은 특별히 한정되지 않고, COG 방법, 와이어 본딩 방법, 또는 TAB 방법 등을 이용할 수 있다는 것을 유의한다. 도 11의 (a1)은 COG 방법에 의해 신호선 구동 회로(4003)를 실장하는 예를 도시하며, 도 11의 (a2)는 TAB 방법에 의해 신호선 구동 회로(4003)를 실장하는 예를 도시한다.
제1 기판(4001) 위에 설치된 화소부(4002)와 주사선 구동 회로(4004)는 각각, 복수의 박막 트랜지스터를 포함한다. 도 11의 (b)는, 화소부(4002)에 포함되는 박막 트랜지스터(4010)와, 주사선 구동 회로(4004)에 포함되는 박막 트랜지스터(4011)를 도시한다. 박막 트랜지스터(4010, 4011) 위에는 절연층(4020, 4021)이 설치된다.
박막 트랜지스터(4010, 4011)로서는, In-Ga-Zn-O계 막을 산화물 반도체층으로서 포함하는 신뢰성이 매우 높은 실시 형태 1 및 실시 형태 2에 기술된 박막 트랜지스터들 중 임의의 것을 이용할 수 있다. 본 실시 형태에 있어서, 박막 트랜지스터(4010, 4011)는 n채널 박막 트랜지스터이다.
액정 소자(4013)에 포함되는 화소 전극층(4030)은 박막 트랜지스터(4010)에 전기적으로 접속된다. 액정 소자(4013)의 대향 전극층(4031)은 제2 기판(4006) 위에 설치된다. 화소 전극층(4030)과 대향 전극층(4031)과 액정층(4008)이 서로 중첩하는 부분이 액정 소자(4013)에 해당한다. 화소 전극층(4030)과 대향 전극층(4031)에는 배향막으로서 기능하는 절연층(4032)과 절연층(4033)이 각각 설치되고, 액정층(4008)은 화소 전극층(4030)과 대향 전극층(4031) 사이에 절연층(4032, 4033)을 개재하여 끼워진다. 도시되지는 않았지만, 컬러 필터는 제1 기판(4001)측 또는 제2 기판(4006)측 중 어느 측에 설치해도 된다.
제1 기판(4001)과 제2 기판(4006)은 글래스, 금속(대표적으로는, 스테인레스 스틸), 세라믹, 또는 플라스틱을 이용할 수 있다는 것을 유의한다. 플라스틱으로서는, 유리섬유 강화 플라스틱(fiberglass-reinforced plastics)(FRP) 플레이트, 폴리비닐 플루오라이드(PVF) 필름, 폴리에스테르 필름, 또는 아크릴 수지 필름을 이용할 수 있다. 또한, 알루미늄 호일을 PVF 필름들이나 폴리에스테르 필름들 사이에 끼운 구조의 시트를 이용할 수 있다.
스페이서(4035)는 절연막을 선택적으로 에칭함으로써 얻어지는 주상 스페이서(columnar spacer)이며, 화소 전극층(4030)과 대향 전극층(4031) 사이의 거리(셀 갭)을 제어하기 위해 설치된다. 대안으로, 구형의 스페이서를 이용해도 된다. 또한, 대향 전극층(4031)은, 박막 트랜지스터(4010)와 동일 기판 위에 형성되는 공통 전위선에 전기적으로 접속된다. 공통 접속부를 이용하여, 한 쌍의 기판 사이에 배치되는 도전성 입자에 의해 대향 전극층(4031)과 공통 전위선을 서로 전기적으로 접속할 수 있다. 도전성 입자는 시일재(4005)에 포함된다는 것을 유의한다.
대안으로, 배향막을 필요로 하지 않는 블루 상(blue phase)을 나타내는 액정을 이용해도 된다. 블루 상은 액정 상들 중 하나이며, 콜레스테릭 액정을 승온하는 동안, 콜레스테릭 상이 등방 상으로 전이하기 직전에 나타난다. 블루 상은 좁은 온도 범위 내에서만 나타나기 때문에, 온도 범위를 개선하기 위해서 5 중량% 이상의 카이럴제를 함유하는 액정 조성물을 액정층(4008)에 이용한다. 블루 상을 나타내는 액정과 카이럴제를 포함하는 액정 조성물은, 응답 속도가 10μsec 이상 100μsec 이하로 짧고, 광학적으로 등방성이기 때문에, 배향 처리가 불필요하고, 시야각 의존성이 작다.
본 실시 형태에 있어서 투과형 액정 표시 장치의 예를 설명하지만, 본 발명은 반사형 액정 표시 장치 또는 반투과형 액정 표시 장치에도 적용할 수 있다는 것을 유의한다.
본 실시 형태에 따른 액정 표시 장치는, 기판의 외측 표면(시인측)에 편광판을 설치하고, 기판의 내측 표면에 착색층, 및 표시 소자용 전극층을 설치한 예가 설명되지만, 편광판은 기판의 내측 표면에 설치해도 된다. 편광판과 착색층의 적층 구조는 본 실시 형태에 한정되지 않고, 편광판 및 착색층의 재료나 제작 공정의 조건에 따라서 적절히 설정될 수 있다. 또한, 블랙 매트릭스로서 기능하는 차광막을 설치할 수 있다.
본 실시 형태에서는, 박막 트랜지스터에 기인한 표면 요철을 감소시키기 위해, 그리고 박막 트랜지스터의 신뢰성을 향상시키기 위해, 실시 형태 1 또는 실시 형태 2에서 얻어진 박막 트랜지스터를 보호막 및 평탄화 절연막으로서 기능하는 절연층(절연층(4020, 4021))으로 덮는다. 보호막은, 대기 중에 존재하는 유기물, 금속, 및 수분 등의 오염 불순물의 침입을 방지하기 위해 설치되고, 치밀한 막인 것이 바람직하다는 것을 유의한다. 보호막은 산화 실리콘막, 질화 실리콘막, 산화 질화 실리콘막, 질화 산화 실리콘막, 산화 알루미늄막, 질화 알루미늄막, 산화 질화 알루미늄막, 및 질화 산화 알루미늄막 중 임의의 것을 이용한 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다. 본 실시 형태에서는 보호막을 스퍼터링 방법에 의해 형성하는 예를 설명하지만, 임의의 다른 방법이 사용될 수도 있다.
본 실시 형태에서는, 보호막으로서 적층 구조를 갖는 절연층(4020)을 형성한다. 여기에서는, 절연층(4020)의 제1 층으로서, 스퍼터링 방법에 의해 산화 실리콘막을 형성한다. 보호막으로서 산화 실리콘막을 이용하면, 소스 전극층 및 드레인 전극층으로서 이용되는 알루미늄막의 힐록 방지에 효과가 있다.
보호막의 제2 층으로서 절연층을 형성한다. 여기에서는, 절연층(4020)의 제2 층으로서, 스퍼터링 방법에 의해 질화 실리콘막을 형성한다. 보호막으로서 질화 실리콘막을 이용하면, 나트륨 등의 이동 가능한 이온들이 반도체 영역에 침입하여 TFT의 전기 특성을 변화시키는 것을 억제할 수 있다.
보호막을 형성한 후, 산화물 반도체층의 어닐링(300℃ 이상 400℃ 이하)을 행해도 된다.
평탄화 절연막으로서 절연층(4021)을 형성한다. 절연층(4021)은 아크릴, 폴리이미드, 벤조시클로부텐, 폴리아미드, 또는 에폭시 등의 내열성을 갖는 유기 재료를 이용하여 형성할 수 있다. 그러한 유기 재료 외에, 저유전율 재료(로우-k 재료), 실록산계 수지, PSG(phosphosilicate glass), 또는 BPSG(borophosphosilicate glass) 등을 이용할 수도 있다. 절연층(4021)은, 이 재료를 이용하여 형성된 복수의 절연막을 적층시킴으로써 형성될 수 있다는 것을 유의한다.
실록산계 수지는, 실록산계 재료를 출발 재료로서 이용하여 형성된 Si-O-Si 결합을 포함하는 수지에 상당하다는 것을 유의한다. 실록산계 수지는 치환기로서 유기기(예를 들면, 알킬기나 아릴기) 또는 플루오로기를 포함할 수 있다. 또한, 유기기는 플루오로기를 포함할 수 있다.
절연층(4021)의 형성 방법은 특별히 한정되지 않고, 재료에 따라서 다음의 방법 또는 수단, 즉, 스퍼터링 방법, SOG 방법, 스핀 코팅 방법, 디핑 방법, 스프레이 코팅 방법, 또는 액적 토출 방법(예를 들면, 잉크 제트 방법, 스크린 인쇄, 또는 오프셋 인쇄) 등의 방법, 또는 닥터 나이프(doctor knife), 롤 코터(roll coater), 커튼 코터(curtain coater), 또는 나이프 코터(knife coater) 등의 도구를 채택할 수 있다. 절연층(4021)을 액체 재료를 이용하여 형성할 경우, 베이킹 단계와 동시에, 산화물 반도체층의 어닐링(300℃ 이상 400℃ 이하)을 행해도 된다. 절연층(4021)의 베이킹 단계는 산화물 반도체층의 어닐링도 겸함으로써, 효율적으로 반도체 장치를 제작할 수 있다.
화소 전극층(4030)과 대향 전극층(4031)은, 산화 텅스텐을 함유하는 인듐 산화물, 산화 텅스텐을 함유하는 인듐 아연 산화물, 산화 티타늄을 함유하는 인듐 산화물, 산화 티타늄을 함유하는 인듐 주석 산화물, 인듐 주석 산화물(이하, 간단하게는 ITO로 표기됨), 인듐 아연 산화물, 또는 산화 실리콘을 첨가한 인듐 주석 산화물 등의 투광성 도전 재료를 이용하여 형성될 수 있다.
화소 전극층(4030)과 대향 전극층(4031)으로서, 도전성 고분자(도전성 폴리머라고도 부름)를 포함하는 도전성 조성물을 이용할 수 있다. 도전성 조성물을 이용해서 형성된 화소 전극은, 시트 저항이 10000 ohms/square 이하이고, 파장 550nm에 있어서의 투광률이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 포함되는 도전성 고분자의 저항률은 0.1Ωㆍ㎝ 이하인 것이 바람직하다.
도전성 고분자로서는, 소위 π-전자 공액계 도전성 고분자를 이용할 수 있다. 예를 들면, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 및 이들 중 2종 이상의 공중합체 등을 들 수 있다.
또한, 별도 형성된 신호선 구동 회로(4003)와, 주사선 구동 회로(4004) 또는 화소부(4002)에 공급되는 각종 신호 및 전위는 FPC(4018)로부터 공급된다.
본 실시 형태에서, 접속 단자 전극(4015)은, 액정 소자(4013)에 포함된 화소 전극층(4030)에 이용된 것과 동일한 도전막을 이용하여 형성된다. 단자 전극(4016)은, 박막 트랜지스터(4010, 4011)의 소스 전극층 및 드레인 전극층에 이용된 것과 동일한 도전막을 이용하여 형성된다.
접속 단자 전극(4015)은, FPC(4018)에 포함된 단자에 이방성 도전막(4019)을 통해서 전기적으로 접속된다.
도 11의 (a1), 도 11의 (a2), 및 도 11의 (b)는 신호선 구동 회로(4003)를 별도 형성하여, 제1 기판(4001)에 실장하는 예를 도시하지만, 본 실시 형태는 이 구성에 한정되지 않는다. 주사선 구동 회로를 별도 형성해서 실장해도 되며, 또는 신호선 구동 회로의 일부만 또는 주사선 구동 회로의 일부만을 별도 형성해서 실장해도 된다.
도 12는 실시 형태 1 또는 실시 형태 2에 기술된 박막 트랜지스터를 이용해서 제작되는 TFT 기판(2600)을 이용하여 반도체 장치로서 액정 표시 모듈을 형성하는 예를 도시한다.
도 12는 액정 표시 모듈의 예를 도시하며, TFT 기판(2600)과 대향 기판(2601)이 시일재(2602)에 의해 서로 고착되고, 기판들 사이에, TFT 등을 포함하는 화소부(2603), 액정층을 포함하는 표시 소자(2604), 및 착색층(2605)이 설치되어 표시 영역을 형성한다. 착색층(2605)은 컬러 표시를 행할 경우에 필요하다. RGB 방식의 경우, 레드, 그린, 및 블루에 대응하는 각 착색층이 각 화소에 설치된다. TFT 기판(2600)과 대향 기판(2601)의 외측에는 편광판(2606), 편광판(2607), 및 확산판(2613)이 설치된다. 광원은 냉음극관(2610)과 반사판(2611)을 포함하고, 회로 기판(2612)은 플렉시블 배선 보드(2609)에 의해 TFT 기판(2600)의 배선 회로부(2608)에 접속되고, 제어 회로나 전원 회로 등의 외부 회로를 포함한다. 편광판과 액정층은 그 사이에 위상차판을 개재하여 적층될 수 있다.
액정 표시 모듈은, TN(twisted nematic) 모드, IPS(in-plane-switching) 모드, FFS(fringe field switching) 모드, MVA(multi-domain vertical alignment) 모드, PVA(patterned vertical alignment) 모드, ASM(axially symmetric aligned micro-cell) 모드, OCB(optical compensated birefringence) 모드, FLC(ferroelectric liquid crystal) 모드, 또는 AFLC(anti ferroelectric liquid crystal) 모드 등을 채택할 수 있다.
이상의 공정을 통해, 반도체 장치로서 신뢰성이 매우 높은 액정 표시 패널을 제작할 수 있다.
본 실시 형태에 기술된 구성은, 다른 실시 형태들에 기술된 구성 중 임의의 것과 적절히 조합될 수 있다는 것을 유의한다.
[실시 형태 5]
본 실시 형태에서는, 실시 형태 1 또는 실시 형태 2에 기술된 박막 트랜지스터를 적용한 반도체 장치로서 전자 페이퍼의 예를 설명한다.
도 13은 반도체 장치의 예로서 액티브 매트릭스 전자 페이퍼를 도시한다. 반도체 장치에 이용되는 박막 트랜지스터(581)로서는, 실시 형태 1 및 실시 형태 2에 나타낸 박막 트랜지스터를 적용할 수 있다.
도 13의 전자 페이퍼는, 트위스팅 볼 표시 방식(twisting ball display system)을 이용한 표시 장치의 예이다. 트위스트 볼 표시 방식은, 블랙과 화이트로 각각 착색된 구형 입자들을 표시 소자에 이용되는 전극층들인 제1 전극층과 제2 전극층 사이에 배치하고, 제1 전극층과 제2 전극층에 전위차를 발생시켜서 구형 입자의 방향을 제어함으로써, 표시를 행하는 방법을 일컫는다.
기판(580)과 기판(596) 사이에 밀봉된 박막 트랜지스터(581)는 바텀 게이트 구조의 박막 트랜지스터이며, 그의 소스 전극층 또는 드레인 전극층이 절연층들(584, 585)에 형성된 개구를 통해 제1 전극층(587)에 접촉함으로써, 박막 트랜지스터(581)가 제1 전극층(587)에 전기적으로 접속된다. 제1 전극층(587)과 제2 전극층(588) 사이에는 구형 입자들(589)이 설치된다. 각각의 구형 입자(589)는 블랙 영역(590a) 및 화이트 영역(590b)을 포함하고, 또한 블랙 영역(590a) 및 화이트 영역(590b) 주위의 액체로 채워져 있는 캐비티(594)를 포함한다. 구형 입자(589)의 주변은 수지 등의 충전재(595)로 충전된다(도 13 참조). 본 실시 형태에서는, 제1 전극층(587)이 화소 전극에 해당하고, 제2 전극층(588)이 공통 전극에 해당한다. 제2 전극층(588)은 박막 트랜지스터(581)와 동일 기판 위에 설치되는 공통 전위선에 전기적으로 접속된다. 실시 형태 1 또는 실시 형태 2에 기술된 공통 접속부를 이용하여, 한 쌍의 기판 사이에 배치되는 도전성 입자들에 의해 제2 전극층(588)이 공통 전위선에 전기적으로 접속될 수 있다.
또한, 트위스팅 볼 대신에, 전기 영동 소자도 이용할 수 있다. 투명한 액체와, 포지티브로 대전된 화이트 미립자와, 네거티브로 대전된 블랙 미립자를 봉입한 직경 10㎛ 이상 200㎛ 이하 정도의 마이크로캡슐을 이용한다. 제1 전극층과 제2 전극층 사이에 설치되는 마이크로캡슐은, 제1 전극층과 제2 전극층에 의해 전계가 인가되면, 화이트 미립자와, 블랙 미립자가 반대측으로 이동하여, 화이트 또는 블랙을 표시할 수 있다. 이 원리를 이용한 표시 소자가 전기 영동 표시 소자이며, 일반적으로 전자 페이퍼라고 불린다. 전기 영동 표시 소자는, 액정 표시 소자보다 반사율이 높기 때문에, 보조광이 불필요해서, 전력 소비가 작고, 어둑어둑한 장소에서도 표시부가 인식될 수 있다. 또한, 표시부에 전원이 공급되지 않는 경우에도, 일단 표시된 화상이 유지될 수 있다. 따라서, 전파 발신원으로부터 표시 기능을 갖는 반도체 장치(간단히 표시 장치, 또는 표시 장치를 구비하는 반도체 장치라고 부를 수 있음)가 멀리 있는 경우에도, 표시된 상이 저장될 수 있다.
이상의 공정을 통해, 반도체 장치로서 신뢰성이 매우 높은 전자 페이퍼를 실현할 수 있다.
본 실시 형태에 기술된 구성은, 다른 실시 형태들에 기술된 구성 중 임의의 것과 적절히 조합될 수 있다는 것을 유의한다.
[실시 형태 6]
본 실시 형태에서는, 실시 형태 1 또는 실시 형태 2에 기술된 박막 트랜지스터를 적용한 반도체 장치로서 발광 표시 장치의 예를 설명한다. 표시 장치에 포함된 표시 소자로서, 여기에서는 전계발광을 이용하는 발광 소자를 설명한다. 전계발광을 이용하는 발광 소자는, 발광 재료가 유기 화합물인지 또는 무기 화합물인지에 따라 분류된다. 일반적으로, 전자는 유기 EL 소자라고 불리고, 후자는 무기 EL 소자라고 불린다.
유기 EL 소자에 있어서, 발광 소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 전자와 정공이 각각 발광 유기 화합물을 함유하는 층에 주입되어, 전류가 흐른다. 캐리어들(전자와 정공)이 재결합하여, 발광 유기 화합물이 여기된다. 발광 유기 화합물은 여기 상태로부터 기저 상태로 되돌아감으로써 발광한다. 이러한 메커니즘 때문에, 이 발광 소자는 전류 여기형 발광 소자라고 불린다.
무기 EL 소자들은 그들의 소자 구성에 따라, 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는, 발광 재료의 입자들을 바인더 중에 분산시킨 발광층을 갖고, 그 발광 메커니즘은 도너(donor) 준위와 억셉터(acceptor) 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는, 발광층을 유전체층들 사이에 끼우고 또한 그것을 전극들 사이에 끼운 구조이며, 그 발광 메커니즘은 금속 이온의 내각 전자 천이를 이용하는 국지형 발광이다. 여기에서는 발광 소자로서 유기 EL 소자의 예를 설명한다는 것을 유의한다.
도 14는 본 발명을 적용한 반도체 장치의 예로서 디지털 시간 계조 구동을 적용할 수 있는 화소 구성의 예를 도시한다.
디지털 시간 계조 구동을 적용할 수 있는 화소의 구성 및 화소의 동작에 대해서 설명한다. 여기에서는, 1개의 화소가, 실시 형태 1 및 실시 형태 2에 기술된, 산화물 반도체층(In-Ga-Zn-O계 막)을 채널 형성 영역에 각각 포함하는 2개의 n채널 트랜지스터를 포함하는 예를 설명한다.
화소(6400)는 스위칭용 트랜지스터(6401), 구동용 트랜지스터(6402), 발광 소자(6404), 및 용량 소자(6403)를 포함한다. 스위칭용 트랜지스터(6401)의 게이트가 주사선(6406)에 접속되고, 스위칭용 트랜지스터(6401)의 제1 전극(소스 전극 및 드레인 전극 중 하나)이 신호선(6405)에 접속되고, 스위칭용 트랜지스터(6401)의 제2 전극(소스 전극 및 드레인 전극 중 다른 하나)이 구동용 트랜지스터(6402)의 게이트에 접속된다. 구동용 트랜지스터(6402)의 게이트가 용량 소자(6403)를 통해 전원선(6407)에 접속되고, 구동용 트랜지스터(6402)의 제1 전극이 전원선(6407)에 접속되고, 구동용 트랜지스터(6402)의 제2 전극이 발광 소자(6404)의 제1 전극(화소 전극)에 접속된다. 발광 소자(6404)의 제2 전극은 공통 전극(6408)에 해당한다. 공통 전극(6408)은, 동일 기판 위에 설치되는 공통 전위선에 전기적으로 접속된다. 그 접속부를 공통 접속부로서 이용할 수 있다.
발광 소자(6404)의 제2 전극(공통 전극(6408))은 저전원 전위로 설정된다. 저전원 전위는, 전원선(6407)에 설정되는 고전원 전위를 기준으로 하여 저전원 전위 < 고전원 전위를 충족시키는 전위이라는 것을 유의한다. 저전원 전위로서는, 예를 들면, GND 전위 또는 0V 등이 채택될 수 있다. 고전원 전위와 저전원 전위 사이의 전위차를 발광 소자(6404)에 인가하고, 발광 소자(6404)에 전류를 공급하여 발광 소자(6404)를 발광시킨다. 여기에서, 발광 소자(6404)를 발광시키기 위해, 고전원 전위와 저전원 전위 사이의 전위차가 발광 소자(6404)의 순방향 임계값 전압 이상이 되도록 각각의 전위가 설정된다.
용량 소자(6403)의 대체물로서 구동용 트랜지스터(6402)의 게이트 용량을 사용할 수 있기 때문에, 용량 소자(6403)는 생략될 수 있다는 것을 유의한다. 구동용 트랜지스터(6402)의 게이트 용량은 채널 영역과 게이트 전극 사이에 형성될 수 있다.
전압-입력 전압 구동 방법의 경우에, 구동용 트랜지스터(6402)의 게이트에는, 구동용 트랜지스터(6402)가 충분히 턴온되거나, 또는 턴오프되는 2개의 상태 중 어느 하나로 되도록 하는 비디오 신호가 입력된다. 즉, 구동용 트랜지스터(6402)는 선형 영역에서 동작한다. 구동용 트랜지스터(6402)가 선형 영역에서 동작하기 때문에, 전원선(6407)의 전압보다 높은 전압이 구동용 트랜지스터(6402)의 게이트에 인가된다. 신호선(6405)에는, (전원선 전압 + 구동용 트랜지스터(6402)의 Vth) 이상의 전압이 인가된다는 것을 유의한다.
또한, 디지털 시간 계조 구동 대신에, 아날로그 계조 구동을 행할 경우에, 신호의 입력을 변경함으로써, 도 14와 동일한 화소 구성을 이용할 수 있다.
아날로그 계조 구동을 행할 경우, 구동용 트랜지스터(6402)의 게이트에 (발광 소자(6404)의 순방향 전압 + 구동용 트랜지스터(6402)의 Vth) 이상의 전압이 인가된다. 발광 소자(6404)의 순방향 전압은, 원하는 휘도가 얻어지는 경우의 전압을 가리키고, 적어도 순방향 임계값 전압을 포함한다. 또한, 구동용 트랜지스터(6402)가 포화 영역에서 동작하게 하는 비디오 신호가 입력됨으로써, 발광 소자(6404)에 전류가 공급될 수 있다. 구동용 트랜지스터(6402)를 포화 영역에서 동작시키기 위해, 전원선(6407)의 전위는, 구동용 트랜지스터(6402)의 게이트 전위보다 높게 설정된다. 아날로그 비디오 신호를 이용하는 경우, 발광 소자(6404)에 비디오 신호에 따른 전류를 흘려서, 아날로그 계조 구동을 행할 수 있다.
화소 구성은 도 14에 도시된 것에 한정되지 않는다는 것을 유의한다. 예를 들면, 도 14에 도시된 화소에 스위치, 저항, 용량, 트랜지스터, 또는 논리 회로 등을 추가할 수 있다.
다음으로, 발광 소자의 구성에 대해서, 도 15의 (a) 내지 도 15의 (c)를 참조하여 설명한다. 여기에서, 구동용 TFT가 n채널 트랜지스터인 경우를 예시하며, 화소의 단면 구조에 대해서 설명한다. 도 15의 (a) 내지 도 15의 (c)에 도시된 반도체 장치에 이용되는 구동용 TFT(7001, 7011, 7021)는, 실시 형태 1 및 실시 형태 2에 기술된 박막 트랜지스터와 마찬가지로 제작될 수 있고, 각각 In-Ga-Zn-O계 막을 산화물 반도체층으로서 포함하는 신뢰성이 매우 높은 박막 트랜지스터이다.
발광 소자로부터 발광된 광을 취출하기 위해, 적어도 양극 및 음극 중 하나가 광을 투과시키는 것이 요구된다. 기판 위에 박막 트랜지스터 및 발광 소자를 형성한다. 발광 소자는, 기판측에 대향하는 측의 표면을 통해 발광을 취출하는 탑 에미션 구조, 기판측의 표면을 통해 발광을 취출하는 바텀 에미션 구조, 또는 기판측 표면, 및 기판측과는 반대측의 표면을 통해 발광을 취출하는 듀얼 에미션 구조를 가질 수 있다. 본 발명의 일 실시 형태에 따른 화소 구성은 이 에미션 구조들 중 임의의 것을 갖는 발광 소자에 적용될 수 있다.
다음에, 바텀 에미션 구조의 발광 소자에 대해서 도 15의 (a)를 참조하여 설명한다.
도 15의 (a)는, 구동용 TFT(7011)가 n채널 트랜지스터이고, 발광 소자(7012)에서 발생되는 광이 제1 전극(7013)을 통과하여 방출되는 경우의 화소의 단면도이다. 도 15의 (a)에서, 구동용 TFT(7011)의 드레인 전극층에 전기적으로 접속된 투광성 도전막(7017) 위에, 발광 소자(7012)의 제1 전극(7013)이 형성되고, 제1 전극(7013) 위에 EL층(7014) 및 제2 전극(7015)이 그 순서로 적층된다.
투광성 도전막(7017)으로서는, 산화 텅스텐을 함유하는 인듐 산화물, 산화 텅스텐을 함유하는 인듐 아연 산화물, 산화 티타늄을 함유하는 인듐 산화물, 산화 티타늄을 함유하는 인듐 주석 산화물, 인듐 주석 산화물, 인듐 아연 산화물, 또는 산화 실리콘을 첨가한 인듐 주석 산화물로 이루어진 막 등의 투광성 도전막을 이용할 수 있다.
발광 소자의 제1 전극(7013)에는 다양한 재료들 중 임의의 것을 이용할 수 있다. 예를 들면, 제1 전극(7013)이 음극으로서 기능할 경우에는, 구체적으로, 일함수가 작은 재료, 예를 들면, Li 또는 Cs 등의 알칼리 금속, Mg, Ca, 또는 Sr 등의 알칼리 토류 금속, 이 금속들 중 임의의 것을 함유하는 합금(예를 들면, Mg:Ag 또는 Al:Li), 또는 Yb 또는 Er 등의 희토류 금속 등을 이용하여 제1 전극(7013)을 형성하는 것이 바람직하다. 도 15의 (a)에서, 제1 전극(7013)은 광을 투과시키기에 충분한 두께(바람직하게는, 5nm 내지 30nm 정도)로 형성된다. 예를 들면, 20nm의 막 두께를 갖는 알루미늄막을 제1 전극(7013)으로서 이용한다.
대안으로, 투광성 도전막과 알루미늄막을 적층할 수 있고, 그 후 선택적으로 에칭하여 투광성 도전막(7017)과 제1 전극(7013)을 형성할 수 있다. 이 경우, 같은 마스크를 이용해서 에칭을 행할 수 있기 때문에, 바람직하다.
제1 전극(7013)의 주연부는 격벽(7019)으로 덮여진다. 격벽(7019)은, 폴리이미드, 아크릴, 폴리아미드, 또는 에폭시 등의 유기 수지막, 무기 절연막, 또는 유기 폴리실록산을 이용해서 형성될 수 있다. 격벽(7019)은, 감광성의 수지 재료를 이용하여, 제1 전극(7013) 위에 개구부를 갖도록 형성됨으로써, 그 개구부의 측벽이 연속한 곡률을 갖는 경사면으로서 형성되는 것이 특히 바람직하다. 격벽(7019)으로서 감광성 수지 재료를 이용할 경우, 레지스트 마스크를 형성하는 단계를 생략할 수 있다.
제1 전극(7013) 및 격벽(7019) 위에 형성되는 EL층(7014)은, 적어도 발광층을 포함할 수 있고, 단층 또는 적층된 복수의 층을 이용하여 형성될 수 있다. EL층(7014)이 복수의 층을 이용하여 형성되는 경우, 음극으로서 기능하는 제1 전극(7013) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 및 홀 주입층이 이 순서로 적층된다. 이 층들을 모두 형성할 필요는 없다는 것을 유의한다.
적층 순서는 상기의 적층 순서에 한정되지 않고, 양극으로서 기능하는 제1 전극(7013) 위에, 홀 주입층, 홀 수송층, 발광층, 전자 수송층, 및 전자 주입층을 이 순서로 적층해도 된다. 그러나, 전력 소비를 비교할 경우, 제1 전극(7013)이 음극으로서 기능하고, 제1 전극(7013) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 및 홀 주입층을 이 순서로 적층하는 것이, 구동 회로부의 전압 상승을 억제할 수 있고, 전력 소비를 감소시킬 수 있기 때문에 바람직하다.
EL층(7014) 위에 형성된 제2 전극(7015)으로서는, 다양한 재료를 이용할 수 있다. 예를 들면, 제2 전극(7015)을 양극으로서 이용할 경우, ZrN, Ti, W, Ni, Pt, Cr 등의 일함수가 큰 재료나, 또는 ITO, IZO, 또는 ZnO 등의 투광성 도전 재료를 이용하는 것이 바람직하다. 또한, 제2 전극(7015) 위에 차광막(7016), 예를 들면 광을 차단하는 금속, 또는 광을 반사하는 금속 등을 설치한다. 본 실시 형태에서는, 제2 전극(7015)으로서 ITO막을 이용하고, 차광막(7016)으로서 Ti막을 이용한다.
제1 전극(7013)과 제2 전극(7015) 사이에, 발광층을 포함하는 EL층(7014)을 끼운 영역이 발광 소자(7012)에 해당한다. 도 15의 (a)에 도시된 소자 구조의 경우, 발광 소자(7012)로부터 발광된 광은, 화살표로 나타낸 바와 같이 제1 전극(7013)측으로 방출된다.
도 15의 (a)에 있어서, 발광 소자(7012)로부터 발광된 광은, 컬러 필터층(7033), 절연층(7032), 산화물 절연층(7031), 게이트 절연층(7060), 및 기판(7010)을 통과해서 외부에 방출된다.
컬러 필터층(7033)은 잉크제트 방법 등의 액적 토출 방법, 인쇄 방법, 또는 포토리소그래피 기술을 이용한 에칭 방법 등에 의해 형성한다.
컬러 필터층(7033)은 오버코트층(7034)으로 덮여지고, 또한 보호 절연층(7035)으로 덮여진다. 도 15의 (a)에 있어서, 오버코트층(7034)은 얇은 두께를 갖는 것으로 도시되지만, 오버코트층(7034)은, 아크릴 수지 등의 수지 재료를 이용하여, 컬러 필터층(7033)에 의해 유발된 요철을 감소시키는 기능을 갖는다.
보호 절연층(7035) 및 절연층(7032)에 형성되어, 접속 전극층(7030)에 도달하는 컨택트 홀은 격벽(7019)과 중첩하는 부분에 설치된다.
다음으로, 듀얼 에미션 구조를 갖는 발광 소자에 대해서, 도 15의 (b)를 참조하여 설명한다.
도 15의 (b)에서, 구동용 TFT(7021)의 드레인 전극층에 전기적으로 접속된 투광성 도전막(7027) 위에 발광 소자(7022)의 제1 전극(7023)이 형성되고, 제1 전극(7023) 위에 EL층(7024)과 제2 전극(7025)이 이 순서로 적층된다.
투광성 도전막(7027)으로서, 산화 텅스텐을 함유하는 인듐 산화물, 산화 텅스텐을 함유하는 인듐 아연 산화물, 산화 티타늄을 함유하는 인듐 산화물, 산화 티타늄을 함유하는 인듐 주석 산화물, 인듐 주석 산화물, 인듐 아연 산화물, 또는 산화 실리콘을 첨가한 인듐 주석 산화물로 이루어진 막 등의 투광성 도전막을 이용할 수 있다.
제1 전극(7023)에는 다양한 재료들 중 임의의 것을 이용할 수 있다. 예를 들면, 제1 전극(7023)이 음극으로서 기능할 경우에는, 구체적으로, 일함수가 작은 재료, 예를 들면, Li 또는 Cs 등의 알칼리 금속, Mg, Ca, 또는 Sr 등의 알칼리 토류 금속, 이 금속들 중 임의의 것을 함유하는 합금(예를 들면, Mg:Ag 또는 Al:Li), 또는 Yb 또는 Er 등의 희토류 금속 등을 이용하여 제1 전극(7023)을 형성하는 것이 바람직하다. 본 실시 형태에 있어서, 제1 전극(7023)은 음극으로서 기능하고, 제1 전극(7023)은 광을 투과시키기에 충분한 두께(바람직하게는, 5nm 내지 30nm 정도)를 갖도록 형성된다. 예를 들면, 20nm의 두께를 갖는 알루미늄막을 음극으로서 이용할 수 있다.
대안으로, 투광성 도전막과 알루미늄막을 적층할 수 있고, 그 후 선택적으로 에칭하여 투광성 도전막(7027)과 제1 전극(7023)을 형성할 수 있다. 이 경우, 같은 마스크를 이용해서 에칭할 수 있어서 바람직하다.
제1 전극(7023)의 주연부는 격벽(7029)으로 덮여진다. 격벽(7029)은, 폴리이미드, 아크릴, 폴리아미드, 또는 에폭시 등의 유기 수지막, 무기 절연막, 또는 유기 폴리실록산을 이용해서 형성될 수 있다. 격벽(7029)은, 감광성 재료를 이용하여, 제1 전극(7023) 위에 개구부를 갖도록 형성됨으로써, 그 개구부의 측벽이 연속한 곡률을 갖는 경사면으로서 형성되는 것이 특히 바람직하다. 격벽(7029)으로서 감광성 수지 재료를 이용할 경우, 레지스트 마스크를 형성하는 단계를 생략할 수 있다.
제1 전극(7023) 및 격벽(7029) 위에 형성되는 EL층(7024)은, 적어도 발광층을 포함할 수 있고, 단층 또는 적층된 복수의 층을 이용하여 형성될 수 있다. EL층(7024)이 복수의 층을 이용하여 형성되는 경우, 음극으로서 기능하는 제1 전극(7023) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 및 홀 주입층이 이 순서로 적층된다. 이 층들을 모두 형성할 필요는 없다는 것을 유의한다.
적층 순서는 상기의 것에 한정되지 않고, 제1 전극(7023)을 양극으로서 이용하고, 제1 전극(7023) 위에 홀 주입층, 홀 수송층, 발광층, 전자 수송층, 및 전자 주입층을 이 순서로 적층해도 된다. 그러나, 전력 소비를 비교할 경우, 제1 전극(7023)이 음극으로서 기능하고, 이 음극 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 및 홀 주입층을 이 순서로 적층하는 것이, 전력 소비를 감소시킬 수 있기 때문에 바람직하다는 것을 유의한다.
EL층(7024) 위에 형성된 제2 전극(7025)으로서는, 다양한 재료를 이용할 수 있다. 예를 들면, 제2 전극(7025)을 양극으로서 이용할 경우, 일함수가 큰 재료, 예를 들면, ITO, IZO, 또는 ZnO 등의 투광성 도전 재료 등을 이용하는 것이 바람직하다. 본 실시 형태에서는, 제2 전극(7025)이 양극으로서 이용되고, 산화 실리콘을 함유하는 ITO막이 형성된다.
제1 전극(7023)과 제2 전극(7025) 사이에, 발광층을 포함하는 EL층(7024)을 끼운 영역이 발광 소자(7022)에 해당한다. 도 15의 (b)에 도시된 소자 구조의 경우, 발광 소자(7022)로부터 발광된 광은, 화살표로 나타낸 바와 같이 제2 전극(7025)측 및 제1 전극(7023)측 양측으로부터 방출된다.
도 15의 (b)에 있어서, 발광 소자(7022)로부터 제1 전극(7023)측으로 방출된 광은, 컬러 필터층(7043), 절연층(7042), 산화물 절연층(7041), 게이트 절연층(7070), 및 기판(7020)을 통과해서 외부에 방출된다는 것을 유의한다.
컬러 필터층(7043)은 잉크제트 방법 등의 액적 토출 방법, 인쇄 방법, 또는 포토리소그래피 기술 등을 이용한 에칭 방법 등에 의해 형성된다.
컬러 필터층(7043)은 오버코트층(7044)으로 덮여지고, 또한 보호 절연층(7045)으로 덮여진다.
보호 절연층(7045) 및 절연층(7042)에 형성되어, 접속 전극층(7040)에 도달하는 컨택트 홀은 격벽(7029)과 중첩하는 부분에 설치된다.
듀얼 에미션 구조를 갖는 발광 소자를 이용하여, 양쪽 표시면에서 풀 컬러 표시를 행하는 경우, 제2 전극(7025)측으로부터의 광은 컬러 필터층(7043)을 통과하지 않기 때문에, 다른 컬러 필터층을 구비한 밀봉 기판을 제2 전극(7025) 위에 설치하는 것이 바람직하다는 것을 유의한다.
다음으로, 탑 에미션 구조를 갖는 발광 소자에 대해서 도 15의 (c)를 참조하여 설명한다.
도 15의 (c)는, 구동용 TFT(7001)가 n채널 TFT이고, 발광 소자(7002)에서 발광된 광이 제2 전극(7005)을 통과해서 방출되는 경우의 화소의 단면도이다. 도 15의 (c)에서, 구동용 TFT(7001)의 드레인 전극층에 전기적으로 접속되도록 발광 소자(7002)의 제1 전극(7003)이 형성되고, 제1 전극(7003) 위에 EL층(7004) 및 제2 전극(7005)이 이 순서로 적층된다.
제1 전극(7003)은 다양한 재료들 중 임의의 것을 이용하여 형성될 수 있으며, 예를 들면, 제1 전극(7003)이 음극으로서 이용될 경우에는, 일함수가 작은 재료, 예를 들면, Li 또는 Cs 등의 알칼리 금속, Mg, Ca, 또는 Sr 등의 알칼리 토류 금속, 이 금속들 중 임의의 것을 함유하는 합금(예를 들면, Mg:Ag 또는 Al:Li), 또는 Yb 또는 Er 등의 희토류 금속 등을 이용하는 것이 바람직하다.
제1 전극(7003) 및 격벽(7009) 위에 형성되는 EL층(7004)은, 적어도 발광층을 포함할 수 있고, 단층 또는 적층된 복수의 층을 이용하여 형성될 수 있다. EL층(7004)이 복수의 층을 이용하여 형성되는 경우, EL층(7004)은, 제1 전극(7003) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 및 홀 주입층을 이 순서로 적층함으로써 형성된다. 이 층들을 모두 형성할 필요는 없다는 것을 유의한다.
적층 순서는 상기의 적층 순서에 한정되지 않고, 양극으로서 이용되는 제1 전극(7003) 위에 홀 주입층, 홀 수송층, 발광층, 전자 수송층, 및 전자 주입층을 이 순서로 적층해도 된다.
도 15의 (c)에서는, Ti막, 알루미늄막, 및 Ti막이 이 순서로 적층된 적층막 위에, 홀 주입층, 홀 수송층, 발광층, 전자 수송층, 및 전자 주입층이 이 순서로 적층된다. 또한, Mg:Ag 합금 박막과 ITO막의 적층을 형성한다.
TFT(7001)가 n채널 트랜지스터인 경우, 제1 전극(7003) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 및 홀 주입층을 이 순서로 적층하는 것이, 구동 회로에 있어서의 전압 상승을 억제할 수 있고, 전력 소비를 감소시킬 수 있기 때문에 바람직하다는 것을 유의한다.
제2 전극(7005)은 투광성 도전 재료를 이용해서 형성하고, 예를 들면, 산화 텅스텐을 함유하는 인듐 산화물, 산화 텅스텐을 함유하는 인듐 아연 산화물, 산화 티타늄을 함유하는 인듐 산화물, 산화 티타늄을 함유하는 인듐 주석 산화물, 인듐 주석 산화물, 인듐 아연 산화물, 또는 산화 실리콘을 첨가한 인듐 주석 산화물로 이루어진 투광성 도전막 등을 이용할 수 있다.
제1 전극(7003)과 제2 전극(7005) 사이에, 발광층을 포함하는 EL층(7004)을 끼운 영역이 발광 소자(7002)에 해당한다. 도 15의 (c)에 도시된 소자 구조의 경우, 발광 소자(7002)로부터 발광된 광은, 화살표로 나타낸 바와 같이 제2 전극(7005)측으로 방출된다.
도 15의 (c)에 있어서, TFT(7001)의 드레인 전극층은 산화물 절연층(7051), 보호 절연층(7052), 및 절연층(7055)에 형성된 컨택트 홀을 통해서 제1 전극(7003)에 전기적으로 접속된다. 평탄화 절연층(7053)은 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 또는 에폭시 등의 수지 재료를 이용하여 형성될 수 있다. 그러한 수지 재료 외에도, 저유전율 재료(로우-k 재료), 실록산계 수지, PSG(phosphosilicate glass), 또는 BPSG(borophosphosilicate glass) 등을 이용할 수도 있다. 평탄화 절연층(7053)은, 이 재료로 형성된 복수의 절연막을 적층시킴으로써 형성될 수 있다는 것을 유의한다. 평탄화 절연층(7053)의 형성 방법은 특별히 한정되지 않고, 평탄화 절연층(7053)은 그 재료에 따라서, 스퍼터링 방법, SOG 방법, 스핀 코팅, 디핑, 스프레이 코팅, 또는 액적 토출 방법(예를 들면, 잉크 제트 방법, 스크린 인쇄, 또는 오프셋 인쇄) 등의 방법에 의해, 또는 닥터 나이프, 롤 코터, 커튼 코터, 또는 나이프 코터 등의 도구(장비)에 의해 형성될 수 있다.
제1 전극(7003) 및 인접한 화소의 제1 전극(7003)을 절연시키기 위해 격벽(7009)이 설치된다. 격벽(7009)은 폴리이미드, 아크릴, 폴리아미드, 또는 에폭시 등의 유기 수지막, 무기 절연막, 또는 유기 폴리실록산을 이용해서 형성될 수 있다. 격벽(7009)은, 감광성 수지 재료를 이용하여, 제1 전극(7003) 위에 개구부를 갖도록 형성됨으로써, 그 개구부의 측벽이 연속한 곡률을 갖는 경사면으로서 형성되는 것이 특히 바람직하다. 격벽(7009)으로서 감광성 수지 재료를 이용할 경우, 레지스트 마스크를 형성하는 단계를 생략할 수 있다.
도 15의 (c)에 도시된 구조에 있어서, 풀 컬러 표시를 행하기 위해, 발광 소자(7002), 발광 소자(7002)에 인접한 발광 소자들 중 하나, 및 인접한 발광 소자들 중 다른 하나는 각각, 예를 들면, 그린 발광 소자, 레드 발광 소자, 및 블루 발광 소자이다. 대안으로, 3종류의 발광 소자 외에도 화이트 발광 소자를 포함하는 4종류의 발광 소자를 이용하여 풀 컬러 표시를 행할 수 있는 발광 표시 장치를 제작해도 된다.
도 15의 (c)의 구조에 있어서, 배치되는 복수의 발광 소자는 모두 화이트 발광 소자이고, 컬러 필터 등을 갖는 밀봉 기판을 발광 소자(7002) 위에 배치하는 방식으로 풀 컬러 표시를 행할 수 있는 발광 표시 장치를 제작해도 된다. 화이트 등의 단색을 나타내는 재료를 형성하고, 컬러 필터나 색 변환층과 조합함으로써, 풀 컬러 표시를 행할 수 있다.
물론 단색 광의 표시를 행할 수도 있다. 예를 들면, 화이트 발광을 이용해서 조명 장치를 형성해도 되며, 또는 단색 발광을 이용해서 에어리어-컬러 발광 장치를 형성해도 된다.
필요하다면, 원편광판을 포함하는 편광 필름 등의 광학 필름을 설치해도 된다.
여기에서는, 발광 소자로서 유기 EL 소자에 대해서 설명하지만, 발광 소자로서 무기 EL 소자를 설치할 수도 있다는 것을 유의한다.
발광 소자의 구동을 제어하는 박막 트랜지스터(구동용 TFT)가 발광 소자에 전기적으로 접속되는 예를 나타냈지만, 구동용 TFT와 발광 소자 사이에 전류 제어용 TFT가 접속되는 구성이 채택될 수도 있다는 것을 유의한다.
본 실시 형태에서 나타내는 반도체 장치의 구성은, 도 15의 (a) 내지 도 15의 (c)에 나타낸 구성에 한정되는 것이 아니라, 본 발명의 기술적 사상에 기초하여 다양한 방식으로 변형될 수 있다.
다음으로, 실시 형태 1 또는 실시 형태 2에 나타내는 박막 트랜지스터를 적용한 반도체 장치의 일 실시 형태에 상당하는 발광 표시 패널(발광 패널이라고도 부름)의 외관 및 단면에 대해서, 도 16의 (a) 및 도 16의 (b)를 참조하여 설명한다. 도 16의 (a)는, 제1 기판 위에 형성된 박막 트랜지스터 및 발광 소자를, 제1 기판과 제2 기판 사이에 시일재에 의해 밀봉한 패널의 상면도이다. 도 16의 (b)는 도 16의 (a)의 선 H-I를 따라 절개한 단면도이다.
제1 기판(4501) 위에 설치된 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)를 둘러싸도록 시일재(4505)가 설치된다. 또한, 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b) 위에 제2 기판(4506)이 설치된다. 따라서, 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는, 제1 기판(4501), 시일재(4505), 및 제2 기판(4506)에 의해 충전재(4507)와 함께 밀봉된다. 이러한 방식으로, 패널이 외부 공기에 노출되지 않도록 기밀성이 높고, 탈가스가 적은 보호 필름(접합 필름 또는 자외선 경화 수지 필름 등)이나 커버 재료로 패널을 패키징(밀봉)하는 것이 바람직하다.
제1 기판(4501) 위에 형성된 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는 각각, 복수의 박막 트랜지스터를 포함하고, 도 16의 (b)에서는, 화소부(4502)에 포함되는 박막 트랜지스터(4510)와, 신호선 구동 회로(4503a)에 포함되는 박막 트랜지스터(4509)의 예를 도시한다.
박막 트랜지스터(4509, 4510)로서는, In-Ga-Zn-O계 막을 산화물 반도체층으로서 포함하는 실시 형태 1 및 실시 형태 2에 기술된 신뢰성이 매우 높은 박막 트랜지스터들 중 임의의 것을 이용할 수 있다. 본 실시 형태에 있어서, 박막 트랜지스터(4509, 4510)는 n채널 박막 트랜지스터이다.
절연층(4544) 위에는, 구동 회로용으로 사용되는 박막 트랜지스터(4509)의 산화물 반도체층의 채널 형성 영역과 중첩하는 위치에 도전층(4540)이 설치된다. 도전층(4540)을 산화물 반도체층의 채널 형성 영역과 중첩하도록 설치함으로써, BT 시험 전과 후 간에 있어서 박막 트랜지스터(4509)의 임계값 전압의 변화량을 감소시킬 수 있다. 또한, 도전층(4540)의 전위는, 박막 트랜지스터(4509)의 게이트 전극층과 같을 수도 있거나 또는 상이할 수도 있다. 도전층(4540)은 제2 게이트 전극층으로서도 기능할 수 있다. 대안으로, 도전층(4540)의 전위는 GND 전위 또는 0V일 수 있거나, 또는 도전층(4540)은 플로팅 상태일 수 있다.
또한, 참조 번호 4511은 발광 소자를 나타낸다. 발광 소자(4511)에 포함되는 화소 전극인 제1 전극층(4517)은, 박막 트랜지스터(4510)의 소스 전극층 또는 드레인 전극층에 전기적으로 접속된다. 발광 소자(4511)의 구성은, 제1 전극층(4517), 전계발광층(4512), 및 제2 전극층(4513)의 적층 구조이지만, 특별히 이 구성에 한정되지 않는다는 것을 유의한다. 발광 소자(4511)의 구성은, 발광 소자(4511)로부터 취출되는 광의 방향 등에 따라서 적절히 변경될 수 있다.
격벽(4520)은 유기 수지막, 무기 절연막, 또는 유기 폴리실록산을 이용해서 형성된다. 격벽(4520)은 감광성 재료를 이용하여 형성되고, 개구부가 제1 전극층(4517) 위에 형성되어, 그 개구부의 측벽이 연속한 곡률을 갖는 경사면으로서 형성되는 것이 특히 바람직하다.
전계발광층(4512)은 단층 또는 적층된 복수의 층으로 형성될 수 있다.
발광 소자(4511)에 산소, 수소, 수분, 또는 이산화탄소 등이 침입하는 것을 방지하기 위해, 제2 전극층(4513) 및 격벽(4520) 위에 보호막을 형성해도 된다. 보호막으로서는, 질화 실리콘막, 질화 산화 실리콘막, 또는 DLC막 등을 형성할 수 있다.
또한, 신호선 구동 회로(4503a, 4503b), 주사선 구동 회로(4504a, 4504b), 또는 화소부(4502)에 각종 신호 및 전위가 FPC(4518a, 4518b)로부터 공급된다.
본 실시 형태에서, 접속 단자 전극(4515)은, 발광 소자(4511)에 포함된 제1 전극층(4517)에 이용된 것과 동일한 도전막을 이용하여 형성된다. 단자 전극(4516)은, 박막 트랜지스터(4509, 4510)에 포함된 소스 전극층 및 드레인 전극층에 이용된 것과 동일한 도전막을 이용하여 형성된다.
접속 단자 전극(4515)은, FPC(4518a)에 포함되는 단자에 이방성 도전막(4519)을 통해서 전기적으로 접속된다.
발광 소자(4511)로부터 광이 취출되는 방향에 위치하는 제2 기판은 투광성을 가져야 한다. 그 경우에, 제2 기판용으로, 글래스판, 플라스틱판, 폴리에스테르 필름, 또는 아크릴 필름 등의 투광성 재료를 이용한다.
충전재(4507)로서는, 질소나 아르곤 등의 불활성 가스 외에도, 자외선 경화 수지 또는 열경화성 수지를 이용할 수 있다. 예를 들면, 폴리비닐 클로라이드(PVC), 아크릴, 폴리이미드, 에폭시 수지, 실리콘 수지, 폴리비닐 부티랄(PVB), 또는 에틸렌 비닐 아세테이트(EVA)를 이용할 수 있다. 본 실시 형태에 있어서, 충전재로서 질소를 이용한다.
또한, 필요하다면, 발광 소자의 발광 표면 위에 편광판, 원편광판(타원편광판을 포함함), 위상차판(1/4 파장판 또는 1/2 파장판), 또는 컬러 필터 등의 광학 필름을 적절히 설치해도 된다. 또한, 편광판 또는 원편광판에 반사 방지막을 설치해도 된다. 예를 들면, 눈부심을 감소시키기 위해 표면의 요철에 의해 반사광을 확산시키는 안티글래어 처리(anti-glare treatment)를 행할 수 있다.
신호선 구동 회로(4503a, 4503b) 및 주사선 구동 회로(4504a, 4504b)는, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막을 이용하여 형성된 구동 회로로서 실장될 수 있다. 또한, 신호선 구동 회로나 그 일부만, 또는 주사선 구동 회로나 그 일부만을 별도 형성해서 실장해도 된다. 본 실시 형태는 도 16의 (a) 및 도 16의 (b)에 도시된 구성에 한정되지 않는다.
이상의 공정을 통해, 반도체 장치로서 신뢰성이 매우 높은 발광 표시 장치(표시 패널)를 제작할 수 있다.
본 실시 형태에 기술된 구성은, 다른 실시 형태들에 기술된 구성 중 임의의 것과 적절히 조합될 수 있다는 것을 유의한다.
[실시 형태 7]
실시 형태 1 또는 실시 형태 2에 기술된 박막 트랜지스터를 적용한 반도체 장치는, 전자 페이퍼로서 이용될 수 있다. 전자 페이퍼는 데이터를 표시할 수 있는 것인 한, 각종 분야의 전자 장치에 이용될 수 있다. 예를 들면, 전자 페이퍼는 이북(e-book) 판독기(전자 서적), 포스터, 전철 등의 차량 내의 광고, 또는 신용 카드 등의 각종 카드에 있어서의 표시에 적용될 수 있다. 전자 장치의 예들이 도 17의 (a), 도 17의 (b), 및 도 18에 도시된다.
도 17의 (a)는 전자 페이퍼를 이용한 포스터(2631)를 도시한다. 광고 매체가 종이 인쇄물일 경우에는, 광고의 교환은 수작업에 의해 행해지지만, 전자 페이퍼를 이용하면 단시간에 광고 표시를 바꿀 수 있다. 또한, 표시 결함이 없이 안정적인 화상이 얻어질 수 있다. 포스터는 무선으로 데이터를 송수신할 수 있는 구성을 가질 수 있다는 것을 유의한다.
도 17의 (b)는 전철 등의 차량 내의 광고(2632)를 도시한다. 광고 매체가 종이 인쇄물일 경우에는, 광고의 교환은 수작업에 의해 행해지지만, 광고 매체가 전자 페이퍼인 경우에는, 많은 수고를 필요로 하지 않고 단시간에 광고 표시를 바꿀 수 있다. 또한, 표시 결함이 없이 안정적인 화상이 얻어질 수 있다. 차량 내의 광고는 무선으로 데이터를 송수신할 수 있는 구성을 가질 수 있다는 것을 유의한다.
도 18은 이북 판독기의 예를 도시한다. 예를 들면, 이북 판독기(2700)는 2개의 하우징, 즉, 하우징(2701) 및 하우징(2703)을 포함한다. 하우징(2701) 및 하우징(2703)은 힌지(2711)에 결합되어, 힌지(2711)를 축으로 하여 이북 판독기(2700)를 개폐할 수 있다. 그러한 구성에 의해, 이북 판독기(2700)가 종이 서적과 마찬가지로 동작할 수 있다.
하우징(2701)에는 표시부(2705)가 조립되고, 하우징(2703)에는 표시부(2707)가 조립된다. 표시부(2705)와 표시부(2707)는 하나의 화상 또는 상이한 화상을 표시할 수 있다. 상이한 표시부들에 상이한 화상들을 표시하는 구성에 있어서, 예를 들면, 우측의 표시부(도 18의 표시부(2705))는 텍스트를 표시할 수 있고, 좌측의 표시부(도 18의 표시부(2707))는 화상을 표시할 수 있다.
도 18에 도시된 예에서는, 하우징(2701)에 조작부 등을 설치한다. 예를 들면, 하우징(2701)에, 전원 스위치(2721), 조작 키(2723), 및 스피커(2725) 등을 설치한다. 조작 키(2723)에 의해 페이지를 넘길 수 있다. 하우징의 표시부와 동일 표면에 키보드 및 포인팅 장치 등을 설치할 수 있다는 것을 유의한다. 또한, 하우징의 이면이나 측면에, 외부 접속 단자(이어폰 단자, USB 단자, 또는 AC 어댑터 및 USB 케이블 등의 각종 케이블에 접속 가능한 단자 등) 및 기록 매체 삽입부 등을 설치할 수도 있다. 또한, 이북 판독기(2700)는 전자 사전의 기능을 가질 수도 있다.
이북 판독기(2700)는 무선으로 데이터를 송수신할 수 있는 구성을 가질 수 있다. 무선 통신을 통해, 전자 서적 서버로부터, 원하는 북 데이터 등을 구입할 수 있고, 다운로드할 수 있다.
본 실시 형태에 기술된 구성은, 다른 실시 형태들에 기술된 구성 중 임의의 것과 적절히 조합될 수 있다는 것을 유의한다.
[실시 형태 8]
실시 형태 1 또는 실시 형태 2에 기술된 박막 트랜지스터를 이용한 반도체 장치는 각종 전자 기기들(게임기를 포함함)에 적용할 수 있다. 그러한 전자 장치들의 예들은, 텔레비전 장치(텔레비전 또는 텔레비전 수신기라고도 부름), 컴퓨터 등의 모니터, 디지털 카메라 또는 디지털 비디오 카메라 등의 카메라, 디지털 액자, 휴대 전화기(휴대 전화 핸드셋 또는 휴대 전화 장치라고도 부름), 휴대형 게임 콘솔, 휴대형 정보 단말기, 음향 재생 장치, 및 빠찡고 머신 등의 대형 게임기 등이다.
도 19의 (a)는 텔레비전 장치의 예를 도시한다. 텔레비전 장치(9600)에 있어서, 표시부(9603)는 하우징(9601)에 조립된다. 표시부(9603)는 영상을 표시할 수 있다. 여기에서, 하우징(9601)은 스탠드(9605)에 의해 지지된다.
텔레비전 장치(9600)는, 하우징(9601)의 조작 스위치 또는 별도의 리모트 콘트롤러(9610)에 의해 조작될 수 있다. 리모트 콘트롤러(9610)의 조작 키(9609)에 의해 채널 및 음량이 제어될 수 있어서, 표시부(9603)에 표시되는 영상이 제어될 수 있다. 또한, 리모트 콘트롤러(9610)는, 리모트 콘트롤러(9610)로부터 출력되는 데이터를 표시하는 표시부(9607)를 구비할 수 있다.
텔레비전 장치(9600)는 수신기 및 모뎀 등을 구비한다는 것을 유의한다. 수신기를 이용하여, 일반적인 텔레비전 방송을 수신할 수 있다. 또한, 텔레비전 장치(9600)가 모뎀을 통해 유선 또는 무선으로 통신 네트워크에 접속될 경우, 일 방향(송신자로부터 수신자에게로) 또는 쌍방향(송신자와 수신자 사이에 또는 수신자들 사이에) 정보 통신을 행할 수 있다.
도 19의 (b)는 디지털 액자의 예를 도시한다. 예를 들면, 디지털 액자(9700)에 있어서, 표시부(9703)는 하우징(9701)에 조립된다. 표시부(9703)는 각종 화상을 표시할 수 있다. 예를 들면, 표시부(9703)는 디지털 카메라 등으로 촬영한 화상 데이터를 표시할 수 있고, 통상적인 액자와 마찬가지로 기능할 수 있다.
디지털 액자(9700)는 조작부, 외부 접속부(USB 단자, 또는 USB 케이블 등의 각종 케이블에 접속 가능한 단자 등), 및 기록 매체 삽입부 등을 구비한다. 이 컴포넌트들은 표시부가 설치된 표면에 설치될 수 있지만, 그들을 측면이나 이면에 설치하는 것이 디지털 액자(9700)의 디자인을 위해서 바람직하다. 예를 들면, 디지털 액자의 기록 매체 삽입부에, 디지털 카메라로 촬영한 화상 데이터를 저장한 메모리를 삽입함으로써, 화상 데이터를 전송시킬 수 있고, 그 후 표시부(9703)에 표시시킬 수 있다.
디지털 액자(9700)는, 무선으로 데이터를 송수신할 수 있다. 원하는 화상 데이터를 무선으로 전송시켜 표시하는 구성이 채택될 수 있다.
도 20의 (a)는 휴대형 게임기이며, 휴대형 게임기가 열리거나 접히는 것이 가능하도록 연결부(9893)에 연결된 2개의 하우징, 즉, 하우징(9881)과 하우징(9891)으로 구성된다. 하우징(9881)에는 표시부(9882)가 조립되고, 하우징(9891)에는 표시부(9883)가 조립된다. 또한, 도 20의 (a)에 도시된 휴대형 게임기는, 스피커부(9884), 기록 매체 삽입부(9886), LED 램프(9890), 및 입력 수단(조작 키(9885), 접속 단자(9887), 센서(9888)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음향, 시간, 경도, 전계, 전류, 전압, 전력, 방사선, 유량, 습도, 기울기, 진동, 냄새, 또는 적외선을 측정하는 기능을 구비함), 및 마이크로폰(9889)) 등을 구비한다. 물론, 휴대형 게임기의 구성은 전술한 것에 한정되지 않고, 적어도 본 발명의 반도체 장치를 구비한 다른 구성이 채택될 수 있다. 휴대형 게임기는 다른 액세서리를 적절히 포함할 수 있다. 도 20의 (a)에 도시된 휴대형 게임기는, 기록 매체에 저장되어 있는 프로그램 또는 데이터를 판독해서 그것을 표시부에 표시하는 기능, 및 다른 휴대형 게임기와 무선 통신에 의해 정보를 공유하는 기능을 갖는다. 도 20의 (a)에 도시된 휴대형 게임기의 기능은 전술한 것에 한정되지 않고, 휴대형 게임기는 다양한 기능을 가질 수 있다는 것을 유의한다.
도 20의 (b)는 대형 게임기인 슬롯 머신(9900)의 예를 도시한다. 슬롯 머신(9900)에 있어서, 하우징(9901)에 표시부(9903)가 조립된다. 또한, 슬롯 머신(9900)은 스타트 레버나 스톱 스위치 등의 조작 수단, 동전 투입구, 및 스피커 등을 포함한다. 물론, 슬롯 머신(9900)의 구성은 상기의 구성에 한정되지 않고, 적어도 본 발명의 반도체 장치를 구비한 다른 구성이 채택될 수 있다. 슬롯 머신(9900)은 다른 액세서리를 적절히 포함할 수 있다.
도 21의 (a)는 휴대 전화기의 예를 도시한다. 휴대 전화기(1000)는, 하우징(1001)에 조립된 표시부(1002), 조작 버튼(1003), 외부 접속 포트(1004), 스피커(1005), 및 마이크로폰(1006) 등을 포함한다.
도 21의 (a)에 도시된 표시부(1002)를 손가락 등으로 접촉하는 경우, 데이터가 휴대 전화기(1000)에 입력될 수 있다. 또한, 전화를 걸거나 메일을 작성하는 등의 조작이, 표시부(1002)를 손가락 등으로 접촉함으로써 행해질 수 있다.
표시부(1002)의 화면은 주로 3개의 모드가 있다. 제1 모드는 화상 표시를 주로 하는 표시 모드이다. 제2 모드는 텍스트 등의 데이터 입력을 주로 하는 입력 모드이다. 제3 모드는 표시 모드와 입력 모드의 2개의 모드가 결합된 표시 및 입력 모드이다.
예를 들면, 전화를 걸거나 메일을 작성하는 경우, 표시부(1002)에 대해 텍스트 입력을 주로 하는 텍스트 입력 모드가 선택되어 화면에 표시되는 텍스트가 입력될 수 있다. 그 경우, 표시부(1002)의 화면의 거의 모든 영역에 키보드 또는 번호 버튼을 표시하는 것이 바람직하다.
휴대 전화기(1000) 내부에, 자이로스코프 또는 가속도 센서 등의 기울기를 검출하는 센서를 포함하는 검출 장치를 설치하는 경우, 휴대 전화기(1000)의 설치 방향(휴대 전화기(1000)가 가로 모드 또는 세로 모드용으로 수평하게 또는 수직하게 배치되는지)을 판단하여, 표시부(1002)의 화면의 표시를 자동적으로 전환할 수 있다.
화면 모드는, 표시부(1002)를 접촉함으로써, 또는 하우징(1001)의 조작 버튼(1003)을 조작함으로써 전환된다. 대안으로, 표시부(1002)에 표시되는 화상의 종류에 따라 화면 모드가 전환될 수도 있다. 예를 들면, 표시부에 표시되는 화상의 신호가 동화상 데이터의 신호인 경우, 화면 모드는 표시 모드로 전환된다. 신호가 텍스트 데이터의 신호인 경우, 화면 모드는 입력 모드로 전환된다.
또한, 입력 모드에 있어서, 표시부(1002)에서 광 센서에 의해 검출되는 신호를 검지하는 동안, 표시부(1002)의 터치에 의한 입력이 특정 기간 행해지지 않을 경우에는, 화면 모드를 입력 모드로부터 표시 모드로 전환하도록 제어할 수 있다.
표시부(1002)는 이미지 센서로서 기능할 수 있다. 예를 들면, 표시부(1002)에 손바닥이나 손가락으로 접촉할 때, 장문 또는 지문 등을 촬상함으로써, 본인 인증을 행할 수 있다. 또한, 표시부에 근적외광을 발광하는 백라이트 또는 센싱용 광원을 설치함으로써, 손가락 정맥 또는 손바닥 정맥 등을 촬상할 수도 있다.
도 21의 (b)도 휴대 전화기의 예를 도시한다. 도 21의 (b)의 휴대 전화기는 하우징(9411)에 표시부(9412) 및 조작 버튼(9413)을 포함하는 표시 장치(9410), 하우징(9401)에 조작 버튼(9402), 외부 입력 단자(9403), 마이크로폰(9404), 스피커(9405), 및 전화 콜의 수신시에 발광하는 발광부(9406)를 포함하는 통신 장치(9400)를 포함한다. 표시 기능을 갖는 표시 장치(9410)는 전화 기능을 갖는 통신 장치(9400)와 화살표로 표시된 2방향으로 착탈 가능하다. 따라서, 표시 장치(9410)의 단축이 통신 장치(9400)의 단축에 부착될 수 있고, 표시 장치(9410)의 장축이 통신 장치(9400)의 장축에 부착될 수 있다. 또한, 표시 기능만을 필요로 할 경우, 통신 장치(9400)로부터 표시 장치(9410)를 탈착시킬 수 있고 단독으로 이용할 수 있다. 통신 장치(9400)와 표시 장치(9410) 사이에 무선 통신 또는 유선 통신에 의해 화상 또는 입력 정보를 송수신할 수 있고, 이들 각각은 충전 가능한 배터리를 갖는다.
본 실시 형태에 기술된 구성은, 다른 실시 형태들에 기술된 구성 중 임의의 것과 적절히 조합될 수 있다는 것을 유의한다.
[실시 형태 9]
본 실시 형태에서는, 산화물 반도체층이 금속층(도전층) 또는 산화물 절연층에 접촉될 때 산소가 이동하는 현상에 대해서, 비정질 산화물 반도체층의 경우와 결정 산화물 반도체층의 경우 사이의 차이를 과학적 계산 결과를 이용하여 설명한다.
도 24는, 본 발명의 일 실시 형태인 박막 트랜지스터의 구조에 있어서, 산화물 반도체층이 소스 전극층 및 드레인 전극층으로서 기능하는 금속층 및 산화물 절연층에 접촉한 상태의 모식도이다. 화살표 방향은, 이들이 서로 접촉한 상태에서 또는 이들이 가열되는 상태에서 산소의 이동 방향을 나타낸다.
산소 결손이 발생하는 경우, i형 산화물 반도체층은 n형 도전성을 갖고, 반면, 산소가 과잉 공급되는 경우, 산소 결손에 의해 유발된 n형 산화물 반도체층이 i형 산화물 반도체층으로 된다. 이 효과는 실제의 장치 공정에 활용되며, 소스 전극층 및 드레인 전극층으로서 기능하는 금속층에 접촉하는 산화물 반도체층에 있어서, 산소가 금속측으로 당겨지고, 금속층에 접촉한 영역의 일부(두께가 얇은 경우에는, 막 두께 방향 전체 영역)에서 산소 결손이 발생함으로써, 산화물 반도체층이 n형 산화물 반도체층으로 되고, 금속층과의 양호한 접촉을 얻을 수 있다. 또한, 산화물 절연층에 접촉하는 산화물 반도체층에 산화물 절연층으로부터 산소가 공급되어, 산화물 절연층에 접촉하는 산화물 반도체층의 영역의 일부(막 두께가 얇은 경우에는, 막 두께 방향 전체 영역)가 과잉의 산소를 함유하여, i형 영역이 됨으로써, 산화물 반도체층이 i형 산화물 반도체층이 되고 박막 트랜지스터의 채널 형성 영역으로서 기능하게 된다.
본 발명의 일 실시 형태에서는, 산화물 반도체층이, 소스 전극층 및 드레인 전극층으로서 기능하는 금속층 및 산화물 절연층에 접촉하는 영역에 있어서, 결정 영역이 형성되고, 그 영역이 비정질 상태인 경우와 그 영역이 결정 영역인 경우 간의 산소의 이동 상태의 차이를 과학적 계산에 의해 검사했다.
과학적 계산에 이용된 모델들은, In-Ga-Zn-O계 비정질 구조와 In-Ga-Zn-O계 결정 구조를 갖는다. 각 모델에 있어서, 직방체의 길이 방향의 영역들 중 하나에서 다른 영역에 비해, 산소가 10% 결손되었다(도 25의 (a) 및 도 25의 (b) 참조). 계산은, 650℃의 가속 조건에서 10 nanoseconds 후의 In-Ga-Zn-O계 비정질 구조와 In-Ga-Zn-O계 결정 구조에서의 산소의 분포를 비교하는 것이다. 각각의 조건을 표 1과 표 2에 나타낸다.
Figure pat00001
Figure pat00002
비정질 산화물 반도체층을 이용한 경우의 산소의 분포를 도 26의 (a)에 나타내고, 결정 산화물 반도체층을 이용한 경우의 산소의 분포를 도 26의 (b)에 나타낸다. 점선은 초기 상태(초기)를 나타내고, 실선은 결과(10 nanoseconds 후)를 나타낸다. 비정질 산화물 반도체층이 이용되든지 또는 결정 산화물 반도체층이 이용되는지에 상관없이, 산소가 이동하는 것을 알았다.
산소 결손이 있는 영역에서, 계산 전후 사이에서의 산소 원자의 증가율은, 비정질 산화물 반도체층의 경우에 15.9%이었고, 결정 산화물 반도체층에서 11.3%이었다. 즉, 비정질 산화물 반도체층에서의 산소가 결정 산화물 반도체층에서의 산소보다 움직이기 쉬워서, 산소 결손을 보상하기 쉽다는 결과로 되었다. 즉, 결정 산화물 반도체층에서의 산소는 비정질 산화물 반도체층에서의 산소보다 상대적으로 움직이기 어렵다.
따라서, 본 발명의 일 실시 형태에 있어서의 결정 영역을 갖는 산화물 반도체층에서, 비정질 산화물 반도체층의 경우와 마찬가지로 산소가 이동한다는 것도 확인되었다. 또한, 결정 산화물 반도체층에서는 비정질 산화물 반도체층에서보다 상대적으로 산소가 움직이기 어렵기 때문에, 결정 영역은 산화물 반도체층으로부터의 산소의 이탈을 억제하는 효과를 갖는다는 것도 확인할 수 있었다.
본 출원은 2009년 10월 8일자로 일본 특허청에 출원된 일본 특허 출원 제2009-234413호에 기초하며, 그 전체 내용이 본 명세서에 참고로 원용된다.
10: 펄스 출력 회로, 11: 배선, 12: 배선, 13: 배선, 14: 배선, 15: 배선, 16: 배선, 17: 배선, 21: 입력 단자, 22: 입력 단자, 23: 입력 단자, 24: 입력 단자, 25: 입력 단자, 26: 출력 단자, 27: 출력 단자, 28: 박막 트랜지스터, 31: 트랜지스터, 32: 트랜지스터, 33: 트랜지스터, 34: 트랜지스터, 35: 트랜지스터, 36: 트랜지스터, 37: 트랜지스터, 38: 트랜지스터, 39: 트랜지스터, 40: 트랜지스터, 41: 트랜지스터, 42: 트랜지스터, 43: 트랜지스터, 51: 전원선, 52: 전원선, 53: 전원선, 61: 기간, 62: 기간, 103: 산화물 반도체막, 105: 산화물 절연막, 106: 결정 영역, 110: 화소 전극층, 128: 투명 도전막, 400: 기판, 402: 게이트 절연층, 410: 박막 트랜지스터, 411: 단자, 412: 접속 전극, 414: 단자, 415: 투명 도전막, 416: 전극, 418: 투명 도전막, 421a: 게이트 전극층, 421b: 용량 배선, 421c: 단자, 423: 산화물 반도체층, 424a: 제1 영역, 424b: 제2 영역, 424c: 제3 영역, 424d: 제4 영역, 424e 제5 영역, 425a: 소스 전극층, 425b: 드레인 전극층, 426a: 산화물 절연층, 426b: 산화물 절연층, 428: 산화물 절연층, 429: 접속 전극, 430: 박막 트랜지스터, 450: 박막 트랜지스터, 456a: 산화물 절연층, 470: 박막 트랜지스터, 480a: 레지스트 마스크, 480b: 레지스트 마스크, 482a: 레지스트 마스크, 482b: 레지스트 마스크, 482c: 레지스트 마스크, 490: 박막 트랜지스터, 580: 기판, 581: 박막 트랜지스터, 585: 절연층, 587: 전극층, 588: 전극층, 589: 구형 입자, 590a: 블랙 영역, 590b: 화이트 영역, 594: 캐비티, 595: 충전재, 596: 기판, 1000: 휴대 전화기, 1001: 하우징, 1002: 표시부, 1003: 조작 버튼, 1004: 외부 접속 포트, 1005: 스피커, 1006: 마이크로폰, 2600: TFT 기판, 2601: 대향 기판, 2602: 시일재, 2603: 화소부, 2604: 표시 소자, 2605: 착색층, 2606: 편광판, 2607: 편광판, 2608: 배선 회로부, 2609: 플렉시블 배선 보드, 2610: 냉음극관, 2611: 반사판, 2612: 회로 기판, 2613: 확산판, 2631: 포스터, 2632: 차량 내의 광고, 2700: 이북 판독기, 2701: 하우징, 2703: 하우징, 2705: 표시부, 2707: 표시부, 2711: 힌지, 2721: 전원 스위치, 2723: 조작 키, 2725: 스피커, 4001: 기판, 4002: 화소부, 4003: 신호선 구동 회로, 4004: 주사선 구동 회로, 4005: 시일재, 4006: 기판, 4008: 액정층, 4010: 박막 트랜지스터, 4011: 박막 트랜지스터, 4013: 액정 소자, 4015: 접속 단자 전극, 4016: 단자 전극, 4018: FPC, 4019: 이방성 도전막, 4020: 절연층, 4021: 절연층, 4030: 화소 전극층, 4031: 대향 전극층, 4032: 절연층, 4501: 기판, 4502: 화소부, 4503a: 신호선 구동 회로, 4503b: 신호선 구동 회로, 4504a: 주사선 구동 회로, 4504b: 주사선 구동 회로, 4505: 시일재, 4506: 기판, 4507: 충전재, 4509: 박막 트랜지스터, 4510: 박막 트랜지스터, 4511: 발광 소자, 4512: 전계발광층, 4513: 제2 전극층, 4515: 접속 단자 전극, 4516: 단자 전극, 4517: 제1 전극층, 4518a: FPC, 4518b: FPC, 4519: 이방성 도전막, 4520: 격벽, 4540: 도전층, 4544: 절연층, 5300: 기판, 5301: 화소부, 5302: 제1 주사선 구동 회로, 5303: 제2 주사선 구동 회로, 5304: 신호선 구동 회로, 5305: 타이밍 제어 회로, 5601: 시프트 레지스터, 5602: 스위칭 회로, 5603: 박막 트랜지스터, 5604: 배선, 5605: 배선, 6400: 화소, 6401: 스위칭 트랜지스터, 6402: 구동 트랜지스터, 6403: 용량, 6404: 발광 소자, 6405: 신호선, 6406: 주사선, 6407: 전원선, 6408: 공통 전극, 7001: TFT, 7002: 발광 소자, 7003: 제1 전극, 7004: EL층, 7005: 제2 전극, 7009: 격벽, 7010: 기판, 7011: 구동용 TFT, 7012: 발광 소자, 7013: 전극, 7014: EL층, 7015: 전극, 7016: 차광막, 7017: 도전막, 7019: 격벽, 7020: 기판, 7021: 구동용 TFT, 7022: 발광 소자, 7023: 제1 전극, 7024: EL층, 7025: 제2 전극, 7027: 도전막, 7029: 격벽, 7030: 접속 전극층, 7031: 산화물 절연층, 7032: 절연층, 7033: 컬러 필터층, 7034: 오버코트층, 7035: 보호 절연층, 7040: 접속 전극층, 7041: 산화물 절연층, 7042: 절연층, 7043: 컬러 필터층, 7044: 오버코트층, 7045: 보호 절연층, 7051: 산화물 절연층, 7052: 보호 절연층, 7053: 평탄화 절연층, 7055: 절연층, 7060: 게이트 절연층, 7070: 게이트 절연층, 9400: 통신 장치, 9401: 하우징, 9402: 조작 버튼, 9403: 외부 입력 단자, 9404: 마이크로폰, 9405: 스피커, 9406: 발광부, 9410: 표시 장치, 9411: 하우징, 9412: 표시부, 9413: 조작 버튼, 9600: 텔레비전 장치, 9601: 하우징, 9603: 표시부, 9605: 스탠드, 9607: 표시부, 9609: 조작 키, 9610: 리모트 콘트롤러, 9700: 디지털 액자, 9701: 하우징, 9703: 표시부, 9881: 하우징, 9882: 표시부, 9883: 표시부, 9884: 스피커부, 9885: 조작 키, 9886: 기록 매체 삽입부, 9887: 접속 단자, 9888: 센서, 9889: 마이크로폰, 9890: LED 램프, 9891: 하우징, 9893: 연결부, 9900: 슬롯 머신, 9901: 하우징, 9903: 표시부.

Claims (9)

  1. 반도체 장치로서,
    트랜지스터로서:
    기판 위의 산화물 반도체층;
    상기 산화물 반도체층의 제1 영역 위에서 접하는 소스 전극층;
    상기 산화물 반도체층의 제2 영역 위에서 접하는 드레인 전극층;
    상기 산화물 반도체층의 제3 영역 위에서 접하는 제1 산화물 절연층; 및
    상기 소스 전극층, 상기 드레인 전극층, 및 상기 산화물 반도체층의 제4 영역 및 제5 영역의 위에서 접하는 제2 산화물 절연층
    을 포함하는 상기 트랜지스터;
    상기 제2 산화물 절연층 위의 컬러 필터; 및
    상기 트랜지스터 및 상기 컬러 필터 위의 발광 소자
    를 포함하고,
    상기 산화물 반도체층의 표층부는 나노크리스탈을 포함하는, 반도체 장치.
  2. 반도체 장치로서,
    트랜지스터로서:
    기판 위의 산화물 반도체층;
    상기 산화물 반도체층의 제1 영역 위에서 접하는 소스 전극층;
    상기 산화물 반도체층의 제2 영역 위에서 접하는 드레인 전극층;
    상기 산화물 반도체층의 제3 영역 위에서 접하는 제1 산화물 절연층; 및
    상기 소스 전극층, 상기 드레인 전극층, 및 상기 산화물 반도체층의 제4 영역 및 제5 영역의 위에서 접하는 제2 산화물 절연층
    을 포함하는 상기 트랜지스터;
    상기 제2 산화물 절연층 위의 컬러 필터; 및
    발광 소자로서:
    상기 트랜지스터 및 상기 컬러 필터 위의 제1 전극;
    상기 제1 전극 위의 발광층; 및
    상기 발광층 위의 제2 전극
    을 포함하는 상기 발광 소자
    를 포함하고,
    상기 산화물 반도체층의 표층부는 나노크리스탈을 포함하는, 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 기판은 글래스 기판인, 반도체 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 소스 전극층 및 상기 드레인 전극층은 알루미늄, 구리, 몰리브덴, 티타늄, 크로뮴, 탄탈륨, 텅스텐, 네오디뮴, 및 스칸듐으로부터 선택된 적어도 하나의 금속 원소를 포함하는, 반도체 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 산화물 반도체층은 인듐, 갈륨, 및 아연을 포함하는, 반도체 장치.
  6. 제1항 또는 제2항에 있어서,
    상기 제1 산화물 절연층은 산화 실리콘을 포함하는, 반도체 장치.
  7. 제1항 또는 제2항에 있어서,
    상기 제2 산화물 절연층은 산화 실리콘을 포함하는, 반도체 장치.
  8. 제1항 또는 제2항에 있어서,
    상기 나노크리스탈 중 하나의 입자 사이즈는 1nm 이상 20nm 이하인, 반도체 장치.
  9. 제1항 또는 제2항에 따른 상기 반도체 장치를 포함하는 텔레비전 장치.
KR1020207012798A 2009-10-08 2010-09-16 반도체 장치 KR102246127B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020217012241A KR102399469B1 (ko) 2009-10-08 2010-09-16 반도체 장치

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2009-234413 2009-10-08
JP2009234413 2009-10-08
PCT/JP2010/066613 WO2011043203A1 (en) 2009-10-08 2010-09-16 Semiconductor device, display device, and electronic appliance

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020197016996A Division KR102108943B1 (ko) 2009-10-08 2010-09-16 반도체 장치

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020217012241A Division KR102399469B1 (ko) 2009-10-08 2010-09-16 반도체 장치

Publications (2)

Publication Number Publication Date
KR20200051060A true KR20200051060A (ko) 2020-05-12
KR102246127B1 KR102246127B1 (ko) 2021-04-29

Family

ID=43854114

Family Applications (8)

Application Number Title Priority Date Filing Date
KR1020237037085A KR20230154098A (ko) 2009-10-08 2010-09-16 표시 장치
KR1020217012241A KR102399469B1 (ko) 2009-10-08 2010-09-16 반도체 장치
KR1020177020800A KR101969253B1 (ko) 2009-10-08 2010-09-16 반도체 장치
KR1020197016996A KR102108943B1 (ko) 2009-10-08 2010-09-16 반도체 장치
KR1020207012798A KR102246127B1 (ko) 2009-10-08 2010-09-16 반도체 장치
KR1020187018474A KR101991006B1 (ko) 2009-10-08 2010-09-16 반도체 장치
KR1020127008979A KR101763959B1 (ko) 2009-10-08 2010-09-16 반도체 장치, 표시 장치, 및 전자 기기
KR1020227016255A KR102596694B1 (ko) 2009-10-08 2010-09-16 표시 장치

Family Applications Before (4)

Application Number Title Priority Date Filing Date
KR1020237037085A KR20230154098A (ko) 2009-10-08 2010-09-16 표시 장치
KR1020217012241A KR102399469B1 (ko) 2009-10-08 2010-09-16 반도체 장치
KR1020177020800A KR101969253B1 (ko) 2009-10-08 2010-09-16 반도체 장치
KR1020197016996A KR102108943B1 (ko) 2009-10-08 2010-09-16 반도체 장치

Family Applications After (3)

Application Number Title Priority Date Filing Date
KR1020187018474A KR101991006B1 (ko) 2009-10-08 2010-09-16 반도체 장치
KR1020127008979A KR101763959B1 (ko) 2009-10-08 2010-09-16 반도체 장치, 표시 장치, 및 전자 기기
KR1020227016255A KR102596694B1 (ko) 2009-10-08 2010-09-16 표시 장치

Country Status (6)

Country Link
US (3) US8309961B2 (ko)
JP (11) JP5634203B2 (ko)
KR (8) KR20230154098A (ko)
CN (2) CN102648524B (ko)
TW (3) TWI605598B (ko)
WO (1) WO2011043203A1 (ko)

Families Citing this family (94)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101719493B (zh) 2008-10-08 2014-05-14 株式会社半导体能源研究所 显示装置
JP5361651B2 (ja) 2008-10-22 2013-12-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101667909B1 (ko) 2008-10-24 2016-10-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
EP2180518B1 (en) 2008-10-24 2018-04-25 Semiconductor Energy Laboratory Co, Ltd. Method for manufacturing semiconductor device
US8741702B2 (en) * 2008-10-24 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5616012B2 (ja) * 2008-10-24 2014-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN101762922B (zh) * 2008-12-24 2012-05-30 京东方科技集团股份有限公司 触摸式电子纸及其制造方法
JP5663214B2 (ja) * 2009-07-03 2015-02-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101782176B1 (ko) 2009-07-18 2017-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
KR20230165355A (ko) 2009-09-16 2023-12-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
CN105428424A (zh) 2009-09-16 2016-03-23 株式会社半导体能源研究所 晶体管及显示设备
KR102321565B1 (ko) 2009-09-24 2021-11-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
KR20230154098A (ko) * 2009-10-08 2023-11-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
KR101877149B1 (ko) 2009-10-08 2018-07-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체층, 반도체 장치 및 그 제조 방법
CN102576737B (zh) 2009-10-09 2015-10-21 株式会社半导体能源研究所 半导体器件及其制造方法
KR101832698B1 (ko) * 2009-10-14 2018-02-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR102462145B1 (ko) 2009-10-16 2022-11-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치 및 이를 구비한 전자 장치
KR101801538B1 (ko) * 2009-10-16 2017-11-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 논리 회로 및 반도체 장치
MY163862A (en) 2009-10-30 2017-10-31 Semiconductor Energy Lab Logic circuit and semiconductor device
EP2497115A4 (en) 2009-11-06 2015-09-02 Semiconductor Energy Lab SEMICONDUCTOR COMPONENT AND MANUFACTURING METHOD THEREFOR
KR101763126B1 (ko) 2009-11-06 2017-07-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR102138547B1 (ko) 2009-11-13 2020-07-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
WO2011065208A1 (en) 2009-11-27 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2011068033A1 (en) 2009-12-04 2011-06-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN105609509A (zh) 2009-12-04 2016-05-25 株式会社半导体能源研究所 显示装置
KR20110093113A (ko) * 2010-02-11 2011-08-18 삼성전자주식회사 박막 트랜지스터 기판 및 이의 제조 방법
US8552425B2 (en) 2010-06-18 2013-10-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8664097B2 (en) 2010-09-13 2014-03-04 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP5275521B2 (ja) * 2010-10-07 2013-08-28 シャープ株式会社 半導体装置、表示装置、ならびに半導体装置および表示装置の製造方法
US8569754B2 (en) * 2010-11-05 2013-10-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN105336791B (zh) 2010-12-03 2018-10-26 株式会社半导体能源研究所 氧化物半导体膜以及半导体装置
WO2012090974A1 (en) 2010-12-28 2012-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5975635B2 (ja) 2010-12-28 2016-08-23 株式会社半導体エネルギー研究所 半導体装置
TWI624878B (zh) 2011-03-11 2018-05-21 半導體能源研究所股份有限公司 半導體裝置的製造方法
TWI521612B (zh) * 2011-03-11 2016-02-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
US9331206B2 (en) * 2011-04-22 2016-05-03 Semiconductor Energy Laboratory Co., Ltd. Oxide material and semiconductor device
US8709922B2 (en) * 2011-05-06 2014-04-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9954110B2 (en) 2011-05-13 2018-04-24 Semiconductor Energy Laboratory Co., Ltd. EL display device and electronic device
KR101952570B1 (ko) * 2011-05-13 2019-02-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US9397222B2 (en) * 2011-05-13 2016-07-19 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
JP6009226B2 (ja) * 2011-06-10 2016-10-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9166055B2 (en) 2011-06-17 2015-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8952377B2 (en) 2011-07-08 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9012993B2 (en) 2011-07-22 2015-04-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8716073B2 (en) * 2011-07-22 2014-05-06 Semiconductor Energy Laboratory Co., Ltd. Method for processing oxide semiconductor film and method for manufacturing semiconductor device
US8716708B2 (en) * 2011-09-29 2014-05-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
SG11201505088UA (en) 2011-09-29 2015-08-28 Semiconductor Energy Lab Semiconductor device
DE112012004307B4 (de) 2011-10-14 2017-04-13 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
KR20130040706A (ko) 2011-10-14 2013-04-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JP6076038B2 (ja) * 2011-11-11 2017-02-08 株式会社半導体エネルギー研究所 表示装置の作製方法
WO2013105537A1 (ja) * 2012-01-11 2013-07-18 シャープ株式会社 半導体装置、表示装置、ならびに半導体装置の製造方法
US9553200B2 (en) 2012-02-29 2017-01-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101879831B1 (ko) * 2012-03-21 2018-07-20 삼성디스플레이 주식회사 플렉시블 표시 장치, 유기 발광 표시 장치 및 플렉시블 표시 장치용 원장 기판
WO2013154195A1 (en) 2012-04-13 2013-10-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5991668B2 (ja) * 2012-08-23 2016-09-14 株式会社ジャパンディスプレイ 表示装置及びその製造方法
JP6351947B2 (ja) 2012-10-12 2018-07-04 株式会社半導体エネルギー研究所 液晶表示装置の作製方法
TWI681233B (zh) 2012-10-12 2020-01-01 日商半導體能源研究所股份有限公司 液晶顯示裝置、觸控面板及液晶顯示裝置的製造方法
KR20200011610A (ko) 2012-11-08 2020-02-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 금속 산화물 막 및 금속 산화물 막의 형성 방법
JP6285150B2 (ja) * 2012-11-16 2018-02-28 株式会社半導体エネルギー研究所 半導体装置
TWI613813B (zh) 2012-11-16 2018-02-01 半導體能源研究所股份有限公司 半導體裝置
TWI538220B (zh) * 2012-11-21 2016-06-11 元太科技工業股份有限公司 薄膜電晶體與其製造方法
KR102211596B1 (ko) 2012-12-28 2021-02-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI614813B (zh) 2013-01-21 2018-02-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
US9153650B2 (en) 2013-03-19 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor
US10304859B2 (en) * 2013-04-12 2019-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an oxide film on an oxide semiconductor film
KR102108121B1 (ko) 2013-06-10 2020-05-08 삼성디스플레이 주식회사 박막 트랜지스터 기판
TWI652822B (zh) 2013-06-19 2019-03-01 日商半導體能源研究所股份有限公司 氧化物半導體膜及其形成方法
TWI608523B (zh) 2013-07-19 2017-12-11 半導體能源研究所股份有限公司 Oxide semiconductor film, method of manufacturing oxide semiconductor film, and semiconductor device
TWM471031U (zh) * 2013-08-13 2014-01-21 Chunghwa Picture Tubes Ltd 氧化物半導體薄膜電晶體基板
JP2015179247A (ja) * 2013-10-22 2015-10-08 株式会社半導体エネルギー研究所 表示装置
JP2015149467A (ja) * 2014-01-10 2015-08-20 株式会社Ｊｏｌｅｄ 薄膜トランジスタ基板の製造方法
US9929044B2 (en) 2014-01-30 2018-03-27 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
KR102172972B1 (ko) 2014-02-26 2020-11-03 삼성디스플레이 주식회사 박막 트랜지스터 및 그의 제조방법
WO2015132697A1 (en) 2014-03-07 2015-09-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102156588B1 (ko) * 2014-06-10 2020-09-16 엘지디스플레이 주식회사 플렉서블 표시장치 및 그 제조방법
KR20160086487A (ko) * 2015-01-09 2016-07-20 삼성디스플레이 주식회사 플렉서블 터치 패널 및 플렉서블 표시 장치
JP2016224297A (ja) * 2015-06-01 2016-12-28 株式会社ジャパンディスプレイ 表示装置
CN105206567B (zh) * 2015-10-10 2018-04-10 深圳市华星光电技术有限公司 一种阵列基板及其制作方法
US9892821B2 (en) * 2016-01-04 2018-02-13 Samsung Electronics Co., Ltd. Electrical conductors and electronic devices including the same
DE112016006619T5 (de) 2016-03-18 2018-12-06 Mitsubishi Electric Corporation Dünnschichttransistor, Dünnschichttransistor-Substrat, Flüssigkristallanzeigevorrichtung und Verfahren zur Herstellung eines Dünnschichttransistors
CN105870057B (zh) * 2016-04-28 2019-06-07 京东方科技集团股份有限公司 一种阵列基板、其制作方法和显示装置
KR102550604B1 (ko) * 2016-08-03 2023-07-05 삼성디스플레이 주식회사 반도체장치 및 그 제조방법
JP6816994B2 (ja) * 2016-08-24 2021-01-20 株式会社ジャパンディスプレイ 有機ｅｌ表示装置
JP7274639B2 (ja) 2016-11-30 2023-05-16 日本製紙株式会社 難燃材料
KR20180065162A (ko) * 2016-12-07 2018-06-18 서울바이오시스 주식회사 디스플레이 장치 및 그의 전극 연결 방법
KR102000829B1 (ko) 2017-09-07 2019-07-16 한양대학교 산학협력단 고유전체 절연 박막을 포함하는 박막 트랜지스터 및 이의 제조 방법
KR102650216B1 (ko) * 2018-03-09 2024-03-21 삼성전자주식회사 산화물층의 형성 방법 및 반도체 소자의 제조 방법
JP2020027862A (ja) * 2018-08-10 2020-02-20 株式会社ジャパンディスプレイ 表示装置及びその製造方法
WO2020170068A1 (ja) * 2019-02-22 2020-08-27 株式会社半導体エネルギー研究所 金属酸化物、および金属酸化物を有するトランジスタ
CN110046567B (zh) * 2019-04-11 2021-10-01 Oppo广东移动通信有限公司 显示屏组件及电子设备
CN110797395A (zh) * 2019-09-18 2020-02-14 华南理工大学 掺杂型金属氧化物半导体及薄膜晶体管与应用
CN110728254B (zh) * 2019-10-22 2022-03-01 武汉华星光电半导体显示技术有限公司 光学指纹识别电路及显示装置
CN111180523A (zh) * 2019-12-31 2020-05-19 成都中电熊猫显示科技有限公司 薄膜晶体管、阵列基板以及液晶显示面板
CN114038759B (zh) * 2021-09-30 2022-09-27 惠科股份有限公司 氧化物薄膜晶体管的制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050263765A1 (en) * 2004-05-28 2005-12-01 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor and display device, method for manufacturing the same, and television system
JP2007096055A (ja) 2005-09-29 2007-04-12 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
JP2007123861A (ja) 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2008281988A (ja) * 2007-04-09 2008-11-20 Canon Inc 発光装置とその作製方法
WO2009034953A1 (ja) * 2007-09-10 2009-03-19 Idemitsu Kosan Co., Ltd. 薄膜トランジスタ

Family Cites Families (176)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JP2659976B2 (ja) * 1988-01-19 1997-09-30 株式会社東芝 薄膜トランジスタとその製造方法
JPH04299571A (ja) * 1991-03-28 1992-10-22 Nec Corp 薄膜トランジスタ
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH06333946A (ja) * 1993-05-21 1994-12-02 Toshiba Corp 薄膜トランジスタ及びその製造方法
JPH0897427A (ja) * 1994-07-27 1996-04-12 Sharp Corp 薄膜半導体素子および薄膜トランジスタ並びにその製造方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4053102B2 (ja) * 1996-09-18 2008-02-27 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
JP3599972B2 (ja) 1997-09-30 2004-12-08 三洋電機株式会社 薄膜トランジスタの製造方法
JP3169881B2 (ja) * 1998-02-16 2001-05-28 鹿児島日本電気株式会社 薄膜トランジスタ
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
KR100412619B1 (ko) * 2001-12-27 2003-12-31 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이 기판의 제조 방법
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4299571B2 (ja) 2003-04-14 2009-07-22 富士通株式会社 マルチキャストによる放送システム
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4167565B2 (ja) 2003-07-31 2008-10-15 株式会社東芝 部分ｓｏｉ基板の製造方法
KR101034181B1 (ko) * 2003-08-21 2011-05-12 엘지디스플레이 주식회사 액정표시장치용 어레이기판 제조방법
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
KR101078509B1 (ko) 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 박막 트랜지스터의 제조 방법
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
WO2005106934A1 (en) * 2004-04-28 2005-11-10 Iufc-Hyu Flexible electro-optical apparatus and method for manufacturing the same
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
CN101032027B (zh) * 2004-09-02 2010-10-13 卡西欧计算机株式会社 薄膜晶体管及其制造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
JP2006120382A (ja) 2004-10-20 2006-05-11 Seiko Epson Corp 有機ｅｌ装置の製造装置及び方法、並びに電気光学装置及び電子機器
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
CN102938420B (zh) 2004-11-10 2015-12-02 佳能株式会社 无定形氧化物和场效应晶体管
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US20060219274A1 (en) 2005-03-29 2006-10-05 Dainippon Screen Mfg. Co., Ltd. Substrate processing apparatus
JP4667256B2 (ja) 2005-03-29 2011-04-06 大日本スクリーン製造株式会社 基板処理装置
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4870403B2 (ja) 2005-09-02 2012-02-08 財団法人高知県産業振興センター 薄膜トランジスタの製法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101707212B (zh) 2005-11-15 2012-07-11 株式会社半导体能源研究所 半导体器件及其制造方法
JP5376750B2 (ja) 2005-11-18 2013-12-25 出光興産株式会社 半導体薄膜、及びその製造方法、並びに薄膜トランジスタ、アクティブマトリックス駆動表示パネル
US7998372B2 (en) 2005-11-18 2011-08-16 Idemitsu Kosan Co., Ltd. Semiconductor thin film, method for manufacturing the same, thin film transistor, and active-matrix-driven display panel
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
KR20080108223A (ko) * 2006-01-31 2008-12-12 이데미쓰 고산 가부시키가이샤 Ｔｆｔ 기판, 반사형 ｔｆｔ 기판 및 이들의 제조 방법
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5015473B2 (ja) * 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタアレイ及びその製法
JP5369367B2 (ja) 2006-03-28 2013-12-18 凸版印刷株式会社 薄膜トランジスタおよびその製造方法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
KR101206033B1 (ko) 2006-04-18 2012-11-28 삼성전자주식회사 ＺｎＯ 반도체 박막의 제조방법 및 이를 이용한박막트랜지스터 및 그 제조방법
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
TWI298536B (en) * 2006-05-29 2008-07-01 Au Optronics Corp Pixel structure and fabricating method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
WO2007148601A1 (ja) * 2006-06-19 2007-12-27 Panasonic Corporation 薄膜トランジスタおよびその製造方法ならびにそれを用いた電子機器
JP5328083B2 (ja) 2006-08-01 2013-10-30 キヤノン株式会社 酸化物のエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7767595B2 (en) * 2006-10-26 2010-08-03 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
CN100514610C (zh) 2006-10-27 2009-07-15 中华映管股份有限公司 薄膜晶体管阵列基板及其制作方法
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
KR101425635B1 (ko) * 2006-11-29 2014-08-06 삼성디스플레이 주식회사 산화물 박막 트랜지스터 기판의 제조 방법 및 산화물 박막트랜지스터 기판
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
WO2008069255A1 (en) 2006-12-05 2008-06-12 Canon Kabushiki Kaisha Method for manufacturing thin film transistor using oxide semiconductor and display apparatus
US8143115B2 (en) 2006-12-05 2012-03-27 Canon Kabushiki Kaisha Method for manufacturing thin film transistor using oxide semiconductor and display apparatus
JP5305630B2 (ja) 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
JP5401758B2 (ja) 2006-12-12 2014-01-29 サンケン電気株式会社 半導体装置及びその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR101410926B1 (ko) * 2007-02-16 2014-06-24 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
WO2008105347A1 (en) 2007-02-20 2008-09-04 Canon Kabushiki Kaisha Thin-film transistor fabrication process and display device
JP5196870B2 (ja) 2007-05-23 2013-05-15 キヤノン株式会社 酸化物半導体を用いた電子素子及びその製造方法
US8436349B2 (en) 2007-02-20 2013-05-07 Canon Kabushiki Kaisha Thin-film transistor fabrication process and display device
JP2008235871A (ja) 2007-02-20 2008-10-02 Canon Inc 薄膜トランジスタの形成方法及び表示装置
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP2008276212A (ja) * 2007-04-05 2008-11-13 Fujifilm Corp 有機電界発光表示装置
WO2008126879A1 (en) 2007-04-09 2008-10-23 Canon Kabushiki Kaisha Light-emitting apparatus and production method thereof
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US7935964B2 (en) 2007-06-19 2011-05-03 Samsung Electronics Co., Ltd. Oxide semiconductors and thin film transistors comprising the same
US7682882B2 (en) * 2007-06-20 2010-03-23 Samsung Electronics Co., Ltd. Method of manufacturing ZnO-based thin film transistor
KR101402189B1 (ko) 2007-06-22 2014-06-02 삼성전자주식회사 Ｚｎ 산화물계 박막 트랜지스터 및 Ｚｎ 산화물의 식각용액
US8566502B2 (en) 2008-05-29 2013-10-22 Vmware, Inc. Offloading storage operations to storage hardware using a switch
KR20090002841A (ko) 2007-07-04 2009-01-09 삼성전자주식회사 산화물 반도체, 이를 포함하는 박막 트랜지스터 및 그 제조방법
US7633089B2 (en) * 2007-07-26 2009-12-15 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device provided with the same
JP5354999B2 (ja) 2007-09-26 2013-11-27 キヤノン株式会社 電界効果型トランジスタの製造方法
JP2009099847A (ja) 2007-10-18 2009-05-07 Canon Inc 薄膜トランジスタとその製造方法及び表示装置
JP5377940B2 (ja) * 2007-12-03 2013-12-25 株式会社半導体エネルギー研究所 半導体装置
JP5213422B2 (ja) 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
WO2009075281A1 (ja) * 2007-12-13 2009-06-18 Idemitsu Kosan Co., Ltd. 酸化物半導体を用いた電界効果型トランジスタ及びその製造方法
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
KR100961182B1 (ko) * 2007-12-17 2010-06-09 한국전자통신연구원 투명 전자 소자 및 그 제조 방법
US20100295042A1 (en) 2008-01-23 2010-11-25 Idemitsu Kosan Co., Ltd. Field-effect transistor, method for manufacturing field-effect transistor, display device using field-effect transistor, and semiconductor device
KR101461127B1 (ko) 2008-05-13 2014-11-14 삼성디스플레이 주식회사 반도체 장치 및 이의 제조 방법
US9082857B2 (en) 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
KR101772377B1 (ko) 2008-09-12 2017-08-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
WO2010029866A1 (en) 2008-09-12 2010-03-18 Semiconductor Energy Laboratory Co., Ltd. Display device
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
KR101999970B1 (ko) 2008-09-19 2019-07-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101670695B1 (ko) 2008-09-19 2016-10-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
EP2172977A1 (en) 2008-10-03 2010-04-07 Semiconductor Energy Laboratory Co., Ltd. Display device
KR101659925B1 (ko) 2008-10-03 2016-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5361651B2 (ja) 2008-10-22 2013-12-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5616012B2 (ja) 2008-10-24 2014-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8741702B2 (en) 2008-10-24 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
EP2180518B1 (en) 2008-10-24 2018-04-25 Semiconductor Energy Laboratory Co, Ltd. Method for manufacturing semiconductor device
KR101667909B1 (ko) 2008-10-24 2016-10-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
WO2010047288A1 (en) 2008-10-24 2010-04-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductordevice
KR20110084523A (ko) 2008-11-07 2011-07-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5564331B2 (ja) 2009-05-29 2014-07-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2011027664A1 (en) * 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for manufacturing the same
KR20230165355A (ko) 2009-09-16 2023-12-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
CN105428424A (zh) 2009-09-16 2016-03-23 株式会社半导体能源研究所 晶体管及显示设备
KR20230154098A (ko) * 2009-10-08 2023-11-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
MY163862A (en) 2009-10-30 2017-10-31 Semiconductor Energy Lab Logic circuit and semiconductor device
JP6333946B2 (ja) 2014-02-20 2018-05-30 富士フイルム株式会社 感光性樹脂組成物、硬化物及びその製造方法、樹脂パターン製造方法、硬化膜、液晶表示装置、有機ｅｌ表示装置、赤外線カットフィルター、並びに、固体撮像装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050263765A1 (en) * 2004-05-28 2005-12-01 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor and display device, method for manufacturing the same, and television system
JP2007096055A (ja) 2005-09-29 2007-04-12 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
JP2007123861A (ja) 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2008281988A (ja) * 2007-04-09 2008-11-20 Canon Inc 発光装置とその作製方法
WO2009034953A1 (ja) * 2007-09-10 2009-03-19 Idemitsu Kosan Co., Ltd. 薄膜トランジスタ

Also Published As

Publication number Publication date
KR102246127B1 (ko) 2021-04-29
JP2011100997A (ja) 2011-05-19
JP2013131765A (ja) 2013-07-04
KR102399469B1 (ko) 2022-05-19
JP6700457B2 (ja) 2020-05-27
JP2015222821A (ja) 2015-12-10
US9406808B2 (en) 2016-08-02
KR20190071837A (ko) 2019-06-24
KR20180077321A (ko) 2018-07-06
KR20230154098A (ko) 2023-11-07
KR20170090511A (ko) 2017-08-07
US20160336456A1 (en) 2016-11-17
TWI605598B (zh) 2017-11-11
WO2011043203A1 (en) 2011-04-14
JP2020145447A (ja) 2020-09-10
KR20120091061A (ko) 2012-08-17
CN105185837B (zh) 2018-08-03
KR20210048594A (ko) 2021-05-03
JP2014053621A (ja) 2014-03-20
CN102648524B (zh) 2015-09-23
JP6994537B2 (ja) 2022-01-14
KR102108943B1 (ko) 2020-05-12
JP2013201440A (ja) 2013-10-03
JP5634203B2 (ja) 2014-12-03
KR101969253B1 (ko) 2019-04-15
KR20220070050A (ko) 2022-05-27
JP6526738B2 (ja) 2019-06-05
CN105185837A (zh) 2015-12-23
TW201642480A (zh) 2016-12-01
JP5336674B2 (ja) 2013-11-06
KR101991006B1 (ko) 2019-06-20
JP6145205B2 (ja) 2017-06-07
JP5993988B2 (ja) 2016-09-21
JP2017152736A (ja) 2017-08-31
KR102596694B1 (ko) 2023-11-01
US8309961B2 (en) 2012-11-13
JP5383935B2 (ja) 2014-01-08
JP5775129B2 (ja) 2015-09-09
CN102648524A (zh) 2012-08-22
JP2022046535A (ja) 2022-03-23
US20110084266A1 (en) 2011-04-14
JP7258995B2 (ja) 2023-04-17
US20130075723A1 (en) 2013-03-28
KR101763959B1 (ko) 2017-08-14
US10115831B2 (en) 2018-10-30
TWI512999B (zh) 2015-12-11
TW201131780A (en) 2011-09-16
JP2019169723A (ja) 2019-10-03
TWI557924B (zh) 2016-11-11
JP2023090720A (ja) 2023-06-29
JP2017017328A (ja) 2017-01-19
TW201601324A (zh) 2016-01-01

Similar Documents

Publication Publication Date Title
KR102108943B1 (ko) 반도체 장치
KR20120071393A (ko) 반도체 장치 및 그 제조 방법
KR20120106743A (ko) 반도체 장치 및 그 제작 방법
TW202218166A (zh) 電晶體

Legal Events

Date Code Title Description
A107 Divisional application of patent
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right