KR20120045008A - 도금된 필라 패키지의 형성 - Google Patents

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KR20120045008A
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Abstract

필라들을 기판상에 위치하는 시드층부터 전기적 전도성 물질로 도금하는 단계; 상기 필라들 및 충전 물질이 공동으로 제 1 패키지를 형성하도록 상기 필라들을 상기 충전 물질로 둘러싸는 단계; 및 상기 제 1 패키지로부터 상기 기판을 제거하는 단계를 포함하는 방법.

Description

도금된 필라 패키지의 형성{PLATED PILLAR PACKAGE FORMATION}
본 발명은 전기적 접속부에 관한 것으로, 보다 상세하게는 그러한 전기적 접속부의 패키지를 형성하는 공정에 관한 것이다.
본 명세서에서 참조로 통합된 미국 특허 출원 11/329,481, 11/329,506, 11/329,539, 11/329,540, 11/329,556, 11/329,557, 11/329,558, 11/329,574, 11/329,575, 11/329,576, 11/329,873, 11/329,874, 11/329,875, 11/329,883, 11/329,885, 11/329,886, 11/329,887, 11/329,952, 11/329,953, 11/329,955, 11/330,011 및 11/422,551은 반도체 웨이퍼 내부에 작고 깊은 비아를 형성하고, 반도체 웨이퍼를 위한 전기적 접촉부를 형성하는 다양한 기법들을 설명한다. 상기 기법들은 이전에는 달성할 수 없었던 비아 밀도(densities), 피치(pitch) 및 배치(placement)를 허용하며, 칩, 다이(die) 또는 웨이퍼 규모(scale)에서 수행될 수 있다. 그러나, 이 기법들이 고밀도의 배선들(interconnects)을 형성하는데 사용되는 경우에, 상기 배선들과 함께 사용될 수 있는 "기성품(off the shelf)" 또는 저렴한 상용 패키지(package)가 현재는 존재하지 않는다.
그러므로 그러한 고밀도 배선들과 함께 사용될 수 있는 저렴한 패키지가 현재 필요하다.
위에서 기재된 출원들에서 기술된 것과 같은 고밀도로 패킹된(packed) 작은 비아들을 포함하는 칩 또는 다이(die)와 함께 사용될 수 있는 저렴한 패키지를 생성하기 위한 방법을 고안해 왔다. 본 발명은 25 ㎛ 정도 또는 그 이하(대부분의 경우에 10 ㎛ 이하)인 극도로 작은 피치들(pitches) 상에서 저렴한 비용으로 패키지 접속부들을 정확하게 형성할 수 있게 해준다. 더욱이, 패키지가 예를 들어, 열 팽창(thermal expansion), 강도(strength), 변형(flexure)/강성률(rigidity)의 관점에서 특정한 애플리케이션들에 적합하게되거나, 특별히 필요 또는 요구되는 두께에 적합하게되도록, 동일한 기법이 서로 다른 물질들을 사용하여 적용될 수 있다.
본 발명의 일 양상은 필라들(pillars)을, 기판상에 위치하는 시드층(seed layer)부터, 전기적 전도성 물질로 도금하는 단계, 상기 필라들 및 충전 물질이 공동으로(collectively) 제 1 패키지를 형성하도록, 상기 필라들을 상기 충전 물질로 둘러싸는 단계, 그리고 상기 제 1 패키지로부터 상기 기판을 제거하는 단계를 포함한다.
본 발명의 또 다른 양상은 패키지를 형성하는 공정을 포함한다. 상기 공정은 시드층 내장 기판(seed layer-bearing substrate)에 포토레지스트(photoresist)를 도포하는(applying) 단계와; 상기 포토레지스트에서 배선들이 위치될 곳에 개구부들을 정의하는 단계와, 상기 개구부들은 상기 시드층까지 아래로 확장되고 상기 시드층을 노출시키며; 요구되는 높이의 도금 금속이 쌓일 때까지 상기 노출된 시드층을 도금하는 단계와; 상기 쌓여진 도금 금속을 그대로 남겨둔채 상기 포토레지스트를 제거하는 단계와; 상기 포토레지스트의 제거에 의하여 생성된 부피(volume) 내부로 충전 물질을 도포하는 단계와; 그리고 상기 기판을 제거하는 단계를 포함한다.
본 명세서에서 서술된 장점과 특징들은 대표적인 실시예들로부터 거둘 수 있는 여러 가지 장점과 특징들 중 일부이며, 단지 본 발명의 이해를 돕기 위해 제시된 것이다. 이것들은 특허청구범위에 의해 정의된 발명에 대한 제한이나 특허청구범위의 균등물에 대한 제한으로 간주되는 것이 아님이 이해되어야 한다. 예를 들면, 이러한 장점들 중 몇몇은 단일 실시예에서 동시에 제시될 수 없다는 점에서 상호 모순된다. 마찬가지로, 몇몇 장점들은 본 발명의 일 양태에는 적용될 수 있으나, 다른 양태들에는 적용될 수 없다. 따라서 이러한 특징과 장점에 대한 요약이 균등론을 판단하는데 있어 방향을 결정하는 것으로 생각되어서는 아니된다. 본 발명의 부가적인 특징과 장점들이 다음의 상세한 설명, 도면 및 특허청구범위로부터 분명해질 것이다.
고밀도 배선들과 함께 사용될 수 있는 저렴한 패키지를 형성할 수 있다.
도 1은 본 발명의 공정에서 베이스(base) 역할을 할 기판 부분(100)을 간략한 형태로 도시한다.
도 2는 금속화에 의해 시드층이 증착된 후의 상기 기판 부분(100)을 간략한 형태로 도시한다.
도 3은 포토레지스트가 도포 및 패터닝되어 상기 시드층까지 아래로 개구부들을 생성한 도 2의 기판 부분을 간략한 형태로 도시한다.
도 4는 도금이 완료된 후의 상기 기판 부분을 간략한 형태로 도시한다.
도 5는 상기 포토레지스트가 제거된 후의 기판 부분을 간략한 형태로 도시한다.
도 6은 패키지 물질이 완전히 경화된(hardened) 후의 기판 부분을 간략한 형태로 도시한다.
도 7은 상기 기판 및 시드층을 제거한 후의 패키지를 간략한 형태로 도시한다.
도 8은 도 7의 단면을 포함하는 패키지 부분의 하부(underside)를 간략한 형태로 나타내고;
도 9 내지 도 16은 공동으로, 도금된 필라 패키지의 형성에 대한 본 발명의 실시예의 보다 복잡한 변형예를 간략한 형태로 도시한다.
도 17은 도 10 내지 도 15의 변형예를 도 2 내지 도 7의 기본적인 실시예(basic approach)에 대한 기판으로서 사용하여 생성된 패키지의 변형예를 간략한 형태로 도시한다. 그리고,
도 18은 제 1 패키지를 생성하기 위하여 도 10 내지 도 15의 변형예를 사용한후 동일한 변형 기법에서 상기 패키지를 기판으로서 사용하여 생성된 패키지의 변형예를 간략한 형태로 나타낸다.
일반적인 관점에서, 본 발명은 포토리쏘그래피(photolithography) 및 도금 기법들을 이용하여, 웨이퍼 또는 다른 적절한 기판 상에 일련의 배선들을(interconnects)를 형성한다. 그러므로, 본 발명은 매우 촘촘한(tight) 피치(pitches) 상에서 작은 배선들을 형성할 수 있으며, 이는 그렇게 할 수 있는 능력이 상기 배선들을 포토리쏘그래피로(photolithographically) 정의하는 능력 및 그 배선들을 바람직한(desired) 높이로 도금하는 능력에 의해서만 제한되기 때문이다. 더욱이, 본 발명을 사용하여 형성되는 패키지들은 약 10㎛ 만큼 얇은 것부터 심지어 1000㎛이상까지 확장되는 넓은 범위의 두께를 가질 수 있다(본 명세서 전반에 걸쳐 언급되는 측정치는 정확한 값으로 의도된 것이 아니라, 오히려 특정 애플리케이션에서 받아들여질 수 있는 측정 또는 제조에서의 허용오차를 더하거나 뺀 것으로 고려되어야 한다는 점에 주의하여야 한다).
도 1 내지 도 8은, 공동으로, 도금된 필라 패키지의 형성을 위한 본 기법의 기본 버전(version)을 간략한 형태로 도시한다.
도 1은 본 발명의 공정에서 베이스(base) 역할을 할 기판 부분(100)을 간략한 형태로 도시한다. 특정 실시예에 따라, 기판(100)은 반도체 웨이퍼, 세라믹 웨이퍼, 또는 상기 공정과 관련된 작업들에 견딜(withstand) 수 있으며, 궁극적으로는, 형성된 패키지를 손상시키지 않고 제거될 수 있는 특성을 가지는 어떤 다른 물질일 수 있다.
이상적으로는, 배선들 사이의 잠재적인 좁은(narrow) 피치들 때문에, 기판(100)은 매우 편평할(flat)하게 된다(예를 들어, 만약 표준 8인치 웨이퍼라면, 상기 웨이퍼의 전체적인 볼록한면(bow) 또는 오목한면(dish)은 10㎛보다 크지 않으며 바람직하게는 10㎛ 보다 더 작아야 한다).
상기 공정은 기판(100) 위에 금속의 얇은 층을 도포하기 위하여 기판(100)을 금속화함으로써 시작되며, 그에 의해 후속적인 도금 작업(무전해 도금 또는 전기 도금)을 위한 시드층(seed layer)이 형성된다. 예를 들면 증기 증착 공정(화학적 또는 물리적인) 또는 다른 적절한 공정을 통하여 금속화가 이루어질 수 있다. 일부 변형예에서, 상기 기판은 그 자체가 금속 또는 금속 합금(alloy)일 수 있다. 그러한 경우에, 상기 기판 자체가 시드층으로서의 역할을 할 수 있다면, 상기 금속화 단계는 선택적(optional)이거나 불필요한 것일 것이다.
특정 실시예에 따라, 그리고 이하에서 기술되는 것처럼 유익하게, 금속화 동작은 전체적인 기판에 걸쳐서 수행되거나, 특정 영역(예를 들면, 궁극적으로 패키지가 부착될 칩의 영역에 비례하여 적절한 크기를 가지는 영역)으로 제한되거나, 또는 심저어 한정된 연결 점들의 주변부로 더욱 제한될 수 있다.
도 2는 금속화에 의해 시드층(200)이 증착된 후의 기판(100) 부분을 간략한 형태로 나타낸다.
도 3은 시드층(200)의 부분들까지 아래로 확장되어 상기 시드층(200)의 부분들을 노출하는 개구부들(302, 304, 306, 308)을 생성하기 위하여, 포토레지스트(300)가 도포되고 패터닝된 도 2의 기판(100) 부분을 간략한 형태로 나타낸다.
특정 실시예에 따라, 포토레지스트(300)는 유동성(flowable) 이거나 고체(solid) 일 수 있다. 반도체 공정에서 사용되는 종래의 유동성 포토레지스트는 상기 공정에 사용하기에 적합하다. 적합한 고체 포토레지스트는 E.I. du Pont de Nemours & Co에서 시판중인 리스톤® 건조 필름 포토레지스트 라인, 특히, 리스톤® 플레이트마스터(PlateMaster), 에치마스터(EtchMaster) 및 텐트마스터(TentMaster) 포토레지스트 계열의 포토레지스트를 포함한다.
도 3에 예시의 목적으로 도시된 바와 같이, 개구부들은 모두 기판(100)의 약 140㎛ 길이의 횡단면의 범위내에 있으며, 가장 왼편의 세 개의 개구부들은 약 10㎛의 폭을 가지고 20㎛ 피치 상에 존재한다. 물론, 특정 실시예들에서, 상기 개구부들은 요구되는 어떠한 사이즈도 될 있지만, 본 기법은, 개구부들이 50㎛ 이하(일부 경우에는 10㎛ 미만)의 폭을 가지며, 그 개구부들이 50㎛ 이하(일부 경우에는 10 ㎛ 미만)의 피치 상에 존재하는 고밀도 배선들에 대하여 가장 바람직할 것이다.
다음으로, 패터닝된 포토레지스트(300)를 통하여 노출된 시드층 부분(200)들 위로 도금 금속(400)이 쌓이도록, 기판이 도금조(plating bath)에 삽입된다. 이는 예를 들면 종래의 전기적 도금 또는 무전해 도금 공정을 통해서 발생할 수 있다. 특정한 애플리케이션에 따라, 도금 금속(400)은 바람직하게는 개구부들 내에서 임의의 높이까지 쌓일수 있다.
도 4는 도금이 완료된 후의 기판(100) 부분을 간략한 형태로 도시한다.
일단 도금이 완료되면, 포토레지스트(300)는 사용된 특정한 포토레지스트(300)에 대한 필요에 따라 제거된다.
도 5는 포토레지스트(300) 제거 후의 기판(100) 부분을 간략한 형태로 나타낸다. 도시된 바와 같이, 포토레지스트(300)의 제거 후에 남겨진 도금 금속(400)은 본질적으로 동일평면상의(coplanar) 상측면(402)을 갖고 그 바닥부들이 시드층(200)에 고정된(anchored) 일련의 직립(upstanding) 도금 금속의 "필라들"이 된다. 이 필라들은 최종적인 패키지의 배선들을 형성하게 된다.
이 시점에서, 포토레지스트(300)에 의해 이전에 점유된 면적(volume)을 채우도록 대략 상측면(402) 정도까지 패키지 물질(600)이 기판(100)에 도포된다. 바람직하게는 상기 패키지 물질(600)은, 응고될 때, 전기적으로 비전도성이며 상대적으로 안정적(stable) 및/또는 비활성적이어야(inert) 한다. 그리고 나서 패키지 물질(600)은 경화(hardening or curing)에 의해 적절히 고체화(solidify)된다.
특정 실시예에 따라, 이 패키지 물질(600)은 자경성(self hardening), 경화성(curing)이거나 또는 다른 물질일 수 있다. 패키지 물질(600)의 적절한 예는 에폭시(epoxies) 또는 액정 폴리머(liquid crystal polymers)와 같은 성형가능하며(moldable) 유동성(flowable)을 갖는 수지(resins) 및 플라스틱을 포함한다.
도 6은 패키지 물질(600)이 완전히 경화된 후의 기판(100) 부분을 간략한 형태로 도시한다.
마지막으로, 기본 공정에서, 관련된 특수 물질들에 적합한 기계적, 화학적 또는 화학-기계적 공정을 사용하여 기판(100) 및 시드층(200)이 제거되어 완전히 형성된 패키지(700)가 생성되게 된다.
도 7은 패키지(700)의 하부(702)로부터 기판(100) 및 시드층(200)이 제거된 후의 패키지(700)를 간략한 형태로 도시한다.
도 8은 도 7의 단면(상기 단면은 점선으로 표시된 위치를 통해 절취됨)을 포함하는 패키지(700) 부분의 하부(702)를 간략한 형태로 나타낸다. 이제 알 수 있는 바와 같이, 본 기법은 고밀도로 패킹된(packed) 배선들의 형성을 가능하게 한다. 예를 들면, 도 8의 좌측에는, 일 측면에 약 50 ㎛인 정사각형 영역 내에 위치하는 여덟 개의 배선들(400)이 있다.
도 9 내지 도 16은 공동으로, 도금된 필라 패키지의 형성을 위한 본 발명의 실시예의 더 복잡한 변형예를 간략한 형태로 도시한다. 본 기법은 금속화의 세부적인 것들을 제외하고는, 도 1 내지 도 8의 실시예와 유사하다. 그러므로, 본 변형예는 달리 언급하지 않는 한, 그 세부적인 사항은 도 1 내지 도 8과 관련하여 설명된 것과 동일한 것으로 간주하여 축약형으로 기술될 것이다.
그러므로, 공정은 도 9에 도시된 바와 같이 기판(100)에서 시작된다.
다음에, 이후의 도금 동작을 위한 시드층(1000)을 형성하기 위하여 기판(100)의 금속화 공정이 이루어진다. 그러나, 도 1 내지 도 8의 실시예와는 달리, 시드층(1000)이 중간 패터닝(intermediate patterning) 및 리프트-오프(lift-off)가 수행된 뒤에 도포되어, 상기 시드층(1000)이 오직 최종 패키지의 트레이스들(traces) 또는 컨택트 지점들(contact points)이 놓일 영역들에만 위치되게 된다. 게다가, 시드층(1000)은 궁극적으로 접속부가 필요한 전류를 운반할 수 있도록 하기 위하여 충분한 두께가 되도록 도포된다. 도 10은 국부화된(localized) 시드층(1000)이 도포된 후의 기판(100)을 간략한 형태로 도시한다. 후속적으로 전기 도금이 사용된다면 시드층들에 전류가 흐르도록 하기 위하여 다른 금속 또는 전도성 물질이 시드층들을 연결할 수 있지만, 이 연결 영역의 두께가 패키지에 부착되는 최종 칩들의 동작 전류(operating current)를 운반하기에 충분히 두꺼울 필요는 없다.
그 후, 도 11 내지 도 14에서 도시된 바와 같이, 본 기법은 위에서 설명된 것과 동일하다. 특히, 포토레지스트(300)가 시드층(1000)과 관련된 부분을 노출시키기 위하여 도포 및 패터닝된다(도 11). 그후, 도금 금속(400)을 쌓아올리기 위해 도금이 이루어 진다(도 12). 다음에, 포토레지스트(300)가 제거되어(도 13), 도금 금속(400)의 필라들이 남겨지게 된다.
본 발명의 대안적인(alternative) 변형예에서는, 시드층(1000)의 증착 직후, 그러나 시드층 배치를 위한 위치들을 국부화(localizing)하는 데 사용되는 포토레지스트의 제거 전에(즉, 도 10에 도시된 것 직전), 상기 기판은 예비적인 도금 동작을 겪을 수 있다. 이 도금 작업의 목적은 궁극적인 패키지에서 접촉부 또는 트레이스에 의해 운반될 수 있는 전류를 다루는데 적절한 두께까지 시드를 쌓아 올리는 것이다. 그러한 변형예에서, 본 기법이 도 10의 시드층이 이미 그것의 범위를 초과하는 도금 금속의 층을 이미 가지고 있으므로 더 두껍다는 것을 제외하고는, 상기 변형예와 본 기법은 동일할 것이다.
다음으로, 패키지 물질(600)이 도포 및 응고되며(도 14), 하부(1402)로부터의 기판의 제거(도 15) 및 시드 부분들 사이의 임의의 접속부들의 제거(위에서 기술된 바와 같이 금속 또는 다른 전도체가 사용된 경우)가 후속되어, 완전히 형성된 패키지(1500)가 남겨진다.
도 16은 도 15의 단면(상기 단면은 점선으로 표시된 위치를 따라 잘라졌다)을 포함하는 패키지(1500) 부분의 하부(1402)를 간략한 형태로 도시한다. 이제 도시된 바와 같이, 고밀도로 패킹된 배선들의 형성을 가능하게 하는 것에 부가하여, 본 실시예는 또한 패키지가 배선들 또는 라우팅 트레이스들(1606) 사이에, 외부로부터(예를 들어, 또 다른 칩 또는 또 다른 패키지로부터) 패키지(1500)에 연결 될 수 있게 해주는 접속부들(1602, 1604)을 포함할 수 있게 해준다.
두 개의 기본적인 변형예에서 설명되었듯이, 일단 그러한 패키지들(700, 1500)이 생성되면, 상기 패키치들은 칩으로서 다루어 질 수 있고 따라서, 하나 이상의 칩들에 대한 패키지로 기능하는 것에 부가하여, 적층되고 서로 결합되거나 칩들사이에 샌드위치되어, 웨이퍼를 장치들에 상호연결하기 위한 백엔드 공정(back-end processing)에서 생성될 수 있는 비아들에 필적하는 복잡한 배선들이 형성될 수 있게 해준다.
더욱이 몇몇 변형예로, 단순히 기판(100) 대신에 최종적인 기본 패키지를 사용하고, 완전한 패키지의 표면에 국부화된 시드층을 도포하기 위한 국부화된 시드 배치 변형예를 사용하여 더욱 복잡한 배선 배치가 생성될 수 있다. 그후, 본 발명에서 설명된 공정은, 설명된 바와 같이, 패키지 물질(600)이 도포 및 고체화되는 시점까지 수행될 수 있고, 그 시점에서 더 복잡한 패키지가 완성될 것이다(즉, 제거될 기판이 없다).
도 17은 도 10 내지 도 15의 변형예를 사용하고, 그후 상기 변형예를 도 2 내지 도 7의 기본적인 실시예에 대한 기판으로서 사용하여 생성된 패키지(1700) 변형예를 간략한 형태로 나타낸다.
도 18은 제 1 패키지를 생성하기 위하여 도 10 내지 도 15의 변형예를 사용하고 그 패키지를 동일한 변형예에서 기판으로서 사용하여 생성된 패키지(1800) 변형예를 간략한 형태로 나타낸다.
최종적으로, 이제, 여기에서 설명된 대로 생성된 도금된 패키지들은 일부 경우에, 위에서 기재된 통합된 출원들에서 설명된 다른 지능 칩 패키지들(intelligent chip packages) 또는 백 엔드 웨이퍼들(back end wafer)로서 사용하기에 이상적으로 적합할 수 있다는 것이 이해되어야만 한다.
본 명세서의 기재(도면을 포함한)는 단지 일부 예시적인 실시예들을 대표하는 것으로 이해되어야 한다. 독자의 편이를 위하여, 본 명세서의 기재는 모든 가능한 실시예들 중 대표적인 예, 본 발명의 원리를 교시하는 예에 초점을 맞추었다. 본 명세서의 기재는 모든 가능한 변경사항들을 완전히 열거하려 시도하지 않았다. 본 발명의 구체적인 부분들에 대해서는 대안적인 실시예들이 제시되지 않을 수 있으며, 더 나아가 본 발명의 일부분에 해당하는 설명되지 않은 대안적인 실시예들이 가능하며, 그러한 대안적인 실시예들에 대해서는 비록 본 명세서에 기재되어 있지 않다고 하더라도 본 발명에서 이를 부정하는 것으로 해석해서는 아니 된다. 당업자는 설명되지 않은 실시예들의 다수가 본 발명과 동일한 원리를 가지며 균등물에 해당한다는 것을 이해할 것이다.

Claims (25)

  1. 장치에 있어서,
    제1 복수 개의 상호접속 필라(pillar)들;
    상기 제1 복수 개의 상호접속 필라들을 둘러싸는 제1 충전 물질로서, 상기 제1 복수 개의 상호접속 필라들은 상기 제1 충전 물질의 제1 측면으로부터 상기 제1 충전 물질의 반대 측면으로 연장하는 것인, 상기 제1 충전 물질;
    제1 복수 개의 트레이스들로서, 이 트레이스들 각각은 상기 제1 복수 개의 상호접속 필라들 중 적어도 두 개의 상호접속 필라들에 접속되는 것인, 상기 제1 복수 개의 트레이스들; 및
    상기 제1 복수 개의 트레이스들 중 적어도 하나의 트레이스에 결합된 제1 칩을 포함하는 장치.
  2. 제1항에 있어서, 상기 제1 복수 개의 상호접속 필라들 중 적어도 하나의 상호접속 필라에 결합된 제2 칩을 더 포함하는 장치.
  3. 제1항에 있어서,
    제2 복수 개의 상호접속 필라들; 및
    상기 제2 복수 개의 상호접속 필라들을 둘러싸는 제2 충전 물질을 포함하고,
    상기 제2 복수 개의 상호접속 필라들은 상기 제2 충전 물질의 제1 측면으로부터 상기 제2 충전 물질의 반대 측면으로 연장하고, 상기 제1 복수 개의 상호접속 필라들 중 적어도 하나의 상호접속 필라는 상기 제2 복수 개의 상호접속 필라들 중 적어도 하나의 상호접속 필라에 결합되는 것인, 장치.
  4. 제3항에 있어서, 제2 복수 개의 트레이스들을 더 포함하고,
    상기 제1 복수 개의 상호접속 필라들 중 적어도 하나의 상호접속 필라 및 상기 제2 복수 개의 상호접속 필라들 중 적어도 하나의 상호접속 필라는 정렬되지 않고 상기 제2 복수 개의 트레이스들 중 적어도 하나의 트레이스에 결합되는 것인, 장치.
  5. 제1항에 있어서, 상기 제1 복수 개의 상호접속 필라들 중 적어도 하나의 상호접속 필라는 50㎛ 이하의 폭을 갖는 것인, 장치.
  6. 제5항에 있어서, 상기 제1 복수 개의 상호접속 필라들 중 적어도 하나의 상호접속 필라는 50㎛ 이하의 피치(pitch)를 갖는 것인, 장치.
  7. 제1항에 있어서, 상기 제1 복수 개의 상호접속 필라들 중 적어도 하나의 필라는 20㎛ 이하의 폭을 갖는 것인, 장치.
  8. 제7항에 있어서, 상기 제1 복수 개의 상호접속 필라들 중 적어도 하나의 상호접속 필라는 20㎛ 이하의 피치를 갖는 것인, 장치.
  9. 제1항에 있어서, 상기 제1 복수 개의 상호접속 필라들 중 제1 세트의 상호접속 필라는 상기 제1 복수 개의 상호접속 필라들 중 제2 세트의 상호접속 필라와는 상이한 폭을 갖는 것인, 장치.
  10. 장치에 있어서,
    제1 복수 개의 상호접속 필라들;
    상기 제1 복수 개의 상호접속 필라들을 둘러싸는 제1 충전 물질로서, 상기 제1 복수 개의 상호접속 필라들은 상기 제1 충전 물질의 제1 측면으로부터 상기 제1 충전 물질의 반대 측면으로 연장하는 것인, 상기 제1 충전 물질;
    제2 복수 개의 상호접속 필라들; 및
    상기 제2 복수 개의 상호접속 필라들을 둘러싸는 제2 충전 물질을 포함하고,
    상기 제2 복수 개의 상호접속 필라들은 상기 제2 충전 물질의 제1 측면으로부터 상기 제2 충전 물질의 반대 측면으로 연장하고, 상기 제1 복수 개의 상호접속 필라들 중 적어도 하나의 상호접속 필라는 상기 제2 복수 개의 상호접속 필라들 중 적어도 하나의 상호접속 필라에 결합되는 것인, 장치.
  11. 제10항에 있어서, 제1 복수 개의 트레이스들을 더 포함하고,
    상기 제1 복수 개의 상호접속 필라들 중 적어도 하나의 상호접속 필라 및 상기 제2 복수 개의 상호접속 필라들 중 적어도 하나의 필라는 정렬되지 않고 상기 제1 복수 개의 트레이스들 중 적어도 하나의 트레이스에 결합되는 것인, 장치.
  12. 제11항에 있어서, 상기 제1 복수 개의 상호접속 필라들 중 적어도 하나의 필라에 결합된 칩을 더 포함하는, 장치.
  13. 제11항에 있어서, 제2 복수 개의 트레이스들을 더 포함하고, 이 트레이스들 각각은 상기 제1 복수 개의 상호접속 필라들 중 적어도 하나의 상호접속 필라에 전기적으로 연결되는 것인, 장치.
  14. 제13항에 있어서, 상기 제2 복수 개의 트레이스들 중 적어도 하나의 트레이스에 결합되는 칩을 더 포함하는, 장치.
  15. 제14항에 있어서, 상기 제2 복수 개의 상호접속 필라들에 전기적으로 연결된 제3 복수 개의 트레이스들을 더 포함하고, 상기 제3 복수 개의 트레이스들 및 상기 제1 복수 개의 트레이스들은 상기 제2 충전 물질의 대향하는 측면들 상에 있는 것인, 장치.
  16. 제10항에 있어서, 상기 제1 복수 개의 상호접속 필라들 또는 상기 제2 복수 개의 상호접속 필라들 중 적어도 하나는 50㎛ 이하의 폭을 갖는 것인, 장치.
  17. 제16항에 있어서, 상기 제1 복수 개의 상호접속 필라들 또는 상기 제2 복수 개의 상호접속 필라들 중 적어도 하나의 상호접속 필라는 50㎛ 이하의 피치를 갖는 것인, 장치.
  18. 제10항에 있어서, 상기 제1 복수 개의 상호접속 필라들 중에서, 제1 세트의 상호접속 필라들 및 제2 세트의 상호접속 필라들은 상이한 폭을 가지고, 상기 제2 복수 개의 상호접속 필라들 중에서, 제3 세트의 상호접속 필라들 및 제4 세트의 상호접속 필라들은 상이한 폭을 갖는 것인, 장치.
  19. 제10항에 있어서, 상기 제1 복수 개의 상호접속 필라들 및 상기 제2 복수 개의 상호접속 필라들은 전도성 물질을 포함하고, 상기 제1 충전 물질 및 상기 제2 충전 물질은 유전체를 포함하는 것인, 장치.
  20. 장치에 있어서,
    제1 복수 개의 전기 도전성 필라들;
    상기 제1 복수 개의 전기 도전성 필라들을 둘러싸는 제1 충전 물질로서, 상기 제1 복수 개의 전기 도전성 필라들은 상기 제1 충전 물질의 제1 측면으로부터 상기 제1 충전 물질의 반대 측면으로 연장하는 것인, 상기 제1 충전 물질;
    상기 제1 복수 개의 전기 도전성 필라들 중 적어도 하나의 전기 도전성 필라에 결합된 제1 칩;
    제2 복수 개의 전기 도전성 필라들; 및
    상기 제2 복수 개의 전기 도전성 필라들을 둘러싸는 제2 충전 물질을 포함하고,
    상기 제2 복수 개의 전기 도전성 필라들은 상기 제2 충전 물질의 제1 측면으로부터 상기 제2 충전 물질의 반대 측면으로 연장하고, 상기 제1 칩은 상기 제2 복수 개의 전기 도전성 필라들 중 적어도 하나의 전기 도전성 필라에 결합되는 것인, 장치.
  21. 제20항에 있어서, 제1 복수 개의 트레이스들을 더 포함하고, 이 트레이스들 각각은 상기 제1 복수 개의 전기 도전성 필라들 중 적어도 하나의 전기 도전성 필라 및 상기 제1 칩에 연결되는 것인, 장치.
  22. 제21항에 있어서, 상기 제1 복수 개의 전기 도전성 필라들 중 적어도 하나의 전기 도전성 필라 및 상기 제2 복수 개의 전기 도전성 필라들 중 적어도 하나의 전기 도전성 필라에 결합되는 제2 칩을 더 포함하는, 장치.
  23. 제22항에 있어서, 제2 복수 개의 트레이스들을 더 포함하고, 이 트레이스들 각각은 상기 제2 복수 개의 전기 도전성 필라들 중 적어도 하나의 전기 도전성 필라 및 상기 제2 칩에 연결되는 것인, 장치.
  24. 제20항에 있어서, 상기 제1 복수 개의 전기 도전성 필라들 또는 상기 제2 복수 개의 전기 도전성 필라들 중 적어도 하나의 전기 도전성 필라는 50㎛ 이하의 폭을 갖는 것인, 장치.
  25. 제24항에 있어서, 상기 제1 복수 개의 전기 도전성 필라들 또는 상기 제2 복수 개의 전기 도전성 필라들 중 적어도 하나의 전기 도전성 필라는 50㎛ 이하의 피치를 갖는 것인, 장치.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101023296B1 (ko) * 2009-11-09 2011-03-18 삼성전기주식회사 포스트 범프 형성방법
US8492171B2 (en) 2011-07-21 2013-07-23 International Business Machines Corporation Techniques and structures for testing integrated circuits in flip-chip assemblies
US9087777B2 (en) * 2013-03-14 2015-07-21 United Test And Assembly Center Ltd. Semiconductor packages and methods of packaging semiconductor devices
CN205016513U (zh) * 2014-10-24 2016-02-03 胡迪群 具有封装胶体支撑的电路重新分布层结构
WO2018125066A1 (en) * 2016-12-28 2018-07-05 Intel Corporation Package substrate having copper alloy sputter seed layer and high density interconnects

Family Cites Families (257)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3312878A (en) 1965-06-01 1967-04-04 Ibm High speed packaging of miniaturized circuit modules
US3591839A (en) 1969-08-27 1971-07-06 Siliconix Inc Micro-electronic circuit with novel hermetic sealing structure and method of manufacture
US3720309A (en) 1971-12-07 1973-03-13 Teledyne Inc Method and apparatus for sorting semiconductor dice
US4200272A (en) 1978-06-12 1980-04-29 Bcira Holder for irregularly shaped articles
NL8006194A (nl) 1980-11-13 1982-06-01 Philips Nv Inrichting voor het gelijktijdig plaatsen van meerdere elektrische en/of elektronische onderdelen op een gedrukte bedradingspaneel.
US4893174A (en) 1985-07-08 1990-01-09 Hitachi, Ltd. High density integration of semiconductor circuit
US4878611A (en) 1986-05-30 1989-11-07 American Telephone And Telegraph Company, At&T Bell Laboratories Process for controlling solder joint geometry when surface mounting a leadless integrated circuit package on a substrate
JPH07112041B2 (ja) * 1986-12-03 1995-11-29 シャープ株式会社 半導体装置の製造方法
JPS63258060A (ja) 1987-04-15 1988-10-25 Nec Corp 半導体記憶装置
US5014111A (en) 1987-12-08 1991-05-07 Matsushita Electric Industrial Co., Ltd. Electrical contact bump and a package provided with the same
US4873205A (en) 1987-12-21 1989-10-10 International Business Machines Corporation Method for providing silicide bridge contact between silicon regions separated by a thin dielectric
US4915494A (en) 1988-07-06 1990-04-10 Harris Corporation Carbon-carbon mirror for space applications
US5089880A (en) 1989-06-07 1992-02-18 Amdahl Corporation Pressurized interconnection system for semiconductor chips
US5179043A (en) 1989-07-14 1993-01-12 The Texas A&M University System Vapor deposited micro heat pipes
US5399898A (en) 1992-07-17 1995-03-21 Lsi Logic Corporation Multi-chip semiconductor arrangements using flip chip dies
US4999077A (en) 1989-08-31 1991-03-12 Xerox Corporation Method of fabricating full width scanning or imaging arrays from subunits
US5236854A (en) 1989-12-11 1993-08-17 Yukio Higaki Compound semiconductor device and method for fabrication thereof
US5089055A (en) 1989-12-12 1992-02-18 Takashi Nakamura Survivable solar power-generating systems for use with spacecraft
JPH0831617B2 (ja) 1990-04-18 1996-03-27 三菱電機株式会社 太陽電池及びその製造方法
JP2918307B2 (ja) 1990-08-07 1999-07-12 沖電気工業株式会社 半導体記憶素子
US5166097A (en) 1990-11-26 1992-11-24 The Boeing Company Silicon wafers containing conductive feedthroughs
JPH0817880B2 (ja) 1990-11-28 1996-02-28 帝人株式会社 プレスクッション材
KR940006696B1 (ko) 1991-01-16 1994-07-25 금성일렉트론 주식회사 반도체 소자의 격리막 형성방법
EP0516866A1 (en) 1991-05-03 1992-12-09 International Business Machines Corporation Modular multilayer interwiring structure
US5308784A (en) 1991-10-02 1994-05-03 Samsung Electronics Co., Ltd. Semiconductor device and method for making the same
US5427834A (en) 1991-10-31 1995-06-27 Idm Enterprises Waterproof textile
US5234149A (en) 1992-08-28 1993-08-10 At&T Bell Laboratories Debondable metallic bonding method
US5603847A (en) 1993-04-07 1997-02-18 Zycon Corporation Annular circuit components coupled with printed circuit board through-hole
US5600103A (en) 1993-04-16 1997-02-04 Kabushiki Kaisha Toshiba Circuit devices and fabrication method of the same
GB9400384D0 (en) 1994-01-11 1994-03-09 Inmos Ltd Circuit connection in an electrical assembly
US5470787A (en) 1994-05-02 1995-11-28 Motorola, Inc. Semiconductor device solder bump having intrinsic potential for forming an extended eutectic region and method for making and using the same
JPH0837395A (ja) 1994-07-21 1996-02-06 Matsushita Electric Ind Co Ltd 半導体チップ供給装置および供給方法
US5523628A (en) 1994-08-05 1996-06-04 Hughes Aircraft Company Apparatus and method for protecting metal bumped integrated circuit chips during processing and for providing mechanical support to interconnected chips
US6093615A (en) 1994-08-15 2000-07-25 Micron Technology, Inc. Method of fabricating a contact structure having a composite barrier layer between a platinum layer and a polysilicon plug
US5587119A (en) 1994-09-14 1996-12-24 E-Systems, Inc. Method for manufacturing a coaxial interconnect
DE4433845A1 (de) 1994-09-22 1996-03-28 Fraunhofer Ges Forschung Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung
JP2581017B2 (ja) * 1994-09-30 1997-02-12 日本電気株式会社 半導体装置及びその製造方法
US5468655A (en) 1994-10-31 1995-11-21 Motorola, Inc. Method for forming a temporary attachment between a semiconductor die and a substrate using a metal paste comprising spherical modules
US5598965A (en) 1994-11-03 1997-02-04 Scheu; William E. Integrated circuit, electronic component chip removal and replacement system
DE19514545A1 (de) * 1995-04-20 1996-10-24 Daimler Benz Ag Anordnung von mehreren mit elektronischen Bauelementen versehenen Mikrokühleinrichtungen
US5814889A (en) 1995-06-05 1998-09-29 Harris Corporation Intergrated circuit with coaxial isolation and method
US5608264A (en) 1995-06-05 1997-03-04 Harris Corporation Surface mountable integrated circuit with conductive vias
US5796591A (en) 1995-06-07 1998-08-18 International Business Machines Corporation Direct chip attach circuit card
US5635014A (en) 1995-06-19 1997-06-03 Gr Systems Press apparatus and methods for fusing overlapped thermoplastic sheet materials
US5874780A (en) * 1995-07-27 1999-02-23 Nec Corporation Method of mounting a semiconductor device to a substrate and a mounted structure
US5872051A (en) 1995-08-02 1999-02-16 International Business Machines Corporation Process for transferring material to semiconductor chip conductive pads using a transfer substrate
JP3498877B2 (ja) 1995-12-05 2004-02-23 株式会社東芝 半導体製造装置および半導体装置の製造方法
JP2739855B2 (ja) 1995-12-14 1998-04-15 日本電気株式会社 半導体装置およびその製造方法
US5973396A (en) 1996-02-16 1999-10-26 Micron Technology, Inc. Surface mount IC using silicon vias in an area array format or same size as die array
US6310484B1 (en) 1996-04-01 2001-10-30 Micron Technology, Inc. Semiconductor test interconnect with variable flexure contacts
US5872338A (en) 1996-04-10 1999-02-16 Prolinx Labs Corporation Multilayer board having insulating isolation rings
US5793116A (en) 1996-05-29 1998-08-11 Mcnc Microelectronic packaging using arched solder columns
JP2790122B2 (ja) 1996-05-31 1998-08-27 日本電気株式会社 積層回路基板
JP3610999B2 (ja) 1996-06-07 2005-01-19 松下電器産業株式会社 半導体素子の実装方法
GB2316225A (en) 1996-08-06 1998-02-18 Northern Telecom Ltd Semiconductor photodetector packaging
US5916453A (en) * 1996-09-20 1999-06-29 Fujitsu Limited Methods of planarizing structures on wafers and substrates by polishing
US7052941B2 (en) 2003-06-24 2006-05-30 Sang-Yun Lee Method for making a three-dimensional integrated circuit structure
JP2877108B2 (ja) 1996-12-04 1999-03-31 日本電気株式会社 半導体装置およびその製造方法
JP3065549B2 (ja) * 1997-01-09 2000-07-17 富士通株式会社 半導体チップ部品の実装方法
JP3176307B2 (ja) 1997-03-03 2001-06-18 日本電気株式会社 集積回路装置の実装構造およびその製造方法
US5846464A (en) 1997-03-28 1998-12-08 Mcdonnell Douglas Corporation Method for forming composite parts using reconfigurable modular tooling
JP3234188B2 (ja) * 1997-03-31 2001-12-04 キヤノン株式会社 画像形成装置とその製造方法
JP3920399B2 (ja) 1997-04-25 2007-05-30 株式会社東芝 マルチチップ半導体装置用チップの位置合わせ方法、およびマルチチップ半導体装置の製造方法・製造装置
JPH10335383A (ja) 1997-05-28 1998-12-18 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US6335571B1 (en) 1997-07-21 2002-01-01 Miguel Albert Capote Semiconductor flip-chip package and method for the fabrication thereof
JPH11166935A (ja) 1997-09-25 1999-06-22 Canon Inc 光検出または照射用の光プローブと該プローブを備えた近視野光学顕微鏡、及該光プローブの製造方法とその製造に用いる基板
US6326115B1 (en) 1997-10-31 2001-12-04 Sanyo Chemical Industries, Ltd. Toner and toner binder
US6620731B1 (en) 1997-12-18 2003-09-16 Micron Technology, Inc. Method for fabricating semiconductor components and interconnects with contacts on opposing sides
US6075710A (en) 1998-02-11 2000-06-13 Express Packaging Systems, Inc. Low-cost surface-mount compatible land-grid array (LGA) chip scale package (CSP) for packaging solder-bumped flip chips
US6110760A (en) 1998-02-12 2000-08-29 Micron Technology, Inc. Methods of forming electrically conductive interconnections and electrically interconnected substrates
JP3102405B2 (ja) 1998-02-13 2000-10-23 日本電気株式会社 半導体装置の製造方法
US5962922A (en) 1998-03-18 1999-10-05 Wang; Bily Cavity grid array integrated circuit package
US6222276B1 (en) 1998-04-07 2001-04-24 International Business Machines Corporation Through-chip conductors for low inductance chip-to-chip integration and off-chip connections
EP0951068A1 (en) 1998-04-17 1999-10-20 Interuniversitair Micro-Elektronica Centrum Vzw Method of fabrication of a microstructure having an inside cavity
TW434756B (en) 1998-06-01 2001-05-16 Hitachi Ltd Semiconductor device and its manufacturing method
US6399426B1 (en) 1998-07-21 2002-06-04 Miguel Albert Capote Semiconductor flip-chip package and method for the fabrication thereof
US7107666B2 (en) 1998-07-23 2006-09-19 Bh Electronics Method of manufacturing an ultra-miniature magnetic device
US6118181A (en) 1998-07-29 2000-09-12 Agilent Technologies, Inc. System and method for bonding wafers
US6316786B1 (en) 1998-08-29 2001-11-13 International Business Machines Corporation Organic opto-electronic devices
US6380023B2 (en) 1998-09-02 2002-04-30 Micron Technology, Inc. Methods of forming contacts, methods of contacting lines, methods of operating integrated circuitry, and integrated circuits
US6121576A (en) 1998-09-02 2000-09-19 Micron Technology, Inc. Method and process of contact to a heat softened solder ball array
US6122187A (en) 1998-11-23 2000-09-19 Micron Technology, Inc. Stacked integrated circuits
JP4590052B2 (ja) 1998-12-04 2010-12-01 キヤノン株式会社 太陽電池屋根の構造、太陽光発電装置及び建築物
JP3847494B2 (ja) 1998-12-14 2006-11-22 シャープ株式会社 二次元画像検出器の製造方法
JP2000223653A (ja) 1999-02-02 2000-08-11 Rohm Co Ltd チップ・オン・チップ構造の半導体装置およびそれに用いる半導体チップ
US6410415B1 (en) 1999-03-23 2002-06-25 Polymer Flip Chip Corporation Flip chip mounting technique
US6207475B1 (en) 1999-03-30 2001-03-27 Industrial Technology Research Institute Method for dispensing underfill and devices formed
WO2000062652A1 (en) 1999-04-20 2000-10-26 Ian Coats Maccoll Waterproof blanket with integrated storage bag
US6413822B2 (en) * 1999-04-22 2002-07-02 Advanced Analogic Technologies, Inc. Super-self-aligned fabrication process of trench-gate DMOS with overlying device layer
US6225206B1 (en) 1999-05-10 2001-05-01 International Business Machines Corporation Flip chip C4 extension structure and process
JP2000349101A (ja) 1999-06-07 2000-12-15 Lintec Corp 転写用テープおよびその使用方法
JP3518434B2 (ja) * 1999-08-11 2004-04-12 株式会社日立製作所 マルチチップモジュールの冷却装置
US6316737B1 (en) 1999-09-09 2001-11-13 Vlt Corporation Making a connection between a component and a circuit board
US6135635A (en) 1999-10-07 2000-10-24 Miller; Jeffrey Convertible bag and barrier device
JP2001129800A (ja) 1999-11-04 2001-05-15 Japan Science & Technology Corp フィードスルー付き基板とその製造方法
US6283693B1 (en) 1999-11-12 2001-09-04 General Semiconductor, Inc. Method and apparatus for semiconductor chip handling
US6756594B2 (en) 2000-01-28 2004-06-29 California Institute Of Technology Micromachined tuned-band hot bolometer emitter
JP3386029B2 (ja) 2000-02-09 2003-03-10 日本電気株式会社 フリップチップ型半導体装置及びその製造方法
US6513236B2 (en) 2000-02-18 2003-02-04 Matsushita Electric Industrial Co., Ltd. Method of manufacturing bump-component mounted body and device for manufacturing the same
JP3394947B2 (ja) 2000-02-24 2003-04-07 日東電工株式会社 粘着テープおよび粘着テープ基材
JP3979791B2 (ja) 2000-03-08 2007-09-19 株式会社ルネサステクノロジ 半導体装置およびその製造方法
DE60141391D1 (de) 2000-03-10 2010-04-08 Chippac Inc Flipchip-Verbindungsstruktur und dessen Herstellungsverfahren
US6446317B1 (en) 2000-03-31 2002-09-10 Intel Corporation Hybrid capacitor and method of fabrication therefor
US6484776B1 (en) 2000-04-07 2002-11-26 Northrop Grumman Corporation System for constructing a laminate
EP1223612A4 (en) 2000-05-12 2005-06-29 Matsushita Electric Ind Co Ltd PCB FOR SEMICONDUCTOR COMPONENTS, THEIR MANUFACTURING METHOD AND MANUFACTURING OF THE FITTING PLANT FOR THE PCB
JP2001338947A (ja) 2000-05-26 2001-12-07 Nec Corp フリップチップ型半導体装置及びその製造方法
KR100398716B1 (ko) 2000-06-12 2003-09-19 가부시키가이샤 히타치세이사쿠쇼 반도체 모듈 및 반도체 장치를 접속한 회로 기판
JP2002004077A (ja) * 2000-06-20 2002-01-09 Kyushu Hitachi Maxell Ltd 電鋳製品およびその製造方法
JP2002289768A (ja) 2000-07-17 2002-10-04 Rohm Co Ltd 半導体装置およびその製法
US6938783B2 (en) 2000-07-26 2005-09-06 Amerasia International Technology, Inc. Carrier tape
TW525417B (en) 2000-08-11 2003-03-21 Ind Tech Res Inst Composite through hole structure
US7271491B1 (en) 2000-08-31 2007-09-18 Micron Technology, Inc. Carrier for wafer-scale package and wafer-scale package including the carrier
US6577013B1 (en) 2000-09-05 2003-06-10 Amkor Technology, Inc. Chip size semiconductor packages with stacked dies
US6627477B1 (en) 2000-09-07 2003-09-30 International Business Machines Corporation Method of assembling a plurality of semiconductor devices having different thickness
US6720245B2 (en) 2000-09-07 2004-04-13 Interuniversitair Microelektronica Centrum (Imec) Method of fabrication and device for electromagnetic-shielding structures in a damascene-based interconnect scheme
US6740576B1 (en) 2000-10-13 2004-05-25 Bridge Semiconductor Corporation Method of making a contact terminal with a plated metal peripheral sidewall portion for a semiconductor chip assembly
US7262082B1 (en) 2000-10-13 2007-08-28 Bridge Semiconductor Corporation Method of making a three-dimensional stacked semiconductor package with a metal pillar and a conductive interconnect in an encapsulant aperture
JP2002134545A (ja) 2000-10-26 2002-05-10 Oki Electric Ind Co Ltd 半導体集積回路チップ及び基板、並びにその製造方法
JP4608763B2 (ja) 2000-11-09 2011-01-12 日本電気株式会社 半導体装置
EP1217656A1 (en) 2000-12-20 2002-06-26 STMicroelectronics S.r.l. Process for manufacturing components in a semiconductor material with reduction in the starting wafer thickness
US6557192B2 (en) 2001-01-02 2003-05-06 Patent Category Corp. Sleeping bag with enhancements
US6277711B1 (en) 2001-01-08 2001-08-21 Jiahn-Chang Wu Semiconductor matrix formation
US6512300B2 (en) 2001-01-10 2003-01-28 Raytheon Company Water level interconnection
US6543674B2 (en) 2001-02-06 2003-04-08 Fujitsu Limited Multilayer interconnection and method
US6429045B1 (en) 2001-02-07 2002-08-06 International Business Machines Corporation Structure and process for multi-chip chip attach with reduced risk of electrostatic discharge damage
US7233028B2 (en) 2001-02-23 2007-06-19 Nitronex Corporation Gallium nitride material devices and methods of forming the same
JP2002260753A (ja) * 2001-03-05 2002-09-13 Kyushu Hitachi Maxell Ltd バンプ付きシートの製造方法
US7242099B2 (en) 2001-03-05 2007-07-10 Megica Corporation Chip package with multiple chips connected by bumps
JP4118029B2 (ja) 2001-03-09 2008-07-16 富士通株式会社 半導体集積回路装置とその製造方法
JP2002289900A (ja) 2001-03-23 2002-10-04 Canon Inc 集光型太陽電池モジュール及び集光型太陽光発電システム
JP2002289770A (ja) 2001-03-27 2002-10-04 Nec Kansai Ltd 半導体装置
KR100853410B1 (ko) 2001-04-11 2008-08-21 소니 가부시키가이샤 소자의 전사방법 및 이를 이용한 소자의 배열방법,화상표시장치의 제조방법
TW561805B (en) * 2001-05-16 2003-11-11 Unimicron Technology Corp Fabrication method of micro-via
JP2002359386A (ja) 2001-05-31 2002-12-13 Canon Inc 太陽電池ストリング、太陽電池アレイ及び太陽光発電システム
US6413851B1 (en) 2001-06-12 2002-07-02 Advanced Interconnect Technology, Ltd. Method of fabrication of barrier cap for under bump metal
FR2826153B1 (fr) 2001-06-14 2004-05-28 A S K Procede de connexion d'une puce a une antenne d'un dispositif d'identification par radio-frequence du type carte a puce sans contact
US6765287B1 (en) 2001-07-27 2004-07-20 Charles W. C. Lin Three-dimensional stacked semiconductor package
US6451626B1 (en) 2001-07-27 2002-09-17 Charles W.C. Lin Three-dimensional stacked semiconductor package
US7218349B2 (en) 2001-08-09 2007-05-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US6747347B2 (en) 2001-08-30 2004-06-08 Micron Technology, Inc. Multi-chip electronic package and cooling system
US6635960B2 (en) 2001-08-30 2003-10-21 Micron Technology, Inc. Angled edge connections for multichip structures
US6686654B2 (en) 2001-08-31 2004-02-03 Micron Technology, Inc. Multiple chip stack structure and cooling system
US6881609B2 (en) 2001-09-07 2005-04-19 Peter C. Salmon Component connections using bumps and wells
KR100889283B1 (ko) 2001-09-12 2009-03-17 니기소 가부시키가이샤 회로소자의 실장방법 및 가압장치
DE20115945U1 (de) 2001-09-27 2001-12-13 Thomas Josef Heimbach GmbH & Co., 52353 Düren Preßpolster
JP4917225B2 (ja) 2001-09-28 2012-04-18 ローム株式会社 半導体装置
US6750516B2 (en) 2001-10-18 2004-06-15 Hewlett-Packard Development Company, L.P. Systems and methods for electrically isolating portions of wafers
JP3976541B2 (ja) 2001-10-23 2007-09-19 富士通株式会社 半導体チップの剥離方法及び装置
US6717045B2 (en) 2001-10-23 2004-04-06 Leon L. C. Chen Photovoltaic array module design for solar electric power generation systems
ITTO20011038A1 (it) 2001-10-30 2003-04-30 St Microelectronics Srl Procedimento per la fabbricazione di una fetta semiconduttrice integrante dispositivi elettronici e una struttura per il disaccoppiamento el
US6768210B2 (en) 2001-11-01 2004-07-27 Texas Instruments Incorporated Bumpless wafer scale device and board assembly
JP3495727B2 (ja) 2001-11-07 2004-02-09 新光電気工業株式会社 半導体パッケージおよびその製造方法
US6617507B2 (en) 2001-11-16 2003-09-09 First Solar, Llc Photovoltaic array
JP3875077B2 (ja) * 2001-11-16 2007-01-31 富士通株式会社 電子デバイス及びデバイス接続方法
US6599778B2 (en) 2001-12-19 2003-07-29 International Business Machines Corporation Chip and wafer integration process using vertical connections
US6674647B2 (en) 2002-01-07 2004-01-06 International Business Machines Corporation Low or no-force bump flattening structure and method
US6590278B1 (en) 2002-01-08 2003-07-08 International Business Machines Corporation Electronic package
KR100415282B1 (ko) 2002-02-06 2004-01-16 삼성전자주식회사 반도체 소자용 듀얼 다이 접착 장치
US6635970B2 (en) 2002-02-06 2003-10-21 International Business Machines Corporation Power distribution design method for stacked flip-chip packages
US6606251B1 (en) 2002-02-07 2003-08-12 Cooligy Inc. Power conditioning module
US6889427B2 (en) 2002-02-15 2005-05-10 Freescale Semiconductor, Inc. Process for disengaging semiconductor die from an adhesive film
US6770822B2 (en) 2002-02-22 2004-08-03 Bridgewave Communications, Inc. High frequency device packages and methods
US7098072B2 (en) 2002-03-01 2006-08-29 Agng, Llc Fluxless assembly of chip size semiconductor packages
US6660548B2 (en) 2002-03-27 2003-12-09 Intel Corporation Packaging of multiple active optical devices
KR100446316B1 (ko) 2002-03-30 2004-09-01 주식회사 하이닉스반도체 반도체장치의 콘택플러그 형성 방법
EP1351288B1 (en) 2002-04-05 2015-10-28 STMicroelectronics Srl Process for manufacturing an insulated interconnection through a body of semiconductor material and corresponding semiconductor device
US7135777B2 (en) 2002-05-03 2006-11-14 Georgia Tech Research Corporation Devices having compliant wafer-level input/output interconnections and packages using pillars and methods of fabrication thereof
US6939789B2 (en) 2002-05-13 2005-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method of wafer level chip scale packaging
US6930032B2 (en) 2002-05-14 2005-08-16 Freescale Semiconductor, Inc. Under bump metallurgy structural design for high reliability bumped packages
US6689949B2 (en) 2002-05-17 2004-02-10 United Innovations, Inc. Concentrating photovoltaic cavity converters for extreme solar-to-electric conversion efficiencies
KR100449948B1 (ko) 2002-05-18 2004-09-30 주식회사 하이닉스반도체 콘택저항을 감소시킨 콘택플러그 형성방법
EP1369929B1 (en) 2002-05-27 2016-08-03 STMicroelectronics Srl A process for manufacturing encapsulated optical sensors, and an encapsulated optical sensor manufactured using this process
US6704953B2 (en) 2002-06-05 2004-03-16 Zelma Lee Fishman Combination sleeping bag and mat for infants and children
SG111069A1 (en) 2002-06-18 2005-05-30 Micron Technology Inc Semiconductor devices including peripherally located bond pads, assemblies, packages, and methods
US6596640B1 (en) 2002-06-21 2003-07-22 Intel Corporation Method of forming a raised contact for a substrate
JP3679786B2 (ja) 2002-06-25 2005-08-03 松下電器産業株式会社 半導体装置の製造方法
US6919642B2 (en) 2002-07-05 2005-07-19 Industrial Technology Research Institute Method for bonding IC chips to substrates incorporating dummy bumps and non-conductive adhesive and structures formed
US7023347B2 (en) 2002-08-02 2006-04-04 Symbol Technologies, Inc. Method and system for forming a die frame and for transferring dies therewith
US6818818B2 (en) 2002-08-13 2004-11-16 Esmond T. Goei Concentrating solar energy receiver
JP2004080221A (ja) 2002-08-13 2004-03-11 Fujitsu Media Device Kk 弾性波デバイス及びその製造方法
US6903442B2 (en) * 2002-08-29 2005-06-07 Micron Technology, Inc. Semiconductor component having backside pin contacts
US6986377B2 (en) 2002-09-30 2006-01-17 Illinois Tool Works Inc. Method and apparatus for guiding and sealing split-flange zipper tape to bag making film
SG111972A1 (en) 2002-10-17 2005-06-29 Agency Science Tech & Res Wafer-level package for micro-electro-mechanical systems
US6929974B2 (en) 2002-10-18 2005-08-16 Motorola, Inc. Feedthrough design and method for a hermetically sealed microdevice
JP3908146B2 (ja) * 2002-10-28 2007-04-25 シャープ株式会社 半導体装置及び積層型半導体装置
GB0227009D0 (en) 2002-11-19 2002-12-24 Worlds Apart Ltd Convertible blanket
JP4342174B2 (ja) 2002-12-27 2009-10-14 新光電気工業株式会社 電子デバイス及びその製造方法
JP3818651B2 (ja) 2002-12-30 2006-09-06 デジコ総合管理株式会社 太陽光発電システム
US7015590B2 (en) 2003-01-10 2006-03-21 Samsung Electronics Co., Ltd. Reinforced solder bump structure and method for forming a reinforced solder bump
JP4082242B2 (ja) 2003-03-06 2008-04-30 ソニー株式会社 素子転写方法
JP4139713B2 (ja) 2003-03-12 2008-08-27 シャープ株式会社 補強板貼り付け装置および貼り付け方法
SE526366C3 (sv) 2003-03-21 2005-10-26 Silex Microsystems Ab Elektriska anslutningar i substrat
US7013509B2 (en) 2003-03-28 2006-03-21 Hickman Robert J Easy on/easy off pillow and blanket cover
US6841883B1 (en) 2003-03-31 2005-01-11 Micron Technology, Inc. Multi-dice chip scale semiconductor components and wafer level methods of fabrication
ITTO20030269A1 (it) 2003-04-08 2004-10-09 St Microelectronics Srl Procedimento per la fabbricazione di un dispositivo
JP4419049B2 (ja) 2003-04-21 2010-02-24 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
JP4104490B2 (ja) 2003-05-21 2008-06-18 オリンパス株式会社 半導体装置の製造方法
TWI229930B (en) 2003-06-09 2005-03-21 Advanced Semiconductor Eng Chip structure
US20050048766A1 (en) 2003-08-31 2005-03-03 Wen-Chieh Wu Method for fabricating a conductive plug in integrated circuit
US20050046034A1 (en) 2003-09-03 2005-03-03 Micron Technology, Inc. Apparatus and method for high density multi-chip structures
US6897125B2 (en) 2003-09-17 2005-05-24 Intel Corporation Methods of forming backside connections on a wafer stack
TWI251313B (en) 2003-09-26 2006-03-11 Seiko Epson Corp Intermediate chip module, semiconductor device, circuit board, and electronic device
US20050104027A1 (en) 2003-10-17 2005-05-19 Lazarev Pavel I. Three-dimensional integrated circuit with integrated heat sinks
KR101286379B1 (ko) 2003-11-10 2013-07-15 스태츠 칩팩, 엘티디. 범프-온-리드 플립 칩 인터커넥션
US6861336B1 (en) * 2003-11-30 2005-03-01 Union Semiconductor Technology Corporation Die thinning methods
US7276787B2 (en) 2003-12-05 2007-10-02 International Business Machines Corporation Silicon chip carrier with conductive through-vias and method for fabricating same
US7230318B2 (en) 2003-12-24 2007-06-12 Agency For Science, Technology And Research RF and MMIC stackable micro-modules
US6992824B1 (en) 2003-12-27 2006-01-31 Motamedi Manouchehr E Efficient wave propagation for terahertz imaging and sensing
KR100538158B1 (ko) 2004-01-09 2005-12-22 삼성전자주식회사 웨이퍼 레벨 적층 칩 접착 방법
TWI254995B (en) * 2004-01-30 2006-05-11 Phoenix Prec Technology Corp Presolder structure formed on semiconductor package substrate and method for fabricating the same
JP4204989B2 (ja) 2004-01-30 2009-01-07 新光電気工業株式会社 半導体装置及びその製造方法
FR2867308B1 (fr) 2004-03-02 2006-05-19 Atmel Grenoble Sa Circuit integre avec diode de lecture de tres petites dimensions
JP4074862B2 (ja) 2004-03-24 2008-04-16 ローム株式会社 半導体装置の製造方法、半導体装置、および半導体チップ
JP3875240B2 (ja) 2004-03-31 2007-01-31 株式会社東芝 電子部品の製造方法
US7144759B1 (en) 2004-04-02 2006-12-05 Celerity Research Pte. Ltd. Technology partitioning for advanced flip-chip packaging
US20050245059A1 (en) * 2004-04-30 2005-11-03 Yuan Yuan Method for making an interconnect pad
TWI230989B (en) 2004-05-05 2005-04-11 Megic Corp Chip bonding method
JP4119866B2 (ja) 2004-05-12 2008-07-16 富士通株式会社 半導体装置
JP4441328B2 (ja) 2004-05-25 2010-03-31 株式会社ルネサステクノロジ 半導体装置及びその製造方法
JP4955935B2 (ja) 2004-05-25 2012-06-20 キヤノン株式会社 貫通孔形成方法および半導体装置の製造方法
US20050262634A1 (en) 2004-05-28 2005-12-01 Gottlieb Patricia R Combination convertible blanket and pillow
JP2006019455A (ja) 2004-06-30 2006-01-19 Nec Electronics Corp 半導体装置およびその製造方法
WO2006014411A1 (en) 2004-07-02 2006-02-09 Strasbaugh Method and system for processing wafers
US7109068B2 (en) * 2004-08-31 2006-09-19 Micron Technology, Inc. Through-substrate interconnect fabrication methods
US7129567B2 (en) 2004-08-31 2006-10-31 Micron Technology, Inc. Substrate, semiconductor die, multichip module, and system including a via structure comprising a plurality of conductive elements
US7157310B2 (en) 2004-09-01 2007-01-02 Micron Technology, Inc. Methods for packaging microfeature devices and microfeature devices formed by such methods
US7326629B2 (en) 2004-09-10 2008-02-05 Agency For Science, Technology And Research Method of stacking thin substrates by transfer bonding
JP4966487B2 (ja) 2004-09-29 2012-07-04 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
JP4813035B2 (ja) * 2004-10-01 2011-11-09 新光電気工業株式会社 貫通電極付基板の製造方法
US9466595B2 (en) 2004-10-04 2016-10-11 Intel Corporation Fabrication of stacked die and structures formed thereby
US20060070704A1 (en) 2004-10-06 2006-04-06 Tropicana Products, Inc. Vaccum support and transfer of flexible material
JP2006135277A (ja) * 2004-10-06 2006-05-25 North:Kk 配線基板と、その製造方法
KR100498708B1 (ko) 2004-11-08 2005-07-01 옵토팩 주식회사 반도체 소자용 전자패키지 및 그 패키징 방법
US20060125084A1 (en) 2004-12-15 2006-06-15 Fazzio Ronald S Integration of micro-electro mechanical systems and active circuitry
US7396732B2 (en) 2004-12-17 2008-07-08 Interuniversitair Microelektronica Centrum Vzw (Imec) Formation of deep trench airgaps and related applications
US7264984B2 (en) * 2004-12-21 2007-09-04 Touchdown Technologies, Inc. Process for forming MEMS
US7390735B2 (en) 2005-01-07 2008-06-24 Teledyne Licensing, Llc High temperature, stable SiC device interconnects and packages having low thermal resistance
JP4057017B2 (ja) 2005-01-31 2008-03-05 富士通株式会社 電子装置及びその製造方法
US7442570B2 (en) 2005-03-18 2008-10-28 Invensence Inc. Method of fabrication of a AL/GE bonding in a wafer packaging environment and a product produced therefrom
US7371676B2 (en) 2005-04-08 2008-05-13 Micron Technology, Inc. Method for fabricating semiconductor components with through wire interconnects
US20060252262A1 (en) 2005-05-03 2006-11-09 Rockwell Scientific Licensing, Llc Semiconductor structures having via structures between planar frontside and backside surfaces and methods of fabricating the same
TW200644165A (en) 2005-05-04 2006-12-16 Icemos Technology Corp Silicon wafer having through-wafer vias
US7303976B2 (en) 2005-05-10 2007-12-04 Hewlett-Packard Development Company, L.P. Wafer bonding method
US7170183B1 (en) 2005-05-13 2007-01-30 Amkor Technology, Inc. Wafer level stacked package
US20060264029A1 (en) 2005-05-23 2006-11-23 Intel Corporation Low inductance via structures
EP1732116B1 (en) 2005-06-08 2017-02-01 Imec Methods for bonding and micro-electronic devices produced according to such methods
US7534722B2 (en) 2005-06-14 2009-05-19 John Trezza Back-to-front via process
US7838997B2 (en) 2005-06-14 2010-11-23 John Trezza Remote chip attachment
US7687400B2 (en) 2005-06-14 2010-03-30 John Trezza Side stacking apparatus and method
US7767493B2 (en) 2005-06-14 2010-08-03 John Trezza Post & penetration interconnection
US7989958B2 (en) 2005-06-14 2011-08-02 Cufer Assett Ltd. L.L.C. Patterned contact
US20060281303A1 (en) 2005-06-14 2006-12-14 John Trezza Tack & fuse chip bonding
US7488680B2 (en) 2005-08-30 2009-02-10 International Business Machines Corporation Conductive through via process for electronic device carriers
US7528494B2 (en) 2005-11-03 2009-05-05 International Business Machines Corporation Accessible chip stack and process of manufacturing thereof
US20080017407A1 (en) * 2006-07-24 2008-01-24 Ibiden Co., Ltd. Interposer and electronic device using the same
US7982307B2 (en) 2006-11-22 2011-07-19 Agere Systems Inc. Integrated circuit chip assembly having array of thermally conductive features arranged in aperture of circuit substrate
US20080284037A1 (en) 2007-05-15 2008-11-20 Andry Paul S Apparatus and Methods for Constructing Semiconductor Chip Packages with Silicon Space Transformer Carriers

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