KR20040072574A - 회로 장치 및 그 제조 방법 - Google Patents

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KR20040072574A
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고바야시요시유끼
사까모또준지
마시모시게아끼
오까와가쯔미
마에하라에이주
다까하시고우지
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산요덴키가부시키가이샤
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    • H01L2224/838—Bonding techniques
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    • H01L2224/83851—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester being an anisotropic conductive adhesive
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    • H01L2224/85399—Material
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    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1029—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being a lead frame
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    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
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    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
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Abstract

도전박(60)에 분리 홈(54)을 형성한 후 회로 소자를 실장하고, 이 도전박(60)을 지지 기판으로서 절연성 수지(50)를 피착하고 반전한 다음, 이번은 절연성 수지(50)를 지지 기판으로 하여 도전박을 연마하고 도전로로 분리한다. 따라서, 지지 기판을 채용하지 않으면서 도전로(51) 및 회로 소자(52)가 절연성 수지(50)로 지지된 회로 장치를 실현할 수 있다. 또한, 회로에는 반드시 필요한 배선 L1-L3이 있어, 만곡 구조(59)나 차양(58)을 포함하기 때문에 돌출을 방지할 수 있다.

Description

회로 장치 및 그 제조 방법{CIRCUIT DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 회로 장치 및 그 제조 방법에 관한 것으로, 특히 지지 기판이 불필요한 박형의 회로 장치 및 그 제조 방법에 관한 것이다.
종래, 전자 기기에 세트되는 회로 장치는 휴대 전화 또는 휴대용 컴퓨터 등에 채용되기 때문에, 소형화, 박형화, 및 경량화가 요구되고 있다.
회로 장치로서 반도체 장치를 예를 들어 진술하면, 일반적인 반도체 장치로서 종래 통상의 트랜스퍼 몰드로 밀봉된 패키지형 반도체 장치가 있다. 이 반도체 장치(1)는 도 24와 같이 프린트 기판 PS에 실장된다.
또한, 패키지형 반도체 장치(1)는 반도체 칩(2)의 주위를 수지층(3)으로 피복하고, 수지층(3)의 측부로부터 외부 접속용 리드 단자(4)가 도출된 것이다.
그러나, 이 패키지형 반도체 장치(1)는 리드 단자(4)가 수지층(3)으로부터 돌출되고, 전체 사이즈가 커서, 소형화, 박형화 및 경량화를 만족할 수 없었다.
그 때문에, 각 회사가 앞다투어 소형화, 박형화 및 경량화를 실현하기 위한 여러 구조를 개발하고, 최근에는 CSP (칩 사이즈 패키지)라고 하는 칩의 사이즈와 동등한 웨이퍼 스케일 CSP, 또는 칩 사이즈보다도 약간 큰 사이즈의 CSP가 개발되고 있다.
도 25는 지지 기판으로서 유리 에폭시 기판(5)을 채용한, 칩 사이즈보다도약간 큰 CSP(6)을 나타내는 것이다. 여기서는 유리 에폭시 기판(5)에 트랜지스터 칩 T가 실장된 것으로서 설명해 간다.
이 유리 에폭시 기판(5)의 표면에는 제1 전극(7), 제2 전극(8) 및 다이 패드(9)가 형성되고, 이면에는 제1 이면 전극(10)과 제2 이면 전극(11)이 형성되어 있다. 그리고, 관통 홀 TH를 통해 상기 제1 전극(7)과 제1 이면 전극(10), 및 제2 전극(8)과 제2 이면 전극(11)이 전기적으로 접속되어 있다. 또한, 다이 패드(9)에는 상기 베어 트랜지스터 칩 T가 고착되고, 트랜지스터의 에미터 전극과 제1 전극(7)이 금속 세선(12)을 통해 접속되고, 트랜지스터의 베이스 전극과 제2 전극(8)이 금속 세선(12)을 통해 접속된다. 또한, 트랜지스터 칩 T를 피복하도록 유리 에폭시 기판(5)에 수지층(13)이 설치된다.
상기 CSP(6)은 유리 에폭시 기판(5)을 채용하지만, 웨이퍼 스케일 CSP와 달리 칩 T에서 외부 접속용 이면 전극(10, 11)까지의 연장 구조가 간단하며, 염가로 제조할 수 있는 장점을 갖는다.
또한, 상기 CSP(6)은 도 24와 같이 프린트 기판 PS에 실장된다. 프린트 기판 PS에는 전기 회로를 구성하는 전극 및 배선이 설치되고, 상기 CSP(6), 패키지형 반도체 장치(1), 칩 저항 CR 또는 칩 컨덴서 CC 등이 전기적으로 접속되어 고착된다.
그리고, 이 프린트 기판으로 구성된 회로는 여러 세트 내에 부착된다.
이어서, 이 CSP의 제조 방법을 도 26 및 도 27을 참조하면서 설명한다. 또한, 도 27에서는 중앙의 유리 에폭시/플렉시블 기판이라고 된 플로우도를 참조한다.
우선 기재(지지 기판)로서 유리 에폭시 기판(5)을 준비하고, 이 양면에 절연성 접착제를 통해 Cu박(20, 21)을 압착한다(이상 도 26a를 참조).
계속해서, 제1 전극(7), 제2 전극(8), 다이 패드(9), 제1 이면 전극(10) 및 제2 이면 전극(11)에 대응하는 Cu 박(20, 21)에 내 에칭성의 레지스트(22)를 피복하고 Cu 박(20, 21)을 패터닝한다. 또한, 패터닝은 표면과 이면에서 따로따로 해도 좋다(이상 도 26b를 참조).
계속해서, 드릴이나 레이저를 이용하여 관통 홀 TH를 위한 홀을 상기 유리 에폭시 기판에 형성하고, 이 홀에 도금을 실시하여 관통 홀 TH를 형성한다. 이 관통 홀 TH에 의해 제1 전극(7)과 제1 이면 전극(10), 제2 전극(8)과 제2 이면 전극(10)이 전기적으로 접속된다(이상 도 26c를 참조).
또한, 도면에서는 생략을 했지만, 본딩포스트로 이루어지는 제1 전극(7) 및 제2 전극(8)에 Ni 도금 혹은 금도금을 실시함과 동시에 다이 본딩포스트가 되는 다이 패드(9)에 Au 도금을 실시하고 트랜지스터 칩 T를 다이 본딩한다.
마지막으로, 트랜지스터 칩 T의 에미터 전극과 제1 전극(7), 트랜지스터 칩 T의 베이스 전극과 제2 전극(8)을 금속 세선(12)을 통해 접속하고, 수지층(13)으로 피복한다(이상 도 26d를 참조).
그리고, 필요에 따라 다이싱하여 개개의 전기 소자로서 분리한다. 도 26에서는 유리 에폭시 기판(5)에 트랜지스터 칩 T가 하나밖에 설치되지 않지만, 실제는 트랜지스터 칩 T가 매트릭스형으로 다수개 설치된다. 그 때문에, 마지막으로 다이싱 장치에 의해 개별 분리되어 있다.
이상의 제조 방법에 따라, 지지 기판(5)을 채용한 CSP 형의 전기 소자가 완성된다. 이 제조 방법은 지지 기판으로서 플렉시블 시트를 채용해도 마찬가지다.
한편, 세라믹 기판을 채용한 제조 방법을 도 27 좌측의 플로우에 도시한다. 지지 기판인 세라믹 기판을 준비한 후, 관통 홀을 형성하고, 그 후 도전 페이스트를 사용하여, 앞과 뒤의 전극을 인쇄하여 소결한다. 그 후, 전단계의 제조 방법의 수지층을 피복할 때까지는 도 26의 제조 방법과 동일하지만, 세라믹 기판은 상당히 취성이 강하여, 플렉시블 시트나 유리 에폭시 기판과 달리, 금방 깨지기 때문에 금형을 이용한 몰드를 형성할 수 없다는 문제가 있다. 그 때문에, 밀봉 수지를 포팅하고 경화한 후, 밀봉 수지를 평평하게 하는 연마를 실시하고, 마지막으로 다이싱 장치를 사용하여 개별 분리한다.
*도 25에서, 트랜지스터 칩 T, 접속 수단(7∼12) 및 수지층(13)은 외부와 전기적으로 접속하고 트랜지스터를 보호하므로 필요한 구성 요소이지만, 이러한 구성 요소만으로 소형화, 박형화, 경량화를 실현하는 전기 회로 장치를 제공하는 것은 어렵다.
또한, 지지 기판이 되는 유리 에폭시 기판(5)은 상술된 바와 같이 본래 불필요한 것이다. 그러나 제조 방법 상, 전극을 접합시키기 때문에, 지지 기판으로서 채용하고 있으므로 이 유리 에폭시 기판(5)을 없앨 수 없었다.
그 때문에, 이 유리 에폭시 기판(5)을 채용함으로써, 비용이 상승하며, 또한, 유리 에폭시 기판(5)이 두껍기 때문에 회로 장치가 두꺼워져, 소형화, 박형화, 경량화에 한계가 있었다.
또한, 유리 에폭시 기판이나 세라믹 기판으로는 반드시 양면의 전극을 접속하는 관통 홀 형성 공정이 불가결하여, 제조 공정도 길어진다는 문제도 있었다.
도 28은 유리 에폭시 기판, 세라믹 기판 또는 금속 기판 등에 형성된 패턴도를 나타내는 것이다. 이 패턴은 일반적으로 IC 회로가 형성되어 있고, 트랜지스터 칩(21), IC 칩(22), 칩 컨덴서(23) 및/또는 칩 저항(24)이 실장되어 있다. 이 트랜지스터 칩(21)이나 IC 칩(22) 주위에는 배선(25)과 일체가 된 본딩 패드(26)가 형성되고, 금속 세선(28)을 통해 칩(21, 22)과 본딩 패드가 전기적으로 접속된다. 또한, 배선(29)은 외부 리드 패드(30)와 일체가 되어 형성된다. 이들의 배선(25, 29)은 기판 이면을 곡절하면서 연장하고, 필요에 따라서는 IC 칩 이면에서 가장 가늘게 형성되어 있다. 따라서, 이 가는 배선은 기판과 접착 면적이 매우 적어, 배선이 박리되거나 휘는 문제가 있었다. 또한, 본딩 패드(26)는 파워용 본딩 패드와 신호용의 본딩 패드가 있으며, 특히 소 신호용 본딩 패드는 접착 면적이 작아 막 분리의 원인이 되었다.
또한, 외부 리드 패드에는 외부 리드가 고착되지만, 외부 리드에 가해지는 외력에 따라 외부 리드 패드가 박리되는 문제도 있었다.
본 발명은 상기 실정에 감안하여 이루어진 것으로, 제조가 용이하며 고정밀도이면서 신뢰성이 높은 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명은 복수의 도전로; 상기 도전로 상에 접속된 회로 소자; 상기 회로 소자 및 상기 도전로를 피복하여, 상기 회로 소자와 상기 도전로를 일체적으로 지지하는 절연성 수지로 이루어지는 패키지; 및 상기 패키지의 일주면에 노출되는 외부 접속용 리드 단자로 이루어지는 것을 특징으로 한다.
바람직하게는 상기 도전로는 금속의 압연체로 구성되는 것을 특징으로 한다.
또한, 본 발명에서는 도전로 패턴을 형성하기 위한 도전성 플레이트로서 1매의 판형체를 출발 재료 및 이를 펀칭 가공 또는 하프 에칭 가공에 의해 분리 홈을 형성하여 도전로 패턴을 형성하기 때문에, 시트 저항이 작아 치밀하면서 표면의 평탄도가 높은 도전로를 형성하는 것이 가능해진다. 따라서 본딩 정밀도가 높아, 고집적화 회로 장치의 실장시에도, 고정밀이면서 고신뢰성을 실현하는 것이 가능해진다.
또한, 특히 금속의 압연체를 이용함으로써 입계가 랜덤 배치되고, 시트 저항이 작아, 치밀하면서 표면의 평탄도가 미시적으로 봤을 때 높은 도전로를 형성하는 것이 가능해진다.
즉, 도금막의 경우에는 도전로로서 충분한 막 두께를 얻을 수 있을 정도로 두껍게 형성한 경우에는 막 두께의 변동이 커서, 표면의 충분한 평탄성을 얻을 수 없다. 예를 들면, 20-100 마이크론 정도의 도금막을 형성하려고 하면, 막 두께의 변동이 커서 본딩 강도가 대폭 저하한다. 이에 대해, 본원 발명과 같이 구리등의 압연 금속을 에칭하여 형성한 경우에는 매우 평탄하여 본딩 강도 및 본딩 정밀도가 높은 회로 장치를 얻는 것이 가능해진다.
단, 도금막인 경우에는 도금 성장면을 경면으로 함으로써, 지지체를 제거하고, 성장면측을 본딩면으로서 사용하도록 하면, 조금이나마 평탄성을 개선하는 것은 가능하다. 그러나, 구리등 금속의 압연체를 이용한 경우에 비해, 정밀도는 대폭 떨어진다.
또한, 이하의 점에서 장점을 갖는다. 박형 패키지 특유의 휘어짐에 의해 발생하는 응력에 견딜 수 있다. 또한, 확산등에 의해 생기는 전기적 접속부의 오염을 방지할 수 있다. 또한, 강성을 높힐 수 있기 때문에, 작업성을 향상시킬 수 있다는 등의 장점을 갖는다.
예를 들면, 상기 도전로를 철-니켈을 주성분으로 하는 압연체로 구성함으로써, 열팽창 계수의 미스매치를 막을 수 있다고 하는 효과가 있다. 이것은 실리콘 칩과 Fe-Ni의 열팽창 계수의 값이 매우 가깝기 때문이다. 따라서, 칩 사이즈가 큰 경우에도 휘어짐의 발생을 방지할 수 있다.
또한, 상기 도전로는 알루미늄을 주성분으로 하는 압연체로 구성함으로써, Cu, Fe-Ni에 비해 경량화를 실현할 수 있다. Al 와이어나 Au 와이어를 사용하는 경우, 도금막을 통하지 않고 본딩할 수 있다는 효과가 있다.
또한, 상기 도전로는 표면이 플랫이 되도록 입계가 랜덤 배치됨에 따라, 내 굴곡성 및 강성이 향상하여, 도전로의 열화를 방지할 수 있다는 효과가 있다.
또한, 상기 도전로의 회로 소자 탑재면에 상기 도전로와는 다른 금속 재료로 이루어지는 도전 피막이 형성됨에 따라, 응력에 의한 도전로의 휘어짐 및 단선을 방지할 수 있음과 동시에 다이 본딩부와 소자와의 전기적 접속부의 신뢰성을 향상시킬 수 있다.
또한, 상기 도전 피막을 니켈 도금으로 구성됨으로써, Al의 와이어 본딩을 가능하게 함과 동시에 강도를 갖는 차양의 형성이 가능해진다.
또한, 예를 들면, 첫째, 전기적으로 분리된 복수의 도전로; 원하는 상기 도전로 상에 고착된 복수의 회로 소자; 및 상기 회로 소자를 피복하고 또한 상기 도전로를 일체로 지지하는 절연성 수지를 구비하며, 상기 복수의 도전로 중 적어도 하나는 상기 복수의 회로 소자로 회로를 구성하기 위한 배선으로서 설치되고, 측면을 만곡시켜 상기 절연성 수지와 감합시킴에 따라, 구성 요소를 최소한으로 하고, 또한, 배선이 상기 절연성 수지로부터 돌출되지 않는 구조로 하여 종래의 과제를 해결하는 것이다.
둘째, 분리 홈에서 전기적으로 분리된 복수의 도전로; 원하는 상기 도전로 상에 고착된 복수의 회로 소자; 및 상기 회로 소자를 피복하며 또한, 상기 도전로 사이의 분리 홈에 충전되어 일체로 지지하는 절연성 수지를 구비하고, 상기 복수의 도전로 중 적어도 하나는 상기 복수의 회로 소자로 회로를 구성하기 위한 배선으로 하여 설치되고, 측면을 만곡시켜 상기 절연성 수지와 감합시킴에 따라, 분리 홈에 충전된 절연성 수지에 의해 복수의 도전로를 일체로 지지하는데, 특히 배선의 돌출을 방지하여, 종래의 과제를 해결하는 것이다.
셋째, 분리 홈에서 전기적으로 분리된 복수의 도전로; 원하는 상기 도전로상에 고착된 복수의 회로 소자; 및 상기 회로 소자를 피복하고 또한, 상기 도전로 사이의 상기 분리 홈에 충전되어 상기 도전로의 이면을 노출하여 일체로 지지하는 절연성 수지를 구비하고, 상기 복수의 도전로 중 적어도 하나는 상기 복수의 회로 소자로 회로를 구성하기 위한 배선으로서 설치되고, 측면을 만곡시켜 상기 절연성 수지와 감합시킴에 따라, 도전로의 이면이 외부 접속용 전극으로서 활용할 수 있으므로, 관통 홀을 불필요하게 할 수 있음과 함께 도전로의 하나인 배선의 돌출도 방지하여, 종래의 과제를 해결하는 것이다.
넷째, 도전박을 준비하고, 적어도 도전로가 되는 영역을 제외한 상기 도전박에 상기 도전박의 두께보다도 얕은 분리 홈을 형성하여 측면이 만곡한 도전로를 형성하는 공정; 원하는 상기 도전로 상에 복수의 회로 소자를 고착하는 공정; 상기 회로 소자를 피복하고, 상기 분리 홈에 충전되도록 절연성 수지로 몰드하고, 상기 도전로와 상기 절연성 수지를 감합시키는 공정; 및 상기 분리 홈을 설치하지 않은 두께 부분의 상기 도전박을 제거하고, 상기 복수의 도전로와 상기 복수의 회로 소자로 적어도 구성하는 회로를 형성하는 공정을 구비하는 하는 것을 특징으로 하는 회로 장치의 제조 방법을 제공함으로써, 도전로를 형성하는 도전박이 스타트의 재료이고, 절연성 수지가 몰드될 때까지는 도전박이 지지 기능을 갖고, 몰드 후에는 절연성 수지가 지지 기능을 갖음으로써 지지 기판이 불필요하게 되어 종래의 과제를 해결하는 것이다.
다섯째, 도전박을 준비하여, 적어도 도전로로 이루어지는 영역을 제외한 상기 도전박에 상기 도전박의 두께보다도 얕은 분리 홈을 형성하여 측면이 만곡한 도전로를 형성하는 공정; 원하는 상기 도전로 상에 복수의 회로 소자를 고착하는 공정; 상기 회로 소자의 전극과 원하는 상기 도전로를 전기적으로 접속하는 접속 수단을 형성하는 공정과 상기 회로 소자를 피복하고, 상기 분리 홈에 충전되도록 절연성 수지로 몰드하고, 상기 도전로와 상기 절연성 수지를 감합시키는 공정; 및 상기 분리 홈을 설치하지 않은 두께 부분의 상기 도전박을 이면으로부터 일정하게 제거하여 상기 도전로의 이면과 상기 분리 홈 사이의 상기 절연성 수지를 실질적으로 평탄면으로 하고, 상기 복수의 도전로와 상기 복수의 회로 소자로 적어도 구성하는 회로를 형성하는 공정을 구비하는 것을 특징으로 하는 회로 장치의 제조 방법을 제공함으로써, 돌출이 억지된 가는 배선을 갖는 회로 장치를 다수개로 양산할 수 있어, 종래의 과제를 해결하는 것이다.
또한, 본 발명에서는 도전로 패턴을 형성하기 위한 도전성 플레이트로서 1매의 판형체를 출발 재료 및 이를 펀칭 가공 또는 하프 에칭 가공에 의해 분리 홈을 형성하여 도전로 패턴을 형성하기 때문에, 시트 저항이 작고, 치밀하면서 표면의 평탄도가 높은 도전로를 형성하는 것이 가능해진다. 따라서 본딩 정밀도가 높고, 고집적화 회로 장치의 실장시에도 고정밀이면서 고신뢰성을 실현하는 것이 가능해진다.
또한, 특히 금속의 압연체를 이용함으로써 입계가 랜덤 배치되어, 시트 저항이 작고, 치밀하면서 표면의 평탄도가 미시적으로 봤을 때 높은 도전로를 형성하는 것이 가능해진다.
즉, 도금막의 경우에는 도전로로서 충분한 막 두께를 얻을 수 있을 정도로 두껍게 형성한 경우에는 막 두께의 변동이 크고, 표면이 충분한 평탄성을 얻을 수 없다. 예를 들면, 20-35 마이크론 정도의 도금막을 형성하려고 하면, 막 두께의변동이 커서 본딩 강도가 대폭 저하한다. 이에 대해, 본원 발명과 같이 구리등의 압연 금속을 에칭하여 형성한 경우에는 매우 평탄하여 본딩 강도 및 본딩 정밀도가 높은 회로 장치를 얻는 것이 가능해진다.
도 1은 본 발명의 회로 장치를 설명하는 도면.
도 2는 본 발명의 회로 장치를 설명하는 도면.
도 3은 본 발명의 회로 장치의 제조 방법을 설명하는 도면.
도 4는 본 발명의 회로 장치의 제조 방법을 설명하는 도면.
도 5는 본 발명의 회로 장치의 제조 방법을 설명하는 도면.
도 6은 본 발명의 회로 장치의 제조 방법을 설명하는 도면.
도 7은 본 발명의 회로 장치의 제조 방법을 설명하는 도면.
도 8은 본 발명의 회로 장치를 설명하는 도면.
도 9는 본 발명의 회로 장치의 제조 방법을 설명하는 도면.
도 10은 본 발명의 회로 장치의 제조 방법을 설명하는 도면.
도 11은 본 발명의 회로 장치의 제조 방법을 설명하는 도면.
도 12는 본 발명의 회로 장치의 제조 방법을 설명하는 도면.
도 13은 본 발명의 회로 장치의 제조 방법을 설명하는 도면.
도 14는 본 발명의 회로 장치의 제조 방법을 설명하는 도면.
도 15는 본 발명의 회로 장치의 제조 방법을 설명하는 도면.
도 16은 본 발명의 회로 장치의 제조 방법을 설명하는 도면.
도 17은 본 발명의 회로 장치의 제조 방법을 설명하는 도면.
도 18은 본 발명의 회로 장치의 제조 방법을 설명하는 도면.
도 19는 본 발명의 회로 장치의 제조 방법을 설명하는 도면.
도 20은 본 발명의 회로 장치의 제조 방법을 설명하는 도면.
도 21은 본 발명의 회로 장치를 설명하는 도면.
도 22는 본 발명의 회로 장치를 설명하는 도면.
도 23은 본 발명의 회로 장치의 실장 방법을 설명하는 도면.
도 24는 종래의 회로 장치의 실장 구조를 설명하는 도면.
도 25는 종래의 회로 장치를 설명하는 도면.
도 26은 종래의 회로 장치의 제조 방법을 설명하는 도면.
도 27은 종래와 본 발명의 회로 장치의 제조 방법을 설명하는 도면.
도 28은 종래와 본 발명의 회로 장치에 적용되는 IC 회로의 패턴도.
도 29는 반도체 메이커와 세트 메이커의 포지셔닝을 설명하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
50 : 절연성 수지
51 : 도전로
52 : 회로 소자
53 : 회로 장치
54 : 분리 홈
59 : 만곡 구조
<회로 장치를 설명하는 제1 실시예>
우선 본 발명의 회로 장치에 대해 도 1을 참조하면서 그 구조에 대해 설명한다.
도 1에는 절연성 수지(50)에 매립된 도전로(51)를 포함하고, 상기 도전로(51) 상에는 회로 소자(52)가 고착되고, 상기 절연성 수지(50)로 도전로(51)를 지지하여 이루어지는 회로 장치(53)가 도시되어 있다. 또한, 도전로(51) 측면은 만곡 구조(59)를 갖고 있다.
본 구조는 회로 소자(52A, 52B), 복수의 도전로(51A, 51B, 51C), 및 이 도전로(51A, 51B, 51C)를 매립하는 절연성 수지(50)의 3개의 재료로 구성되며, 도전로(51)사이에는 이 절연성 수지(50)로 충전된 분리 홈(54)이 설치된다. 그리고, 절연성 수지(50)에 의해 만곡 구조(59)의 상기 도전로(51)가 지지되어 있다.
절연성 수지로서는 에폭시 수지 등의 열 경화성 수지, 폴리이미드 수지, 폴리페닐렌설파이드 등의 열가소성 수지를 이용할 수 있다. 또한, 절연성 수지는 금형을 이용하여 굳히는 수지, 디프, 도포를 하여 피복할 수 있는 수지라면, 모든 수지를 채용할 수 있다. 또한, 섬유 함침 필름 즉, 프리프레그의 사용도 가능하다.
또한, 도전로(51)로서는 Cu를 주 재료로 한 도전박, Al을 주 재료로 한 도전박, 또는 Fe-Ni 등의 합금으로 이루어지는 도전박 등을 이용할 수 있다. 물론, 다른 도전 재료라도 가능하지만, 특히 에칭할 수 있는 도전재, 레이저로 증발하는 도전재가 바람직하다.
본 발명에서는 특히 에칭으로서 드라이 에칭, 혹은 웨트 에칭을 채용하여 비 이방성적인 에칭을 실시함으로써, 도전로(51)의 측면을 만곡 구조(59)로 하고, 앵커 효과를 발생시키고 있다. 그 결과, 도전로(51)가 절연성 수지(50)로부터 돌출되지 않는 구조를 실현하고 있다.
또한, 회로 소자(52)의 접속 수단은 금속 세선(55A), 로우재로 이루어지는 도전 볼, 편평한 도전 볼, 땜납 등의 로우재(55B), Ag 페이스트 등의 도전 페이스트(55C), 도전 피막 또는 이방성 도전성 수지 등이다. 이들 접속 수단은 회로 소자(52)의 종류, 회로 소자(52)의 실장 형태로 선택된다. 예를 들면, 베어 반도체 소자이면, 표면의 전극과 도전로(51)와의 접속은 금속 세선이 선택되어, CSP 플립 칩등이면 땜납 볼이나 땜납 범프가 선택된다. 또한, 칩 저항, 칩 콘덴서는 땜납(55B)이 선택된다. 또한, 패키지된 회로 소자, 예를 들면 BGA나 패키지형의 반도체 소자 등을 도전로(51)에 실장해도 문제 없고, 이를 채용하는 경우 접속 수단은 땜납이 선택된다.
또한, 회로 소자와 도전로(51A)와의 고착은 전기적 접속이 불필요하면, 절연성 접착제가 선택되고, 또한, 전기적 접속이 필요한 경우에는 도전 피막이 채용된다. 여기서는 도전 피막은 적어도 한층 있으면 된다.
*이 도전 피막으로서 생각되어지는 재료는 Ni, Ag, Au, pt 또는 pd 등으로, 증착 스퍼터링, CVD등의 저진공, 또는 고진공하의 피착, 도금 또는 도전 페이스트의 소결등에 의해 피복된다.
예를 들면, Ag는 Au와 접착함과 함께 로우재 모두 접착한다. 따라서 칩 이면에 Au 피막이 피복되면, 그대로 Ag 피막, Au 피막, 땜납 피막을 도전로(51A)에 피복함으로써 칩을 열 압착할 수 있고, 또한 땜납 등의 로우재를 통해 칩을 고착할 수 있다. 여기서, 상기 도전 피막은 복수층에 적층된 도전 피막의 최상층에 형성되어도 좋다. 예를 들면, Cu의 도전로(51A) 상에는 Ni 피막, Au 피막의 2층이 순서대로 피착된 것, Ni 피막, Cu 피막, 땜납 피막의 3층이 순서대로 피착된 것, Ag 피막, Ni 피막의 2층이 순서대로 피복된 것을 형성할 수 있다. 또한, 이들 도전 피막의 종류, 적층 구조는 이 외에도 다수 있지만, 여기서는 생략한다.
본 회로 장치는 도전로(51)를 밀봉 수지인 절연성 수지(50)로 지지하기 때문에, 지지 기판이 불필요해져 도전로(51), 회로 소자(52) 및 절연성 수지(50)로 구성된다. 이 구성은 본 발명의 특징이다. 종래의 기술란에서도 설명한 바와 같이, 종래의 회로 장치의 도전로는 지지 기판으로 지지되거나 리드 프레임으로 지지되기 때문에, 본래 불필요해도 되는 구성이 부가되어 있다. 그러나, 본 회로 장치는 필요 최소한의 구성 요소로 구성되어, 지지 기판을 불필요하게 하기 때문에 박형이면서 염가가 되는 특징을 갖는다.
또한, 상기 구성 외에 회로 소자(52)를 피복하고 또한, 상기 도전로(52) 사이의 상기 분리 홈(54)에 충전되어 일체로 지지하는 절연성 수지(50)를 갖고 있다.
이 만곡 구조(59)의 도전로(51) 사이에는 분리 홈(54)이 되고, 여기에 절연성 수지(50)가 충전됨으로써, 도전로(51)의 돌출이 방지 가능함과 동시에 서로의 절연을 꾀할 수 있다는 장점을 갖는다.
또한, 회로 소자(52)를 피복하고 또한, 도전로(51) 사이의 분리 홈(54)에 충전되어 도전로(51)의 이면만을 노출하여 일체로 지지하는 절연성 수지(50)를 갖고 있다.
이 도전로의 이면을 노출시키는 점은 본 발명의 특징 중 하나이다. 도전로의 이면이 외부와의 접속에 도움이 될 수 있어, 도 25와 같은 종래 구조의 관통 홀 TH를 불필요하게 할 수 있는 특징을 갖는다.
또한, 회로 소자가 로우재, Au, Ag 등의 도전 피막을 통해 직접 고착되어 있는 경우, 도전로(51)의 이면이 노출되기 때문에, 회로 소자(52A)로부터 발생하는 열을 도전로(51A)를 통해 실장 기판에 전할 수 있다. 특히 방열에 의해, 구동 전류의 상승 등의 특성 개선이 가능해지는 반도체 칩에 유효하다.
또한, 본 회로 장치는 분리 홈(54)의 표면과 도전로(51)의 표면은 실질적으로 일치하는 구조로 되어 있다. 본 구조는 본 발명의 특징으로, 도 25에 도시된 이면 전극(10, 11)의 단차가 설치되지 않기 때문에, 회로 장치(53)를 그대로 수평으로 이동시킬 수 있는 특징을 갖는다.
도 1은 복수의 회로 소자로 IC 회로를 구성하는 것으로, 특히 회로 소자와 회로 소자를 접속하는 도전로는 배선으로서 기능하며, 도 1b와 같이 실질 랜드형의 형상으로 되어 있다. 그러나 실제의 형상은 도 2나 도 28과 같이, 더욱 복잡하다.
또, 이 변형예로서, 도 1c에 도시된 바와 같이, 도전로(51)사이는 스트레이트 구조(59s)이고, 이 분리 홈에 절연성 수지(50)를 충전해도 좋다. 이 구조에서도 상기 제1 실시예와 마찬가지로, 도전로(51) 사이의 절연성을 개선할 수 있다. 돌출 방지의 효과는 상기 제1 실시예에서의 것보다 약간 뒤떨어진다.
<회로 장치를 설명하는 제2 실시예>
이어서 도 2에 도시된 회로 장치(53)를 설명한다.
본 구조는 도 2b와 같이, 도전로(51)로서 배선 L1, L2가 형성되고, 그 외에는 도 1의 구조와 실질적으로 동일하다. 따라서 이 배선 L1, L2에 대해 설명한다.
상술된 바와 같이, IC 회로에는 소규모의 회로로부터 대규모의 회로까지 있다. 그러나 여기서는 도면의 형편도 있고, 소규모의 회로를 도 2a에 도시한다. 이 회로는 오디오의 증폭 회로에 다용되는 차동 증폭 회로와 전류 미러 회로가 접속된 것이다. 상기 차동 증폭 회로는 도 2a와 같이, TR1과 TR2로 구성되며, 상기 전류 미러 회로는 TR3과 TR4로 주로 구성되어 있다.
도 2b는 도 2a의 회로를 본 회로 장치에 실현했을 때의 평면도이고, 도 2c는 도 2b의 A-A선에서의 단면도, 도 2d는 B-B선에서의 단면도이다. 도 2b의 좌측에는 TR1과 TR3이 실장되는 다이 패드(51A)가 설치되고, 우측에는 TR2와 TR4가 실장되는 다이 패드(51D)가 설치된다. 이 다이 패드(51A, 51D)의 상측에는 외부 접속용 전극(51B, 51E∼51G)이 설치되고, 하측에는 참조 번호(51C, 51H∼51J)가 설치된다. 그리고, TR1의 에미터와 TR2의 에미터가 공통 접속되기 때문에, 배선 L2가 전극(51E, 51G)과 일체가 되어 형성되어 있다. 또한, TR3의 베이스와 TR4의 베이스,TR3의 에미터와 TR4의 에미터가 공통 접속되기 때문에, 배선 L1이 전극(51C, 55J)과 일체가 되어 설치되고, 배선 L3이 전극(55H, 55I)과 일체가 되어 설치된다.
본 발명의 특징은 배선 L1∼L3에 있다. 도 28로 설명하면, 배선(25) 및 배선(29)이 이것에 해당하는 것이다. 배선은 본 회로 장치의 집적도에 따라 다르지만, 폭은 25㎛∼로 매우 좁은 것이다. 또한, 이 25㎛은 웨트 에칭을 채용한 경우의 수치로서, 드라이 에칭을 채용하면 그 폭을 더욱 좁힐 수 있다.
도 2d에서도 알 수 있듯이, 배선 L1은 이면을 노출할 뿐으로, 그 밖의 측면은 만곡 구조를 갖음과 함께 절연성 수지(50)로 지지되어 있다. 또한, 다른 표현을 하면, 절연성 수지(50)에 배선이 매립되어 있다. 따라서, 도 25와 같이, 단순히 지지 기판에 배선이 접합되는 것과는 달리, 배선의 돌출 및 휘어짐을 방지하는 것이 가능해진다. 특히, 후술된 제조 방법으로부터 분명히 알 수 있듯이, 도전로의 측면이 조면이면서 만곡 구조로 이루어지는 것, 도전로의 표면에 차양이 형성되는 것 등에 의해, 앵커 효과가 발생하여 절연성 수지로부터 상기 도전로가 빠지지 않는 구조가 된다.
또한, 외부 접속용 전극(51B, 51C, 551E∼51J)은 상술된 바와 같이 절연성 수지로 매립되기 때문에, 고착된 외부 리드로부터 외력이 가해져도, 박리하기 어렵다는 구조가 된다.
<회로 장치를 설명하는 제3 실시예>
이어서 도 8에 도시된 회로 장치(56)를 설명한다.
본 구조는 도전로(51)의 표면에 도전 피막(57)이 형성되어 있고, 그 외에는도 1이나 도 2의 구조와 실질적으로 동일하다. 따라서 여기서는 도전로 상에 도전 피막(57)이 형성된 곳을 중심으로 설명하겠다.
제1 특징은 도전로나 회로 장치의 휘어짐을 방지하기 위해 도전 피막(57)을 설치하는 점이다.
일반적으로, 절연성 수지와 도전로 재료(이하 제1 재료라고 함.)의 열팽창 계수의 차에 따라, 회로 장치 자체가 휘거나, 또한, 도전로가 만곡하거나 박리되기도 한다. 또한, 도전로(51)의 열전도율이 절연성 수지의 열전도율보다도 우수하기 때문에, 도전로(51)쪽이 먼저 온도 상승하여 팽창한다. 그 때문에, 제1 재료보다도 열팽창 계수가 작은 제2 재료를 피복함으로써, 도전로의 휘어짐, 박리, 회로 장치의 휘어짐을 방지할 수 있다. 특히 제1 재료로서 Cu를 채용한 경우, 제2 재료로서는 Au, Ni 또는 Pt 등이 좋다. Cu의 팽창율은 16.7×10-6이고, Au는 14×10-6, Ni는 12.8×10-6, Pt는 8.9×10-6이다. 또한, 이 경우, 복수의 층을 형성하여 실시해도 좋다.
제2 특징은 제2 재료에 의해 앵커 효과를 갖게 하는 점이다. 제2 재료에 의해 차양(58)이 형성되고, 또한 도전로(51)와 피착한 차양(58)이 절연성 수지(50)에 매립되기 때문에, 앵커 효과를 발생시켜 도전로(51)의 돌출을 방지할 수 있는 구조가 된다. 또한, 이 차양은 도전로를 구성하는 재료 자체로 구성해도 좋다.
본 발명은 만곡 구조(59)와 차양(58)의 양방에서, 이중의 앵커 효과를 발생시켜 도전로(51)의 돌출을 억제하고 있다.
이상의 3개의 실시예는 회로 장치로서 트랜지스터 칩(52A)과 수동 소자(52B)가 실장된 회로 장치로 설명해 왔지만, 본 발명은 도 21, 도 22와 같이, 하나의 반도체 칩이 밀봉되어 구성된 회로 장치라도 실시 가능하다. 도 21과 같이, CSP 등의 페이스 다운형의 소자(80)가 실장된 회로 장치(81), 또는 도 22와 같이 칩 저항, 칩 컨덴서 등의 수동 소자(82)가 밀봉된 회로 장치(83)에서도 실시할 수 있다. 또한, 2개의 도전로 사이에 금속 세선을 접속하고, 이것이 밀봉된 것이라도 좋다. 이것은 퓨즈로서 활용할 수 있다.
<회로 장치의 제조 방법을 설명하는 제1 실시예>
이어서 도 3∼도 7 및 도 1을 사용하여 회로 장치(53)의 제조 방법에 대해 설명한다.
우선 도 3과 같이, 시트형의 도전박(60)을 준비한다. 이 도전박(60)은 로우재의 부착성, 본딩성, 도금성이 고려되어 그 재료가 선택되며, 재료로서는 Cu를 주 재료로 한 도전박, Al을 주 재료로 한 도전박 또는 Fe-Ni 등의 합금으로 이루어지는 도전박 등이 채용된다. 혹은 구리와 알루미늄의 적층판을 이용해도 좋다.
도전박의 두께는 나중의 에칭을 고려하면 10㎛∼300㎛ 정도가 바람직하며, 여기서는 70㎛(2 온스)의 동박을 채용했다. 그러나 300㎛ 이상이라도 10㎛ 이하라도 기본적으로는 좋다. 후술된 바와 같이, 도전박(60)의 두께보다도 얕은 분리 홈(61)을 형성할 수 있으면 좋다.
또한, 시트형의 도전박(60)은 소정의 폭에서 롤형으로 감겨 준비되고, 이것이 후술된 각 공정으로 반송되어도 좋으며, 소정의 크기로 컷트된 도전박이 준비되어, 후술된 각 공정으로 반송되어도 좋다.
계속해서, 적어도 도전로(51)가 되는 영역을 제외한 도전박(60)을 도전박(60)의 두께보다도 얇게 제거하는 공정, 상기 도전로(60)에 회로 소자를 실장하는 공정 및 이 제거 공정에 따라 형성된 분리 홈(61) 및 도전박(60)에 절연성 수지(50)를 피복하여, 회로 소자를 밀봉하는 공정이 있다.
우선, 도 4와 같이, Cu 박(60) 상에 포토레지스트 PR(내 에칭 마스크)을 형성하고, 도전로(51)가 되는 영역을 제외한 도전박(60)이 노출하도록 포토레지스트 PR을 패터닝한다. 그리고, 도 5a와 같이 상기 포토레지스트 PR을 통해 에칭한다.
본 제조 방법으로는 웨트 에칭 또는 드라이 에칭으로 비 이방성으로 에칭되도록 에칭 조건을 설정한다. 이에 따라, 그 측면은 조면이 되고, 또한, 만곡이 되는 특징을 갖는다. 또한, 에칭에 의해 형성된 분리 홈(61)의 깊이는 약 50∼70㎛이다.
웨트 에칭인 경우, 에칭제는 염화 제2 철 또는 염화 제2 구리가 채용되어, 상기 도전박은 이 에칭제 중에 디핑되거나 이 에칭제가 샤워링된다.
특히 도 5b와 같이, 에칭 마스크가 되는 포토레지스트 PR의 바로 아래에는 가로 방향의 에칭이 진행되기 어렵고, 그 보다 깊은 부분이 가로 방향으로 에칭된다. 도면과 같이 분리 홈(61)의 측면이 있는 위치에서 상측을 향함에 따라, 그 위치에 대응하는 개구부의 개구경이 작아지면, 역테이퍼 구조가 되며 앵커 구조를 갖는 구조가 된다. 또한, 샤워링을 채용함으로써, 깊이 방향을 향하여 에칭이 진행되며, 가로 방향의 에칭은 억제되기 때문에, 이 앵커 구조가 현저히 나타난다.
또한, 드라이 에칭의 경우에는 이방성, 비 이방성으로 에칭이 가능하다. 현재에는 Cu를 반응성 이온 에칭으로 제거하는 것은 불가능하지만, 스퍼터링으로 제거할 수 있다. 또한, 스퍼터링의 조건에 의해 이방성, 비 이방성으로 에칭할 수 있다.
또한, 도 5에 있어서, 포토레지스트를 대신하여 에칭액에 대해 내식성이 있는 도전 피막을 선택적으로 피복해도 좋다. 도전로로 이루어지는 부분에 선택적으로 피착하면, 이 도전 피막이 에칭 보호막이 되고, 레지스트를 채용하지 않아 분리 홈을 에칭할 수 있다. 이 도전 피막으로서 생각되는 재료는 Ag, Au, Pt, Pd 또는 N 등이다. 또한, 이들 내식성의 도전 피막은 다이 패드, 본딩 패드로서 그대로 활용할 수 있는 특징을 갖는다.
예를 들면, Ag 피막은 Au와 접착하고, 로우재 모두 접착한다. 따라서 칩 이면에 Au 피막이 피복되면, 그대로 도전로(51) 상의 Ag 피막에 칩을 열압착할 수 있고, 또한, 땜납 등의 로우재를 통해 칩을 고착할 수 있다. 또한, Ag의 도전 피막에는 Au 세선을 접착할 수 있기 때문에, 와이어 본딩도 가능해진다. 따라서 이들의 도전 피막을 그대로 다이 패드, 본딩 패드로서 활용할 수 있는 장점을 갖는다.
계속해서, 도 6과 같이, 분리 홈(61)이 형성된 도전박(60)에 회로 소자(52)를 전기적으로 접속하여 실장하는 공정이 있다.
회로 소자(52)로서는 트랜지스터, 다이오드, IC 칩 등의 반도체 소자(52A), 칩 컨덴서, 칩 저항 등의 수동 소자(52B)이다. 또한, 두께가 두껍게 되지만, CSP, BGA 등의 페이스 다운의 반도체 소자도 실장할 수 있다.
여기서는 베어 트랜지스터 칩(52A)이 도전로(51A)에 다이 본딩되며, 에미터 전극과 도전로(51B), 베이스 전극과 도전로(51B)가 열압착에 의한 볼 본딩 혹은 초음파에 의한 웨트 본딩 등으로 고착되는 금속 세선(55A)을 통해 접속된다. 또한, 참조 번호(52B)는 칩 컨덴서 또는 수동 소자이고, 땜납 등의 로우재 또는 도전 페이스트(55B)로 고착된다.
또한, 도 28에 도시된 패턴을 본 실시예에서 응용한 경우, 본딩 패드(26)는 그 사이즈가 매우 작지만 도전박(60)과 일체한다. 따라서 본딩 툴의 에너지를 전할 수 있어, 본딩성도 향상하는 장점을 갖는다. 또한, 본딩 후의 금속 세선의 컷트에 있어서, 금속 세선을 풀컷트하는 경우가 있다. 이 때는 본딩 패드가 도전박(60)과 일체로 이루어지기 때문에, 본딩 패드가 부유하기도 하는 현상을 없애는 풀컷트성도 향상한다.
또한, 도 7에 도시된 바와 같이, 상기 도전박(60) 및 만곡한 분리 홈(61)에 절연성 수지(50)를 부착하는 공정이 있다. 이것은 트랜스퍼 몰드, 주입물 몰드, 디핑 또는 도포에 의해 실현할 수 있다. 수지 재료로서는 에폭시 수지 등의 열 경화성 수지가 트랜스퍼 몰드로 실현할 수 있고, 폴리이미드 수지, 폴리페닐렌설파이드 등의 열가소성 수지는 주입물 몰드로 실현할 수 있다.
본 실시예에서는 도전박(60) 표면에 피복된 절연성 수지의 두께는 금속 세선(55A)의 꼭대기부로부터 상부에 약 100㎛이 피복되도록 조정되어 있다. 이 두께는 회로 장치의 강도를 고려하여 두껍게 하는 것도 얇게 하는 것도 가능하다.
본 공정의 특징은 절연성 수지(50)를 피복할 때까지는 도전로(51)가 되는 도전박(60)이 지지 기판이 되는 것이다. 종래에는 도 26과 같이, 본래 필요해지지 않는 지지 기판(5)을 채용하여 도전로(7∼11)를 형성하지만, 본 발명에서는 지지 기판이 되는 도전박(60)은 전극 재료로서 필요한 재료이다. 그 때문에, 구성 재료를 많이 생략하여 작업할 수 있는 장점을 지니고, 비용 저하도 실현할 수 있다.
또한, 분리 홈(61)은 도전박의 두께보다도 얕게 형성되기 때문에, 도전박(60)이 도전로(51)로서 개개로 분리되지 않는다. 따라서, 시트형의 도전박(60)으로서 일체로 취급할 수 있고, 절연성 수지를 몰드할 때, 금형으로의 반송, 금형으로의 실장 작업이 매우 용이해지는 특징을 갖는다.
또한, 만곡 구조(59)를 갖는 분리 홈(61)에 절연성 수지(50)가 충전되기 때문에, 이 부분에서 앵커 효과가 발생하며, 절연성 수지(50)의 박리를 방지할 수 있고, 반대로 후속 공정에서 분리되는 도전로(51)의 돌출을 방지할 수 있다.
또한, 여기의 절연성 수지(50)를 피복하기 전에, 예를 들면 반도체 칩이나 금속 세선의 접속부를 보호하기 위해 실리콘 수지 등을 포팅해도 좋다.
계속해서, 도전박(60)의 이면을 화학적 및/또는 물리적으로 제외하고, 도전로(51)로서 분리하는 공정이 있다. 여기서 이 제외한 공정은 연마, 연삭, 에칭, 레이저의 금속 증발 등에 의해 실시된다.
실험에서는 연마 장치 또는 연삭 장치에 의해 전면을 30㎛ 정도 깎고, 분리 홈(61)으로부터 절연성 수지(50)를 노출시키고 있다. 이 노출되는 면을 도 6에서는 점선으로 나타내고 있다. 그 결과, 약 40㎛의 두께의 도전로(51)가 되어 분리된다. 또한, 절연성 수지(50)가 노출하기 전까지, 도전박(60)을 전면 웨트 에칭하고, 그 후 연마 또는 연삭 장치에 의해 전면을 깎고, 절연성 수지(50)를 노출시켜도 좋다. 또한, 웨트 에칭만으로 도전로(51)를 분리해도 좋다.
이 결과, 절연성 수지(50)에 도전로(51)의 표면이 노출하는 구조가 된다. 분리 홈(61)이 깎이고, 도 1의 분리 홈(54)이 된다(이상 도 7 참조).
마지막으로, 필요에 따라 노출된 도전로(51)에 땜납 등의 도전재를 피착하며, 도 1과 같이 회로 장치로서 완성한다.
또한, 도전로(51)의 이면에 도전 피막을 피착하는 경우, 도 3의 도전박의 이면에 미리 도전 피막을 형성해도 좋다. 이 경우, 도전로에 대응하는 부분을 선택적으로 피착하면 된다. 피착 방법은, 예를 들면 도금이다. 또한, 이 도전 피막은 에칭에 대해 내성이 있는 재료가 좋다. 또한, 이 도전 피막을 채용한 경우, 연마를 하지 않고 에칭만으로 도전로(51)로서 분리할 수 있다.
또한, 본 제조 방법으로는 도전박(60)에 트랜지스터와 칩 저항이 실장되어 있을 뿐이지만, 이것을 1 단위로서 매트릭스형으로 배치해도 좋고, 도 2나 도 28과 같은 회로를 1 단위로 하여 매트릭스형으로 배치해도 좋다. 이 경우에는 후술된 바와 같이 다이싱 장치로 개개로 분리된다.
이상의 제조 방법에 따라, 절연성 수지(50)에 도전로(51)가 매립되고, 절연성 수지(50)의 이면과 도전로(51)의 이면이 일치하는 평탄한 회로 장치(56)를 실현할 수 있다.
본 제조 방법의 특징은 절연성 수지(50)를 지지 기판으로서 활용하여 도전로(51)의 분리 작업을 할 수 있는 것에 있다. 절연성 수지(50)는 도전로(51)를 매립하는 재료로 하여 필요한 재료로서, 도 26의 종래의 제조 방법과 같이, 불필요한 지지 기판(5)을 필요로 하지 않는다. 따라서, 최소한의 재료로 제조할 수 있고, 비용 저감을 실현할 수 있는 특징을 갖는다.
또한, 도전로(51) 표면에서의 절연성 수지의 두께는 전공정의 절연성 수지의 부착시에 조정할 수 있다. 따라서, 실장되는 회로 소자에 따라 달라지지만, 회로 장치(56)로서의 두께는 두껍게도 얇게도 할 수 있는 특징을 갖는다. 여기서는 400㎛ 두께의 절연성 수지(50)에 40㎛의 도전로(51)와 회로 소자가 매립된 회로 장치가 된다(이상 도 1을 참조).
<회로 장치의 제조 방법을 설명하는 제2 실시예>
이어서 도 9∼도 13 및 도 8을 사용하여 차양(58)을 갖는 회로 장치(56)의 제조 방법에 대해 설명한다. 또한, 차양이 되는 제2 재료(70)가 피착되는 것 외에는 제1 실시예(도 1 및 도 2)와 실질적으로 동일하기 때문에 상세한 설명은 생략한다.
우선 도 9와 같이, 제1 재료로 이루어지는 도전박(60) 상에 에칭율이 작은 제2 재료(70)가 피복된 도전박(60)을 준비한다.
예를 들면, Cu 박의 상부에 Ni를 피착하면, 염화 제2 철 또는 염화 제2 구리 등으로 Cu와 Ni를 한번에 에칭할 수 있고, 에칭율의 차에 따라 Ni가 차양(58)으로 이루어져 형성되기 때문에 적합하다. 굵은 실선이 Ni로 이루어지는 도전 피막(70)이고, 그 막 두께는 1∼10㎛ 정도가 바람직하다. 또한, Ni의 막 두께가 두꺼울수록 차양(58)이 형성되기 쉽다.
또한, 제2 재료는 제1 재료와 선택 에칭할 수 있는 재료를 피복해도 좋다. 이 경우, 우선 제2 재료로 이루어지는 피막을 도전로(51)의 형성 영역에 피복하도록 패터닝하고, 이 피막을 마스크로 하여 제1 재료를 에칭하면 차양(58)을 형성할 수 있기 때문이다. 제2 재료로서는 Al, Ag, Pd, Au 등을 생각할 수 있다(이상 도 9를 참조).
계속해서, 적어도 도전로(51)가 되는 영역을 제외한 도전박(60)을 도전박(60)의 두께보다도 얇게 제거하는 공정이 있다.
도 10과 같이, Ni70 상에, 포토레지스트 PR을 형성하고, 도전로(51)가 되는 영역을 제외한 Ni70을 노출하도록 포토레지스트 PR을 패터닝하고, 도 11과 같이, 상기 포토레지스트를 통해 에칭하면 된다.
상술된 바와 같이 염화 제2 철, 염화 제2 구리의 에칭제 등을 채용하여 에칭하면, Ni70의 에칭율이 Cu60의 에칭율보다도 느리기 때문에, 에칭이 진행됨에 따라 차양(58)이 나온다.
또한, 상기 분리 홈(61)이 형성된 도전박(60)에 회로 소자(52)를 실장하는 공정(도 12), 상기 도전박(60) 및 분리 홈(61)에 절연성 수지(50)를 피복하고, 도전박(60)의 이면을 화학적 및/또는 물리적으로 제외하고, 도전로(51)로서 분리하는 공정(도 13), 및 도전로 이면에 도전 피막을 형성하여 완성까지의 공정(도 8)은 전단계 제조 방법과 동일하기 때문에 그 설명은 생략한다.
<회로 장치의 제조 방법을 설명하는 제3 실시예>
계속해서, 복수 종류의 회로 소자, 배선, 다이 패드, 본딩 패드 등으로 이루어지는 도전로로 구성되는 IC 회로를 1 단위로 하여 매트릭스형으로 배치하며, 밀봉 후에 개별 분리하여, IC 회로를 구성한 회로 장치로 하는 제조 방법을 도 14∼도 20을 참조하여 설명한다. 또한, 여기서는 도 2의 구조, 특히 도 2c의 단면도를 사용하여 설명한다. 또한, 본 제조 방법은 제1 실시예 및 제2 실시예와 대부분이 동일하기 때문에, 동일한 부분은 간단히 진술한다.
우선 도 14와 같이, 시트형의 도전박(60)을 준비한다.
또한, 시트형의 도전박(60)은 소정의 폭으로 로우형으로 감겨 준비되며, 이것이 후술되는 각 공정으로 반송되어도 되고, 소정의 크기로 컷트된 도전박이 준비되며, 후술되는 각 공정으로 반송되어도 좋다.
계속해서, 적어도 도전로(51)가 되는 영역을 제외한 도전박(60)을, 도전박(60)의 두께보다도 얇게 제거하는 공정이 있다.
우선, 도 15와 같이, Cu 박(60)의 상부에 포토레지스트 PR을 형성하고, 도전로(51)가 되는 영역을 제외한 도전박(60)이 노출되도록 포토레지스트 PR을 패터닝한다. 그리고, 도 16과 같이, 상기 포토레지스트 PR을 통해 에칭하면 된다.
에칭에 의해 형성된 분리 홈(61)의 깊이는, 예를 들면 50㎛이고 그 측면은 조면이 되기 때문에 절연성 수지(50)와의 접착성이 향상된다.
또한, 여기의 분리 홈(61)의 측벽은 비 이방성적으로 에칭되기 때문에 만곡이 된다. 이 제거 공정은 웨트 에칭, 드라이 에칭을 채용할 수 있다. 그리고, 이 만곡 구조에 의해 앵커 효과가 발생되는 구조가 된다(상세하게는 회로 장치의 제조방법을 설명하는 제1 실시예를 참조).
또한, 도 15에 있어서, 포토레지스트 PR을 대신하여 에칭액에 대해 내식성이 있는 도전 피막을 선택적으로 피복해도 좋다. 도전로로 이루어지는 부분에 선택적으로 피착하면, 이 도전 피막이 에칭 보호막이 되고, 레지스트를 채용하지 않고 분리 홈을 에칭할 수 있다.
이어서, 도 17과 같이, 분리 홈(61)이 형성된 도전박(60)에 회로 소자(52A)를 전기적으로 접속하여 실장하는 공정이 있다.
회로 소자(52A)로서는 트랜지스터, 다이오드, IC 칩 등의 반도체 소자, 칩 컨덴서, 칩 저항 등의 수동 소자이다. 또한, 두께가 두껍게는 되지만, CSP, BGA 등의 페이스 다운의 반도체 소자도 실장할 수 있다.
여기서는 베어 트랜지스터 칩(52A)이 도전로(51A)에 다이 본딩되어, 에미터 전극과 도전로(51B), 베이스 전극과 도전로(51B)가 금속 세선(55A)을 통해 접속된다.
또한, 도 18에 도시된 바와 같이, 상기 도전박(60) 및 분리 홈(61)에 절연성 수지(50)를 부착하는 공정이 있다. 이것은 트랜스퍼 몰드, 주입물 몰드, 또는 디핑에 의해 실현할 수 있다.
본 실시예에서는 도전박(60) 표면에 피복된 절연성 수지의 두께는 실장된 회로 소자의 가장 높은 곳에서 약 100㎛ 정도가 피복되도록 조정되어 있다. 이 두께는 회로 장치의 강도를 고려하여 두껍게 하는 것도, 얇게 하는 것도 가능하다.
본 공정의 특징은 절연성 수지(50)를 피복할 때, 도전로(51)가 되는 도전박(60)이 지지 기판이 되는 것이다. 종래에는 도 26과 같이, 본래 필요로 하지 않는 지지 기판(5)을 채용하여 도전로(7∼11)를 형성하지만, 본 발명에서는 지지 기판이 되는 도전박(60)은 전극 재료로서 필요한 재료이다. 그 때문에, 구성 재료를 많이 생략하여 작업할 수 있는 장점을 지니고, 비용 저하도 실현할 수 있다.
또한, 분리 홈(61)은 도전박의 두께보다도 얕게 형성되기 때문에, 도전박(60)이 도전로(51)로서 개개로 분리되지 않는다. 따라서, 시트형의 도전박(60)으로서 일체로 취급할 수 있어, 절연성 수지를 몰드할 때, 금형으로의 반송, 금형으로의 실장의 작업이 매우 편해지는 특징을 갖는다.
계속해서, 도전박(60)의 이면을 화학적 및/또는 물리적으로 제외하고, 도전로(51)로서 분리하는 공정이 있다. 여기서 상기 제외된 공정은 연마, 연삭, 에칭, 레이저의 금속 증발 등에 의해 실시된다.
실험으로는 연마 장치 또는 연삭 장치에 의해 전면을 30㎛ 정도 깎고, 절연성 수지(50)를 노출시키고 있다. 이 노출되는 면을 도 18에서는 점선으로 나타내고 있다. 그 결과, 약 40㎛의 두께의 도전로(51)가 되어 분리된다. 또한, 절연성 수지(50)가 노출하기 전까지 도전박(60)을 전면 웨트 에칭하고, 그 후 연마 또는 연삭 장치에 의해 전면을 깎고 절연성 수지(50)를 노출시켜도 좋다.
이 결과, 절연성 수지(50)에 도전로(51)의 표면이 노출하는 구조가 된다.
또한, 도 19와 같이, 노출된 도전로(51)에 땜납 등의 도전재를 피착한다.
마지막으로, 도 20과 같이 회로 소자마다 분리하고, 회로 장치로서 완성되는 공정이 있다.
분리 라인은 화살표가 있는 곳으로, 다이싱, 컷트, 프레스, 초콜렛 브레이크 등으로 실현할 수 있다. 또한, 초콜렛 브레이크를 채용하는 경우에는 절연성 수지를 피복할 때에 분리 라인에 홈이 들어가도록 금형에 돌출부를 형성해 두면 좋다.
특히 다이싱은 통상의 반도체 장치의 제조 방법에 있어서 다용되는 것으로, 매우 사이즈가 작은 것도 분리 가능하기 때문에 적합하다.
이상의 제1∼제3 실시예에서 설명한 제조 방법은 도 28에서 도시된 바와 같은 복잡한 패턴도 실시 가능하다. 특히 곡절하고, 본딩 패드(26)와 일체로 이루어져, 타단은 회로 소자와 전기적으로 접속되는 배선은 그 폭도 좁고, 또한 그 길이가 길다. 그 때문에, 열에 의한 휘어짐은 매우 커서, 종래 구조에서는 박리가 문제가 된다. 그러나 본 발명에서는 배선이 절연성 수지에 매립되어 지지되므로, 배선 자체의 휘어짐, 박리, 돌출을 방지할 수 있다. 또한, 본딩 패드 자신은 그 평면 면적이 작아, 종래의 구조에서는 본딩 패드의 박리가 발생하지만, 본 발명에서는 상술된 바와 같이 절연성 수지에 매립되고, 또한 절연성 수지에 앵커 효과를 갖고 지지되기 때문에, 돌출을 방지할 수 있는 장점을 갖는다.
또한, 절연성 수지(50) 속에 회로를 매립한 회로 장치를 실현할 수 있는 장점도 있다. 종래 구조에서 설명하면, 프린트 기판, 세라믹 기판 내에 회로를 조립한 것과 같은 것이다. 이것은 나중의 실장 방법으로써 설명한다.
도 27의 우측에는 본 발명을 간단히 통합한 플로우가 도시되어 있다. Cu 박의 준비, Ag 또는 Ni 등의 도금, 하프 에칭, 다이 본드, 와이어 본딩, 트랜스퍼 몰드, 이면 Cu박 제거, 도전로의 이면 처리 및 다이싱의 9 공정에서 회로 장치를 실현할 수 있다. 또한, 지지 기판을 메이커로부터 공급하지 않고, 모든 공정을 내작할 수 있다.
<회로 장치의 종류 및 이들의 실장 방법을 설명하는 실시예>
도 21은 페이스 다운형의 회로 소자(80)를 실장한 회로 장치(81)를 도시하는 것이다. 회로 소자(80)로서는 베어 반도체 칩, 표면이 밀봉된 CSP나 BGA 등이 해당한다. 또한, 도 22는 칩 저항이나 칩 저항 등의 수동 소자(82)가 실장된 회로 장치(83)를 도시하는 것이다. 이들은 지지 기판이 불필요하기 때문에, 박형이며, 또한, 절연성 수지로 밀봉되기 때문에, 내환경성에도 우수한 것이다.
도 23은 실층 구조에 대해 설명하는 것이다. 도 23a는 프린트 기판이나 금속 기판, 세라믹 기판 등의 실장 기판(84)에 형성된 도전로(85)에 지금까지 설명한 본 발명의 회로 장치(53, 81, 83)가 실장된 것이다.
특히, 반도체 칩(52)의 이면이 고착된 도전로(51A)는 실장 기판(84)의 도전로(85)와 열적으로 결합되기 때문에, 회로 장치의 열을 상기 도전로(85)를 통해 방열시킬 수 있다. 또한, 실장 기판(84)으로서 금속 기판을 채용하면, 금속 기판의 방열성에 의해 반도체 칩(52)의 온도를 더 저하시킬 수 있다. 그 때문에, 반도체 칩의 구동 능력을 향상시킬 수 있다.
예를 들면, 파워 MOS, IGBT, SIT, 대전류 구동용 트랜지스터, 대전류 구동용 IC (MOS형, BIP형, Bi-CMOS 형) 메모리 소자 등은 적합하다.
또한, 금속 기판으로는 Al 기판, Cu 기판, Fe 기판이 바람직하며, 또한, 도전로(85)와의 단락이 고려되어 절연성 수지 및/또는 산화막 등이 형성된다.
또한, 도 23b는 본 회로 장치(90)를 도 23a의 기판(84)으로서 활용한 것이다. 이것은 본 발명의 최대의 특징이 되는 것이다. 즉 종래의 프린트 기판, 세라믹 기판에서는 겨우 기판 내에 관통 홀 TH가 형성되는 정도이지만, 본 발명에서는 IC 회로를 내장시킨 기판 모듈을 실현할 수 있는 특징을 갖는다. 예를 들면, 프린트 기판 내에 적어도 1개의 회로(시스템으로서 내장시켜도 됨)가 내장되는 것이다.
또한, 종래에서는 지지 기판으로서 프린트 기판, 세라믹 기판 등이 필요하지만, 본 발명에서는 이 지지 기판이 불필요해지는 기판 모듈을 실현할 수 있다. 이것은 프린트 기판, 세라믹 기판 또는 금속 기판으로 구성된 하이브리드 기판과 비교하여, 그 두께를 얇고, 그 중량을 작게 할 수 있다.
또한, 본 회로 장치(90)를 지지 기판으로서 활용하며, 노출하는 도전로에 회로 소자를 실장할 수 있기 때문에, 고기능의 기판 모듈을 실현할 수 있다. 특히 본 회로 장치를 지지 기판으로 하고, 그 후에 소자로서 본 회로 장치(91)를 실장하면, 기판 모듈로서 더욱 경량이면서 얇은 것을 실현할 수 있다.
따라서, 이들의 실장 형태에 따라 이 모듈을 실장한 전자 기기는 소형이면서 경량인 것을 실현할 수 있다.
또한, 부호(93)로 나타낸 해칭 부분은 절연성의 피막이다. 예를 들면, 땜납 레지스트 등의 고분자막이 바람직하다. 이것을 형성함으로써, 기판(90) 속에 매립된 도전로와 회로 소자(91) 등에 형성된 전극과의 단락을 방지할 수 있다.
또한, 도 29를 사용하여 본 회로 장치의 장점을 진술한다. 종래의 실장 방법에 있어서, 반도체 메이커는 패키지형 반도체 장치 및 플립 칩을 형성하고, 세트메이커는 반도체 메이커로부터 공급된 반도체 장치와 부품 메이커로부터 공급된 수동 소자 등을 프린트 기판에 실장하고, 이것을 모듈로서 세트에 조립하여 전자 기기로 하였다. 그러나 본 회로 장치에서는 자신을 실장 기판으로서 채용할 수 있기 때문에, 반도체 메이커는 후속 공정을 이용하여 실장 기판 모듈을 완성할 수 있고, 세트 메이커로 공급할 수 있다. 따라서, 세트 메이커는 이 기판으로의 소자 실장을 대폭 생략할 수 있다.
이상의 설명으로부터 분명히 알 수 있듯이, 본 발명에서는 회로 장치, 도전로 및 절연성 수지의 필요 최소한으로 구성되며, 자원에 낭비가 없는 회로 장치가 된다. 따라서, 완성할 때까지 여분의 구성 요소가 없어, 비용을 대폭 저감할 수 있는 회로 장치를 실현할 수 있다. 또한, 절연성 수지의 피복 막 두께, 도전박의 두께를 최적치로 함에 따라, 매우 소형화, 박형화 및 경량화된 회로 장치를 실현할 수 있다. 또한, 휘어짐이나 박리의 현상이 현저한 배선은 절연성 수지에 매립되어 지지되기 때문에, 이들의 문제를 해결할 수 있다.
또한, 도전로의 이면만을 절연성 수지로부터 노출되기 때문에, 도전로의 이면이 즉시 외부와의 접속에 도움이 될 수 있어, 도 25와 같이 종래 구조의 이면 전극 및 관통 홀을 불필요하게 하는 이점을 갖는다.
또한, 회로 소자가 로우재, Au, Ag 등의 도전 피막을 통해 직접 고착되는 경우, 도전로의 이면이 노출되기 때문에, 회로 소자로부터 발생하는 열을 도전로를 통해 직접 실장 기판에 열을 전할 수 있다. 특히 이 방열에 의해, 파워 소자의 실장도 가능해진다.
또한, 본 회로 장치는 분리 홈의 표면과 도전로의 표면은 실질적으로 일치하는 평탄한 표면을 갖는 구조가 되고, 협피치 QFP 등을 도 23b와 같은 지지 기판에 실장해도 회로 장치 자신을 그대로 수평으로 이동할 수 있으므로, 리드 편차의 수정이 매우 용이해진다.
또한, 도전로의 표면에 제2 재료를 형성하기 때문에, 열팽창 계수의 차이에 따라 실장 기판의 휘어짐, 특히 가늘고 긴 배선의 휘어짐 또는 박리를 억제할 수 있다.
또한, 도전로의 측면이 만곡 구조를 이루고, 또한, 도전로의 표면에 제2 재료로 이루어지는 피막을 형성함으로써, 도전로에 피착된 차양을 형성할 수 있다. 따라서 앵커 효과를 발생시킬 수 있어, 도전로의 휘어짐, 돌출을 방지할 수 있다.
또한, 본 발명의 회로 장치의 제조 방법으로는 도전로의 재료가 되는 도전박 자체를 지지 기판으로서 기능시켜, 분리 홈의 형성시 혹은 회로 소자의 실장, 절연성 수지의 피착시까지는 도전박으로 전체를 지지하고, 또한, 도전박을 각 도전로로서 분리할 때는 절연성 수지를 지지 기판로 하여 기능시키고 있다. 따라서, 회로 소자, 도전박, 절연성 수지의 필요 최소한으로 제조할 수 있다. 종래 예에서 설명한 바와 같이, 본래 회로 장치를 구성하는 데에 있어서 지지 기판이 필요하지 않게 되어, 비용적으로도 염가로 할 수 있다. 또한, 지지 기판이 불필요한 것, 도전로가 절연성 수지에 매립되는 것, 또한, 절연성 수지와 도전박의 두께의 조정이 가능한 것에 의해, 매우 얇은 회로 장치를 형성할 수 있는 장점도 있다. 또한, 분리 홈의 형성 공정에 만곡 구조도 형성할 수 있고, 앵커 효과가 있는 구조도 동시에 실현할 수 있다.
또한, 도 27로부터 명백히 알 수 있듯이, 관통 홀의 형성 공정, 도체의 인쇄 공정(세라믹 기판의 경우) 등을 생략할 수 있으므로, 종래보다 제조 공정을 대폭 단축할 수 있고, 모든 행정을 내작할 수 있다는 이점을 갖는다. 또한, 프레임 금형도 일체 불필요하며, 매우 단납기(短納期)가 되는 제조 방법이다.
이어서 도전박의 두께보다도 얇게 제거하는 공정(예를 들면, 하프 에칭)까지는 도전로를 개개로 분리하지 않고 취급할 수 있기 때문에, 나중의 절연성 수지의 피복 공정에서, 작업성이 향상하는 특징도 갖는다.
또한, 도전로와 절연성 수지로 동일면을 형성하기 때문에, 실장된 회로 장치는 실장 기판 상의 도전로 상측면에 닿지 않고 어긋나게 할 수 있다. 특히 위치 편차시켜 실장된 회로 장치를 수평 방향으로 어긋나게 하여 다시 배치할 수 있다. 또한, 회로 장치의 실장 후, 로우재가 녹으면, 어긋나게 실장된 회로 장치는 녹은 로우재의 표면 장력에 의해, 도전로 상부에 스스로 되돌아가려고 하며, 회로 장치에 의한 재배치가 가능해진다.
마지막으로 본 회로 장치를 지지 기판으로서 활용하며, 노출된 도전로에 회로 소자를 실장할 수 있기 때문에, 고기능의 기판 모듈을 실현할 수 있다. 특히 본 회로 장치를 지지 기판으로 한 후에 소자로서 본 회로 장치(91)를 실장하면, 더욱 경량이면서 얇은 기판 모듈을 실현할 수 있다.

Claims (13)

  1. 복수의 도전로와, 상기 도전로와 전기적으로 접속된 제1 회로 소자와, 상기 제1 회로 소자와 상기 복수의 도전로를 지지하는 절연 수지를 포함하는 반도체 장치를 구비하고,
    상기 반도체 장치의 이면을 실장면으로 하여, 반도체 장치의 이면에 노출된 전극에 접속된 제2 회로 소자를 포함하는 것을 특징으로 하는 반도체 모듈.
  2. 복수의 도전로와, 상기 도전로와 전기적으로 접속된 제1 회로 소자와, 상기 제1 회로 소자와 상기 복수의 도전로를 지지하는 절연 수지를 포함하는 반도체 장치를 구비하고,
    상기 반도체 장치의 이면에 설치된 절연 피막으로부터 노출된 전극에 접속된 제2 회로 소자를 포함하는 것을 특징으로 하는 반도체 모듈.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 회로 소자 및/또는 상기 제2 회로 소자는, 트랜지스터, 다이오드, IC, 칩 컨덴서, 칩 저항, CSP 또는 BGA 형의 반도체 패키지 중의 적어도 하나가 선택되는 것을 특징으로 하는 반도체 모듈.
  4. 제1항 또는 제2항에 있어서,
    상기 반도체 장치는, 복수의 회로 소자, 배선, 전기적 접속 부분이 되는 전극을 포함하고, 상기 반도체 장치의 이면을 지지 수단으로 하여 상기 제2 회로 소자가 실장되어 회로 또는 시스템을 구성하는 것을 특징으로 하는 반도체 모듈.
  5. 복수의 도전로와, 상기 도전로와 전기적으로 접속된 제1 회로 소자와, 상기 제1 회로 소자와 상기 복수의 도전로를 지지하는 절연 수지를 포함하는 반도체 장치를 준비하고,
    상기 반도체 장치의 이면을 실장면으로 하여, 반도체 장치의 이면에 노출된 전극에 제2 회로 소자를 실장하는 것을 특징으로 하는 반도체 모듈의 제조 방법.
  6. 복수의 도전로와, 상기 도전로와 전기적으로 접속된 제1 회로 소자와, 상기 제1 회로 소자와 상기 복수의 도전로를 지지하는 절연 수지를 포함하는 반도체 장치를 준비하고,
    상기 반도체 장치의 이면에 절연 피막을 설치하여, 상기 절연 피막으로부터 노출된 전극에 제2 회로 소자를 실장하는 것을 특징으로 하는 반도체 모듈의 제조 방법.
  7. 제5항 또는 제6항에 있어서,
    상기 제1 회로 소자 및/또는 상기 제2 회로 소자는, 트랜지스터, 다이오드, IC, 칩 컨덴서, 칩 저항, CSP 또는 BGA 형의 반도체 패키지 중의 적어도 하나가 선택되는 것을 특징으로 하는 반도체 모듈의 제조 방법.
  8. 제5항 또는 제6항에 있어서,
    상기 반도체 장치는 복수의 제1 회로 소자, 배선, 전기적 접속 부분이 되는 전극을 포함하고, 상기 반도체 장치의 이면을 지지 수단으로 하여 상기 제2 회로 소자를 실장함으로써 회로 또는 시스템을 구성하는 것을 특징으로 하는 반도체 모듈의 제조 방법.
  9. 복수의 회로 소자 및 상기 회로 소자를 전기적으로 접속하는 배선이 절연 수지를 개재하여 내장된 기판을 준비하고,
    상기 기판의 한쪽 면에 노출되어, 상기 배선과 전기적으로 접속된 실장용의 전극에 상기 회로 소자와는 별개의 회로 소자를 실장하는 것을 특징으로 하는 기판 모듈의 제조 방법.
  10. 복수의 회로 소자 및 상기 회로 소자를 전기적으로 접속하는 배선이 절연 수지에 의해 내장된 기판을 준비하고,
    상기 기판의 한쪽 면에 절연 피막을 설치하여, 상기 절연 피막으로부터 노출되고, 상기 배선과 전기적으로 접속된 실장용의 전극에 상기 회로 소자와는 별개의 회로 소자를 실장하는 것을 특징으로 하는 기판 모듈의 제조 방법.
  11. 제9항 또는 제10항에 있어서,
    상기 회로 소자 및/또는 상기 별개의 회로 소자는, 트랜지스터, 다이오드, IC, 칩 컨덴서, 칩 저항, CSP 또는 BGA 형의 반도체 패키지 중의 적어도 하나가 선택되는 것을 특징으로 하는 기판 모듈의 제조 방법.
  12. 제9항 또는 제10항에 있어서,
    상기 기판은, 복수의 회로 소자, 배선, 전기적 접속 부분이 되는 전극을 포함하고, 상기 기판의 일면을 지지 수단으로 하여, 상기 별개의 회로 소자를 실장함으로써 회로 또는 시스템을 구성하는 것을 특징으로 하는 기판 모듈의 제조 방법.
  13. 적어도 반도체 칩을 포함하는 제1 소자가 트랜스퍼 몰드에 의해 밀봉된 반도체 장치의 이면에, 수동 소자 또는 능동 소자를 포함하는 제2 소자를 실장하는 것을 특징으로 하는 반도체 모듈.
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