KR20140050387A - 반도체 패키지용 리이드 프레임과, 이를 제조하는 방법 - Google Patents

반도체 패키지용 리이드 프레임과, 이를 제조하는 방법 Download PDF

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Abstract

본 발명의 일 측면에 따르면, 기판의 탑면에 탑면 도금층을 형성하는 단계; 상기 탑면 도금층에 탑면 레지스트층을 형성하는 단계; 상기 탑면 레지스트층을 패턴화시키는 단계; 상기 탑면 레지스트층에 대해 상기 탑면 도금층과 상기 기판을 연속적으로 에칭하되, 상기 기판을 하프 에칭(half etching)하는 단계; 및 상기 탑면 레지스트층을 제거하는 단계;를 포함하는 반도체 패키지용 리이드 프레임의 제조 방법을 제공한다.

Description

반도체 패키지용 리이드 프레임과, 이를 제조하는 방법{Leadframe for semiconductor package and the fabrication method thereof}
본 발명은 미세한 회로 패턴층을 구현할 수 있는 반도체 패키지용 리이드 프레임과, 이를 제조하는 방법에 관한 것이다.
통상적으로, 반도체 패키지는 그 구조나 기능에 따라, 칩 온 필름(Chip on film, COF)형 반도체 패키지나, 보드 온 칩(Board on chip, BOC)형 반도체 패키지나, 리이드 온 칩(Lead on chip, LOC)형 반도체 패키지나, 비지에이(Ball grid array, BGA)형 반도체 패키지등 다양하게 분류할 수 있다.
이러한 반도체 패키지는 기판 상에 회로 패턴층이 형성되고, 반도체 칩을 실장하고, 회로 패턴층과 반도체 칩을 전기적으로 연결하고, 몰딩재로 몰딩하는 것에 의하여 완성된다.
최근 들어서는, 모바일 폰, 노트북과 같은 휴대 가능한 전자 기기의 수요가 급격히 늘어나면서, 반도체 패키지는 파인 피치(Fine pitch), 하이 I/O(High Input/Output), 경박 단소, 및 열적, 전기적 특성이 우수한 요구된다. 특히, BGA 영역에서 저 비용(Low cost), 높은 밀도(High density) 특성을 충족시키기 위하여 금속 리이드 프레임(Metal lead frame)을 기반으로 하는 차세대 QFN(Quad flat non-leads)형 반도체 패키지의 수요 증가가 예상된다.
본 발명은 에칭 패턴과 도금 패턴의 불일치(mismatch)가 효과적으로 억제될 수 있으며, 포토마스크 도금 공정이 필요 없는 반도체 패키지용 리이드 프레임과, 이를 제조하는 방법을 제공하는 것을 주된 과제로 한다.
본 발명의 일 측면에 따르면, 기판의 탑면에 탑면 도금층을 형성하는 단계; 상기 탑면 도금층에 탑면 레지스트층을 형성하는 단계; 상기 탑면 레지스트층을 패턴화시키는 단계; 상기 탑면 레지스트층에 대해 상기 탑면 도금층과 상기 기판을 연속적으로 에칭하되, 상기 기판을 하프 에칭(half etching)하는 단계; 및 상기 탑면 레지스트층을 제거하는 단계;를 포함하는 반도체 패키지용 리이드 프레임의 제조 방법을 제공한다.
여기서, 상기 기판의 바텀면에 바텀면 도금층을 형성하는 단계; 상기 바텀면 도금층에 바텀면 레지스트층을 형성하는 단계; 상기 바텀면 레지스트층를 패턴화시키는 단계; 상기 바텀면 레지스트층에 대해 상기 바텀면 도금층을 에칭하는 단계; 및 상기 바텀면 레지스트층을 제거하는 단계;를 더 포함할 수 있다.
여기서, 상기 탑면 도금층 상에 반도체 칩이 더 실장되고, 상기 반도체 칩에 대하여 상기 탑면 도금층을 와이어 본딩(wire bonding)하고, 상기 탑면 도금층이 형성되는 부분을 몰딩(molding)하고, 상기 바텀면 도금층에 대해 상기 기판을 백 에칭(back etching)하는 것을 특징으로 할 수 있다.
여기서, 상기 탑면 도금층과 상기 바텀면 도금층은 동일한 도금 공정에서 형성될 수 있다.
여기서, 상기 탑면 레지스트층과 상기 바텀면 레지스트층은 동시에 형성될 수 있다.
여기서, 상기 탑면 레지스트층에 대해 상기 탑면 도금층과 상기 기판을 연속적으로 에칭하되, 상기 기판을 하프 에칭(half etching)하는 단계에서는, 에칭 용액을 상기 탑면 도금층 상에 분사(spray)하여 상기 탑면 레지스트층에 대해 상기 탑면 도금층과 상기 기판을 연속적으로 에칭하되, 상기 기판을 하프 에칭(half etching)하는 것을 특징으로 할 수 있다.
여기서, 상기 바텀면 레지스트층에 대해 상기 바텀면 도금층을 에칭하는 단계에서는, 상기 바텀면 도금층을 에칭 용액에 디핑(dipping)하는 방식으로 상기 바텀면 도금층을 에칭하는 것을 특징으로 할 수 있다.
여기서, 상기 탑면 도금층 및 상기 바텀면 도금층은 니켈(Ni) 합금, 팔라듐(Pd) 합금 또는 금(Au) 합금 중 적어도 하나를 포함하는 것을 특징으로 할 수 있다.
여기서, 상기 탑면 도금층 및 상기 바텀면 도금층의 두께가 0.15㎛ 내지 0.5㎛로 형성되는 것을 특징으로 할 수 있다.
본 발명의 다른 측면에 따르면, 기판;과 상기 기판의 탑면에 패턴화된 탑면 도금층;과 상기 기판의 탑면에 반대되는 바텀면에 패턴화된 바텀면 도금층;을 포함하되, 상기 탑면 도금층과 상기 기판을 연속적으로 에칭하되, 상기 기판을 하프 에칭(half etching)함으로써, 상기 탑면 도금층이 형성된 기판의 탑면으로부터 에칭 홀이 형성되며, 상기 에칭 홀의 면은 상기 패턴화된 탑면 도금층의 옆면과 연속적으로 형성되는 것을 특징으로 하는 반도체 리이드 프레임을 제공한다.
여기서, 상기 기판의 바텀면에, 상기 패턴화된 바텀면 도금층 사이의 영역으로 홈이 형성될 수 있다.
여기서, 상기 탑면 도금층 및 상기 바텀면 도금층은 니켈(Ni) 합금, 팔라듐(Pd) 합금 또는 금(Au) 합금 중 적어도 하나를 포함하는 것을 특징으로 할 수 있다.
상기한 바와 같이 본 발명의 반도체 패키지용 리이드 프레임과, 이를 제조하는 방법은 다음과 같은 효과를 가질 수 있다.
첫째로, 탑면 도금층과 기판을 연속적으로 에칭(etching)하므로, 에칭 패턴과 도금 패턴의 불일치(mismatch)가 효과적으로 억제될 수 있다. 따라서, 제품의 신뢰성이 향상될 수 있다.
둘째로, 종래의 포토마스크 도금 공정이 생략됨으로써, 공정이 단순해질 수 있으며, 공정 비용이 절감될 수 있다.
도 1은 종래의 aQFN 제조방법에 있어서 패턴 불일치(mismatch) 발생 과정을 개략적으로 도시한 단면도이다.
도 2는 종래의 aQFN 제조방법에 있어서 에칭 패턴과 도금 패턴의 불일치(mismatch) 정도를 나타낸 그림이다.
도 3a 내지 도 3k는 본 발명의 일 실시예에 따른 반도체 패키지용 리이드 프레임의 제조 방법을 단계별로 도시한 단면도로서,
도 3a는 본 발명의 일 실시예에 따른 기판이 준비된 이후의 상태를 도시한 단면도,
도 3b는 도 3a의 기판 상에 탑면 도금층 및 바텀면 도금층을 형성한 이후의 상태를 도시한 단면도,
도 3c는 도 3b의 기판 상에 탑면 레지스트층 및 바텀면 레지스트층을 형성한 이후의 상태를 도시한 단면도,
도 3d는 도 3c의 탑면 레지스트층 및 바텀면 레지스트층을 패턴화한 이후의 상태를 도시한 단면도,
도 3e는 도 3d의 탑면 레지스트층에 대해 하프 에칭(half etching)한 이후의 상태를 도시한 단면도,
도 3f는 도 3e의 바텀면 레지스트층에 대해 에칭한 이후의 상태를 도시한 단면도,
도 3g는 도 3f의 레지스트층을 제거한 이후의 상태를 도시한 단면도,
도 3h는 도 3g의 기판 상에 다이 어태치(die attatch)를 한 이후의 상태를 도시한 단면도,
도 3i는 도 3h의 기판 상에 와이어 본딩(wire bonding)한 이후의 상태를 도시한 단면도,
도 3j는 도 3i의 기판 상에 몰딩(molding)을 한 이후의 상태를 도시한 단면도,
도 3k는 도 3j의 바텀면 도금층에 대해 백 에칭(back etching)을 한 이후의 상태를 도시한 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지용 리이드 프레임과 종래의 반도체 패키지용 리이드 프레임의 구조의 차이를 도시한 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 패키지용 리이드 프레임을 도시한 사진이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 구성요소들은 용어들에 의해 한정되어서는 안 된다. 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 첨부된 도면을 참조로 본 발명의 바람직한 실시예들에 대하여 보다 상세히 설명한다.
종래의 QFN(Quad flat non-leads) 패키지는 경박단소의 패키지로 기존 QFP(Quad flat package), BGA(Ball grid array) 보다는 단위 면적상의 핀(pin) 수 구현에 있어 한계가 존재하여 현재 상용화된 통상적인 QFN의 경우 140 핀(pin)까지 구현이 가능하다.
이러한 QFN 패키지에 대해 보다 많은 핀(pin) 수를 구현하는 방법에는 여러가지 방법이 있는데, 현재 가장 널리 알려져 있는 제품이 aQFN(Advanced Quad flat non-leads)이다.
종래의 aQFN의 제조 방법을 살펴보면 다음과 같다. 다만 다음의 제조 방법은 출원인이 기존에 실시하던 기술을 의미하는 것으로서, 반드시 공지 기술을 의미하는 것은 아니다.
금속재로 된 기판이 마련되면, 기판의 양면에 도금용 레지스트(resist)층을 코팅하고, 레지스트층을 패턴화하고, 노광 및 현상하는 것에 의하여 기판의 일부를 노출시키고, 노출된 면에 도금층을 형성하고, 레지스트층을 제거하고, 도금층 및 기판 상에 에칭용 레지스트층을 코팅하고, 레지스트층을 도금층에 대응하여 패턴화하고, 패턴화된 레지스트층에 대하여 하프 에칭(half etching)을 실시하고, 다이 어태치(Die attach), 와이어 본딩, 몰딩 등의 공정을 수행하여 반도체 패키지를 조립하고, 기판의 바텀면에 대한 기판의 백 에칭(Back etching)을 수행하게 된다.
따라서 종래의 aQFN의 제조 방법은 포토마스크 도금(Photomask plating) 공정, 즉 기판의 양면에 도금용 레지스트(resist)층을 코팅하고, 레지스트층을 패턴화하고, 노광 및 현상하는 것에 의하여 기판의 일부를 노출시키고, 노출된 면에 도금층을 형성하고, 레지스트층을 제거하는 공정이 필수적이다. 포토마스크 도금(Photomask plating) 공정은 일반적인 도금 공정에 비해 공정이 복잡하고 라인이 길다. 따라서 포토마스크 도금(Photomask plating) 공정에 의해 설비 투자비가 상승하며, 그로 인해 공정 비용의 상승이 발생하는 문제점이 있다.
도 1은 종래의 aQFN 제조방법에 있어서 패턴 불일치(mismatch) 발생 과정을 도시한 단면도이다.
도 1을 참조하면, 도 1의 (a), (b), (c)는 종래의 aQFN 제조방법에 의해, 에칭용 레지스트층(에칭 DFR)의 패턴이 포토마스크 도금 공정에 의한 도금층의 패턴과 일치됨으로써 형성된 정상 패턴 영역의 단면을 나타낸다. 그러나 종래의 aQFN 제조방법은 도 1의 (a')과 같이 에칭용 레지스트층(에칭 DFR)의 패턴이 포토마스크 도금 공정에 의한 도금층의 패턴과 불일치되는 경우, 도 1의 (c')과 같이 에칭 패턴과 도금 패턴의 패턴 불일치(mismatch)가 발생하게 된다.
도 2는 종래의 aQFN 제조방법에 있어서 에칭 패턴과 도금 패턴의 불일치(mismatch) 정도를 나타낸 그림이다.
도 2를 참조하면, 도 2의 (a)는 종래의 aQFN 제조방법에 의해, 에칭용 레지스트층(에칭 DFR)의 패턴이 포토마스크 도금 공정에 의한 도금층의 패턴과 일치됨으로써 형성된 정상 패턴 영역의 평면을 나타낸다. 도 2의 (b), (c)는 에칭용 레지스트층(에칭 DFR)의 패턴이 포토마스크 도금 공정에 의한 도금층의 패턴과 불일치됨으로써 형성된 에칭 패턴과 도금 패턴의 패턴 불일치(mismatch)가 발생한 영역의 평면을 나타낸다. 도 2의 (b), (c)와 같이 도금 패턴과 에칭 피턴의 불일치(mismatch)가 발생하면 1개의 랜드(land)에 여러 개의 와이어 본딩(wire bonding)이 실시되는 경우, 도금 면적이 작아져서 와이어 본딩 영역이 부족해지는 문제가 발생한다.
도 3a 내지 도 3k는 본 발명의 일 실시예에 따른 반도체 패키지용 리이드 프레임의 제조 방법을 단계별로 도시한 것이다.
도 3a를 참조하면, 기판(101)이 준비된다. 기판(101)은 금속재와 같은 도전성을 가진 소재이다. 기판(101)의 원소재로는 반도체 리이드 프레임용 구리(Cu) 소재를 이용할 수 있다.
기판(101)이 준비된 다음에는 도 3b에 도시된 바와 같이 기판(101)의 탑면(120)에 탑면 도금층(102)를 형성하고, 탑면(120)에 대응되는 바텀면(130)에 바텀면 도금층(103)을 형성하게 된다. 이때, 탑면 도금층(102)와 바텀면 도금층(103)은 동일한 도금 공정에 의해, 동시에 동일한 층상구조로 형성되는 것이 바람직하다.
탑면 도금층(102) 및 바텀면 도금층(103)은 니켈(Ni) 합금, 팔라듐(Pd) 합금 및 금(Au) 합금으로 이루어진 PPF(pre-plated frame) 도금층으로 한다. PPF 도금층은 니켈(Ni) 합금, 팔라듐(Pd) 합금 및 금(Au) 합금을 구성되는데, 각각의 layer는 합금이 아닌 순수한 단독 물질로 구성된 layer도 포함될 수 있다. 또한, 니켈(Ni), 팔라듐(Pd) 및 금(Au)이 아닌 이 중 2가지의 재료로 구성된 층(layer) 또는 3개의 층(layer)을 기본으로 하여 4개의 층(layer) 이상의 층(layer)으로 구성된 PPF(pre-plated frame) 도금도 포함될 수 있다. 이때 탑면 도금층(102) 및 바텀면 도금층(103)의 두께는 0.15㎛ 내지 0.5㎛로 형성됨이 바람직하다. 왜냐하면 탑면 도금층(102) 및 바텀면 도금층(103)의 두께가 0.5㎛를 초과하면 후술할 에칭 공정에서 탑면 도금층(102) 및 바텀면 도금층(103)이 완벽하게 에칭되지 않을 수 있기 때문이다. 또한 탑면 도금층(102)과 바텀면 도금층(103)은 실질적으로 서로 동일한 소재로 형성될 수 있다.
다음으로, 도 3c에 도시된 바와 같이, 탑면 도금층(102)에 탑면 레지스트층(104)를 코팅하고, 이와 동시에, 바텀면 도금층(103)에 바텀면 레지스트층(105)를 코팅하게 된다. 탑면 레지스트층(104)과, 바텀면 레지스트층(105)는 실질적으로 서로 동일한 소재이다. 탑면 레지스트층(104)과, 바텀면 레지스트층(105)으로는 드라이 필름 레지스트(Dry film resist, DFR)나, 액상 레지스트를 사용할 수 있으며, 이 외에 통상적인 반도체 패키지 조립시에 사용되는 레지스트 소재라면 어느 하나에 한정되는 것은 아니다.
다음으로, 도 3d에 도시된 바와 같이, 탑면 레지스트층(104) 및 바텀면 레지스트층(105)을 선택적으로 노광 및 현상하는 것에 의하여 탑면 레지스트층(104) 및 바텀면 레지스트층(105)을 패턴화시킨다. 이에 따라, 기판(101)의 탑면 도금층(102) 및 바텀면 도금층(103)의 일부가 노출된다. 탑면 레지스트층(104)의 패턴 및 바텀면 레지스트층(105)의 패턴은 서로 동일한 패턴으로 형성될 수도 있고, 서로 상이한 패턴으로도 형성될 수도 있다.
다음으로, 도 3e에 도시된 바와 같이, 탑면 레지스트층(104)에 대해 탑면 도금층(102)과 기판(101)을 연속적으로 에칭하되, 기판(101)을 하프 에칭(half etching)한다. 이 때, 하프 에칭의 깊이는 평균적으로 기판(101) 두께의 65%까지 실시할 수 있으며, 최대 기판(101) 두께의 80%까지 실시할 수 있다. 한편, 하프 에칭을 실시하는 이유는 해당 공간에 절연성 물질을 충진 하기 위함이다. 에칭 깊이가 기판(101) 두께의 80%가 넘게 되면, 기판(101)의 변형이 쉽게 일어나기 때문에, 에칭 깊이의 최대값을 기판(101) 두께의 80%로 설정한 것이다. 탑면 레지스트층(104)에 대해 탑면 도금층(102)과 기판(101)을 연속적으로 에칭하되, 기판(101)을 하프 에칭(half etching)되기 때문에, 탑면 도금층(102)이 형성된 기판의 탑면(120)으로부터 에칭 홀(106)이 형성되며, 에칭 홀(106)의 면은 패턴화된 탑면 도금층(102)의 옆면과 연속적으로 형성된다. 즉, 탑면 레지스트층(104)에 대해 탑면 도금층(102)과 기판(101)을 연속적으로 에칭하므로, 에칭 패턴과 도금 패턴의 불일치(mismatch)가 효과적으로 억제될 수 있다. 이 단계에서 탑면 레지스트층(104)에 대해 하프 에칭(half etching)이 진행될 때, 반대면은 에칭이 실시되지 않는다.
하프 에칭(half etching)은 에칭 용액을 강하게 기판(101) 상에 강하게 분사(spray)하여 해당 압력으로 에칭 깊이를 조정한다. 이 단계에서 탑면 레지스트층(104)에 대해서 분사(spray) 방식의 에칭이 실시되게 하되, 반대면은 분사(spray) 에칭 용액의 영향을 받지 않도록 하는 것이 바람직하다. 또한 이때 탑면 도금층(102)이 완벽하게 에칭되기 위해서는 탑면 도금층(102) 두께가 0.15㎛ 내지 0.5㎛로 형성됨이 바람직하다.
다음으로, 도 3f에 도시된 바와 같이, 바텀면 레지스트층(105)에 대해 바텀면 도금층(103)을 에칭한다. 이 단계에서 패턴화된 바텀면 레지스트층(105)에 의해 노출된 바텀면 도금층(103)이 제거된다. 만일 기판(101)이 노출되어야 하는 공간에 바텀면 도금층(103)이 잔존하게 되면, 바텀면 도금층(103)이 에칭 레지스트(resist) 역할을 하므로, 패키지 조립공정 중 후술할 기판(101)의 백 에칭(back etching) 공정에서 잔존하는 바텀면 도금층(103) 때문에 기판(101)의 백 에칭(back etching)시 불량을 발생시킬 수 있다.
일반적인 에칭의 경우, 약한 분사(spray) 방식의 에칭으로도, 10㎛ 이상의 기판(101)이 에칭이 되어 결과적으로 aQFN 리이드 프레임의 핸들링시, 변형 발생의 우려가 있다. 따라서 이 단계에서는 바텀면 도금층(103)을 에칭 용액에 디핑(dipping)하는 방식으로 바텀면 도금층(103)을 에칭하는 것이 바람직하다. 이러한 에칭 방식을 통해 에칭 깊이는 발생시키지 않으면서 바텀면 도금층(103)만 제거할 수 있다. 이때 바텀면 도금층(103)을 완벽하게 에칭하기 위해서는, 바텀면 도금층(103)의 두께가 0.15㎛ 내지 0.5㎛로 형성됨이 바람직하다. 또한 이 단계에서의 디핑(dipping)하는 방식의 에칭에 의해 기판(101)의 바텀면(130)에, 상기 패턴화된 바텀면 도금층(103) 사이의 영역으로 홈(110, 도 4 참조)이 형성될 수 있다. 이에 대한 구체적인 설명은 도 4에 대한 설명에서 하기로 한다.
다음으로, 도 3g에 도시된 바와 같이, 탑면 레지스트층(104) 및 바텀면 레지스트층(105)를 제거한다. 결국 기판(101)상에 에칭 홀(106)이 형성되고, 기판(101)의 탑면(120)에 패턴화된 탑면 도금층(102) 및 기판(101)의 바텀면(130)에 패턴화된 바텀면 도금층(103)이 형성된다. 따라서 종래의 포토마스크 도금 공정이 생략됨으로써, 공정이 단순해질 수 있고 공정 비용이 절감될 수 있다.
또한 전 단계(도 3e)에서 탑면 레지스트층(104)에 대해 탑면 도금층(102)과 기판(101)을 연속적으로 에칭하되, 기판(101)을 하프 에칭(half etching)하기 때문에, 탑면 도금층(102)이 형성된 기판의 탑면(120)으로부터 에칭 홀(106)이 형성되며, 에칭 홀(106)의 면은 패턴화된 탑면 도금층(102)의 옆면과 연속적으로 형성된다. 즉, 탑면 도금층(102)과 기판(101)을 연속적으로 에칭(etching)하므로, 에칭 패턴과 도금 패턴의 불일치(mismatch)가 효과적으로 억제될 수 있다.
도 5는 도 3g 단계에서의 반도체 패키지용 리이드 프레임을 도시한 사진이다.
도 5의 (a), (b), (c)는 기판(101) 상에 Ni/Pd, Ni/Pd/Au 합금 도금을 실시하여 통상적인 리이드 프레임 에칭용액인 염화동 타입 용액으로 패턴 에칭을 실시한 결과로서, 기판(101) 상의 패터닝된 탑면 도금층(102)을 도시한 사진이다. 도 5의 (a), (b), (c)를 참조하면, 에칭 패턴에서 DFR(Dry Film Photoresist)에 의해 마스킹된 도금층은 손상(damage) 없이 그대로 잔존하며, 에칭에 의해 제거된 영역과 잔존하는 도금층 영역이 확실히 구분이 된다. 또한 에칭과 도금 패턴 불일치(mismatch)에 의해 발생되는 도금 오버행(overhang)이나, 기판 노출 영역 등이 관측되지 않는다.
도 5의 (d)는 전면 도금 후 에칭 패턴을 현상 후 에칭용액에 디핑(dipping)을 한 후의 기판(101)의 바텀면(130)에 패터닝된 바텀면 도금층(103)을 도시한 사진이다. 패턴 형태의 바텀면 도금층(103) 사이에 검게 나타나는 영역은 바텀면 도금층(103)이 제거되고 기판(101)의 일부가 에칭이 된 상태를 나타낸다.
도 3g 단계의 다음 단계로서 도 3h, 도 3i, 도 3j에 도시된 바와 같이, 탑면 도금층(102) 상에 반도체 칩(107)을 실장하고, 반도체 칩(107)에 대하여 패턴화된 탑면 도금층(102)을 금 와이어(108) 등과 같은 소재를 이용하여 와이어(108) 본딩하게 된다. 와이어(108) 본딩이 완료되면, 기판(101)의 탑면(120) 쪽에는 몰딩재(109)로 몰딩하게 된다. 이에 따라, 와이어(108) 본딩되는 부분을 포함하여 기판(101)의 탑면(120) 측이 몰딩재(109)에 의하여 보호된다.
다음으로, 도 3k에 도시된 바와 같이, 바텀면 도금층(103)에 대해 기판(101)을 백 에칭(back etching)함으로써 반도체 패키지용 리이드 프레임을 완성한다. 이때 바텀면 도금층(103)은 에칭 레지스트(resist) 역할을 한다.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지용 리이드 프레임과 종래의 반도체 패키지용 리이드 프레임의 구조의 차이를 도시한 단면도이다. 구체적으로는 상기 도 3k 단계 이전의 반도체 패키지용 리이드 프레임의 구조를 나타낸 도면이다.
도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지용 리이드 프레임은 기판(101) 및 패키지의 구조에서 기존 일반적인 aQFN 제품과는 차이가 있다. 도 4의 (a)를 참조하면, 하프 에칭이 실시되지 않는 기판의 바텀면을 볼 때, 기존 aQFN 제품의 경우, 바텀면 도금층 및 기판의 경계면의 높이와 도금층이 없는 기판면의 높이가 같다. 하지만 도 4의 (b)를 참조하면, 본 실시예 상의 공정에 의하면, 바텀면 도금층(103) 및 기판(101)의 경계면의 높이와 도금층이 없는 기판(101)면의 높이에 차이가 발생하는데, 0.01㎛에서 최대 20㎛까지 차이가 발생한다. 즉, 기판(101)의 바텀면(130)에, 패턴화된 바텀면 도금층(103) 사이의 영역으로 홈(110)이 형성된다. 디핑(dipping) 에칭에 의해 20㎛ 이상의 깊이까지 에칭이 되는 경우, 남아있게 되는 원소재의 두께가 얇아 리이드 프레임의 핸들링이 불가능하므로 홈의 깊이는 0.01㎛ 이상 20㎛ 이하가 됨이 바람직하다. 결국 바텀면 도금층(103)을 디핑(dipping) 에칭함으로써, 바텀면 도금층(103) 및 기판(101)의 경계면의 높이와 도금층이 없는 기판(101)면의 높이의 차이를 발생시킬 수 있으므로, 패턴화된 바텀면 도금층(103) 사이의 영역에서 기판(101)의 두께를 조절할 수 있다. 이로써 후속 공정에 필요한 조건을 만족시키는 반제품을 생산할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
101: 기판 120: 탑면
130: 바텀면 102: 탑면 도금층
103: 바텀면 도금층 104: 탑면 레지스트층
105: 바텀면 레지스트층 106: 에칭 홀
107: 반도체 칩 108: 와이어
109: 몰딩재 110: 홈

Claims (7)

  1. 기판의 탑면에 탑면 도금층을 형성하는 단계;
    상기 탑면 도금층에 탑면 레지스트층을 형성하는 단계;
    상기 탑면 레지스트층을 패턴화시키는 단계;
    상기 탑면 레지스트층에 대해 상기 탑면 도금층과 상기 기판을 연속적으로 에칭하되, 상기 기판을 하프 에칭(half etching)하는 단계; 및
    상기 탑면 레지스트층을 제거하는 단계;를 포함하는 반도체 패키지용 리이드 프레임의 제조 방법.
  2. 제 1 항에 있어서,
    상기 기판의 바텀면에 바텀면 도금층을 형성하는 단계;
    상기 바텀면 도금층에 바텀면 레지스트층을 형성하는 단계;
    상기 바텀면 레지스트층를 패턴화시키는 단계;
    상기 바텀면 레지스트층에 대해 상기 바텀면 도금층을 에칭하는 단계; 및
    상기 바텀면 레지스트층을 제거하는 단계;를 더 포함하는 반도체 패키지용 리이드 프레임의 제조 방법.
  3. 제 2 항에 있어서,
    상기 탑면 도금층 상에 반도체 칩이 더 실장되고,
    상기 반도체 칩에 대하여 상기 탑면 도금층을 와이어 본딩(wire bonding)하고,
    상기 탑면 도금층이 형성되는 부분을 몰딩(molding)하고,
    상기 바텀면 도금층에 대해 상기 기판을 백 에칭(back etching)하는 것을 특징으로 하는 반도체 패키지용 리이드 프레임의 제조 방법.
  4. 제 1 항에 있어서,
    상기 탑면 레지스트층에 대해 상기 탑면 도금층과 상기 기판을 연속적으로 에칭하되, 상기 기판을 하프 에칭(half etching)하는 단계에서는,
    에칭 용액을 상기 탑면 도금층 상에 분사(spray)하여 상기 탑면 레지스트층에 대해 상기 탑면 도금층과 상기 기판을 연속적으로 에칭하되, 상기 기판을 하프 에칭(half etching)하는 것을 특징으로 하는 반도체 리이드 프레임의 제조 방법.
  5. 제 2 항에 있어서,
    상기 바텀면 레지스트층에 대해 상기 바텀면 도금층을 에칭하는 단계에서는,
    상기 바텀면 도금층을 에칭 용액에 디핑(dipping)하는 방식으로 상기 바텀면 도금층을 에칭하는 것을 특징으로 하는 반도체 리이드 프레임의 제조 방법.
  6. 기판;과
    상기 기판의 탑면에 패턴화된 탑면 도금층;과
    상기 기판의 탑면에 반대되는 바텀면에 패턴화된 바텀면 도금층;을 포함하되,
    상기 탑면 도금층과 상기 기판을 연속적으로 에칭하되, 상기 기판을 하프 에칭(half etching)함으로써, 상기 탑면 도금층이 형성된 기판의 탑면으로부터 에칭 홀이 형성되며, 상기 에칭 홀의 면은 상기 패턴화된 탑면 도금층의 옆면과 연속적으로 형성되는 것을 특징으로 하는 반도체 리이드 프레임.
  7. 제 6 항에 있어서,
    상기 기판의 바텀면에, 상기 패턴화된 바텀면 도금층 사이의 영역으로 홈이 형성되어 있는 반도체 리이드 프레임.
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