TWI657552B - 晶片封裝以及複合型系統板 - Google Patents

Abstract

一種晶片封裝，包括基材、第一晶片、模封材料、第一線路以及第二線路。基材具有底面以及相對於底面的第一頂面與第二頂面。第一頂面位於相對於底面的第一高度，第二頂面位於相對於底面的第二高度，且第一高度小於第二高度。第一晶片配置於第一頂面上。模封材料配置於基材上，並且覆蓋第一晶片。第一線路配置於模封材料上且電連接第一晶片。第二線路配置於模封材料上且電連接基材的第二頂面。基材使用大面積銅塊而具有耐高電流且散熱效率高的特性。基材的第二頂面保護第一晶片以避免損傷。

Description

晶片封裝以及複合型系統板

本申請是有關於一種晶片封裝結構，且特別是有關於一種可裝載晶片封裝結構的複合型系統板。

傳統的製程將電動馬達中的驅控系統晶片及功率模組晶片分開製作，並於一電路板上組裝前述兩種晶片成品。為追求微小化的目標，目前發展出將驅控系統晶片及功率模組晶片結合成一種整合式功率模組(Intelligent power module, IPM)的製程技術，以達到減少結構體積及簡化製程的目的。現今的半導體元件依據製程需求而採用多種封裝型式如：雙列直插封裝(Dual in-line package, DIP)、薄小型封裝(Thin small outline package, TSOP)以及四方形平面無引腳封裝(Quad-flat no-leads, QFN)等。上述各種封裝形式多採用金屬線材的打線接合(Wire bonding)技術將晶片(Chip)與導線架(Lead frame)相結合，使晶片得以與外部的電路連接。最後再以黑膠模封(Molding compound)形成包覆在外的保護層。然而，上述類型的封裝結構具有散熱效率不佳的問題，故電動馬達產品可應用的規格受到限制。

本申請提供一種晶片封裝，其具有高散熱效率且高耐受功率規格。此外，晶片封裝的基材在壓合製程時可保護晶片避免損傷。

本申請提供一種複合型系統板，其具備可模組化特性並可與面板級電路板製程整合，在生產與製作上更有彈性。

本申請的晶片封裝包括基材、第一晶片、模封材料、第一線路以及第二線路。基材具有底面以及相對於底面的一第一頂面與一第二頂面，其中第一頂面位於相對於底面的第一高度，第二頂面位於相對於底面的第二高度，且第一高度小於第二高度。第一晶片配置於第一頂面上，第一晶片具有第一頂部電極。模封材料配置於基材上，並且覆蓋第一晶片、第一頂面以及第二頂面。第一線路配置於模封材料上，並且穿過模封材料而電連接第一頂部電極。第二線路配置於模封材料上，並且穿過模封材料而電連接基材的第二頂面。

本申請的複合型系統板包括多層電路板，其具有容置孔、晶片封裝、第一介電層及第三線路。晶片封裝配置於容置孔內，且晶片封裝包括基材、第一晶片、模封材料、第一線路以及第二線路。基材具有底面以及相對於底面的第一頂面與第二頂面，其中第一頂面位於相對於底面的第一高度，第二頂面位於相對於底面的第二高度，且第一高度小於第二高度。第一晶片配置於第一頂面上，第一晶片具有第一頂部電極。模封材料配置於基材上，並且覆蓋第一晶片、第一頂面以及第二頂面。第一線路配置於模封材料上，並且穿過模封材料而電連接第一頂部電極。第二線路配置於模封材料上，並且穿過模封材料而電連接基材的第二頂面。第一介電層覆蓋晶片封裝以及多層電路板。第三線路配置於第一介電層上，並且穿過第一介電層而電連接第一線路或第二線路。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1為本申請之一實施例的一種晶片封裝的示意圖。如圖1所示，本實施例的晶片封裝10包括一基材100、一第一晶片110、一模封材料120、一第一線路130以及一第二線路140。基材100具有一第一頂面101及一第二頂面102。第一晶片110配置於基材100上且具有一第一頂部電極111。模封材料120配置於基材100上，並且覆蓋第一晶片110。第一線路130配置於模封材料120上，並且穿過120模封材料而電連接第一頂部電極111。第二線路140配置於模封材料120上，並且穿過模封材料120而電連接基材100的第二頂面102。在本實施例中，第一晶片110的數量可為一個或是多個。前述的基材100為一種導電材質，例如是具有大面積的銅塊。

在本實施例中，基材100的第一頂面101與第二頂面102位在相對於基材100的底面的另一側。第一頂面101相對於底面具有一第一高度H1，第二頂面102相對於底面具有一第二高度H2，且第一高度H1小於第二高度H2。此外，第一晶片110的底部還具有一底部電極112。底部電極112電連接基材100的第一頂面101，且第一晶片110例如是類比晶片，用於處理電壓或電流訊號。在本實施例中，第一晶片110配置在第一頂面101上，且第一頂面101的第一高度H1加上第一晶片110配置在第一頂面101上的第三高度H3等於基材100之第二頂面102的第二高度H2。於其它實施例中，第一頂面101的第一高度H1加上第一晶片110配置在第一頂面101上的第三高度H3可小於基材100之第二頂面102的第二高度H2。

如圖1所示，本實施例的晶片封裝10更包括一第一導電膠層150，其配置於第一晶片110與基材100的第一頂面101之間。第一導電膠層150例如是奈米銀膏或奈米銅膏。一般而言，可藉由塗佈製程將第一導電膠層150配置在基材100的第一頂面101上。或者，第一導電膠層150可為透過電鍍製程形成在第一頂面101上的導電結構。

圖2A至圖2C繪示圖1之晶片封裝的結構組成示意圖。請參閱圖2A所示，基材100包括一體成型的一導體塊103。具體而言，導體塊103例如是L型結構，其頂部具有一凹陷104，基材100的第一頂面101位於凹陷104的底部，且基材100的第二頂面102位於凹陷104外。請參閱圖2B所示，第一晶片110配置在凹陷104中且不高於基材100的第二頂面102。請參閱圖2C所示，於L型結構的導體塊103中，第一線路130電連接第一晶片110，第二線路140電連接基材100的第二頂面102。

圖3為本申請之一實施例之的晶片封裝示意圖。如圖3所示，本實施例的基材100A包括一體成型的一第一導體塊103A以及一體成型的一第二導體塊104A。基材100A的第一頂面101A配置在第一導體塊103A的頂部。第二導體塊104A配置於第一導體塊103A的頂部，且基材100A的第二頂面102A位於第二導體塊104A頂部。

此外，本實施例更包括一第二導電膠層170A，第二導電膠層170A配置於第二導體塊104A與第一導體塊103A之間。第二導電膠層170A為奈米銀膏或奈米銅膏。一般而言，可藉由塗佈製程將第二導電膠層170A配置在第一導體塊103A的頂面或第二導體塊104A的底面上。或者，第二導電膠層170A可為透過電鍍製程形成在第一導體塊103A上的導電結構。

圖4為本申請之一實施例之的晶片封裝示意圖。請參閱圖4所示，本實施例的基材100B包括一體成型的一第一導體塊103B以及一體成型的一第二導體塊104B。第一導體塊103B更具有一紋路結構105B。紋路結構105B配置在第一導體塊103B的頂部，紋路結構105B用以增加第二導電膠層170B配置在第一導體塊103A上的結合強度。在本實施例中，第二導電膠層170B可採用燒結方式而配置在第一導體塊103A上。

圖5為本申請之一實施例之的晶片封裝示意圖。請參閱圖5所示，本實施例的基材100C包括一多層板103C以及一體成型的一導體塊104C。多層板103C具有一第一導體層1031C、一第二導體層1032C以及一介電層1033C。基材100C的第一頂面101C位於第一導體層1031C上。導體塊104C配置於第一導體層1031C上而形成一L型結構，且基材100C的第二頂面102C位於導體塊104C的頂部。第二導體層1032C間隔配置在第一導體層1031C下方。介電層1033C配置於第一導體層1031C與第二導體層1032C之間。在本實施例中，介電層1033C透過黏合、燒結或其它適當的方式連接第一導體層1031C及第二導體層1032C。此外，本實施例的介電層1033C例如是一種具有高散熱效率及非導體的材料。當介電層1033C配置在多層板103C時，可提升晶片封裝的散熱效率且能避免第一導體層1031C及第二導體層1032C的相互導通。

圖6A至圖6C為本申請之另一實施例的晶片封裝的結構組成示意圖。參閱圖6A所示，本實施例的基材500包括一體成型的一導體塊503。具體而言，導體塊503例如是凹型結構，導體塊503的頂部具有一凹陷504。基材500的第一頂面501位於凹陷504的底部，凹陷504的兩側皆形成有一凸部結構。基材500的第二頂面502分別位於在兩凸部結構的頂部。參閱圖6B所示，第一晶片510配置在凹陷504中且位在兩凸部結構之間，第一晶片510未超出基材500的第二頂面502。參閱圖6C所示，在本實施例中，晶片封裝的第一線路530電連接第一晶片510且位在其中一第二頂面502上方，晶片封裝的第二線路540電連接基材500的另一第二頂面502。

圖7為本申請之另一實施例的晶片封裝示意圖。參閱圖7所示，本實施例的基材500A包括一體成型的一第一導體塊503A以及一體成型的兩第二導體塊504A。基材500A的第一頂面501A位於第一導體塊503A的頂部。兩第二導體塊504A配置於第一導體塊503A的頂部，且基材500A的第二頂面502A位於兩第二導體塊504A的頂部。第二導電膠層570A配置於兩第二導體塊504A與第一導體塊503A之間。本實施例的第二導電膠層570A為奈米銀膏或奈米銅膏。一般而言，可藉由塗佈製程將第二導電膠層570A配置在第一導體塊503A的頂面或第二導體塊504A的底面上。或者，第二導電膠層570A可為透過電鍍製程形成在第一導體塊503A上的導電結構。

圖8為本申請之另一實施例的晶片封裝示意圖。參閱圖8所示，本實施例的基材500B包括一體成型的一第一導體塊503B以及兩第二導體塊504B。第一導體塊503B更具有一紋路結構505B。紋路結構505B成型在第一導體塊503B的頂部，紋路結構505B用以增加第二導電膠層570B燒結在第一導體塊503B上的結合強度。在本實施例中，第二導電膠570B可採用燒結方式而配置在第一導體塊503A上。

圖9為本申請之另一實施例的晶片封裝示意圖。請參閱圖9所示，本實施例的基材500C包括一多層板503C以及兩導體塊504C。多層板503C具有一第一導體層5031C、一第二導體層5032C以及一介電層5033C。基材500C的第一頂面501C位於第一導體層5031C上。兩導體塊504C間隔地配置於第一導體層5031C上以形成一凹型結構，且基材500C的第二頂面502C位於導體塊504C的頂部。第二導體層5032C間隔配置在第一導體層5031C下方。介電層5033C配置於第一導體層5031C與第二導體層5032C之間，在本實施例中，介電層5033C透過黏合、燒結或其它適當的方式以連接第一導體層5031C及第二導體層5032C。此外，本實施例的介電層5033C是一種具有高散熱效率及非導體的材料。當介電層5033C配置在多層板503C時，可提升晶片封裝的的散熱功效且能避免第一導體層5031C及第二導體層5032C的相互導通。

圖10為本申請之其它實施例的晶片封裝示意圖。請參閱圖10所示，本實施例採用如圖2A所繪示的基材100。在本實施例中，基材100的數量為兩個且晶片封裝10更包括一第二晶片180。第一晶片110配置於其中一基材100的第一頂面101上。第二晶片180配置在另一基材100的第一頂面101上。第二晶片180具有一第二頂部電極181。第二晶片180的第二頂部電極181通過第一線路130電連接配置有第一晶片110之基材100的第二頂面102，並藉此電連接第一晶片110。

圖11為本申請之其它實施例的晶片封裝示意圖。請參閱圖11所示，在本實施例採用如圖2A及圖6A所繪示的基材100及基材500。在本實施例中，晶片封裝包括一基材100、一基材500、第一晶片510及一第二晶片180。第一晶片510配置於基材500的第一頂面501上，第二晶片180配置在基材100的第一頂面101上。第二晶片180具有一第二頂部電極181。第二晶片180的第二頂部電極181通過第一線路130而電連接第一晶片510的第一頂部電極511，並藉此電連接第一晶片510。本實施例的第二晶片180例如是一種數位晶片，用於處理數位邏輯訊號。

在圖10及圖11所揭示的兩實施例中，上述基材100、500的數量可為一個或多個。第一晶片110、510與第二晶片180為配置於同一個基材100、500上或配置於不同的基材100、500上。在上述兩實施例中，第一晶片及第二晶片可分別數位晶片或類比晶片。此外，第一晶片的數量及第二晶片的各別數量不限定為一個，意指同一基材上可同時配置多個第一晶片、多個第二晶片或多個第一晶片及多個第二晶片。在其它實施例中，不同的基材亦可結合成一體而安裝多個第一晶片及多個第二晶片。

參閱圖11所示，晶片封裝更包括一電絕緣層160，其配置於第一晶片110或第二晶片180與基材100的第一頂面101之間。第一晶片110或第二晶片180例如是一種數位晶片，用於處理數位邏輯訊號。

圖12為本申請之一實施例的複合型系統板示意圖，本實施例係結合圖1所繪示的晶片封裝。如圖12所示，本實施例的複合型系統板20包括一多層電路板200、一晶片封裝10、一第一介電層210及一第三線路220。多層電路板200例如是一種面板級電路板且具有一容置孔201(請依據下圖15M、15N所示)，其例如是透過鑽孔、蝕刻等適當技術而將容置孔201形成在多層電路板200上。晶片封裝10配置於多層電路板200的容置孔201內，且透過黏著材料或其它接合技術使晶片封裝10與多層電路板200相互連接。第一介電層210覆蓋晶片封裝10及多層電路板200，此避免晶片封裝10與多層電路板200產生不必要之導通現象。第三線路220配置於第一介電層210上，並且穿過第一介電層210而電連接晶片封裝10的第一線路130或第二線路140。在其它實施例中，第三線路220同時電連接第一線路130及第二線路140。如此，本實施例達到整合晶片封裝10及多層電路板200的目的，而使本申請的晶片封裝具備模組化的特性。

圖13至圖14為本申請之兩種其它實施例的複合型系統板示意圖。請參閱圖13所示，在本實施例中，複合型系統板更包括一第一晶片模組230及一第二晶片模組240。第一晶片模組230內埋於多層電路板200中，並且電連接至多層電路板200。第二晶片模組240配置於多層電路板200上且電連接至多層電路板200與晶片封裝10。在本實施例中，第二晶片模組240可為數位晶片或類比晶片，且透過例如是打線方式或覆晶方式而配置在多層電路板200上。此外，第一晶片模組230可為數位或類比晶片。

圖15A至圖15S為依照本申請之一實施例的晶片封裝與複合型系統板的製作方法示意圖。在本實施例中，採用相同或類似的元件符號來表示相同或類似的元件，以具體說明每個製程步驟，然其並非用以限定本申請的技術方案。

首先，如圖15A所示，提供一基材100，其例如是一種L型的銅塊結構。基材100包括一第一頂面101及一第二頂面102。第一頂面101相對於底面的第一高度H1小於第二頂面102相對於底面的第二高度H2。接著，如圖15B所示，透過塗佈製程或電鍍製程而將第一導電膠層150配置在基材100的第一頂面101上。如圖15C所示，將第一晶片110配置在第一導電膠層150上並電性連接基材100的第一頂面101。如圖15D所示，透過模封製程(mold process)將模封材料120配置於基材100上，並且覆蓋第一晶片110及第一頂面101。接著，如圖15E所示，以雷射鑽孔(laser drill)技術在模封材料120上鑽出多個孔洞。模封材料120的多個孔洞對應第一晶片110的第一頂部電極111與基材100的第二頂面102。

之後，如圖15F所示，以化學式沉積(Electroless plating)方法在模封材料120及其孔洞內形成銅種子層(Seed layer)。如圖15G所示，將光阻材料(Photoresist)塗佈在銅種子層(Seed layer)上。如圖15H所示，藉由蝕刻或其他方式對光阻材料進行圖案化，以遮蔽部分的銅種子層並使其餘的銅種子層裸露。以此形成第一線路130及第二線路140的線路圖案。

之後，如圖15I所示，採用電鍍(Electroplating)製程在銅種子層上形成導電層，受光阻材料阻隔的銅種子層未形成導電層。如圖15J所示，移除配置於導電層之間的光阻材料，使光阻材料底下的銅種子層露出。如圖15K所示，以蝕刻製程除去模封材料120上的殘餘銅種子層(Seed layer)，使導電層分別形成互不連通的第一線路130及第二線路140。則第一線路130穿過模封材料120而電連接第一頂部電極111，且第二線路140穿過模封材料120而電連接基材100的第二頂面102。如此，完成晶片封裝10的製作過程。

然後，如圖15L所示，提供一多層電路板200，其具有一內埋的第一晶片模組230。如圖15M所示，在多層電路板200上的特定方位進行鑽孔，使多層電路板200上形成一貫穿兩側的容置孔201。圖15N所示，將晶片封裝10置入多層電路板200的容置孔201中。並調整晶片封裝10與容置孔201內壁面的間距為一致以利後續的黏合製程。如圖15O所示，將黏著材料置入晶片封裝10與容置孔201之間，以使晶片封裝10緊密連接於多層電路板200中。

之後，如圖15P所示，透過壓合技術將一第一介電層210覆蓋貼合在多層電路板200及晶片封裝10上。第一介電層210例如是一種絕緣材料，其不與多層電路板200及晶片封裝10產生電性連接。如圖15Q所示，於第一介電層210上依序進行鑽孔、除汙以及沉積銅種子層。使銅種子層分佈在第一介電層210的表面與各個孔洞中。如圖15R所示，將銅透過電鍍製程在第一介電層210的表面與各個孔洞中形成導電層，再經由圖型化製程，例如曝光、顯影、蝕刻等步驟將導電層製作為第三線路220。如圖15S所示，一第二晶片模組240以例如打線方式配置於多層電路板200上，並且電連接至多層電路板200與晶片封裝10。如此，完成複合型系統板的製作。

圖16A至圖16S為本申請之一實施例的晶片封裝與複合型系統板的製作方法示意圖。本實施例之製作方法與圖15A至圖15S的製作方法大致相同。本實施例為結合圖3所繪示的晶片封裝。不同處在於，如圖16A所示，本實施例提供一基材100A，其包括一第一導體塊103A及一第二導體塊104A。接著，如圖16B所示，將第一導電膠層150A及第二導電膠層170A透過塗佈製程或電鍍製程而配置在第一導體塊103A上，且第一導電膠層150A與第二導電膠層170A之間具有間距而互不導通。

如圖16C所示，將第一晶片110A黏著在第一導電膠層150A上以電性連接基材100A的第一導體塊103A以及將第二導體塊104A黏著在第二導電膠層170A上以電性連接第一導體塊103A。如圖16D所示，透過模封製程(Mold process)將模封材料120A配置於基材100A上，並且覆蓋第一晶片110A、第一導體塊103A及第二導體塊104A。因此，本實施例與上一實施例的差別在於基材。本實施例的基材100A為第一導體塊103A及第二導體104A塊所構成，而前一實施例的基材100為一體成型的結構。

如圖16K所示，其為本實施例的晶片封裝。本實施例的圖16E至圖16K之晶片封裝的製作過程請參考上述圖15E至圖15K的說明文字。如圖16S所示，其為本實施例的整合型系統板。本實施例的圖16L至圖16S之整合型系統板的製作過程請參考上述圖15L至圖15S的說明文字。

圖17A至圖17S為本申請之一實施例的晶片封裝與複合型系統板的製作方法示意圖。本實施例之製作方法與圖16A至圖16S的製作方法大致相同。本實施例為結合圖5所繪示的晶片封裝。不同處請參閱圖17A，本實施例的基材100C包括一多層板103C。多層板103C具有一第一導體層1031C、一第二導體層1032C以及一介電層1033C。介電層1033C配置於第一導體層1031C與第二導體層1032C之間。因此，本實施例與上一實施例的差別在基材100C包括一多層板103C，且配置有具散熱及絕緣特性的介電層1033C。

如圖17K所示，其為本實施例的晶片封裝示意圖。本實施例的圖17B至圖17K之晶片封裝的製作過程請參考上述圖15B至圖15K的說明文字。如圖17S所示，其為本實施例的整合型系統板示意圖。本實施例的圖17L至圖17S之整合型系統板的製作過程請參考上述圖15L至圖15S的說明文字。

圖18A至圖18D為本申請之另一實施例的複合型系統板的結構組成示意圖，本實施例結合圖1所繪示的晶片封裝10。如圖18A所示，預先製作一多層電路板200C以及一晶片封裝10。如圖18B所示，在本實施例中，複合型系統板更包括一承載件300，其具有一第一凹槽310以及一第二凹槽320。將多層電路板200C以及晶片封裝10分別置入承載件300的第一凹槽310以及第二凹槽320內。透過模封製程將多層電路板200C與晶片封裝10固定於承載件300中。透過壓合製程將第一介電層210C配置在承載件300上並且覆蓋多層電路板200C與晶片封裝10。第一介電層210C遠離承載件300的表面上已透過化學沉積或其它方式配置一種子層211C。如圖18C所示，在第一介電層210C上對應多層電路板200C及晶片封裝10的位置以鑽孔技術形成所需的開口。如圖18D所示，以電鍍製程在第一介電層210C的種子層211C及各個開口中鍍上一導電層，例如是銅層。透過圖形製程將導電層製成第三線路220C，其穿過第一介電層210C的並且電連接至多層電路板200C及晶片封裝10。

此外，在本實施例中，承載座300的一底層板330覆蓋在多層電路板200C及晶片封裝10的底部。底層板330具有阻擋外部衝擊、遮蔽及散熱之功效。底層板330也可視為複合型系統板的接地端。

圖19為本申請之其它實施例的複合型系統板示意圖，本實施例係結合圖12所繪示的複合型系統板20。請參閱圖12及圖20所示，複合型系統板20的多層電路板200與晶片封裝10的底部裸露在外。且複合型系統板更包括一散熱板600，將散熱板600覆蓋在多層電路板200及晶片封裝10的底部，散熱板600以黏著或其它適當之方式連接多層電路板200及晶片封裝。散熱板600具有阻擋外部衝擊、遮蔽及散熱之功效。散熱板600也可視為複合型系統板的接地端。

圖20為本申請之其它實施例的複合型系統板示意圖。請參閱圖20所示，複合型系統板更包括一散熱片400及一第二絕緣層410。基材100的底面為外露狀態，故將散熱片400配置於基材100的底面，以提升晶片封裝10的散熱功效。第二電絕緣層410配置於散熱片400與基材100的底面之間。由於基材100為導體，為避免不必要的電性接觸而影響晶片封裝10的運作。將第二絕緣層410配置在基材100上以隔絕外部的電性接觸。

本申請提供一種晶片封裝，其採用大面積的銅塊作為基材，或裝製外部的散熱結構而具有高散熱效率。透過線路製程的改良，使本申請之晶片封裝的孔洞趨於一致，而改善以往的晶片封裝結構上之孔洞深度不同的缺點。使本申請的晶片封裝在電鍍製程時能維持線路層的平整，並能製作出厚度足夠的線路層而具有高耐受功率規格。此外，本晶片封裝的基材具有一凸出結構，在凸出結構上形成一第二頂面。在壓合製程時，第二頂面可保護晶片避免損傷，進而提升本申請之晶片封裝的產品良率。另一方面，由於本申請的晶片封裝具備可模組化特性並可與多層電路板，例如是一種面板級電路板進行製程整合，使本申請的複合型系統板在生產與製作上更有彈性。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10‧‧‧晶片封裝

100‧‧‧基材

101‧‧‧第一頂面

102‧‧‧第二頂面

103‧‧‧導體塊

104‧‧‧凹陷

110‧‧‧第一晶片

111‧‧‧第一頂部電極

112‧‧‧底部電極

120‧‧‧模封材料

130‧‧‧第一線路

140‧‧‧第二線路

150‧‧‧第一導電膠層

160‧‧‧電絕緣層

180‧‧‧第二晶片

181‧‧‧第二頂部電極

100A‧‧‧基材

101A‧‧‧第一頂面

102A ‧‧‧第二頂面

103A‧‧‧第一導體塊

104A‧‧‧第二導體塊

110A‧‧‧第一晶片

120A‧‧‧模封材料

170A‧‧‧第二導電膠層

100B‧‧‧基材

103B‧‧‧第一導體塊

104B‧‧‧第二導體塊

105B‧‧‧紋路結構

170B‧‧‧第二導電膠層

100C‧‧‧基材

101C‧‧‧第一頂面

103C‧‧‧多層板

104C‧‧‧導體塊

1031C‧‧‧第一導體層

1032C‧‧‧第二導體層

1033C‧‧‧介電層

102C‧‧‧第二頂面

500‧‧‧基材

501‧‧‧第一頂面

502‧‧‧第二頂面

503‧‧‧導體塊

504‧‧‧凹陷

510‧‧‧第一晶片

530‧‧‧第一線路

540‧‧‧第二線路

500A‧‧‧基材

501A‧‧‧第一頂面

502A ‧‧‧第二頂面

503A‧‧‧第一導體塊

504A‧‧‧第二導體塊

570A‧‧‧第二導電膠層

500B‧‧‧基材

503B‧‧‧第一導體塊

504B‧‧‧第二導體塊

505B‧‧‧紋路結構

570B‧‧‧第二導電膠層

500C‧‧‧基材

501C‧‧‧第一頂面

502C‧‧‧第二頂面

503C‧‧‧多層板

504C‧‧‧導體塊

5031C‧‧‧第一導體層

5032C‧‧‧第二導體層

5033C‧‧‧介電層

20‧‧‧複合型系統板

200‧‧‧多層電路板

200C‧‧‧多層電路板

201‧‧‧容置孔

210‧‧‧第一介電層

210C‧‧‧第一介電層

211C‧‧‧種子層

220‧‧‧第三線路

220C‧‧‧第三線路

230‧‧‧第一晶片模組

240‧‧‧第二晶片模組

300‧‧‧承載件

310‧‧‧第一凹槽

320‧‧‧第二凹槽

330‧‧‧底層板

400‧‧‧散熱片

410‧‧‧第二絕緣層

600‧‧‧散熱板

H1‧‧‧第一高度

H2‧‧‧第二高度

H3‧‧‧第三高度

圖1為本申請之一實施例的一種晶片封裝示意圖。 圖2A至圖2C繪示圖1之晶片封裝的結構組成示意圖。 圖3為本申請之一實施例的一種晶片封裝示意圖。 圖4為本申請之一實施例的一種晶片封裝示意圖。 圖5為本申請之一實施例的一種晶片封裝示意圖。 圖6A至圖6C為本申請之另一實施例的晶片封裝的結構組成示意圖。 圖7為本申請之另一實施例的晶片封裝示意圖。 圖8為本申請之另一實施例的晶片封裝示意圖。 圖9為本申請之另一實施例的晶片封裝示意圖。 圖10為本申請之其它實施例的晶片封裝示意圖。 圖11為本申請之其它實施例的晶片封裝示意圖。 圖12為本申請之一實施例的複合型系統板示意圖。 圖13為本申請之一實施例的複合型系統板示意圖。 圖14為本申請之一實施例的複合型系統板示意圖。 圖15A至圖15S為本申請之一實施例的晶片封裝與複合型系統板的製作方法示意圖。 圖16A至圖16S為本申請之一實施例的本晶片封裝與複合型系統板的製作方法示意圖。 圖17A至圖17S為本申請之一實施例的本晶片封裝與複合型系統板的製作方法示意圖。 圖18A至圖18D為本申請之另一實施例的複合型系統板的結構組成示意圖。 圖19為本申請之其它實施例的複合型系統板示意圖。 圖20為本申請之其它實施例的複合型系統板示意圖。

Claims (32)

1. 一種晶片封裝，包括：一基材，具有一底面以及相對於該底面的一第一頂面與一第二頂面，其中該第一頂面位於相對於該底面的一第一高度，該第二頂面位於相對於該底面的一第二高度，且該第一高度小於該第二高度；一第一晶片，配置於該第一頂面上，該第一晶片具有一第一頂部電極；一第二晶片，配置於該第一頂面上，其中該基材的數量為多個，且該第一晶片與該第二晶片分別配置於不同的基材上；一模封材料，配置於該基材上，並且覆蓋該第一晶片、該第一頂面以及該第二頂面；一第一線路，配置於該模封材料上，並且穿過該模封材料而電連接該第一頂部電極；以及一第二線路，配置於該模封材料上，並且穿過該模封材料而電連接該基材的該第二頂面。
2. 如申請專利範圍第1項所述的晶片封裝，其中該第一晶片還具有一底部電極，且該底部電極電連接該基材的該第一頂面。
3. 如申請專利範圍第2項所述的晶片封裝，更包括一第一導電膠層，配置於該第一晶片與該第一頂面之間。
4. 如申請專利範圍第1項所述的晶片封裝，更包括一電絕緣層，配置於該第一晶片與該第一頂面之間。
5. 如申請專利範圍第1項所述的晶片封裝，其中該基材包括一體成型的一導體塊，且該導體塊頂部具有一凹陷，該第一頂面位於該凹陷底部，且該第二頂面位於該凹陷外。
6. 如申請專利範圍第1項所述的晶片封裝，其中該基材包括一體成型的一第一導體塊以及一體成型的一第二導體塊，且該第一導體塊頂部具有該第一頂面，該第二導體塊配置於該第一導體塊頂部，且該第二頂面位於該第二導體塊頂部。
7. 如申請專利範圍第6項所述的晶片封裝，更包括一第二導電膠層，配置於該第二導體塊與該第一導體塊之間。
8. 如申請專利範圍第1項所述的晶片封裝，其中該基材包括一多層板以及一體成型的一導體塊，該多層板具有一第一導體層、一第二導體層以及位於該第一導體層與該第二導體層之間的一介電層，該第一導體層具有該第一頂面，該導體塊配置於該第一導體層上，且該第二頂面位於該導體塊頂部。
9. 如申請專利範圍第8項所述的晶片封裝，更包括一第二導電膠層，配置於該導體塊與該第一導體層之間。
10. 如申請專利範圍第1項所述的晶片封裝，其中該第二晶片具有一第二頂部電極，而該第二頂部電極通過該第一線路電連接該第一頂部電極。
11. 一種複合型系統板，包括：一多層電路板，具有一容置孔；一晶片封裝，配置於該容置孔內，且該晶片封裝包括： 一基材，具有一底面以及相對於該底面的一第一頂面與一第二頂面，其中該第一頂面位於相對於該底面的一第一高度，該第二頂面位於相對於該底面的一第二高度，且該第一高度小於該第二高度；一第一晶片，配置於該第一頂面上，該第一晶片具有一第一頂部電極；一模封材料，配置於該基材上，並且覆蓋該第一晶片、該第一頂面以及該第二頂面；一第一線路，配置於該模封材料上，並且穿過該模封材料而電連接該第一頂部電極；以及一第二線路，配置於該模封材料上，並且穿過該模封材料而電連接該基材的該第二頂面；一第一介電層，覆蓋該晶片封裝以及該多層電路板；以及一第三線路，配置於該第一介電層上，並且穿過該第一介電層而電連接該第一線路或該第二線路。
12. 如申請專利範圍第11項所述的複合型系統板，更包括一承載件，具有一第一凹槽以及一第二凹槽，且該多層電路板以及該晶片封裝分別位於該第一凹槽以及該第二凹槽內。
13. 如申請專利範圍第11項所述的複合型系統板，更包括一第一晶片模組，內埋於該多層電路板中，並且電連接至該多層電路板。
14. 如申請專利範圍第11項所述的複合型系統板，更包括一第二晶片模組，配置於該多層電路板上，並且電連接至該多層電路板與該晶片封裝。
15. 如申請專利範圍第11項所述的複合型系統板，其中該第一晶片還具有一底部電極，且該底部電極電連接該基材的該第一頂面。
16. 如申請專利範圍第15項所述的複合型系統板，其中該晶片封裝更包括一第一導電膠層，配置於該第一晶片與該第一頂面之間。
17. 如申請專利範圍第11項所述的複合型系統板，其中該晶片封裝更包括一第一電絕緣層，配置於該第一晶片與該第一頂面之間。
18. 如申請專利範圍第11項所述的複合型系統板，其中該基材包括一體成型的一導體塊，且該導體塊頂部具有一凹陷，該第一頂面位於該凹陷底部，且該第二頂面位於該凹陷外。
19. 如申請專利範圍第11項所述的複合型系統板，其中該基材包括一體成型的一第一導體塊以及一體成型的一第二導體塊，且該第一導體塊頂部具有該第一頂面，該第二導體塊配置於該第一導體塊頂部，且該第二頂面位於該第二導體塊頂部。
20. 如申請專利範圍第19項所述的複合型系統板，其中該晶片封裝更包括一第二導電膠層，配置於該第二導體塊與該第一導體塊之間。
21. 如申請專利範圍第11項所述的複合型系統板，其中該基材包括一多層板以及一體成型的一導體塊，該多層板具有一第一導體層、一第二導體層以及位於該第一導體層與該第二導體層之間的一第二介電層，該第一導體層具有該第一頂面，該導體塊配置於該第一導體層上，且該第二頂面位於該導體塊頂部。
22. 如申請專利範圍第21項所述的複合型系統板，其中該晶片封裝更包括一第二導電膠層，配置於該導體塊與該第一導體層之間。
23. 如申請專利範圍第11項所述的複合型系統板，其中該晶片封裝更包括一第二晶片，配置於該第一頂面上，該第二晶片具有一第二頂部電極，其中該第二頂部電極通過該第一線路電連接該第一頂部電極。
24. 如申請專利範圍第11項所述的複合型系統板，其中該基材的數量為一個，且該第一晶片與該第二晶片配置於同一個基材上。
25. 如申請專利範圍第11項所述的複合型系統板，其中該基材的數量為多個，且該第一晶片與該第二晶片分別配置於不同的基材上。
26. 如申請專利範圍第11項所述的複合型系統板，更包括一散熱片，其中該基材的該底面外露，且該散熱片配置於該基材的該底面。
27. 如申請專利範圍第26項所述的複合型系統板，更包括一第二電絕緣層，配置於該散熱片與該基材的該底面之間。
28. 如申請專利範圍第1項所述的晶片封裝，其中該基材包括一體成型的一第一導體塊以及一體成型的一第二導體塊，該第一導體塊具有一紋路結構，且該紋路結構配置在該第一導體塊的頂部，而該第二導體塊配置於該第一導體塊的頂部。
29. 一種晶片封裝，包括：一基材，具有一底面以及相對於該底面的一第一頂面與一第二頂面；一第一晶片，配置於該第一頂面上，該第一晶片具有一第一頂部電極及一底部電極；一模封材料，配置於該基材上，並且覆蓋該第一晶片、該第一頂面以及該第二頂面；一第一線路，配置於該模封材料上，並且穿過該模封材料而電連接該第一頂部電極；一第二線路，配置於該模封材料上，並且穿過該模封材料而電連接該基材的該第二頂面；一第二晶片，配置於該第一頂面上，該第二晶片具有一第二頂部電極，其中該第二頂部電極通過該第一線路電連接該第一頂部電極；一導電膠層，配置於該第一晶片與該第一頂面之間，其中該第一晶片的該底部電極透過該導電膠層電連接該基材的該第一頂 面；以及一電絕緣層，配置於該第二晶片與該第一頂面之間。
30. 如申請專利範圍第29項所述的晶片封裝，其中該基材的數量為一個，且該第一晶片與該第二晶片配置於同一個基材上。
31. 如申請專利範圍第29項所述的晶片封裝，其中該基材包括一體成型的一第一導體塊以及一體成型的一第二導體塊，該第一導體塊具有一紋路結構，且該紋路結構配置在該第一導體塊的頂部，而該第二導體塊配置於該第一導體塊的頂部。
32. 如申請專利範圍第29項所述的晶片封裝，其中該第一頂面位於相對於該底面的一第一高度，該第二頂面位於相對於該底面的一第二高度，且該第一高度小於該第二高度。