KR19990029471A - 반도체 디스플레이 장치 보정 시스템 및 반도체 디스플레이 장치의 보정 방법 - Google Patents

반도체 디스플레이 장치 보정 시스템 및 반도체 디스플레이 장치의 보정 방법 Download PDF

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Abstract

반도체 디스플레이 장치 보정 시스템은 외부로부터 공급된 화상 신호의 감마 보정(gamma correction)을 실행하는 제어 회로와 감마 보정을 위한 데이터를 저장하는 불휘발성 메모리(nonvolatile memory)를 포함한다. 각 반도체 디스플레이 장치에는 감마 보정을 위한 데이터가 준비되어, 뛰어난 그레이데이션 디스플레이(gradation display)가 이루어질 수 있다.

Description

반도체 디스플레이 장치 보정 시스템 및 반도체 디스플레이 장치의 보정 방법
본 발명은 반도체 장치 및 반도체 디스플레이 장치 보정 시스템에 관한 것이다. 특히, 본 발명은 픽셀(pixel), 구동 회로, 및 불휘발성 메모리와 같은 주변 회로가 SOI(Silicon On Insulator) 기술을 사용해 절연 기판 상에 집적되어 형성된 반도체 디스플레이 장치에 관한 것이다. 또한, 본 발명은 반도체 디스플레이 장치의 보정 방법에 관한 것이다. 본 명세서에서 설명되는 실리콘은 단일 결정체 또는 실질상 단일 결정체를 나타낸다.
최근에는 박막 트랜지스터(TFT)와 같이, 비싸지 않은 유리 기판 상에 반도체 막박이 형성되는 반도체 장치를 제작하는 기술이 신속히 발전되었다. 그 이유는 활성 매트릭스형 액정 디스플레이 장치(액정 패널(panel))가 증가되었기 때문이다.
활성 매트릭스형 액정 패널은 매트릭스로 배열된 수십 내지 수백만 개의 픽셀 영역 각각에 대해 TFT가 피착되고, 각 픽셀 전극으로 전하가 입출입되는 것이 TFT의 스위칭 기능에 의해 제어되도록 구성된다.
도 23은 종래의 활성 매트릭스형 액정 디스플레이 장치를 도시한다. 도 23에 도시된 바와 같이, 종래의 활성 매트릭스형 액정 디스플레이 장치는 소스 라인측 드라이버(2301), 게이트 라인측 드라이버(2302), 매트릭스로 배열된 다수의 픽셀 TFT(2303), 및 화상 신호 라인(2304)을 포함한다.
소스 라인측 드라이버와 게이트 라인측 드라이버는 시프트 레지스터(shift register), 버퍼 회로 등을 포함하고, 최근에는 같은 기판 상에 활성 매트릭스 회로로 집적되어 형성된다.
유리 기판 상에 형성된 비결정질 실리콘을 사용한 박막 트랜지스터는 활성 매트릭스 회로에 피착된다.
또한, 기판으로 수정이 사용되고 박막 트랜지스터가 다결정체의 실리콘막으로 형성되는 구조도 공지되어 있다. 이 경우에, 주변 구동 회로와 활성 매트릭스 회로는 모두 수정 기판 상에 형성된 박막 트랜지스터로 구성된다.
또한, 결정체 실리콘막을 사용한 박막 트랜지스터가 레이저 가열 냉각(laser annealing)과 같은 기술을 사용해 유리 기판 상에 형성되는 기술이 공지되어 있다. 이 기술이 사용될 때, 활성 매트릭스 회로와 주변 구동 회로는 유리 기판 상에 집적될 수 있다.
도 23에 도시된 바와 같은 구조에서, 화상 신호 라인(2304)에 공급된 화상 신호는 소스 라인측 드라이버의 시프트 레지스터 회로(수평 주사를 위한 시프트 레지스터)로부터의 신호에 의해 선택된다. 이어서, 지정된 화상 신호는 대응하는 소스 신호 라인에 공급된다.
소스 신호 라인에 공급된 화상 신호는 픽셀의 박막 트랜지스터에 의해 선택되고 지정된 픽셀 전극으로 기록된다.
픽셀의 박막 트랜지스터는 게이트 신호 라인을 통해 게이트 라인측 드라이버의 시프트 레지스터(수직 주사를 위한 시프트 레지스터)로부터 공급된 선택 신호에 의해 동작된다.
이 동작은 순차적으로 소스 라인측 드라이버의 시프트 레지스터와 게이트 라인측 드라이버의 시프트 레지스터로부터의 신호에 의해 적절한 타이밍으로 반복되고, 그 정보는 매트릭스로 배열된 각 픽셀에 순차적으로 기록된다.
최근에는 노트북 크기의 개인용 컴퓨터에 활성 매트릭스형 액정 디스플레이 장치가 때로 사용된다. 개인용 컴퓨터에서, 액정 디스플레이 장치에는 다수의 응용 프로그램이 동시에 시동되거나 디지털 카메라로부터의 화상이 찍혀 처리되는 것과 같은 기능을 실현할 것이 요구된다. 즉, 대형 스크린, 고해상도, 및 다중 그레이데이션(multi-gradation)의 디스플레이를 실현할 수 있는 액정 디스플레이 장치가 요구된다.
또한, 고선명 텔레비젼 신호(high-definition television signal)와 같은 텔레비젼 신호를 투사할 수 있고 대형 스크린을 실현할 수 있는 액정 프로젝터(projector)에 대한 요구가 증가되었다. 이 경우에도 또한 제공되는 화상의 질은 그레이데이션 디스플레이(gradation display)의 미세 정도에 의존한다.
상술된 바와 같이, 높은 화상질을 제공하기 위해서는 그레이데이션 디스플레이가 어느 정도로 미세하게 만들어질 수 있는가가 중요하다. 그레이데이션 디스플레이의 시스템으로서, 비디오 신호나 텔레비젼 신호와 같은 아날로그 신호를 소스 라인에 공급하는 시스템(아날로그 그레이데이션)과, 개인용 컴퓨터 등으로부터의 디지털 신호를 화상 신호 라인에 공급하는 시스템(디지털 그레이데이션)이 있다.
아날로그 그레이데이션에서는 상술된 바와 같이, 화상 신호 라인으로 공급되는 아날로그 화상 신호가 소스 드라이버로부터의 신호에 의해 순차적으로 선택되고, 지정된 화상 신호는 대응하는 소스 라인으로 공급된다.
디지털 그레이데이션에서는 화상 신호 라인으로 공급되는 디지털 신호가 순차적으로 선택되고, D/A 변환 이후에, 지정된 화상 신호는 대응하는 소스 라인으로 공급된다.
액정 디스플레이 장치의 경우에는 디지털 그레이데이션과 아날로그 그레이데이션 중 어느 그레이데이션 디스플레이가 사용되더라도, 픽셀에 인가되는 전압에 의해 액정 패널의 각 픽셀을 통해 전송되는 전송광의 강도를 제어함으로서 그레이데이션 디스플레이가 실현된다. 액정 패널의 픽셀에 인가되는 전압(V)과 픽셀을 통해 전송되는 전송광의 강도 사이에는 도 24에서 점선으로 도시된 바와 같은 관계가 있다. 그러나, 여기서는 액정 디스플레이 장치가 TN(twisted nematic) 모드에 있어, 일반적으로 전압이 인가되지 않을 때 장치가 밝은 상태에 있게 되는 백색 모드를 사용함을 주목하여야 한다.
도 23으로부터 이해되는 바와 같이, 액정 패널의 픽셀에 인가되는 전압과 픽셀을 통해 전송되는 전송광의 강도 사이에는 비선형 관계가 있다. 다른 말로 하면, 픽셀에 인가되는 전압과 전송광의 강도 사이에는 선형 관계가 없으므로, 인가되는 전압에 따라 전송광의 강도를 제어하기 어렵다. 그래서, 원하는 그레이데이션 디스플레이 실현하기 어렵다.
상기 액정 패널의 결함을 보정하기 위해서는 감마 보정(gamma correction)이라 칭하여지는 수단이 적용된다. 감마 보정에서는 전송광의 강도가 인가되는 전압에 따라 선형적으로 변하도록 전압이 공급되는 화상 신호에 대해 보정된다. 감마 보정에 따라, 뛰어난 그레이데이션 디스플레이가 얻어질 수 있다. 감마 보정이 실행되는 경우에서, 인가되는 전압과 전송광 강도 사이의 관계는 도 24에서 실선으로 나타내진다. 도 24에서 실선으로 도시되는 바와 같이, 화상 신호에 감마 보정이 인가될 때, 인가되는 전압과 전송광 강도 사이의 관계는 거의 선형이 되므로, 인가되는 전압에 따라 전송광의 강도를 제어하는 것이 가능해지고, 뛰어난 그레이데이션 디스플레이가 이루어질 수 있다.
그러나, 종래에는 화상 신호에 감마 보정을 인가하기 위해 IC 회로가 부가적으로 요구된다. 즉, IC 회로를 갖는 기판이 액정 패널의 외부에 부가적으로 제공되어야 한다. 그래서, 뛰어난 그레이데이션 디스플레이가 실현될 수 있더라도, 부품의 수가 증가되어 제품을 소형화하는 것이 실제로 불가능하다.
또한, 활성 매트릭스형 액정 디스플레이 장치에서는 장치의 본성으로부터, 그의 디스플레이 특징이 제작되는 모든 액정 패널과 약간 다르게 된다. 그러나, 종래에는 감마 보정에 사용되는 IC 칩과 IC 칩에 저장된 데이터가 모든 액정 패널에 대해 똑같이 사용되었다. 그래서, 각 액정 패널의 디스플레이 특징은 고려되지 않으므로, 완전한 감마 보정이 이루어질 수 없다. 이와 같이, 수송되는 액정 패널 제품은 그레이데이션 디스플레이의 정확도에 변화량을 가지므로, 문제가 된다.
도 1은 본 발명의 감마 보정 시스템(gamma correcting system)의 구조도.
도 2는 본 발명의 감마 보정 시스템의 구조도.
도 3은 본 발명의 반도체 디스플레이 장치에서 불휘발성 메모리의 도면.
도 4a 내지 도 4d는 본 발명의 반도체 디스플레이 장치에서 제작 단계를 도시하는 도면.
도 5a 내지 도 5d는 본 발명의 반도체 디스플레이 장치에서 제작 단계를 도시하는 도면.
도 6a 내지 도 6d는 본 발명의 반도체 디스플레이 장치에서 제작 단계를 도시하는 도면.
도 7a 내지 도 7d는 본 발명의 반도체 디스플레이 장치에서 제작 단계를 도시하는 도면.
도 8a 내지 도 8c는 본 발명의 반도체 디스플레이 장치에서 회로 배열을 도시하는 도면.
도 9는 본 발명의 반도체 디스플레이 장치의 단면도.
도 10은 본 발명의 감마 보정 시스템의 구조도.
도 11은 본 발명의 감마 보정 시스템의 구조도.
도 12는 본 발명의 감마 보정 시스템의 구조도.
도 13은 본 발명의 감마 보정 시스템의 구조도.
도 14는 본 발명의 감마 보정 시스템의 구조도.
도 15는 본 발명의 반도체 디스플레이 장치에서 드라이버 부분의 구조를 도시하는 도면.
도 16은 본 발명의 반도체 디스플레이 장치에서 그레이데이션(gradation) 전압 제어 회로의 회로도.
도 17은 본 발명의 감마 보정 특징을 도시하는 도면.
도 18a 내지 도 18d는 본 발명의 반도체 디스플레이 장치에서 제작 단계를 도시하는 도면.
도 19a 내지 도 19d는 본 발명의 반도체 디스플레이 장치에서 제작 단계를 도시하는 도면.
도 20a 내지 도 20c는 본 발명의 반도체 디스플레이 장치에서 제작 단계를 도시하는 도면.
도 21a 및 도 21b는 본 발명의 반도체 디스플레이 장치에서 제작 단계를 도시하는 도면.
도 22a 내지 도 22d는 본 발명의 반도체 디스플레이 장치를 사용한 반도체 장치의 구조도.
도 23은 종래 액정 디스플레이 장치의 구조도.
도 24는 액정 디스플레이 장치의 특징을 도시하는 도면.
도 25a 및 도 25b는 반도체 박막의 결정체 입자를 도시하는 TEM 사진도.
도 26a 내지 도 26c는 반도체 박막의 전자 회절 패턴을 도시하는 사진도.
도 27a 및 도 27b는 반도체 박막의 결정체 입자를 도시하는 TEM 사진도.
도 28a 및 도 28b는 반도체 박막의 암시야(dark field) 이미지를 도시하는 TEM 사진도.
도 29는 반도체 박막의 X-선 회절 결과를 도시하는 그래프.
도 30은 반도체 박막의 암시야 이미지를 도시하는 TEM 사진도.
도 31a 내지 도 31c는 반도체 박막의 결정체 입자 경계를 도시하는 TEM 사진도.
도 32a 내지 도 32c는 반도체 박막의 결정체 입자 경계를 도시하는 TEM 사진도.
도 33a 내지 도 33c는 반도체 박막의 결정체 입자 경계를 도시하는 TEM 사진도.
* 도면의 주요 부분에 대한 부호의 설명 *
101 : 신호 발생기 102 : 감마 보정 제어 회로
103 : 불휘발성 메모리 104 : 소스 신호 라인측 드라이버
105 : 게이트 신호 라인측 레지스터
106 : 픽셀 영역 107 : 이미지 픽업 장치
108 : 디지털 신호 처리기(DSP) 109 : 기준 데이터 공급원
본 발명은 상기를 고려하여 이루어졌고, 본 발명의 목적은 반도체 디스플레이 장치를 제공하는 것으로, 특히 부품의 수를 증가시키지 않고 뛰어난 그레이데이션 디스플레이(gradation display)를 실현할 수 있어 소형화될 수 있는 액정 디스플레이 장치를 제공하는 것이다. 본 발명의 또 다른 목적은 이 반도체 디스플레이 장치의 감마 보정(gamma correction)을 위한 시스템을 제공하는 것이다.
본 발명의 특성에 따라, 반도체 디스플레이 장치 보정 시스템은 디지털 화상 신호를 공급하는 수단; 디지털 화상 신호의 감마 보정을 실행하기 위한 제어 회로와 감마 보정에서 사용되는 데이터를 저장하기 위한 메모리를 포함하는 반도체 디스플레이 장치; 반도체 디스플레이 장치 상에 디스플레이된 화상을 디지털 신호로 변환하는 수단; 및 디지털 화상 신호와 변환된 디지털 신호를 비교하는 수단을 구비하고, 여기서 제어 회로와 메모리는 TFT로 구성되어, 같은 절연 기판 상에 집적되어 형성된다. 상기의 목적은 이 구조에 의해 이루어질 수 있다.
메모리는 불휘발성 메모리가 될 수 있다.
불휘발성 메모리는 다수의 FAMOS형 TFT를 포함할 수 있다.
시스템은 휘발성 메모리를 더 구비할 수 있고, 휘발성 메모리는 TFT로 구성되어, 제어 회로 및 불휘발성 메모리와 같이, 같은 절연 기판 상에 집적되어 형성될 수 있다.
본 발명의 또 다른 특성에 따라, 반도체 디스플레이 장치 보정 시스템은 디지털 화상 신호를 공급하는 수단; 디지털 화상 신호를 아날로그 화상 신호로 변환하는 수단; 아날로그 화상 신호의 감마 보정을 실행하기 위한 제어 회로와 감마 보정에서 사용되는 데이터를 저장하기 위한 메모리를 포함하는 반도체 디스플레이 장치; 반도체 디스플레이 장치 상에 디스플레이된 화상을 디지털 신호로 변환하는 수단; 및 디지털 화상 신호와 변환된 디지털 신호를 비교하는 수단을 구비하고, 여기서 제어 회로와 메모리는 TFT로 구성되어, 같은 절연 기판 상에 집적되어 형성된다. 상기의 목적은 이 구조에 의해 이루어질 수 있다.
메모리는 불휘발성 메모리가 될 수 있다.
불휘발성 메모리는 다수의 FAMOS형 TFT를 포함할 수 있다.
시스템은 휘발성 메모리를 더 구비할 수 있고, 휘발성 메모리는 TFT로 구성되어, 제어 회로 및 불휘발성 메모리와 같이, 같은 절연 기판 상에 집적되어 형성될 수 있다.
본 발명의 또 다른 특성에 따라, 반도체 디스플레이 장치의 보정 방법은 입력된 디지털 화상 신호의 감마 보정을 실행하는 단계, 감마 보정이 가해진 디지털 화상 신호를 한 화상으로 변환하는 단계, 그 화상을 디지털 신호로 변환하는 단계, 그들간의 차이를 구하도록 디지털 화상 신호를 변환된 디지털 신호와 비교하고 그 차이를 감마 보정 단계로 복귀시킴으로서 감마 보정 데이터를 구하는 단계, 및 감마 보정 데이터를 메모리에 저장하는 단계를 구비한다. 상기의 목적은 이 방법에 의해 이루어진다.
본 발명의 또 다른 특성에 따라, 반도체 디스플레이 장치의 보정 방법은 디지털 화상 신호를 아날로그 화상 신호로 변환하는 단계, 입력된 아날로그 화상 신호의 감마 보정을 실행하는 단계, 감마 보정이 가해진 아날로그 화상 신호를 한 화상으로 변환하는 단계, 그 화상을 디지털 신호로 변환하는 단계, 그들간의 차이를 구하도록 디지털 화상 신호를 변환된 디지털 신호와 비교하고 그 차이를 감마 보정 단계로 복귀시킴으로서 감마 보정 데이터를 구하는 단계, 및 감마 보정 데이터를 메모리에 저장하는 단계를 구비한다. 상기의 목적은 이 방법에 의해 이루어진다.
이제는 본 발명의 양호한 실시예가 첨부된 도면을 참고로 설명된다.
(실시예 1)
본 실시예에서는 감마 보정 제어 회로와 감마 보정 데이터를 저장하기 위한 불휘발성 메모리가 SOI(Silicon On Insulator) 기술을 사용하여 절연 기판 상에 집적되어 형성된 반도체 디스플레이 장치의 감마 보정 시스템이 설명된다. 특히, 반도체 디스플레이 장치 중에서 디지털 그레이데이션의 액정 디스플레이 장치를 사용한 감마 보정 시스템이 설명된다. 비록 본 실시예는 4-비트 디지털 화상 신호에 의한 16-그레이데이션 디스플레이를 이룰 수 있는 액정 디스플레이 장치를 사용하지만, 본 발명의 감마 보정 시스템은 16-그레이데이션에 제한되지 않고, 64-그레이데이션, 128-그레이데이션, 256-그레이데이션, 또는 그 이상의 그레이데이션을 갖는 액정 디스플레이 장치를 사용하는 것이 또한 가능하다. 부수적으로, 본 명세서에서는 반도체 활성층을 위한 실리콘이 단일 결정체 또는 실질상 단일 결정체이다.
도 1을 참고한다. 도 1은 본 실시예의 액정 디스플레이 장치 중 감마 보정 시스템의 구조도이다. 도면 부호(101)는 디지털 화상 신호(그레이데이션 신호)를 공급하는 신호 발생기(SG)를 나타낸다. 도면 부호(102)는 감마 보정 제어 회로를 나타내고, 103은 4K-비트 불휘발성 메모리를 나타낸다. 감마 보정 제어 회로(102)는 신호 발생기(101)로부터 공급된 디지털 화상 신호의 감마 보정을 실행하고(각 그레이데이션 신호가 먼저 감마 보정 제어 회로(102)에 입력될 때, 그레이데이션 신호에는 감마 보정이 행해지지 않는다), 보정된 신호를 소스 신호 라인측 드라이버(104)로 전송한다. 픽셀 영역(106)에서 대응하는 픽셀 TFT는 소스 신호 라인측 드라이버(104)에 공급되는 감마 보정된 화상 신호와 게이트 신호 라인측 시프트 레지스터(105)로부터의 신호에 의해 선택된다. 이 방법으로, 지정된 그레이데이션에 대응하는 화상 정보가 각 픽셀에 기록되고, 픽셀 영역(106)상에는 화상이 디스플레이된다.
디스플레이된 화상은 이미지 픽업(image pickup) 장치(107)를 사용해 디지털 신호로 변환된다. 본 실시예에서는 이미지 픽업 장치로 CCD 카메라가 사용되지만, 디지털 비디오 카메라와 같이 다른 이미지 픽업 장치가 사용될 수 있다. 단순히 디스플레이된 화상의 밝기 또는 휘도를 측정하는 휘도계 또는 조도계가 사용될 수 있다. 휘도계나 조도계가 사용되는 경우에는 이러한 장치로부터 공급된 신호를 디지털 신호로 변환시키기 위한 A/D 변환 회로를 사용하는 것이 적절하다.
이미지 픽업 장치(107)로부터 전송된 디지털 신호는 디지털 신호 처리기(DSP)(108)에 공급된다. 디지털 신호 처리기(108)는 이미지 픽업 장치(107)로부터 공급된 디지털 신호를 기준 데이터 공급원(109)으로부터 공급된 디지털 신호와 비교하고, 그들간의 차이를 감마 보정 제어 회로에 귀환시킨다. 부수적으로, 기준 데이터는 신호 발생기(101)로부터 직접 공급될 수 있다.
디지털 신호 처리기(108)로부터 공급된 신호에 따라, 감마 보정 제어 회로(102)는 신호 발생기(101)로부터의 디지털 화상 신호를 더 보정하고, 보정된 디지털 화상 신호를 다시 소스 신호 라인측 드라이버(104)로 전송한다. 픽셀 영역에서 대응하는 픽셀 TFT는 소스 신호 라인측 드라이버(104)에 공급되는 감마 보정된 화상 신호와 게이트 신호 라인측 시프트 레지스터(105)로부터의 신호에 의해 선택된다. 이 방법으로, 지정된 그레이데이션에 대응하는 화상 신호가 다시 각 픽셀에 기록되고, 픽셀 영역에는 화상이 디스플레이된다.
디스플레이된 화상은 이미지 픽업 장치(107)를 사용해 다시 디지털 신호로 변환된다. 이미지 픽업 장치(107)로부터 공급된 디지털 신호는 디지털 신호 처리기(108)로 전송된다. 디지털 신호 처리기(108)는 이미지 픽업 장치(107)로부터 공급된 디지털 신호를 기준 데이터 공급원(109)으로부터 공급된 디지털 신호와 비교하고, 그들간의 차이를 다시 감마 보정 제어 회로로 귀환시킨다.
상기의 동작은 감마 보정에 적절한 데이터가 얻어질 때까지 반복된다. 예를들면, 신호 발생기로부터 픽셀에 인가되는 최대 전압 중 10%의 전압 데이터(그레이데이션 신호)가 감마 보정 제어 회로에 공급되는 경우에는 픽셀 영역에 디스플레이되는 화상의 강도가 최대 전압을 인가하는 경우의 10%(또는 거의 10%)가 될 때까지 동작이 반복된다.
감마 보정에 적절한 데이터가 얻어지면, 그 데이터는 불휘발성 메모리(103)의 지정된 어드레스에 저장된다. 이후에는 불휘발성 메모리의 동작이 설명된다.
이후, 다음 그레이데이션 신호의 보정을 시작하기 위해, 신호 발생기(101)는 마지막 경우와 다른 디지털 화상 신호(그레이데이션 신호)를 감마 보정 제어 회로(102)에 전송한다. 이어서, 상술된 동작이 반복된다. 그레이데이션 신호에 대한 감마 보정에 적절한 데이터가 얻어질 때, 그 데이터는 불휘발성 메모리(103)의 지정된 어드레스에 저장된다.
본 실시예의 액정 디스플레이 장치에서는 16-비트 그레이데이션 디스플레이가 4-비트 디지털 화상 신호로 이루어질 수 있다. 그래서, 상기의 동작은 각 그레이데이션 신호의 경우에 대해 실행되고, 각 그레이데이션 신호에 대응하는 감마 보정 데이터는 불휘발성 메모리에 저장된다.
본 실시예에서는 불휘발성 메모리(103)로 4k-비트 메모리가 사용되지만, 메모리(103)의 저장 용량은 이에 제한되지 않는다. 처리된 디지털 화상 신호의 비트수(즉, 그레이데이션의 수)에 따라 4k 비트 보다 크지 않거나 4k 비트 보다 작지 않은 저장 용량을 갖는 메모리가 불휘발성 메모리(103)로서 사용될 수 있다.
도 2는 본 실시예의 감마 보정 시스템을 도시하는 도면이다. 도 2에 도시된 감마 보정 시스템은 주로 직시(direct view)형 액정 패널에 대한 감마 보정 데이터가 준비될 때 사용된다. 부수적으로, 도면에 도시된 것 이외에 액정 패널의 배경 조명 등이 사용되지만, 여기서는 생략된다. 그 외에, 기준 데이터가 신호 발생기(101)로부터 공급되는 것으로 가정한다.
그레이데이션 신호의 모든 감마 보정 데이터가 메모리(103)에 저장될 때, 신호 발생기(101)와 디지털 신호 처리기(108)는 액정 패널로부터 분리된다. 상기의 지점에서 감마 보정을 위한 데이터의 제시는 종료된다.
이후, 디지털 화상 신호는 감마 보정 제어 회로(102)에 공급되고, 디지털 화상 신호에는 메모리(103)에 저장된 감마 보정 데이터를 근거로 감마 보정이 행해져 소스 신호 라인측 드라이버(104)로 공급된다. 픽셀 영역에서 대응하는 픽셀은 소스 신호 라인측 드라이버(104)에 공급되는 감마 보정된 화상 신호와 게이트 신호 라인측 시프트 레지스터(105)로부터의 신호에 의해 선택된다. 이 방법으로, 지정된 그레이데이션에 대응하는 화상 정보가 각 픽셀에 기록되어 화상이 픽셀 영역에 디스플레이된다. 디스플레이되는 화상에는 적절한 감마 보정이 행해지므로, 뛰어난 그레이데이션 디스플레이를 갖춘 화상이 도시된다. 부수적으로, 공급된 디지털 화상 신호는 컴퓨터 등으로부터의 데이터 신호 또는 텔레비젼 신호나 비디오 신호와 같은 아날로그 신호의 D/A 변환에 의해 얻어진 디지털 신호가 될 수 있다.
본 실시예의 액정 디스플레이 장치에서, 도 1의 도면 부호(110)로 나타내어진 부분, 즉 픽셀 영역(106), 소스 신호 라인측 드라이버(104), 게이트 신호 라인측 드라이버(105), 감마 보정 제어 회로(102), 및 불휘발성 메모리(103)는 모두 TFT로 구성되고 기판 상에 집적되어 형성된다. 다른 주변 회로도 또한 기판 상에 TFT로 집적되어 형성된다. 다른 주변 회로는 기판 상에 IC 칩으로 설치될 수 있다.
다음에는 본 실시예의 불휘발성 메모리(103)가 설명된다. 그러나, 본 실시예의 불휘발성 메모리는 단지 한 예이고, 다른 구조를 갖는 불휘발성 메모리가 본 발명의 감마 보정 시스템에서 사용될 수 있음을 주목하여야 한다.
도 3을 참고한다. 도 3은 본 실시예의 불휘발성 메모리(103)의 회로도이다. 본 실시예의 불휘발성 메모리(103)는 각각이 TFT(Tr1 및 Tr2)와 Y-어드레스 디코더(301 및 302)를 갖는 다수의 메모리 소자로 구성된다. 도 3에 도시된 바와 같이, 각 비트 정보를 기록하는 메모리 소자(저장 소자)는 2개의 TFT로 구성된다. 하나는 부동 게이트(floating gate)를 갖는 P-채널 FAMOS(Floating gate Avalanche injection MOS)형 불휘발성 메모리 소자(Tr1)이고, 다른 하나는 N-채널 스위칭 소자(Tr2)이다. 2개의 TFT(Tr1 및 Tr2)에서, 드레인 전극은 서로 직렬로 연결되고, 이 직렬 연결 회로는 1-비트 메모리 소자를 구성한다. 각각이 상기의 1-비트 메모리 소자로 구성되고 길이 및 폭이 64 x 64인 메모리 소자는 매트릭스로 배열된다. 각 메모리 소자가 1-비트 정보를 저장할 수 있으므로, 본 실시예에서의 메모리(103)는 4096 비트(= 약 4K 비트)의 저장 용량을 갖는다.
각 칼럼(column)에 배열된 각 메모리 소자의 양끝은 신호 라인((A0, B0) 내지 (A63, B63))에 연결된다. 각 로우(row)에 배열된 각 메모리의 게이트 전극은 신호 라인((C0, D0) 내지 (C63, D63))에 연결된다. 도 3에 도시된 바와 같이, 불휘발성 메모리(103)를 구성하는 메모리 소자는 (0,0), (1,0) 및 (63,63)과 같은 문자로 나타내진다.
각 신호 라인((A0, B0) 내지 (A63, B63) 및 (C0, D0) 내지 (C63, D63))은 각각 X-어드레스 디코더(301)와 Y-어드레스 디코더(302)에 연결된다. 메모리 소자의 어드레스가 X-어드레스 디코더(301)와 Y-어드레스 디코더(302)에 의해 지정되고, 데이터의 기록 또는 판독이 실행된다.
다음에는 한 예로서 메모리 소자(1,1)를 참고로 불휘발성 메모리(103)의 기록 및 판독 동작이 설명된다.
먼저, 데이터가 메모리 소자(1,1)에 기록되는 경우에, 신호 라인(C1)에는 50V의 고전압이 인가된다. 또한, 5V의 전압이 신호 라인(D1)에 인가된다. 신호 라인(B1)이 GND에 연결되고 -5V의 전압이 신호 라인(A1)에 인가될 때, 전하는 TFT(Tr1)의 부동 게이트에 저장된다.
다음에, 데이터가 메모리 소자(1,1)로부터 판독되는 경우에는 0V의 전압이 신호 라인(C1)에 인가되고 5V의 전압이 신호 라인(D1)에 인가된다. 신호 라인(B1)이 GND에 연결될 때, 저장된 신호가 신호 라인(A1)으로부터 판독된다.
상기의 동작은 하기의 표 1에 요약된다.
A1(V) B1(V) C1(V) D1(V)
기록시 0/-5 GND 50 5
판독시 - GND 0 5
부수적으로, 메모리 소자에 저장된 저장 내용은 X-선, 적외선, 또는 전자빔의 조사에 의해, 불휘발성 메모리(103)에 열을 적용시킴으로서 지워질 수 있다.
불휘발성 메모리(103)는 외부 화상 신호 공급원으로부터 공급된 디지털 화상 신호의 감마 보정에 사용되는 데이터를 저장한다.
다음에는 본 실시예의 액정 디스플레이 장치의 제작 단계가 설명된다.
본 실시예에서는 절연면을 갖는 기판 상에 다수의 TFT가 형성되고, 드라이버 회로를 포함하는 주변 회로 및 픽셀 영역의 매트릭스 회로가 모놀리식(monolithic)으로 형성된 예가 도 4 내지 도 7을 참고로 설명된다. 본 실시예에서는 감마 보정 데이터를 저장하기 위한 불휘발성 메모리가 제공된다. 이 불휘발성 메모리는 부동 게이트를 갖는 P-채널 FAMOS 회로를 포함한다. 여기서는 FAMOS형 TFT, 그를 위한 스위칭 소자, 및 픽셀 TFT가 설명된다. 부가하여, 전형적으로 드라이버와 같은 주변 회로로 사용되는 CMOS 회로는 유사하게 제작될 수 있다. 본 실시예에서는 P-채널 TFT와 N-채널 TFT가 각각 하나의 게이트 전극을 포함하는 회로의 제작 단계가 설명되지만, 이중 게이트형과 같이 다수의 게이트 전극을 포함하는 회로도 또한 같은 방법으로 제작될 수 있다. 본 실시예에서는 FAMOS형 TFT의 스위칭 소자로 N-채널 TFT가 사용되지만, 이 스위칭 소자는 P-채널 TFT로 될 수 있다.
도 4a 내지 도 4d를 참고한다. 먼저, 절연면을 갖는 기판으로서 수정 기판(401)이 준비된다. 수정 기판 대신에, 열적 산화막이 형성된 실리콘 기판이 사용될 수 있다. 또한, 비결정질 실리콘막이 수정 기판 상에 임시로 형성되고 절연막을 형성하도록 그 막이 완전히 열적으로 산화되는 방법이 적용될 수도 있다. 부가하여, 각각이 절연막으로 형성된 질화 실리콘막을 갖는 세라믹 기판 또는 수정 기판이 사용될 수 있다.
도면 부호(402)는 비결정질의 실리콘막을 나타내고, 최종 막 두께(열적 산화에 이어지는 막의 감소를 고려하여 결정된 막 두께)가 10 내지 100 nm(양호하게 10 내지 70 nm)로 되도록 조정이 이루어진다. 막 형성에서는 막내의 불순물 농도를 철저히 관리하는 것이 중요하다. 비결정질 실리콘막의 막 두께는 서로 다르게 이루어져서, FAMOS형 TFT를 구성하는 비결정질 실리콘막의 최종 두께는 10 nm 내지 40 nm로 되고, 다른 TFT를 구성하는 비결정질 실리콘막의 최종 두께는 20 내지 70 nm로 된다. 이에 의해, 충돌 이온화가 일어나기 쉽고, FAMOS형 TFT의 부동 게이트 전극으로 반송자가 주입되기 쉬운 경우가 있다고 생각할 수 있다.
본 실시예의 경우에서는 비결정질 실리콘막(402)내의 전형적인 불순물인 C(탄소), N(질소), O(산소), 및 S(황)의 농도가 5 x 1018atoms/cm3(양호하게 1 x 1018atoms/cm3) 이하로 되도록 관리된다. 불순물 중 하나의 농도가 상기의 값을 넘으면, 그 불순물은 결정화할 때 막에 나쁜 영향을 주어 결정화 이후에 막의 질이 저하되게 할 수 있다.
비결정질 실리콘막(402)내의 수소 농도도 또한 매우 중요한 매개변수로서, 수소량이 저하될 때, 뛰어난 결정성을 갖는 막이 얻어지는 것으로 나타난다. 그래서, 저압 CVD 방법에 의해 비결정질 실리콘막(402)을 형성하는 것이 바람직하다. 막 형성 조건이 최적화되면, 플라스마(plasma) CVD 방법이 사용될 수도 있다.
다음에는 비결정질 실리콘막(402)이 결정화된다. 일본 특허 출원 제 Hei. 7-130652에서 발표된 기술이 결정화를 위한 수단으로 사용된다. 이 특허의 발표 내용은 여기서 참고로 포함된다. 비록 공표에서 발표된 실시예 1 및 실시예 2의 수단이 모두 사용될 수 있지만, 본 실시예에서는 공표 내용 중 실시예 2에서 설명된 기술 내용(일본 특허 출원 제 Hei. 8-78329에서 상세히 설명되는)을 사용하는 것이 바람직하다. 이 특허의 발표 내용은 여기서 참고로 포함된다.
일본 특허 출원 제 Hei. 8-78329에서 발표된 기술에 따라, 먼저 촉매 원소의 부가 영역을 선택하기 위한 마스크(mask) 절연막(403)이 형성된다. 마스크 절연막(403)은 촉매 원소의 부가를 위한 다수의 개구(opening)를 갖는다. 촉매 영역의 위치는 개구의 위치에 의해 결정될 수 있다.
비결정질 실리콘막의 결정화를 촉진시키기 위한 촉매 원소인 니켈(Ni)을 포함하는 용액이 스핀 코팅(spin coating) 방법에 의해 인가되어 Ni 포함층(404)을 형성한다. 촉매 원소로는 니켈 이외에 코발트(Co), 철(Fe), 팔라듐(Pd), 백금(Pt), 구리(Cu), 금(Au) 등이 사용될 수 있다(도 4a).
촉매 원소를 부가하는 상기의 단계로서, 이온 주입 방법 또는 레지스트 마스크(resist mask)를 사용한 플라스마 도핑(plasma doping) 방법이 또한 사용될 수 있다. 이 경우에는 부가된 영역의 차지 면적을 감소시키고 측면 방향 성장 영역의 성장 거리를 제어하는 것이 쉬워지므로, 그 방법은 간단한 회로가 형성될 때 효과적인 기술이 된다.
다음에, 촉매 원소의 부가 단계가 종료된 이후에는 약 450℃에서 1시간 동안 수소 제거 처리가 실행되고, 이어서 불활성 기체 대기, 수소 대기, 또는 산소 대기에서 500 내지 700℃(양호하게 550 내지 650℃)로 4 내지 24 시간 동안 열처리가 실행되어 비결정질 실리콘막(402)을 결정화한다. 본 실시예에서는 열처리가 질소 대기에서 570℃로 14 시간 동안 실행된다.
이때, 비결정질 실리콘막(402)의 결정화는 먼저 니켈이 부가된 영역(405 및 406)에서 주어지는 핵으로부터 진행되어, 기판(401)의 표면에 거의 평행하게 성장된 결정체 영역(407 및 408)이 형성된다. 결정체 영역(407 및 408)은 각각 측면 방향 성장 영역이라 칭하여진다. 측면 방향 성장 영역내의 각 결정체는 비교적 균일한 상태로 모여지므로, 측면 방향 성장 영역은 총 결정성이 뛰어나다는 이점을 갖는다(도 4b).
부수적으로, 상술된 일본 특허 출원 제 Hei. 7-130652의 실시예 1에서 설명된 기술이 사용되는 경우에도, 측면 방향 성장 영역이라 칭하여질 수 있는 영역이 미세하게 형성된다. 그러나, 표면에서 핵의 제공이 불규칙하게 일어나므로, 결정체 입자 경계를 제어하기가 어렵다.
결정화를 위한 열처리가 종료된 이후에, 마스크 절연막(403)이 제거되고, 패턴화가 실행되어, 측면 방향 성장 영역(407 및 408)으로 구성된 아일랜드형(island-like)의 반도체 층(활성층)(409, 410, 및 411)이 형성된다(도 4c).
여기서, 도면 부호(409)는 P-형 TFT의 활성층을 나타내고, 410은 메모리 소자의 CMOS 회로를 구성하는 N-형 TFT의 활성층을 나타내고, 또한 411은 픽셀 매트릭스 회로를 구성하는 N-형 TFT(픽셀 TFT)의 활성층을 나타낸다.
활성층(409, 410, 및 411)이 형성된 이후에, 그 위에는 실리콘을 포함하는 절연막으로 구성된 게이트 절연막(412)이 형성된다.
다음에는 도 4d에 도시된 바와 같이, 촉매 원소(니켈)를 제거하거나 줄이기 위한 열처리(촉매 원소에 대한 게터링(gettering) 처리)가 실행된다. 이 열처리에서는 처리 대기에 할로겐 원소가 포함되고, 할로겐 원소에 의한 금속 원소의 게터링 효과가 사용된다.
할로겐 원소에 의한 게터링 효과를 충분히 얻기 위해서는 700℃를 넘는 온도에서 상기의 열처리를 실행하는 것이 바람직하다. 온도가 700℃ 보다 더 높지 않으면, 처리 대기내의 할로겐 성분을 분해시키기 어려우므로, 게터링 효과가 얻어지지 않을 수 있는 위험이 있다.
그래서, 본 실시예에서는 700℃를 넘는 온도에서, 양호하게 800 내지 1000℃(전형적으로 950℃)에서 열처리가 실행되고, 처리 온도는 0.1 내지 6시간, 전형적으로 0.5 내지 1시간이 된다.
본 실시예에서는 열처리가 0.5 내지 10 vol%(본 실시예에서는 3 vol%)의 염산(HCl)을 포함하는 산소 대기에서 950℃로 30분 동안 실행되는 예를 도시한다. HCl의 농도가 상술된 농도 보다 더 높으면, 활성층(409, 410, 및 411)의 표면상에는 막 두께에 비교할만한 거칠거칠함이 만들어진다. 그래서, 이와 같이 높은 농도는 바람직하지 않다.
할로겐 원소를 포함하는 성분으로 HCl 기체가 사용되는 예를 설명하였지만, HCl 기체 이외에 전형적으로 HF, NF3, HBr, Cl2, ClF3, BCl3, F2, 및 Br2와 같이, 할로겐을 포함하는 성분으로부터 선택된 한 종류 또는 다수의 종류의 기체가 사용될 수 있다.
이 단계에서는 활성층(409, 410, 및 411)내의 니켈이 염소의 작용에 의해 게터링 처리되고 휘발성 염화니켈로 변형되어 공기 중에 방출되도록 하는 방법으로 니켈이 제거된다고 생각할 수 있다. 이 단계에 의해, 활성층(409, 410, 및 411)내의 니켈 농도는 5 x 1017atoms/cm3이하로 낮추어진다.
부수적으로, 5 x 1017atoms/cm3의 값은 SIMS(Secondary Ion Mass Spectroscopy)에서의 하단 검출 한계이다. 본 발명자에 의해 실험적으로 제공되는 TFT의 분석 결과로서, 농도가 1 x 1018atoms/cm3(양호하게 5 x 1017atoms/cm3이하)보다 높지 않을 때, TFT 특성에 대한 니켈의 영향력은 보여질 수 없다. 그러나, 본 명세서에서 불순물의 농도는 SIMS 분석의 측정 결과에서 최소 값으로 정의됨을 주목하여야 한다.
또한, 상기의 열처리에 의해, 게이트 절연막(412)과 활성층(409, 410, 및 411) 사이의 인터페이스에서는 열적 산화 반작용이 진행되므로, 게이트 절연막(412)의 두께는 열적 산화막의 두께만큼 증가된다. 열적 산화막이 이 방법으로 형성될 때, 계면 레벨(interfacial level)을 거의 갖지 않는 반도체/절연막의 인터페이스를 얻는 것이 가능하다. 또한, 활성층의 끝 부분에서 열적 산화막의 불량한 형성(모서리가 가늘어지는)을 방지하는 효과가 있다.
또한, 상술된 할로겐 대기에서 열처리가 실행된 이후, 게이트 절연막(412)의 질을 개선하도록 질소 대기에서 대략 950℃로 한 시간 동안 열처리가 실행되는 것이 효과적이다.
부수적으로, SIMS 분석에 의해 1 x 1018내지 1 x 1020atoms/cm3의 농도를 갖고 게터링 처리에 사용되었던 할로겐 원소는 활성층(409, 410, 및 411)에 남아 있는 것으로 확인된다. 또한, SIMS 분석에 의해 그때 활성층(409, 410, 및 411)과 열처리에 의해 형성된 열적 산화막 사이에는 높은 농도를 갖는 상기의 할로겐 원소가 분포되는 것으로 확인된다.
다른 원속에 대한 SIMS 분석 결과로서, 전형적인 불순물인 C(탄소), N(질소), O(산소), 및 S(황) 중 임의의 것의 농도는 5 x 1018atoms/cm3(전형적으로 1 x 1018atoms/cm3) 이하였던 것으로 확인되었다.
다음에는 도 5a 내지 도 5d를 참고한다. 알루미늄을 주성분으로 도시되지 않은 금속막이 형성되고, 이어지는 게이트 전극의 원형(413, 414, 및 415)이 패턴화에 의해 형성된다. 본 실시예에서는 2 wt%의 스칸듐을 포함하는 알루미늄막이 사용된다(도 5a). 부수적으로, 게이트 전극의 원형(413)은 이어서 P-채널 FAMOS형 TFT의 부동 게이트가 된다.
다음에는 일본 특허 출원 제 Hei. 7-135318에서 발표된 기술에 의해, 다공성 양극 산화막(416, 417, 및 418), 비다공성 양극 산화막(419, 420, 및 421), 또한 게이트 전극(422, 423, 및 424)이 형성된다(도 5b). 이 특허의 공표 내용은 여기서 참고로 포함된다.
이 방법으로 도 5b에 도시된 상태가 얻어진 이후에, 다음에는 게이트 전극(422, 423, 및 424)과 다공성 양극 산화막(416, 417, 및 418)을 마스크(mask)로 사용함으로서 게이트 절연막(412)이 에칭된다. 이어서, 다공성 양극 산화막(416, 417, 및 418)은 도 5c에 도시된 상태를 얻도록 제거된다. 부수적으로, 도 5c의 도면 부호(425, 426, 및 427)는 처리 이후의 게이트 절연막을 나타낸다.
다음에는 게이트 전극(422)이 부동 게이트(422')를 형성하도록 분리된다.
다음에는 도 6a 내지 도 6d를 참고한다. 도 6a 내지 도 6d에 도시된 단계에서는 한 전도성을 제공하는 불순물을 부가하는 단계가 실행된다. 불순물 원소로서, P(인) 또는 As(비소)는 N형으로 사용되고, B(붕소)는 P형으로 사용된다.
본 실시예에서는 불순물의 부가가 나누어져 두 번 실행된다. 첫 번째 불순물 부가(본 실시예에서는 P(인)가 사용된다)는 n- 영역을 형성하도록 약 80 KeV의 높은 가속 전압에서 실행된다. n- 영역내의 P 이온 농도는 1 x 1018내지 1 x 1019atoms/cm3가 되도록 조정된다.
또한, 두 번째 불순물 부가는 n+ 영역을 형성하도록 약 10 KeV의 낮은 가속 전압에서 실행된다. 이때는 가속 전압이 낮으므로, 게이트 절연막이 마스크로 동작된다. n+ 영역의 면적 저항은 500 Ω(양호하게 30 Ω) 이하가 되도록 조정된다.
상술된 단계를 통해, CMOS 회로를 구성하는 N-형 TFT의 소스 영역(428), 드레인 영역(429), 저농도 불순물 영역(430), 및 채널 형성 영역(431)이 형성된다. 또한, 픽셀 TFT를 구성하는 N-형 TFT의 소스 영역(432), 드레인 영역(433), 저농도 불순물 영역(434), 및 채널 형성 영역(435)이 정의된다(도 6a).
도 6a에 도시된 상태에서, CMOS 회로를 구성하는 P-형 TFT의 활성층은 또한 N-형 TFT의 활성층과 같은 구조를 갖는다.
다음에는 도 6b에 도시된 바와 같이, N-형 TFT를 덮는 레지스트 마스크(436)가 제공되고, P형을 제공하는 불순물 이온(본 실시예에서는 붕소가 사용되는)이 부가된다.
비록 이 단계는 또한 상술된 불순물 부가 단계와 같이 나누어져 두 번 실행되지만, N형이 P형으로 반전되어야 하므로, 상기의 P 이온 부가 농도의 수배가 되는 농도를 갖는 B(붕소) 이온이 부가된다.
이 방법으로, CMOS 회로를 구성하는 P-형 TFT의 소스 영역(438), 드레인 영역(437), 저농도 불순물 영역(439), 및 채널 형성 영역(440)이 형성된다(도 6b).
FAMOS형 TFT의 불순물 영역(437, 438, 및 439)에서는 저농도 영역(439)이 제공되지 않는다.
상술된 바와 같은 방식으로 활성층이 완료된 이후에, 불순물 이온의 활성화는 용광로 가열 냉각, 레이저 가열 냉각, 램프 가열 냉각 등의 조합에 의해 이루어진다. 동시에, 부가 단계에 의해 발생된 활성층의 결함이 보상된다.
다음에는 층간 절연막(441)으로서, 질화 실리콘막과 산화 실리콘막의 적층막이 형성된다(도 6c). 다음에는 층간 절연막(441)에 접촉홀(contact hole)이 형성되고, 이어서 소스 전극(442, 443, 및 444), 드레인 전극(445 및 446), 또한 게이트 전극(447)이 형성되어 도 6d에 도시된 상태를 얻게 된다. 게이트 전극(447)은 FAMOS형 TFT의 제어 게이트 전극이 된다.
다음에는 도 7a 내지 도 7b를 참고한다. 유지 수지막으로 구성되고 0.5 내지 3 μm의 두께를 갖는 제 2 층간 절연막(448)이 형성된다(도 7a). 유기 수지막으로는 폴리이미드(polyimide), 아크릴(acryl), 폴리아미드(polyamide), 폴리이미드 아미드(polyimide amide) 등이 사용된다. 제 2 층간 절연막(448)으로 유기 수지막을 사용하는 장점은 다음과 같다: (1) 막 형성법이 간단하고, (2) 막 두께를 용이하게 두껍게 만들 수 있고, (3) 상대적인 유전 상수가 낮으므로, 여진 캐패시턴스가 줄어들 수 있고, 또한 (4) 평평한 정도가 뛰어난다.
다음에는 10 내지 50 nm 두께의 질화 실리콘막(450)과 블랙 마스크(black mask)(449)가 형성된다(도 7a).
다음에는 산화 실리콘막, 질화 실리콘막, 및 유기 수지막 중 하나, 또는 이들의 적층막으로 구성된 0.1 내지 0.3 μm 두께의 제 3 층간 절연막(450)이 형성된다. 층간 절연막(450)에 접촉홀이 형성된 이후에, 형성된 전도성 막은 픽셀 전극(451)을 형성하도록 패턴화된다. 본 실시예는 전송형에 관한 것이므로, 픽셀 전극(451)을 구성하는 전도성 막으로서 ITO 등의 투명 전도성 막이 사용된다.
도 7a에 도시된 구조에서, 픽셀 전극(451)과 블랙 마스크(449)가 층간 절연막(450)을 통해 서로 오버랩되는 영역에는 보조 캐패시턴스가 형성된다.
도 7a에 도시된 바와 같은 구조에서는 보조 캐패시턴스를 형성함으로서 개구 비율이 낮아지는 것을 방지하는 것이 가능하므로, TFT에 걸쳐 넓은 면적을 차지하기 쉽다. 또한, 높은 유전 상수와 약 25 nm의 두께를 갖는 질화 실리콘막이 사용될 때, 작은 면적으로 매우 큰 캐패시턴스를 보장하는 것이 가능하다.
다음에는 전체적인 장치의 수소를 제거하기 위해 수소 대기에서 350℃의 온도로 1 내지 2시간 동안 전체적인 기판을 가열하므로, 막(특히 활성층)내의 댕글링 결합(dangling bond)(쌍을 이루지 않은 결합)이 보상된다. 상기의 단계를 통해, FAMOS형 메모리 소자, CMOS 회로, 및 픽셀 매트릭스 회로를 같은 기판 상에 제작하는 것이 가능하다.
다음에는 도 7b에 도시된 바와 같이, 상기의 단계를 통해 제작된 활성 매트릭스 기판을 근거로 액정 패널을 제작하는 단계가 설명된다.
도 7a의 형태에서 활성 매트릭스 기판 상에는 배향막(oriented film)(452)이 형성된다. 다음에는 반대편 기판이 준비된다. 반대편 기판은 유리 기판(453), 투명 전도성 막(454), 및 배향막(455)으로 구성된다.
본 실시예에서는 액정 분자가 기판에 평행하게 방향 지워지는 폴리이미드 막이 배향 기판으로 사용된다. 부수적으로, 배향막이 형성된 이후에는 액정 분자가 특정하게 고정된 경사각으로 평행하게 방향 지워지도록 마찰(rubbing) 처리가 실행된다.
필요에 따라 반대편 기판 상에는 블랙 마스크, 칼라 필터(color filter) 등이 형성되지만, 여기서는 생략된다.
다음에는 상기의 단계를 통해 얻어진 반대편 기판과 활성 매트릭스 기판이 봉합 물질, 스페이서(spacer) 등(도시되지 않은)을 통해 서로 결합된다. 이어서, 두 기판 사이에는 액정 물질(456)이 주입되고, 봉합 약품(도시되지 않은)으로 완전히 봉합된다. 그래서, 도 7b에 도시된 바와 같은 전송형 액정 패널이 완성된다. 점선에 대해 좌측 부분은 메모리 소자의 구조를 도시하고, 우측 부분은 픽셀의 구조를 도시한다.
본 실시예에서, 액정 패널은 TN 모드로 디스플레이하도록 설계된다. 그래서, 액정 패널이 크로스 니콜(cross Nicol)(한 쌍의 분극화 플레이트의 분극축이 서로 직교하는 상태)로 놓이도록 한 쌍의 분극화 플레이트(polarizing plate)(도시되지 않은)가 배치된다.
그래서, 본 실시예에서는 전압이 인가되지 않을 때 액정 패널이 밝은 상태에 있는 일반적인 백색 모드로 디스플레이가 이루어짐을 알 수 있다.
도 8a는 도 7b에 도시된 바와 같은 활성 매트릭스 기판의 외형을 도시하는 투시도이다. 도 8b는 화살표(A) 방향으로부터 볼 수 있는 도 8a의 활성 매트릭스 기판의 단면도이고, 도 8c는 화살표(B) 방향으로부터 볼 수 있는 도 8a의 활성 매트릭스 기판의 단면도이다. 도 8a 내지 도 8c에서, 도면 부호(801)는 수정 기판을 나타내고, 802는 픽셀 매트릭스 회로를 나타내고, 803은 소스 신호 라인측 드라이버 회로를 나타내고, 804는 게이트 신호 라인측 드라이버 회로를 나타내고, 또한 805는 감마 보정 제어 회로와 감마 보정 데이터를 저장하기 위한 불휘발성 메모리를 포함하는 논리 회로를 나타낸다.
비록 넓은 의미에서 논리 회로(805)는 TFT로 구성된 모든 논리 회로를 포함하지만, 종래에 픽셀 매트릭스 회로 또는 드라이버 회로라 칭하여지는 회로와 논리 회로를 구별하기 위해, 본 명세서에서의 논리 회로는 이러한 회로와 메모리 이외의 신호 처리 회로를 나타낸다.
도 9는 FAMOS형 TFT를 포함하는 메모리 소자, 픽셀 TFT, 및 논리 회로를 구성하는 CMOS 회로가 같은 기판 상에 집적되어 형성된 상태를 도시한다. 도면에서, 메모리 소자, 논리 회로, 및 픽셀 TFT는 좌측으로부터 순서대로 도시된다.
메모리에 사용되는 FAMOS형 TFT의 부동 게이트로 Si가 사용되는 경우에도, 메모리는 주변 회로 및 논리 회로와 같은 구조를 가지므로, 본 발명은 이러한 경우에 적용될 수 있다.
본 실시예에서는 FAMOS형 TFT를 포함하는 메모리가 사용되는 경우를 설명하지만, 다른 종류의 TFT가 메모리에 사용될 수 있다.
이러한 방법으로 형성된 액정 패널에는 외부 단자로서 FPC(Flexible Print Circuit) 단자가 부착된다. 일반적으로, 액정 모듈이라 칭하여지는 것은 FPC가 부착된 상태에서의 액정 패널이다.
상술된 바와 같이, 본 실시예에서는 감마 보정 제어 회로와 감마 보정 데이터를 저장하는 불휘발성 메모리가 기판 상에 집적되어 형성된다. 그래서, 액정 디스플레이 장치가 소형화될 수 있다.
(실시예 2)
본 실시예에서는 본 발명의 감마 보정 시스템을 사용한 전면 프로젝터(front projector)가 설명된다.
도 10을 참고한다. 도면 부호(1001)는 전면 프로젝터의 본체를 나타낸다. 전면 프로젝터 본체(1001)는 액정 패널과 광원을 포함하는 광학 엔진(1002), 광학 시스템(1003) 등을 포함한다. 본 실시예의 전면 프로젝터는 3개의 액정 패널이 사용되는 3개 플레이트형의 액정 전면 프로젝터로 구성된다. 도면 부호(1004)는 신호 발생기를 나타내고, 1005는 디지털 신호 처리기를 나타낸다. 부수적으로, 기준 데이터는 신호 발생기(1004)로부터 공급된다고 가정한다. 실시예 1에서 설명된 바와 같이, 감마 보정 데이터가 제시될 때, 신호 발생기(1004)와 디지털 신호 처리기(1005)는 광학 엔진(1002)내의 액정 패널에 연결된다. 도면 부호(1006)는 이미지 픽업 장치를 나타내고, 본 실시예에서는 CCD 카메라가 사용되었다. 이미지 픽업 장치(1006)는 스크린(1007)에 투사된 화상을 디지털 신호로 변환시킨다. 부수적으로, 디지털 비디오 카메라와 같은 다른 이미지 픽업 장치가 사용될 수 있다. 또한, 디스플레이된 화상의 밝기나 휘도를 단순히 측정하는 휘도계 또는 조도계가 사용될 수 있다. 휘도계나 조도계가 사용되는 경우에는 이러한 장치로부터 공급된 신호를 디지털 신호로 변환시키기 위한 A/D 변환 회로를 사용하는 것이 적합하다.
본 실시예에서는 3개 플레이트형의 액정 전면 프로젝터가 사용되므로, 실시예 1에서 설명된 바와 같은 감마 보정 데이터를 3개의 액정 패널 각각에 대해 준비할 필요가 있다. 3개 액정 패널에 대한 감마 보정 데이터가 준비 완료된 이후에, 신호 발생기(1004) 및 디지털 신호 처리기(1005)는 제거된다.
(실시예 3)
본 실시예에서는 본 발명의 감마 보정 시스템을 사용한 후면 프로젝터(rear projector)가 설명된다.
도 11을 참고한다. 도면 부호(1101)는 후면 프로젝터의 본체를 나타낸다. 후면 프로젝터 본체(1101)는 액정 패널과 광원을 포함하는 광학 엔진(1102), 반사기(1103 및 1104), 스크린(1105) 등을 포함한다. 본 실시예의 후면 프로젝터는 3개의 액정 패널이 사용되는 3개 플레이트형 액정 후면 프로젝터로 구성된다. 도면 부호(1106)는 신호 발생기를 나타내고, 1107은 디지털 신호 처리기를 나타낸다. 부수적으로, 기준 데이터는 신호 발생기(1106)로부터 공급된다고 가정한다. 실시예 1에서 설명된 바와 같이, 감마 보정 데이터가 제시될 때, 신호 발생기(1106)와 디지털 신호 처리기(1107)는 광학 엔진(1102)내의 액정 패널에 연결된다. 도면 부호(1108)는 이미지 픽업 장치를 나타내고, 본 실시예에서는 CCD 카메라가 사용된다. 이미지 픽업 장치(1108)는 스크린(1105)에 투사된 화상을 디지털 신호로 변환시킨다. 부수적으로, 디지털 비디오 카메라와 같은 다른 이미지 픽업 장치가 사용될 수 있다. 또한, 디스플레이된 화상의 밝기나 휘도를 단순히 측정하는 휘도계 또는 조도계가 사용될 수 있다. 휘도계나 조도계가 사용되는 경우에는 이러한 장치로부터 공급된 신호를 디지털 신호로 변환시키기 위한 A/D 변환 회로를 사용하는 것이 적합하다.
본 실시예에서는 3개 플레이트형의 액정 후면 프로젝터가 사용되므로, 실시예 1에서 설명된 바와 같은 감마 보정 데이터를 3개의 액정 패널 각각에 대해 준비할 필요가 있다. 3개 액정 패널에 대한 감마 보정 데이터가 준비 완료된 이후에, 신호 발생기(1106) 및 디지털 신호 처리기(1107)는 제거된다.
(실시예 4)
본 실시예에서는 반도체 디스플레이 장치 중에서 아날로그 그레이데이션 액정 디스플레이 장치를 사용한 감마 보정 시스템이 설명된다.
도 12를 참고한다. 도 12는 본 실시예의 액정 디스플레이 장치에서 감마 보정 시스템의 구조도이다. 도면 부호(1201)는 디지털 화상 신호(그레이데이션 신호)를 공급하는 신호 발생기(SG)를 나타낸다. 도면 부호(1202)는 신호 발생기(1201)로부터 공급된 디지털 화상 신호를 아날로그 신호로 변환한 D/A 변환 회로를 나타낸다. 도면 부호(1203)는 감마 보정 제어 회로를 나타내고, 1204는 D/A 변환 회로를 나타내고, 1205는 A/D 변환 회로를 나타내고, 또한 1206은 불휘발성 메모리를 나타낸다. 감마 보정 제어 회로(1203)는 D/A 변환 회로(1202)로부터 공급된 아날로그 화상 신호의 감마 보정을 실행하고(각 화상 신호가 먼저 감마 보정 제어 회로(1203)에 입력될 때, 그레이데이션 신호에는 감마 보정이 행해지지 않는다), 보정된 신호를 소스 신호 라인측 드라이버(1207)로 전송한다. 픽셀 영역(1209)에서 대응하는 픽셀 TFT는 소스 신호 라인측 드라이버(1207)로 공급되는 감마 보정된 아날로그 화상 신호와 게이트 신호 라인측 시프트 레지스터(1208)로부터의 신호에 의해 선택된다. 이 방법으로, 지정된 그레이데이션에 대응하는 화상 정보가 기록되고, 픽셀 영역에는 화상이 디스플레이된다.
디스플레이된 화상은 이미지 픽업 장치(1210)를 사용해 디지털 신호로 변환된다. 본 실시예에서는 이미지 픽업 장치(1210)로 CCD 카메라가 사용되지만, 디지털 비디오 카메라와 같은 다른 이미지 픽업 장치가 사용될 수 있다. 또한, 디스플레이된 화상의 밝기나 휘도를 단순히 측정하는 휘도계 또는 조도계가 사용될 수 있다. 휘도계나 조도계가 사용되는 경우에는 이러한 장치로부터 공급된 신호를 디지털 신호로 변환시키기 위한 A/D 변환 회로를 사용하는 것이 적합하다.
이미지 픽업 장치(1210)로부터 전송된 디지털 신호는 디지털 신호 처리기(DSP)로 공급된다. 디지털 신호 처리기(1211)는 이미지 픽업 장치(1210)로부터 공급된 디지털 신호를 기준 데이터 공급원(1212)으로부터 공급된 디지털 신호와 비교하고, 그들간의 차이를 감마 보정 제어 회로에 귀환시킨다. 이때, 디지털 신호 처리기(1211)로부터 전송된 디지털 신호는 D/A 변환 회로(1213)에 의해 아날로그 신호로 변환되어 감마 보정 제어 회로(1203)에 공급된다. 부수적으로, 기준 데이터는 신호 발생기(1201)로부터 직접 공급될 수 있다.
D/A 변환 회로(1213)로부터 공급된 신호에 따라, 감마 보정 제어 회로(1203)는 D/A 변환 회로(1202)로부터의 아날로그 화상 신호를 더 보정하고, 보정된 아날로그 화상 신호를 다시 소스 신호 라인측 드라이버(1207)로 전송한다. 픽셀 영역에서 대응하는 픽셀 TFT는 소스 신호 라인측 드라이버(1207)에 공급되는 감마 보정된 화상 신호와 게이트 신호 라인측 시프트 레지스터(1208)로부터의 신호에 의해 선택된다. 이러한 방법으로, 지정된 그레이데이션에 대응하는 화상 신호가 각 픽셀에 다시 기록되고, 픽셀 영역에는 화상이 디스플레이된다.
디스플레이된 화상은 이미지 픽업 장치(1210)를 사용해 디지털 신호로 다시 변환된다. 이미지 픽업 장치(1210)로부터 공급된 디지털 신호는 디지털 신호 처리기(1211)로 전송된다. 디지털 신호 처리기(1211)는 이미지 픽업 장치(1210)로부터 공급된 디지털 신호를 기준 데이터 공급원(1212)으로부터 공급된 디지털 신호와 비교하고, 그들간의 차이를 D/A 변환 회로(1213)를 통해 감마 보정 제어 회로(1203)로 다시 귀환시킨다.
상기의 동작은 감마 보정에 적합한 데이터가 얻어질 때까지 반복된다.
감마 보정에 적합한 데이터가 얻어질 때, 그 데이터는 A/D 변환 회로(1205)에 의해 디지털 신호로 변환되어 불휘발성 메모리(1206)의 지정된 어드레스에 저장된다.
이후에, 다음 그레이데이션 신호의 보정을 시작하기 위해서는 신호 발생기(1201)가 마지막 경우와 다른 디지털 화상 신호(그레이데이션 신호)를 D/A 변환 회로(1202)에 전송한다. 이어서, D/A 변환 회로에 의해 얻어진 아날로그 화상 신호는 감마 보정 제어 회로(1203)로 입력된다. 상기의 동작은 반복된다. 그레이데이션 신호에 적합한 감마 보정 데이터가 얻어지면, 그 데이터는 A/D 변환 회로에 의해 디지털화되어 불휘발성 메모리(1206)의 지정된 어드레스에 저장된다.
그레이데이션 신호의 모든 감마 보정 데이터가 불휘발성 메모리(1206)에 저장된 이후에는 신호 발생기(1201), D/A 변환 회로(1202), 및 디지털 신호 처리기(1211)가 액정 패널과 분리된다. 상기의 지점에서 감마 보정 데이터의 준비는 종료된다.
이후에, 아날로그 화상 신호는 감마 보정 제어 회로(1203)에 공급되고, 아날로그 화상 신호에는 불휘발성 메모리(1206)에 저장된 감마 보정 데이터를 근거로 감마 보정이 행해져 소스 신호 라인측 드라이버(1207)에 공급된다. 픽셀 영역에서 대응하는 픽셀 TFT는 소스 신호 라인측 드라이버(1207)에 공급되는 감마 보정된 화상 신호와 게이트 신호 라인측 시프트 레지스터(1208)로부터의 신호에 의해 선택된다. 이 방법으로, 지정된 그레이데이션에 대응하는 화상 정보는 픽셀 영역에 화상이 디스플레이되도록 각 픽셀로 기록된다. 디스플레이되는 화상에는 적합한 감마 보정이 행해지므로, 뛰어난 그레이데이션 디스플레이를 갖춘 화상이 도시된다. 부수적으로, 공급된 아날로그 화상 신호는 텔레비젼 신호나 비디오 신호와 같은 아날로그 신호가 될 수 있다.
본 실시예의 액정 디스플레이 장치에서, 도 12의 도면 부호(1214)로 나타내지는 부분, 즉 픽셀 영역(1209), 소스 신호 라인측 드라이버(1207), 게이트 신호 라인측 드라이버(1208), 감마 보정 제어 회로(1203), D/A 변환 회로(1204), A/D 변환 회로(1205), 및 불휘발성 메모리(1206)는 모두 TFT로 구성되고, 기판 상에 집적되어 형성된다. 다른 주변 회로는 또한 기판 상에서 TFT에 의해 집적되어 형성될 수 있다. 다른 주변 회로는 기판 상에서 IC 칩으로 설치될 수 있다. 또한, D/A 변환 회로(1204)와 A/D 변환 회로(1205)는 기판 상에서 IC 칩으로 설치될 수 있다.
본 실시예에서는 불휘발성 메모리(1206)로 4k-비트의 메모리가 사용되지만, 메모리(1206)의 저장 용량은 이에 제한되지 않는다. 감마 보정이 실행되는 부분의 수에 따라, 4k 비트 보다 더 크지 않거나 4k 비트 보다 더 작지 않은 저장 용량을 갖는 메모리가 불휘발성 메모리(1206)로 사용될 수 있다.
본 실시예에 따라 불휘발성 메모리를 포함하는 액정 디스플레이 장치의 감마 보정 시스템은 실시예 1의 단계에 따라 제작될 수 있다. 또한, 이 감마 보정 시스템은 실시예 1, 2, 및 3에서 설명된 시스템(직접적인 관찰형 패널, 전면 프로젝터, 및 후면 프로젝터에서 감마 보정 데이터를 제시하는 것)에 적용될 수 있다.
(실시예 5)
본 실시예에서는 실시예 1의 감마 보정 시스템에 부가하여 휘발성 메모리를 포함하는 감마 보정 시스템이 설명된다. 본 실시예에서는 6-비트 디지털 화상 신호를 다루는 64-그레이데이션 반도체 디스플레이 장치가 사용되도록 설계된다. 특히, 반도체 디스플레이 장치 중에서, 액정 디스플레이 장치가 사용된다. 본 실시예에서는 6-비트 디지털 화상 신호로 64-그레이데이션 디스플레이를 이룰 수 있는 액정 디스플레이 장치가 사용되지만, 본 발명의 감마 보정 시스템은 64-그레이데이션 반도체 디스플레이 장치에 제한되지 않고, 128-그레이데이션, 256-그레이데이션, 또는 그 이상의 그레이데이션의 반도체 디스플레이 장치가 사용될 수 있다.
도 13을 참고한다. 도 13은 본 실시예에 따른 액정 디스플레이 장치에서 감마 보정 시스템의 구조도이다. 도면 부호(1301)는 디지털 화상 신호(그레이데이션 신호)를 공급하는 신호 발생기(SG)를 나타낸다. 도면 부호(1302)는 감마 보정 제어 회로를 나타낸다. 도면 부호(1303)은 휘발성 메모리를 나타내고, 1304는 불휘발성 메모리를 나타낸다. 감마 보정 제어 회로(130)는 신호 발생기(1301)로부터 공급된 디지털 화상 신호의 감마 보정을 실행하고(각 그레이데이션 신호가 먼저 감마 보정 제어 회로(1302)에 입력될 때, 그레이데이션 신호에는 감마 보정이 행해지지 않는다), 보정된 신호를 소스 신호 라인측 드라이버(1305)로 전송한다. 도면 부호(1306)는 게이트 신호 라인측 시프트 레지스터를 나타내고, 1307은 다수의 TFT가 매트릭스로 배열된 픽셀 영역을 나타낸다.
도면 부호(1308)은 이미지 픽업 장치를 나타내고, 본 실시예에서는 CCD 카메라가 사용된다. 디지털 비디오 카메라와 같은 다른 이미지 픽업 장치가 사용될 수 있다. 또한, 디스플레이된 화상의 밝기나 휘도를 단순히 측정하는 휘도계나 조도계가 사용될 수 있다. 휘도계나 조도계가 사용되는 경우에는 이러한 장치로부터 공급된 신호를 디지털 신호로 변환하기 위한 A/D 변환 회로를 사용하는 것이 적절하다.
도면 부호(1309)는 이미지 픽업 장치(1308)로부터 공급된 디지털 신호를 기준 데이터 공급원(1310)으로부터 공급된 디지털 신호와 비교하고 그들간의 차이를 감마 보정 제어 회로(1302)에 귀환시키는 디지털 신호 처리기를 나타낸다. 부수적으로, 기준 데이터는 신호 발생기(1301)로부터 직접 공급될 수 있다.
본 실시예의 감마 보정 시스템에서는 실시예 1과 유사한 방법으로, 감마 보정 데이터가 제시된다. 실시예 1과 다른 점은 다음과 같다. 즉, 제시되는 감마 보정 데이터는 고속 휘발성 메모리(SRAM)(1303)에 임시로 저장된다. 모든 감마 보정 데이터가 얻어질 때, 휘발성 메모리(1303)의 저장 내용은 불휘발성 메모리(1304)로 기록된다.
그레이데이션 신호의 모든 감마 보정 데이터가 불휘발성 메모리(1304)에 저장된 이후에는 신호 발생기(1301)와 디지털 신호 처리기(1309)가 액정 패널로부터 분리된다. 상기의 지점에서 감마 보정 데이터의 준비가 종료된다.
이후, 본 실시예의 액정 디스플레이 장치에 전력이 인가될 때, 불휘발성 메모리(1304)에 저장된 저장 내용은 휘발성 메모리(1303)에 기록된다. 이어서, 디지털 화상 신호는 감마 보정 제어 회로(1302)로 공급된다. 디지털 화상 신호에는 휘발성 메모리(1303)에 저장된 감마 보정 데이터를 근거로 감마 보정이 행해져 소스 신호 라인측 드라이버(1305)로 공급된다. 픽셀 영역(1307)에서 대응하는 픽셀 TFT는 소스 신호 라인측 드라이버(1305)에 공급되는 감마 보정된 화상 신호와 게이트 신호 라인측 시프트 레지스터(1306)로부터의 신호에 의해 선택된다. 이 방법으로, 지정된 그레이데이션에 대응하는 화상 정보는 각 픽셀에 기록되고, 픽셀 영역(1307)상에는 화상이 디스플레이된다. 디스플레이된 화상에는 적합한 감마 보정이 행해지므로, 뛰어난 그레이데이션 디스플레이를 갖춘 화상이 도시된다. 부수적으로, 공급된 디지털 화상 신호는 컴퓨터 등으로부터의 데이터 신호 또는 텔레비젼 신호나 비디오 신호와 같은 아날로그 신호의 D/A 변환에 의해 얻어진 디지털 신호가 될 수 있다.
본 실시예의 액정 디스플레이 장치에서, 도 13의 도면 부호(1311)로 나타내지는 부분, 즉 픽셀 영역(1307), 소스 신호 라인측 드라이버(1305), 게이트 신호 라인측 드라이버(1306), 감마 보정 제어 회로(1302), 휘발성 메모리(1303), 및 불휘발성 메모리(1304)는 모두 TFT로 구성되고 기판 상에 집적되어 형성된다. 다른 주변 회로도 또한 기판 상에서 TFT로 집적되어 형성될 수 있다. 다른 주변 회로는 기판 상에서 IC 칩으로 설치될 수 있다.
본 실시예의 액정 디스플레이 장치에서는 전력이 인가될 때, 불휘발성 메모리(1304)에 저장된 감마 보정 데이터가 고속 휘발성 메모리(1303)로 기록된다. 감마 보정 제어 회로(1302)는 고속 휘발성 메모리(1303)로부터 감마 보정 데이터를 판독하므로, 고속 신호 처리가 실행될 수 있다.
본 실시예의 SRAM은 상기의 실시예 1 내지 4에서 사용될 수 있다.
본 실시예에 따라 불휘발성 메모리를 포함하는 액정 디스플레이 장치의 감마 보정 시스템은 실시예 1의 단계에 따라 제작될 수 있다. 또한, 이 감마 보정 시스템은 실시예 1, 2, 및 3에서 설명된 시스템(직접적인 관찰형 패널, 전면 프로젝터, 및 후면 프로젝터에서 감마 보정 데이터를 제시하는 것)에 적용될 수 있다.
(실시예 6)
본 실시예에서는 4-비트 디지털 그레이데이션의 액정 디스플레이 장치에서 감마 보정 시스템이 설명된다. 본 실시예에서는 4-비트 디지털 그레이데이션, 즉 16-그레이데이션의 액정 디스플레이 장치가 사용되지만, 필요에 따라 더 높은 그레이데이션의 액정 디스플레이 장치가 사용될 수 있다.
도 14를 참고한다. 도 14는 본 실시예의 감마 보정 시스템의 구조도이다. 도면 부호(1401)는 감마 보정 데이터를 준비할 때 소스 신호 라인측 드라이버(1404)에 그레이데이션 신호(디지털 신호)를 공급하는 신호 발생기를 나타낸다. 도면 부호(1402)는 소스 신호 라인측 드라이버(1404)의 D/A 변환 부분에 연결된 감마 보정 제어 회로를 나타낸다. 도면 부호(1403)는 제시된 감마 보정 데이터를 저장하는 불휘발성 메모리를 나타낸다. 도면 부호(1405)는 다수의 픽셀 TFT가 매트릭스로 배열되는 픽셀 영역을 나타낸다.
도면 부호(1407)는 이미지 픽업 장치를 나타내고, 본 실시예에서는 CCD 카메라가 사용된다. 디지털 비디오 카메라와 같은 다른 이미지 픽업 장치가 이미지 픽업 장치(1407)로 사용될 수 있다. 또한, 디스플레이된 화상의 밝기나 휘도를 단순히 측정하는 휘도계 또는 조도계가 사용될 수 있다. 휘도계나 조도계가 사용되는 경우에는 이러한 장치로부터 공급된 신호를 디지털 신호로 변환하기 위해 A/D 변환 회로를 사용하는 것이 적절하다.
도면 부호(1408)는 이미지 픽업 장치(1407)로부터 공급된 디지털 신호를 기준 데이터 공급원(1409)으로부터 공급된 디지털 신호와 비교하고 그들간의 차이를 감마 보정 회로(1402)로 귀환시키는 디지털 신호 처리기(DSP)를 나타낸다. 부수적으로, 기준 데이터는 신호 발생기(1401)로부터 직접 공급될 수 있다.
다음에는 본 실시예의 감마 보정 시스템의 동작이 설명된다. 도 15를 참고한다. 본 실시예의 감마 보정 시스템에서는 신호 발생기(1401)로부터 공급된 그레이데이션 신호(디지털 신호)에 직접적으로 감마 보정이 행해지지 않고, 소스 신호 라인측 드라이버(1404)의 D/A 변환 회로 부분에서 감마 보정이 실행된다.
신호 발생기(1401)로부터 전송된 4-비트 그레이데이션 신호는 소스 신호 라인측 드라이버(1404)의 어드레스 라인(1502)에 공급된다. 어드레스 라인(1502)에 공급된 그레이데이션 신호는 소스 신호 라인측 시프트 레지스터(1501)로부터의 신호에 의해 선택되어, 래치(latch) 회로(1503)에 임시로 저장된다. 그레이데이션 신호는 래치 회로(1503)로부터 스위칭 회로(1504), 전압 공급 라인(DC1 내지 DC16)(1505), 및 그레이데이션 전압 제어 회로(1506)를 포함하는 D/A 변환 회로 부분에 고정된 타이밍으로 입력된다.
래치 회로(1503)로부터 공급된 신호에 따라, 스위칭 회로(1504)는 그레이데이션 전압 제어 회로(1506)에 의해 조정된 전압 공급 라인(DC1 내지 DC16) 중 하나를 선택하고, 신호를 소스 신호 라인(1507)으로 공급한다.
대응하는 픽셀 TFT(1509)는 게이트 신호 라인측 시프트 레지스터(1508)로부터의 신호와 소스 신호 라인(1507)에 공급되는 지정된 그레이데이션에 대응하는 신호 전압에 의해 선택된다. 이 방법으로, 지정된 그레이데이션에 대응하는 화상 정보는 픽셀 영역에 화상이 디스플레이되도록 픽셀 영역의 각 픽셀에 기록된다.
디스플레이된 화상은 이미지 픽업 장치(1407)를 사용해 디지털 신호로 다시 변환된다. 이미지 픽업 장치(1407)로부터 공급된 디지털 신호는 디지털 신호 처리기(1408)로 전송된다. 디지털 신호 처리기(1408)는 이미지 픽업 장치(1407)로부터 공급된 디지털 신호를 기준 데이터 공급원(1409)으로부터 공급된 디지털 신호와 비교하고, 그들간의 차이를 감마 보정 제어 회로(1402)로 전송한다.
다음에는 도 16을 참고한다. 도 16은 그레이데이션 전압 제어 회로(1506), 감마 보정 제어 회로(1402), 및 불휘발성 메모리(1403)를 도시한다. 그레이데이션 전압 제어 회로(1506)는 전압 공급 라인(DC1 내지 DC16), 다수의 TFT(Tr1,1 내지 Tr15,4), 및 다수의 레지스터로 구성된다.
감마 보정 제어 회로에 의해 선택된 TFT는 전압 공급 라인(DC1 내지 DC16)에 인가된 전압을 조정하고, 그 결과로, 그레이데이션 신호에는 감마 보정이 행해진다.
디지털 신호 처리기(1408)로부터 전송된 신호에 따라, 감마 보정 제어 회로는 원하는 전압이 얻어지도록 그레이데이션 전압 제어 회로(1506)의 TFT를 제어한다.
이어서, 조정된 그레이데이션 전압 신호에 의해, 픽셀 영역(1406)의 픽셀 TFT는 다시 선택되고, 픽셀 영역에는 화상이 디스플레이된다. 디스플레이된 화상은 이미지 픽업 장치(1407)에 의해 디지털 신호로 다시 변환된다. 변환된 디지털 신호는 디지털 신호 처리기(1408)에 의해 기준 데이터 공급원(1409)으로부터의 기준 신호와 다시 비교되고, 그들간의 차이는 감마 보정 제어 회로(1402)로 다시 전송된다.
상기의 동작은 감마 보정에 적합한 데이터가 얻어질 때까지 반복된다. 예를들면, 신호 발생기(1401)로부터 픽셀에 인가된 최대 전압 중 10%의 전압 데이터가 감마 보정 제어 회로(1402)로 공급되는 경우에는 픽셀 영역(1406)상에 디스플레이되는 화상의 강도가 최대 전압을 인가하는 경우의 10%(또는 거의 10%)로 될 때까지 동작이 반복된다.
감마 보정을 위해 얻어진 데이터(즉, 그레이데이션 전압 제어 회로의 TFT(Tr1,1 내지 Tr15,4) 중에서 다수의 TFT가 선택되는)는 불휘발성 메모리(1403)에 저장된다.
도 17을 참고한다. 도 17은 본 실시예에서 사용되는 전압 공급 라인(DC1 내지 DC16)에 인가된 전압 상태의 예를 도시한다. 수직축은 전압(V)을 나타낸다. 점선으로 나타내지는 것은 감마 보정 이전의 전압이고, 실선으로 나타내지는 것은 감마 보정 이후의 전압이다.
본 실시예에서는 감마 보정이 전압 공급 라인(DC1 내지 DC16)에 인가된 그레이데이션 전압에 적용되므로, 디지털 화상 신호에 따라 스위칭 회로(1504)에 의해 선택된 전압 라인은 원하는 그레이데이션 전압을 소스 신호 라인에 공급할 수 있다.
감마 보정을 위한 데이터가 얻어진 이후에는 디지털 신호 처리기(1408)와 신호 발생기(1401)가 제거되고, 이어서 화상 신호는 소스 신호 라인측 드라이버(1404)의 어드레스 라인에 공급된다.
본 실시예에서, 어드레스 라인(1502)에 공급된 디지털 신호에는 직접적으로 감마 보정이 행해지지 않는다. 본 실시예에서는 스위칭 회로(1504)에 의해 선택되는 각 전압 공급 라인(DC1 내지 DC16)에 동일한 전압이 인가되지 않고, 전압 공급 라인에 비선형적으로 전압이 인가되도록 설계된다. 그렇게 함으로서, 화상 신호에 감마 보정이 행해질 수 있다.
본 실시예에 따라 불휘발성 메모리를 포함하는 액정 디스플레이 장치의 감마 보정 시스템은 실시예 1의 단계에 따라 제작될 수 있다. 또한, 이 감마 보정 시스템은 실시예 1, 2, 및 3에서 설명된 시스템(직접적인 관찰형 패널, 전면 프로젝터, 및 후면 프로젝터에서 감마 보정 데이터를 제시하는 것)에 적용될 수 있다.
(실시예 7)
본 실시예에서는 상기의 실시예 1 내지 6의 감마 보정 시스템에서 사용되는 불휘발성 메모리를 포함하는 액정 디스플레이 장치의 또 다른 제작 방법이 설명된다.
본 실시예에서, 실시예 1의 비결정질 실리콘막에는 비결정질 실리콘막을 결정화시키기 위해 레이저광 또는 레이저광과 비교할만한 강도를 갖는 강한 빛이 조사된다. 레이저광으로는 엑시머 레이저광(excimer laser light)이 바람직하다. 엑시머 레이저로는 광원으로 KrF, ArF, 또는 XeCl을 사용한 펄스 레이저가 사용될 수 있다.
레이저광과 비교할만한 강도를 갖는 강한 빛으로는 할로겐 램프나 할로겐화 금속 램프로부터의 강한 빛, 또는 적외선이나 자외선 램프로부터의 강한 빛이 사용될 수 있다.
본 실시예에서, 기판은 비결정질 실리콘막의 전체 표면이 결정화되도록 기판의 한쪽 끝 부분으로부터 다른 끝 부분으로 선형 형상의 엑시머 레이저광에 의해 주사된다. 이때, 레이저광이 지나가는 속도는 1.2 mm/s, 처리 온도는 실온, 펄스 주파수는 30 Hz, 또한 레이저 에너지는 300 내지 315 mJ/cm2이 되도록 설정된다. 이 단계에 의해, 결정체 실리콘막이 얻어진다.
다른 단계는 실시예 1과 같으므로, 여기서는 생략된다.
부수적으로, 본 실시예의 방법에 의해 불휘발성 메모리 부분만이 제작되고, 다른 부분은 실시예 1의 방법에 의해 제작되는 것만으로도 충분하다.
(실시예 8)
본 실시예에서는 결정화를 위해 사용되었던 게터링에 의한 촉매 원소의 제거 단계가 상기의 실시예 1에 부가되는 예를 설명한다. 특히, 촉매 원소(니켈)의 게터링을 위해 그룹 15로부터 선택된 원소의 게터링 효과가 사용된다. 그룹 15로부터 선택된 원소로서 P(인), N(질소), As(비소), Sb(안티몬), 및 Bi(창연)가 사용될 수 있지만, 본 실시예는 전형적으로 인이 사용되는 예를 도시한다.
먼저, 실시예 1의 방법에 따라, 도 4b의 상태가 얻어진다. 이 상태에서는 비결정질 실리콘막이 결정화된다. 이어서, 마스크 절연막(403)이 제거되고, 다수의 개구를 갖는 레지스트 마스크(1801)가 새롭게 형성된다(도 18a). 개구는 이어서 활성층으로 사용되지 않는(제거되는) 영역이 노출되도록 하는 위치에 형성된다.
다음에는 레지스트 마스크(1801)를 마스크로 사용하면서 인을 부가하는 단계가 실행된다. 부가 단계에서는 이온 주입 방법이나 이온 도핑 방법이 사용된다. 부가 조건은 RF 전력이 20 W, 가속 전압이 5 내지 30 KeV(전형적으로 10 KeV), 또한 인의 선량(dosage)이 1 x 1013atoms/cm2이상(양호하게 5 x 1013내지 5 x 1015atoms/cm2)으로 되도록 설정된다.
부가되는 인 농도의 표준으로, 결정체 실리콘막(402)에 포함된 니켈의 농도 보다 한 자리 또는 그 이상만큼 더 높은 농도로 인을 부가하는 것이 적절하다.
이 방법으로, 결정체 실리콘막의 내부에는 인이 부가된 영역(1802 내지 1804)(게터링 영역)이 형성된다(도 18a).
다음에는 레지스트 마스크(1801)를 제거한 이후에, 니켈을 게터링 처리하도록 열처리가 실행된다. 이 열처리에 의해, 게터링된 영역(1805 내지 1807)에 포함된 니켈은 화살표로 도시된 바와 같이 게터링 영역(1802 내지 1804)으로 포착된다(도 18b).
이 열처리는 불활성 기체 대기, 수소 대기, 산화 대기, 또는 할로겐 원소를 포함하는 산화 대기에서의 용광로 가열 냉각이 될 수 있다. 처리 온도는 400 내지 800℃(양호하게 550 내지 650℃)이고, 처리 시간은 2시간 이상(양호하게 4 내지 12시간)인 것이 적절하다. 처리 온도가 높아짐에 따라, 처리 시간은 짧아지고 게터링 효과는 뛰어나게 된다. 그러나, 유리 기판의 열저항을 고려할 때, 처리 온도를 650℃ 이하로 만드는 것이 바람직하다. 기판으로 수정 기판이 사용될 때는 처리 온도가 증가될 수 있음을 알 수 있다.
이 방법으로 니켈이 게터링 영역(1802 내지 1804)에 스며든 이후에, 결정체 실리콘막은 게터링된 영역(1805 내지 1807)으로만 구성되는 활성층(1808 내지 1810)을 형성하도록 패턴화된다. 이때는 게터링 영역(1802 내지 1804)과 그 부근이 높은 농도로 니켈을 포함하므로, 이들을 활성층으로 사용하지 않고 완전히 제거하는 것이 바람직하다.
다음에는 게이트 절연막(1811)이 형성되고, 그 위에는 주로 알루미늄을 포함하는 게이트 전극의 원형(1812 내지 1814)이 형성된다. 이어지는 단계는 실시예 1과 같으므로, 여기서는 생략된다.
본 실시예에서 제작된 불휘발성 메모리를 포함하는 액정 디스플레이 장치는 실시예 1, 2, 및 3에서 설명된 시스템(직접적인 관찰형 패널, 전면 프로젝터, 및 후면 프로젝터에서 감마 보정 데이터를 제시하는 것)에 적용될 수 있다.
본 실시예의 방법에 의해 불휘발성 메모리 부분만이 제작되고, 다른 부분은 실시예 1의 방법에 의해 제작되는 것만으로도 충분하다.
(실시예 9)
본 실시예에서는 도 19 내지 도 21을 참고로 불휘발성 메모리가 부동 게이트를 갖는 역스태거형(reverse stagger type) TFT로 구성되는 경우가 설명된다. 부수적으로, 도 19 내지 도 21에서는 불휘발성 메모리 중 단 하나의 메모리 셀(cell)에만 주의를 기울이고, 픽셀 TFT, 주변 회로 등은 동시에 형성될 수 있다. 실제로, 실시예 1에서 도시된 바와 같이, 다수의 메모리 셀은 매트릭스로 배열되어 불휘발성 메모리를 구성한다.
도 19a 내지 도 19d를 참고한다. 먼저, 유리 기판(1901)상에는 산화 실리콘막으로 구성된 하단막(1902)이 피착되고, 그 위에는 게이트 전극(1903 및 1904)이 형성된다. 본 실시예에서는 게이트 전극(1903 및 1904)으로 200 내지 400 nm 두께의 크롬막이 사용되지만, 알루미늄 합금, 탄탈, 텅스텐, 또는 몰리브덴의 막이나 소정의 전도성의 실리콘막 등이 사용될 수 있다.
다음에는 100 내지 200 nm 두께의 게이트 절연막(1905)이 게이트 전극(1903 및 1904)상에 형성된다. 게이트 절연막(1905)으로는 산화 실리콘막, 질화 실리콘막, 또는 산화 실리콘막과 질화 실리콘막의 적층막이 사용된다. 또한, 게이트 절연막으로서 게이트 전극의 양극 산화에 의해 얻어진 양극 산화막을 사용하는 것도 가능하다.
다음에는 부동 게이트 전극(1906)이 형성된다. 본 실시예에서는 부동 게이트 전극으로 크롬막이 사용되지만, 알루미늄 합금, 탄탈, 텅스텐, 또는 몰리브덴의 막이나 소정의 전도성의 실리콘막이 사용될 수 있다.
다음에는 10 내지 50 nm 두께의 절연막(1907)이 형성된다. 게이트 절연막(1907)으로는 산화 실리콘막, 질화 실리콘막, 또는 산화 실리콘막과 질화 실리콘막의 적층막이 사용된다.
다음에는 10 내지 75 nm(양호하게 15 내지 45 nm) 두께의 비결정질 실리콘막(1908)이 형성된다. 이 방법으로, 도 19b에 도시된 상태가 얻어진다.
다음, 비결정질 실리콘막(1908)에는 비결정질 실리콘막을 결정화하기 위해 레이저광이나 레이저광과 비교할만한 강도를 갖는 강한 빛을 조사한다. 레이저광으로는 엑시머 레이저광이 바람직하다. 엑시머 레이저로는 광원으로 KrF, ArF, 또는 XeCl을 사용한 펄스 레이저가 사용될 수 있다.
레이저광과 비교할만한 강도를 갖는 강한 빛으로는 할로겐 램프나 할로겐화 금속 램프로부터의 강한 빛, 또는 적외선이나 자외선 램프로부터의 강한 빛이 사용될 수 있다.
본 실시예에서, 기판은 비결정질 실리콘막의 전체 표면이 결정화되도록 기판의 한쪽 끝 부분으로부터 다른 끝 부분으로 선형 형상의 엑시머 레이저광에 의해 주사된다. 이때, 레이저광이 지나가는 속도는 1.2 mm/s, 처리 온도는 실온, 펄스 주파수는 30 Hz, 또한 레이저 에너지는 300 내지 315 mJ/cm2이 되도록 설정된다. 이 단계에 의해, 결정체 실리콘막이 얻어진다.
이 방법으로, 도 19c에 도시된 바와 같이, 결정체 실리콘막(1909)이 얻어진다. 이 결정체 실리콘막(1909)은 활성층(1910 및 1911)을 형성하도록 패턴화된다.
다음에는 레지스트 마스크(1912 및 1913)이 형성된다. P형을 제공하는 불순물 원소(전형적으로 붕소나 인듐)는 약 1 x 1019내지 1 x 1020atoms/cm3의 농도에 도달하도록 부가되어, P형 TFT의 소스 영역(1914) 및 드레인 영역(1904)가 형성된다. 활성층에서는 레지스트 마스크(1912)로 덮힌 부분이 채널 영역으로 된다.(도 20a).
다음에는 레지스트 마스크(1912 및 1913)이 제거되고, 레지스트 마스크(1916 및 1917)이 형성된다. 이어서, 약 1 x 1017내지 5 x 1018atoms/cm3농도의 저농도 영역(1918 및 1919)을 형성하도록 N형을 제공하는 불순물 원소(전형적으로 인이나 비소)가 부가된다(도 20b).
다음에는 레지스트 마스크(1916 및 1917)가 제거되고, 레지스트 마스크(1916' 및 1920)가 형성된다. 이어서, N형 TFT의 소스 영역(1921)과 드레인 영역(1922)을 형성하도록 도 20b의 단계에서 보다 더 높은 농도(1 x 1019내지 1 x 1020atoms/cm3)를 갖고 N형을 제공하는 불순물 원소가 다시 부가된다. 도면 부호(1923 및 1924)는 저농도 불순물 영역을 나타내고, 1925는 채널 형성 영역을 나타낸다.
편의상 도면은 P형 TFT에서의 저농도 불순물 영역을 도시하지 않지만, 저농도 불순물 영역은 P형 TFT와 주변 회로에 제공될 수 있다. 이 경우에는 P형을 제공하는 불순물을 부가하는 단계가 나뉘어서 두 번 실행된다.
다음, 레지스트 마스크(1916' 및 1920)이 제거된 이후에는 이온 주입시 생긴 결함을 회복시키거나 부가된 불순물을 활성화시키도록 엑시머 레이저광의 조사(레이저 가열 냉각)가 실행된다(도 21a).
레이저 가열 냉각이 종료된 이후에는 300 내지 500 nm 두께의 층간 절연막(1926)이 형성된다(도 21b). 층간 절연막(1926)은 산화 실리콘막, 질화 실리콘막, 유기 수지막, 또는 그들의 적층막으로 형성된다.
다음에 층간 절연막(1926)에는 금속 박막으로 구성된 드레인 전극(1928)과 소스 전극(1927 및 1929)이 형성된다. 금속 박막으로는 알루미늄, 탄탈, 티타늄, 텅스텐, 또는 몰리브덴의 막이나 그들의 적층막을 사용하는 것이 적절하다(도 21b).
다음에는 막(특히 채널 형성 영역)내의 쌍을 이루지 않은 결합이 수소로 종결되도록 수소 대기에서 약 350℃로 2시간 동안 전체적으로 열처리가 행해진다. 상기의 단계를 통해, 도 21b에 도시된 상태가 얻어진다.
이후에는 실시예 1의 단계에 따라, 액정 패널이 제작된다.
본 실시예에서 제작된 불휘발성 메모리를 포함하는 액정 디스플레이 장치는 실시예 1, 2, 및 3에서 설명된 시스템(직접적인 관찰형 패널, 전면 프로젝터, 및 후면 프로젝터에서 감마 보정 데이터를 제시하는 것)에 적용될 수 있다. 또한, 본 실시예의 제작 방법에 의해 실시예 4, 5, 및 6의 액정 디스플레이 장치를 제작하는 것이 가능하다.
(실시예 10)
본 실시예에서는 실시예 9의 단계 중 비결정질 실리콘막의 결정화를 위해 실시예 8의 방법이 사용된다. 특히, 결정화를 위해 사용되는 촉매 원소를 게터링에 의해 제거하는 단계가 부가된다. 촉매 원소(니켈)의 게터링을 위해서는 그룹 15로부터 선택된 원소의 게터링 효과가 사용된다. 그룹 15로부터 선택된 원소로는 P(인), N(질소), As(비소), Sb(안티몬), 또는 Bi(창연)이 사용될 수 있다.
본 실시예에서 제작된 불휘발성 메모리를 포함하는 액정 디스플레이 장치는 실시예 1, 2, 및 3에서 설명된 시스템(직접적인 관찰형 패널, 전면 프로젝터, 및 후면 프로젝터에서 감마 보정 데이터를 제시하는 것)에 적용될 수 있다. 또한, 본 실시예의 제작 방법에 의해 실시예 4, 5, 및 6의 액정 디스플레이 장치를 제작하는 것이 가능하다.
(실시예 11)
상기의 실시예 1 내지 10에서는 디스플레이 매체로 액정이 사용되는 경우가 설명되었지만, 소위 중합체(polymer) 분산형 액정 디스플레이 장치를 만들기 위해서는 액정과 높은 중합체의 혼합층이 또한 본 발명의 반도체 디스플레이 장치에 사용될 수 있다. 또한, 본 발명은 광학 특성이 인가되는 전압에 응답해 변조될 수 있는 다른 디스플레이 매체를 갖춘 디스플레이 장치에도 사용될 수 있다. 예를들면, 본 발명은 디스플레이 매체로 전장 발광(electroluminescence) 소자나 전기크로믹(electrochromic) 디스플레이를 갖춘 디스플레이 장치에 적용될 수 있다. 이 경우에는 또한, 실시예 1에서 설명된 단계가 메모리, 주변 회로 등을 포함하는 활성 매트릭스 기판의 제작을 위해 사용된다.
(실시예 12)
상기의 실시예 1 내지 11의 반도체 장치는 다양한 사용도를 갖는다. 본 실시예에서는 이러한 반도체 장치가 설명된다.
이러한 반도체 장치로는 비디오 카메라, 정지 카메라, 헤드(head) 설치 디스플레이, 차량 항해 시스템, 개인용 컴퓨터, 휴대용 정보 단자(휴대용 컴퓨터, 휴대용 전화기 등) 등이 열거된다. 도 22a 내지 도 22d는 이들 반도체 장치의 예를 도시한다.
도 22a는 본체(2201), 오디오 출력부(2202), 오디오 입력부(2203), 디스플레이 장치(2204), 동작 스위치(2205), 및 안테나(2206)로 구성된 휴대용 전화기를 도시한다.
도 22b는 본체(2301), 디스플레이 장치(2302), 오디오 입력부(2303), 동작 스위치(2304), 배터리(2305), 및 이미지 수신부(2306)로 구성된 비디오 카메라를 도시한다.
도 22c는 본체(2401), 카메라부(2402), 이미지 수신부(2403), 동작 스위치(2404), 및 디스플레이 장치(2405)로 구성된 휴대용 컴퓨터를 도시한다.
도 22d는 본체(2501), 디스플레이 장치(2502), 및 밴드부(2503)로 구성된 헤드 설치 디스플레이를 도시한다.
(실시예 13)
본 실시예에서는 실시예 1, 7, 8, 9, 및 10에서 설명된 액정 디스플레이 장치 중 Ta(tantalum) 또는 Ta 합금이 게이트 전극으로 사용되는 경우가 설명된다.
Ta 또는 Ta 합금이 게이트 전극으로 사용되면, 약 450℃ 내지 600℃에서 열처리를 실행하는 것이 가능하고, Ta2O3막과 같이 뛰어난 막의 질을 갖는 산화막이 게이트 전극상에 형성된다. 이 산화막은 상기의 실시예 1에서 설명된 바와 같이 게이트 전극으로 Al(알루미늄)이 사용될 때 형성된 산화막보다 더 나은 막의 질을 갖는 것으로 공지되어 있다.
이는 절연막의 저항 전압 추정 중 하나인 J-E 특성(전류 밀도 - 전기장 강도 특성)에서, Ta 또는 Ta 합금의 산화막이 Al의 산화막보다 뛰어난 특성을 갖는다는 사실로부터 발견되었다.
또한, Ta2O3는 약 11.6인 상대 유전 상수를 갖고, 부동 게이트와 제어 게이트간의 캐패시턴스가 크므로, Al이 게이트 전극으로 사용되는 경우와 비교하여, 전하가 더 용이하게 부동 게이트로 주입되는 이점이 있다.
또한, Ta가 게이트 전극으로 사용되는 경우에서는 상기의 실시예에서와 같이 양극 산화를 실행하는 것이 가능하다.
(CGS에 대한 발견)
여기서는 상기의 실시예 1에서 설명된 제작 방법에 의해 제작된 반도체 박막이 설명된다. 실시예 1의 제작 방법에 따라, 연속 입자 경계 결정체 실리콘(Continuous Grain Silicon: CGS)이라 칭하여지는 결정체 실리콘막을 구하는 것이 가능하다.
실시예 1의 제작 방법에 의해 구해진 반도체 박막의 측면 방향 성장 영역은 막대형 또는 평평해진 막대형 결정체의 집합으로 구성된 유일한 결정체 구조를 나타낸다.
[활성층의 결정체 구조에 대한 발견]
상기의 실시예 1의 제작 단계에 따라 형성된 측면 방향 성장 영역은 다수의 막대형(또는 평평해진 막대형) 결정체가 특정한 방향으로 규칙성을 갖고 서로 거의 평행하게 배열되는 미세한 결정체 구조를 갖는다. 이는 TEM(Transmission Electron Microscope)으로 관찰함으로서 쉽게 확인될 수 있다.
본 발명자는 HR-TEM(High Resolution Transmission Electron Microscope)을 사용해 상기의 제작 단계에 의해 얻어진 반도체 박막의 결정체 입자 경계를 800만배로 확대하여 상세히 관찰하였다(도 25a). 본 명세서에서, 결정체 입자 경계는 특정하게 지정되지 않은 경우, 다른 막대형 결정체가 서로 접해있는 인터페이스에서 형성된 입자 경계로 정의된다. 그래서, 결정체 입자 경계는 예를들면, 분리된 측면 방향 성장 영역의 충돌로 형성된 미세 입자 경계와 다르게 간주된다.
상기의 HR-TEM(High Resolution Transmission Electron Microscope)은 샘플에 전자빔이 수직으로 조사되고, 원자 및 분자의 배열이 전송된 전자 또는 탄력적으로 분산된 전자의 간섭을 사용해 추정되는 방법이다. 이 방법으로 사용함으로서, 결정체 격자의 배열 상태를 격자 줄무늬(lattice stripe)로 관찰하는 것이 가능하다. 그래서, 결정체 입자 경계를 관찰하여, 결정체 입자 경계에서 원자의 결합 상태를 추론하는 것이 가능하다.
본 발명자에 의해 구해진 TEM 사진(도 25a)에서는 2개의 다른 결정체 입자(막대형 결정체 입자)가 결정체 입자 경계에서 서로 접하여 있는 상태를 명확하게 관찰한다. 이때, 비록 결정체 축에 일부 편차가 포함되더라도 2개의 결정체 입자는 거의 {110} 방향에 있다는 것은 전자빔 회절에 의해 확인된다.
상술된 바와 같은 TEM 사진에 의해 격자 줄무늬를 관찰할 때, {111} 평면에 대응하는 격자 줄무늬는 {110} 평면에서 관찰된다. 부수적으로, {111} 평면에 대응하는 격자 줄무늬는 결정체 입자가 격자 줄무늬를 따라 절단될 때, {111} 평면이 그 단면에 나타나도록 하는 격자 줄무늬를 나타낸다. 간략화된 방법으로, 격자 줄무늬간의 거리에 의해 격자 줄무늬가 대응하는 평면을 확인하는 것이 가능하다.
이때, 본 발명자는 상기 실시예 1의 제작 방법을 통해 얻어진 반도체 박막의 TEM 사진을 상세히 관찰하였고, 그 결과로, 매우 재미있는 사실을 발견하였다. 사진에서 보여진 2개의 다른 결정체 입자 모두에서, {111} 평면에 대응하는 격자 줄무늬가 보여진다. 또한, 격자 줄무늬가 서로 분명하게 평행한 것으로 관찰되었다.
또한, 결정체 입자 경계의 존재에 관계없이, 2개의 다른 결정체 입자의 격자 줄무늬는 결정체 입자 경계를 가로지르도록 서로 연결되었다. 즉, 결정체 입자 경계를 가로지르게 관찰되는 거의 모든 격자 줄무늬는 그들이 다른 결정체 입자의 격자 줄무늬라는 사실에도 불구하고 서로 선형적으로 연속되는 것으로 확인되었다. 이는 결정체 입자 경계에서 전체 격자 줄무늬 중 90% 이상(전형적으로 95% 이상)이 연속성을 유지하는 경우이다.
이러한 결정체 구조(정확하게 결정체 입자 경계의 구조)는 2개의 다른 결정체 입자가 결정체 입자 경계에서 매우 부합되게 서로 접하여 있음을 나타낸다. 즉, 결정체 격자는 결정체 입자 경계에서 서로 연속하여 연결되므로, 결정체 결함 등에 의해 발생되는 트랩 레벨(trap level)을 만들기가 매우 어려운 구조를 형성한다. 다른 말로 하면, 결정체 격자는 결정체 입자 경계에서 연속성을 갖는다고 말할 수 있다.
도 25b에서는 참고로, 본 발명자에 의해 종래 다결정질 실리콘막(고온 폴리실리콘막이라 칭하여지는)에 대한 HR-TEM 관찰 및 전자빔 회절 분석이 또한 실행되었다. 그 결과로, 2개의 다른 결정체 입자에서는 격자 줄무늬가 무작위이고 결정체 입자 경계에서 매우 부합되게 연속되는 연결이 거의 존재하지 않는 것으로 발견되었다. 즉, 결정체 입자 경계에서 격자 줄무늬가 불연속적인 부분(화살표로 나타내지는)이 많아서 많은 결정체 결함이 있는 것으로 발견되었다. 이러한 부분에서는 쌍을 이루지 않은 결합이 존재하여, 반송자의 이동을 트랩 레벨로 저지할 가능성이 높다.
본 발명자는 상기 실시예 1의 제작 방법에 의해 얻어진 반도체 박막과 같이, 격자 줄무늬가 양호하게 부합되어 서로 대응하는 경우에서의 원자 결합 상태를 일치성 결합 상태(conformity bonding)라 칭하고, 그때의 화학 결합을 일치성 결합이라 칭한다. 반대로, 본 발명자는 종래의 다결정질 실리콘막에서 때때로 보여지는 바와 같이, 격자 줄무늬가 양호하게 부합되어 서로 대응하지 않는 경우에서의 원자 결합 상태를 불일치 결합 상태(unconformity bonding)라 칭하고, 그때의 화학 결합을 불일치 결합(unconformity bond)(또는 쌍을 이루지 않은 결합)이라 칭한다.
본 발명에서 사용되는 반도체 박막은 결정체 입자에서의 일치성이 매우 뛰어나므로, 상기의 불일치 결합이 거의 없다. 본 발명자에 의해 행해진 임의의 다수 결정체 입자 경계에 대한 연구 결과로, 총 결합에 대한 불일치 결합의 존재비는 10% 이하(양호하게 5% 이하, 더 양호하게 3% 이하)이다. 즉, 총 결합 중 90% 이상(양호하게 95% 이상, 더 양호하게 97% 이상)이 일치성 결합으로 구성된다.
도 26a는 상기 실시예 1의 제작 방법에 따라 형성된 측면 방향 성장 영역에 대해 전자빔 회절로 관찰한 결과를 도시한다. 도 26b는 비교 관찰된 종래 폴리실리콘막(고온 폴리실리콘막이라 칭하여지는)의 전자빔 회절 패턴을 도시한다.
도 26a 및 도 26b에서는 전자빔의 발광 스폿(spot) 지름이 1.35 μm로 되어 측정이 이루어지므로, 격자 줄무늬의 레벨과 비교해 충분히 거대한 영역의 정보가 수집된다고 생각할 수 있다.
도 26c는 전자빔이 단일 결정체 실리콘의 {110} 평면에 수직으로 인가되는 경우에서의 전자빔 회절 패턴을 도시하는 도면이다. 일반적으로, 관찰된 결과를 이러한 전자빔 회절 패턴과 비교함으로서, 관찰된 샘플의 방향성이 추론된다.
도 26a의 경우에서는 110 입사에 대응하는 도 26c에서 도시된 회절 패턴이 명확히 나타나므로, 결정체 축이 110 축(결정체 평면이 {110} 평면)인 것으로 확인될 수 있다.
비록 각 스폿이 작은 동심원 확장을 갖지만, 이는 결정체 축 주위에서 일정 각도의 회전각의 분포로부터 발생된 것으로 가정한다. 확장 정도는 패턴의 평가로부터 5。내에 있다.
많은 관찰 내용 중에서, 회절 패턴이 부분적으로 보여지지 않는(도 26a에서 회절 패턴의 일부가 또한 보여지지 않는) 경우가 있었다. 비록 결정체가 실질적으로 {110} 방향성을 갖지만, 결정체 축이 약간 시프트되므로, 회절 패턴이 보이지 않는 것으로 나타난다.
{111} 평면이 거의 항상 임의의 결정체 평면에 포함된다는 사실을 근거로, 본 발명자는 111 축 주의에서 회전각의 시프트가 이러한 현상을 일으킨다고 가정한다.
한편, 도 26b에 도시된 전자빔 회절 패턴의 경우에서는 회절 스폿이 한정된 규칙성을 나타내지 않고, 거의 무작위 방향성인 것으로 확인된다. 즉, {110} 평면 이외의 평면 방향성을 갖는 결정체가 불규칙적으로 혼합된다고 가정한다.
이들 결과로부터 도시된 바와 같이, 상기 실시예 1의 제작 방법에 따른 결정체 실리콘막의 특성은 거의 모든 결정체 입자가 {110} 평면에서 대략적인 방향성을 갖고, 격자가 결정체 입자 경계에서 연속성을 갖는다는 점이다. 종래의 폴리실리콘막에서는 이러한 특성이 나타나지 않는다.
상술된 바와 같이, 상기 실시예 1의 제작 방법에 의해 제작된 반도체 박막은 종래의 반도체 박막과 아주 다른 결정체 구조(정확하게 결정체 입자 경계의 구조)를 갖는 반도체 박막이었다. 본 발명자는 본 발명에서 사용된 반도체 박막에 대한 분석 결과를 일본 특허 출원 제 Hei. 9-55633, Hei. 9-165216, 및 Hei. 9-212428에서 설명하였다. 이 특허 출원의 전체적인 내용은 여기서 참고로 포함된다.
본 발명자는 일본 특허 출원 제 Hei. 7-321339에서 발표된 방법에 따라 X-선 회절을 실행하였고, 상기 제작 방법에 의해 제작된 결정체 실리콘막에 대해 방향성 비율을 계산하였다. 공표 내용에서, 방향성의 비율은 다음의 식 1로 나타내지는 계산 방법으로 정의된다:
{220} 방향성 존재비 = 1 (상수),
{111} 방향성 존재비 = (한 샘플의 {220}에 대한 {111}의 상대적인 강도)/(파우더(powder)의 {220}에 대한 {111}의 상대적인 강도),
{311} 방향성 존재비 = (한 샘플의 {220}에 대한 {311}의 상대적인 강도)/(파우더의 {220}에 대한 {311}의 상대적인 강도), 및
{220} 방향성 비 = ({220} 방향성 존재비)/({220} 방향성 존재비 + {111} 방향성 존재비 + {311} 방향성 존재비).
도 29는 상기 반도체 박막의 방향성에 대해 X-선 회절에 의해 얻어진 측정 결과의 예를 도시한다. X-선 회절 패턴에서는 (220) 평면에 대응하는 피크가 나타나지만, 이 평면은 {110} 평면과 동일한 것임은 말할 필요도 없다. 이 측정 결과로, {110} 평면은 주된 방향성이고, 방향성 비는 0.7 이상(전형적으로 0.9 이상)인 것으로 발견되었다.
상술된 바와 같이, 상기 실시예 1의 제작 방법에 의해 형성된 결정체 실리콘막은 종래 폴리실리콘막과 아주 다른 결정체 구조(결정체 구성)를 갖게 됨을 알 수 있다. 이점으로부터 또한, 본 발명의 결정체 실리콘막은 아주 새로운 반도체 막이라 말할 수 있다.
상기 반도체 박막의 형성에서는 결정화 온도 이상의 온도에서의 가열 냉각 단계가 결정체 입자내의 결함을 줄이는데 대해 중요한 역할을 한다. 이것이 설명된다.
도 27a는 상기 결정화 단계까지의 단계가 종료되었을 때 결정체 실리콘막의 TEM 사진으로서, 25만배로 확대된 것이다. 결정체 입자에서는 화살표로 나타내진 지그재그형 결함이 확인된다(대조 차이로 인해 흑색 부분과 백색 부분으로 나타난다).
이러한 결함은 주로 실리콘 결정체 격자 평면상에서 원자의 적층 순서가 어긋나는 적층 결함이지만, 전위 등의 경우도 있다. 도 27a는 {111} 평면에 평행한 결함 평면을 갖는 적층 결함을 도시하는 것으로 나타난다. 이는 지그재그형 결함이 약 70。로 굽어있는 사실로부터 추론될 수 있다.
한편, 도 27b에 도시된 바와 같이, 같은 크기로 확대된 상기 실시예 1의 제작 방법에 의해 형성된 결정체 실리콘막에서는 적층 결함, 전위 등에 의해 발생된 결함이 거의 보이지 않아 결정성이 매우 높은 것으로 확인된다. 이러한 경향은 막 표면 전체에서 볼 수 있어서, 비록 현재 환경에서는 결함의 수를 0으로 줄이기는 어렵더라도, 그 수를 실질적으로 0으로 낮추는 것이 가능하다.
즉, 도 27b에 도시된 결정체 실리콘막에서, 결정체 입자내의 결함은 그 결함이 거의 무시될 수 있을 정도로 줄어들고, 결정체 입자 경계는 높은 연속성으로 인해 반송자의 이동에 대한 장벽이 될 수 없으므로, 그 막은 단일 결정체 또는 실질상 단일 결정체라 간주될 수 있다.
이와 같이, 도 27a 및 도 27b의 사진에서 도시된 결정체 실리콘막에서는 결정체 입자 경계가 거의 같은 연속성을 갖더라도, 결정체 입자내의 결함 수에 많은 차이가 있다. 상기 실시예 1의 제작 방법에 따른 결정체 실리콘막이 도 27a에 도시된 결정체 실리콘막보다 훨씬 높은 전기적 특성을 나타내는 이유는 주로 결함 수에서의 차이이다.
이와 같이 상기 실시예 1의 제작 방법에 따라 얻어진 결정체 실리콘막(도 27b)은 결정체 입자내의 결함 수가 단순히 결정화를 실행한 결정체 실리콘막(도 27a) 보다 훨씬 더 작다는 특성을 갖는다.
결함 수의 차이는 전자 스핀 공명 분석(Electron Spin Resonance:ESR)에 의해 스핀 밀도에서의 차이로 나타난다. 현재 환경에서, 상기 실시예 1의 제작 방법에 의한 결정체 실리콘막의 스핀 밀도는 많아야 5 x 1017spins/cm3(양호하게 3 x 1017spins/cm3이하)인 것으로 확인된다. 그러나, 이 측정값은 현존하는 측정 장치의 검출 제한치에 가까운 것이므로, 실제 스핀 밀도는 이 값 보다 더 낮을 것으로 기대된다.
상술된 결정체 구조와 본 발명에 따른 특성을 갖는 결정체 실리콘막은 연속적인 입자 경계 결정체 실리콘(Continuous Grain Silicon: CGS)이라 칭하여진다.
종래의 반도체 박막에서, 결정체 입자 경계가 반송자의 이동을 저지하는 장벽으로 동작되더라도, 이러한 결정체 입자 경계는 상기 실시예 1의 제작 방법에 따른 반도체 박막에서는 실질적으로 존재하지 않으므로, 높은 반송자 이동성이 실현될 수 있다. 그래서, 상기 실시예 1의 제작 방법에 따른 반도체 박막을 사용해 제작된 TFT의 전기적 특성은 매우 뛰어난 값을 나타낸다. 이후에는 이것이 설명된다.
[TFT의 전기적 특성에 대한 발견]
상기 실시예 1의 제작 방법에 따른 반도체 박막은 실질상 단일 결정체로 간주될 수 있으므로(결정체 입자 경계가 실질상 존재하지 않는), 그 반도체 박막을 활성층으로 사용하는 TFT는 단일 결정체 실리콘을 사용한 MOSFET와 비교할만한 전기적 특성을 나타낸다. 이후 도시된 데이터는 본 발명자에 의해 실험적으로 형성된 TFT로부터 얻어진다.
(1) TFT의 스위칭 실행도(on/off 동작의 스위칭 신속도)를 나타내는 인덱스인 부임계(subthreshold) 계수는 N-채널 TFT와 P-채널 TFT 모두에 대해 60 내지 100 mV/decade(전형적으로 60 내지 85 mV/decade) 정도로 작다.
(2) TFT의 동작 속도를 나타내는 인덱스인 전계 효과 이동성(μFE)은 N-채널 TFT에 대해 200 내지 650 cm2/Vs(전형적으로 250 내지 300 cm2/Vs), 또한 P-채널 TFT에 대해 100 내지 300 cm2/Vs(전형적으로 150 내지 200 cm2/Vs) 정도로 크다.
(3) TFT의 구동 전압을 나타내는 인덱스인 한계 전압(Vth)은 N-채널 TFT에 대해 -0.5 내지 1.5 V, 또한 P-채널 TFT에 대해 -1.5 내지 0.5 V 정도로 작다.
상술된 바와 같이, 본 발명에서 구해지는 TFT는 매우 뛰어난 스위칭 특성과 고속 동작 특성을 실현할 수 있는 것으로 확인된다.
부수적으로, CGS의 형성시, 결정화 온도 이상의 온도(700 내지 1100℃)에서의 상기 가열 냉각 단계는 결정체 입자내의 결함을 줄이는 것에 대해 중요한 역할을 한다. 이후에는 이것이 설명된다.
상기에서, 촉매 원소의 게터링 처리는 CGS의 형성에서 없어서는 안될 단계이다. 본 발명자는 이 단계에서 일어나는 현상에 대해 다음의 모델을 고려한다.
먼저, 도 27a에 도시된 상태에서, 촉매 원소(전형적으로 니켈)는 결정체 입자내의 결함(주로 적층 결함)에서 분리된다. 즉, Si-Ni-Si와 같은 형태를 갖는 결합이 많은 것으로 생각할 수 있다.
그러나, 결함에 존재하는 Ni가 촉매 원소의 게터링 처리를 실행함으로서 제거될 때, Si-Ni의 결합은 끊어진다. 그래서, 실리콘의 나머지 결합은 즉시 Si-Si 결합을 형성하여 안정된다. 이 방법으로 결함이 사라진다.
물론, 결정체 실리콘막내의 결함은 고온에서의 열적 가열 냉각 처리에 의해 사라지는 것으로 공지되지만, 니켈과의 결합은 끊어지고 쌍을 이루지 않은 많은 결합이 발생되므로, 실리콘의 재조합은 매끄럽게 실행된다고 가정한다.
본 발명자는 또한 결정체 실리콘막이 결정화 온도 이상의 온도(700 내지 1100℃)에서 열처리에 의해 하단층에 결합되어, 접착력이 증가되므로, 결함이 사라지는 모델을 고려한다.
[TFT 특성과 CGS간의 관계에 대한 발견]
상술된 뛰어난 TFT 특성은 주로 결정체 입자 경계에서 결정체 격자의 연속성을 갖는 반도체 박막을 TFT의 활성층으로 사용하는 것에 의존한다. 이후에는 그 이유가 고려된다.
결정체 입자 경계에서의 결정체 격자의 연속성은 결정체 입자 경계가 평면 입자 경계라 칭하여지는 입자 경계라는 사실로부터 발생된다. 본 명세서에서 평면 입자 경계의 정의는 MBIC 측정에 의한 고효율성 Cast-Si 태양 전지 웨이퍼의 특성화(Characterization of High-Efficiency Cast-Si Solar Cell Wafers by MBIC Measurement); 류이치 시모카와(Ryuichi Shimokawa) 및 유타카 하야시(Yutaka Hayashi), 응용 물리학의 일본 저널 vol. 27, No. 5, pp. 751-758, 1988에서 설명된 평면 경계(Planar boundary)로 주어진다.
상기의 논문에 따라, 평면 경계는 {111} 트윈(twin) 경계, {111} 적층 결함, {221} 트윈 경계, {221} 트위스트(twist) 경계 등을 포함한다. 이 평면 경계는 전기적으로 비활성인 특성을 갖는다. 즉, 경계가 결정 입자 경계이더라도 반송자의 이동을 저지하는 트랩으로 동작하지 않으므로, 그 경계는 실질상 존재하지 않는 것으로 간주될 수 있다.
특히, {111} 트윈 경계는 또한 Σ3의 대응하는 경계를 칭하고, {221} 트윈 경계는 Σ9의 대응하는 경계를 칭한다. Σ값은 대응하는 경계의 일치성 정도를 나타내는 인덱스가 되는 매개변수이다. Σ값이 작을수록, 경계의 일치성은 뛰어난 것으로 공지되어 있다.
본 발명자에 의해 행해진 상기 실시예 1의 제작 방법에 따른 반도체 박막의 상세한 관찰 결과로, 거의 모든 결정체 입자 경계(90% 이상, 전형적으로 95% 이상)는 Σ3의 대응하는 경계, 즉 {111} 트윈 경계인 것으로 발견되었다.
2개의 결정체 입자 사이에 형성된 결정체 입자 경계에서, 두 결정체의 평면 방향성이 {110}일 때, {111} 평면에 대응하는 격자 줄무늬에 의해 형성된 각도가 θ이면, θ가 70.5。일 때, 경계는 Σ3의 대응하는 경계가 되는 것으로 공지되어 있다.
그래서, 도 25a의 TEM 사진에 도시된 결정체 입자 경계에서는 인접한 결정체 입자의 각 격자 줄무늬가 70。의 각도로 연속되므로, 이 결정체 입자 경계가 {111} 트윈 경계인 것으로 쉽게 가정된다.
부수적으로, θ가 38.9。일 때, 경계는 Σ9의 대응하는 경계가 된다. 이와같은 다른 결정체 입자 경계가 또한 존재하였다.
이와 같이 대응하는 경계는 같은 평면 방향성의 결정체 입자 사이에서만 형성된다. 즉, 상기 실시예 1의 제작 방법에 따른 반도체 박막의 평면 방향성은 대략 {110}으로 균일하므로, 이와 같이 대응하는 경계는 넓은 범위에 걸쳐 형성될 수 있다. 이 특성은 평면 방향성이 불규칙적인 다른 폴리실리콘막에 의해서는 얻어질 수 없다.
도 28a는 상기 실시예 1의 제작 방법에 따른 반도체 박막의 TEM 사진(암시야(dark field) 이미지)으로, 15000배 확대된 것이다. 비록 사진에서는 백색 영역 및 흑색 영역으로 나타내지지만, 같은 색깔의 부분은 같은 방향성을 갖는다.
도 28a에서의 현저한 특징은 이와같은 넓은 범위의 암시야 이미지에서는 백색 영역이 다소 높은 비율로 연속하여 연합된다는 점이다. 이는 같은 방향성을 갖는 결정체 입자가 일부 방향으로 존재하고, 인접한 결정체 입자가 거의 같은 방향성을 가짐을 의미한다.
한편, 도 28은 종래의 고온 폴리실리콘막이 1500배 확대된 TEM 사진(암시야 이미지)이다. 종래의 고온 폴리실리콘막에서는 같은 평면 방향성 부분이 단순히 무작위로 존재하고, 도 28a에 도시된 바와 같은 방향의 균일성은 확인될 수 없다. 이는 이것이 인접한 결정체 입자의 방향성의 불규칙성으로부터 발생된다고 생각할 수 있다.
도 25에 도시된 측정 부분 이외의 다수의 영역에 걸쳐 관찰과 측정을 반복함으로서, 본 발명자는 결정체 입자 경계에서 결정체 격자의 연속성이 TFT를 제작하는 충분히 넓은 영역에서 유지됨을 확인한다.
도 30은 광시야(light field)에서 관찰된 반도체 박막을 도시하는 TEM 사진으로, 반도체 박막은 니켈의 게터링 처리가 상기 실시예 8 또는 10의 제작 방법에서 인을 사용해 실행되도록 하는 방식으로 얻어진다. 도 31a는 도 30에서 포인트 1(Point 1)을 나타내는 사진으로, 30만배 확대된 것이고, 도 31b는 도 30에서 포인트 1을 도시하는 사진으로, 2백만배 확대된 것이다. 도 31a에서 사각형으로 둘러싸인 영역이 도 31b에 대응한다. 도 31c는 지점 1에서의 전자빔 회절 패턴(스폿 지름은 1.7 μmψ)이다.
포인트 2와 포인트 3은 포인트 1과 같은 조건하에서 관찰되었다. 도 32a, 도 32b, 및 도 32c는 포인트 2의 관찰 결과를 도시하고, 도 33a, 도 33b, 및 도 33c는 포인트 3의 관찰 결과를 도시한다.
관찰 결과로부터, 결정체 격자의 연속성은 어떠한 결정체 입자 경계에서도 유지되고 평면 경계가 형성됨을 알 수 있다. 본 발명자는 여기서 도시된 측정 포인트 이외에 많은 영역에 걸쳐 관찰과 측정을 반복하여, 결정체 입자 경계에서의 결정체 격자의 연속성이 TFT를 제작하기 위해 충분히 넓은 영역에서 유지됨을 확인하였다.
본 발명에 따라, 감마 보정을 실행하는 산술 회로와 감마 보정을 위한 데이터를 저장하는 메모리는 픽셀 TFT, 드라이버 회로, 및 다른 주변 회로의 형성과 동시에 집적되어 형성되므로, 반도체 디스플레이 장치의 소형화를 이루면서 뛰어난 그레이데이션 디스플레이를 갖춘 반도체 디스플레이 장치를 실행하는 것이 가능하다.
또한, 특히 반도체 디스플레이 장치 중 액정 디스플레이 장치에서, 각 액정 디스플레이 장치의 특성에 따라 적절한 감마 보정 데이터가 준비될 수 있으므로, 뛰어난 그레이데이션 디스플레이가 이루어질 수 있다.

Claims (14)

  1. 디지털 화상 신호를 공급하는 수단과;
    디지털 화상 신호의 감마 보정(gamma correction)을 실행하기 위한 제어 회로와, 감마 보정에서 사용되는 데이터를 저장하기 위한 메모리를 포함하는 반도체 디스플레이 장치와;
    반도체 디스플레이 장치 상에 디스플레이된 화상을 디지털 신호로 변환하는 수단; 및
    디지털 화상 신호를 변환된 디지털 신호와 비교하는 수단을 포함하고,
    상기 제어 회로와 메모리가 TFT로 구성되어, 같은 절연 기판 상에 집적되어 형성되는 반도체 디스플레이 장치 보정 시스템.
  2. 제 1 항에 있어서, 메모리는 불휘발성 메모리(nonvolatile memory)인 반도체 디스플레이 장치 보정 시스템.
  3. 제 2 항에 있어서, 불휘발성 메모리는 다수의 FAMOS형 TFT를 포함하는 반도체 디스플레이 장치 보정 시스템.
  4. 제 3 항에 있어서, 휘발성 메모리(volatile memory)를 더 포함하고, 상기 휘발성 메모리는 TFT로 구성되어, 제어 회로 및 메모리와 같은 절연 기판 상에 집적되어 형성되는 반도체 디스플레이 장치 보정 시스템.
  5. 디지털 화상 신호를 공급하는 수단과;
    디지털 화상 신호를 아날로그 화상 신호로 변환하는 수단과;
    아날로그 화상 신호의 감마 보정을 실행하기 위한 제어 회로와, 감마 보정에서 사용되는 데이터를 저장하기 위한 메모리를 포함하는 반도체 디스플레이 장치와;
    반도체 디스플레이 장치상에 디스플레이된 화상을 디지털 신호로 변환하는 수단; 및
    디지털 화상 신호를 변환된 디지털 신호와 비교하는 수단을 포함하고,
    상기 제어 회로와 메모리가 TFT로 구성되어, 같은 절연 기판 상에 집적되어 형성되는 반도체 디스플레이 장치 보정 시스템.
  6. 제 5 항에 있어서, 메모리는 불휘발성 메모리인 반도체 디스플레이 장치 보정 시스템.
  7. 제 6 항에 있어서, 불휘발성 메모리는 다수의 FAMOS형 TFT를 포함하는 반도체 디스플레이 장치 보정 시스템.
  8. 제 7 항에 있어서, 휘발성 메모리를 더 포함하고, 상기 휘발성 메모리는 TFT로 구성되어, 제어 회로 및 메모리와 같은 절연 기판 상에 집적되어 형성되는 반도체 디스플레이 장치 보정 시스템.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 따른 반도체 디스플레이 장치 보정 시스템을 사용하는 것을 특징으로 하는 반도체 디스플레이 장치.
  10. 입력된 디지털 화상 신호의 감마 보정을 실행하는 단계와;
    감마 보정이 행해진 디지털 화상 신호를 한 화상으로 변환하는 단계와;
    그 화상을 디지털 신호로 변환하는 단계와;
    디지털 화상 신호를 변환된 디지털 신호와 비교하여 그들간의 차이를 구하고 그 차이를 감마 보정 단계에 복귀시킴으로서 감마 보정 데이터를 구하는 단계; 및
    감마 보정 데이터를 메모리에 저장하는 단계를 포함하는 반도체 디스플레이 장치의 보정 방법.
  11. 디지털 화상 신호를 아날로그 화상 신호로 변환하는 단계와;
    입력된 아날로그 화상 신호의 감마 보정을 실행하는 단계와;
    감마 보정이 행해진 아날로그 화상 신호를 한 화상으로 변환하는 단계와;
    그 화상을 디지털 신호로 변환하는 단계와;
    디지털 화상 신호를 변환된 디지털 신호와 비교하여 그들간의 차이를 구하고 그 차이를 감마 보정 단계에 복귀시킴으로서 감마 보정 데이터를 구하는 단계; 및
    감마 보정 데이터를 메모리에 저장하는 단계를 포함하는 반도체 디스플레이 장치의 보정 방법.
  12. 활성 매트릭스 패널(active matrix panel)을 구비하는 전자 장치에 있어서:
    상기 패널은,
    절연 표면을 갖는 기판과;
    상기 절연 표면상에 형성된 활성 매트릭스 회로와;
    상기 절연 표면상에 형성된 상기 활성 매트릭스 회로를 구동하는 드라이버 회로와;
    상기 드라이버 회로에 동작될 수 있게 연결된 보정 회로; 및
    상기 보정 회로에 동작될 수 있게 연결된 메모리 회로를 포함하고,
    상기 활성 매트릭스 회로, 상기 드라이버 회로, 상기 보정 회로, 및 상기 메모리 회로는 각각 상기 절연 표면상에 형성된 단일 결정체 반도체 층을 구비하는 절연 게이트 반도체 장치를 포함하는 전자 장치.
  13. 제 12 항에 있어서, 상기 결정체 반도체 층은 {110} 평면을 구비하는 전자 장치.
  14. 제 12 항에 있어서, 상기 전자 장치는 투사(projection) 디스플레이 시스템인 전자 장치.
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010108889A (ko) * 2000-06-01 2001-12-08 박종섭 액정표시장치내의 플래쉬메모리 전원공급회로
KR100375309B1 (ko) * 1999-12-10 2003-03-10 샤프 가부시키가이샤 감마 보정 특성을 변경시킬 수 있는 계조표시 기준전압발생회로 및 그를 이용한 액정구동장치
KR100386387B1 (ko) * 2000-01-28 2003-06-02 세이코 엡슨 가부시키가이샤 전기 광학 장치, 화상 처리 회로, 화상 데이터 보정 방법 및 전자기기
KR100737893B1 (ko) * 2001-02-21 2007-07-10 삼성전자주식회사 광학 특성 셀프 보상형 램프, 이들이 적용된 광공급장치,이의 조명 방법 및 이들이 적용된 액정표시장치
KR100824415B1 (ko) * 2001-08-24 2008-04-23 엘지.필립스 엘시디 주식회사 액정표시장치의 감마전압 발생장치 및 방법
KR100859514B1 (ko) * 2002-05-30 2008-09-22 삼성전자주식회사 액정 표시 장치 및 그 구동 장치
KR100892068B1 (ko) * 2005-11-03 2009-04-06 삼성전기주식회사 감마 조정이 가능한 스캐닝 컬러 디스플레이 장치, 컬러영상 제어 방법 및 컬러 영상 제어 기록 매체

Families Citing this family (73)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6667494B1 (en) * 1997-08-19 2003-12-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and semiconductor display device
US6717179B1 (en) * 1997-08-19 2004-04-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and semiconductor display device
JP3980178B2 (ja) * 1997-08-29 2007-09-26 株式会社半導体エネルギー研究所 不揮発性メモリおよび半導体装置
JPH11143379A (ja) * 1997-09-03 1999-05-28 Semiconductor Energy Lab Co Ltd 半導体表示装置補正システムおよび半導体表示装置の補正方法
JP3907804B2 (ja) * 1997-10-06 2007-04-18 株式会社半導体エネルギー研究所 液晶表示装置
US6686623B2 (en) * 1997-11-18 2004-02-03 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory and electronic apparatus
US6617648B1 (en) 1998-02-25 2003-09-09 Semiconductor Energy Laboratory Co., Ltd. Projection TV
JP2000012864A (ja) 1998-06-22 2000-01-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US6271101B1 (en) 1998-07-29 2001-08-07 Semiconductor Energy Laboratory Co., Ltd. Process for production of SOI substrate and process for production of semiconductor device
JP4476390B2 (ja) * 1998-09-04 2010-06-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
CA2354018A1 (en) * 1998-12-14 2000-06-22 Alan Richard Portable microdisplay system
US6469317B1 (en) 1998-12-18 2002-10-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
US6531993B1 (en) 1999-03-05 2003-03-11 Semiconductor Energy Laboratory Co., Ltd. Active matrix type display device
US6690434B1 (en) 1999-03-15 2004-02-10 Semiconductor Energy Laboratory Co., Ltd. Active matrix liquid crystal display device
US7193594B1 (en) * 1999-03-18 2007-03-20 Semiconductor Energy Laboratory Co., Ltd. Display device
US7145536B1 (en) 1999-03-26 2006-12-05 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
US6952194B1 (en) * 1999-03-31 2005-10-04 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
TW518650B (en) 1999-04-15 2003-01-21 Semiconductor Energy Lab Electro-optical device and electronic equipment
US6753854B1 (en) 1999-04-28 2004-06-22 Semiconductor Energy Laboratory Co., Ltd. Display device
JP2000331782A (ja) * 1999-05-19 2000-11-30 Pioneer Electronic Corp 有機ｅｌ素子及びその修理方法
EP1058310A3 (en) * 1999-06-02 2009-11-18 Sel Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP4532453B2 (ja) * 1999-06-04 2010-08-25 株式会社半導体エネルギー研究所 電気光学装置の作製方法
TWI232595B (en) * 1999-06-04 2005-05-11 Semiconductor Energy Lab Electroluminescence display device and electronic device
JP4730994B2 (ja) * 1999-06-04 2011-07-20 株式会社半導体エネルギー研究所 電気光学装置及びその作製方法並びに電子装置
JP4094437B2 (ja) * 1999-06-04 2008-06-04 株式会社半導体エネルギー研究所 電気光学装置の作製方法
US7288420B1 (en) 1999-06-04 2007-10-30 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing an electro-optical device
JP4532452B2 (ja) * 1999-06-04 2010-08-25 株式会社半導体エネルギー研究所 電気光学装置
KR100598123B1 (ko) * 1999-06-15 2006-07-07 삼성전자주식회사 액정 디스플레이 장치의 이득 및 오프셋 설정방법
JP4627822B2 (ja) * 1999-06-23 2011-02-09 株式会社半導体エネルギー研究所 表示装置
JP2001100712A (ja) * 1999-07-23 2001-04-13 Semiconductor Energy Lab Co Ltd 表示装置
US6909411B1 (en) 1999-07-23 2005-06-21 Semiconductor Energy Laboratory Co., Ltd. Display device and method for operating the same
JP2001092413A (ja) * 1999-09-24 2001-04-06 Semiconductor Energy Lab Co Ltd Ｅｌ表示装置および電子装置
US6587086B1 (en) 1999-10-26 2003-07-01 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device
JP2001195031A (ja) * 1999-10-27 2001-07-19 Internatl Business Mach Corp <Ibm> ガンマ補正用基準電位発生回路
TW525122B (en) 1999-11-29 2003-03-21 Semiconductor Energy Lab Electronic device
TW493152B (en) * 1999-12-24 2002-07-01 Semiconductor Energy Lab Electronic device
US20020113268A1 (en) * 2000-02-01 2002-08-22 Jun Koyama Nonvolatile memory, semiconductor device and method of manufacturing the same
JP3499798B2 (ja) * 2000-03-13 2004-02-23 シャープ株式会社 液晶情報表示装置
JP2001337650A (ja) * 2000-05-24 2001-12-07 Canon Inc メモリ手段を混載した液晶表示装置
JP4415467B2 (ja) * 2000-09-06 2010-02-17 株式会社日立製作所 画像表示装置
US6774578B2 (en) * 2000-09-19 2004-08-10 Semiconductor Energy Laboratory Co., Ltd. Self light emitting device and method of driving thereof
US6720198B2 (en) 2001-02-19 2004-04-13 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and manufacturing method thereof
JP4776801B2 (ja) 2001-04-24 2011-09-21 株式会社半導体エネルギー研究所 メモリ回路
JP2002341832A (ja) * 2001-05-15 2002-11-29 Internatl Business Mach Corp <Ibm> 液晶表示装置、液晶ドライバ、基準パルス発生回路、パルス発生方法、およびアナログ電圧出力方法
JP4809545B2 (ja) 2001-05-31 2011-11-09 株式会社半導体エネルギー研究所 半導体不揮発性メモリ及び電子機器
KR100796792B1 (ko) * 2001-06-02 2008-01-22 삼성전자주식회사 액정 표시 장치 및 이의 구동 방법
JP4824206B2 (ja) * 2001-06-25 2011-11-30 ゲットナー・ファンデーション・エルエルシー 表示データ処理回路及び液晶表示装置
TW529009B (en) * 2001-08-08 2003-04-21 Chi Mei Electronics Corp Switching unit of Gamma voltage signal
DE10147140A1 (de) * 2001-09-25 2003-04-17 Giesecke & Devrient Gmbh Chipkarte mit Display
JP2003108072A (ja) * 2001-09-28 2003-04-11 Semiconductor Energy Lab Co Ltd 表示装置およびその駆動方法
WO2003040814A1 (en) 2001-11-05 2003-05-15 Samsung Electronics Co., Ltd. Liquid crystal display and driving apparatus thereof
US6956234B2 (en) * 2001-11-30 2005-10-18 Semiconductor Energy Laboratory Co., Ltd. Passive matrix display device
US6911675B2 (en) * 2001-11-30 2005-06-28 Semiconductor Energy Laboratory Co., Ltd. Active matrix display device and manufacturing method thereof
KR20030073390A (ko) * 2002-03-11 2003-09-19 삼성전자주식회사 동적 휘도비를 향상시키기 위한 액정 표시 장치 및 이장치를 위한 감마 전압 생성 방법
JP5046464B2 (ja) 2002-12-18 2012-10-10 株式会社半導体エネルギー研究所 半導体記憶素子の作製方法
KR100506090B1 (ko) * 2003-02-08 2005-08-03 삼성전자주식회사 액정 디스플레이 패널
TWI287770B (en) * 2004-03-09 2007-10-01 Novatek Microelectronics Corp Color managing structure and method for panel display apparauts
EP1583070A1 (en) * 2004-03-30 2005-10-05 STMicroelectronics S.r.l. Method for designing a structure for driving display devices
US8149250B2 (en) * 2005-07-18 2012-04-03 Dialog Semiconductor Gmbh Gamma curve correction for TN and TFT display modules
US7986287B2 (en) * 2005-08-26 2011-07-26 Semiconductor Energy Laboratory Co., Ltd. Display device and method of driving the same
JP5041777B2 (ja) * 2005-10-21 2012-10-03 株式会社半導体エネルギー研究所 表示装置及び電子機器
US8629490B2 (en) * 2006-03-31 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor storage device with floating gate electrode and control gate electrode
GB0721567D0 (en) * 2007-11-02 2007-12-12 Cambridge Display Tech Ltd Pixel driver circuits
EP2075798A1 (en) * 2007-12-25 2009-07-01 TPO Displays Corp. Storage data unit using hot carrier stressing
WO2010146929A1 (ja) * 2009-06-16 2010-12-23 シャープ株式会社 表示装置
CN103199116B (zh) * 2013-03-29 2016-04-27 京东方科技集团股份有限公司 悬浮栅晶体管及其制作方法、应用方法、显示器驱动电路
KR20150044324A (ko) * 2013-10-16 2015-04-24 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 그의 제조 방법
US9589497B2 (en) * 2015-05-21 2017-03-07 Shenzhen China Star Optoelectronics Technology Co., Ltd. Methods of grayscale calibration of subpixels of liquid crystal panels during imaging
CN105572888B (zh) * 2016-02-04 2018-01-30 无锡博一光电科技有限公司 一种3d显示校正系统及校正方法
CN106981265B (zh) * 2017-05-25 2021-01-12 京东方科技集团股份有限公司 应用处理器、显示驱动器和电子设备
CN108877666A (zh) * 2018-07-25 2018-11-23 昆山国显光电有限公司 显示面板和补偿数据传输方法
US11200655B2 (en) * 2019-01-11 2021-12-14 Universal City Studios Llc Wearable visualization system and method
CN110400279B (zh) * 2019-08-01 2020-08-04 北京工业大学 一种扫描电镜在高温下的扫描图像修复方法及系统

Family Cites Families (161)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4065781A (en) 1974-06-21 1977-12-27 Westinghouse Electric Corporation Insulated-gate thin film transistor with low leakage current
US4305083A (en) * 1978-09-19 1981-12-08 Texas Instruments Incorporated Single junction charge injector floating gate memory cell
US4409724A (en) 1980-11-03 1983-10-18 Texas Instruments Incorporated Method of fabricating display with semiconductor circuits on monolithic structure and flat panel display produced thereby
US4394688A (en) * 1981-08-25 1983-07-19 Hamamatsu Systems, Inc. Video system having an adjustable digital gamma correction for contrast enhancement
JPH0658966B2 (ja) 1982-05-17 1994-08-03 キヤノン株式会社 半導体素子
JPS60100885A (ja) 1983-11-08 1985-06-04 Toshiba Corp カラ−テレビジヨンカメラの調整装置
US4571704A (en) * 1984-02-17 1986-02-18 Hughes Aircraft Company Nonvolatile latch
JPS61161413A (ja) 1985-01-11 1986-07-22 Mitsui Eng & Shipbuild Co Ltd 船体運動を利用した波浪の推定方法
US5017977A (en) 1985-03-26 1991-05-21 Texas Instruments Incorporated Dual EPROM cells on trench walls with virtual ground buried bit lines
JPS61223578A (ja) 1985-03-28 1986-10-04 Shimadzu Corp Ｘ線ｃｔ装置の検出回路
US4774556A (en) 1985-07-25 1988-09-27 Nippondenso Co., Ltd. Non-volatile semiconductor memory device
JPH086053B2 (ja) 1987-04-08 1996-01-24 エスケ−化研株式会社 防藻防カビ塗料組成物
US5008856A (en) * 1987-06-29 1991-04-16 Kabushiki Kaisha Toshiba Electrically programmable nonvolatile semiconductor memory device with NAND cell structure
JP2735193B2 (ja) 1987-08-25 1998-04-02 株式会社東芝 不揮発性半導体装置及びその製造方法
US4780424A (en) 1987-09-28 1988-10-25 Intel Corporation Process for fabricating electrically alterable floating gate memory devices
JPH01173496A (ja) 1987-12-28 1989-07-10 Ricoh Co Ltd 不揮発性メモリのデータ読み出し回路装置
US4861730A (en) 1988-01-25 1989-08-29 Catalyst Semiconductor, Inc. Process for making a high density split gate nonvolatile memory cell
US4921334A (en) * 1988-07-18 1990-05-01 General Electric Company Matrix liquid crystal display with extended gray scale
JPH0265276A (ja) 1988-08-31 1990-03-05 Seiko Epson Corp 記憶装置
US5089890A (en) * 1989-02-06 1992-02-18 Canon Kabushiki Kaisha Gamma correction device
JP2807256B2 (ja) * 1989-03-17 1998-10-08 株式会社東芝 不揮発性半導体メモリ
JPH02301221A (ja) * 1989-05-15 1990-12-13 Casio Comput Co Ltd 薄膜トランジスタによるダイナミック論理回路
US5278790A (en) * 1989-05-15 1994-01-11 Casio Computer Co., Ltd. Memory device comprising thin film memory transistors
JPH0311390A (ja) * 1989-06-08 1991-01-18 Matsushita Electric Ind Co Ltd 投写型画像表示装置
US5021848A (en) 1990-03-13 1991-06-04 Chiu Te Long Electrically-erasable and electrically-programmable memory storage devices with self aligned tunnel dielectric area and the method of fabricating thereof
JPH07120726B2 (ja) * 1990-05-30 1995-12-20 株式会社東芝 不揮発性半導体メモリ
US5053842A (en) 1990-05-30 1991-10-01 Seiko Instruments Inc. Semiconductor nonvolatile memory
US5278428A (en) * 1990-06-28 1994-01-11 Casio Computer Co., Ltd. Thin film memory cell
US5071782A (en) 1990-06-28 1991-12-10 Texas Instruments Incorporated Vertical memory cell array and method of fabrication
US5078498A (en) 1990-06-29 1992-01-07 Texas Instruments Incorporated Two-transistor programmable memory cell with a vertical floating gate transistor
US5188976A (en) * 1990-07-13 1993-02-23 Hitachi, Ltd. Manufacturing method of non-volatile semiconductor memory device
US5202576A (en) 1990-08-29 1993-04-13 Texas Instruments Incorporated Asymmetrical non-volatile memory cell, arrays and methods for fabricating same
JP2830447B2 (ja) * 1990-10-15 1998-12-02 日本電気株式会社 半導体不揮発性記憶装置
US5146426A (en) 1990-11-08 1992-09-08 North American Philips Corp. Electrically erasable and programmable read only memory with trench structure
GB9024978D0 (en) * 1990-11-16 1991-01-02 Rank Cintel Ltd Digital mirror spatial light modulator
KR960013313B1 (ko) 1991-07-12 1996-10-02 가부시키가이샤 한도오따이 에네루기 겐큐쇼 전기광학 표시장치
JP3303308B2 (ja) * 1991-08-29 2002-07-22 ソニー株式会社 映像信号処理装置
JPH0613627A (ja) 1991-10-08 1994-01-21 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US5274602A (en) * 1991-10-22 1993-12-28 Florida Atlantic University Large capacity solid-state memory
US5321286A (en) * 1991-11-26 1994-06-14 Nec Corporation Non-volatile semiconductor memory device having thin film memory transistors stacked over associated selecting transistors
JPH05191675A (ja) * 1992-01-14 1993-07-30 Canon Inc ガンマ補正回路及びそれを用いた撮像装置
JP3332404B2 (ja) * 1992-02-27 2002-10-07 キヤノン株式会社 画像モニタ装置及びその制御装置
US5477068A (en) * 1992-03-18 1995-12-19 Rohm Co., Ltd. Nonvolatile semiconductor memory device
JP3257640B2 (ja) * 1992-06-09 2002-02-18 オリンパス光学工業株式会社 立体視内視鏡装置
JPH0669515A (ja) 1992-08-19 1994-03-11 Fujitsu Ltd 半導体記憶装置
JPH06138849A (ja) * 1992-10-30 1994-05-20 Sharp Corp 液晶映像表示装置
JP3431647B2 (ja) 1992-10-30 2003-07-28 株式会社半導体エネルギー研究所 半導体装置とその作製方法およびメモリ装置の作製方法およびレーザードーピング処理方法
JP2950061B2 (ja) 1992-11-13 1999-09-20 日本電気株式会社 液晶表示素子
JP3302423B2 (ja) * 1992-12-28 2002-07-15 キヤノン株式会社 撮像装置
JP3071590B2 (ja) * 1993-01-05 2000-07-31 日本電気株式会社 液晶ディスプレイ装置
US5469365A (en) 1993-01-25 1995-11-21 Customs Ideas Power monitor unit
DE69420437T2 (de) * 1993-02-19 1999-12-23 Asahi Glass Co Ltd Anzeigevorrichtung und Verfahren zur Erzeugung von Datensignalen für eine Anzeigevorrichtung
JP3107260B2 (ja) * 1993-03-02 2000-11-06 株式会社富士通ゼネラル カラー表示装置
US5512940A (en) * 1993-03-19 1996-04-30 Olympus Optical Co., Ltd. Image processing apparatus, endoscope image sensing and processing apparatus, and image processing method for performing different displays depending upon subject quantity
CN1110789A (zh) * 1993-03-30 1995-10-25 旭硝子株式会社 显示装置和用于显示装置的驱动方法
JP2994169B2 (ja) * 1993-04-09 1999-12-27 日本電気株式会社 アクティブマトリックス型液晶表示装置
JPH06334155A (ja) * 1993-05-27 1994-12-02 Sharp Corp 半導体記憶装置およびその製造方法
JP2791858B2 (ja) 1993-06-25 1998-08-27 株式会社半導体エネルギー研究所 半導体装置作製方法
JPH0772832A (ja) * 1993-06-30 1995-03-17 Fujitsu Ltd γ補正回路，液晶駆動装置，画像表示方法及び液晶表示装置
JP3134911B2 (ja) * 1993-11-15 2001-02-13 株式会社半導体エネルギー研究所 半導体集積回路の作製方法
JP3030368B2 (ja) 1993-10-01 2000-04-10 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP3202450B2 (ja) * 1993-10-20 2001-08-27 日本電気株式会社 液晶表示装置
JPH07135323A (ja) 1993-10-20 1995-05-23 Semiconductor Energy Lab Co Ltd 薄膜状半導体集積回路およびその作製方法
TW264575B (ko) 1993-10-29 1995-12-01 Handotai Energy Kenkyusho Kk
JP3431033B2 (ja) 1993-10-29 2003-07-28 株式会社半導体エネルギー研究所 半導体作製方法
US5923962A (en) 1993-10-29 1999-07-13 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device
KR970010685B1 (ko) 1993-10-30 1997-06-30 삼성전자 주식회사 누설전류가 감소된 박막 트랜지스터 및 그 제조방법
JP2759415B2 (ja) 1993-11-05 1998-05-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW299897U (en) 1993-11-05 1997-03-01 Semiconductor Energy Lab A semiconductor integrated circuit
US5736421A (en) 1993-11-29 1998-04-07 Matsushita Electric Industrial Co., Ltd. Semiconductor device and associated fabrication method
US7081938B1 (en) 1993-12-03 2006-07-25 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
JPH07209672A (ja) * 1993-12-03 1995-08-11 Semiconductor Energy Lab Co Ltd 非発光型ディスプレーを有する電子装置
KR0180577B1 (ko) * 1993-12-16 1999-05-15 모리시다 요이치 멀티윈도우 장치
KR100319332B1 (ko) 1993-12-22 2002-04-22 야마자끼 순페이 반도체장치및전자광학장치
JP3153065B2 (ja) 1993-12-27 2001-04-03 株式会社半導体エネルギー研究所 半導体集積回路の電極の作製方法
US5844538A (en) * 1993-12-28 1998-12-01 Sharp Kabushiki Kaisha Active matrix-type image display apparatus controlling writing of display data with respect to picture elements
JPH07235616A (ja) 1993-12-28 1995-09-05 Matsushita Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
US5523970A (en) * 1993-12-29 1996-06-04 International Business Machines Incorporated Non-volatile memory utilizing a thin film, floating gate, amorphous transistor
US5642129A (en) 1994-03-23 1997-06-24 Kopin Corporation Color sequential display panels
JP3672586B2 (ja) 1994-03-24 2005-07-20 株式会社半導体エネルギー研究所 補正システムおよびその動作方法
JPH07281636A (ja) * 1994-04-07 1995-10-27 Asahi Glass Co Ltd 液晶表示装置に用いられる駆動装置ならびに列電極駆動用半導体集積回路および行電極駆動用半導体集積回路
US6181368B1 (en) * 1994-04-14 2001-01-30 Asahi Kogaku Kogyo Kabushiki Kaisha Electronic endoscope
US5610858A (en) * 1994-05-12 1997-03-11 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and method of manufacturing the same
JP3219640B2 (ja) * 1994-06-06 2001-10-15 キヤノン株式会社 ディスプレイ装置
US5452250A (en) * 1994-06-14 1995-09-19 International Business Machines, Inc. Non-volatile register system utilizing thin-film floating-gate amorphous transistors
JP3067949B2 (ja) 1994-06-15 2000-07-24 シャープ株式会社 電子装置および液晶表示装置
US5753544A (en) 1994-07-07 1998-05-19 Lg Semicon Co., Ltd. Crystallization process and method of manufacturing thin film transistor using same
JP3715996B2 (ja) * 1994-07-29 2005-11-16 株式会社日立製作所 液晶表示装置
KR100344861B1 (ko) * 1994-08-23 2002-11-23 아사히 가라스 가부시키가이샤 액정 디스플레이 장치의 구동 방법
JP3464287B2 (ja) 1994-09-05 2003-11-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5708482A (en) * 1994-09-08 1998-01-13 Asahi Kogaku Kogyo Kabushiki Kaisha Image-signal clamping circuit for electronic endoscope
US5789762A (en) 1994-09-14 1998-08-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor active matrix circuit
JP3526986B2 (ja) 1994-09-14 2004-05-17 株式会社半導体エネルギー研究所 半導体回路およびその作製方法
JPH08148694A (ja) 1994-09-22 1996-06-07 Sanyo Electric Co Ltd 薄膜トランジスタ
US6128648A (en) 1994-11-23 2000-10-03 International Business Machines Corporation Information handling system and method for maintaining coherency between network servers and mobile terminals
GB9424598D0 (en) 1994-12-06 1995-01-25 Philips Electronics Uk Ltd Semiconductor memory with non-volatile memory transistor
US5739805A (en) * 1994-12-15 1998-04-14 David Sarnoff Research Center, Inc. Matrix addressed LCD display having LCD age indication, and autocalibrated amplification driver, and a cascaded column driver with capacitor-DAC operating on split groups of data bits
KR960024524A (ko) * 1994-12-21 1996-07-20 김광호 기억소자를 이용한 액정 표시장치의 감마 보정장치
GB9502717D0 (en) * 1995-02-10 1995-03-29 Innovation Tk Ltd Digital image processing
JPH08227283A (ja) * 1995-02-21 1996-09-03 Seiko Epson Corp 液晶表示装置、その駆動方法及び表示システム
JPH08306888A (ja) * 1995-03-09 1996-11-22 Mitsubishi Electric Corp 半導体装置とその製造方法
JP3544022B2 (ja) * 1995-03-14 2004-07-21 キヤノン株式会社 表示装置用のデータ処理装置
JPH08278486A (ja) * 1995-04-05 1996-10-22 Canon Inc 表示制御装置及び方法及び表示装置
US6433382B1 (en) 1995-04-06 2002-08-13 Motorola, Inc. Split-gate vertically oriented EEPROM device and process
US5666159A (en) 1995-04-24 1997-09-09 Eastman Kodak Company Electronic camera system with programmable transmission capability
JPH0926603A (ja) 1995-05-08 1997-01-28 Semiconductor Energy Lab Co Ltd 表示装置
US5539459A (en) * 1995-05-18 1996-07-23 Polaroid Corporation Optimal tone scale mapping in electronic cameras
JP3148972B2 (ja) * 1995-06-01 2001-03-26 キヤノン株式会社 カラー表示装置の駆動回路
JP3062418B2 (ja) * 1995-06-02 2000-07-10 キヤノン株式会社 表示装置並びに表示システム及び表示制御方法
JP3059076B2 (ja) * 1995-06-19 2000-07-04 シャープ株式会社 不揮発性半導体記憶装置
US5926562A (en) * 1995-06-23 1999-07-20 Fuji Photo Film Co., Ltd. Image processing method using reference values to determine exposure state
DE69528970D1 (de) 1995-06-30 2003-01-09 St Microelectronics Srl Herstellungsverfahren eines Schaltkreises, der nichtflüchtige Speicherzellen und Randtransistoren enthält, und entsprechender IC
JP3492029B2 (ja) * 1995-06-30 2004-02-03 キヤノン株式会社 撮像装置
KR970011972A (ko) 1995-08-11 1997-03-29 쯔지 하루오 투과형 액정 표시 장치 및 그 제조 방법
JP2933879B2 (ja) 1995-08-11 1999-08-16 シャープ株式会社 透過型液晶表示装置およびその製造方法
US5933199A (en) * 1995-09-15 1999-08-03 Lg Electronics Inc. Gamma correction circuit using analog multiplier
JP3734537B2 (ja) * 1995-09-19 2006-01-11 シャープ株式会社 アクティブマトリクス型液晶表示装置及びその駆動方法
JP3442916B2 (ja) 1995-09-29 2003-09-02 株式会社東芝 薄膜半導体装置及び液晶表示装置
JP3272212B2 (ja) 1995-09-29 2002-04-08 シャープ株式会社 透過型液晶表示装置およびその製造方法
JP3209317B2 (ja) 1995-10-31 2001-09-17 シャープ株式会社 透過型液晶表示装置およびその製造方法
TW329500B (en) 1995-11-14 1998-04-11 Handotai Energy Kenkyusho Kk Electro-optical device
JPH09212144A (ja) * 1995-11-28 1997-08-15 Fuji Photo Film Co Ltd 画像表示方法および装置
TW317643B (ko) 1996-02-23 1997-10-11 Handotai Energy Kenkyusho Kk
KR100444008B1 (ko) * 1996-02-28 2004-12-04 세이코 엡슨 가부시키가이샤 표시소자구동장치,표시장치,정보처리장치및표시소자구동방법
JPH09240506A (ja) 1996-03-05 1997-09-16 Honda Motor Co Ltd ステアリングスポーク角調整方法及びこの調整装置
JPH09238927A (ja) 1996-03-05 1997-09-16 Rion Co Ltd 聴覚検査用ヘッドホン装置
JP3402909B2 (ja) 1996-03-12 2003-05-06 アルプス電気株式会社 薄膜トランジスタ装置及び液晶表示装置
EP0801427A3 (en) 1996-04-11 1999-05-06 Matsushita Electric Industrial Co., Ltd. Field effect transistor, semiconductor storage device, method of manufacturing the same and method of driving semiconductor storage device
JP3593212B2 (ja) 1996-04-27 2004-11-24 株式会社半導体エネルギー研究所 表示装置
KR100209643B1 (ko) * 1996-05-02 1999-07-15 구자홍 액정표시소자 구동회로
JP3663741B2 (ja) * 1996-05-22 2005-06-22 セイコーエプソン株式会社 アクティブマトリックス型液晶表示装置及びその製造方法
US6100879A (en) * 1996-08-27 2000-08-08 Silicon Image, Inc. System and method for controlling an active matrix display
KR100202171B1 (ko) * 1996-09-16 1999-06-15 구본준 엘씨디 패널 구동 회로
TW366512B (en) * 1996-09-18 1999-08-11 Matsushita Electric Ind Co Ltd Plasma display device and the brightness control method
JP3417246B2 (ja) * 1996-09-25 2003-06-16 日本電気株式会社 階調表示方法
EP0834734A3 (en) 1996-10-01 1998-09-16 Texas Instruments Inc. Optical sensor
JP3513371B2 (ja) * 1996-10-18 2004-03-31 キヤノン株式会社 マトリクス基板と液晶装置とこれらを用いた表示装置
US6677936B2 (en) * 1996-10-31 2004-01-13 Kopin Corporation Color display system for a camera
JP3704550B2 (ja) 1996-10-31 2005-10-12 アークレイ株式会社 乾式測定試験素子
US6043797A (en) * 1996-11-05 2000-03-28 Clarity Visual Systems, Inc. Color and luminance control system for liquid crystal projection displays
JPH10145706A (ja) * 1996-11-08 1998-05-29 Seiko Epson Corp クランプ・ガンマ補正回路並びにそれを用いた画像表示装置及び電子機器
JPH10161363A (ja) 1996-11-29 1998-06-19 Mita Ind Co Ltd 予約型原稿搬送装置
JPH10161366A (ja) 1996-12-04 1998-06-19 Konica Corp 画像濃度の補正方法
JPH10186315A (ja) * 1996-12-27 1998-07-14 Sharp Corp 液晶表示装置およびその駆動方法
JP4401448B2 (ja) 1997-02-24 2010-01-20 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6160532A (en) * 1997-03-12 2000-12-12 Seiko Epson Corporation Digital gamma correction circuit, gamma correction method, and a liquid crystal display apparatus and electronic device using said digital gamma correction circuit and gamma correction method
WO1998048317A1 (fr) * 1997-04-18 1998-10-29 Seiko Epson Corporation Circuit et procede d'attaque d'un dispositif electro-optique, dispositif electro-optique et equipement electronique obtenu a l'aide dudit dispositif
JPH10293564A (ja) * 1997-04-21 1998-11-04 Toshiba Corp 表示装置
JP3148151B2 (ja) * 1997-05-27 2001-03-19 日本電気株式会社 液晶駆動装置の出力偏差低減方法および装置
JP4566294B2 (ja) 1997-06-06 2010-10-20 株式会社半導体エネルギー研究所 連続粒界結晶シリコン膜、半導体装置
JPH1115450A (ja) * 1997-06-27 1999-01-22 Sony Corp 表示装置
US6256010B1 (en) * 1997-06-30 2001-07-03 Industrial Technology Research Institute Dynamic correction of LCD gamma curve
DE69835638T2 (de) * 1997-07-09 2006-12-28 Canon K.K. Farbbildverarbeitungsgerät und -verfahren
JP4318768B2 (ja) 1997-07-23 2009-08-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6717179B1 (en) 1997-08-19 2004-04-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and semiconductor display device
US6667494B1 (en) 1997-08-19 2003-12-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and semiconductor display device
US6388652B1 (en) * 1997-08-20 2002-05-14 Semiconductor Energy Laboratory Co., Ltd. Electrooptical device
JP3980178B2 (ja) 1997-08-29 2007-09-26 株式会社半導体エネルギー研究所 不揮発性メモリおよび半導体装置
JPH11143379A (ja) * 1997-09-03 1999-05-28 Semiconductor Energy Lab Co Ltd 半導体表示装置補正システムおよび半導体表示装置の補正方法
US6611249B1 (en) * 1998-07-22 2003-08-26 Silicon Graphics, Inc. System and method for providing a wide aspect ratio flat panel display monitor independent white-balance adjustment and gamma correction capabilities
JP2003280615A (ja) * 2002-01-16 2003-10-02 Sharp Corp 階調表示基準電圧発生回路およびそれを用いた液晶表示装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100375309B1 (ko) * 1999-12-10 2003-03-10 샤프 가부시키가이샤 감마 보정 특성을 변경시킬 수 있는 계조표시 기준전압발생회로 및 그를 이용한 액정구동장치
KR100386387B1 (ko) * 2000-01-28 2003-06-02 세이코 엡슨 가부시키가이샤 전기 광학 장치, 화상 처리 회로, 화상 데이터 보정 방법 및 전자기기
KR20010108889A (ko) * 2000-06-01 2001-12-08 박종섭 액정표시장치내의 플래쉬메모리 전원공급회로
KR100737893B1 (ko) * 2001-02-21 2007-07-10 삼성전자주식회사 광학 특성 셀프 보상형 램프, 이들이 적용된 광공급장치,이의 조명 방법 및 이들이 적용된 액정표시장치
KR100824415B1 (ko) * 2001-08-24 2008-04-23 엘지.필립스 엘시디 주식회사 액정표시장치의 감마전압 발생장치 및 방법
KR100859514B1 (ko) * 2002-05-30 2008-09-22 삼성전자주식회사 액정 표시 장치 및 그 구동 장치
KR100892068B1 (ko) * 2005-11-03 2009-04-06 삼성전기주식회사 감마 조정이 가능한 스캐닝 컬러 디스플레이 장치, 컬러영상 제어 방법 및 컬러 영상 제어 기록 매체

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