JPH0265276A - 記憶装置 - Google Patents
記憶装置Info
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- JPH0265276A JPH0265276A JP21753088A JP21753088A JPH0265276A JP H0265276 A JPH0265276 A JP H0265276A JP 21753088 A JP21753088 A JP 21753088A JP 21753088 A JP21753088 A JP 21753088A JP H0265276 A JPH0265276 A JP H0265276A
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- semiconductor region
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野１
本発明は記憶装置に関する。
［従来の技術］
従来、Ｉ ＥＤＭＩ ９８７Ｐ５６０〜５６３に記載さ
れているような記憶装置が知られていた。
れているような記憶装置が知られていた。
〔発明が解決しようとする課題）
しかし、従来の記憶装置は次のような課題２を有してい
た。半導体領域の厚みが厚いため同じ■ｔｈシフトを与
えるに必要な電圧が高くなる、すなわち高電圧駆動にな
ること、そして半導体領域の電子の移動度が小さいため
、高速の読み出し動作が行えない、また、半導体領域の
膜厚が厚いため耐放射性が劣るという課題である。
た。半導体領域の厚みが厚いため同じ■ｔｈシフトを与
えるに必要な電圧が高くなる、すなわち高電圧駆動にな
ること、そして半導体領域の電子の移動度が小さいため
、高速の読み出し動作が行えない、また、半導体領域の
膜厚が厚いため耐放射性が劣るという課題である。
本発明は従来のこのような課題を解決するもので目的と
するところは、低電圧駆動で、高速の読み出し動作が行
え、耐放射線性に秀れた記憶装置を提供することである
。
するところは、低電圧駆動で、高速の読み出し動作が行
え、耐放射線性に秀れた記憶装置を提供することである
。
［課題を解決するための手段］
本発明の記憶装置は絶縁膜２上に設けられた半導体領域
、前記半導体領域上に設けられた第１の絶縁層、前記第
１の絶縁層上に設けられたフローティングゲート、前記
フローティングゲート上に設けられた第２の絶縁層、前
記第２の絶縁層上に設けられたコントロールゲートを具
備した記憶装置において、前記半導体領域の厚さが前記
半導体領域の厚さよりも薄いことを特徴とする。
、前記半導体領域上に設けられた第１の絶縁層、前記第
１の絶縁層上に設けられたフローティングゲート、前記
フローティングゲート上に設けられた第２の絶縁層、前
記第２の絶縁層上に設けられたコントロールゲートを具
備した記憶装置において、前記半導体領域の厚さが前記
半導体領域の厚さよりも薄いことを特徴とする。
し実施例〕
本発明の実施例を図面に基づいて説明する。第１図（ａ
）、（ｂ）に本発明にかかる第１の記憶装置を示す。第
１図（ａ）は同図（ｂ）Ａ−Ｂにおける断面図であり、
同図（ｂ）は上視図である。シリコン基板から成る半導
体基板１上にＳｉＯ□から成る絶縁膜２が設けられ、絶
縁膜２上に設けられたＰ型シリコン薄膜より成る半導体
領域３、Ｐ“シリコン薄膜より成る拡散ドレイン領域５
、Ｎ１シリコン薄膜より成るドレイン領域４、Ｎ−シリ
コン薄膜より成る拡散ソース領域７、ｎ ＋シリコン薄
膜より成るソース領域６が設けられ、半導体領域３、拡
散ドレイン領域５、ドレイン領域４、拡散ソース領域７
、ソース領域６上に５ｉｎ２から成る第１の絶縁層８が
設けられ、第１の絶縁層８上に非単結晶シリコン薄膜か
ら成るフローティングゲート９が設けられ、フローティ
ングゲート９上にＳｉＯ□から成る第２の絶縁層１０が
設けられ、第２の絶縁層１０上にｎ゛ドープドシリコン
薄膜ら成るコントロールゲート１１が設けられている。
）、（ｂ）に本発明にかかる第１の記憶装置を示す。第
１図（ａ）は同図（ｂ）Ａ−Ｂにおける断面図であり、
同図（ｂ）は上視図である。シリコン基板から成る半導
体基板１上にＳｉＯ□から成る絶縁膜２が設けられ、絶
縁膜２上に設けられたＰ型シリコン薄膜より成る半導体
領域３、Ｐ“シリコン薄膜より成る拡散ドレイン領域５
、Ｎ１シリコン薄膜より成るドレイン領域４、Ｎ−シリ
コン薄膜より成る拡散ソース領域７、ｎ ＋シリコン薄
膜より成るソース領域６が設けられ、半導体領域３、拡
散ドレイン領域５、ドレイン領域４、拡散ソース領域７
、ソース領域６上に５ｉｎ２から成る第１の絶縁層８が
設けられ、第１の絶縁層８上に非単結晶シリコン薄膜か
ら成るフローティングゲート９が設けられ、フローティ
ングゲート９上にＳｉＯ□から成る第２の絶縁層１０が
設けられ、第２の絶縁層１０上にｎ゛ドープドシリコン
薄膜ら成るコントロールゲート１１が設けられている。
第１図（ａ）、（ｂ）に示す記憶装置においては、半導
体領域３からフローティングゲート９へ電荷（特に電子
）を取り込み、取り込まれた電荷によって、半導体領域
３のキャリアの種類と数を制御することができる。すな
わち、フローティングゲート９に電子が取り込まれた際
はｖｔｈが増加し、ソースドレイン領域６．４間の電流
は流れやすくなり、逆に電子が放出された際はｖｔｈが
もとにもどり電流が流れにくくなる。このようにｖｔｈ
の変化（シフト）によってデータの有無を記・■するが
、第１の絶縁層８を通して電子の取り込み、放出を行う
ため一般に高電圧が必要である。ところが、第２図に示
すように、半導体領域３の膜厚ｔを半導体領域３を形成
する半導体材料の空乏層の厚み以下とすることにより、
同し電圧を用いた際のｖｔｈシフト量が大きくなる。こ
れは半導体領域３内の実効的不純物濃度が小さくなるた
めに生しる現象であり、また同じｖｔｈシフトを得るに
必要な電圧が低減できることを、すなわち低電圧駆動が
可能であることを示している。
体領域３からフローティングゲート９へ電荷（特に電子
）を取り込み、取り込まれた電荷によって、半導体領域
３のキャリアの種類と数を制御することができる。すな
わち、フローティングゲート９に電子が取り込まれた際
はｖｔｈが増加し、ソースドレイン領域６．４間の電流
は流れやすくなり、逆に電子が放出された際はｖｔｈが
もとにもどり電流が流れにくくなる。このようにｖｔｈ
の変化（シフト）によってデータの有無を記・■するが
、第１の絶縁層８を通して電子の取り込み、放出を行う
ため一般に高電圧が必要である。ところが、第２図に示
すように、半導体領域３の膜厚ｔを半導体領域３を形成
する半導体材料の空乏層の厚み以下とすることにより、
同し電圧を用いた際のｖｔｈシフト量が大きくなる。こ
れは半導体領域３内の実効的不純物濃度が小さくなるた
めに生しる現象であり、また同じｖｔｈシフトを得るに
必要な電圧が低減できることを、すなわち低電圧駆動が
可能であることを示している。
従来にＶ程度の駆動電圧が必要であったものが、わずか
２〜３■程度で、駆動可能となった。
２〜３■程度で、駆動可能となった。
そのため通常の５ＶＴＴＬジベルはもちろんのこと、サ
ブミクロン時代のトランジスタの電源電圧低下の時代に
おいても、特別な昇圧回路や電源ラインを用いることな
る駆動でき、また高集積度でかつ低消費電力の記憶装置
である。また、驚くことに、半導体領域３の膜厚を空乏
層の厚さ以下にすると、半導体領域３内のキャリアの移
動度が急激に増加した。これはおそらく半導体領域３内
のバンドの曲がり方が変わったために生じた効果である
と思われるが、前記効果により本発明の記憶装置のデー
タの読み出し速度は著しく増加した。
ブミクロン時代のトランジスタの電源電圧低下の時代に
おいても、特別な昇圧回路や電源ラインを用いることな
る駆動でき、また高集積度でかつ低消費電力の記憶装置
である。また、驚くことに、半導体領域３の膜厚を空乏
層の厚さ以下にすると、半導体領域３内のキャリアの移
動度が急激に増加した。これはおそらく半導体領域３内
のバンドの曲がり方が変わったために生じた効果である
と思われるが、前記効果により本発明の記憶装置のデー
タの読み出し速度は著しく増加した。
また、半導体領域３の膜厚が減少したため、耐放射線性
が改善したのは明白である。
が改善したのは明白である。
第１図（ａ）、（ｂ）に示す記憶装置に用いられる半導
体基板１はシリコン基板に限る必要は無く、ＩＩＩ −
Ｖ、ＩＩ−Ｖｌ族化合物半導体基板を用いても良い。絶
縁膜２、第１及び第２の絶縁層８．１０として用いられ
る材料は５ｉ０２に限る必要は無く、例えばＳ ｉＮｘ
、Ｓ ＩＮｏ、Ｔａ２０５などを用いても良い。第１の
絶縁層８は冷電子放出が行われるくらい薄い（Ｌ３００
人）ことが望ましい。半導体領域３、拡散ドレイン領域
５、ドレイン領域４、拡散ソース領域７、ソース領域６
に用いられる材料はシリコン薄膜に限る必要はなく、他
のＩＶ族半導体、化合物半導体を用いても良い。また、
シリコン薄膜は単結晶、非単結晶どちらでも良く、非単
結晶を用いる際は水素やハロゲン原子を用いて欠陥準位
を補償するとｖｔｈシフトが大きくなり望ましい。半導
体領域は、ｐ、ｎ、ｉ型いずれでもかまわない。また、
導電性のタイプ（ｎ型やＰ型）は第１図（ａ）（ｂ）に
示しただけのものでは無く、例えばｎをＰ、Ｐをｎ（Ｐ
−をｎ−、ｐ“をｎ“）と読みかえて用いても良い。フ
ローティングゲート９に用いられる材料は非結晶シリコ
ン薄膜に限る必要は無く、単結品半導体や半絶縁性材料
を用いても良いが、多結晶シリコンのように電子のトラ
ップ準位を持つものが望ましい。コントロールゲート１
１に用いられる材料はｎ＋ドープドシリコン薄膜に限る
必要は無く、金属やシリサイド、半導体材料を用いても
良い。
体基板１はシリコン基板に限る必要は無く、ＩＩＩ −
Ｖ、ＩＩ−Ｖｌ族化合物半導体基板を用いても良い。絶
縁膜２、第１及び第２の絶縁層８．１０として用いられ
る材料は５ｉ０２に限る必要は無く、例えばＳ ｉＮｘ
、Ｓ ＩＮｏ、Ｔａ２０５などを用いても良い。第１の
絶縁層８は冷電子放出が行われるくらい薄い（Ｌ３００
人）ことが望ましい。半導体領域３、拡散ドレイン領域
５、ドレイン領域４、拡散ソース領域７、ソース領域６
に用いられる材料はシリコン薄膜に限る必要はなく、他
のＩＶ族半導体、化合物半導体を用いても良い。また、
シリコン薄膜は単結晶、非単結晶どちらでも良く、非単
結晶を用いる際は水素やハロゲン原子を用いて欠陥準位
を補償するとｖｔｈシフトが大きくなり望ましい。半導
体領域は、ｐ、ｎ、ｉ型いずれでもかまわない。また、
導電性のタイプ（ｎ型やＰ型）は第１図（ａ）（ｂ）に
示しただけのものでは無く、例えばｎをＰ、Ｐをｎ（Ｐ
−をｎ−、ｐ“をｎ“）と読みかえて用いても良い。フ
ローティングゲート９に用いられる材料は非結晶シリコ
ン薄膜に限る必要は無く、単結品半導体や半絶縁性材料
を用いても良いが、多結晶シリコンのように電子のトラ
ップ準位を持つものが望ましい。コントロールゲート１
１に用いられる材料はｎ＋ドープドシリコン薄膜に限る
必要は無く、金属やシリサイド、半導体材料を用いても
良い。
第１図（ａ）（ｂ）において、データの消去はフローテ
ィングゲート９から拡散ソース領域７やソース領域６へ
電子を取り込ませることにより行われる。また、拡散ソ
ース及びドレイン領域７．５は必ずしも必要では無く、
省いても良い。
ィングゲート９から拡散ソース領域７やソース領域６へ
電子を取り込ませることにより行われる。また、拡散ソ
ース及びドレイン領域７．５は必ずしも必要では無く、
省いても良い。
発明明第２の記憶装置を第３図（ａ）（ｂ）に示す。第
３図（ｂ）は上視図であり、同図（ａ）は同図（ｂ）の
Ａ−Ｂにおける断面図である。シリコン基板から成る半
導体基板１上に５ｉｎ２がら成る絶縁膜２が設けられ、
絶縁膜２上にＰ型シリコン薄膜から成る半導体領域３と
ｎ＋シリコン薄膜から成るソース領域６とドレイン領域
４が設けられ、前記３領域上に５ｉｎ２がら成る第１の
絶縁層８が設けられ、第１の絶縁層８」二に非単結晶シ
リコン薄膜から成るフローティングゲート９が設けられ
、フローティンググー１〜９上にＳ］０２から成る第２
の絶縁層が設けられ、第２の絶縁層１０に設けられた穴
を介し第１の絶縁層８と接するようにドープドシリコン
薄膜から成るコントロールゲートが設しづられている。
３図（ｂ）は上視図であり、同図（ａ）は同図（ｂ）の
Ａ−Ｂにおける断面図である。シリコン基板から成る半
導体基板１上に５ｉｎ２がら成る絶縁膜２が設けられ、
絶縁膜２上にＰ型シリコン薄膜から成る半導体領域３と
ｎ＋シリコン薄膜から成るソース領域６とドレイン領域
４が設けられ、前記３領域上に５ｉｎ２がら成る第１の
絶縁層８が設けられ、第１の絶縁層８」二に非単結晶シ
リコン薄膜から成るフローティングゲート９が設けられ
、フローティンググー１〜９上にＳ］０２から成る第２
の絶縁層が設けられ、第２の絶縁層１０に設けられた穴
を介し第１の絶縁層８と接するようにドープドシリコン
薄膜から成るコントロールゲートが設しづられている。
第３図（ａ）（ｂ）において、半導体領域３の膜厚ｔは
、半導体領域３を形成する半導体材料の空乏層の厚さよ
りも薄い。そのため、フローティングゲート９近傍の半
導体領域３のＶｔｈシフトを低電圧で行える。データの
消去はトレイン領域４が電子をフローティングゲート９
より電子を取り込むことによって行われる。
、半導体領域３を形成する半導体材料の空乏層の厚さよ
りも薄い。そのため、フローティングゲート９近傍の半
導体領域３のＶｔｈシフトを低電圧で行える。データの
消去はトレイン領域４が電子をフローティングゲート９
より電子を取り込むことによって行われる。
木発明第３の記憶装置を第４図（ａ）（ｂ）に示す。第
４図（ｂ）は上視図であり、同図（ａ）は同図（ｂ）の
Ａ−Ｈにおける断面図である。シリコン基板から成る半
導体基板１上に５１０２から成る絶縁膜２が設けられ、
絶縁膜２上にＰ型シリコン薄膜から成る半導体領域３と
ｎ＋シリコン薄膜から成るソース領域６とドレイン領域
４が設けられ、前記３領域」二にＳｉＯ□がら成る第１
の絶縁層８が設＋−＋られ、第１の絶縁層８上に非単結
晶シリコン薄膜から成るフローティングゲート９が設け
られ、フローティングゲート９上に３１０２から成る第
２の絶縁層１ｏが設けられ、第２の絶縁層１０上にドー
プドシリコン薄膜から成るコントロールゲート１１と消
去ゲート１２が設けられている。第４図（ａ） （ｂ
’）において、半導体領域３の膜厚ｔは、半導体領域３
を形成する半導体材料の空乏層の厚さよりも薄い。デー
タの消去はフローティングゲート９がら消去ゲート１２
へ電子を取り込ませることにより行われる。消去ゲート
１２はフローティングゲート９のエツジ上に重ね合って
いるので低電圧で効率的な消去が行われる。
４図（ｂ）は上視図であり、同図（ａ）は同図（ｂ）の
Ａ−Ｈにおける断面図である。シリコン基板から成る半
導体基板１上に５１０２から成る絶縁膜２が設けられ、
絶縁膜２上にＰ型シリコン薄膜から成る半導体領域３と
ｎ＋シリコン薄膜から成るソース領域６とドレイン領域
４が設けられ、前記３領域」二にＳｉＯ□がら成る第１
の絶縁層８が設＋−＋られ、第１の絶縁層８上に非単結
晶シリコン薄膜から成るフローティングゲート９が設け
られ、フローティングゲート９上に３１０２から成る第
２の絶縁層１ｏが設けられ、第２の絶縁層１０上にドー
プドシリコン薄膜から成るコントロールゲート１１と消
去ゲート１２が設けられている。第４図（ａ） （ｂ
’）において、半導体領域３の膜厚ｔは、半導体領域３
を形成する半導体材料の空乏層の厚さよりも薄い。デー
タの消去はフローティングゲート９がら消去ゲート１２
へ電子を取り込ませることにより行われる。消去ゲート
１２はフローティングゲート９のエツジ上に重ね合って
いるので低電圧で効率的な消去が行われる。
［発明の効果］
以下に本発明の詳細な説明する。
（］）本発明の記憶装置は低電圧駆動である。
（２）本発明の記憶装置は高速の読み出し動作が可能で
ある。
ある。
（３）本発明の記憶装置は耐放射線性に秀れている。
第１図（ａ）（ｂ）は発明明第１の記憶装置の断面図、
上視図、第２図はｖｔｈシフト量と移動度の半導体領域
の膜厚依存性を示す図、第３図（ａ）（ｂ）は発明明第
２の記憶装置の断面図、上視図、第４図（ａ）（ｂ）は
発明明第３の記憶装置の断面図、上視図である。 １ ・ ２ ・ ・ ３ ・ ・ ４ ・ ７ ・ ８ ・ ・ ９ ・ ・半導体基板 絶縁膜 ・半導体領域 ・ドレイン領域 ・拡散トレイン領域 ソース領域 ・拡散ソース領域 第１の絶縁層 ・フローティングゲ ト １０ ・ ・第２の絶縁層 ■ ト コント口 ルゲート １２ ・ ・消去ゲ ト 以 上
上視図、第２図はｖｔｈシフト量と移動度の半導体領域
の膜厚依存性を示す図、第３図（ａ）（ｂ）は発明明第
２の記憶装置の断面図、上視図、第４図（ａ）（ｂ）は
発明明第３の記憶装置の断面図、上視図である。 １ ・ ２ ・ ・ ３ ・ ・ ４ ・ ７ ・ ８ ・ ・ ９ ・ ・半導体基板 絶縁膜 ・半導体領域 ・ドレイン領域 ・拡散トレイン領域 ソース領域 ・拡散ソース領域 第１の絶縁層 ・フローティングゲ ト １０ ・ ・第２の絶縁層 ■ ト コント口 ルゲート １２ ・ ・消去ゲ ト 以 上
Claims (1)
- 絶縁膜２上に設けられた半導体領域、前記半導体領域上
に設けられた第１の絶縁層、前記第１の絶縁層上に設け
られたフローティングゲート、前記フローティングゲー
ト上に設けられた第２の絶縁層、前記第２の絶縁層上に
設けられたコントロールゲートを具備した記憶装置にお
いて、前記半導体領域の厚さが前記半導体領域の空乏層
の厚さよりも薄いことを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21753088A JPH0265276A (ja) | 1988-08-31 | 1988-08-31 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21753088A JPH0265276A (ja) | 1988-08-31 | 1988-08-31 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0265276A true JPH0265276A (ja) | 1990-03-05 |
Family
ID=16705692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21753088A Pending JPH0265276A (ja) | 1988-08-31 | 1988-08-31 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0265276A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000022004A (ja) * | 1997-08-29 | 2000-01-21 | Semiconductor Energy Lab Co Ltd | 不揮発性メモリおよび半導体装置 |
| US9053679B2 (en) | 1997-09-03 | 2015-06-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device correcting system and correcting method of semiconductor display device |
-
1988
- 1988-08-31 JP JP21753088A patent/JPH0265276A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000022004A (ja) * | 1997-08-29 | 2000-01-21 | Semiconductor Energy Lab Co Ltd | 不揮発性メモリおよび半導体装置 |
| US7495278B2 (en) | 1997-08-29 | 2009-02-24 | Semiconductor Energy Laboratory Co., Ltd. | Non-volatile memory and semiconductor device |
| US9053679B2 (en) | 1997-09-03 | 2015-06-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device correcting system and correcting method of semiconductor display device |
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