KR0169508B1 - 반도체 제조 공정 - Google Patents

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홍용 장
히데끼 우오찌
도루 다까야마
순페이 야마자끼
야스히꼬 다께무라
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순페이 야마자끼
가부시기 가이샤 한도다이 에네르기 겐꾸쇼
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Abstract

본 발명의 공정은 비결정체 실리콘의 결정 온도보다 더높지 않은 온도로 어닐링하므로써 거의 비결정체 상태의 실리콘막을 결정화하므로써 반도체를 제조하는 공정에 관한 것으로, 상기 공정은 순수 금속 즉 니켈, 철, 코발트, 백금, 팔라듐 또는 실라사이드, 염등과 같은 상기 금속의 화합물을 함유한 코팅, 입자(particles), 클러스터(clusters)등을 섬형부분, 선형 부분 스트라이프형 또는 점형으로 비결정체 실리콘막의 표면상에 또는 그 밑에 선택적으로 형성시키는 단계와, 비결정체 실리콘의 결정 온도와 20내지 150℃만큼 낮은 온도로 상기 최종 구조를 어닐링하는 단계를 포함한다.

Description

반도체 제조 공정
제1(a)도 내지 제1(c)도는 본 발명의 일실시예(예1)에 따른 공정에서 얻어진 단계별 구조들의 상부에서 본 개략도.
제2(a-1)도, 제2(a-2), 제2(b)도, 제2(c)도 및, 제2(d)도는 본 발명의 다른 실시예를 따른 다른 공정에서 얻어진 단계별 단면 구조의 개략도(선택적 결정화 단계).
제3도는 실리콘의 결정화 속도와 결정화 온도간의 관계를 나타낸 도면.
제4도는 일예에서 얻어진 결정체 실리콘막의 라만 산란 분광학의 결과를 나타내는 도면.
제5도는 일예에서 얻어진 결정체 실리콘막의 X-레이 회절 패턴을 나타낸 도면.
제6(a-1), 6(a-2), 6(b), 6(c)및 6(d)도는 본 발명의 또다른 실시예에 따른 반도체 제조 공정에서 얻어진 단계별 단면 구조의 개략도.
제7(a)도 내지 제7(d)도는 본 발명의 또다른 실시예를 따른 반도체 제조 공정에서 얻어진 단계별 단면 구조의 개략도.
제8도는 결정체 실리콘 막에서의 니켈 농도 분포를 나타내는 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 다결정 실리콘막 2 : 섬형 니켈 영역
[발명의 배경]
[발명의 분야]
본 발명은 박막 절연 게이트 전계 효과 트랜지스터(이후에는 간단히 박막 트랜지스터 또는 TFTs로 언급)와 같은 박막 디바이스에 사용하기 위한 결정체 반도체와 이를 제조하기 위한 공정에 관한 것이다.
[종래기술]
종래 공지된 TFTs와 같은 박막 디바이스에 사용하기 위한 박막의 결정체 실리콘 반도체는, 12시간 동안 600℃이상의 온도로 유지되는 전기로(electric furnace)와 같은 장치를 사용하여, 플라즈마 CVD(화학적 증착법)또는 열 CVD를 통하여 형성된 비결정체 실리콘 막을 결정화 함으로써 제조되었다. 고 품질(실례로, 뛰어난 전계 효과 이동도 및 높은 신뢰도)의 박막의 결정체 실리콘 반도체는 단지 비결정체 막을 오랜 지속 기간동안 열처리한 후에만 이용될 수 있다.
그러나, 박막의 결정체 실리콘 반도체를 얻기 위한 상기 종래 방법은 아직 해결되지 않은 여러가지 문제를 가지고 있으며, 그러한 문제중의 하나가 제조단가를 증가시키는 낮은 작업 처리량이다. 실례로, 결정화 단계를 위해 24시간의 지속시간이 요구된다면, 단일 기판의 처리 시간이 2분 이내일때 720개의 기판이 한번에 처리되어야만 한다. 그러나, 통상의 관형로(tubular furnace)에서 한번에 처리될 수 있는 기판의 최대 수는 50개로 제한되어 있고, 단지 하나의 장치(반응 관)를 이용하여 실제 처리시에, 단일 기판이 처리를 완료 하는데 소요되는 시간은 30분으로 밝혀졌다. 다시말해, 2분내에 단일 기판에 대한 반응을 완료하는 데에는 최소 15개의 반응관이 필요하다. 이것은 상기 처리 방법이 투자 비용을 증가시켜 투자에 대한 지나친 감가 상각에 따른 제조 원가를 증가시킨다는 것을 의미한다.
또다른 문제는 열 처리 온도에 대한 것이다. 일반적으로 TFT는 순수 실리콘 산화물을 함유하는 석영 유리 기판 또는 코닝 사에서 제조된 #7059유리 기판(이후, 코닝 #7059기판으로 언급)과 같은 알카리성이 없는 보로 실리케이트 유리기판을 사용하여 제조된다. 상기 석영 유리 기판은 뛰어난 열저항성을 가져 반도체 집적 회로용의 종래의 웨이퍼 처리와 동일한 방법으로 처리될 수 있다. 하지만, 상기 기판은 값비싸며 더우기, 가격은 기판 영역 증가에 따라 지수함수적으로 증가하게 된다. 따라서, 현재, 석영 유리 기판의 사용은 상당히 작은 영역을 가지는 TFTs 집적 회로에 제한된다.
이에 반하여, 알카리성이 없는 보로실리케이트 유리 기판은 석영 유리로 제조되는 기판보다는 비교적 저렴하지만, 열저항성에 대한 단점을 가지고 있다. 알카리성이 없는 유리기판은 550내지 650℃의 온도 범위에서 변형되며, 특히, 쉽게이용가능한 물질이 600℃의 온도 이하에서 조차 변형되기 때문에, 600℃에서 어떠한 열 처리를 행하면 복원 불가능한 수축(shrinkage)및 래핑(wraping)이 기판상에 형성된다. 이러한 변형은 특히 10인치 이상의 대각선 길이를 가지는 기판상에 명백하게 나타난다. 따라서, 전체 처리 비용을 감소시키기 위하여 4시간 이내의 지속시간 동안 550℃이하의 온도에서 실리콘 반도체 막 상에서 열 처리를 실행한다.
[발명의 요약]
상술된 바와 같은 조건을 고려하면, 본 발명의 목적은 상기 문제점들을 극복한 반도체 및 반도체으 제조 공정을 제공하는 것이다. 본 발명의 다른 목적은 상기 반도체를 사용하여 반도체 디바이스를 제조하는 공정을 제공하는 것이다.
본 발명은 비결정체 실리콘 막위에 또는 비결정체라고 할 수 있을 정도의 혼란된 결정 상태(예를 들어, 결정 부분과 비결정 부분이 혼합된 상태)를 갖는 막위에 니켈, 철, 코발트, 백금 및 팔라듐 중 적어도 하나를 함유하고 있는 막, 입자들, 클러스터(cluster), 선(line) 등을 형성하는 단계와, 그 결과 생긴 구조를 종래 비결정체 실리콘의 결정화 온도보다 20내지 150℃정도 더 낮은 온도에서 또는 종래에 기판으로서 사용되는 유리물질의 유리 전이 온도(glass transition temperature)보다 높지 않은 온도, 예를들어 580℃이하의 온도로 어닐링 (annealing)하는 단계를 구비하는 것을 특징으로 하는 공정을 제공하는 것이다.
[발명의 상세한 설명]
종래에 제안된 실리콘막의 결정화 방법을 JP-A-1-214110(여기서 사용된 JP-A-는 심사되지 않은 일본 특허출원 공개를 의미한다)에서 개시된 바와 같이 핵으로서 막과 같은 결정체 아일랜드를 사용하여 씨드 결정(seed crystal)으로부터 고상 에피택셜 성장(solid phase epitaxial growth)을 포함하고 있다.
그러나, 600℃이하의 온도에서는 결정 성장이 결정 성장이 거의 일어나지 않는다고 알려져 있다. 실리콘계 물질의 경우, 대체로, 실리콘막의 결정화는 비결정 상태의 분자 사슬(molecular chain)을 일단 절단시키고 절단된 분자들 사이의 재결합이 일어나지 않은 상태로 한후에 상기 분자들이 결정 분자에 따라서 결정의 일부로서 어셈블(assemble)되도록 하는 방식으로 진행한다. 일단 절단된 분자 사슬을 고립되도록 하는데 필요한 에너지는 매우 크며, 그에 따라서 절단된 분자들을 서로 분리되도록 유지시키는 이 단계는 결정화 반응에 있어서 장벽이 된다. 이 에너지는 몇분동안 약 1000℃의 온도 또는 수십 시간동안 약 600℃의 온도에 해당한다. 가열 지속시간이 가열 온도, 즉 에너지에 따라서 지수 함수적으로 변하기 때문에, 600℃보다 높지 않은 온도, 특히 예를 들어 500℃에서 결정화를 수행하는 것은 실제로 불가능함이 밝혀졌다. 종래 기술의 고상 에피택셜 결정화 개념 또한 이 문제를 해결하는데도 실패했다.
본 발명자들은 종래에 설립된 고상 결정화 이론과는 별도로 촉매 반응에 의해 상기 공정의 장벽 에너지(barrier energy)를 낮추는 수단을 생각해냈다. 따라서, 발명자들은 니켈(Ni), 철(Fe), 코발트(Co), 백금(Pt)및 팔라듐(Pd)이 실리콘과의 친화력(affinity)이 좋기 때문에 손쉽게 실리사이드(NiSix : 0.4≤ x ≤2.5)를 형성할수 있다는 것을 알았다. 게다가, 본 발명자들은 니켈 실리사이드의 격자 상수(lattice cinstant)가 실리콘의 격자 상수와 근사한 것도 알았다. 따라서, 삼원 결정체 실리콘-니켈 실리사이드-비결정 실리콘 계(ternary crystalline silicon-nickel silicide-amorphous silicon system)의 자유 에너지(free energy)는 비결정 실리콘이 상 경계 부분(phase boundary)에서 니켈 실리사이드와 쉽게 반응하여 다음과 같이 표현되는 화학 반응에 따라 니켈 실리사이드 및 결정 실리콘을 형성한다.
비결정체 실리콘(실리콘A)+니켈 실리사이드(실리콘B)→니켈 실리사이드(실리콘A)+결정체 실리콘(실리콘B). 여기서 실리콘 A및 실리콘 B는 실리콘 원자의 위치를 가리킨다. 이 반응에 대한 전위 장벽(potential barrier)은 충분히 낮으며 이 반응은 낮은 온도에서 일어난다.
니켈원자가 비결정체 실리콘을 결정체 실리콘으로 변화시키는 반응은 상기 식에 의해 표현된다. 실제로, 상기 반응은 580℃이하의 온도에서 초기화되고, 450℃정도의 낮은 온도에서 반응하는 것이 관찰된다. 통상적으로, 종래 비결정체 실리콘의 결정화 온도보다 20내지 150℃정도 낮은 온도에서 결정화가 실행된다. 사실상, 상기 반응은 결정화 온도가 상승됨에 따라서 보다 빠르게 진행한다. 이것에 대해서는 제3도에 명백하게 도시되어 있다.(이후에는 예로써 참조). 이와 유사한 효과는 백금(pt), 철(Fe), 코발트(Co)또는 팔라듐(Pd) 을 이용하는 경우에 얻어진다.
본 발명에 따른 공정은 결정 성장이 원형 영역을 등방성( isotropically)으로 커버하는 것을 특징으로 한다.
이것은 니켈원자 및 그와 유사한 것들이 등방성으로 이동하므로 결정의 격자면에 따라 결정이 성장하는 종래의 성장법과는 상이하다.
본 발명에 따른 공정에서, 막, 입자, 클러스트 등을 형성시에 순수 금속, 니켈, 철, 코발트, 백금 또는 팔라듐 또는 그들 금속의 실리사이드는 섬형 ( island-like), 스트라이프형(stripe-like), 선형 또는 점형으로 제공되어 결정 성장 영역을 주변 부분으로 확장시키는 개시점(starting point)을 제공한다.
상술된 바와 같이, 상기 공정에 따라 얻어진 결정체 실리콘은 고상 에피텍셜 성장에 의해 얻어진 종래의 실리콘과는 다르다. 그러나, 그것은 여전히 우수한 구조를 가지고 있고 단결정체 실리콘의 구조와 비슷한 결정을 가지고 있다.
따라서, 본 공정에 의해 얻어진 결정체 실리콘은 TFT와 같은 반도체 디바이스를 제조하는데 이용될 수 있다. 또한, 니켈, 철, 코발트, 백금, 또는 필라듐을 함유한 물질이 기판상에 균일하게 분표되어 있는 경우 결정화 정도(결정도)를 개선시켜 박막을 얻는 것은 어렵다는 것을 알았는데, 그 이유는 무한 갯수의 결정 사이트가 제공되어 있기 때문이다. 니켈, 철, 코발트, 백금 또는 팔라듐을 함유하는 물질을 전체 표면을 덮은 균일한 박막에 제공하는 경우 및 상기 물질을 섬형, 스트라이프형, 선형 또는 점형 패턴으로 제공하는 경우간의 차이점은 라만 산란 분광학 및 X레이 회절 분석에 의하여 명백히 관찰된다. 상기 분석 수단에 의하여 양질의 결정 실리콘은 본 발명에 따른 공정에 의해 얻어지는 것이 확인되었다.
본 발명에 따른 결정화 공정에서 개시 물질로서 이용되는 비결정 실리콘막은 가능한 저농도의 수소를 함유하는 것이 바람직하다. 그러나, 결정화가 진행되므로써 비결정 실리콘막으로부터 수소가 빠져나가기 때문에, 개시 비결정 실리콘막의 수소 농도와 결정화에 의해 얻어진 실리콘 막의 수소 농도간에는 명백한 상관관계가 관찰되지 않는다. 본 발명에 따른 공정에 의해 얻어진 결정 실리콘 막에 대한 수소 농도는 전형적으로 원자당 1×1015atoms cm-3내지 5%의 범위에 있다. 여전히 우수한 결정도를 가진 실리콘막은 탄소, 산소 및 질소의 농도를 감소시키므로써 얻어지는데, 이들 각각의 농도는 1×1019cm-3이하이다.
따라서, 상기 촉매 재료, 즉 니켈, 철, 코발트, 백금 및 팔라듐은 실리콘에 대하여 바람직하지 않다. 본 발명가들은 TFT와 같은 반도체 디바이스에 사용될 반도체에 대한 이들 원소 농도가 바람직한 특성 및 신뢰성을 갖도록하는 관점에서 1×1015atoms cm-3내지 latom%범위 및 SIMS(secondary ion mass spectrometer)로 관측된 바와 같이 바람직하게는 1×1015내지 1×1019atoms cm-3의 범위내에 존재하도록 제어될수 있다는 것을 폭넓은 연구를 통해 발견했다. 촉매금속 원소의 농도가 이범위 이하로 떨어지는 경우, 충분한 결정화가 이루어지지 않는다. 반대로, 농축도가 이 범위를 초과하면, 열약한 특성과 신뢰성을 가진 반도체가 얻어진다.
최종적인 결정화 단계에서 니켈 실리사이드가 상기 식으로 표현된 반응 결과처럼 불화수소산 또는 염산 내에서 용해되기 때문에, 니켈은 이들 산을 이용하여 처리되므로써, 기판으로부터 감소될 수 있다.
니켈, 철, 코발트, 백금 또는 팔라듐을 함유하는 물질의 막은 공지된 물리적 및 화학적인 수단 중 어느 수단에 의해 형성될 수 있다. 예를 들어, 기상증착, 스퍼터링 및 CVD(Chemical Vapor deposition)와 같은 진공 장치를 이용하는 방법 또는 스핀-코팅, 디핑(dipping)(코딩), 닥터 블레이드 공정(doctor blade process), 스크린 프린팅(screem printing)및 스프레이 열분해(spray pyrolysis)와 같은 환경하에서 수행될 수 있는 방법이 이용될 수 있다.
특히, 스핀 코팅 또는 디핑 공정은 균일한 두께를 갖는 막을 제공할수 있고 또한, 상기 공정에 의한 막은 정확하게 조절될 수 있다. 상기 방법에 이용되는 용액은 초산염, 질산염 또는 니켈 탄산염. 철, 코발트, 백금 또는 팔라듐을 물, 알코올(저농도 또는 고농도이든지 간에)과 및 포화된 탄화수소 또는 불포화 된 탄화수소 일 수 있는 석유 용매로 용해하므로써 준비된다.
그러나, 이런 물질을 이용하는 경우에, 염에 함유된 산소 또는 탄소가 실리콘막으로 확산되어, 실리콘 막은 반도체 특성을 손상시킬 수 있는 문제가 있다. 따라서, 본 발명자는 열중량 분석 및 차별적인 열 분석을 이용한 연구를 통해서 물질을 적절히 선택하므로써, 이 추가 물질이 450℃이하의 온도에서 산화물 또는 원소를 분해시켜 상기 물질이 더이상 실리콘막으로 확산되지 않도록 한다는 것을 발견했다.
특히, 질소 가스와 같은 기체가 감소되는 상태 하에서 초산염 및 질산염과 같은 400℃이하의 온도에서 순수한 금속을 생성함을 발견했다. 이들염은 우선 산소 대기에서 분해되므로써 산화물을 생성함을 발견했으나, 이들염은 최종적으로 산소의 탈착시 비교적 높은 온도에서 순수한 금속을 생성한다.
따라서, 본 발명에 따른 공정에 따른 공정에 의해 제조된 결정 실리콘막을 이용하는 경우, 결정화된 부분의 종단부는 반도체 디바이스를 제공하는데 바람직하지 못하다는 것을 알수 있다. 상술된 바와같이, 이런 문제는 다수의 개시점에서 시작되는 결정체 정면이 결정화된 부분의 종단부에서 서로 충돌하므로써 결정내에서 커다란 그레인 경계(gtain boundary)또는 결정도의 불연속성을 제공하기 때문이다. 더욱이, 이 부분으 니켈 농도는 높게된다. 따라서, 본 발명에 따라서 반도체 디바이스를 제조하는 공정은 반도체 디바이스의 패턴과 니켈을 함유하는 코팅의 패턴, 즉 결정화으 개시점을 우선적으로 최적화할 필요가 있다. 이하에, 후술될 예들과 관련하여 본 발명이 상세하게 기술될 것이다. 그러나. 본 발명이 상기 예에만 한정되지 않는다는 것은 주지의 사실이다.
(예1)
본 예는 코닝 #7059유리기판상에 다수의 섬형 니켈막을 형성하고서 이들막을 개시점으로 이용하여 비결정체 실리콘막을 결정화하는 공정에 관한 것이다.
또한, 상기예는 그에 따라서 얻어진 결정체 실리콘 막을 이용하여 TFT를 제조하는 공정을 제공하는 것이다. 섬형 니켈 막은 다음 두가지 방법. 즉 상기섬형 니켈막을 비결정체 실리콘막 상에 형성하거나, 비결정체 실리콘 막 밑에 형성하는 방법 중 한가지 방법을 사용함으로써 형성될 수 있다. 제2(A-1)도는 섬형 니켈 막을 비결정체 실리콘 막밑에 제공하는 방법을 도시하고 제2(A-2)도는 섬형 니켈 막을 비결정체 실리콘막상에 형성하는 방법을 도시하고 있다. 그러나, 후자의 방법에서는, 비결정체 실리콘상에 상기 방법에 따라서 형성된 니켈막을 에칭하는 것은 니켈 막을 형성한 다음 수행되어야만 한다는 것을 고려해야만 한다. 그 이유는 비록 적은 양 일지라도, 니켈과 비결정체 실리콘간의 반응에 의해서 바람직하지 않는 실리사이드가 형성되기 때문이다. 실리콘 막상에 규소화 니켈이 남아 있으면, 본 발명의 목적을 충족시키기 위하여 충분히 높은 결정도를 작는 실리콘 막이 니켈 실리사이드가 실리콘막상에 남아 있는 경우 얻어질 수 없기때문에, 잔여 니켈 실리사이드는 염산, 불화 수소산등을 이용하여 완전히 제거되어야만 한다. 따라서, 초기 증착된 막과 비교시에 보다 얇은 비결정체 실리콘 막이 얻어진다. 여하튼, 니켈 또는 니켈 실리사이드는 종래 공지된 두가지 공정, 즉 니켈 막을 형성한 후 포토리소그래픽에 의해 감광물질을 패터닝한 다음 상기 게이트에 의해 덮어져 있지 않은 채로 있는 니켈 막 부분을 에칭하는 단계를 구비하는 에칭 오프 공정(etch-off process)과, 니켈막을 상기 포토레지스트상에 형성하기전에 포토리소그래픽에 의해 포토리소그래픽에 의해 포토레지스트를 패턴닝한 다음 상기 니켈 막을 선택적으로 형성하도록 하부의 포토레지스트를 깍는(peeling off)단계를 구비하는 리프트 오프 공정(lift-off process)중 한가지 공정으로 패턴화될수 있다.
제2(A-1)도와 관련한 전자으 방법에는 상술된 바와같은 문제점이 없다.
또한, 이 방법에 의한 공정에서, 섬형 부분이외으 니켈 막은 바람직하게도 완전히 제저된다. 더구나, 섬형 영역이외의 영역을 산화시켜 남아있는 니켈의 영향을 억압하기 위해서 산소 플라즈마 또는 오존 등을 이용하여 기판을 처리한다.
여하튼, 상기 두가지 공정은 플라즈마 CVD법에 의해 코닝 #7059 기판(1A)상에 2,000Å의 두께의 실리콘 산화물 베이스막 필름(1B)을 증착시키는 단계를 포함하고, 비결정체 실리콘막(1)은 200내지 3,000Å의 두께, 바람직하게는, 500내지 1,500Å의 두께로 상기 기판상에 증착된다. 비결정체막은 0.1내지 2시간 동안 350내지 450℃의 온도로 상기막을 어닐링 함으로써 비결정체막으로부터 수소를 손쉽게 제거하여 결정화된다.
제2(a-1)도에 관한 공정에서, 비결정체 실리콘 막(1)을 형성하기에 앞서, 니켈막은 50내지 1,000Å의 두께, 바람직하게는, 100 내지 500Å의 두께로 스퍼터링 함으로써 증착된다. 그에 의한 니켈 막은, 서형 니켈 영역(2)을 형성하도록 패턴화된다. 상부에서 바라본 바와 같은 최종적인 구조가 제1(A)도에 도시되어 있다.
상기 섬형 니켈 부분들은 크기면에서 2×2μm2평방이고 거리면에서 5내지 50μm, 특히 예컨대 상호간의 거리가 20μm로 형성된다. 니켈 대신에 니켈 실리사이드를 이용함으로써 유사한 효과가 얻어졌다. 더구나, 100내지 500℃의 온도 범위, 바람직하게는 180내지 250℃의 온도 범위에서 기판을 가열함으로써 소망의 결과가 얻어졌다. 이것은 베이스 실리콘 산화물막 및 니켈막간의 접착강도를 증가시키고, 실리콘 산화물 및 니켈간의 반응에 의한 실리콘 실리사이드를 형성시킨다. 실리콘 산화물 대신에 실리콘 카바이드, 실리콘 질화물 또는 실리콘을 이용함으로써 유사한 효과가 얻어졌다.
이에 의한 구조는 특히 450내지 650℃온도 범위, 질소 대기에서 8시간 동안 550℃의 온도 범위에서 어닐링 된다. 제2(b)도에는 가열하는 동안의 중간 상태가 도시되어 있다. 제2(b)도에서, 제2(A)도의 단부에 위치하는 섬형 니켈 막으로부터 니켈 실리사이드(3A)를 형성하기 위하여 니켈이 중앙 부분으로 진행함을 알수 있다. 더우기, 니켈이 통과하는 부분(3)이 결정체 실리콘을 제공한다는 것도 알수 있다. 따라서 두개의 부분(3)이 결정체 실리콘을 제공한다는 것도 알수 있다. 따라서, 두개의 서로다른 섬형 부분에서 시작되는 전진 프론트(advancing fronts)가 서로 충돌하는 점에서 결정화는 완성되고, 잔여 니켈 실리사이드(3A)는 중앙에 제공된다. 이것이 제2(C)도에 도시되어 있다.
제4도 및 제5도 각각은 최종 결정체 실리콘막의 라만 산란 분광사진(spectogram) 및 X선 회절 사진(diffractogram)을 각각 제공한다. 제4도에서, C-Si로 표시되어 있는 곡선은 표준 샘플, 즉 단결정 실리콘의 라만 스펙트럼에 대응한다. (a)및 (b)로 각각 표시된 곡선은 본 발명에 따른 공정에 의해 얻어진 실리콘 막에 대한 라만 스펙트럼 및 비결정화된 영역에 대한 라만 스펙트럼을 표시한다. 본 발명에 따른 공정은 바람직한 실리콘 결정을 제공하는 결과로부터 분명히 알수 있다.
제1b도는 기판의 상부에서 바라본 것으로써, 현단계까지 진행된 구조를 도시한다. 제2(C)도에 있어서, 제2(c)도의 니켈 실리사이드(3A)는 그레인 경계(A) 에 대응한다. 어닐링을 계속하므로써, 니켈은 그레인 경계를 따라 이동하며 자신의 형태에서 완전히 변형된 섬형 니켈 부분의 중간 영역에 집합한다. 결정체 실리콘은 전술한 단계로 얻을 수 있다. 그러나, 결정체 실리콘이 지금까지 형성된 니켈 실리사이드(3A) 로부터 반도체 코팅내로 확산된 니켈을 가지는 것은 바람직하지 못하다. 따라서, 불화 수소산 또는 염산을 이용하여 에칭하는 것이 바람직한데, 왜냐하면 이러한 산들은 실리콘 막에 영향을 미치지 않기 때문이다. 에칭에 의해 얻어진 구조가 제2(d)도에 도시되어 있다. 홈(4A) 은 이전 그레인 경계의 위치에서 얻어진다. 상기 홈이 반도체 영역들 사이에 결합되는 방식으로 반도체 영역(활성충 등)을 형성하는 것은 부적절하다. TFTs배열의 일예가 제1(c)도에 도시되어 있다. 한편, 게이트 접속부(7)는 그레인 경계(4)를 가로지를 수 있다.
비결정체 실리콘 막은 개시 지역으로서 2×2-μm2니켈 영역을 이용하여 상기 수단에 따라서 결정화된다. 어닐링 온도에 따른 결정화 속도가 연구되었다. 결정화속도는 결정화 전면이 니켈 영역으로부터 10∼50μm에 도달하는데 필요한 어닐링 지속시간을 측정함으로써 계산되었다. 그 결과가 제3도에 일예로써 도시되어있다. 각각 500Å및 1500Å의 두께를 가진 2종류의 비결정체 실리콘 막이 최종적인 결과를 비교하기 위해 준비되었다. 사실상, 결정화속도는 어닐링 온도에 비해 더크다. 또한 결정화속도는 막의 두께에 좌우되어, 막의 두께가 증가할 수록 결정화는 더 쉽게 된다. 전형적으로, 실제 반도체는 50μm이하의 크기를 갖기 때문에, 어닐링이 5시간동안 수행된다면, 적어도 20μm/hr의 결정화속도가 필요하다. 1500Å의 두께를 갖는 실리콘의 경우, 어닐링이 550℃이상의 온도에서 수행 되어져야 함을 제3도로부터 알수 있다.
(예2)
본 예는 가열에 의해 막을 일단 결정화 한뒤 레이저 빔을 조사시키므로써 막의 결정도를 더욱 개선시키는 것을 제외하고는 예1에 기재된 구성을 이용하여 결정체 실리콘막을 제조하는 공정에 관한 것이다. 레이저 조사 단계 이외의 단계와 조건은 제1도에 기재된 단계와 동일하다. 제6도의 기호 및 번호들은 예1에서 언급한 것들과 동일하다. 제6도에 있어서, 본 예를 따른 반도체의 제조공정 단계가 이하에 기재된다. 단계( A-1)내지 (B)는 예1에서 설명된 단계와 동일하다. 제6b도와 관련된 단계를 수행한뒤, 결정은 횡방향을 따라 성장되고, 실리콘박막의 결정도를 더욱 개선하기 위해 상기 결정에 대해 레이저 빔이 조사된다. 따라서, KrF익하이머 레이저( excimer laser)는 248nm파장 및 20nsec 펄스폭으로 레이저 빔을 최종, 결정체 실리콘 막의 표면에 조사하여 결정화를 더욱 가속시킨다.
레이저 빔을 200∼400mj/cm2, 예컨데 본 경우에는 2초 동안 250mj/cm2의 출력 에너지 밀도에서 조사된다. 레이저 빔 조사중에, 기판은 150∼400℃의 온도로, 유지되고, 특히, 예를들어 200℃로 가열함으로써 레이저 빔 조사의 효과를 더욱 증가시킨다.
상기 KrF익사이머 레이저 광 이외의 가용 레이저 광으로는 308nm의 파장으로 동작하는 XeC1익사이머 레이저 및 193nm의 파장으로 동작하는 ArF익사이머 레이저로 부터 방출되는 레이저 광을 들 수 있다. 그렇치 않으면, 강한 광이 레이저 광 대신에 조사될 수도 있다. 그렇지 않으면, 강한 광이 레이저 광 대신에 조사될 수도 있다. 특히, 적외선광을 조사하는 RTA(급속열 어닐링 : rapid thermal annealing)장치는 단시간동안 실리콘 막을 선택적으로 가열할 수 있기 때문에 효과적이다.
따라서, 바람직한 결정도를 갖는 실리콘 막은 상술된 방법들 중 어떤 방법을 이용해도 얻을 수 있다. 열 어닐링의 결과로 얻어진 사전 결정화된 영역(3)은 더욱 개선된 결정도를 갖는 실리콘막으로 변경된다. 한편, 열 어닐링 동안 결정화 할 수 없는 영역(도시되지 않음)은 레이저 조사의 결과로 다결정막을 생성한다. 라만 산란 분광학은 실리콘막을 변경하지만 그에 따라서 얻어진 다결정막의 결정도는 역악하다는 것을 보여준다. 또한 트랜스미션 전자 현미경(transmission electron microscope)에 의한 관측은 다수의 미세 결정이 열처리에 의해 상기 실리콘막을 결정화시킴이 없이 레이저 조사를 겪는 상기 실리콘막내에서 형성된다는 것을 보여준다. 이와 대조적으로, 바향성 결정화의 비교적 큰 그레인들은 본 발명에 따라서 열적으로 어닐링되어 레이저 -조사된 막(3)을 구성하는 것을 알수 있다.
레이저 조사가 완료된후, 결정 성장의 전단부(3A)는 불화 수소산 또는 염산을 이용하여 에칭된다. 에칭에 의해 얻어지는 구조가 제6(d)도에 도시된다.
따라서, TFT는 섬형 구조인 실리콘 막(3)으로 부터 제조된다. 디바이스 특성의 현저한 증가는 이 TFT상에서 관찰된다. 특히, 예1에 기술된 결정화 단계를 사용하므로써 얻어진 N-채널 TFT는 50내지 90cm2/Vs의 전계효과 이동도와 3내지 8V의 임계 전압을 발생시킨다. 이러한 값은 본 실시예에 따라 제조된 N-채널 TFT에 대해 얻어진 0.5내지 1.5V의 임계 전압과 150 내지 200cm2/Vs의 이동도와 대조된다. 이동도는 상당히 증가되고 임계 전압에서의 변동은 크게 감소된다.
상술된 고 레벨의 TFT특성은 레이저 결정화에 의해 비결정체 실리콘 막으로부터 얻어진다. 그러나, 종래 기술의 레이저 결정화 공정에 의해 얻어진 실리콘 막은 상기 특성을 변경시킨다. 더우기, 결정화 공정은 400℃이상의 온도에서 350mJ/cm2이상의 에너지 밀도로 레이저 광 조사를 필요로 하지만 대량 생산에 적합하지 않다. 종래 공정과 대비하여, 본 예를 따른 TFT제조 공정은 종래 공정에 해당하는 값보다 더 낮은 에너지 밀도 및 기판 온도로 실행될 수 있다. 따라서, 본 발명에 따른 공정은 대량 생산에 적합하다. 더우기, 본 공정에 의해 얻어진 디바이스의 품질은 열 어닐링을 이용하여 종래 고상 성장 결정화에 의해 얻어진 디바이스 대한 품질만큼 균일하다. 따라서, 균일한 품질의 TFT가 안정적으로 얻어진다.
본 발명에서, 니켈 농도가 낮을때, 결정하는 불충분하게 된다. 그러나, 본 예에 따른 공정은 레이저 공정을 채택하여 불충분한 결정화를 보상한다. 따라서, 니켈 농도가 낮을때 조차도, 만족할만한 고 품질의 TFT를 얻을 수 있다.
이것은 여전히 낮은 농도의 니켈을 함유하는 디바이스를 구현할 수 있고 뛰어난 전기적 안정도와 신뢰도를 갖는 디바이스를 얻을 수 있다는 것을 나타낸다.
(예 3)
본 예는 비결정체 막에 촉매 원소를 유입시켜 비결정체 실리콘 막의 결정화를 가속시키는 상기 촉매 원소를 함유하는 용액으로 비결정체 실리콘막의 상부 표면을 코팅하는 공정에 관한 것이다. 니켈은 본 예에서 촉매 원소로서 사용된다.
본 예는 니켈을 유입시키는 방법을 제외하면 예 1에 기술된 방법과 거의 동일하다. 결정화 단계 및 그에 후속되는 단계는 예1에 기술된 단계와 동일하다. 기판의 상부층에서 본 구조가 제1도에 대응한다는 것 또한 예1과 동일하다.
제7도는 본 발명에 따른 순차적인 단계 제조 공정을 개요적으로 도시한다. 베이스 코팅으로서 실리콘 산화물 막(1B) DMS 10×10-cm2평방 코닝 #7059 유리기판(1A) 상에서 증착되고 1000Å두께의 비결정체 실리콘 막(1)은 플라즈마 CVD에 의해 상기 기판상에서 증착된다.
실리콘 산화물 막(13)은 1200Å의 두께로 최종 비결정체 실리콘 막상에서 증착되어 마스크를 제공한다. 500Å만큼 얇은 실리콘 산화물 막(13)은 어떤 문제점 없이 사용될 수 있고 상기 막은 보다 촘촘한 막에 의해 더욱 얇게될 수 있다.
최종적인 실리콘 산화물 막(13)은 통상의 포토리소그래픽 패턴닝에 의해 소망한대로 패턴화된다. 그리고나서, 얇은 실리콘 산화물 막(12)은 자외선광을 조사시키므로써 산소 대기에서 증착된다. 특히, 실리콘 산화물 막(13)은 5분동안 UV광을 조사하므로서 제조된다. 실리콘 산화물 막(12)은 20내지 50Å의 두께를 갖도록 한다. 상기 실리콘 산화물 막은 이하에서 사용될 용액으로 패턴의 습윤도( wetabilify)를 개선시키기 위하여 형성된다. 따라서, 니켈 무게당 100ppm을 함유하는 아세테이트 용액의 5-ml부분은(11)은 10×10-cm2평방 기판의 표면상에 떨어진다. 스피너(spinner)(10)는 기판의 전체 표면상에 균일한 수성막을 형성하도록 50rpm의 속도로 10초 동안 동작한다. 스피너(10)는 200rpm의 속도로 추가 60초 동안 동작하여 5분 동안 기판을 유지한 후에 스핀 건조시킨다. 상기 기판은 스피너의 0내지 150rpm의 속도에 따라서 회전한다.
이 단계가 제7(a)도에 도시된다.
실리콘 산화물 마스크(13)를 제거한 후에, 최종적인 구조는 4시간 동안 질소대기하에서 550℃도로 열처리되어 비결정체 실리콘 막(1)을 결정화한다.
이 방식으로 니켈이 횡방향을 따라서 니켈이 유입되는 영역(14)으로부터 유입되지 않는 영역까지 결정화가 초래된다.
제7(b)도를 참조하면, 결정화는 니켈이 직접 넣어지는 영역에서 시작되어 횡방향으로 중앙 부분을 향해 진행한다는 것을 알 수 있다. 결정체 실리콘막(3)은 이방식으로 얻어진다. 실리콘 질화물은 결정의 성장면이 서로 충돌하는 영역(3A)에서 형성된다. 그리고나서, 니켈 질화물 영역(3A)은 염산 또는 불화수소산을 사용하여 제거된다. 에칭에 의해 얻어진 구조가 제7(d)도에 도시된다.
이 영역에서 니켈 농도비가 제8도에 도시된다. 결정화 완료시에 결정체 실리콘 막에서의 니켈 농도는 SIMS에 의해 검사된다. 니켈이 직접 유입되는 영역의 니켈 농도는 제8도에 도시된 농도보다 한자리수 또는 그 이상만큼 더 높은 값을 산출한다는 것이 확실하다.
상술된 예 2와 동일한 방식으로 레이저 빔 또는 그와 등가인 강한 광을 상기 실리콘막에 조사하므로서 상기에서 얻어진 결정체 실리콘 막의 결정도를 개선시키는데 또한 효과적이다.
예2의 경우에, 약 0.1내지 10μm의 니켈 실리사이드의 그레인이 상대적으로 높은 니켈 농도를 갖는 니켈 막에서 침전되기때문에, 상기 막 구조는 레이저 조사에 의해 손상된다. 그러나, 니켈막으 니켈 농도가 예1및 2에서 얻어진 막과 비교하여 훨씬 감소될 수 있기 때문에, 니켈 실리사이드의 침전과 그에 따른 표면 거철기는 방지될 수 있다.
제8도에 도시된 니켈 농도는 인가될 용액의 니켈 농도를 변화시키므로서 제어될 수 있다. 본 발명에서, 용액의 니켈 농도는 100ppm 으로 조정된다.
그러나, 상기 농도가 10ppm으로 감소될 때 조차도 결정화가 또한, 초래된다.
10ppm 의 농도의 니켈을 함유하는 용액을 이용하므로써 결정화는 동일한 방식으로 초래된다. 이러한 경우에서, 제8도에 도시된 니켈 농도는 한 자리수 만큼 더욱 낮아질 수 있다.
그러나, 너무 낮은 농도의 니켈을 함유하는 용액을 사용하면은 화살표로 표시된 횡방향을 따라 결정 성장의 거리가 단축되는데, 이것은 바람직하지 않다.
아세테이트 용액은 촉매 원소를 함유하는 용액으로서 본예에서 사용된다. 그러나, 다른 가용 용액은 광범위하게 선택된 수용액 및 유기 용매를 함유하는 용액을 포함한다. 촉매 원소는 화합물로서 반드시 함유되는 것이 아니고 용액에서 단순히 분산될 수 있다.
촉매 원소에 대한 용매는 이온화 용매, 즉 물, 알코올, 산, 및 암모니아수로 구성되는 그룹으로부터 선택된다. 니켈이 촉매 원소로서 사용될 때, 니켈은 니켈 화합물 형태로 이온화 용매에 결합된다. 니켈 화합물은, 대표적으로, 니켈 브로마이드, 니켈 아세테이트, 니켈 수산염(oxalate), 니켈 카보네이트, 니켈 염화물(chloride), 니켈 옥화물(iodide), 니켈 질산염, 니켈 황산염, 니켈 포르산염(formate), 니켈 아세틸 아세토네이트(acetylacetonate), 니켈 4-시클로헥실부티 레이트(cyclohexylbutyrate), 니켈 산화물, 및 니켈 수산화물로 구성되는 그룹으로부터 선택된다.
용매는 벤젠, 톨루엔, 크실렌, 카본 4 염화물, 플로로포름 및 에테르로 구성되는 그룹으로부터 선택된 비 -이온화 용매로부터 선택된다.
이 경우, 니켈은 니켈 아세틸아세토네이트 및 니켈 2-에틸헥사네이트로 구성되는 그룹으로부터 선택된 니켈 화합물 형태로 용액에 포함된다. 계면 황성제를 촉매 원소를 함유하는 용액에 첨가시키는것이 효율적이다. 계면활성제는 실리콘 산화물막 표면에 대한 용액의 접착성을 증가시켜, 흡착성을 조절한다. 계면활성제는 코팅되는 표면에 사전에 인가된다. 니켈 원소가 축매원소로 사용된다면, 그것은 산으로 이미 용해되어 용액을 얻는다. 용액으로 완전히 용해된 니켈을 함유하는 용액을 사용하는 대신에, 금속 니켈 또는 니켈 화합물의 파우더( powder)내에 일정하게 분산된 분산 매체를 함유하는 물질인 유제(emulsion)내에 일정하게 분산된 분산 매체를 함유하는 물질인 유제(emulsion)가 사용된다.
촉매 성분으로서 니켈이외의 물질이, 다른 경우에 적용된다. 니켈 2-에틸 헥사네이트의 톨루엔 용액인 비-이온화 용매를 함유하는 용액이 비결정체 실리콘 막 표면에 직접 인가된다. 이 경우, 레지스트를 형성하는데 일반적으로 사용되는 접착성의 물질을 사용하는 것이 효과적이다. 그러나, 초과된 양의 접착제를 사용하는 것은 촉매 성분을 비결정체 실리콘으로 전달하는 것을 방해한다.
촉매 성분은 용액 형태에 따라서, 무게(weight)당 1내지 20ppm, 및 바람직하게는, 무게당 1내지 50ppm의 니켈과 거의 같은 양의 용액에 결합된다.
이 첨가 범위는 결정화된 막의 니켈 농도 및 불화수소산의 레지스턴스(resistance)를 고려하여 결정된다 상술한 바와 같이, 본 발명은 비결정체 실리콘의 결정화가 더욱더 낮은 온도와 보다 짧은 시간 주기내에서 일어날수 있다는 점에서 획기적이다. 더구나, 본 발명에 따른 공정은 대량 생산에 적합하며, 주로 기존의 장비, 장치 및 방법을 사용해서 실행될 수 있다. 따라서, 본 발명은 전자 산업에 유망하고 유리한 공정이다.
특히, 예를 들어, 종래의 고상 성장 공정은 적어도 24시간의 지속 기간동안 어닐링 단계를 요구한다. 기판단 공정시간이 2분이 바람직하다고 간주되며, 15개의 어닐링노(annealing furnaces)가 공정을 행하는데 필요하다. 그러나, 본 발명은 상기 공정이 최적의 조건하에서 8시간 이내로 완료되게 하며, 상기 공정은 심지어 4시간 이하로 더욱더 단축될 수 있다. 이는 노의 수를 상기 계산된 수의 6분의 1이하로 감소시키면서도 상기 공정을 수행할 수 있다는 것을 의미한다. 이것이 생산성을 향상시키고 장비투자( equipment investment)비용을 삭감시키므로써, 기판의 처리 비용을 감소시킨다. 따라서, 실용적인 TFTs가 생산되어 새로운 요구를 불러 일으킬지도 모른다. 결과적으로, 본 발명은 산업상 매우 유용하다.
비록 본 발명이 특정 실시예를 참조로하여 상세히 기술되었다 하더라도, 본 발명의 사상 및 범위를 벗어남이 없이 각종 변화및 변경이 행해질 수 있다는 것은 본 기술에 숙련된 사람들에게는 명백할 것이다.

Claims (57)

  1. 반도체 제조 공정에 있어서, 기판의 절연 표면상에 실리콘을 포함하는 반도체막을 형성하는 단계와, 상기 반도체막의 제1부분과 접촉하는 금속을 함유하는 촉매를 배치하는 단계와, 상기 촉매를 제거함이 없이 상기 반도체 막을 결정화하기 위하여 상기 막을 가열하는 단계와, 불화수소산 및 염산을 포함하는 그룹으로 부터 선택된 에천트로 상기 반도체 막의 표면을 처리하여 상기 제1부분과 떨어져 있는 상기 반도체 막의 적어도 제2부분으로 부터 상기 금속을 제거하는 단계를 포함하는 반도체 제조 공정.
  2. 제1항에 있어서, 상기 가열 단계 이후에 상기 반도체 막에 레이저 빔을 조사하는 단계를 더 포함하는 반도체 제조 공정.
  3. 제1항에 있어서, 상기 가열 단게는 상기 촉매 없이 비결정 실리콘의 결정화 온도보다 낮은 20-150℃온도로 수행되는 반도체 제조 공정.
  4. 제1항에 있어서, 상기 가열 단계는 450 내지 650℃의 온도로 실행되는 것을 특징으로 하는 반도체 제조 공정.
  5. 제1항에 있어서, 상기 촉매는 100내지 500℃온도로 가열되는 상기 기판상에 형성되는 실리콘 산화막상에 형성되는 반도체 제조 공정.
  6. 제2항에 있어서, 상기 조사 단계는 150내지 400℃온도로 가열된 상기 기판에 실행되는 반도체 제조 공정.
  7. 제1항에 있어서, 상기 기판은 유리를 포함하고, 상기 가열 단계는 상기 기판의 유리 전이온도보다 높지 않은 온도로 실행되는 반도체 제조 공정.
  8. 반도체 제조 공정에 있어서, 기판의 절연 표면상에 실리콘을 포함하는 반도체 막을 형성하는 단계와, 상기 반도체 막의 제1부분과 접촉하는 금속을 함유하는 촉매를 배치하는 단계와, 상기 반도체 막을 결정화하기 위하여 상기 반도체 막을 가열하는 단계로서, 상기 결정화는 상기 반도체막을 통해서 상기 금속의 확산에 의해 진행되는 상기 가열 단계와, 상기 불화수소산 및 상기 염산을 포함하는 그룹으로부터 선택되는 에천트로 상기 반도체 막의 표면을 처리하여 상기 결정화가 종료되는 상기 반도체 막의 적어도 제2부분으로부터 상기 금속을 제거하는 단계를 포함하는 반도체 제조 공정.
  9. 제8항에 있어서, 상기 가열 단계 이후에 상기 반도체 막에 레이저빔을 조사하는 단계를 더 포함하는 반도체 제조 공정.
  10. 제8항에 있어서, 상기 가열 단계는 상기 촉매 없이 비결정 실리콘의 결정화 온도보다 낮은 20-150℃온도로 실행되는 반도체 제조 공정.
  11. 제8항에 있어서, 상기 가열 단계는 450내지 650℃온도로 실행되는 반도체 제조 공정.
  12. 제9항에 있어서, 상기 조사 단계는 150내지 400℃온도로 가열되는 상기 기판에 실행되는 반도체 제조 공정.
  13. 제8항에 있어서, 상기 금속 함유하는 촉매를 배치하는 단계는 니켈, 철, 코발트, 백금 팔라듐을 포함하는 그룹으로 부터 선택된 적어도 하나의 물질로된 염을 함유하는 용매로 거의 비결정체 상기 반도체막을 코팅함으로써 실행되는 반도체 제조 공정.
  14. 제13항에 있어서, 상기 옹매는 계면 활성제를 더 포함하는 반도체 제조 공정.
  15. 제8항에 있어서, 상기 금속 함유하는 촉매는 : 상기 금속 함유하는 촉매를 용매에 분산시키므로써 용액을 준비하는 단계와, 상기 반도체 막에 선택적으로 상기 용액을 가하는 단계와, 상기 용액을 건조하는 단계를 포함하는 방법에 의해 상기 반도체 막상에 선택적으로 형성되는 반도체 제조 공정.
  16. 제15항에 있어서, 상기 가열 단계는 450내지 650℃온도로 실행되는 반도체 제조 공정.
  17. 제15항에 있어서, 상기 기판은 유리를 포함하고, 상기 가열 단계는 상기 기판의 유리 전이 온도보다 높지 않은 온도로 실행되는 반도체 제조 공정.
  18. 제15항에 있어서, 상기 용매는 계면활성제를 더 포함하는 반도체 제조 공정.
  19. 반도체 디바이스 제조 방법에 있어서, 기판의 절연 표면상에 실리콘을 포함하는 반도체 막을 형성하는 단계로서, 상기 반도체 막은 상기 반도체 디바이스의 활성 영역이 되는 영역을 포함하는 상기 형성 단계와, 상기 반도체의 제1부분과 접촉하는 촉매 물질을 배치하는 단계로서, 상기 촉매는 상기 반도체 막의 결정화를 증진시킬수 있는 상기 배치 단계와, 상기 반도체 막의 일부 영역을 결정화하여 상기 활성 영역으로 만들기 위하여 상기 촉매 물질을 제거함이 없이 상기 반도체 막을 가열하는 단계와, 상기 반도체 막이 에칭 단계에 의해 거의 영향을 받지 않도록 상기 반도체 막의 상부 표면에서 상기 촉매 물질을 에칭하는 단계를 포함하는 반도체 디바이스 제조 방법.
  20. 제19항에 있어서, 상기 가열 단계는 가열 처리에 의해 실행되는 반도체 디바이스 제조 방법.
  21. 제19항에 있어서, 상기 촉매 물질의 초과 양은 상기 에칭에 의해 제거되는 반도체 디바이스 제조 방법.
  22. 제19항에 있어서, 상기 촉매 물질은 2차 이온 질량 분광계에 의해 측정되는 바와같이 1×1015atoms/cm3내지 latomic%범위의 농도로 상기 반도체 막에 가해지는 반도체 디바이스 제조 방법.
  23. 제19항에 있어서, 상기 촉매 물질은 Pt, Fe, Co, 및 Pd를 포함하는 그룹으로 부터 선택되는 금속을 포함하는 디바이스 제조 방법.
  24. 제19항에 있어서, 상기 촉매 물질은 상기 반도체 막의 하부 표면과 접촉하여 제공되는 반도체 디바이스 제조 방법.
  25. 제19항에 있어서, 상기 촉매 물질은 상기 반도체 막의 상부 표면과 접촉하여 제공되는 반도체 디바이스 제조 방법.
  26. 반도체 디바이스 제조 방법에 있어서, 실리콘을 포함하는 반도체 막의 제1부분과 접촉하는 촉매 물질을 배치하는 단계로서, 상기 촉매 물질은 상기 반도체 막의 결정화를 증진시킬 수 있는 상기 배치 단계와, 상기 막을 결정화하기 위하여 상기 촉매 물질을 제거함이 없이 상기 반도체 막을 가열하는 단계와, 상기 반도체 막의 결정도를 더욱 증가시키기 위하여 레이저 광으로 상기 반도체 막을 조사하는 단계와, 상기 제1부분으로 부터 떨어져 있는 상기 반도체 막의 적어도 제2부분에서 상기 촉매 물질을 에칭하는 단계를 포함하는 반도체 디바이스 제조 방법.
  27. 제26항에 있어서, 상기 촉매 물질의 초과양은 상기 에칭에 의해 제거되는 반도체 디바이스 제조 방법.
  28. 제26항에 있어서, 상기 촉매 물질은 2차 이온 질량 분광계에 의해 측정된 바와같이 1×1015atoms/cm3내지 latomic%범위의 농도로 상기 반도체 막에 가해지는 반도체 디바이스 제조 방법.
  29. 제26항에 있어서, 상기 촉매 물질은 Pt, Fe, Co, 및 Pd를 포함하는 그룹으로 부터 선택되는 금속을 포함하는 반도체 디바이스 제조 방법.
  30. 제26항에 있어서, 상기 촉매 물질은 상기 반도체 막의 하부 표면과 접촉하여 제공되는 반도체 디바이스 제조 방법.
  31. 제26항에 있어서, 상기 촉매 물질은 상기 반도체 막의 상부 표면과 접촉하여 제공되는 반도체 디바이스 제조 방법.
  32. 반도체 디바이스 제조 방법에 있어서, 실리콘을 포함하는 반도체 막의 선택된 부분과 접촉하여 촉매 물질을 배치하는 단계로서, 상기 촉매는 상기 반도체 막의 결정화를 증진시킬 수 있는 상기 배치 단계와, 상기 막을 결정화하기 위하여 상기 촉매 물질을 제거함이 없이 상기 반도체 막을 가열하는 단계와, 상기 반도체 막의 결정도를 더욱 증가시키기 위하여 상기 반도체 막을 급속 가열하는 단계와, 상기 본도체 막이 에칭 단계에 의해 영향을 받지 않도록 상기 반도체 막의 상부 표면에서 상기 촉매 물질을 에칭하는 단계를 포함하는 반도체 디바이스 제조 방법.
  33. 제32항에 있어서, 상기 촉매 물질의 초과양은 상기 에칭에 의해 제거되는 반도체 디바이스 제조 방법.
  34. 제32항에 있어서, 상기 촉매 물질은 2차 이온 질량 분광계에 의해 측정된 바와같이 1×1015atoms/cm3내지 latomic%범위의 농도로 상기 반도체 막에 가해지는 반도체 디바이스 제조 방법.
  35. 제32항에 있어서, 상기 촉매 물질은 Pt, Fe, Co, 및 Pd를 포함하는 그룹으로 부터 선택되는 금속을 포함하는 반도체 디바이스 제조 방법.
  36. 제32항에 있어서, 상기 촉매 물질은 상기 반도체 막의 하부 표면과 접촉하여 제공되는 반도체 디바이스 제조 방법.
  37. 제32항에 있어서, 상기 촉매 물질은 상기 반도체 막의 상부 표면과 접촉하여 제공되는 반도체 디바이스 제조 방법.
  38. 제32항에 있어서, 상기 반도체 막은 비결정인 반도체 디바이스 제조 방법.
  39. 제8항에 있어서, 상기 반도체 막은 절연된 게이트 전계 효과 트랜지스터의 적어도 하나의 채널 영역을 포함하고 상기 촉매는 적어도 상기 채널 영역상에 형성되는 반도체 제조 공정.
  40. 제15항에 있어서, 상기 반도체 막은 절연된 게이트 전계 효과 트랜지스터의 적어도 하나의 채널 영역을 포함하고 상기 용매는 적어도 상기 채널 영역상에 코팅되는 반도체 제조 공정.
  41. 제32항에 있어서, 상기 반도체 막의 상기 선택된 부분은 절연된 게이트 전계 효과 트랜지스터의 적어도 하나의 채널 영역을 포함하고 상기 촉매는 적어도 상기 선택된 부분상에 배치되는 반도체 디바이스 제조 방법.
  42. 제1항에 있어서, 상기 금속 함유하는 촉매는 상기 반도체 막상 또는 그 밑에 배치되는 반도체 제조 공정.
  43. 제1항에 있어서, 상기 금속 니켈, 철, 코발트, 백금 및 팔라듐을 포함하는 그룹으로 부터 선택되는 반도체 제조 공정.
  44. 제1항에 있어서, 상기 반도체 막은 상기 가열 단계를 수행하기 전에 배결정 상태로 있는 반도체 제조 공정.
  45. 제8항에 있어서, 상기 금속 함유하는 촉매는상기 반도체 막상 또는 그 밑에 배치되는 반도체 제조 공정.
  46. 제8항에 있어서, 상기 금속은 니켈, 철, 코발트, 백금 및 팔라듐을 포함하는 그룹으로 부터 선택되는 반도체 제조 공정.
  47. 제8항에 있어서, 상기 반도체 막은 상기 가열 단계를 수행하기 전에 비결정 상태로 있는 반도체 제조 공정.
  48. 반도체 디바이스 제조 방법에 있어서, 기판의 절연 표면상에 실리콘을 포함하는 반도체 막을 형성하는 단계로서, 상기 반도체 막은 상기 반도체 디바이스의 활성 영역이되는 영역을 포함하는 상기 형성 단계와, 상기 반도체 막의 제1부분과 접촉하는 금속 함유하는 촉매를 배치하는 단계와, 상기 반도체 막의 적어도 일부 영역을 결정화하기 위하여 사익 반도체 막을 가열하는 단계로서, 상기 결정화는 상기 반도체 막을 통해서 상기 금속의 확산에 의해 진행되는 상기 가열 단계와, 상기 제1부분과 떨어져 있는 상기 반도체 막의 적어도 제2부분을 선택적으로 에칭하는 단계를 포함하는 반도체 디바이스 제조 방법.
  49. 제48항에 있어서, 상기 에칭은 액체 에천트를 이용하므로써 수행하는 반도체 디바이스 제조 방법.
  50. 제49항에 있어서, 상기 에천트는 불화수소산 및 염산을 포함하는 그룹으로 부터 선택하는 반도체 디바이스 제조방법.
  51. 제1항에 있어서, 상기 반도체 막은 비결정인 반도체 디바이스 제조 공정.
  52. 제8항에 있어서, 상기 반도체 막은 비결정인 반도체 디바이스 제조 공정.
  53. 제19항에 있어서, 상기 반도체 막은 비결정인 반도체 디바이스 제조 공정.
  54. 제26항에 있어서, 상기 반도체 막은 비결정인 반도체 디바이스 제조 방법.
  55. 제1항에 있어서, 상기 반도체 막은 절연된 게이트 전계효과 트랜지스터의 적어도 하나의 채널 영역을 포함하고 상기 촉매는 적어도 상기 채널 영역상에 형성되는 반도체 제조 공정.
  56. 제19항에 있어서, 상기 반도체 막의 상기 선택된 부분은 절연된 게이트 전계 효과 트랜지스터의 적어도 하나의 채널 영역을 포함하고 상기 촉매는 적어도 상기 선택된 부분상에 배치되는 반도체 디바이스 제조 방법.
  57. 제26항에 있어서, 상기 반도체 막의 상기 선택된 부분은 절연된 게이트 전계 효과 트랜지스터의 적어도 하나의 채널 영역을 포함하고 상기 촉매는 적어도 상기 선택된 부분상에 배치되는 반도체 디바이스 제조 방법.
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