JP6082423B2 - 半導体装置の作製方法及び表示装置の作製方法 - Google Patents

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Description

本発明は、半導体装置及びその作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能し得る装
置全般をいい、電気光学装置、半導体回路及び電子機器などは全て半導体装置である。
絶縁表面を有する基板上に形成された半導体膜を用いて、トランジスタを構成する技術
が注目されている。当該トランジスタは集積回路や表示装置のような半導体装置に広く応
用されている。トランジスタに適用可能な半導体膜としてシリコン膜が知られている。
トランジスタの半導体膜に用いられるシリコン膜は、用途によって非晶質シリコン膜と
多結晶シリコン膜とが使い分けられている。例えば、大型の表示装置を構成するトランジ
スタに適用する場合、大面積基板への成膜技術が確立されている非晶質シリコン膜を用い
ると好適である。一方、駆動回路を一体形成した高機能の表示装置を構成するトランジス
タに適用する場合、高い電界効果移動度を有するトランジスタを作製可能な多結晶シリコ
ン膜を用いると好適である。多結晶シリコン膜は、非晶質シリコン膜に対し高温での熱処
理、又はレーザ光処理を行うことで形成する方法が知られる。
さらに、近年では酸化物半導体膜が注目されている。例えば、キャリア密度が１０１８
／ｃｍ３未満であるインジウム、ガリウム及び亜鉛を含む酸化物半導体膜を用いたトラン
ジスタが開示されている（特許文献１参照）。
酸化物半導体膜は、スパッタリング法を用いて成膜できるため、大型の表示装置を構成
するトランジスタに適用することができる。また、酸化物半導体膜を用いたトランジスタ
は、高い電界効果移動度を有するため、駆動回路を一体形成した高機能の表示装置を実現
できる。また、非晶質シリコン膜を用いたトランジスタの生産設備の一部を改良して利用
することが可能であるため、設備投資を抑えられるメリットもある。
ところで、酸化物半導体膜を用いたトランジスタは、オフ状態において極めてリーク電
流（オフ電流ともいう。）が小さいことが知られている。例えば、酸化物半導体膜を用い
たトランジスタの低いリーク特性を応用した低消費電力のＣＰＵなどが開示されている（
特許文献２参照）。
特開２００６−１６５５２８号公報 米国特許出願公開第２０１２／００３２７３０号明細書
酸化物半導体膜を用いたトランジスタは、酸化物半導体膜中に生じる欠陥、及び酸化物
半導体膜に接する絶縁膜との界面に生じる欠陥によって、トランジスタの電気特性が不良
となる。また、酸化物半導体膜を用いたトランジスタの応用が広がるにつれ、信頼性の要
求が多様化している。
そこで、本発明の一態様は、酸化物半導体膜を用いたトランジスタに安定した電気特性
を付与することを課題の一とする。また、本発明の一態様は、酸化物半導体膜を用いたト
ランジスタに優れた電気特性を付与することを課題の一とする。また、当該トランジスタ
を有する信頼性の高い半導体装置を提供することを課題の一とする。
本発明の一態様は、酸化物半導体膜及び酸化物膜が積層された多層膜と、ゲート電極と
、ゲート絶縁膜とを有し、多層膜は、ゲート絶縁膜を介して前記ゲート電極と重畳して設
けられており、多層膜は、酸化物半導体膜の下面と酸化物半導体膜の側面とでなす第１の
角度、及び、酸化物膜の下面と酸化物膜の側面とでなす第２の角度を有する形状であり、
第１の角度は、第２の角度よりも小さく、且つ鋭角であることを特徴とする半導体装置で
ある。
上記半導体装置において、多層膜は、酸化物半導体膜の上端と前記酸化物膜の下端が略
一致している。また、多層膜は、酸化物半導体膜の上に酸化物膜が積層されていてもよく
、酸化物半導体膜の上下に酸化物膜が積層されていてもよい。
上記半導体装置において、第１の角度及び第２の角度は、１０°以上９０°未満が好ま
しい。
上記半導体装置において、酸化物膜は、酸化物半導体膜と共通の元素を含み、かつ酸化
物半導体膜よりも伝導帯下端のエネルギーが真空準位に近いことが好ましい。例えば、酸
化物半導体膜及び酸化物膜は、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ
、Ｓｎ、Ｌａ、Ｃｅ、又はＮｄ）であり、酸化物膜は、酸化物半導体膜よりもＭに対する
Ｉｎの原子数比が小さいことが好ましい。
上記半導体装置において、酸化物膜は非晶質であり、酸化物半導体膜は結晶質であり、
酸化物半導体膜に含まれる結晶部のｃ軸は、酸化物半導体膜の表面の法線ベクトルに平行
であることが好ましい。
上記半導体装置において、ソース電極及びドレイン電極は、多層膜に接して設けられて
おり、多層膜のソース電極及びドレイン電極と接する界面近傍の領域には、低抵抗領域が
設けられている。
また、上記半導体装置は、酸化物膜と同一の組成又は異なる組成を有する酸化物膜が、
ソース電極及びドレイン電極と、多層膜との上面に接して設けられていてもよい。
本発明の一態様により、酸化物膜及び酸化物半導体膜を含む多層膜を用いることで、ト
ランジスタに安定した電気特性を付与することができる。
また、当該多層膜の形状を、少なくとも第１の角度と、当該第１の角度よりも大きい第
２の角度とを有するテーパ形状とすることで、チャネル領域となる酸化物半導体膜とソー
ス電極及びドレイン電極との接触面積を増大させることができ、トランジスタのオン電流
を増大させることができる。
また、本発明の一態様により、上記トランジスタを有する信頼性の高い半導体装置を提
供することができる。
トランジスタを説明する上面図及び断面図。 トランジスタを説明する断面図。 多層膜のバンド構造を説明する図。 多層膜のバンド構造を説明する図。 トランジスタの作製方法を説明する断面図。 トランジスタの作製方法を説明する断面図。 トランジスタを説明する上面図及び断面図。 トランジスタを説明する上面図及び断面図。 トランジスタを説明する断面図。 多層膜のバンド構造を説明する図。 トランジスタの作製方法を説明する断面図。 トランジスタの作製方法を説明する断面図。 トランジスタを説明する上面図及び断面図。 トランジスタを説明する上面図及び断面図。 ＥＬ表示装置の一例を示す回路図。 ＥＬ表示装置の一例を示す上面図及び断面図。 ＥＬ表示装置の一例を示す断面図。 液晶表示装置の一例を示す回路図。 液晶表示装置の一例を示す断面図。 半導体装置の一例を示すブロック図。 半導体装置の一例を示す断面図。 ＣＰＵの一例を示すブロック図。 電子機器の一例を示す図。 エッチング液と、エッチング速度との関係を説明する図。 ＳＴＥＭ像を説明する図。 ＳＴＥＭ像を説明する図。 ＳＴＥＭ像を説明する図。 ＳＴＥＭ像を説明する図。 ＳＴＥＭ像を説明する図。 ＳＴＥＭ像を説明する図。 多層膜の構造を説明する図。 多層膜の構造を説明する図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明
は以下の説明に限定されず、その形態及び詳細を様々に変更し得ることは当業者であれば
容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈され
るものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符
号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを
同じくし、特に符号を付さない場合がある。
第１、第２として付される序数詞は便宜上用いるものであり、工程順又は積層順を示す
ものではない。また、本明細書において発明を特定するための事項として固有の名称を示
すものではない。
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）又はソース電位）
との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である
。
また、「電気的に接続する」と表現される場合であっても、現実の回路においては、物
理的な接続部分がなく、配線が延在しているだけの場合もある。
また、ソース及びドレインの機能は、回路動作において電流の方向が変化する場合など
には入れ替わることがある。このため、本明細書においては、ソース及びドレインの用語
は、入れ替えて用いることができるものとする。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置
されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」
とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って
、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表
す。
なお、本明細書などにおいて、各実施の形態及び各実施例に記載されている構成及び内
容は適宜組み合わせることができる。
（実施の形態１）
本実施の形態では、本発明の一態様であるトランジスタについて説明する。
１−１．トランジスタ構造（１）
図１に、ＢＧＴＣ構造であるトランジスタの上面図及び断面図を示す。図１（Ａ）は、
トランジスタの上面図を示す。図１（Ａ）において、一点鎖線Ａ１−Ａ２に対応する断面
図を図１（Ｂ）に示す。また、図１（Ａ）において、一点鎖線Ａ３−Ａ４に対応する断面
図を図１（Ｃ）に示す。なお、図１（Ａ）において、図面の明瞭化のために当該トランジ
スタの構成要素の一部（ゲート絶縁膜、及び保護絶縁膜など）を省略している。
本項では、ボトムゲート型トランジスタについて説明する。ここでは、ボトムゲート型
トランジスタの一種であるボトムゲートトップコンタクト構造（ＢＧＴＣ構造）のトラン
ジスタについて図１を用いて説明する。図１（Ｂ）に示すトランジスタは、基板１００上
に設けられたゲート電極１０４と、ゲート電極１０４上に設けられたゲート絶縁膜１１２
と、ゲート絶縁膜１１２上に設けられた、酸化物半導体膜１０６ａ、及び酸化物半導体膜
１０６ａ上に設けられた酸化物膜１０６ｂを含む多層膜１０６と、ゲート絶縁膜１１２及
び多層膜１０６上に設けられたソース電極１１６ａ及びドレイン電極１１６ｂと、多層膜
１０６、ソース電極１１６ａ及びドレイン電極１１６ｂ上に設けられた保護絶縁膜１１８
と、を有する。
なお、ソース電極１１６ａ及びドレイン電極１１６ｂに用いる導電膜の種類によっては
、多層膜１０６の一部から酸素を奪い、又は混合層を形成し、多層膜１０６中に低抵抗領
域１０６ｃ及び低抵抗領域１０６ｄを形成することがある。低抵抗領域１０６ｃ及び低抵
抗領域１０６ｄは、図１（Ｂ）において、多層膜１０６中のソース電極１１６ａ及びドレ
イン電極１１６ｂと接する界面近傍の領域（多層膜１０６の破線とソース電極１１６ａ及
びドレイン電極１１６ｂの間の領域）となる。低抵抗領域１０６ｃ及び低抵抗領域１０６
ｄの一部又は全部は、ソース領域及びドレイン領域として機能する。
図１（Ａ）において、ゲート電極１０４と重なる領域において、ソース電極１１６ａと
ドレイン電極１１６ｂとの間隔をチャネル長という。ただし、トランジスタが、ソース領
域及びドレイン領域を含む場合、ゲート電極１０４と重なる領域において、低抵抗領域１
０６ｃと低抵抗領域１０６ｄとの間隔をチャネル長といってもよい。
なお、チャネル形成領域とは、多層膜１０６において、ゲート電極１０４と重なり、か
つソース電極１１６ａとドレイン電極１１６ｂとに挟まれる領域をいう（図１（Ｂ）参照
）。また、チャネル領域とは、チャネル形成領域において、電流が主として流れる領域を
いう。ここでは、チャネル領域は、チャネル形成領域中の酸化物半導体膜１０６ａの一部
分である。
なお、ゲート電極１０４は、図１（Ａ）に示すように、上面形状において多層膜１０６
が内側に含まれるように設けられる。こうすることで、基板１００側から光が入射した際
に、多層膜１０６中で光によってキャリアが生成されることを抑制することができる。即
ち、ゲート電極１０４は遮光膜としての機能を有する。ただし、ゲート電極１０４の外側
まで多層膜１０６が形成されていてもよい。
酸化物半導体膜１０６ａの下面とは、酸化物半導体膜１０６ａの基板１００側の面、又
は酸化物半導体膜１０６ａのゲート絶縁膜１１２に接する面に相当する。酸化物膜１０６
ｂの下面とは、酸化物膜１０６ｂの基板１００側の面、又は酸化物膜１０６ｂの酸化物半
導体膜１０６ａとの境界面に相当する。なお、多層膜１０６の積層構造は、ＳＴＥＭ（Ｓ
ｃａｎｎｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ
）を用いて観察することによって、その境界を確認することができる。しかし、酸化物半
導体膜１０６ａ及び酸化物膜１０６ｂに用いる材料によっては、当該境界を明確に確認で
きない場合がある。
１−１−１．多層膜について
以下では、多層膜１０６と、多層膜１０６を構成する酸化物半導体膜１０６ａ及び酸化物
膜１０６ｂとについて、図１及び図２を用いて説明する。
図２は、図１（Ｂ）の破線で囲まれた領域の拡大図である。
多層膜１０６において、少なくとも酸化物半導体膜１０６ａはテーパ形状を有する。好
ましくは、酸化物膜１０６ｂもテーパ形状を有する。また、酸化物半導体膜１０６ａのテ
ーパ形状と、酸化物膜１０６ｂのテーパ形状とが異なる。
具体的には、酸化物半導体膜１０６ａにおいて、酸化物半導体膜１０６ａの下面と酸化
物半導体膜１０６ａの側面とでなす角度を第１の角度θ１とし、酸化物膜１０６ｂにおい
て、酸化物膜１０６ｂの下面と酸化物膜１０６ｂの側面とでなす角度を第２の角度θ２と
した場合、第１の角度θ１は鋭角とし、第２の角度θ２は鋭角、又は垂直とすることがで
きる。
特に、第１の角度θ１及び第２の角度θ２は共に鋭角であり、第１の角度θ１のほうが
第２の角度θ２よりも小さいことが好ましい。
また、第１の角度θ１は１０°以上９０°未満であり、３０°以上７０°以下であるこ
とが好ましい。第２の角度θ２は、１０°以上９０°未満とし、３０°以上７０°以下と
することが好ましい。
このように、多層膜１０６を、異なるテーパ角を有するテーパ形状とすることで下記の
効果を得ることができる。多層膜１０６について、一定のテーパ角を有するテーパ形状に
比べて、異なるテーパ角を有するテーパ形状とすることで、ソース電極１１６ａ及びドレ
イン電極１１６ｂとの接触面積を拡大することができる。従って、多層膜１０６と、ソー
ス電極１１６ａ及びドレイン電極１１６ｂとの接触抵抗が低減し、トランジスタのオン電
流を増大させることができる。
また、第２の角度θ２を第１の角度θ１よりも大きくすることで、酸化物膜１０６ｂと
ソース電極１１６ａ及びドレイン電極１１６ｂとの接触面積を小さくすることができ、酸
化物膜１０６ｂに形成される低抵抗領域を小さくすることができる。これにより、酸化物
膜１０６ｂの低抵抗化を抑制してソース電極１１６ａ及びドレイン電極１１６ｂの間にお
けるリークパスの発生を抑制しつつ、チャネル領域として機能する酸化物半導体膜１０６
ａに効果的に低抵抗領域を形成することができ、トランジスタのオン電流の増大と、トラ
ンジスタのオフ電流の低減とを両立させることができる。
また、酸化物半導体膜１０６ａの上端は、酸化物膜１０６ｂの下端と略一致している（
図２参照）。つまり、多層膜１０６には、酸化物半導体膜１０６ａと酸化物膜１０６ｂと
で形成される大きな段差１１３を有していない（図３１（Ａ）、（Ｂ）参照）。そのため
、多層膜１０６上に設けられる膜（例えば、ソース電極１１６ａ及びドレイン電極１１６
ｂに加工される導電膜）の段切れを抑制することができ、電気特性が良好なトランジスタ
を作製することができる。なお、酸化物半導体膜１０６ａの上端と酸化物膜１０６ｂの下
端とが略一致しているとは、酸化物膜１０６ｂの下端と酸化物半導体膜１０６ａの上端と
の距離Ｌ１が３０ｎｍ以下、好ましくは１０ｎｍ以下であることをいう（図３１（Ａ）、
（Ｂ）参照）。
上記テーパ形状は、多層膜１０６をエッチングで形成する際に、酸化物半導体膜１０６
ａ及び酸化物膜１０６ｂのエッチング速度が異なることを利用することで形成できる。特
に、上記テーパ形状は、酸化物半導体膜１０６ａのエッチング速度を、酸化物膜１０６ｂ
のエッチング速度よりも遅くすることで形成することができる。
上記テーパ形状は、例えば、エッチャントとしてリン酸を含む溶液を用いたウェットエ
ッチングによって形成することができる。
多層膜１０６をウェットエッチングによって形成することの利点としては、以下のこと
が挙げられる。例えば、多層膜１０６に加工される酸化物半導体膜及び酸化物膜にピンホ
ールなどの欠陥を有している場合、ドライエッチングによって当該酸化物半導体膜及び当
該酸化物膜を加工すると、当該ピンホールを通じて、当該酸化物半導体膜及び当該酸化物
膜の下に設けられている絶縁膜（ゲート絶縁膜など）もエッチングする場合がある。これ
により、当該絶縁膜に、当該絶縁膜の下に設けられている電極（ゲート電極など）に達す
る開口が形成されてしまう場合がある。このような状況下でトランジスタを作製すると、
当該電極と多層膜１０６上に形成される電極（ソース電極及びドレイン電極など）とでシ
ョートするなど、特性不良のトランジスタが作製される場合がある。つまり、ドライエッ
チングにより多層膜１０６を形成すると、トランジスタの歩留まりが低下することに繋が
る。従って、多層膜１０６をウェットエッチングによって形成することで、電気特性の良
好なトランジスタを生産性高く作製することができる。
また、ウェットエッチングのエッチング速度は、エッチャントの濃度、及びエッチャン
トの温度などによって変化することから、酸化物半導体膜１０６ａのエッチング速度が酸
化物膜１０６ｂのエッチング速度よりも遅くなるように適宜調整することが好ましい。ま
た、第２の角度θ２を第１の角度θ１よりも大きくすることで、当該ウェットエッチング
において、エッチャントに曝される面積をできるだけ小さくすることができる。また、第
２の角度θ２を第１の角度θ１よりも大きくすることで、エッチャントによる汚染や欠陥
の生成によって、酸化物膜１０６ｂに形成される低抵抗領域を小さくすることができる。
例えば、上記エッチャントとして、８５％程度に調整したリン酸水溶液、又はリン酸（
７２％）と硝酸（２％）と酢酸（９．８％）を混合した混合溶液（混酸アルミ液ともいう
。）が挙げられる。また、エッチャントの温度は、２０℃〜３５℃程度の室温又は常温が
好ましい。なお、エッチャントは上記以外のものであってもよい。
酸化物半導体膜１０６ａは、少なくともインジウムを含む酸化物半導体膜である。例え
ば、インジウムの他に亜鉛を含んでいてもよい。また、酸化物半導体膜１０６ａは、イン
ジウムに加えて、元素Ｍ（ＭはＡｌ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、又はＮ
ｄ）を含むと好ましい。
酸化物膜１０６ｂは、酸化物半導体膜１０６ａを構成する元素一種以上から構成され、
伝導帯下端のエネルギーが酸化物半導体膜１０６ａよりも０．０５ｅＶ以上、０．０７ｅ
Ｖ以上、０．１ｅＶ以上又は０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅ
Ｖ以下又は０．４ｅＶ以下真空準位に近い酸化物膜である。このとき、ゲート電極１０４
に電界を印加すると、多層膜１０６のうち、伝導帯下端のエネルギーが低い酸化物半導体
膜１０６ａにチャネルが形成される。即ち、酸化物半導体膜１０６ａと保護絶縁膜１１８
との間に酸化物膜１０６ｂを有することによって、トランジスタのチャネルを保護絶縁膜
１１８と接しない酸化物半導体膜１０６ａに形成することができる。また、酸化物半導体
膜１０６ａを構成する元素一種以上から酸化物膜１０６ｂが構成されるため、酸化物半導
体膜１０６ａと酸化物膜１０６ｂとの間において、界面散乱が起こりにくい。従って、酸
化物半導体膜１０６ａと酸化物膜１０６ｂとの間において、キャリアの動きが阻害されな
いため、トランジスタの電界効果移動度が高くなる。また、酸化物半導体膜１０６ａと酸
化物膜１０６ｂとの間に界面準位を形成しにくい。酸化物半導体膜１０６ａと酸化物膜１
０６ｂとの間に界面準位があると、該界面をチャネルとしたしきい値電圧の異なる第２の
トランジスタが形成され、トランジスタの見かけ上のしきい値電圧が変動することがある
。従って、酸化物膜１０６ｂを設けることにより、トランジスタのしきい値電圧などの電
気特性のばらつきを低減することができる。
酸化物膜１０６ｂは、例えば、Ａｌ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、Ｎｄ
又はＨｆ（特にＡｌ又はＧａ）を酸化物半導体膜１０６ａよりも高い原子数比で含む酸化
物膜とすればよい。具体的には、酸化物膜１０６ｂとして、酸化物半導体膜１０６ａより
も前述の元素を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上高い原子
数比で含む酸化物膜を用いる。前述の元素は酸素と強く結合するため、酸素欠損が酸化物
膜に生じることを抑制する機能を有する。即ち、酸化物膜１０６ｂは酸化物半導体膜１０
６ａよりも酸素欠損が生じにくい酸化物膜である。
例えば、酸化物半導体膜１０６ａがＩｎ−Ｍ−Ｚｎ酸化物であり、酸化物膜１０６ｂも
Ｉｎ−Ｍ−Ｚｎ酸化物とするとき、酸化物膜１０６ｂをＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ
２［原子数比］、酸化物半導体膜１０６ａをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数
比］とすると、ｙ１／ｘ１がｙ２／ｘ２よりも大きくなる酸化物膜１０６ｂ及び酸化物半
導体膜１０６ａを選択する。なお、元素ＭはＩｎよりも酸素との結合力が強い金属元素で
あり、例えばＡｌ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、又はＮｄ（特にＡｌ又は
Ｇａ）などが挙げられる。好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも１．５倍以上大き
くなる酸化物膜１０６ｂ及び酸化物半導体膜１０６ａを選択する。さらに好ましくは、ｙ
１／ｘ１がｙ２／ｘ２よりも２倍以上大きくなる酸化物膜１０６ｂ及び酸化物半導体膜１
０６ａを選択する。より好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも３倍以上大きくなる
酸化物膜１０６ｂ及び酸化物半導体膜１０６ａを選択する。このとき、酸化物膜１０６ｂ
において、ｙ２がｘ２以上であるとトランジスタに安定した電気特性を付与できるため好
ましい。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動度が低下
してしまうため、ｙ２はｘ２の３倍未満であると好ましい。
また、酸化物膜１０６ｂが緻密であると、トランジスタ作製工程に用いられるプラズマ
などによってダメージが入りにくく、安定した電気特性のトランジスタとすることができ
るため好ましい。
酸化物膜１０６ｂの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎ
ｍ以下とする。また、酸化物半導体膜１０６ａの厚さは、３ｎｍ以上２００ｎｍ以下、好
ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。
以下では、酸化物半導体膜１０６ａ及び酸化物膜１０６ｂのシリコン濃度について説明
する。なお、トランジスタの電気特性を安定にするためには、酸化物半導体膜１０６ａ中
の不純物濃度を低減し、酸化物半導体膜を真性又は実質的に真性にすることが有効である
。具体的には、酸化物半導体膜のキャリア密度は、１×１０１７／ｃｍ３未満、１×１０
１５／ｃｍ３未満、又は１×１０１３／ｃｍ３未満にするとよい。また、酸化物半導体膜
において、主成分以外（１原子％未満）の軽元素、半金属元素、金属元素などは不純物と
なる。例えば、水素、窒素、炭素、シリコン、ゲルマニウム、チタン及びハフニウムは、
酸化物半導体膜中で不純物となる。酸化物半導体膜中の不純物濃度を低減するためには、
近接するゲート絶縁膜１１２及び酸化物膜１０６ｂ中の不純物濃度も低減することが好ま
しい。
例えば、酸化物半導体膜１０６ａにシリコンが含まれる場合、不純物準位を形成する。
特に、酸化物半導体膜１０６ａと酸化物膜１０６ｂとの間にシリコンがあると、該不純物
準位がトラップとなる。そのため、酸化物半導体膜１０６ａと酸化物膜１０６ｂとの間に
おけるシリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａ
ｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
また、酸化物半導体膜１０６ａ中で水素及び窒素は、ドナー準位を形成し、キャリア密
度を増大させてしまう。酸化物半導体膜１０６ａの水素濃度は二次イオン質量分析法（Ｓ
ＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において
、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以
下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１
８ａｔｏｍｓ／ｃｍ３以下とする。また、窒素濃度は、ＳＩＭＳにおいて、５×１０１９
ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好まし
くは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／
ｃｍ３以下とする。
また、酸化物半導体膜１０６ａの水素濃度及び窒素濃度を低減するために、酸化物膜１
０６ｂの水素濃度及び窒素濃度を低減すると好ましい。酸化物膜１０６ｂの水素濃度はＳ
ＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏ
ｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好まし
くは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、窒素濃度は、ＳＩＭＳにおいて
、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以
下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１
７ａｔｏｍｓ／ｃｍ３以下とする。
酸化物半導体膜１０６ａ及び酸化物膜１０６ｂは、非晶質又は結晶質である。当該結晶
質としては、多結晶構造、単結晶構造、微結晶構造などが挙げられる。また、酸化物半導
体膜１０６ａ及び酸化物膜１０６ｂは、結晶粒が非晶質領域に分散された混合構造であっ
てもよい。なお、微結晶構造とは、各結晶粒の面方位がランダムであり、微結晶構造又は
混合構造に含まれる結晶粒の粒径は０．１ｎｍ以上１０ｎｍ以下、好ましくは１ｎｍ以上
１０ｎｍ以下、さらに好ましくは２ｎｍ以上４ｎｍ以下である。
酸化物半導体膜１０６ａ及び酸化物膜１０６ｂについて、好ましくは、酸化物半導体膜
１０６ａは結晶質とし、酸化物膜１０６ｂは非晶質又は結晶質とする。チャネルが形成さ
れる酸化物半導体膜１０６ａが結晶質であることにより、トランジスタに安定した電気特
性を付与することができる。また、結晶質の酸化物半導体膜１０６ａは、好ましくはＣＡ
ＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓ
ｅｍｉｃｏｎｄｕｃｔｏｒ）とする。
また、酸化物半導体膜１０６ａは非晶質な膜の上に形成することが好ましい。例えば、
非晶質な絶縁膜の面上、又は非晶質な半導体膜の面上などが挙げられる。後述の成膜方法
を用いることで非晶質な膜の上にＣＡＡＣ−ＯＳである酸化物半導体膜１０６ａを形成す
ることができる。
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの
結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−
ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体
内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、欠陥準位密度が低いという特
徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。
ＣＡＡＣ−ＯＳ膜をＴＥＭによって観察すると、結晶部同士の明確な境界、即ち結晶粒
界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ
−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観
察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原
子の各層は、ＣＡＡＣ−ＯＳ膜を形成する面（被形成面ともいう。）または上面の凹凸を
反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面Ｔ
ＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列している
ことを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られ
ない。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有し
ていることがわかる。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）
装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ
膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピーク
が現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属され
ることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に
概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐ
ｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピーク
は、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸
化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）
として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面
に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを
５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は
不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平
行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に
配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を
行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面ま
たは上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の
形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成
面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ
膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上
面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡ
ＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部
分的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ
法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現
れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向
性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍
にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳを用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
が小さい。よって、当該トランジスタは、安定した電気特性を有する。
また、酸化物半導体膜１０６ａにシリコン及び炭素が高い濃度で含まれることにより、
酸化物半導体膜１０６ａの結晶性を低下させることがある。酸化物半導体膜１０６ａの結
晶性を低下させないためには、酸化物半導体膜１０６ａのシリコン濃度を１×１０１９ａ
ｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好まし
くは２×１０１８ａｔｏｍｓ／ｃｍ３未満とすればよい。また、酸化物半導体膜１０６ａ
の結晶性を低下させないためには、酸化物半導体膜１０６ａの炭素濃度を１×１０１９ａ
ｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好まし
くは２×１０１８ａｔｏｍｓ／ｃｍ３未満とすればよい。
このように、チャネルが形成される酸化物半導体膜１０６ａが高い結晶性を有し、かつ
不純物や欠陥などに起因する準位密度が低い場合、多層膜１０６を用いたトランジスタは
安定した電気特性を有する。
以下では、多層膜１０６中の局在準位について説明する。多層膜１０６中の局在準位を
低減することで、多層膜１０６を用いたトランジスタに安定した電気特性を付与すること
ができる。多層膜１０６の局在準位は、一定光電流測定法（ＣＰＭ：Ｃｏｎｓｔａｎｔ
Ｐｈｏｔｏｃｕｒｒｅｎｔ Ｍｅｔｈｏｄ）によって評価可能である。
トランジスタに安定した電気特性を付与するためには、多層膜１０６中のＣＰＭ測定で
得られる局在準位による吸収係数を、１×１０−３ｃｍ−１未満、好ましくは３×１０−
４ｃｍ−１未満とすればよい。また、多層膜１０６中のＣＰＭ測定で得られる局在準位に
よる吸収係数を、１×１０−３ｃｍ−１未満、好ましくは３×１０−４ｃｍ−１未満とす
ることで、トランジスタの電界効果移動度を高めることができる。なお、多層膜１０６中
のＣＰＭ測定で得られる局在準位による吸収係数を、１×１０−３ｃｍ−１未満、好まし
くは３×１０−４ｃｍ−１未満とするためには、酸化物半導体膜１０６ａ中で局在準位を
形成する元素であるシリコン、ゲルマニウム、炭素、ハフニウム、チタンなどの濃度を２
×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３未満と
すればよい。
なお、ＣＰＭ測定では、試料である多層膜１０６に接して設けられた電極及び電極間に
電圧を印加した状態で光電流値が一定となるように端子間の試料面に照射する光量を調整
し、照射光量から吸収係数を導出することを各波長にて行うものである。ＣＰＭ測定にお
いて、試料に欠陥があるとき、欠陥の存在する準位に応じたエネルギー（波長より換算）
における吸収係数が増加する。この吸収係数の増加分に定数を掛けることにより、試料の
欠陥密度を導出することができる。
ＣＰＭ測定で得られた局在準位は、不純物や欠陥に起因する準位と考えられる。即ち、
ＣＰＭ測定で得られる局在準位による吸収係数が小さい多層膜１０６を用いたトランジス
タは安定した電気特性を有することがわかる。
以下では、多層膜１０６のバンド構造について、図３を用いて説明する。
例として、酸化物半導体膜１０６ａとしてエネルギーギャップが３．１５ｅＶであるＩ
ｎ−Ｇａ−Ｚｎ酸化物を用い、酸化物膜１０６ｂとしてエネルギーギャップが３．５ｅＶ
であるＩｎ−Ｇａ−Ｚｎ酸化物とする。エネルギーギャップは、分光エリプソメータ（Ｈ
ＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定した。
酸化物半導体膜１０６ａ及び酸化物膜１０６ｂの真空準位と価電子帯上端のエネルギー
差（イオン化ポテンシャルともいう。）は、それぞれ８ｅＶ及び８．２ｅＶであった。な
お、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔ
ｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（Ｐ
ＨＩ社 ＶｅｒｓａＰｒｏｂｅ）を用いて測定した。
従って、酸化物半導体膜１０６ａ及び酸化物膜１０６ｂの真空準位と伝導帯下端のエネ
ルギー差（電子親和力ともいう。）は、それぞれ４．８５ｅＶ及び４．７ｅＶであった。
図３に、多層膜１０６のバンド構造の一部を模式的に示す。図３は、図２の一点鎖線Ａ
５−Ａ６に対応するバンド構造である。具体的には、酸化物半導体膜１０６ａ及び酸化物
膜１０６ｂのそれぞれに酸化シリコン膜（ゲート絶縁膜１１２及び保護絶縁膜１１８）を
接して設けた場合について説明する。ここで、ＥｃＩ１は酸化シリコン膜の伝導帯下端の
エネルギーを示し、ＥｃＳ１は酸化物半導体膜１０６ａの伝導帯下端のエネルギーを示し
、ＥｃＳ２は酸化物膜１０６ｂの伝導帯下端のエネルギーを示し、ＥｃＩ２は酸化シリコ
ン膜の伝導帯下端のエネルギーを示す。
図３に示すように、酸化物半導体膜１０６ａ及び酸化物膜１０６ｂにおいて、伝導帯下
端のエネルギーは障壁が無くなだらかに変化する。換言すると、連続的に変化するともい
うことができる。これは、酸化物膜１０６ｂは、酸化物半導体膜１０６ａと共通の元素を
含み、酸化物半導体膜１０６ａ及び酸化物膜１０６ｂ間で、酸素が相互に移動することで
混合層が形成されるためであるということができる。
図３より、多層膜１０６の酸化物半導体膜１０６ａがウェル（井戸）となり、多層膜１
０６を用いたトランジスタにおいて、チャネル領域が酸化物半導体膜１０６ａに形成され
ることがわかる。なお、多層膜１０６は伝導帯下端のエネルギーが連続的に変化している
ため、酸化物半導体膜１０６ａと酸化物膜１０６ｂとが連続接合している、ともいえる。
なお、図４に示すように、酸化物膜１０６ｂと、保護絶縁膜１１８との界面近傍には、
不純物や欠陥に起因したトラップ準位が形成され得るものの、酸化物膜１０６ｂが設けら
れることにより、酸化物半導体膜１０６ａと当該トラップ準位とを遠ざけることができる
。ただし、ＥｃＳ１とＥｃＳ２とのエネルギー差が小さい場合、酸化物半導体膜１０６ａ
の電子が該エネルギー差を越えてトラップ準位に達することがある。トラップ準位に電子
が捕獲されることで、絶縁膜界面にマイナスの固定電荷が生じ、トランジスタのしきい値
電圧はプラス方向にシフトしてしまう。
従って、ＥｃＳ１とＥｃＳ２とのエネルギー差を、０．１ｅＶ以上、好ましくは０．１
５ｅＶ以上とすると、トランジスタのしきい値電圧の変動が低減され、安定した電気特性
となるため、好ましい。
１−１−２．ソース電極及びドレイン電極
ソース電極１１６ａ及びドレイン電極１１６ｂは、アルミニウム、チタン、クロム、コバ
ルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タン
タル及びタングステンを一種以上含む導電膜を、単層で、又は積層で用いることができる
。好ましくは、ソース電極１１６ａ及びドレイン電極１１６ｂは、銅を含む層を有する多
層膜とする。ソース電極１１６ａ及びドレイン電極１１６ｂとして、銅を含む層を有する
多層膜を用いることで、ソース電極１１６ａ及びドレイン電極１１６ｂと同一層で配線を
形成する場合、配線抵抗を低くすることができる。なお、ソース電極１１６ａとドレイン
電極１１６ｂは同一組成であってもよいし、異なる組成であってもよい。
ところで、ソース電極１１６ａ及びドレイン電極１１６ｂとして、銅を含む層を有する
多層膜を用いる場合、銅の影響により、酸化物膜１０６ｂと保護絶縁膜１１８との界面に
図４に示したようなトラップ準位を形成することがある。この場合も、酸化物膜１０６ｂ
を有することにより、当該トラップ準位に電子が捕獲されることを抑制することができる
。従って、トランジスタに安定した電気特性を付与し、かつ配線抵抗を低くすることが可
能となる。
１−１−３．保護絶縁膜
保護絶縁膜１１８は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シ
リコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イッ
トリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム及び酸化タ
ンタルを一種以上含む絶縁膜を、単層で、又は積層で用いればよい。
保護絶縁膜１１８は、例えば、１層目を酸化シリコン膜とし、２層目を窒化シリコン膜
とした多層膜とすればよい。この場合、酸化シリコン膜は酸化窒化シリコン膜としてもよ
い。また、窒化シリコン膜は窒化酸化シリコン膜としてもよい。酸化シリコン膜は、欠陥
密度の小さい酸化シリコン膜を用いると好ましい。具体的には、電子スピン共鳴（ＥＳＲ
：Ｅｌｅｃｔｒｏｎ Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ）にてｇ値が２．００１の信号に由
来するスピンの密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは５×１０１６ｓ
ｐｉｎｓ／ｃｍ３以下である酸化シリコン膜を用いる。窒化シリコン膜は水素ガス及びア
ンモニアガスの放出量が少ない窒化シリコン膜を用いる。水素ガス、アンモニアガスの放
出量は、昇温脱離ガス（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒ
ｏｓｃｏｐｙ）分析にて測定すればよい。また、窒化シリコン膜は、水素、水及び酸素を
透過しない、又はほとんど透過しない窒化シリコン膜を用いる。
また、保護絶縁膜１１８は、例えば、１層目を第１の酸化シリコン膜１１８ａとし、２
層目を第２の酸化シリコン膜１１８ｂとし、３層目を窒化シリコン膜１１８ｃとした多層
膜とすればよい（図１（Ｄ）参照）。この場合、第１の酸化シリコン膜１１８ａ及び第２
の酸化シリコン膜１１８ｂの一方又は双方は酸化窒化シリコン膜としてもよい。また、窒
化シリコン膜は窒化酸化シリコン膜としてもよい。第１の酸化シリコン膜１１８ａは、欠
陥密度の小さい酸化シリコン膜を用いると好ましい。具体的には、ＥＳＲにてｇ値が２．
００１の信号に由来するスピンの密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましく
は５×１０１６ｓｐｉｎｓ／ｃｍ３以下である酸化シリコン膜を用いる。第２の酸化シリ
コン膜１１８ｂは、過剰酸素を含む酸化シリコン膜を用いる。窒化シリコン膜１１８ｃは
水素ガス及びアンモニアガスの放出量が少ない窒化シリコン膜を用いる。また、窒化シリ
コン膜は、水素、水及び酸素を透過しない、又はほとんど透過しない窒化シリコン膜を用
いる。
過剰酸素を含む酸化シリコン膜とは、加熱処理などによって酸素を放出することができ
る酸化シリコン膜をいう。また、過剰酸素を含む絶縁膜は、加熱処理によって酸素を放出
する機能を有する絶縁膜である。
過剰酸素を含む絶縁膜は、酸化物半導体膜１０６ａ中の酸素欠損を低減することができ
る。酸化物半導体膜１０６ａ中で酸素欠損は、欠陥準位を形成し、その一部がドナー準位
となる。従って、酸化物半導体膜１０６ａ中の酸素欠損（特にチャネル領域の酸素欠損）
を低減することで、酸化物半導体膜１０６ａ（特にチャネル領域）のキャリア密度を低減
することができ、トランジスタに安定した電気特性を付与することができる。
ここで、加熱処理によって酸素を放出する膜は、ＴＤＳ分析によって、１×１０１８ａ
ｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以上又は１×１０２０ａｔｏｍ
ｓ／ｃｍ３以上の酸素（酸素原子数に換算）を放出することもある。
また、加熱処理によって酸素を放出する膜は、過酸化ラジカルを含むこともある。具体
的には、過酸化ラジカルに起因するスピン密度が、５×１０１７ｓｐｉｎｓ／ｃｍ３以上
であることをいう。なお、過酸化ラジカルを含む膜は、ＥＳＲにて、ｇ値が２．０１近傍
に非対称の信号を有することもある。
また、過剰酸素を含む絶縁膜は、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））で
あってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））は、シリコン原子数の
２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原
子数及び酸素原子数は、ラザフォード後方散乱分光法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ
Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定した値である。
１−１−４．ゲート絶縁膜
ゲート絶縁膜１１２は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化
シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イ
ットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム及び酸化
タンタルを一種以上含む絶縁膜を、単層で、又は積層で用いればよい。
ゲート絶縁膜は、例えば、１層目を窒化シリコン膜とし、２層目を酸化シリコン膜とし
た多層膜とすればよい。この場合、酸化シリコン膜は酸化窒化シリコン膜としてもよい。
また、窒化シリコン膜は窒化酸化シリコン膜としてもよい。酸化シリコン膜は、欠陥密度
の小さい酸化シリコン膜を用いると好ましい。具体的にはＥＳＲにてｇ値が２．００１の
信号に由来するスピンの密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは５×１
０１６ｓｐｉｎｓ／ｃｍ３以下である酸化シリコン膜を用いる。酸化シリコン膜は、過剰
酸素を含む酸化シリコン膜を用いると好ましい。窒化シリコン膜は水素ガス及びアンモニ
アガスの放出量が少ない窒化シリコン膜を用いる。水素ガス、アンモニアガスの放出量は
、ＴＤＳ分析にて測定すればよい。
ゲート絶縁膜１１２及び保護絶縁膜１１８の少なくとも一方が過剰酸素を含む絶縁膜を
含む場合、酸化物半導体膜１０６ａの酸素欠損が低減され、トランジスタに安定した電気
特性を付与することができる。
１−１−５．ゲート電極
ゲート電極１０４は、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イット
リウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタル及びタングステンを一種
以上含む導電膜を、単層で、又は積層で用いればよい。
１−１−６．基板
基板１００に大きな制限はない。例えば、ガラス基板、セラミック基板、石英基板、サフ
ァイア基板などを、基板１００として用いてもよい。また、シリコンや炭化シリコンなど
の単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板
、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能
であり、これらの基板上に半導体素子が設けられたものを、基板１００として用いてもよ
い。
また、基板１００として、第５世代（１０００ｍｍ×１２００ｍｍ又は１３００ｍｍ×
１５００ｍｍ）、第６世代（１５００ｍｍ×１８００ｍｍ）、第７世代（１８７０ｍｍ×
２２００ｍｍ）、第８世代（２２００ｍｍ×２５００ｍｍ）、第９世代（２４００ｍｍ×
２８００ｍｍ）、第１０世代（２８８０ｍｍ×３１３０ｍｍ）などの大型ガラス基板を用
いる場合、半導体装置の作製工程における加熱処理などで生じる基板１００の縮みによっ
て、微細な加工が困難になる場合ある。そのため、前述したような大型ガラス基板を基板
１００として用いる場合、加熱処理による縮みの小さいものを用いることが好ましい。例
えば、基板１００として、４００℃、好ましくは４５０℃、さらに好ましくは５００℃の
温度で１時間加熱処理を行った後の縮み量が１０ｐｐｍ以下、好ましくは５ｐｐｍ以下、
さらに好ましくは３ｐｐｍ以下である大型ガラス基板を用いればよい。
また、基板１００として、可とう性基板を用いてもよい。なお、可とう性基板上にトラ
ンジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トラ
ンジスタを剥離し、可とう性基板である基板１００に転置する方法もある。その場合には
、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。
以上のようにして構成されたトランジスタは、酸化物半導体膜１０６ａにチャネルが形
成されることにより、安定した電気特性を有し、高い電界効果移動度を有する。また、ソ
ース電極１１６ａ及びドレイン電極１１６ｂに銅を含む層を有する多層膜を用いても、安
定した電気特性が得られる。
１−２．トランジスタ構造（１）の作製方法
ここで、トランジスタの作製方法について図５及び図６を用いて説明する。
まずは、基板１００を準備する。
次に、ゲート電極１０４となる導電膜を成膜する。ゲート電極１０４となる導電膜は、
ゲート電極１０４として示した導電膜をスパッタリング法、化学気相成長（ＣＶＤ：Ｃｈ
ｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：
Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉ
ｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法又はパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅ
Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて成膜すればよい。
次に、ゲート電極１０４となる導電膜の一部をエッチングし、ゲート電極１０４を形成
する（図５（Ａ）参照）。
次に、ゲート絶縁膜１１２を成膜する（図５（Ｂ）参照）。ゲート絶縁膜１１２は、ゲ
ート絶縁膜１１２として上記列挙した絶縁膜をスパッタリング法、ＣＶＤ法、ＭＢＥ法、
ＡＬＤ法又はＰＬＤ法を用いて成膜すればよい。
次に、酸化物半導体膜１０６ａに加工される酸化物半導体膜１２６ａを成膜する（図５
（Ｃ）参照）。酸化物半導体膜１２６ａは、酸化物半導体膜１０６ａとして上記列挙した
酸化物半導体膜をスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法又はＰＬＤ法を用い
て成膜すればよい。
次に、酸化物膜１０６ｂに加工される酸化物膜１２６ｂを成膜する。酸化物膜１２６ｂ
は、酸化物膜１０６ｂとして上記列挙した酸化物膜をスパッタリング法、ＣＶＤ法、ＭＢ
Ｅ法、ＡＬＤ法又はＰＬＤ法を用いて成膜すればよい。
スパッタリング法で酸化物半導体膜１２６ａ及び酸化物膜１２６ｂを形成する場合、プ
ラズマを発生させるための電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を
適宜用いることができる。
スパッタリングガスは、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、希ガス及
び酸素の混合ガスを適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに対し
て酸素のガス比を高めることが好ましい。
また、ターゲットは、酸化物半導体膜１２６ａ及び酸化物膜１２６ｂの組成にあわせて
、適宜選択すればよい。
スパッタリング法を用いる場合、少なくとも酸化物半導体膜１２６ａを、以下のように
して形成することでＣＡＡＣ−ＯＳを形成することができる。具体的には、基板温度を１
５０℃以上５００℃以下、好ましくは１５０℃以上４５０℃以下、さらに好ましくは２０
０℃以上３５０℃以下として、加熱しながら酸化物半導体膜１２６ａを形成する。なお、
酸化物膜１２６ｂについてもこのように加熱しながら形成してもよい。
また、酸化物半導体膜１０６ａ及び酸化物膜１０６ｂを連続接合とするためには、酸化
物半導体膜１２６ａ及び酸化物膜１２６ｂを、大気曝露することなく連続で成膜すること
が好ましい。また、酸化物半導体膜１２６ａ及び酸化物膜１２６ｂは、各層の間に不純物
が取り込まれることを抑制できる。
具体的には、連続接合を形成するためには、ロードロック室を備えたマルチチャンバー
方式の成膜装置（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続し
て積層することが好ましい。スパッタリング装置における各チャンバーは、酸化物半導体
膜にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真
空排気ポンプを用いて高真空排気（１×１０−４Ｐａ〜５×１０−７Ｐａ程度まで）する
ことが好ましい。又は、ターボ分子ポンプとコールドトラップを組み合わせて排気系から
チャンバー内に気体が逆流しないようにしておくことが好ましい。
不純物及びキャリア密度が低減された酸化物半導体膜を得るためには、チャンバー内を
高真空排気するのみならずスパッタリングガスの高純度化も必要である。スパッタリング
ガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃
以下、より好ましくは−１００℃以下にまで高純度化したガスを用いることで酸化物半導
体膜に水分等が取り込まれることを可能な限り防ぐことができる。
なお、スパッタリング法で酸化物膜１２６ｂを成膜する場合、成膜時に発生するパーテ
ィクル数の低減の観点から、インジウムを含むターゲットを用いることが好ましい。また
、ガリウムの原子数比が比較的小さい酸化物ターゲットを用いることが好ましい。なぜな
ら、インジウムを含むターゲットを用いることで、ターゲットの導電率を高めることがで
き、ＤＣ放電及びＡＣ放電が容易となり、大面積の基板へ対応しやすくなるためである。
これにより、半導体装置の生産性を高めることができる。
また、酸化物半導体膜１２６ａ及び酸化物膜１２６ｂを形成した後に、酸素雰囲気、又
は窒素及び酸素雰囲気で、プラズマ処理を行ってもよい。これにより、少なくとも酸化物
半導体膜１２６ａの酸素欠損を低減することができる。
次に、酸化物半導体膜１２６ａ上及び酸化物膜１２６ｂ上にレジストマスクを形成し、
当該レジストマスクを利用して酸化物半導体膜１２６ａ及び酸化物膜１２６ｂの一部をエ
ッチングし、酸化物半導体膜１０６ａ及び酸化物膜１０６ｂを含む多層膜１０６を形成す
る（図６（Ａ）参照）。当該エッチングは、上記のようにウェットエッチングとする。当
該ウェットエッチングを行うことで、多層膜１０６を、異なる２つのテーパ角を有するテ
ーパ形状とすることができる。
次に、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以
下、好ましくは３００℃以上５００℃以下で行えばよい。第１の加熱処理の雰囲気は、不
活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気
、又は減圧状態で行う。又は、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理
した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上又は１０％
以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、酸化物半導体膜１
０６ａの結晶性を高め、さらにゲート絶縁膜１１２及び多層膜１０６から水、水素、窒素
、及び炭素などの不純物を除去することができる。
なお、第１の加熱処理は、多層膜１０６を形成するエッチング工程の前後の少なくとも
一方で行うことができる。
次に、ソース電極１１６ａ及びドレイン電極１１６ｂとなる導電膜を成膜する。ソース
電極１１６ａ及びドレイン電極１１６ｂとなる導電膜は、ソース電極１１６ａ及びドレイ
ン電極１１６ｂとして示した導電膜をスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法
又はＰＬＤ法を用いて成膜すればよい。
例えば、ソース電極１１６ａ及びドレイン電極１１６ｂとなる導電膜として、タングス
テン層と、タングステン層上に設けられた銅層を含む多層膜を成膜すればよい。
次に、ソース電極１１６ａ及びドレイン電極１１６ｂとなる導電膜の一部をエッチング
し、ソース電極１１６ａ及びドレイン電極１１６ｂを形成する（図６（Ｂ）参照）。ソー
ス電極１１６ａ及びドレイン電極１１６ｂとなる導電膜として、タングステン層と、タン
グステン層上に設けられた銅層を含む多層膜を用いた場合、同一のフォトマスクを用いて
当該多層膜をエッチングすることができる。タングステン層及び銅層を一度にエッチング
しても、酸化物半導体膜１０６ａ上に酸化物膜１０６ｂが設けられることにより、酸化物
半導体膜１０６ａと酸化物膜１０６ｂとの間における銅濃度を１×１０１９ａｔｏｍｓ／
ｃｍ３未満、２×１０１８ａｔｏｍｓ／ｃｍ３未満、又は２×１０１７ａｔｏｍｓ／ｃｍ
３未満とすることができるため、銅によるトランジスタの電気特性の劣化が起こらない。
そのため、工程の自由度が高くなり、トランジスタの生産性を高めることができる。
次に、第２の加熱処理を行うと好ましい。第２の加熱処理は、第１の加熱処理の記載を
参照して行えばよい。第２の加熱処理により、多層膜１０６から水素や水などの不純物を
除去することができる。水素は多層膜１０６中で特に移動しやすいため、第２の加熱処理
によって低減しておくとトランジスタに安定した電気特性を付与することができる。なお
、水も水素を含む化合物であるため、酸化物半導体膜１０６ａ中で不純物となり得る。
また、第２の加熱処理によって、ソース電極１１６ａ及びドレイン電極１１６ｂと接す
る多層膜１０６に低抵抗領域１０６ｃ及び低抵抗領域１０６ｄを形成することができる。
以上のように、多層膜１０６を形成することで、酸化物半導体膜１０６ａの結晶性を高
くでき、かつ酸化物半導体膜１０６ａ、酸化物膜１０６ｂ、及び酸化物半導体膜１０６ａ
と酸化物膜１０６ｂとの界面における不純物濃度を低減することができる。
次に、保護絶縁膜１１８を成膜する（図１（Ｂ）参照）。保護絶縁膜１１８は、保護絶
縁膜１１８として上記列挙した絶縁膜をスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ
法又はＰＬＤ法を用いて成膜すればよい。
ここで、保護絶縁膜１１８を図１（Ｄ）に示すような３層構造とする場合について説明
する。まず、第１の酸化シリコン膜１１８ａを成膜する。次に、第２の酸化シリコン膜１
１８ｂを成膜する。次に、第２の酸化シリコン膜１１８ｂに酸素イオンを添加する処理を
行ってもよい。酸素イオンを添加する処理は、イオンドーピング装置又はプラズマ処理装
置を用いればよい。イオンドーピング装置として、質量分離機能を有するイオンドーピン
グ装置を用いてもよい。酸素イオンの原料として、１６Ｏ２もしくは１８Ｏ２などの酸素
ガス、亜酸化窒素ガス又はオゾンガスなどを用いればよい。次に、窒化シリコン膜１１８
ｃを成膜することで、保護絶縁膜１１８を形成すればよい。
第１の酸化シリコン膜１１８ａは、ＣＶＤ法の一種であるプラズマＣＶＤ法によって成
膜すると好ましい。具体的には、基板温度を１８０℃以上４００℃以下、好ましくは２０
０℃以上３７０℃以下とし、シリコンを含む堆積性ガス及び酸化性ガスを用いて圧力２０
Ｐａ以上２５０Ｐａ以下、好ましくは４０Ｐａ以上２００Ｐａ以下として、電極に高周波
電力を供給することで成膜すればよい。なお、シリコンを含む堆積性ガスの代表例として
は、シラン、ジシラン、トリシラン、フッ化シラン、などがある。酸化性ガスとしては、
酸素、オゾン、亜酸化窒素、二酸化窒素などがある。
なお、シリコンを含む堆積性ガスに対する酸化性ガスの流量を１００倍以上とすること
で、第１の酸化シリコン膜１１８ａ中の水素含有量を低減し、かつダングリングボンドを
低減することができる。
以上のようにして、欠陥密度の小さい第１の酸化シリコン膜１１８ａを成膜する。即ち
、第１の酸化シリコン膜１１８ａは、ＥＳＲにてｇ値が２．００１の信号に由来するスピ
ンの密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下、又は５×１０１６ｓｐｉｎｓ／ｃｍ３
以下とすることができる。
第２の酸化シリコン膜１１８ｂは、プラズマＣＶＤ法によって成膜すると好ましい。具
体的には、基板温度を１６０℃以上３５０℃以下、好ましくは１８０℃以上２６０℃以下
とし、シリコンを含む堆積性ガス及び酸化性ガスを用いて圧力１００Ｐａ以上２５０Ｐａ
以下、好ましくは１００Ｐａ以上２００Ｐａ以下として、電極に０．１７Ｗ／ｃｍ２以上
０．５Ｗ／ｃｍ２以下、好ましくは０．２５Ｗ／ｃｍ２以上０．３５Ｗ／ｃｍ２以下の高
周波電力を供給することで成膜すればよい。
上述の方法によって、プラズマ中でのガスの分解効率が高まり、酸素ラジカルが増加し
、ガスの酸化が進むため、過剰酸素を含む第２の酸化シリコン膜１１８ｂを成膜すること
ができる。
窒化シリコン膜１１８ｃは、プラズマＣＶＤ法によって成膜すると好ましい。具体的に
は、基板温度を１８０℃以上４００℃以下、好ましくは２００℃以上３７０℃以下とし、
シリコンを含む堆積性ガス、窒素ガス及びアンモニアガスを用いて圧力２０Ｐａ以上２５
０Ｐａ以下、好ましくは４０Ｐａ以上２００Ｐａ以下として、高周波電力を供給すること
で成膜すればよい。
なお、窒素ガスはアンモニアガスの流量の５倍以上５０倍以下、好ましくは１０倍以上
５０倍以下とする。なお、アンモニアガスを用いることで、シリコンを含む堆積性ガス及
び窒素ガスの分解を促すことができる。これは、アンモニアガスがプラズマエネルギー及
び熱エネルギーによって解離し、解離することで生じるエネルギーが、シリコンを含む堆
積性ガスの結合、及び窒素ガスの結合の分解に寄与するためである。
従って、上述の方法によって、水素ガス及びアンモニアガスの放出量が少ない窒化シリ
コン膜１１８ｃを成膜することができる。また、水素の含有量が少ないため、緻密となり
、水素、水及び酸素を透過しない、又はほとんど透過しない窒化シリコン膜１１８ｃとす
ることができる。
次に、第３の加熱処理を行うと好ましい。第３の加熱処理は、第１の加熱処理の記載を
参照して行えばよい。第３の加熱処理により、ゲート絶縁膜１１２又は／及び保護絶縁膜
１１８から過剰酸素が放出され、多層膜１０６の酸素欠損を低減することができる。なお
、多層膜１０６中では、酸素欠損が隣接する酸素原子を捕獲していくことで、見かけ上移
動する。
以上のようにして、図１に示したＢＧＴＣ構造のトランジスタを作製することができる
。
１−３．トランジスタ構造（２）
ここでは、図１に示したトランジスタの変形例であるトランジスタについて図７を用い
て説明する。
図７に、当該変形例であるトランジスタの上面図及び断面図を示す。図７（Ａ）はトラ
ンジスタの上面図を示す。図７（Ａ）において、一点鎖線Ａ１−Ａ２に対応する断面図を
図７（Ｂ）に示す。また、図７（Ａ）において、一点鎖線Ａ３−Ａ４に対応する断面図を
図７（Ｃ）に示す。なお、図７（Ａ）において、図面の明瞭化のために当該トランジスタ
の構成要素の一部（ゲート絶縁膜、及び保護絶縁膜など）を省略している。
図７に示すトランジスタは、図１に示すトランジスタと比較して、ソース電極１１６ａ
及びドレイン電極１１６ｂの上面、並びに多層膜１０６の上面に酸化物膜１０７が接して
設けられている点について異なる。
酸化物膜１１７は、多層膜１０６の酸化物膜１０６ｂに適用できる酸化物膜を用いるこ
とができ、酸化物膜１０６ｂに適用できる方法を用いて成膜することができる。なお、図
７に示すトランジスタのその他の構成要素は、図１に示すトランジスタと同じであり、上
記を適宜参照することができる。
図７に示すトランジスタの構造は、酸化物半導体膜１０６ａと保護絶縁膜１１８との間
に酸化物膜１０６ｂ及び酸化物膜１０７が設けられる構造であるため、保護絶縁膜１１８
との界面近傍に形成される不純物や欠陥に起因したトラップ準位を、より酸化物半導体膜
１０６ａから遠ざけることができる。つまり、ＥｃＳ１とＥｃＳ２とのエネルギー差が小
さい場合でも、酸化物半導体膜１０６ａの電子が該エネルギー差を越えてトラップ準位に
達することを抑制することができる。従って、図７に示すトランジスタは、よりトランジ
スタのしきい値電圧の変動が低減された、安定な電気特性を有するトランジスタである。
また、図７に示すトランジスタの作製方法は、図１に示したトランジスタの記載を適宜
参照することができる。
以上より、図１及び図７に示したトランジスタは、多層膜１０６の酸化物半導体膜１０
６ａ（特にチャネル領域）において、不純物及びキャリア密度が低減されていることから
安定した電気特性を有する。
（実施の形態２）
本実施の形態では、本発明の一態様であり、実施の形態１の構造とは一部異なるトラン
ジスタについて説明する。
２−１．トランジスタ構造（３）
本項では、トップゲート型トランジスタについて説明する。ここでは、トップゲート型
トランジスタの一種であるトップゲートトップコンタクト構造（ＴＧＴＣ構造）のトラン
ジスタについて図８を用いて説明する。
図８に、ＴＧＴＣ構造であるトランジスタの上面図及び断面図を示す。図８（Ａ）は、
トランジスタの上面図を示す。図８（Ａ）において、一点鎖線Ｂ１−Ｂ２に対応する断面
図を図８（Ｂ）に示す。また、図８（Ａ）において、一点鎖線Ｂ３−Ｂ４に対応する断面
図を図８（Ｃ）に示す。
図８（Ｂ）に示すトランジスタは、基板２００上に設けられた下地絶縁膜２０２と、下
地絶縁膜２０２上に設けられた酸化物膜２０６ｃ、酸化物膜２０６ｃ上に設けられた酸化
物半導体膜２０６ａ、酸化物半導体膜２０６ａ上に設けられた酸化物膜２０６ｂを含む多
層膜２０６と、下地絶縁膜２０２及び多層膜２０６上に設けられたソース電極２１６ａ及
びドレイン電極２１６ｂと、多層膜２０６、ソース電極２１６ａ及びドレイン電極２１６
ｂ上に設けられたゲート絶縁膜２１２と、ゲート絶縁膜２１２上に設けられたゲート電極
２０４と、ゲート絶縁膜２１２及びゲート電極２０４上に設けられた保護絶縁膜２１８と
、を有する。なお、トランジスタは、下地絶縁膜２０２及び保護絶縁膜２１８の一方又は
双方は有していなくてもよい。
また、ソース電極２１６ａ及びドレイン電極２１６ｂに用いる導電膜の種類によっては
、多層膜２０６の一部から酸素を奪い、又は混合層を形成し、多層膜２０６中に低抵抗領
域２０６ｄ及び低抵抗領域２０６ｅを形成することがある。低抵抗領域２０６ｄ及び低抵
抗領域２０６ｅは、図８（Ｂ）において、多層膜２０６中のソース電極２１６ａ及びドレ
イン電極２１６ｂと接する界面近傍の領域（多層膜２０６の破線とソース電極２１６ａ及
びドレイン電極２１６ｂの間の領域）となる。低抵抗領域２０６ｄ及び低抵抗領域２０６
ｅの一部又は全部はソース領域及びドレイン領域として機能する。
図８（Ａ）において、ゲート電極２０４と重なる領域において、ソース電極２１６ａと
ドレイン電極２１６ｂとの間隔をチャネル長という。ただし、トランジスタが、ソース領
域及びドレイン領域を含む場合、ゲート電極２０４と重なる領域において、ソース領域と
ドレイン領域との間隔をチャネル長といってもよい。
なお、チャネル形成領域とは、多層膜２０６において、ゲート電極２０４と重なり、か
つソース電極２１６ａとドレイン電極２１６ｂとに挟まれる領域をいう。また、チャネル
領域とは、チャネル形成領域において、電流が主として流れる領域をいう。ここでは、チ
ャネル領域は、チャネル形成領域中の酸化物半導体膜２０６ａの一部分である。
２−１−１．多層膜について
多層膜２０６は、酸化物半導体膜２０６ａの上下に酸化物膜２０６ｂと、酸化物膜２０６
ｃが積層された構造である。酸化物半導体膜２０６ａの下面とは、酸化物半導体膜２０６
ａの基板２００側の面、又は酸化物膜２０６ｃとの境界面に相当する。酸化物膜２０６ｂ
の下面とは、酸化物膜２０６ｂの基板２００側の面、又は酸化物半導体膜２０６ａとの境
界面に相当する。酸化物膜２０６ｃの下面とは、酸化物膜２０６ｃの基板２００側の面、
又は酸化物膜２０６ｃのゲート絶縁膜１１２に接する面に相当する。なお、多層膜２０６
の積層構造は、ＳＴＥＭ（Ｓｃａｎｎｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒ
ｏｎ Ｍｉｃｒｏｓｃｏｐｙ）を用いて観察することによって、その境界を確認すること
ができる。しかし、酸化物半導体膜２０６ａ、酸化物膜２０６ｂ及び酸化物膜２０６ｃに
用いる材料によっては、当該境界を明確に確認できない場合がある。
酸化物半導体膜２０６ａは、実施の形態１の酸化物半導体膜１０６ａに適用できる酸化
物半導体膜を用いることができる。酸化物膜２０６ｂは、実施の形態１の酸化物膜１０６
ｂに適用できる酸化物膜を用いることができる。酸化物膜２０６ｃは、実施の形態１の酸
化物膜１０６ｂに適用できる酸化物膜を用いることができる。
多層膜２０６において、少なくとも酸化物半導体膜２０６ａはテーパ形状を有する。好
ましくは、酸化物膜２０６ｂ及び酸化物膜２０６ｃもテーパ形状を有する。また、少なく
とも酸化物半導体膜２０６ａのテーパ形状は、酸化物膜２０６ｂのテーパ形状及び酸化物
膜２０６ｃのテーパ形状と異なっていることが好ましい。酸化物膜２０６ｂと酸化物膜２
０６ｃのテーパ形状は同じであっても、異なっていてもよい。
具体的には、酸化物半導体膜２０６ａにおいて酸化物半導体膜２０６ａの下面と酸化物
半導体膜２０６ａの側面とでなす角度を第１の角度θ１とし、酸化物膜２０６ｂにおいて
酸化物膜２０６ｂの下面と酸化物膜２０６ｂの側面とでなす角度を第２の角度θ２とし、
酸化物膜２０６ｃにおいて酸化物膜２０６ｃの下面と酸化物膜２０６ｃの側面とでなす角
度を第３の角度θ３とした場合、第１の角度θ１は鋭角とし、第２の角度θ２及び第３の
角度θ３は鋭角、又は垂直とすることができる。
特に、第１の角度θ１、第２の角度θ２及び第３の角度θ３は全て鋭角であり、少なく
とも第１の角度θ１は、第２の角度θ２及び第３の角度θ３よりも小さいことが好ましい
（図９参照）。
なお、第２の角度θ２及び第３の角度θ３は同じ角度であってもよく、互いに異なる角
度であってもよい。例えば、酸化物膜２０６ｂ及び酸化物膜２０６ｃを同じ種類の酸化物
膜とすることで、第２の角度θ２及び第３の角度θ３を同じ角度にすることができる。
また、第１の角度θ１は１０°以上９０°未満であり、３０°以上７０°以下であるこ
とが好ましい。第２の角度θ２及び第３の角度θ３は、１０°以上９０°未満とし、３０
°以上７０°以下とすることが好ましい。
このように、多層膜２０６を、異なるテーパ角を有するテーパ形状とすることで下記の
効果を得ることができる。多層膜２０６について、一定のテーパ角を有するテーパ形状に
比べて、異なるテーパ角を有するテーパ形状とすることで、ソース電極２１６ａ及びドレ
イン電極２１６ｂとの接触面積を拡大させることができる。従って、多層膜２０６と、ソ
ース電極２１６ａ及びドレイン電極２１６ｂとの接触抵抗が低減し、トランジスタのオン
電流を増大させることができる。
また、第２の角度θ２及び第３の角度θ３を第１の角度θ１よりも大きくすることで、
酸化物膜２０６ｂ、酸化物膜２０６ｃとソース電極２１６ａ及びドレイン電極２１６ｂと
の接触面積を小さくすることができ、酸化物膜２０６ｂ及び酸化物膜２０６ｃに形成され
る低抵抗領域を小さくすることができる。これにより、酸化物膜２０６ｂ及び酸化物膜２
０６ｃの一方又は双方の低抵抗化を抑制しソース電極２１６ａ及びドレイン電極２１６ｂ
の間におけるリークパスの発生を抑制しつつ、チャネル領域として機能する酸化物半導体
膜２０６ａに効果的に低抵抗領域を形成することができ、トランジスタのオン電流の増大
と、トランジスタのオフ電流の低減とを両立させることができる。
また、酸化物半導体膜２０６ａの上端及び酸化物膜２０６ｂの下端、並びに酸化物膜２
０６ｃの上端及び酸化物半導体膜２０６ａの下端は、略一致している（図９参照）。つま
り、多層膜２０６には、酸化物半導体膜２０６ａ、酸化物膜２０６ｂ、及び酸化物膜２０
６ｃのうち２つ以上の膜で形成される大きな段差２１３及び大きな段差２１４を有してい
ない（図３２（Ａ）、（Ｂ）参照）。そのため、多層膜２０６上に設けられる膜（例えば
、ソース電極２１６ａ及びドレイン電極２１６ｂに加工される導電膜）の段切れを抑制す
ることができ、電気特性が良好なトランジスタを作製することができる。なお、酸化物半
導体膜２０６ａの上端及び酸化物膜２０６ｂの下端、並びに酸化物膜２０６ｃの上端及び
酸化物半導体膜２０６ａの下端は、略一致しているとは、酸化物膜２０６ｂの下端の酸化
物半導体膜２０６ａの上端からの距離Ｌ１、酸化物膜２０６ｃの上端の酸化物半導体膜２
０６ａの下端からの距離Ｌ２が３０ｎｍ以下、好ましくは１０ｎｍ以下であることをいう
（図３２（Ａ）、（Ｂ）参照）。
上記テーパ形状は、多層膜２０６をエッチングで形成する際に、それぞれの膜のエッチ
ング速度が違うことを利用することで形成できる。特に、上記テーパ形状は、酸化物半導
体膜２０６ａのエッチング速度を、酸化物膜２０６ｂのエッチング速度及び酸化物膜２０
６ｃのエッチング速度よりも遅くすることで形成することができる。
第２の角度θ２を第３の角度θ３よりも小さくする場合は、酸化物膜２０６ｂのエッチ
ング速度を酸化物膜２０６ｃのエッチング速度よりも遅くすればよい。また、第２の角度
θ２を第３の角度θ３よりも大きくする場合は、酸化物膜２０６ｂのエッチング速度を酸
化物膜２０６ｃのエッチング速度よりも速くすればよい。
上記テーパ形状は、実施の形態１と同様に、エッチャントとしてリン酸を含む溶液を用
いたウェットエッチングによって形成することができる。また、当該ウェットエッチング
の詳細は、実施の形態１を参照できる。また、第２の角度θ２及び第３の角度θ３を第１
の角度θ１よりも大きくすることで、当該ウェットエッチングにおいて、エッチャントに
曝される面積をできるだけ小さくすることができる。また、第２の角度θ２及び第３の角
度θ３を第１の角度θ１よりも大きくすることで、エッチャントによる汚染や欠陥の生成
によって、酸化物膜２０６ｂ及び酸化物膜２０６ｃに形成される低抵抗領域を小さくする
ことができる。
多層膜２０６をウェットエッチングによって形成することで、実施の形態１で記載した
ように、トランジスタの歩留まりの低下を抑制し、電気特性の良好なトランジスタを生産
性高く作製することができる。
以下では、多層膜２０６のバンド構造について、図１０を用いて説明する。
例として、酸化物半導体膜２０６ａとしてエネルギーギャップが３．１５ｅＶであるＩ
ｎ−Ｇａ−Ｚｎ酸化物を用い、酸化物膜２０６ｂ及び酸化物膜２０６ｃとしてエネルギー
ギャップが３．５ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物とする。エネルギーギャップは、分
光エリプソメータ（ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測
定した。
酸化物半導体膜２０６ａの真空準位と価電子帯上端のエネルギー差（イオン化ポテンシ
ャルともいう。）は、８ｅＶであった。また、酸化物膜２０６ｂ及び酸化物膜２０６ｃの
イオン化ポテンシャルは、８．２ｅＶであった。なお、真空準位と価電子帯上端のエネル
ギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅ
ｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社 ＶｅｒｓａＰｒｏｂｅ）を用
いて測定した。
従って、酸化物半導体膜２０６ａの真空準位と伝導帯下端のエネルギー差（電子親和力
ともいう。）は、４．８５ｅＶであった。酸化物膜２０６ｂ及び酸化物膜２０６ｃの電子
親和力は４．７ｅＶであった。
図１０（Ａ）に、多層膜２０６のバンド構造の一部を模式的に示す。図１０（Ａ）では
、酸化物膜２０６ｂ及び酸化物膜２０６ｃのそれぞれに酸化シリコン膜（下地絶縁膜２０
２及びゲート絶縁膜２１２）を接して設けた場合について説明する。ここで、ＥｃＩ１は
酸化シリコン膜の伝導帯下端のエネルギーを示し、ＥｃＳ１は酸化物半導体膜２０６ａの
伝導帯下端のエネルギーを示し、ＥｃＳ２は酸化物膜２０６ｂの伝導帯下端のエネルギー
を示し、ＥｃＳ３は酸化物膜２０６ｃの伝導帯下端のエネルギーを示し、ＥｃＩ２は酸化
シリコン膜の伝導帯下端のエネルギーを示す。
図１０（Ａ）に示すように、酸化物半導体膜２０６ａ、酸化物膜２０６ｂ及び酸化物膜
２０６ｃにおいて、伝導帯下端のエネルギーは障壁が無くなだらかに変化する。換言する
と、連続的に変化するともいうことができる。これは、酸化物膜２０６ｂ及び酸化物膜２
０６ｃは、酸化物半導体膜２０６ａと共通の元素を含み、酸化物半導体膜２０６ａ及び酸
化物膜２０６ｂ間と、酸化物半導体膜２０６ａ及び酸化物膜２０６ｃ間とで、酸素が相互
に移動することによって混合層が形成されるためであるということができる。
図１０（Ａ）より、多層膜２０６の酸化物半導体膜２０６ａがウェル（井戸）となり、
多層膜２０６を用いたトランジスタにおいて、チャネル領域が酸化物半導体膜２０６ａに
形成されることがわかる。なお、多層膜２０６は伝導帯下端のエネルギーが連続的に変化
しているため、酸化物半導体膜２０６ａ及び酸化物膜２０６ｂと、酸化物半導体膜２０６
ａ及び酸化物膜２０６ｃとが連続接合している、ともいえる。
また、酸化物膜２０６ｂ及び酸化物膜２０６ｃをそれぞれ伝導帯下端のエネルギーの異
なる酸化物膜とすることにより、多層膜２０６のバンド構造を当該伝導帯下端のエネルギ
ーの大小関係に応じて変化させることができる。
酸化物膜２０６ｃとして、酸化物膜２０６ｂの伝導帯下端のエネルギーより大きい酸化
物を用いることで、図１０（Ｂ）に示すバンド構造を有する多層膜２０６を形成できる。
酸化物膜２０６ｂとして、酸化物膜２０６ｃの伝導帯下端のエネルギーより小さい酸化
物を用いることで、図１０（Ｃ）に示すバンド構造を有する多層膜２０６を形成できる。
なお、図１０（Ｂ）及び図１０（Ｃ）に示すバンド構造を有する多層膜２０６において
も、チャネル領域は酸化物半導体膜２０６ａに形成される。
なお、酸化物膜２０６ｂと、ゲート絶縁膜２１２との界面近傍には、不純物や欠陥に起
因したトラップ準位が形成され得るものの、酸化物膜２０６ｂが設けられることにより、
酸化物半導体膜２０６ａと当該トラップ準位とを遠ざけることができる。ただし、ＥｃＳ
１とＥｃＳ２とのエネルギー差が小さい場合、酸化物半導体膜２０６ａの電子が該エネル
ギー差を越えてトラップ準位に達することがある。トラップ準位に電子が捕獲されること
で、絶縁膜界面にマイナスの固定電荷が生じ、トランジスタのしきい値電圧はプラス方向
にシフトしてしまう。
また、酸化物膜２０６ｃと、下地絶縁膜２０２との界面近傍には、不純物や欠陥に起因
したトラップ準位が形成され得るものの、酸化物半導体膜２０６ａと当該トラップ準位と
を遠ざけることができる。ただし、ＥｃＳ１とＥｃＳ３とのエネルギー差が小さい場合、
酸化物半導体膜２０６ａの電子が該エネルギー差を越えてトラップ準位に達することがあ
る。トラップ準位に電子が捕獲されることで、絶縁膜界面にマイナスの固定電荷が生じ、
トランジスタのしきい値電圧はプラス方向にシフトしてしまう。
従って、ＥｃＳ１とＥｃＳ２とのエネルギー差、及びＥｃＳ１とＥｃＳ３とのエネルギ
ー差を、それぞれ０．１ｅＶ以上、好ましくは０．１５ｅＶ以上とすると、トランジスタ
のしきい値電圧の変動が低減され、安定した電気特性となるため、好ましい。
２−１−２．その他の構成について
基板２００は、基板１００についての記載を参照できる。また、ソース電極２１６ａ及び
ドレイン電極２１６ｂは、ソース電極１１６ａ及びドレイン電極１１６ｂについての記載
を参照できる。また、ゲート絶縁膜２１２は、ゲート絶縁膜１１２についての記載を参照
できる。また、ゲート電極２０４は、ゲート電極１０４についての記載を参照できる。ま
た、保護絶縁膜２１８は、保護絶縁膜１１８についての記載を参照できる。
なお、図８（Ａ）において、多層膜２０６は、上面形状においてゲート電極２０４より
も外側まで形成されているが、上方からの光によって多層膜２０６中でキャリアが生成さ
れることを抑制するために、ゲート電極２０４の幅を多層膜２０６の幅より大きく形成し
てもよい。
下地絶縁膜２０２は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化
シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イ
ットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム及び酸化
タンタルを一種以上含む絶縁膜を、単層で、又は積層で用いることができる。
下地絶縁膜２０２は、例えば、１層目を窒化シリコン膜とし、２層目を酸化シリコン膜
とした積層構造としてもよい。この場合、酸化シリコン膜は酸化窒化シリコン膜としても
よい。また、窒化シリコン膜は窒化酸化シリコン膜としてもよい。酸化シリコン膜は、欠
陥密度の小さい酸化シリコン膜を用いると好ましい。具体的には、ＥＳＲにてｇ値が２．
００１の信号に由来するスピンの密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましく
は５×１０１６ｓｐｉｎｓ／ｃｍ３以下である酸化シリコン膜を用いる。窒化シリコン膜
は水素及びアンモニアの放出量が少ない窒化シリコン膜を用いる。水素、アンモニアの放
出量は、ＴＤＳ分析にて測定すればよい。また、窒化シリコン膜は、水素、水及び酸素を
透過しない、又はほとんど透過しない窒化シリコン膜を用いる。
また、下地絶縁膜２０２は、例えば、１層目を第１の窒化シリコン膜とし、２層目を第
１の酸化シリコン膜とし、３層目を第２の酸化シリコン膜とした積層構造としてもよい。
この場合、第１の酸化シリコン膜又は／及び第２の酸化シリコン膜は酸化窒化シリコン膜
としてもよい。また、窒化シリコン膜は窒化酸化シリコン膜としてもよい。第１の酸化シ
リコン膜は、欠陥密度の小さい酸化シリコン膜を用いると好ましい。具体的には、ＥＳＲ
にてｇ値が２．００１の信号に由来するスピンの密度が３×１０１７ｓｐｉｎｓ／ｃｍ３
以下、好ましくは５×１０１６ｓｐｉｎｓ／ｃｍ３以下である酸化シリコン膜を用いる。
第２の酸化シリコン膜は、過剰酸素を含む酸化シリコン膜を用いる。窒化シリコン膜は水
素及びアンモニアの放出量が少ない窒化シリコン膜を用いる。また、窒化シリコン膜は、
水素、水及び酸素を透過しない、又はほとんど透過しない窒化シリコン膜を用いる。
ゲート絶縁膜２１２及び下地絶縁膜２０２の一方又は双方が過剰酸素を含む絶縁膜を有
する場合、酸化物半導体膜２０６ａの酸素欠損を低減することができる。
以上より、本実施の形態に示すトランジスタは、多層膜２０６の酸化物半導体膜２０６
ａ（特にチャネル領域）の不純物及びキャリア密度が低減されていることにより、安定し
た電気特性を有し、高い電界効果移動度を有する。
２−２．トランジスタ構造（３）の作製方法
ここで、トランジスタの作製方法について図１１及び図１２を用いて説明する。
まずは、基板２００を準備する。
基板２００上に下地絶縁膜２０２を形成する。下地絶縁膜２０２は、上記列挙した絶縁
膜をスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法又はＰＬＤ法を用いて成膜すれば
よい。
次に、酸化物膜２０６ｃに加工される酸化物膜２２６ｃを成膜する。酸化物膜２０６ｃ
の成膜方法は、実施の形態１の酸化物膜１０６ｂについての記載を参照できる。なお、酸
化物膜２０６ｃは、ＣＡＡＣ−ＯＳ又は非晶質となるように成膜する。酸化物膜２０６ｃ
がＣＡＡＣ−ＯＳ又は非晶質であると、酸化物半導体膜２０６ａとなる酸化物半導体膜２
２６ａがＣＡＡＣ−ＯＳとなりやすい。
次に、酸化物半導体膜２０６ａに加工される酸化物半導体膜２２６ａを成膜する。酸化
物半導体膜２２６ａの成膜方法は、実施の形態１の酸化物半導体膜１０６ａについての記
載を参照できる。
次に、酸化物膜２０６ｂに加工される酸化物膜２２６ｂを成膜する。酸化物膜２２６ｂ
の成膜方法は、実施の形態１の酸化物膜１０６ｂについての記載を参照できる（図１１（
Ａ）参照）。
実施の形態１で記載したように、酸化物膜２０６ｃ、酸化物半導体膜２０６ａ、及び酸
化物膜２０６ｂを連続接合させるために、酸化物膜２２６ｃ、酸化物半導体膜２２６ａ、
及び酸化物膜２２６ｂは、各膜を大気に触れさせることなく連続して積層することが好ま
しい。
次に、酸化物膜２２６ｃ、酸化物半導体膜２２６ａ、及び酸化物膜２２６ｂの一部をエ
ッチングし、酸化物膜２０６ｃ、酸化物半導体膜２０６ａ及び酸化物膜２０６ｂを含む多
層膜２０６を形成する（図１１（Ｂ）参照）。なお、当該エッチングは上記を参照できる
。
次に、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以
下、好ましくは３００℃以上５００℃以下で行えばよい。第１の加熱処理の雰囲気は、不
活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気
、又は減圧状態で行う。又は、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理
した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上又は１０％
以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、酸化物半導体膜２
２６ａの結晶性を高め、さらに下地絶縁膜２０２、多層膜２０６から水、水素、窒素、及
び炭素などの不純物を除去することができる。
なお、第１の加熱処理は、多層膜２０６を形成するエッチング工程の前後の少なくとも
一方で行うことができる。
次に、ソース電極２１６ａ及びドレイン電極２１６ｂとなる導電膜を成膜する。ソース
電極２１６ａ及びドレイン電極２１６ｂとなる導電膜の成膜方法は、実施の形態１のソー
ス電極１１６ａ及びドレイン電極１１６ｂについての記載を参照できる。
次に、ソース電極２１６ａ及びドレイン電極２１６ｂとなる導電膜の一部をエッチング
し、ソース電極２１６ａ及びドレイン電極２１６ｂを形成する（図１１（Ｃ）参照）。
次に、第２の加熱処理を行うと好ましい。第２の加熱処理は、第１の加熱処理の記載を
参照して行えばよい。第２の加熱処理により、多層膜２０６から水、水素、窒素、及び炭
素などの不純物を除去することができる。
また、第２の加熱処理によって、ソース電極２１６ａ及びドレイン電極２１６ｂと接す
る多層膜２０６に低抵抗領域２０６ｄ及び低抵抗領域２０６ｅを形成することができる。
次に、ゲート絶縁膜２１２を成膜する（図１２（Ａ）参照）。ゲート絶縁膜２１２の成
膜方法は、実施の形態１のゲート絶縁膜１１２についての記載を参照する。
次に、ゲート電極２０４となる導電膜を成膜する。次に、ゲート電極２０４となる導電
膜の一部をエッチングし、ゲート電極２０４を形成する（図１２（Ｂ）参照）。ゲート電
極２０４の成膜方法及びエッチング工程は、実施の形態１のゲート電極１０４についての
記載を参照できる。
次に、保護絶縁膜２１８を成膜する（図８（Ｂ）参照）。保護絶縁膜２１８の成膜方法
は、保護絶縁膜１１８についての記載を参照する。
以上のようにして、図８に示すトランジスタを作製することができる。
２−３．トランジスタ構造（４）
ここでは、図８に示したトランジスタの変形例であるトランジスタについて図１３を用
いて説明する。
図１３に、当該変形例であるトランジスタの上面図及び断面図を示す。図１３（Ａ）は
トランジスタの上面図を示す。図１３（Ａ）において、一点鎖線Ｂ１−Ｂ２に対応する断
面図を図１３（Ｂ）に示す。また、図１３（Ａ）において、一点鎖線Ｂ３−Ｂ４に対応す
る断面図を図１３（Ｃ）に示す。なお、図１３（Ａ）において、図面の明瞭化のために当
該トランジスタの構成要素の一部（ゲート絶縁膜、及び保護絶縁膜など）を省略している
。
図１３に示すトランジスタは、図８に示したトランジスタと比較して、多層膜２０６に
おいて酸化物膜２０６ｃを有していない点について異なる。つまり、図１３に示すトラン
ジスタにおける多層膜２０６は、酸化物半導体膜２０６ａ及び酸化物膜２０６ｂである。
なお、図１３に示すトランジスタのその他の構成要素は、図８に示すトランジスタと同じ
であり、上記を適宜参照することができる。
図１３に示すトランジスタは、酸化物膜２０６ｂと、ゲート絶縁膜２１２との界面近傍
には、不純物や欠陥に起因したトラップ準位が形成され得るものの、酸化物膜２０６ｂが
設けられることにより、酸化物半導体膜２０６ａと当該トラップ準位とを遠ざけることが
できる。従って、図１３に示すトランジスタは、トランジスタのしきい値電圧の変動が低
減された、安定な電気特性を有するトランジスタである。
また、図１３に示すトランジスタの作製方法は、実施の形態１及び図８に示したトラン
ジスタの記載を適宜参照することができる。
２−４．トランジスタ構造（５）
ここでは、図８に示したトランジスタの変形例であるトランジスタについて図１４を用
いて説明する。
図１４に、当該変形例であるトランジスタの上面図及び断面図を示す。図１４（Ａ）は
トランジスタの上面図を示す。図１４（Ａ）において、一点鎖線Ｂ１−Ｂ２に対応する断
面図を図１４（Ｂ）に示す。また、図１４（Ａ）において、一点鎖線Ｂ３−Ｂ４に対応す
る断面図を図１４（Ｃ）に示す。なお、図１４（Ａ）において、図面の明瞭化のために当
該トランジスタの構成要素の一部（ゲート絶縁膜、及び保護絶縁膜など）を省略している
。
図１４に示すトランジスタは、図８に示したトランジスタと比較して、多層膜２０６に
おいて酸化物膜２０６ｂを有していない点について異なる。つまり、図１４に示すトラン
ジスタにおける多層膜２０６は、酸化物膜２０６ｃ及び酸化物半導体膜２０６ａである。
また、ソース電極２１６ａ及びドレイン電極２１６ｂの上面、並びに多層膜２０６の上面
に酸化物膜２０７が接して設けられている点について異なる。
酸化物膜２０７は、実施例１の多層膜１０６の酸化物膜１０６ｂに適用できる酸化物膜
を用いることができ、酸化物膜１０６ｂに適用できる方法を用いて成膜することができる
。なお、図１４に示すトランジスタのその他の構成要素は、図８に示すトランジスタと同
じであり、上記を適宜参照することができる。
図１４に示すトランジスタの構造は、酸化物半導体膜２０６ａとゲート絶縁膜２１２と
間に酸化物膜２０７が設けられる構造であるため、酸化物膜２０７とゲート絶縁膜２１２
との界面近傍に形成される不純物や欠陥に起因したトラップ準位を、酸化物半導体膜１０
６ａから遠ざけることができる。従って、図１４に示すトランジスタは、トランジスタの
しきい値電圧の変動が低減された、安定な電気特性を有するトランジスタである。
また、図１４に示すトランジスタの作製方法は、実施の形態１及び図８に示したトラン
ジスタの記載を適宜参照することができる。
２−５．その他のトランジスタ構造
例えば、図８に示したトランジスタにおいて、ソース電極２１２ａ及びドレイン電極２１
２ｂの上面、並びに多層膜２０６の上面と、ゲート絶縁膜２１２との間に、図１４に示し
たトランジスタの酸化物膜２０７を設けた構造のトランジスタも本発明の一態様に含まれ
る。
このような構造のトランジスタとすることで、酸化物半導体膜２０６ａとゲート絶縁膜
２１２と間に酸化物膜２０６ｂ及び酸化物膜２０７が設けられる構造とすることができる
ため、酸化物膜２０７とゲート絶縁膜２１２との界面近傍に形成される不純物や欠陥に起
因したトラップ準位を、より酸化物半導体膜２０６ａから遠ざけることができる。つまり
、ＥｃＳ１とＥｃＳ２とのエネルギー差が小さい場合でも、酸化物半導体膜２０６ａの電
子が該エネルギー差を越えてトラップ準位に達することを抑制することができる。従って
、よりトランジスタのしきい値電圧の変動が低減された、安定な電気特性を有するトラン
ジスタを得ることができる。
また、実施の形態１で説明したボトムゲート構造のトランジスタの多層膜１０６を、酸
化物半導体膜２０６ａ、酸化物膜２０６ｂ及び酸化物膜２０６ｃを有する多層膜２０６に
置き換えたトランジスタも本発明の一態様に含まれる。
以上より、図８、図１３及び図１４に示したトランジスタは、多層膜１０６、２０６の
酸化物半導体膜１０６ａ、２０６ａ（特にチャネル領域）において、不純物及びキャリア
密度が低減されていることから安定した電気特性を有する。
（実施の形態３）
本実施の形態では、上記実施の形態で記載したトランジスタを用いた半導体装置につい
て説明する。
３−１．表示装置
ここでは、上記実施の形態で記載したトランジスタを用いた半導体装置の一つである表示
装置について説明する。
表示装置に設けられる表示素子としては液晶素子（液晶表示素子ともいう。）、発光素
子（発光表示素子ともいう。）などを用いることができる。発光素子は、電流又は電圧に
よって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔ
ｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬなどを含む。また、電子インクなど、電気
的作用によりコントラストが変化する表示媒体も表示素子として適用することができる。
以下では、表示装置の一例としてＥＬ素子を用いた表示装置及び液晶素子を用いた表示装
置について説明する。
なお、以下に示す表示装置は、表示素子が封止された状態にあるパネルと、該パネルに
コントローラを含むＩＣなどを実装した状態にあるモジュールとを含む。
また、以下に示す表示装置は画像表示デバイス、又は光源（照明装置含む）を指す。ま
た、コネクター、例えばＦＰＣ、ＴＣＰが取り付けられたモジュール、ＴＣＰの先にプリ
ント配線板が設けられたモジュール又は表示素子にＣＯＧ方式によりＩＣ（集積回路）が
直接実装されたモジュールも全て表示装置に含むものとする。
また、以下に示す表示装置は、接触又は非接触によるセンシングによって行われる入力
手段を設けることができる（図示せず）。例えば、接触によるセンシングによって行われ
る入力手段としては、抵抗膜方式、静電容量方式、赤外線方式、電磁誘導方式、表面弾性
波方式など、種々の方式のタッチセンサを用いることができる。また、非接触によるセン
シングによって行われる入力手段としては赤外線カメラなどを用いることで実施できる。
当該入力手段は、以下に示す表示装置上に別途設けられた、いわゆるオンセル方式とし
て設けてもよいし、以下に示す表示装置と一体として設けられた、いわゆるインセル方式
として設けてもよい。
３−１−１．ＥＬ表示装置
ここでは、ＥＬ素子を用いた表示装置（ＥＬ表示装置ともいう。）について説明する。
図１５は、ＥＬ表示装置の画素の回路図の一例である。
図１５に示すＥＬ表示装置は、スイッチ素子７４３と、トランジスタ７４１と、キャパ
シタ７４２と、発光素子７１９と、を有する。
トランジスタ７４１のゲートはスイッチ素子７４３の一端及びキャパシタ７４２の一端
と電気的に接続される。トランジスタ７４１のソースは発光素子７１９の一端と電気的に
接続される。トランジスタ７４１のドレインはキャパシタ７４２の他端と電気的に接続さ
れ、電源電位ＶＤＤが与えられる。スイッチ素子７４３の他端は信号線７４４と電気的に
接続される。発光素子７１９の他端は定電位が与えられる。なお、定電位は接地電位ＧＮ
Ｄ又はそれより小さい電位とする。
なお、トランジスタ７４１は、上記実施の形態に記載したトランジスタを用いる。当該
トランジスタは、安定した電気特性を有する。そのため、表示品位の高いＥＬ表示装置と
することができる。
スイッチ素子７４３としては、トランジスタを用いると好ましい。トランジスタを用い
ることで、画素の面積を小さくでき、解像度の高いＥＬ表示装置とすることができる。ま
た、スイッチ素子７４３として、上記実施の形態に記載したトランジスタを用いてもよい
。スイッチ素子７４３として当該トランジスタを用いることで、トランジスタ７４１と同
一工程によってスイッチ素子７４３を作製することができ、ＥＬ表示装置の生産性を高め
ることができる。
図１６（Ａ）は、ＥＬ表示装置の上面図である。ＥＬ表示装置は、基板１００と、基板
７００と、シール材７３４と、駆動回路７３５と、駆動回路７３６と、画素７３７と、Ｆ
ＰＣ７３２と、を有する。シール材７３４は、画素７３７、駆動回路７３５及び駆動回路
７３６を囲むように基板１００と基板７００との間に設けられる。なお、駆動回路７３５
及び駆動回路７３６の一方又は双方をシール材７３４の外側に設けてもよい。
図１６（Ｂ）は、図１６（Ａ）の一点鎖線Ｍ−Ｎに対応するＥＬ表示装置の断面図であ
る。ＦＰＣ７３２は、端子７３１を介して配線７３３ａと接続される。なお、配線７３３
ａは、ゲート電極１０４と同一層である。
なお、図１６（Ｂ）は、トランジスタ７４１とキャパシタ７４２とが、同一平面に設け
られた例を示す。このような構造とすることで、キャパシタ７４２をトランジスタ７４１
のゲート電極、ゲート絶縁膜及びソース電極（ドレイン電極）と同一平面に形成すること
ができる。このように、トランジスタ７４１とキャパシタ７４２とを同一平面に設けるこ
とにより、ＥＬ表示装置の作製工程を短縮化し、生産性を高めることができる。
図１６（Ｂ）では、トランジスタ７４１として、図１に示したトランジスタを適用した
例を示す。そのため、トランジスタ７４１の各構成のうち、以下で特に説明しないものに
ついては、図１についての記載を参照する。
トランジスタ７４１及びキャパシタ７４２上には、絶縁膜７２０が設けられる。
ここで、絶縁膜７２０及び保護絶縁膜１１８には、トランジスタ７４１のソース電極１
１６ａに達する開口部が設けられる。
絶縁膜７２０上には、電極７８１が設けられる。電極７８１は、絶縁膜７２０及び保護
絶縁膜１１８に設けられた開口部を介してトランジスタ７４１のソース電極１１６ａと接
する。
電極７８１上には、電極７８１に達する開口部を有する隔壁７８４が設けられる。
隔壁７８４上には、隔壁７８４に設けられた開口部で電極７８１と接する発光層７８２
が設けられる。
発光層７８２上には、電極７８３が設けられる。
電極７８１、発光層７８２及び電極７８３の重なる領域が、発光素子７１９となる。
なお、絶縁膜７２０は、保護絶縁膜１１８の記載を参照する。又は、ポリイミド樹脂、
アクリル樹脂、エポキシ樹脂、シリコーン樹脂などの樹脂膜を用いても構わない。
発光層７８２は、一層に限定されず、複数種の発光層などを積層して設けてもよい。例
えば、図１６（Ｃ）に示すような構造とすればよい。図１６（Ｃ）は、中間層７８５ａ、
発光層７８６ａ、中間層７８５ｂ、発光層７８６ｂ、中間層７８５ｃ、発光層７８６ｃ及
び中間層７８５ｄの順番で積層した構造である。このとき、発光層７８６ａ、発光層７８
６ｂ及び発光層７８６ｃに適切な発光色の発光層を用いると演色性の高い、又は発光効率
の高い、発光素子７１９を形成することができる。
発光層を複数種積層して設けることで、白色光を得てもよい。図１６（Ｂ）には示さな
いが、着色層を介して白色光を取り出す構造としてもよい。
ここでは発光層を３層及び中間層を４層設けた構造を示しているが、これに限定される
ものではなく、適宜発光層の数及び中間層の数を変更することができる。例えば、中間層
７８５ａ、発光層７８６ａ、中間層７８５ｂ、発光層７８６ｂ及び中間層７８５ｃのみで
構成することもできる。また、中間層７８５ａ、発光層７８６ａ、中間層７８５ｂ、発光
層７８６ｂ、発光層７８６ｃ及び中間層７８５ｄで構成し、中間層７８５ｃを省いた構造
としてもよい。
また、中間層は、正孔注入層、正孔輸送層、電子輸送層及び電子注入層などを積層構造
で用いることができる。なお、中間層は、これらの層を全て備えなくてもよい。これらの
層は適宜選択して設ければよい。なお、同様の機能を有する層を重複して設けてもよい。
また、中間層としてキャリア発生層のほか、電子リレー層などを適宜加えてもよい。
電極７８１は、可視光透過性を有する導電膜を用いればよい。可視光透過性を有すると
は、可視光領域（例えば４００ｎｍ〜８００ｎｍの波長範囲）における平均の透過率が７
０％以上、特に８０％以上であることをいう。
電極７８１としては、例えば、Ｉｎ−Ｚｎ−Ｗ酸化物膜、Ｉｎ−Ｓｎ酸化物膜、Ｉｎ−
Ｚｎ酸化物膜、酸化インジウム膜、酸化亜鉛膜及び酸化スズ膜などの酸化物膜を用いれば
よい。また、前述の酸化物膜は、Ａｌ、Ｇａ、Ｓｂ、Ｆなどが微量添加されてもよい。ま
た、光を透過する程度の金属薄膜（好ましくは、５ｎｍ〜３０ｎｍ程度）を用いることも
できる。例えば５ｎｍの膜厚を有するＡｇ膜、Ｍｇ膜又はＡｇ−Ｍｇ合金膜を用いてもよ
い。
又は、電極７８１は、可視光を効率よく反射する膜が好ましい。電極７８１は、例えば
、リチウム、アルミニウム、チタン、マグネシウム、ランタン、銀、シリコン又はニッケ
ルを含む膜を用いればよい。
電極７８３は、電極７８１として示した膜から選択して用いることができる。ただし、
電極７８１が可視光透過性を有する場合は、電極７８３が可視光を効率よく反射すると好
ましい。また、電極７８１が可視光を効率よく反射する場合は、電極７８３が可視光透過
性を有すると好ましい。
なお、電極７８１及び電極７８３を図１６（Ｂ）に示す構造で設けているが、電極７８
１と電極７８３を入れ替えてもよい。アノードとして機能する電極には、仕事関数の大き
い導電膜を用いることが好ましく、カソードとして機能する電極には仕事関数の小さい導
電膜を用いることが好ましい。ただし、アノードと接してキャリア発生層を設ける場合に
は、仕事関数を考慮せずに様々な導電膜を陽極に用いることができる。
隔壁７８４は、保護絶縁膜１１８の記載を参照する。又は、ポリイミド樹脂、アクリル
樹脂、エポキシ樹脂、シリコーン樹脂などの樹脂膜を用いても構わない。
また、表示装置において、ブラックマトリクス（遮光膜）、偏光部材、位相差部材、反
射防止部材などの光学部材（光学基板）などは適宜設ける。例えば、偏光基板及び位相差
基板による円偏光を用いてもよい。
発光素子７１９と接続するトランジスタ７４１は、安定した電気特性を有する。そのた
め、表示品位の高いＥＬ表示装置を提供することができる。
図１７（Ａ）及び図１７（Ｂ）は、図１６（Ｂ）と一部が異なるＥＬ表示装置の断面図
の一例である。具体的には、ＦＰＣ７３２と接続する配線が異なる。図１７（Ａ）では、
端子７３１を介してＦＰＣ７３２と配線７３３ｂが接続している。配線７３３ｂは、ソー
ス電極１１６ａ及びドレイン電極１１６ｂと同一層である。図１７（Ｂ）では、端子７３
１を介してＦＰＣ７３２と配線７３３ｃが接続している。配線７３３ｃは、電極７８１と
同一層である。
３−１−２．液晶表示装置
次に、液晶素子を用いた表示装置（液晶表示装置ともいう。）について説明する。
図１８は、液晶表示装置の画素の構成例を示す回路図である。図１８に示す画素７５０
は、トランジスタ７５１と、キャパシタ７５２と、一対の電極間に液晶の充填された素子
（以下液晶素子ともいう）７５３とを有する。
トランジスタ７５１では、ソース及びドレインの一方が信号線７５５に電気的に接続さ
れ、ゲートが走査線７５４に電気的に接続されている。
キャパシタ７５２では、一方の電極がトランジスタ７５１のソース及びドレインの他方
に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。
液晶素子７５３では、一方の電極がトランジスタ７５１のソース及びドレインの他方に
電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。な
お、上述のキャパシタ７５２の他方の電極が電気的に接続する配線に与えられる共通電位
と、液晶素子７５３の他方の電極に与えられる共通電位とが異なる電位であってもよい。
なお、液晶表示装置も、上面図はＥＬ表示装置と概略同様である。図１６（Ａ）の一点
鎖線Ｍ−Ｎに対応する液晶表示装置の断面図を図１９（Ａ）に示す。図１９（Ａ）におい
て、ＦＰＣ７３２は、端子７３１を介して配線７３３ａと接続される。なお、配線７３３
ａは、ゲート電極１０４と同一層である。
図１９（Ａ）には、トランジスタ７５１とキャパシタ７５２とが、同一平面に設けられ
た例を示す。このような構造とすることで、キャパシタ７５２をトランジスタ７５１のゲ
ート電極、ゲート絶縁膜及びソース電極（ドレイン電極）と同一平面に作製することがで
きる。このように、トランジスタ７５１とキャパシタ７５２とを同一平面に設けることに
より、液晶表示装置の作製工程を短縮化し、生産性を高めることができる。
トランジスタ７５１としては、上述したトランジスタを適用することができる。図１９
（Ａ）においては、図１に示したトランジスタを適用した例を示す。そのため、トランジ
スタ７５１の各構成のうち、以下で特に説明しないものについては、図１についての記載
を参照する。
なお、トランジスタ７５１は極めてオフ電流の小さいトランジスタとすることができる
。従って、キャパシタ７５２に保持された電荷がリークしにくく、長期間に渡って液晶素
子７５３に印加される電圧を維持することができる。そのため、動きの少ない動画や静止
画の表示の際に、トランジスタ７５１をオフ状態とすることで、トランジスタ７５１の動
作のための電力が不要となり、消費電力の小さい液晶表示装置とすることができる。
液晶表示装置に設けられるキャパシタ７５２の大きさは、画素部に配置されるトランジ
スタ７５１のリーク電流等を考慮して、所定の期間の間電荷を保持できるように設定され
る。トランジスタ７５１を用いることにより、各画素における液晶容量に対して１／３以
下、好ましくは１／５以下の容量の大きさを有するキャパシタを設ければ充分であるため
、画素における開口率を高めることができる。
トランジスタ７５１及びキャパシタ７５２上には、絶縁膜７２１が設けられる。
ここで、絶縁膜７２１及び保護絶縁膜１１８には、トランジスタ７５１のドレイン電極
１１６ｂに達する開口部が設けられる。
絶縁膜７２１上には、電極７９１が設けられる。電極７９１は、絶縁膜７２１及び保護
絶縁膜１１８に設けられた開口部を介してトランジスタ７５１のドレイン電極１１６ｂと
接する。
電極７９１上には、配向膜として機能する絶縁膜７９２が設けられる。
絶縁膜７９２上には、液晶層７９３が設けられる。
液晶層７９３上には、配向膜として機能する絶縁膜７９４が設けられる。
絶縁膜７９４上には、スペーサ７９５が設けられる。
スペーサ７９５及び絶縁膜７９４上には、電極７９６が設けられる。
電極７９６上には、基板７９７が設けられる。
なお、絶縁膜７２１は、保護絶縁膜１１８の記載を参照する。又は、ポリイミド樹脂、
アクリル樹脂、エポキシ樹脂、シリコーン樹脂などの樹脂膜を用いても構わない。
液晶層７９３は、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶
、強誘電性液晶、反強誘電性液晶などを用いればよい。これらの液晶は、条件により、コ
レステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相など
を示す。
なお、液晶層７９３として、ブルー相を示す液晶を用いてもよい。その場合、配向膜と
して機能する絶縁膜７９２及び絶縁膜７９４を設けない構成とすればよい。
電極７９１は、可視光透過性を有する導電膜を用いればよい。
液晶表示装置が透過型の場合、電極７９１としては、例えば、Ｉｎ−Ｚｎ−Ｗ酸化物膜
、Ｉｎ−Ｓｎ酸化物膜、Ｉｎ−Ｚｎ酸化物膜、酸化インジウム膜、酸化亜鉛膜及び酸化ス
ズ膜などの酸化物膜を用いればよい。また、前述の酸化物膜は、Ａｌ、Ｇａ、Ｓｂ、Ｆな
どが微量添加されてもよい。また、光を透過する程度の金属薄膜（好ましくは、５ｎｍ〜
３０ｎｍ程度）を用いることもできる。
液晶表示装置が反射型の場合、電極７９１は、可視光を効率よく反射する膜が好ましい
。電極７９１は、例えば、アルミニウム、チタン、クロム、銅、モリブデン、銀、タンタ
ル又はタングステンを含む膜を用いればよい。
液晶表示装置が透過型の場合、電極７９６は、電極７９１として示した可視光透過性を
有する導電膜から選択して用いることができる。一方、液晶表示装置が反射型の場合、電
極７９１が可視光透過性を有する場合は、電極７９６が可視光を効率よく反射すると好ま
しい。また、電極７９１が可視光を効率よく反射する場合は、電極７９６が可視光透過性
を有すると好ましい。
なお、電極７９１及び電極７９６を図１９（Ａ）に示す構造で設けているが、電極７９
１と電極７９６を入れ替えてもよい。
絶縁膜７９２及び絶縁膜７９４は、有機化合物又は無機化合物から選択して用いればよ
い。
スペーサ７９５は、有機化合物又は無機化合物から選択して用いればよい。なお、スペ
ーサ７９５の形状は、柱状、球状など様々にとることができる。
電極７９１、絶縁膜７９２、液晶層７９３、絶縁膜７９４及び電極７９６の重なる領域
が、液晶素子７５３となる。
基板７９７は、ガラス、樹脂又は金属などを用いればよい。基板７９７は可とう性を有
してもよい。
図１９（Ｂ）及び図１９（Ｃ）は、図１９（Ａ）と一部が異なる液晶表示装置の断面図
の一例である。具体的には、ＦＰＣ７３２と接続する配線が異なる。図１９（Ｂ）では、
端子７３１を介してＦＰＣ７３２と配線７３３ｂが接続している。配線７３３ｂは、ソー
ス電極１１６ａ及びドレイン電極１１６ｂと同一層である。図１９（Ｃ）では、端子７３
１を介してＦＰＣ７３２と配線７３３ｃが接続している。配線７３３ｃは、電極７９１と
同一層である。
液晶素子７５３と接続するトランジスタ７５１は、安定した電気特性を有する。そのた
め、表示品位の高い液晶表示装置を提供することができる。また、トランジスタ７５１は
オフ電流を極めて小さくできるため、消費電力の小さい液晶表示装置を提供することがで
きる。
液晶表示装置において、動作モードは適宜選択することができる。例えば、基板に対し
て直交に電圧を印加する縦電界方式、基板に対して平行に電圧を印加する横電界方式があ
る。具体的には、ＴＮモード、ＶＡモード、ＭＶＡモード、ＰＶＡモード、ＡＳＭモード
、ＴＢＡモード、ＯＣＢモード、ＦＬＣモード、ＡＦＬＣモード、又はＦＦＳモードなど
が挙げられる。
液晶表示装置において、ブラックマトリクス（遮光層）、偏光部材、位相差部材、反射
防止部材などの光学部材（光学基板）などは適宜設ける。例えば、偏光基板及び位相差基
板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用
いてもよい。
また、バックライトとして複数の発光ダイオード（ＬＥＤ）を用いて、時間分割表示方
式（フィールドシーケンシャル駆動方式）を行うことも可能である。フィールドシーケン
シャル駆動方式を適用することで、着色層を用いることなく、カラー表示を行うことがで
きる。
上述したように、画素部における表示方式は、プログレッシブ方式やインターレース方
式などを用いる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒ
は赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、ＲＧＢＷ（Ｗは白を表す
）、又はＲＧＢに、イエロー、シアン、マゼンタなどを一色以上追加したものがある。な
お、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、本発明は
カラー表示の液晶表示装置に限定されるものではなく、モノクロ表示の液晶表示装置に適
用することもできる。
３−２．マイクロコンピュータ
上述したトランジスタは、さまざまな電子機器に搭載されるマイクロコンピュータに適用
することができる。
以下では、マイクロコンピュータを搭載した電子機器の例として火災報知器の構成及び
動作について、図２０、図２１、図２２及び図２３（Ａ）を用いて説明する。
なお、本明細書中において、火災報知器とは、火災の発生を急報する装置全般を示すも
のであり、例えば、住宅用火災警報器や、自動火災報知設備や、当該自動火災報知設備に
用いられる火災感知器なども火災報知器に含むものとする。
図２０に示す警報装置は、マイクロコンピュータ５００を少なくとも有する。ここで、
マイクロコンピュータ５００は、警報装置の内部に設けられている。マイクロコンピュー
タ５００は、高電位電源線ＶＤＤと電気的に接続されたパワーゲートコントローラ５０３
と、高電位電源線ＶＤＤ及びパワーゲートコントローラ５０３と電気的に接続されたパワ
ーゲート５０４と、パワーゲート５０４と電気的に接続されたＣＰＵ（Ｃｅｎｔｒａｌ
Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）５０５と、パワーゲート５０４及びＣＰＵ５０５と電
気的に接続された検出部５０９と、が設けられる。また、ＣＰＵ５０５には、揮発性記憶
部５０６と不揮発性記憶部５０７と、が含まれる。
また、ＣＰＵ５０５は、インターフェース５０８を介してバスライン５０２と電気的に
接続されている。インターフェース５０８もＣＰＵ５０５と同様にパワーゲート５０４と
電気的に接続されている。インターフェース５０８のバス規格としては、例えば、Ｉ２Ｃ
バスなどを用いることができる。また、警報装置には、インターフェース５０８を介して
パワーゲート５０４と電気的に接続される発光素子５３０が設けられる。
発光素子５３０は指向性の強い光を放出するものが好ましく、例えば、有機ＥＬ素子、
無機ＥＬ素子、ＬＥＤなどを用いることができる。
パワーゲートコントローラ５０３はタイマーを有し、当該タイマーに従ってパワーゲー
ト５０４を制御する。パワーゲート５０４は、パワーゲートコントローラ５０３の制御に
従って、ＣＰＵ５０５、検出部５０９及びインターフェース５０８に高電位電源線ＶＤＤ
から供給される電源を供給又は遮断する。ここで、パワーゲート５０４としては、例えば
、トランジスタなどのスイッチング素子を用いることができる。
このようなパワーゲートコントローラ５０３及びパワーゲート５０４を用いることによ
り、光量を測定する期間に検出部５０９、ＣＰＵ５０５及びインターフェース５０８への
電源供給を行い、測定期間の合間には検出部５０９、ＣＰＵ５０５及びインターフェース
５０８への電源供給を遮断することができる。このように警報装置を動作させることによ
り、上記の各構成に常時電源供給を行う場合より消費電力の低減を図ることができる。
また、パワーゲート５０４としてトランジスタを用いる場合、不揮発性記憶部５０７に
用いられる、極めてオフ電流の低いトランジスタ、例えば上記実施の形態に記載したトラ
ンジスタを用いることが好ましい。このようなトランジスタを用いることにより、パワー
ゲート５０４で電源を遮断する際にリーク電流を低減し、消費電力の低減を図ることがで
きる。
警報装置に直流電源５０１を設け、直流電源５０１から高電位電源線ＶＤＤに電源を供
給してもよい。直流電源５０１の高電位側の電極は、高電位電源線ＶＤＤと電気的に接続
され、直流電源５０１の低電位側の電極は、低電位電源線ＶＳＳと電気的に接続される。
低電位電源線ＶＳＳはマイクロコンピュータ５００に電気的に接続される。ここで、高電
位電源線ＶＤＤは、高電位Ｈが与えられている。また、低電位電源線ＶＳＳは、例えば接
地電位（ＧＮＤ）などの低電位Ｌが与えられている。
直流電源５０１として電池を用いる場合は、例えば、高電位電源線ＶＤＤと電気的に接
続された電極と、低電位電源線ＶＳＳに電気的に接続された電極と、当該電池を保持する
ことができる筐体と、を有する電池ケースを筐体に設ける構成とすればよい。なお、警報
装置は、必ずしも直流電源５０１を設けなくてもよく、例えば、当該警報装置の外部に設
けられた交流電源から配線を介して電源を供給する構成としてもよい。
また、上記電池として、二次電池、例えば、リチウムイオン二次電池（リチウムイオン
蓄電池、リチウムイオン電池、又はリチウムイオンバッテリーとも呼ぶ。）を用いること
もできる。また、当該二次電池を充電できるように太陽電池を設けることが好ましい。
検出部５０９は、異常に係る物理量を計測して計測値をＣＰＵ５０５に送信する。異常
に係る物理量は、警報装置の用途によって異なり、火災報知器として機能する警報装置で
は、火災に係る物理量を計測する。故に、検出部５０９には、火災に係る物理量として光
量を計測し、煙の存在を感知する。
検出部５０９は、パワーゲート５０４と電気的に接続された光センサ５１１と、パワー
ゲート５０４と電気的に接続されたアンプ５１２と、パワーゲート５０４及びＣＰＵ５０
５と電気的に接続されたＡＤコンバータ５１３と、を有する。発光素子５３０、光センサ
５１１、アンプ５１２及びＡＤコンバータ５１３は、パワーゲート５０４が検出部５０９
に電源を供給したときに動作する。
図２１に警報装置の断面の一部を示す。ｐ型の半導体基板４０１に素子分離領域４０３
を有し、ゲート絶縁膜４０７及びゲート電極４０９、ｎ型の不純物領域４１１ａ、ｎ型の
不純物領域４１１ｂを有するｎ型のトランジスタ５１９が形成されている。ｎ型のトラン
ジスタ５１９は、単結晶シリコンなどの半導体を用いて形成されており、高速動作が可能
である。従って、高速なアクセスが可能なＣＰＵの揮発性記憶部を形成することができる
。なお、ｎ型のトランジスタ５１９上には、絶縁膜４１５及び絶縁膜４１７が設けられる
。
また、絶縁膜４１５及び絶縁膜４１７の一部を選択的にエッチングした開口部にコンタ
クトプラグ４１９ａ及びコンタクトプラグ４１９ｂを形成し、絶縁膜４１７及びコンタク
トプラグ４１９ａ及びコンタクトプラグ４１９ｂ上に溝部を有する絶縁膜４２１を設けて
いる。また、絶縁膜４２１の溝部に配線４２３ａ及び配線４２３ｂを形成する。また、絶
縁膜４２１、配線４２３ａ及び配線４２３ｂ上にスパッタリング法、ＣＶＤ法等により絶
縁膜４２０を形成し、当該絶縁膜４２０上に、溝部を有する絶縁膜４２２を形成する。絶
縁膜４２２の溝部に電極４２４を形成する。電極４２４は、第２のトランジスタ５１７の
バックゲート電極として機能する電極である。このような電極４２４を設けることにより
、第２のトランジスタ５１７のしきい値電圧の制御を行うことができる。
また、絶縁膜４２２及び電極４２４上に、スパッタリング法、ＣＶＤ法等により、絶縁
膜４２５を設けている。
絶縁膜４２５上には、第２のトランジスタ５１７と、光電変換素子５１４が設けられる
。第２のトランジスタ５１７は、酸化物半導体膜２０６ａ及び酸化物膜２０６ｂを含む多
層膜２０６と、多層膜２０６上に接するソース電極２１６ａ、ドレイン電極２１６ｂと、
ゲート絶縁膜２１２と、ゲート電極２０４と、保護絶縁膜２１８を含む。また、光電変換
素子５１４と第２のトランジスタ５１７を覆う絶縁膜４４５が設けられ、絶縁膜４４５上
にドレイン電極２１６ｂに接して配線４４９を有する。配線４４９は、第２のトランジス
タ５１７のドレイン電極とｎ型のトランジスタ５１９のゲート電極４０９とを電気的に接
続するノードとして機能する。
光センサ５１１は、光電変換素子５１４と、容量素子と、第１のトランジスタと、第２
のトランジスタ５１７と、第３のトランジスタと、ｎ型のトランジスタ５１９と、を含む
。ここで光電変換素子５１４としては、例えば、フォトダイオードなどを用いることがで
きる。
光電変換素子５１４の端子の一方は、低電位電源線ＶＳＳと電気的に接続され、端子の
他方は、第２のトランジスタ５１７のソース電極及びドレイン電極の一方に電気的に接続
される。第２のトランジスタ５１７のゲート電極は、電荷蓄積制御信号Ｔｘが与えられ、
ソース電極及びドレイン電極の他方は、容量素子の一対の電極の一方と、第１のトランジ
スタのソース電極及びドレイン電極の一方と、ｎ型のトランジスタ５１９のゲート電極と
電気的に接続される（以下、当該ノードをノードＦＤと呼ぶ場合がある）。容量素子の一
対の電極の他方は、低電位電源線ＶＳＳと電気的に接続される。第１のトランジスタのゲ
ート電極は、リセット信号Ｒｅｓが与えられ、ソース電極及びドレイン電極の他方は、高
電位電源線ＶＤＤと電気的に接続される。ｎ型のトランジスタ５１９のソース電極及びド
レイン電極の一方は、第３のトランジスタのソース電極及びドレイン電極の一方と、アン
プ５１２と電気的に接続される。また、ｎ型のトランジスタ５１９のソース電極及びドレ
イン電極の他方は、高電位電源線ＶＤＤと電気的に接続される。第３のトランジスタのゲ
ート電極は、バイアス信号Ｂｉａｓが与えられ、ソース電極及びドレイン電極の他方は、
低電位電源線ＶＳＳと電気的に接続される。
なお、容量素子は必ずしも設けなくてよく、例えば、ｎ型のトランジスタ５１９などの
寄生容量が十分大きい場合、容量素子を設けない構成としてもよい。
また、第１のトランジスタ及び第２のトランジスタ５１７に、極めてオフ電流の低いト
ランジスタを用いることが好ましい。また、極めてオフ電流の低いトランジスタとしては
、上述した酸化物半導体膜を含む多層膜を用いたトランジスタを用いることが好ましい。
このような構成とすることによりノードＦＤの電位を長時間保持することが可能となる。
また、図２１に示す構成は、第２のトランジスタ５１７と電気的に接続して、絶縁膜４
２５上に光電変換素子５１４が設けられている。
光電変換素子５１４は、絶縁膜４２５上に設けられた半導体膜２６０と、半導体膜２６
０上に接して設けられた第２のトランジスタ５１７のソース電極２１６ａ、電極２１６ｃ
と、を有する。ソース電極２１６ａは第２のトランジスタ５１７のソース電極又はドレイ
ン電極として機能する電極であり、光電変換素子５１４と第２のトランジスタ５１７とを
電気的に接続している。
半導体膜２６０、第２のトランジスタ５１７のソース電極２１６ａ及び電極２１６ｃ上
には、ゲート絶縁膜２１２、保護絶縁膜２１８及び絶縁膜４４５が設けられている。また
、絶縁膜４４５上に配線４５６が設けられており、ゲート絶縁膜２１２、保護絶縁膜２１
８及び絶縁膜４４５に設けられた開口を介して電極２１６ｃと接する。
電極２１６ｃは、第２のトランジスタ５１７のソース電極２１６ａ及びドレイン電極２
１６ｂと、配線４５６は、配線４４９と同様の工程で形成することができる。
半導体膜２６０としては、光電変換を行うことができる半導体膜を設ければよく、例え
ば、シリコンやゲルマニウムなどを用いることができる。半導体膜２６０にシリコンを用
いた場合は、可視光を検知する光センサとして機能する。また、シリコンとゲルマニウム
では吸収できる電磁波の波長が異なるため、半導体膜２６０にゲルマニウムを用いる構成
とすると、赤外線を検知するセンサとして用いることができる。
以上のように、マイクロコンピュータ５００に、光センサ５１１を含む検出部５０９を
内蔵して設けることができるので、部品数を削減し、警報装置の筐体を縮小することがで
きる。
上述したＩＣチップを含む火災報知器には、上述したトランジスタを用いた複数の回路
を組み合わせ、それらを１つのＩＣチップに搭載したＣＰＵ５０５が用いられる。
３−３．ＣＰＵ
図２２は、上述したトランジスタを少なくとも一部に用いたＣＰＵの具体的な構成を示す
ブロック図である。
図２２（Ａ）に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔ
ｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、論理演算回路）、ＡＬＵコントローラ１１９２、
インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミング
コントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインタ
ーフェース１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、及びＲＯＭイ
ンターフェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板
、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１
１８９は、別チップに設けてもよい。もちろん、図２２（Ａ）に示すＣＰＵは、その構成
を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有
している。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクショ
ンデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、イン
タラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントロー
ラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロ
ーラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種
制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御す
るための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログ
ラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマス
ク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のア
ドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう
。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１
９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及び
レジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタ
イミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号
ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記
各種回路に供給する。
図２２（Ａ）に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。
レジスタ１１９６のメモリセルとして、上述したトランジスタを用いることができる。
図２２（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９
１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジ
スタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行う
か、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータ
の保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が
行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの
書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止すること
ができる。
電源停止に関しては、図２２（Ｂ）又は図２２（Ｃ）に示すように、メモリセル群と、
電源電位ＶＤＤ又は電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設
けることにより行うことができる。以下に図２２（Ｂ）及び図２２（Ｃ）の回路の説明を
行う。
図２２（Ｂ）及び図２２（Ｃ）は、メモリセルへの電源電位の供給を制御するスイッチ
ング素子に、上述したトランジスタを用いた記憶装置である。
図２２（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、メモリセル１１４２を
複数有するメモリセル群１１４３とを有している。具体的に、各メモリセル１１４２には
、上述したトランジスタを用いることができる。メモリセル群１１４３が有する各メモリ
セル１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが
供給されている。さらに、メモリセル群１１４３が有する各メモリセル１１４２には、信
号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
図２２（Ｂ）では、スイッチング素子１１４１として、上述したトランジスタを用いて
おり、該トランジスタは、そのゲート電極層に与えられる信号ＳｉｇＡによりスイッチン
グが制御される。
なお、図２２（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する
構成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチ
ング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場
合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていても
よいし、直列と並列が組み合わされて接続されていてもよい。
また、図２２（Ｂ）では、スイッチング素子１１４１により、メモリセル群１１４３が
有する各メモリセル１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されている
が、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されて
いてもよい。
また、図２２（Ｃ）には、メモリセル群１１４３が有する各メモリセル１１４２に、ス
イッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶
装置の一例を示す。スイッチング素子１１４１により、メモリセル群１１４３が有する各
メモリセル１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
メモリセル群と、電源電位ＶＤＤ又は電源電位ＶＳＳの与えられているノード間に、ス
イッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合
においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具
体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置へ
の情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消
費電力を低減することができる。
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ
Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂ
ｌｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。
３−４．設置例
図２３（Ａ）において、警報装置８１００は、住宅用火災警報器であり、検出部と、マイ
クロコンピュータ８１０１を有している。マイクロコンピュータ８１０１には、上述した
トランジスタを用いたＣＰＵが含まれる。
図２３（Ａ）において、室内機８２００及び室外機８２０４を有するエアコンディショ
ナーには、上述したトランジスタを用いたＣＰＵが含まれる。具体的に、室内機８２００
は、筐体８２０１、送風口８２０２、ＣＰＵ８２０３等を有する。図２３（Ａ）において
、ＣＰＵ８２０３が、室内機８２００に設けられている場合を例示しているが、ＣＰＵ８
２０３は室外機８２０４に設けられていてもよい。又は、室内機８２００と室外機８２０
４の両方に、ＣＰＵ８２０３が設けられていてもよい。上述したトランジスタを用いたＣ
ＰＵが含まれることで、エアコンディショナーを省電力化できる。
図２３（Ａ）において、電気冷凍冷蔵庫８３００には、上述したトランジスタを用いた
ＣＰＵが含まれる。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室用扉８
３０２、冷凍室用扉８３０３、ＣＰＵ８３０４等を有する。図２３（Ａ）では、ＣＰＵ８
３０４が、筐体８３０１の内部に設けられている。上述したトランジスタを用いたＣＰＵ
が含まれることで、電気冷凍冷蔵庫８３００を省電力化できる。
図２３（Ｂ）及び図２３（Ｃ）において、電気自動車の例を示す。電気自動車９７００
には、二次電池９７０１が搭載されている。二次電池９７０１の電力は、制御回路９７０
２により出力が調整されて、駆動装置９７０３に供給される。制御回路９７０２は、図示
しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置９７０４によって制御される。上述し
たトランジスタを用いたＣＰＵが含まれることで、電気自動車９７００を省電力化できる
。
駆動装置９７０３は、直流電動機もしくは交流電動機単体、又は電動機と内燃機関と、
を組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情
報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる
負荷情報など）の入力情報に基づき、制御回路９７０２に制御信号を出力する。制御回路
９７０２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気
エネルギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場
合は、図示していないが、直流を交流に変換するインバータも内蔵される。
本実施例では、酸化物半導体膜をウェットエッチングした際のエッチング速度と、酸化
物半導体膜の側面の形状について、図２４乃至図３０を用いて説明する。
はじめに、酸化物半導体膜及びエッチング液それぞれの種類とエッチング速度について
、説明する。
以下に、試料１及び試料２の作製方法について説明する。
ガラス基板上に酸化物半導体膜を成膜した。試料１は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１
（原子数比）である金属酸化物のスパッタリングターゲットを用いて形成された厚さ１０
０ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜を、ガラス基板上に有する。試料２は、Ｉｎ：Ｇａ：
Ｚｎ＝１：３：２（原子数比）である金属酸化物のスパッタリングターゲットを用いて形
成された厚さ１００ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜を、ガラス基板上に有する。
試料１におけるＩｎ−Ｇａ−Ｚｎ酸化物膜の成膜条件として、スパッタリングターゲッ
トをＩｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）のターゲットとし、流量５０ｓｃｃｍの
アルゴン及び流量５０ｓｃｃｍの酸素をスパッタリングガスとしてスパッタリング装置の
反応室内に供給し、反応室内の圧力を０．６Ｐａに制御し、５ｋＷの直流電力を供給する
条件を用いた。なお、Ｉｎ−Ｇａ−Ｚｎ酸化物膜を形成する際の基板温度を１７０℃とし
た。
試料２におけるＩｎ−Ｇａ−Ｚｎ酸化物膜の成膜条件として、スパッタリングターゲッ
トをＩｎ：Ｇａ：Ｚｎ＝１：３：２（原子数比）のターゲットとし、スパッタリングガス
として９０ｓｃｃｍのＡｒと１０ｓｃｃｍの酸素をスパッタリング装置の反応室内に供給
し、反応室内の圧力を０．３Ｐａに制御し、５ｋＷの直流電力を供給する条件を用いた。
なお、Ｉｎ−Ｇａ−Ｚｎ酸化物膜を形成する際の基板温度を１００℃とした。
次に、試料１及び試料２に形成されるＩｎ−Ｇａ−Ｚｎ酸化物膜をウェットエッチング
した。当該ウェットエッチング工程において、第１のエッチング液乃至第３のエッチング
液の一を用いた。第１のエッチング液として、２５℃の８５重量％リン酸を用いた。第２
のエッチング液として、６０℃のシュウ酸系水溶液（例えば、関東化学製ＩＴＯ−０７Ｎ
（５重量％以下のシュウ酸を含有する水溶液））を用いた。第３のエッチング液として、
３０℃のリン酸系水溶液（例えば、和光純薬工業株式会社製の混酸アルミ液（７２重量％
のリン酸、２重量％の硝酸、及び９．８重量％の酢酸を含有する水溶液））を用いた。
次に、試料１及び試料２における各エッチング液と、エッチング速度との関係を図２４
に示す。
図２４に示すように、スパッタリングターゲットとしてＩｎ：Ｇａ：Ｚｎ＝１：１：１
（原子数比）を用いて形成されたＩｎ−Ｇａ−Ｚｎ酸化物膜（Ｉｎ−Ｇａ−Ｚｎ−Ｏ（１
１１）と示す。）を有する試料１は、第２のエッチング液であるシュウ酸系水溶液を用い
たエッチングにおいて、エッチング速度が速いことがわかる。
一方、スパッタリングターゲットとしてＩｎ：Ｇａ：Ｚｎ＝１：３：２（原子数比）を
用いて形成されたＩｎ−Ｇａ−Ｚｎ酸化物膜（Ｉｎ−Ｇａ−Ｚｎ−Ｏ（１３２）と示す。
）を有する試料２は、全てのエッチング液において、エッチング速度が同程度であること
がわかる。
次に、第１のエッチング液乃至第３のエッチング液の一を用いて積層構造の酸化物半導
体膜をエッチングしたときの、酸化物半導体膜の側面の形状について説明する。
以下に、試料３及び試料４の作製方法について説明する。なお、試料３及び試料４は、
第１のＩｎ−Ｇａ−Ｚｎ酸化物膜及び第２のＩｎ−Ｇａ−Ｚｎ酸化物膜が積層された２層
構造である。
ガラス基板上に積層構造の酸化物半導体膜を成膜した。はじめに、ガラス基板上に、Ｉ
ｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）である金属酸化物のスパッタリングターゲット
を用いて、厚さ３５ｎｍの第１のＩｎ−Ｇａ−Ｚｎ酸化物膜を成膜した。次に、Ｉｎ：Ｇ
ａ：Ｚｎ＝１：３：２（原子数比）である金属酸化物のスパッタリングターゲットを用い
て、厚さ２０ｎｍの第２のＩｎ−Ｇａ−Ｚｎ酸化物膜を成膜した。
なお、第１のＩｎ−Ｇａ−Ｚｎ酸化物膜は、試料１のＩｎ−Ｇａ−Ｚｎ酸化物膜と同じ
成膜条件を用いて成膜された膜である。また、第２のＩｎ−Ｇａ−Ｚｎ酸化物膜は、試料
２のＩｎ−Ｇａ−Ｚｎ酸化物膜と同じ成膜条件を用いて成膜された膜である。
次に、積層構造の酸化物半導体膜をエッチングした。試料３は、エッチング液として、
第１のエッチング液である２５℃の８５重量％リン酸を用いた。試料４は、エッチング液
として、第３のエッチング液である３０℃のリン酸系水溶液を用いた。
次に、試料５の作製方法について説明する。なお、試料５は、第１のＩｎ−Ｇａ−Ｚｎ
酸化物膜乃至第３のＩｎ−Ｇａ−Ｚｎ酸化物膜が積層された３層構造である。
ガラス基板上に、ＣＶＤ法により窒化シリコン膜及び酸化窒化シリコン膜を成膜した。
次に、酸化窒化シリコン膜上に積層構造の酸化物半導体膜を成膜した。次に、酸化窒化シ
リコン膜上に、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２（原子数比）である金属酸化物のスパッタ
リングターゲットを用いて、厚さ５ｎｍの第１のＩｎ−Ｇａ−Ｚｎ酸化物膜を成膜した。
次に、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２（原子数比）である金属酸化物のスパッタリングタ
ーゲットを用いて、厚さ２０ｎｍの第２のＩｎ−Ｇａ−Ｚｎ酸化物膜を成膜した。次に、
Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）である金属酸化物のスパッタリングターゲッ
トを用いて、厚さ２０ｎｍの第３のＩｎ−Ｇａ−Ｚｎ酸化物膜を成膜した。次に、第３の
Ｉｎ−Ｇａ−Ｚｎ酸化物膜上にＣＶＤ法により酸化窒化シリコン膜を成膜した。
なお、試料５における第１のＩｎ−Ｇａ−Ｚｎ酸化物膜は、スパッタリングターゲット
をＩｎ：Ｇａ：Ｚｎ＝１：３：２（原子数比）のターゲットとし、スパッタリングガスと
して９０ｓｃｃｍのＡｒと１０ｓｃｃｍの酸素をスパッタリング装置の反応室内に供給し
、反応室内の圧力を０．６Ｐａに制御し、５ｋＷの直流電力を供給する条件を用いて形成
した。第２のＩｎ−Ｇａ−Ｚｎ酸化物膜は、スパッタリングターゲットをＩｎ：Ｇａ：Ｚ
ｎ＝３：１：２（原子数比）のターゲットとし、スパッタリングガスとして５０ｓｃｃｍ
のＡｒと５０ｓｃｃｍの酸素をスパッタリング装置の反応室内に供給し、反応室内の圧力
を０．６Ｐａに制御し、５ｋＷの直流電力を供給する条件を用いて形成した。第３のＩｎ
−Ｇａ−Ｚｎ酸化物膜は、スパッタリングターゲットをＩｎ：Ｇａ：Ｚｎ＝１：１：１（
原子数比）のターゲットとし、スパッタリングガスとして１００ｓｃｃｍの酸素をスパッ
タリング装置の反応室内に供給し、反応室内の圧力を０．６Ｐａに制御し、５ｋＷの直流
電力を供給する条件を用いて形成した。なお、第１のＩｎ−Ｇａ−Ｚｎ酸化物膜乃至第３
のＩｎ−Ｇａ−Ｚｎ酸化物膜を形成する際の基板温度を１７０℃とした。
次に、積層構造の酸化物半導体膜をエッチングした。試料５は、エッチング液として第
２のエッチング液である６０℃のシュウ酸系水溶液を用いた。
次に、試料６の作製方法について説明する。なお、試料６は、第１のＩｎ−Ｇａ−Ｚｎ
酸化物膜及び第２のＩｎ−Ｇａ−Ｚｎ酸化物膜が積層された２層構造である。
ガラス基板上に、ＣＶＤ法により酸化窒化シリコン膜を成膜した。次に、酸化窒化シリ
コン膜上に、試料３及び試料４と同じ成膜条件を用いて、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１
（原子数比）である金属酸化物のスパッタリングターゲットを用いて、厚さ３５ｎｍの第
１のＩｎ−Ｇａ−Ｚｎ酸化物膜を成膜した後、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２（原子数比
）である金属酸化物のスパッタリングターゲットを用いて、厚さ２０ｎｍの第２のＩｎ−
Ｇａ−Ｚｎ酸化物膜を成膜した。次に、第２のＩｎ−Ｇａ−Ｚｎ酸化物膜上に酸化窒化シ
リコン膜を成膜した。
次に、積層構造の酸化物半導体膜をエッチングした。試料６は、ドライエッチング法を
用いて積層構造の酸化物半導体膜をエッチングした。なお、エッチングガスとしてＢＣｌ
３を用いた。
次に、試料３乃至試料６の断面形状をＳＴＥＭ（Ｓｃａｎｎｉｎｇ Ｔｒａｎｓｍｉｓ
ｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）を用いて観察した。
試料３の倍率２０万倍の位相コントラスト像（ＴＥ像）を図２５（Ａ）に示し、図２５
（Ａ）の模式図を図２５（Ｂ）に示す。また、試料３の倍率１５万倍のＺコントラスト像
（ＺＣ像）を図２６に示す。
試料４の倍率２０万倍の位相コントラスト像（ＴＥ像）を図２７（Ａ）に示し、図２７
（Ａ）の模式図を図２７（Ｂ）に示す。
試料５の倍率１５万倍の位相コントラスト像（ＴＥ像）を図２８（Ａ）に示し、図２８
（Ａ）の模式図を図２８（Ｂ）に示す。試料５における積層構造の酸化物半導体膜の側面
付近の詳細を説明するため、試料５の倍率１５万倍のＺコントラスト像（ＺＣ像）を図２
９（Ａ）に示し、図２９（Ａ）の模式図を図２９（Ｂ）に示す。
試料６の倍率１５万倍の位相コントラスト像（ＴＥ像）を図３０（Ａ）に示し、図３０
（Ａ）の模式図を図３０（Ｂ）に示す。
図２５（Ｂ）に示すように、試料３において、ガラス基板８０１上に第１のＩｎ−Ｇａ
−Ｚｎ酸化物膜８０３が形成される。第１のＩｎ−Ｇａ−Ｚｎ酸化物膜８０３上に第２の
Ｉｎ−Ｇａ−Ｚｎ酸化物膜８０５が形成される。第２のＩｎ−Ｇａ−Ｚｎ酸化物膜８０５
上にレジスト８０７が設けられる。
また、図２６に示すように、試料３において、第１のＩｎ−Ｇａ−Ｚｎ酸化物膜８０３
及び第２のＩｎ−Ｇａ−Ｚｎ酸化物膜８０５は、その濃淡の違いより、両者の境界を確認
することができる。つまり、本発明の一態様であるトランジスタにおいて、酸化物半導体
膜及び酸化物膜は共通の元素を含む場合であっても、その組成の違いにより、両者の境界
を確認することができる。
図２７（Ｂ）に示すように、試料４において、ガラス基板８１１上に第１のＩｎ−Ｇａ
−Ｚｎ酸化物膜８１３が形成される。第１のＩｎ−Ｇａ−Ｚｎ酸化物膜８１３上に第２の
Ｉｎ−Ｇａ−Ｚｎ酸化物膜８１５が形成される。第２のＩｎ−Ｇａ−Ｚｎ酸化物膜８１５
上にレジスト８１７が設けられる。
試料３及び試料４において、ガラス基板８０１、８１１と第１のＩｎ−Ｇａ−Ｚｎ酸化
物膜８０３、８１３の側面とのなす角度を角度θ１とする。第１のＩｎ−Ｇａ−Ｚｎ酸化
物膜８０３、８１３及び第２のＩｎ−Ｇａ−Ｚｎ酸化物膜８０５、８１５の界面と、第２
のＩｎ−Ｇａ−Ｚｎ酸化物膜８０５、８１５の側面とのなす角度を角度θ２とする。図２
５及び図２７に示すように、試料３及び試料４においては、角度θ１に対して、角度θ２
の方が大きいことがわかる。
図２８（Ｂ）に示すように、試料５において、窒化シリコン膜８２１上に酸化窒化シリ
コン膜８２３が形成される。酸化窒化シリコン膜８２３上に積層構造の酸化物半導体膜８
２５が形成される。酸化窒化シリコン膜８２３及び積層構造の酸化物半導体膜８２５上に
酸化窒化シリコン膜８２７が形成される。なお、酸化窒化シリコン膜８２７には、低密度
領域８２９が形成される。
試料５において、酸化窒化シリコン膜８２３及び積層構造の酸化物半導体膜８２５の界
面と、積層構造の酸化物半導体膜８２５の側面とのなす角度を角度θ３とする。図２９（
Ｂ）に示すように、試料５において、角度θ３は、鈍角である。なお、ＺＣ像は原子番号
の違いによりコントラストが異なるため、積層構造の酸化物半導体膜８２５の側面には、
酸化物半導体膜と異なる組成の膜８２６が形成されていることがわかる。当該膜８２６を
エネルギー分散型Ｘ線分析（Ｅｎｅｒｇｙ ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ ｓｐｅ
ｃｔｒｏｍｅｔｒｙ：ＥＤＸ）で分析したところ、タングステンが含まれることがわかっ
た。
図３０（Ｂ）に示すように、試料６において、ガラス基板８３１上に酸化窒化シリコン
膜８３３が形成される。酸化窒化シリコン膜８３３上に積層構造の酸化物半導体膜８３５
が形成される。酸化窒化シリコン膜８３３及び積層構造の酸化物半導体膜８３５上に酸化
窒化シリコン膜８３７が形成される。
試料６において、酸化窒化シリコン膜８３３及び積層構造の酸化物半導体膜８３５の界
面と、積層構造の酸化物半導体膜８３５の側面とのなす角度を角度θ４とする。図３０（
Ｂ）に示すように、試料６において、角度θ４は、酸化物半導体膜の側面の位置によって
変化せず、略同一である。
以上のことから、エッチング液に、リン酸、又はリン酸系水溶液を用いたウェットエッ
チング法を利用することで、積層構造の酸化物半導体膜において、スパッタリングターゲ
ットとしてＩｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）を用いて形成されたＩｎ−Ｇａ−
Ｚｎ酸化物膜の側面がＩｎ−Ｇａ−Ｚｎ酸化物膜の下地膜の界面となす角度θ１を、スパ
ッタリングターゲットとしてＩｎ：Ｇａ：Ｚｎ＝１：３：２（原子数比）を用いて形成さ
れたＩｎ−Ｇａ−Ｚｎ酸化物膜の側面がＩｎ−Ｇａ−Ｚｎ酸化物膜の下地膜の界面となす
角度θ２よりも小さい形状にできることがわかる。

Claims (5)

  1. トランジスタを有し、
    前記トランジスタは、
    第１の酸化物膜と、
    前記第１の酸化物膜上のチャネル形成領域を有する酸化物半導体膜と、
    前記酸化物半導体膜上の第２の酸化物膜と、
    ゲート絶縁膜と、
    ゲート電極と、を有し、
    前記酸化物半導体膜の下面と前記酸化物半導体膜の側面とがなす角度は、１０°以上９０°未満であり、
    前記第１及び前記第２の酸化物膜並びに前記酸化物半導体膜は、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、又はＮｄ）であり、
    前記第１及び前記第２の酸化物膜は、前記酸化物半導体膜よりもＭに対するＩｎの原子数比が小さい半導体装置の作製方法であって、
    前記第２の酸化物膜を形成するときの酸素流量比は、前記酸化物半導体膜を形成するときの酸素流量比よりも大きいことを特徴とする半導体装置の作製方法。
  2. 請求項１において、
    前記酸化物半導体膜は結晶部を有し、
    前記結晶部のｃ軸は、前記酸化物半導体膜の表面の法線ベクトルに平行であることを特徴とする半導体装置の作製方法。
  3. トランジスタと、前記トランジスタと電気的に接続されたＥＬ素子と、を有し、
    前記トランジスタは、
    第１の酸化物膜と、
    前記第１の酸化物膜上のチャネル形成領域を有する酸化物半導体膜と、
    前記酸化物半導体膜上の第２の酸化物膜と、
    ゲート絶縁膜と、
    ゲート電極と、を有し、
    前記酸化物半導体膜の下面と前記酸化物半導体膜の側面とがなす角度は、１０°以上９０°未満であり、
    前記酸化物半導体膜及び前記酸化物膜は、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、又はＮｄ）であり、
    前記第１及び前記第２の酸化物膜は、前記酸化物半導体膜よりもＭに対するＩｎの原子数比が小さい表示装置の作製方法であって、
    前記第２の酸化物膜を形成するときの酸素流量比は、前記酸化物半導体膜を形成するときの酸素流量比よりも大きいことを特徴とする表示装置の作製方法。
  4. トランジスタと、前記トランジスタと電気的に接続された液晶素子と、を有し、
    前記トランジスタは、
    第１の酸化物膜と、
    前記第１の酸化物膜上のチャネル形成領域を有する酸化物半導体膜と、
    前記酸化物半導体膜上の第２の酸化物膜と、
    ゲート絶縁膜と、
    ゲート電極と、を有し、
    前記酸化物半導体膜の下面と前記酸化物半導体膜の側面とがなす角度は、１０°以上９０°未満であり、
    前記酸化物半導体膜及び前記酸化物膜は、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、又はＮｄ）であり、
    前記第１及び前記第２の酸化物膜は、前記酸化物半導体膜よりもＭに対するＩｎの原子数比が小さい表示装置の作製方法であって、
    前記第２の酸化物膜を形成するときの酸素流量比は、前記酸化物半導体膜を形成するときの酸素流量比よりも大きいことを特徴とする表示装置の作製方法。
  5. 請求項３又は請求項４において、
    前記酸化物半導体膜は結晶部を有し、
    前記結晶部のｃ軸は、前記酸化物半導体膜の表面の法線ベクトルに平行であることを特徴とする表示装置の作製方法。
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US (8) US9087726B2 (ja)
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CN (4) CN103824886B (ja)
TW (3) TWI613813B (ja)

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9153699B2 (en) * 2012-06-15 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor with multiple oxide semiconductor layers
KR102171650B1 (ko) 2012-08-10 2020-10-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
TWI613813B (zh) * 2012-11-16 2018-02-01 半導體能源研究所股份有限公司 半導體裝置
US9263531B2 (en) 2012-11-28 2016-02-16 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film, film formation method thereof, and semiconductor device
TWI582993B (zh) 2012-11-30 2017-05-11 半導體能源研究所股份有限公司 半導體裝置
US9368636B2 (en) * 2013-04-01 2016-06-14 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device comprising a plurality of oxide semiconductor layers
JP2015115469A (ja) * 2013-12-12 2015-06-22 ソニー株式会社 薄膜トランジスタ、表示装置、電子機器、および薄膜トランジスタの製造方法
JP6676316B2 (ja) * 2014-09-12 2020-04-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9991393B2 (en) * 2014-10-16 2018-06-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, module, and electronic device
CN107210227B (zh) * 2015-02-06 2021-03-16 株式会社半导体能源研究所 半导体装置及其制造方法
US9601614B2 (en) * 2015-03-26 2017-03-21 Nxp Usa, Inc. Composite semiconductor device with different channel widths
US11189736B2 (en) * 2015-07-24 2021-11-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR102554963B1 (ko) 2015-10-29 2023-07-11 엘지디스플레이 주식회사 유기 발광 표시 장치
KR102465381B1 (ko) * 2015-12-14 2022-11-10 삼성디스플레이 주식회사 유기 발광 표시 장치
CN105655389B (zh) * 2016-01-15 2018-05-11 京东方科技集团股份有限公司 有源层、薄膜晶体管、阵列基板、显示装置及制备方法
CN108474106B (zh) * 2016-01-18 2021-02-26 株式会社半导体能源研究所 金属氧化物膜、半导体装置以及显示装置
JP6796086B2 (ja) 2016-02-05 2020-12-02 株式会社半導体エネルギー研究所 半導体装置
WO2017145943A1 (ja) * 2016-02-24 2017-08-31 シャープ株式会社 アクティブマトリクス基板及び液晶表示装置
KR20230035146A (ko) * 2016-04-13 2023-03-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터의 제작 방법
US10756118B2 (en) 2016-11-30 2020-08-25 Semiconductor Energy Laboratory Co., Ltd. Display device, display module, and electronic device
WO2018168639A1 (ja) * 2017-03-14 2018-09-20 シャープ株式会社 半導体装置およびその製造方法
US11545581B2 (en) * 2019-08-02 2023-01-03 South China University Of Technology Metal oxide (MO) semiconductor and thin-film transistor and application thereof
TWI667796B (zh) 2017-05-31 2019-08-01 南韓商Ｌｇ顯示器股份有限公司 薄膜電晶體、包含該薄膜電晶體的閘極驅動器、及包含該閘極驅動器的顯示裝置
CN109148592B (zh) 2017-06-27 2022-03-11 乐金显示有限公司 包括氧化物半导体层的薄膜晶体管，其制造方法和包括其的显示设备
US11545580B2 (en) * 2017-11-15 2023-01-03 South China University Of Technology Metal oxide (MO semiconductor and thin-film transistor and application thereof
CN107978560B (zh) * 2017-11-21 2019-12-03 深圳市华星光电半导体显示技术有限公司 背沟道蚀刻型tft基板及其制作方法
JPWO2019111105A1 (ja) * 2017-12-06 2020-12-03 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
JP2019114751A (ja) * 2017-12-26 2019-07-11 シャープ株式会社 薄膜トランジスタ基板及びそれを備えた液晶表示装置並びに薄膜トランジスタ基板の製造方法
JP6706638B2 (ja) 2018-03-07 2020-06-10 シャープ株式会社 半導体装置およびその製造方法
US11107929B2 (en) 2018-12-21 2021-08-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10978563B2 (en) 2018-12-21 2021-04-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR102205148B1 (ko) * 2019-01-28 2021-01-20 연세대학교 산학협력단 이중 채널층을 구비한 박막 트랜지스터 및 그 제조 방법
CN110310985A (zh) * 2019-07-05 2019-10-08 山东大学 一种基于双有源层的铟铝锌氧化物薄膜晶体管及其制备方法
CN110299415A (zh) * 2019-07-05 2019-10-01 山东大学 一种基于高介电常数栅介电层的铟铝锌氧化物薄膜晶体管及其全室温制备方法
KR20210051551A (ko) * 2019-10-30 2021-05-10 엘지디스플레이 주식회사 박막 트랜지스터, 그를 포함한 게이트 구동부, 및 그를 포함한 표시장치
CN111090033A (zh) * 2019-12-24 2020-05-01 淮安芯测半导体有限公司 一种半导体装置及其探针测试方法
JP7040555B2 (ja) * 2020-04-15 2022-03-23 セイコーエプソン株式会社 光学基板の製造方法
JP2023007092A (ja) 2021-07-01 2023-01-18 シャープディスプレイテクノロジー株式会社 アクティブマトリクス基板およびその製造方法
WO2023184351A1 (zh) * 2022-03-31 2023-10-05 京东方科技集团股份有限公司 金属氧化物薄膜晶体管及显示面板
CN115347005B (zh) * 2022-10-18 2023-03-24 广州华星光电半导体显示技术有限公司 显示面板

Family Cites Families (187)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5231325B2 (ja) 1972-12-20 1977-08-13
JPS5052693A (ja) 1973-09-10 1975-05-10
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
US6294799B1 (en) 1995-11-27 2001-09-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating same
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
US6475836B1 (en) 1999-03-29 2002-11-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP2001223365A (ja) * 2000-02-10 2001-08-17 Fujitsu Ltd 薄膜トランジスタ及びその製造方法
JP4677654B2 (ja) 2000-04-19 2011-04-27 日本電気株式会社 透過型液晶表示装置及びその製造方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2002373867A (ja) * 2001-06-14 2002-12-26 Idemitsu Kosan Co Ltd 半導体素子用導電性薄膜、半導体素子及びそれらの製造方法
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
KR101017797B1 (ko) * 2002-04-26 2011-02-28 도시바 모바일 디스플레이 가부시키가이샤 Ｅｌ 표시 장치 및 ｅｌ 표시 장치의 구동 방법
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7642573B2 (en) 2004-03-12 2010-01-05 Hewlett-Packard Development Company, L.P. Semiconductor device
KR20070116888A (ko) 2004-03-12 2007-12-11 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 및 박막 트랜지스터
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
KR100623253B1 (ko) 2004-04-16 2006-09-18 삼성에스디아이 주식회사 유기 전계 발광 소자의 제조방법
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
JP5118811B2 (ja) 2004-11-10 2013-01-16 キヤノン株式会社 発光装置及び表示装置
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
BRPI0517568B8 (pt) 2004-11-10 2022-03-03 Canon Kk Transistor de efeito de campo
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
EP1815530B1 (en) 2004-11-10 2021-02-17 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006310372A (ja) * 2005-04-26 2006-11-09 Canon Inc 半導体装置および、その製造方法
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP1998375A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
JP5037808B2 (ja) * 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101358954B1 (ko) 2005-11-15 2014-02-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 다이오드 및 액티브 매트릭스 표시장치
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
KR101186297B1 (ko) 2006-01-21 2012-09-27 아주대학교산학협력단 ＺｎＯ 필름 및 이를 이용한 ＴＦＴ의 제조방법
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
TWI453915B (zh) * 2007-09-10 2014-09-21 Idemitsu Kosan Co Thin film transistor
KR101413655B1 (ko) * 2007-11-30 2014-08-07 삼성전자주식회사 산화물 반도체 박막 트랜지스터의 제조 방법
KR100961182B1 (ko) 2007-12-17 2010-06-09 한국전자통신연구원 투명 전자 소자 및 그 제조 방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
US8093136B2 (en) 2007-12-28 2012-01-10 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
JP2009206508A (ja) 2008-01-31 2009-09-10 Canon Inc 薄膜トランジスタ及び表示装置
KR100941850B1 (ko) * 2008-04-03 2010-02-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963027B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR101468594B1 (ko) * 2008-07-31 2014-12-04 삼성전자주식회사 산화물 반도체 및 이를 포함하는 박막 트랜지스터
KR101496150B1 (ko) * 2008-08-19 2015-02-27 삼성전자주식회사 산화물 반도체 및 이를 포함하는 박막 트랜지스터
US8129718B2 (en) 2008-08-28 2012-03-06 Canon Kabushiki Kaisha Amorphous oxide semiconductor and thin film transistor using the same
JP5417332B2 (ja) 2008-08-29 2014-02-12 株式会社アルバック 電界効果型トランジスタの製造方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5345359B2 (ja) 2008-09-18 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
KR101623958B1 (ko) 2008-10-01 2016-05-25 삼성전자주식회사 인버터 및 그의 동작방법과 인버터를 포함하는 논리회로
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5484853B2 (ja) 2008-10-10 2014-05-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8741702B2 (en) * 2008-10-24 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2010047288A1 (en) 2008-10-24 2010-04-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductordevice
TWI606520B (zh) * 2008-10-31 2017-11-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
KR20170021903A (ko) 2008-11-07 2017-02-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
JP2010118407A (ja) * 2008-11-11 2010-05-27 Idemitsu Kosan Co Ltd エッチング耐性を有する薄膜トランジスタ、及びその製造方法
CN101840936B (zh) 2009-02-13 2014-10-08 株式会社半导体能源研究所 包括晶体管的半导体装置及其制造方法
TWI479574B (zh) * 2009-03-16 2015-04-01 Hannstar Display Corp Ｔｆｔ陣列基板及其製造方法
KR20110011002A (ko) * 2009-07-27 2011-02-08 삼성전자주식회사 웹 브라우징 방법 및 장치
CN105070761B (zh) * 2009-07-31 2019-08-20 株式会社半导体能源研究所 显示装置
CN105428424A (zh) 2009-09-16 2016-03-23 株式会社半导体能源研究所 晶体管及显示设备
JP5889791B2 (ja) 2009-09-24 2016-03-22 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ ソース・ドレイン金属エッチングのためのウェットプロセスを用いた金属酸化物又は金属酸窒化物ｔｆｔの製造方法
CN105185837B (zh) 2009-10-08 2018-08-03 株式会社半导体能源研究所 半导体器件、显示装置和电子电器
CN102484139B (zh) 2009-10-08 2016-07-06 株式会社半导体能源研究所 氧化物半导体层及半导体装置
KR101073272B1 (ko) * 2009-11-04 2011-10-12 삼성모바일디스플레이주식회사 유기전계발광 표시 장치의 제조 방법
KR101638977B1 (ko) * 2009-11-13 2016-07-12 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
KR101396015B1 (ko) 2009-11-28 2014-05-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5497417B2 (ja) * 2009-12-10 2014-05-21 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
JP2011150294A (ja) * 2009-12-21 2011-08-04 Canon Inc 表示装置の駆動方法
EP2517245B1 (en) * 2009-12-25 2019-07-24 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
JP2011138934A (ja) 2009-12-28 2011-07-14 Sony Corp 薄膜トランジスタ、表示装置および電子機器
KR101883629B1 (ko) 2010-01-20 2018-07-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9391209B2 (en) 2010-02-05 2016-07-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN109560140A (zh) 2010-02-05 2019-04-02 株式会社半导体能源研究所 半导体装置
KR101913657B1 (ko) 2010-02-26 2018-11-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치를 제작하기 위한 방법
JP5496745B2 (ja) * 2010-03-31 2014-05-21 富士フイルム株式会社 薄膜電界効果型トランジスタおよびその製造方法
CN106098788B (zh) 2010-04-02 2020-10-16 株式会社半导体能源研究所 半导体装置
WO2011125454A1 (en) 2010-04-09 2011-10-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5606787B2 (ja) * 2010-05-18 2014-10-15 富士フイルム株式会社 薄膜トランジスタの製造方法、並びに、薄膜トランジスタ、イメージセンサー、ｘ線センサー及びｘ線デジタル撮影装置
CN107195686B (zh) 2010-07-02 2021-02-09 株式会社半导体能源研究所 半导体装置
US8422272B2 (en) 2010-08-06 2013-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
KR101809105B1 (ko) 2010-08-06 2017-12-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 집적 회로
JP5626978B2 (ja) * 2010-09-08 2014-11-19 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
US8766253B2 (en) 2010-09-10 2014-07-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101932576B1 (ko) 2010-09-13 2018-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US8912536B2 (en) * 2010-11-19 2014-12-16 Samsung Electronics Co., Ltd. Transistors, methods of manufacturing the same and electronic devices including transistors
TWI562379B (en) 2010-11-30 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing semiconductor device
JP2014507794A (ja) * 2010-12-30 2014-03-27 ジュスン エンジニアリング カンパニー リミテッド 薄膜トランジスタ及びその製造方法
TWI416737B (zh) * 2010-12-30 2013-11-21 Au Optronics Corp 薄膜電晶體及其製造方法
JP5897910B2 (ja) 2011-01-20 2016-04-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
DE112012000601T5 (de) * 2011-01-28 2014-01-30 Semiconductor Energy Laboratory Co., Ltd. Verfahren zum Herstellen einer Halbleitervorrichtung sowie Halbleitervorrichtung
US9799773B2 (en) 2011-02-02 2017-10-24 Semiconductor Energy Laboratory Co., Ltd. Transistor and semiconductor device
KR101844953B1 (ko) * 2011-03-02 2018-04-04 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
WO2012144165A1 (ja) * 2011-04-18 2012-10-26 シャープ株式会社 薄膜トランジスタ、表示パネル及び薄膜トランジスタの製造方法
US8901554B2 (en) 2011-06-17 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including channel formation region including oxide semiconductor
JP4982620B1 (ja) 2011-07-29 2012-07-25 富士フイルム株式会社 電界効果型トランジスタの製造方法、並びに、電界効果型トランジスタ、表示装置、イメージセンサ及びｘ線センサ
JP4982619B1 (ja) * 2011-07-29 2012-07-25 富士フイルム株式会社 半導体素子の製造方法及び電界効果型トランジスタの製造方法
CN103765596B (zh) * 2011-08-11 2018-07-13 出光兴产株式会社 薄膜晶体管
JP5052693B1 (ja) 2011-08-12 2012-10-17 富士フイルム株式会社 薄膜トランジスタ及びその製造方法、表示装置、イメージセンサー、ｘ線センサー並びにｘ線デジタル撮影装置
CN103229301B (zh) * 2011-11-29 2017-02-08 株式会社日本有机雷特显示器 薄膜晶体管以及薄膜晶体管的制造方法
CN202443973U (zh) 2012-02-28 2012-09-19 北京京东方光电科技有限公司 氧化物半导体薄膜晶体管与显示装置
TW201340329A (zh) * 2012-03-28 2013-10-01 Wintek Corp 薄膜電晶體及其製作方法
JP6139187B2 (ja) * 2012-03-29 2017-05-31 株式会社半導体エネルギー研究所 半導体装置
KR20130111873A (ko) * 2012-04-02 2013-10-11 단국대학교 산학협력단 박막 트랜지스터 표시판 제조 방법
KR101949225B1 (ko) * 2012-04-16 2019-04-26 삼성디스플레이 주식회사 박막 트랜지스터 및 이를 포함하는 표시 장치
WO2014065343A1 (en) * 2012-10-24 2014-05-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI613813B (zh) * 2012-11-16 2018-02-01 半導體能源研究所股份有限公司 半導體裝置
CN103000628B (zh) * 2012-12-14 2015-04-22 京东方科技集团股份有限公司 显示装置、阵列基板及其制作方法

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