JP2016054163A - 発光装置 - Google Patents

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Abstract

【課題】ＥＬ素子の発光時間を任意に設定することが可能な時分割階調表示を行う発光装
置。
【解決手段】ｎ個のサステイン期間Ｔｓ１、…、Ｔｓｎのうち、少なくとも１つのサステ
イン期間において、ＥＬ素子の発光輝度が他のサステイン期間におけるＥＬ素子の発光輝
度よりも常に低くなるように設定し、輝度を落とした分サステイン期間を延ばす。上記構
成によって、ＥＬ素子の発光輝度を低く設定することでサステイン期間を延ばすことがで
きる。
【選択図】図２

Description

本願発明はＥＬ（エレクトロルミネッセンス）素子を基板上に作り込んで形成されたＥ
Ｌディスプレイ（発光装置）に関する。特に半導体素子（半導体薄膜を用いた素子）を用
いたＥＬディスプレイに関する。またＥＬディスプレイを表示部に用いた電子機器に関す
る。
近年、基板上にＴＦＴを形成する技術が大幅に進歩し、アクティブマトリクス型表示装
置への応用開発が進められている。特に、ポリシリコン膜を用いたＴＦＴは、従来のアモ
ルファスシリコン膜を用いたＴＦＴよりも電界効果移動度（モビリティともいう）が高い
ので、高速動作が可能である。そのため、従来、基板外の駆動回路で行っていた画素の制
御を、画素と同一の基板上に形成した駆動回路で行うことが可能となっている。
このようなアクティブマトリクス型表示装置は、同一基板上に様々な回路や素子を作り
込むことで製造コストの低減、表示装置の小型化、歩留まりの上昇、スループットの低減
など、様々な利点が得られる。
そしてさらに、自発光型素子としてＥＬ素子を有したアクティブマトリクス型ＥＬディ
スプレイの研究が活発化している。ＥＬディスプレイは有機ＥＬディスプレイ（ＯＥＬＤ
：Organic EL Display）又は有機ライトエミッティングダイオード（ＯＬＥＤ：Organic
Light Emitting Diode）とも呼ばれている。
ＥＬディスプレイは、液晶表示装置と異なり自発光型である。ＥＬ素子は一対の電極間
にＥＬ層が挟まれた構造となっているが、ＥＬ層は通常、積層構造となっている。代表的
には、コダック・イーストマン・カンパニーのTangらが提案した「正孔輸送層／発光層／
電子輸送層」という積層構造が挙げられる。この構造は非常に発光効率が高く、現在、研
究開発が進められているＥＬディスプレイは殆どこの構造を採用している。
また他にも、画素電極上に正孔注入層／正孔輸送層／発光層／電子輸送層、または正孔
注入層／正孔輸送層／発光層／電子輸送層／電子注入層の順に積層する構造でも良い。発
光層に対して蛍光性色素等をドーピングしても良い。
本明細書において画素電極と対向電極の間に設けられる全ての層を総称してＥＬ層と呼
ぶ。よって上述した正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等は、全
てＥＬ層に含まれる。
そして、上記構造でなるＥＬ層に一対の電極から所定の電圧をかけ、それにより発光層
においてキャリアの再結合が起こって発光する。なお本明細書においてＥＬ素子が発光す
ることを、ＥＬ素子が駆動すると呼ぶ。また、本明細書中では、陽極、ＥＬ層及び陰極で
形成される発光素子をＥＬ素子と呼ぶ。
ＥＬディスプレイの駆動方法として、アナログ方式の駆動方法（アナログ駆動）が挙げ
られる。ＥＬディスプレイのアナログ駆動について、図１８及び図１９を用いて説明する
。
図１８にアナログ駆動のＥＬディスプレイの画素部の構造を示す。ゲート信号を入力す
るｙ本のゲート信号線（Ｇ１〜Ｇｙ）は各画素が有するスイッチング用ＴＦＴ１８０１の
ゲート電極に接続されている。また各画素の有するスイッチング用ＴＦＴ１８０１のソー
ス領域とドレイン領域は、一方がアナログのビデオ信号を入力するｘ本のソース信号線（
データ信号線ともいう）（Ｓ１〜Ｓｘ）に、もう一方が各画素が有するＥＬ駆動用ＴＦＴ
１８０４のゲート電極及び各画素が有するコンデンサ１８０８にそれぞれ接続されている
。
各画素が有するＥＬ駆動用ＴＦＴ１８０４のソース領域とドレイン領域はそれぞれ、一
方は電源供給線（Ｖ１〜Ｖｘ）に、もう一方はＥＬ素子１８０６に接続されている。電源
供給線（Ｖ１〜Ｖｘ）の電位を電源電位と呼ぶ。また電源供給線（Ｖ１〜Ｖｘ）は、各画
素が有するコンデンサ１８０８に接続されている。
ＥＬ素子１８０６は陽極と陰極と、陽極と陰極との間に設けられたＥＬ層とからなる。
陽極がＥＬ駆動用ＴＦＴ１８０４のソース領域またはドレイン領域と接続している場合、
言い換えると陽極が画素電極の場合、対向電極である陰極は一定の電位に保たれる。逆に
陰極がＥＬ駆動用ＴＦＴ１８０４のソース領域またはドレイン領域と接続している場合、
言い換えると陰極が画素電極の場合、対向電極である陽極は一定の電位に保たれる。
対向電極は常に一定の電位に保たれており、本明細書において、対向電極の電位を定常
電位と呼ぶ。なお対向電極に定常電位を与える電源を定常電源と呼ぶ。
対向電極の定常電位と画素電極の電源電位との電位差がＥＬ駆動電圧であり、このＥＬ駆
動電圧がＥＬ層にかかる。
ＥＬディスプレイをアナログ方式で駆動させた場合のタイミングチャートを、図１９に
示す。１つのゲート信号線が選択されている期間を１ライン期間（Ｌ）
と呼ぶ。また全てのゲート信号線（Ｇ１〜Ｇｙ）の選択が終了するまでの期間が１フレー
ム期間（Ｆ）に相当する。図１８のＥＬディスプレイの場合、ゲート信号線はｙ本あるの
で、１フレーム期間中にｙ個のライン期間（Ｌ１〜Ｌｙ）が設けられている。
なおＥＬディスプレイの駆動において、１秒間に６０以上のフレーム期間が設けられて
いる。つまり、１秒間に６０以上の画像が表示されることとなる。１秒間に表示される画
像の数が６０より少なくなると、視覚的にフリッカ等の画像のちらつきが目立ち始める。
階調数が多くなるにつれて１フレーム期間中のライン期間の数も増え、駆動回路を高い
周波数で駆動しなければならなくなる。
まず電源供給線（Ｖ１〜Ｖｘ）はオフの電源電位に保たれている。なおアナログ方式の
駆動においてオフの電源電位とは、ＥＬ素子が発光しない範囲で定常電位と高さが同じ電
位である。なおこのとき、オフの電源電位と定常電位との差をオフのＥＬ駆動電圧と呼ぶ
。理想的にはオフのＥＬ駆動電圧は０Ｖであることが望ましいが、ＥＬ素子１８０６が発
光しない程度の大きさであれば良い。
第１のライン期間（Ｌ１）においてゲート信号線Ｇ１にはゲート信号が入力される。そ
して、ソース信号線（Ｓ１〜Ｓｘ）に順にアナログのビデオ信号が入力される。そのため
スイッチング用ＴＦＴ（１，１）はオン状態（オン）になるので、ソース信号線Ｓ１に入
力されたアナログのビデオ信号は、スイッチング用ＴＦＴ（１，１）を介してＥＬ駆動用
ＴＦＴ（１，１）のゲート電極に入力される。
そして電源供給線Ｖ１の電位がオフの電源電位から飽和電源電位に変化する。
なお本明細書において、飽和電源電位とはＥＬ素子が発光する程度に定常電位との間に電
位差を有している電位である。なおこの電位差を飽和電源電圧と呼ぶ。
ＥＬ駆動用ＴＦＴのゲート電極にアナログのビデオ信号を入力し、ソース領域とドレイ
ン領域のいずれか一方を飽和電源電位に保った時、もう一方の電位はオンの電源電位とな
る。なお、オンのＥＬ駆動電位と定常電位との差をオンのＥＬ駆動電圧と呼ぶ。また本明
細書において、オンのＥＬ駆動電圧とオフのＥＬ駆動電圧を総称してＥＬ駆動電圧と呼ぶ
。
そしてオンの駆動電圧がＥＬ素子に印加され、画素が表示を行う。ＥＬ駆動用ＴＦＴの
チャネル形成領域を流れる電流の量は、そのゲート電極に入力されるアナログのビデオ信
号の電圧の大きさによって制御される。よってオンのＥＬ駆動電位は、ＥＬ駆動用ＴＦＴ
（１，１）のゲート電極に印加されるアナログのビデオ信号によって、その大きさが制御
される。そのため、ＥＬ素子に加えられるオンのＥＬ駆動電圧の大きさも、ＥＬ駆動用Ｔ
ＦＴ（１，１）のゲート電極に印加されるアナログのビデオ信号によって制御される。
次に、同様にソース信号線Ｓ２にアナログのビデオ信号が入力され、スイッチング用Ｔ
ＦＴ（２，１）がオン状態になる。よってソース信号線Ｓ２に入力されたアナログのビデ
オ信号は、スイッチング用ＴＦＴ（２，１）を介してＥＬ駆動用ＴＦＴ（２，１）のゲー
ト電極に入力される。
よってＥＬ駆動用ＴＦＴ（２，１）はオン状態となる。そして電源供給線Ｖ２の電位が
オフの電源電位から飽和電源電位に変化する。よってＥＬ駆動用ＴＦＴ（２，１）のゲー
ト電極に印加されるアナログのビデオ信号によって大きさが制御されたオンの駆動電圧が
ＥＬ素子に印加され、画素が表示を行う。
上述した動作を繰り返し、ソース信号線（Ｓ１〜Ｓｘ）へのアナログのビデオ信号の入
力が終了すると、第１のライン期間（Ｌ１）が終了する。そして次に第２のライン期間（
Ｌ２）となりゲート信号線Ｇ２にゲート信号が入力される。そして第１のライン期間（Ｌ
１）と同様にソース信号線（Ｓ１〜Ｓｘ）に順にアナログのビデオ信号が入力される。
ソース信号線Ｓ１にアナログのビデオ信号が入力される。スイッチング用ＴＦＴ（１，
２）はオンになるので、ソース信号線Ｓ１に入力されたアナログのビデオ信号は、スイッ
チング用ＴＦＴ（１，２）を介してＥＬ駆動用ＴＦＴ（１，２）のゲート電極に入力され
る。
よってＥＬ駆動用ＴＦＴ（１，２）はオン状態となる。そして電源供給線Ｖ１の電位が
オフの電源電位から飽和電源電位に変化する。よってＥＬ駆動用ＴＦＴ（１，２）のゲー
ト電極に印加されるアナログのビデオ信号によって大きさが制御されたオンの駆動電圧が
ＥＬ素子に印加され、画素が表示を行う。
上述した動作を繰り返し、全てのソース信号線（Ｓ１〜Ｓｘ）へのアナログのビデオ信
号の入力が終了すると、第２のライン期間（Ｌ２）が終了する。そして次に第３のライン
期間（Ｌ３）となりゲート信号線Ｇ３にゲート信号が入力される。
そして順に上述した動作を繰り返し、ゲート信号線（Ｇ１〜Ｇｙ）にゲート信号が入力
され終わり、全てのライン期間（Ｌ１〜Ｌｙ）が終了する。全てのライン期間（Ｌ１〜Ｌ
ｙ）が終了すると、１フレーム期間が終了する。１フレーム期間中において全ての画素が
表示を行い、１つの画像が形成される。
以上のように、アナログのビデオ信号によってＥＬ素子の発光量が制御され、その発光
量の制御によって階調表示がなされる。この方式はいわゆるアナログ駆動方法と呼ばれる
駆動方式であり、信号の振幅の変化で階調表示が行われる。
ＥＬ素子に供給される電流量がＥＬ駆動用ＴＦＴのゲート電圧によって制御される様子
を図３を用いて詳しく説明する。
図３（Ａ）はＥＬ駆動用ＴＦＴのトランジスタ特性を示すグラフであり、４０１はＩｄ
−Ｖｇ特性（又はＩｄ−Ｖｇ曲線）と呼ばれている。ここでＩｄはドレイン電流であり、
Ｖｇはゲート電圧である。このグラフにより任意のゲート電圧に対して流れる電流量を知
ることができる。
通常、ＥＬ素子を駆動するにあたって、上記Ｉｄ−Ｖｇ特性の点線４０２で示した領域
を用いる。４０２で囲んだ領域の拡大図を図３（Ｂ）に示す。
図３（Ｂ）において、斜線で示す領域はサブスレッショルド領域と呼ばれている。実際
にはしきい値電圧（Ｖｔｈ）近傍又はそれ以下のゲート電圧である領域を指し、この領域
ではゲート電圧の変化に対して指数関数的にドレイン電流が変化する。この領域を使って
ゲート電圧による電流制御を行う。
スイッチング用ＴＦＴがオンとなって画素内に入力されたアナログのビデオ信号はＥＬ
駆動用ＴＦＴのゲート電圧となる。このとき、図３（Ａ）に示したＩｄ−Ｖｇ特性に従っ
てゲート電圧に対してドレイン電流が１対１で決まる。即ち、ＥＬ駆動用ＴＦＴのゲート
電極に入力されるアナログのビデオ信号の電圧に対応して、ドレイン領域の電位（オンの
ＥＬ駆動電位）が定まり、所定のドレイン電流がＥＬ素子に流れ、その電流量に対応した
発光量で前記ＥＬ素子が発光する。
以上のように、ビデオ信号によってＥＬ素子の発光量が制御され、その発光量の制御に
よって階調表示がなされる。
しかしながら、上記アナログ駆動はＴＦＴの特性バラツキに非常に弱いという欠点があ
る。例えばスイッチング用ＴＦＴのＩｄ−Ｖｇ特性が同じ階調を表示する隣接画素のスイ
ッチング用ＴＦＴと異なる場合（全体的にプラス又はマイナス側へシフトした場合）を想
定する。
その場合、各スイッチング用ＴＦＴのドレイン電流はバラツキの程度にもよるが異なる
ものとなり、各画素のＥＬ駆動用ＴＦＴには異なるゲート電圧がかかることになる。即ち
、各ＥＬ素子に対して異なる電流が流れ、結果として異なる発光量となり、同じ階調表示
を行えなくなる。
また、仮に各画素のＥＬ駆動用ＴＦＴに等しいゲート電圧がかかったとしても、ＥＬ駆
動用ＴＦＴのＩｄ−Ｖｇ特性にバラツキがあれば、同じドレイン電流を出力することはで
きない。さらに、図３（Ａ）からも明らかなようにゲート電圧の変化に対して指数関数的
にドレイン電流が変化するような領域を使っているため、Ｉｄ−Ｖｇ特性が僅かでもずれ
れば、等しいゲート電圧がかかっても出力される電流量は大きく異なるといった事態が生
じうる。こうなってしまうと、僅かなＩｄ−Ｖｇ特性のバラツキによって、同じ電圧の信
号を入力してもＥＬ素子の発光量が隣接画素で大きく異なってしまう。
実際には、スイッチング用ＴＦＴとＥＬ駆動用ＴＦＴとの、両者のバラツキの相乗効果
となるので条件的にはさらに厳しい。このように、アナログ駆動はＴＦＴの特性バラツキ
に対して極めて敏感であり、その点が従来のアクティブマトリクス型ＥＬ表示装置の多色
カラー化における障害となっていた。
本願発明は上記問題点を鑑みてなされたものであり、鮮明な多階調表示の可能なアクテ
ィブマトリクス型ＥＬ表示装置を提供することを課題とする。そして、そのようなアクテ
ィブマトリクス型ＥＬ表示装置を表示用ディスプレイとして具備する高性能な電子装置（
電子デバイス）を提供することを課題とする。
本出願人は、アナログ駆動の問題は、ゲート電圧の変化に対してドレイン電流が指数関
数的に変化するためにＩｄ−Ｖｇ特性のばらつきの影響を受けやすいサブスレッショルド
領域を用いてＥＬ素子に流れる電流量を制御していることに起因すると考えた。
即ち、Ｉｄ−Ｖｇ特性のばらつきがあった場合に、サブスレッショルド領域はゲート電
圧の変化に対してドレイン電流が指数関数的に変化するため、等しいゲート電圧がかかっ
てもでも異なる電流（ドレイン電流）が出力されてしまい、その結果、所望の階調が得ら
れないという不具合が生じるのである。
そこで本発明人は、ＥＬ素子の発する光の量の制御を、サブスレッショルド領域を用い
た電流の制御により行うのではなく、主にＥＬ素子が発光する時間の制御によって行うこ
とを考えた。つまり本願発明ではＥＬ素子の発する光の量を時間で制御し、階調表示を行
う。ＥＬ素子の発光時間を制御することで階調表示を行う時分割方式の駆動方法（以下、
デジタル駆動という）と呼ぶ。なお時分割方式の駆動方法によって行われる階調表示を時
分割階調表示と呼ぶ。
上記構成によって本願発明では、ＴＦＴによってＩｄ−Ｖｇ特性に多少のばらつきがあ
っても、等しいゲート電圧がかかったときに出力される電流量のばらつきを抑えることが
できる。よってＩｄ−Ｖｇ特性のバラツキによって、同じ電圧の信号を入力してもＥＬ素
子の発光量が隣接画素で大きく異なってしまうという事態を避けることが可能になる。
以下に本願発明の構成を示す。
本発明によって 複数のＥＬ素子と、 前記複数のＥＬ素子を有する複数の画素と、を
有する発光装置であって、 １フレーム期間内における、前記ＥＬ素子が発光する期間と
前記ＥＬ素子の発光輝度とを制御することによって階調表示を行うことを特徴とする発光
装置が提供される。
本発明によって 複数のＥＬ素子と、 前記複数のＥＬ素子を有する複数の画素と、を
有する発光装置であって、 １フレーム期間はｎ個のサブフレーム期間ＳＦ１、ＳＦ２、
…及びＳＦｎとからなっており、 前記ｎ個のサブフレーム期間ＳＦ１、ＳＦ２、…及び
ＳＦｎは、アドレス期間Ｔａ１、Ｔａ２、…及びＴａｎとサステイン期間Ｔｓ１、Ｔｓ２
、…及びＴｓｎとをそれぞれ有しており、 前記アドレス期間Ｔａ１、Ｔａ２、…及びＴ
ａｎにおいてデジタルデータ信号が前記複数の画素に入力され、 前記デジタルデータ信
号によって、前記サステイン期間Ｔｓ１、Ｔｓ２、…及びＴｓｎにおいて前記複数のＥＬ
素子が発光するか発光しないかが選択され、 前記サステイン期間Ｔｓ１、Ｔｓ２、…ま
たはＴｓｎのうち、少なくとも１つのサステイン期間Ｔｓｐ（ｐは１以上ｎ以下の自然数
）におけるＥＬ素子の発光輝度は、サステイン期間Ｔｓｐ以外の任意のサステイン期間Ｔ
ｓｑ（ｑはｐ以外の、１以上ｎ以下の任意の自然数）におけるＥＬ素子の発光輝度の１／
ｍ（ｍは正数）であり、 前記サステイン期間Ｔｓｐの長さは２-(p-1)Ｔ×ｍ（Ｔは正の
定数）で表され、 前記サステイン期間Ｔｓｑの長さは、２-(q-1)Ｔで表されることを特
徴とする発光装置が提供される。
本発明において、前記複数のＥＬ素子が、第１の電極と、第２の電極と、前記第１の電
極と第２の電極の間に設けられたＥＬ層とをそれぞれ有しており、前記ＥＬ層が低分子系
有機物質またはポリマー系有機物質を含むことを特徴としていても良い。
本発明によって 複数のＥＬ素子と、 前記複数のＥＬ素子を有する複数の画素と、を
有する発光装置であって、 １フレーム期間はｎ個のサブフレーム期間ＳＦ１、ＳＦ２、
…及びＳＦｎとからなっており、 前記ｎ個のサブフレーム期間ＳＦ１、ＳＦ２、…及び
ＳＦｎは、アドレス期間Ｔａ１、Ｔａ２、…及びＴａｎとサステイン期間Ｔｓ１、Ｔｓ２
、…及びＴｓｎとをそれぞれ有しており、 前記アドレス期間Ｔａ１、Ｔａ２、…及びＴ
ａｎにおいてデジタルデータ信号が前記複数の画素に入力され、 前記デジタルデータ信
号によって、前記サステイン期間Ｔｓ１、Ｔｓ２、…及びＴｓｎにおいて前記複数のＥＬ
素子が発光するか発光しないかが選択され、 前記サステイン期間Ｔｓ１、Ｔｓ２、…ま
たはＴｓｎのうち、少なくとも１つのサステイン期間Ｔｓｐ（ｐは１以上ｎ以下の自然数
）におけるＥＬ素子の発光輝度は、サステイン期間Ｔｓｐ以外の任意のサステイン期間Ｔ
ｓｑ（ｑはｐ以外の、１以上ｎ以下の任意の自然数）におけるＥＬ素子の発光輝度の１／
ｍ（ｍは正数）であり、 前記サステイン期間Ｔｓｐの長さは２-(p-1)Ｔ×ｍ（Ｔは正の
定数）で表され、 前記サステイン期間Ｔｓｑの長さは、２-(q-1)Ｔで表され、 前記複
数のＥＬ素子は、第１の電極と、第２の電極と、前記第１の電極と第２の電極の間に設け
られたＥＬ層とをそれぞれ有しており、 前記ＥＬ素子の発光輝度は、前記第１の電極と
前記第２の電極の間にかかるオンのＥＬ駆動電圧によって制御されていることを特徴とす
る発光装置が提供される。
本発明において、前記ＥＬ層が低分子系有機物質またはポリマー系有機物質を含むこと
を特徴としていても良い。
本発明において、前記低分子系有機物質が、Ａｌｑ3（トリス−８−キノリライト−ア
ルミニウム）またはＴＰＤ（トリフェニルアミン誘導体）からなることを特徴としていて
も良い。
本発明において、前記ポリマー系有機物質が、ＰＰＶ（ポリフェニレンビニレン）、Ｐ
ＶＫ（ポリビニルカルバゾール）またはポリカーボネートからなることを特徴としていて
も良い。
本発明において、前記１フレーム期間とは１／６０ｓ以下であっても良い。
本発明において、前記発光装置が表示に補正をかけるための補正データを記憶したメモ
リ回路を有し、該メモリ回路にて補正されたデジタルのビデオ信号をソース信号側駆動回
路に入力することを特徴としていても良い。
本発明は、前記発光装置を用いることを特徴とするコンピュータ、ビデオカメラまたは
ＤＶＤプレーヤーであっても良い。
本願発明では上記構成によって、ＴＦＴによってＩｄ−Ｖｇ特性に多少のばらつきがあ
っても、等しいゲート電圧がかかったときに出力される電流量のばらつきを抑えることが
できる。よってＩｄ−Ｖｇ特性のバラツキによって、同じ電圧の信号を入力してもＥＬ素
子の発光量が隣接画素で大きく異なってしまうという事態を避けることが可能になる。
また、ＥＬ素子の発光輝度が他のサステイン期間Ｔｓ１〜Ｔｓｎの１／ｍであるサステ
イン期間Ｔｓｐにおいて、他のサステイン期間Ｔｓ１〜Ｔｓｎの長さを２-(n-1)Ｔ（Ｔは
正の定数）とすると、ＥＬ素子の発光時間を２-(p-1)Ｔ×ｍとすることができる。上記構
成によって、サステイン期間ＴｓｐのＥＬ素子の発光輝度を他のサステイン期間の１／ｍ
に調整することで、全てのサステイン期間におけるサステイン期間Ｔｓｐの長さの割合を
、サステイン期間Ｔｓｐの発光輝度を１／ｍにしない場合に比べてｍ倍に延ばすことが可
能になる。よって画像の階調数が高くなることによってビット数ｎが大きくなり最短のサ
ステイン期間の長さが短くなっても、ＥＬ素子の発光輝度を低くすることでサステイン期
間の長さを延ばすことができる。
本願発明のＥＬディスプレイの画素部の回路図。 本願発明のデジタル方式の時分割階調表示のタイミングチャート。 ＥＬ駆動用ＴＦＴのトランジスタ特性を示すグラフ。 本願発明のＥＬディスプレイの回路構成を示す図。 本願発明のＥＬディスプレイの断面構造の概略図。 本願発明のデジタル方式の時分割階調表示のタイミングチャート。 本願発明のＥＬディスプレイの作製行程を示す図。 本願発明のＥＬディスプレイの作製行程を示す図。 本願発明のＥＬディスプレイの作製行程を示す図。 本願発明のＥＬディスプレイの作製行程を示す図。 本願発明のＥＬディスプレイの斜視図。 本願発明のＥＬディスプレイの上面図及び断面図。 本願発明のＥＬディスプレイの画素部の回路図。 本願発明のＥＬディスプレイの画素部の回路図。 本願発明のＥＬディスプレイの画素部の回路図。 本願発明のＥＬディスプレイの画素部の回路図。 本願発明のＥＬディスプレイを用いた電子機器。 アナログ方式のＥＬディスプレイの画素部の回路図。 アナログ方式のＥＬディスプレイのタイミングチャート。 補正前ビデオ信号と補正後ビデオ信号の関係を示すグラフ。 本願発明のＥＬディスプレイに用いられる補正システム。 補正前ビデオ信号と補正後ビデオ信号の関係を示す図。
以下に、本願発明のデジタル方式の時分割階調表示について、図１及び図２を用いて説
明する。ここではｎビットのデジタルデータ信号により２n階調の表示を行う場合につい
て説明する。
図１に本願発明のＥＬディスプレイの画素部１５００の構造を示す。ゲート信号を入力
するゲート信号線（Ｇ１〜Ｇｙ）は各画素が有するスイッチング用ＴＦＴ１５０１のゲー
ト電極に接続されている。また各画素の有するスイッチング用ＴＦＴ１５０１のソース領
域とドレイン領域は、一方がデジタルデータ信号を入力するソース信号線（データ信号線
ともいう）（Ｓ１〜Ｓｘ）に、もう一方が各画素が有するＥＬ駆動用ＴＦＴ１５０４のゲ
ート電極及び各画素が有するコンデンサ１５０８にそれぞれ接続されている。なお本実施
例ではコンデンサ１５０８を有する構成としたが、コンデンサ１５０８がない構成であっ
ても良い。本願発明はコンデンサの有無に限定されない。
各画素が有するＥＬ駆動用ＴＦＴ１５０４のソース領域とドレイン領域はそれぞれ、一
方は電源供給線（Ｖ１〜Ｖｘ）に、もう一方はＥＬ素子１５０６に接続されている。電源
供給線（Ｖ１〜Ｖｘ）の電位を電源電位と呼ぶ。また電源供給線（Ｖ１〜Ｖｘ）は、各画
素が有するコンデンサ１５０８に接続されている。なおデジタルデータ信号とは、アナロ
グまたはデジタルのビデオ信号を、時分割階調を行うために変換したデジタルの信号した
信号であり、画像情報を含む信号である。
ＥＬ素子１５０６は陽極と陰極と、陽極と陰極との間に設けられたＥＬ層とからなる。
陽極がＥＬ駆動用ＴＦＴ１５０４のソース領域またはドレイン領域と接続している場合、
言い換えると陽極が画素電極の場合、陰極は対向電極となる。
逆に陰極がＥＬ駆動用ＴＦＴ１５０４のソース領域またはドレイン領域と接続している場
合、言い換えると陰極が画素電極の場合、陽極は対向電極となる。また本明細書において
、対向電極の電位を定常電位と呼ぶ。なお対向電極に定常電位を与える電源を定常電源と
呼ぶ。
対向電極の定常電位と画素電極の電源電位との電位差がＥＬ駆動電圧であり、このＥＬ
駆動電圧がＥＬ層にかかる。電源電位は常に一定である。
図２に、本願発明のＥＬディスプレイのデジタル駆動におけるタイミングチャートを示
す。まず、１フレーム期間（Ｆ）をｎ個のサブフレーム期間（ＳＦ１〜ＳＦｎ）に分割す
る。なお、画素部の全ての画素が１つの画像を表示する期間を１フレーム期間（Ｆ）と呼
ぶ。
通常のＥＬディスプレイでは１秒間に６０以上のフレーム期間が設けられており、１秒
間に６０以上の画像が表示されている。１秒間に表示される画像の数が６０より少なくな
ると、視覚的にフリッカ等の画像のちらつきが目立ち始める。
なお、１フレーム期間をさらに複数に分割した期間をサブフレーム期間と呼ぶ。階調数
が多くなるにつれて１フレーム期間の分割数も増え、駆動回路を高い周波数で駆動しなけ
ればならない。
サブフレーム期間はアドレス期間（Ｔａ）とサステイン期間（Ｔｓ）とに分けられる。
アドレス期間とは、１サブフレーム期間中、全画素にデジタルデータ信号を入力するのに
要する時間であり、サステイン期間（点灯期間とも呼ぶ）とは、ＥＬ素子を発光させる期
間を示している。
ＳＦ１〜ＳＦｎがそれぞれ有するアドレス期間（Ｔａ）をそれぞれＴａ１〜Ｔａｎとす
る。ＳＦ１〜ＳＦｎがそれぞれ有するサステイン期間（Ｔｓ）をそれぞれＴｓ１〜Ｔｓｎ
とする。
まずアドレス期間において、ＥＬ素子１５０６の対向電極は、電源電位と同じ高さの定
常電位に保たれている。本実施の形態において、デジタル駆動のアドレス期間における定
常電位をオフの定常電位と呼ぶ。なおオフの定常電位の高さは、ＥＬ素子１５０６が発光
しない範囲で、電源電位の高さと同じであれば良い。
なおこのときのＥＬ駆動電圧をオフのＥＬ駆動電圧と呼ぶ。理想的にはオフのＥＬ駆動電
圧は０Ｖであることが望ましいが、ＥＬ素子１５０６が発光しない程度の大きさであれば
良い。
そしてゲート信号線Ｇ１にゲート信号が入力され、ゲート信号線Ｇ１に接続されているス
イッチング用ＴＦＴ１５０１全てがＯＮの状態になる。
そしてゲート信号線Ｇ１に接続されているスイッチング用ＴＦＴ１５０１がＯＮにされ
た状態で、全てのソース信号線（Ｓ１〜Ｓｘ）に同時にデジタルデータ信号が入力される
。デジタルデータ信号は「０」または「１」の情報を有しており、「０」と「１」のデジ
タルデータ信号は、一方がＨｉ、一方がＬｏの電圧を有する信号である。
そしてソース信号線（Ｓ１〜Ｓｘ）に入力されたデジタルデータ信号は、オン（ＯＮ）
の状態のスイッチング用ＴＦＴ１５０１を介してＥＬ駆動用ＴＦＴ１５０４のゲート電極
に入力される。またゲート信号線Ｇ１に接続された全ての画素のコンデンサ１５０８にも
デジタルデータ信号が入力され、電荷が保持される。
次にゲート信号線Ｇ２にゲート信号が入力され、ゲート信号線Ｇ２に接続されているス
イッチング用ＴＦＴ１５０１全てがＯＮの状態になる。そしてゲート信号線Ｇ２に接続さ
れているスイッチング用ＴＦＴ１５０１をＯＮにした状態で、全てのソース信号線（Ｓ１
〜Ｓｘ）に同時にデジタルデータ信号が入力される。
ソース信号線（Ｓ１〜Ｓｘ）に入力されたデジタルデータ信号は、スイッチング用ＴＦＴ
１５０１を介してＥＬ駆動用ＴＦＴ１５０４のゲート電極に入力される。またゲート信号
線Ｇ２に接続された全ての画素のコンデンサ１５０８にもデジタルデータ信号が入力され
保持される。
上述した動作をゲート信号線Ｇｙまで繰り返し、全ての画素にデジタルデータ信号が入
力される。全ての画素にデジタルデータ信号が入力されるまでの期間がアドレス期間であ
る。
アドレス期間が終了すると同時にサステイン期間となる。サステイン期間になると、対
向電極の電位は、オフの定常電位からオンの定常電位に変わる。本実施の形態において、
デジタル駆動のサステイン期間における定常電位をオンの定常電位と呼ぶ。オンの定常電
位は、ＥＬ素子が発光する程度に電源電位との間に電位差を有していればよい。なおこの
電位差をオンのＥＬ駆動電圧と呼ぶ。なおオフの定常電位とオンの定常電位とを総称して
定常電位と呼ぶ。またオンのＥＬ駆動電圧とオフのＥＬ駆動電圧を総称してＥＬ駆動電圧
と呼ぶ。
そしてサステイン期間において、全てのスイッチング用ＴＦＴ１５０１はオフ状態とな
る。そしてコンデンサ１５０８において保持されたデジタルデータ信号が、ＥＬ駆動用Ｔ
ＦＴ１５０４のゲート電極に入力される。
本実施の形態では、デジタルデータ信号が「０」の情報を有していた場合、ＥＬ駆動用
ＴＦＴ１５０４はオフ状態となる。よってＥＬ素子１５０６の画素電極はオフの定常電位
に保たれたままである。その結果、「０」の情報を有するデジタルデータ信号が印加され
た画素が有するＥＬ素子１５０６は発光しない。
逆に本実施の形態では、「１」の情報を有していた場合、ＥＬ駆動用ＴＦＴ１５０４は
オン状態となる。よってＥＬ素子１５０６の画素電極に電源電位が与えられる。その結果
、「１」の情報を有するデジタルデータ信号が印加された画素が有するＥＬ素子１５０６
は発光する。
サステイン期間が終了すると再びアドレス期間に入り、全画素にデータ信号を入力した
らサステイン期間に入る。このときはＴｓ１〜Ｔｓ（ｎ−１）のいずれかの期間がサステ
イン期間となる。ここではＴｓ（ｎ−１）の期間、所定の画素を点灯させたとする。
以下、残りのｎ−２個のサブフレームについて同様の動作を繰り返し、順次Ｔｓ（ｎ−
２）、Ｔｓ（ｎ−３）、…、Ｔｓ１とサステイン期間を設定し、それぞれのサブフレーム
で所定の画素を点灯させたとする。
ｎ個のサブフレーム期間が終了したら、１フレーム期間が終了する。
なお、本願発明において、ｎ個のサステイン期間Ｔｓ１、…、Ｔｓｎのうち、少なくと
も１つのサステイン期間において、ＥＬ素子の発光輝度が他のサステイン期間におけるＥ
Ｌ素子の発光輝度よりも、常に低くなるように設定する。
発光輝度が他のサステイン期間の１／ｍであるサステイン期間をＴｓｐ（ｐは１以上ｎ
以下の任意の数である）とすると、ｎ個のサステイン期間Ｔｓ１、…、Ｔｓｎのうち、サ
ステイン期間Ｔｓｐ以外のサステイン期間の長さは、２-(n-1)Ｔ（Ｔは正の定数）で表さ
れる。また、サステイン期間Ｔｓｐの長さは２-(p-1)Ｔ×ｍで表される。なお、ｍは１よ
り大きい正数である。よって、サステイン期間ＴｓｐにおいてＥＬ素子の発光輝度が他の
サステイン期間の１／ｍであっても、サステイン期間Ｔｓｐの長さが２-(p-1)Ｔ×ｍに設
定されているので、所望の階調表示が得られる。
よって、ｎ個のサステイン期間Ｔｓ１、…、Ｔｓｎのうち、どのサステイン期間をサス
テイン期間Ｔｓｐとしても、またサステイン期間Ｔｓｐをいくつ設けてたとしても、全て
のサステイン期間Ｔｓ１、…、ＴｓｎにおいてＥＬ素子が発する光の量をＬｍ１、…、Ｌ
ｍｎとすると、Ｌｍ１：Ｌｍ２：Ｌｍ３：…：Ｌｍ（ｎ−１）：Ｌｍｎ＝２0：２-1：２-
2：…：２-(n-2)：２-(n-1)となる。但し、ＳＦ１〜ＳＦｎを出現させる順序はどのよう
にしても良く、よってサステイン期間Ｔｓ１、…、Ｔｓｎを出現させる順序も任意である
。このサステイン期間の組み合わせで２n階調のうち所望の階調表示を行うことができる
。
各画素の階調は、１フレーム期間においてどのサブフレーム期間を選択して発光させる
かによって決まる。例えば、ｎ＝８のとき、全部のサステイン期間で発光した場合の画素
の輝度を１００％とすると、Ｔｓ１とＴｓ２において画素が発光した場合には７５％の輝
度が表現でき、Ｔｓ３とＴｓ５とＴｓ８を選択した場合には１６％の輝度が表現できる。
本願発明では上記構成によって、ＴＦＴによってＩｄ−Ｖｇ特性に多少のばらつきがあ
っても、等しいゲート電圧がかかったときに出力される電流量のばらつきを抑えることが
できる。よってＩｄ−Ｖｇ特性のバラツキによって、同じ電圧の信号を入力してもＥＬ素
子の発光量が隣接画素で大きく異なってしまうという事態を避けることが可能になる。
また、ＥＬ素子の発光輝度が他のサステイン期間の１／ｍであるサステイン期間Ｔｓｐ
において、ＥＬ素子の発光時間を２-(p-1)Ｔ×ｍ（Ｔは正の定数）とすることができる。
上記構成によって、画像の階調数が高くなることによってビット数ｎが大きくなり、２-(
n-1)Ｔで表されるあるサステイン期間の長さが短くなっても、ＥＬ素子の発光輝度を他の
サステイン期間の１／ｍに調整することでサステイン期間の長さを２-(p-1)Ｔ×ｍとし、
延ばすことが可能になる。
なお上述した本願発明の構成では、電源電位を常に一定に保ち、対向電極の電位をアドレ
ス期間とサステイン期間とで変化させて、オフのＥＬ駆動電圧またはオンのＥＬ駆動電圧
をＥＬ層に加えていた。しかし本願発明はこの構成に限定されない。逆に対向電極の電位
を常に一定に保ち、電源電位をアドレス期間とサステイン期間とで変化させることで、オ
フのＥＬ駆動電圧またはオンのＥＬ駆動電圧をＥＬ層に加えても良い。この場合ＥＬ素子
の輝度の調整は、電源電位の制御によって行われる。
また上述した本願発明の構成では、オフのＥＬ駆動電圧を０としてＥＬ素子を発光させ
なかったが、オフのＥＬ駆動電圧をオンのＥＬ駆動電圧と同じ電圧とし、アドレス期間も
発光させるようにしても良い。この場合、電源電位と定常電位を常に一定の値に保つ。た
だしこの場合、サブフレーム期間が発光する期間となるので、サブフレーム期間の長さを
、ＳＦ１、ＳＦ２、…、ＳＦｎ＝２0Ｔ、２-1Ｔ、…、２-(n-1)Ｔとし、輝度が１／ｍで
あるサブフレーム期間の長さを２-(n-1)Ｔ×ｍとする。上記構成により、アドレス期間を
発光させない駆動方法に比べて、高い輝度の画像が得られる。
また本実施の形態ではノン・インターレース走査で駆動した例について説明したが、イ
ンターレースで駆動することも可能である。
以下に、本願発明の実施例について説明する。
本願発明の構成を、デジタル駆動方式の時分割階調表示を行うＥＬディスプレイの例を
用いて説明する。図４に本願発明の回路構成の一例を示す。
図４（Ａ）のＥＬディスプレイは、基板上に形成されたＴＦＴによって画素部１０１、
画素部１０１の周辺に配置されたソース信号側駆動回路１０２及びゲート信号側駆動回路
１０３を有している。なお、本実施例でＥＬディスプレイはソース信号側駆動回路とゲー
ト信号側駆動回路とを１つづつ有しているが、本願発明においてソース信号側駆動回路は
２つあってもよい。またゲート信号側駆動回路も２つあってもよい。
ソース信号側駆動回路１０２は基本的にシフトレジスタ１０２a、ラッチ（Ａ）１０２b
、ラッチ（Ｂ）１０２cを含む。また、シフトレジスタ１０２aにはクロック信号（ＣＫ）
及びスタートパルス（ＳＰ）が入力され、ラッチ（Ａ）１０２bにはデジタルデータ信号
（Digital Data Signals）が入力され、ラッチ（Ｂ）１０２cにはラッチ信号（Latch Sig
nals）が入力される。
また図示しないが、ゲート信号側駆動回路１０３はシフトレジスタ、バッファを有する
。バッファの出力側にマルチプレクサを設けても良い。
画素部に入力されるデジタルデータ信号は、時分割階調データ信号発生回路１１４にて
形成される。この回路ではアナログ信号又はデジタル信号でなるビデオ信号（画像情報を
含む信号）を、時分割階調を行うためのデジタルデータ信号に変換すると共に、時分割階
調表示を行うために必要なタイミングパルス等を発生させる回路である。
典型的には、時分割階調データ信号発生回路１１４には、１フレーム期間をｎビット（
ｎは２以上の整数）の階調に対応した複数のサブフレーム期間に分割する手段と、それら
複数のサブフレーム期間においてアドレス期間及びサステイン期間を選択する手段と、そ
のサステイン期間の長さを設定する手段とが含まれる。
この時分割階調データ信号発生回路１１４は、本願発明のＥＬディスプレイの外部に設
けられても良い。その場合、そこで形成されたデジタルデータ信号が本願発明のＥＬディ
スプレイに入力される構成となる。この場合、本願発明のＥＬディスプレイを表示ディス
プレイとして有する電子機器（ＥＬ表示装置）は、本願発明のＥＬディスプレイと時分割
階調データ信号発生回路を別の部品として含むことになる。
また、時分割階調データ信号発生回路１１４をＩＣチップなどの形で本願発明のＥＬデ
ィスプレイに実装しても良い。その場合、そのＩＣチップで形成されたデジタルデータ信
号が本願発明のＥＬディスプレイに入力される構成となる。この場合、本願発明のＥＬデ
ィスプレイをディスプレイとして有する電子機器は、時分割階調データ信号発生回路を含
むＩＣチップを実装した本願発明のＥＬディスプレイを部品として含むことになる。
また最終的には、時分割階調データ信号発生回路１１４を画素部１０１、ソース信号側
駆動回路１０２及びゲート信号側駆動回路１０３と同一の基板上にＴＦＴでもって形成し
うる。この場合、ＥＬディスプレイに画像情報を含むビデオ信号を入力すれば全て基板上
で処理することができる。この場合の時分割階調データ信号発生回路はポリシリコン膜を
活性層とするＴＦＴで形成しても良い。また、この場合、本願発明のＥＬディスプレイを
ディスプレイとして有する電子機器は、時分割階調データ信号発生回路がＥＬディスプレ
イ自体に内蔵されており、電子機器の小型化を図ることが可能である。
画素部１０１にはマトリクス状に複数の画素１０４が配列される。画素１０４の拡大図
を図４（Ｂ）に示す。図４（Ｂ）において、１０５はスイッチング用ＴＦＴである。スイ
ッチング用ＴＦＴ１０５のゲート電極は、ゲート信号を入力するゲート信号線１０６に接
続されている。スイッチング用ＴＦＴ１０５のソース領域とドレイン領域は、一方がデジ
タルデータ信号を入力するソース信号線１０７に、もう一方がＥＬ駆動用ＴＦＴ１０８の
ゲート電極及び各画素が有するコンデンサ１１３にそれぞれ接続されている。
また、ＥＬ駆動用ＴＦＴ１０８のソース領域とドレイン領域は、一方が電源供給線１１
１に接続され、もう一方はＥＬ素子１１０に接続される。電源供給線１１１はコンデンサ
１１３に接続されている。コンデンサ１１３はスイッチング用ＴＦＴ１０５が非選択状態
（オフ状態）にある時、ＥＬ駆動用ＴＦＴ１０８のゲート電圧を保持するために設けられ
ている。
ＥＬ素子１１０は陽極と陰極と、陽極と陰極との間に設けられたＥＬ層とからなる。陽
極がＥＬ駆動用ＴＦＴ１１０のソース領域またはドレイン領域と接続している場合、言い
換えると陽極が画素電極の場合、対向電極である陰極は一定の電位に保たれる。逆に陰極
がＥＬ駆動用ＴＦＴ１１０のソース領域またはドレイン領域と接続している場合、言い換
えると陰極が画素電極の場合、対向電極である陽極は一定の電位に保たれる。
電源供給線１１１は電源電位に保たれている。
なお、ＥＬ駆動用ＴＦＴ１０８のドレイン領域またはソース領域と、ＥＬ素子１１０と
の間に抵抗体を設けても良い。抵抗体を設けることによって、ＥＬ駆動用ＴＦＴからＥＬ
素子へ供給される電流量を制御し、ＥＬ駆動用ＴＦＴの特性のバラツキの影響を防ぐこと
が可能になる。抵抗体はＥＬ駆動用ＴＦＴ１０８のオン抵抗よりも十分に大きい抵抗値を
示す素子であれば良いため構造等に限定はない。なお、オン抵抗とは、ＴＦＴがオン状態
の時に、ＴＦＴのドレイン電圧をその時に流れているドレイン電流で割った値である。抵
抗体の抵抗値としては１ｋΩ〜５０ＭΩ（好ましくは１０ｋΩ〜１０ＭΩ、さらに好まし
くは５０ｋΩ〜１ＭΩ）の範囲から選択すれば良い。抵抗体として抵抗値の高い半導体層
を用いると形成が容易であり好ましい。
次に、本願発明のＥＬディスプレイの断面構造の概略について、図５を用いて説明する
。
図５において、１１は基板、１２は下地となる絶縁膜（以下、下地膜という）
である。基板１１としては透光性基板、代表的にはガラス基板、石英基板、ガラスセラミ
ックス基板、又は結晶化ガラス基板を用いることができる。但し、作製プロセス中の最高
処理温度に耐えるものでなくてはならない。
また、下地膜１２は特に可動イオンを含む基板や導電性を有する基板を用いる場合に有
効であるが、石英基板には設けなくても構わない。下地膜１２としては、珪素（シリコン
）を含む絶縁膜を用いれば良い。なお、本明細書において「珪素を含む絶縁膜」とは、具
体的には酸化珪素膜、窒化珪素膜若しくは窒化酸化珪素膜（ＳｉＯｘＮｙ：ｘ、ｙは任意
の整数、で示される）など珪素に対して酸素若しくは窒素を所定の割合で含ませた絶縁膜
を指す。
２０１はスイッチング用ＴＦＴ、２０２はＥＬ駆動用ＴＦＴであり、それぞれｎチャネ
ル型ＴＦＴ、ｐチャネル型ＴＦＴで形成されている。ＥＬの発光方向が基板の下面（ＴＦ
Ｔ及びＥＬ層が設けられていない面）の場合、上記構成であることが好ましい。しかし本
願発明はこの構成に限定されない。スイッチング用ＴＦＴとＥＬ駆動用ＴＦＴは、ｎチャ
ネル型ＴＦＴでもｐチャネル型ＴＦＴでも、どちらでも構わない。
スイッチング用ＴＦＴ２０１は、ソース領域１３、ドレイン領域１４、ＬＤＤ領域１５
a〜１５d、分離領域１６及びチャネル形成領域１７a、１７bを含む活性層と、ゲート絶縁
膜１８と、ゲート電極１９a、１９bと、第１層間絶縁膜２０と、ソース配線（ソース信号
線の一部）２１と、ドレイン配線２２とを有している。なお、ゲート絶縁膜１８又は第１
層間絶縁膜２０は基板上の全ＴＦＴに共通であっても良いし、回路又は素子に応じて異な
らせても良い。
また、図５に示すスイッチング用ＴＦＴ２０１はゲート電極１９aとゲート電極１９bが
電気的に接続されており、いわゆるダブルゲート構造となっている。
勿論、ダブルゲート構造だけでなく、トリプルゲート構造などいわゆるマルチゲート構造
（直列に接続された二つ以上のチャネル形成領域を有する活性層を含む構造）であっても
良い。
マルチゲート構造はオフ電流を低減する上で極めて有効であり、スイッチング用ＴＦＴ
のオフ電流を十分に低くすれば、それだけＥＬ駆動用ＴＦＴ２０２のゲート電極に接続さ
れたコンデンサが必要とする最低限の容量を抑えることができる。即ち、コンデンサの面
積を小さくすることができるので、マルチゲート構造とすることはＥＬ素子の有効発光面
積を広げる上でも有効である。
さらに、スイッチング用ＴＦＴ２０１においては、ＬＤＤ領域１５a〜１５dは、ゲート
絶縁膜１８を介してゲート電極１９a、１９bと重ならないように設ける。このような構造
はオフ電流を低減する上で非常に効果的である。また、ＬＤＤ領域１５a〜１５dの長さ（
幅）は０．５〜３．５μｍ、代表的には２．０〜２．５μｍとすれば良い。
なお、チャネル形成領域とＬＤＤ領域との間にオフセット領域（チャネル形成領域と同
一組成の半導体層でなり、ゲート電圧が加えられない領域）を設けることはオフ電流を下
げる上でさらに好ましい。また、二つ以上のゲート電極を有するマルチゲート構造の場合
、チャネル形成領域の間に設けられた分離領域１６（ソース領域又はドレイン領域と同一
の濃度で同一の不純物元素が添加された領域）がオフ電流の低減に効果的である。
次に、ＥＬ駆動用ＴＦＴ２０２は、ソース領域２６、ドレイン領域２７及びチャネル形
成領域２９を含む活性層と、ゲート絶縁膜１８と、ゲート電極３０と、第１層間絶縁膜２
０と、ソース配線（ソース信号線の一部）３１並びにドレイン配線３２を有して形成され
る。本実施例においてＥＬ駆動用ＴＦＴ２０２はｐチャネル型ＴＦＴである。
また、スイッチング用ＴＦＴ２０１のドレイン領域１４はＥＬ駆動用ＴＦＴ２０２のゲ
ート電極３０に接続されている。図示してはいないが、具体的にはＥＬ駆動用ＴＦＴ２０
２のゲート電極３０はスイッチング用ＴＦＴ２０１のドレイン領域１４とドレイン配線（
接続配線とも言える）２２を介して電気的に接続されている。なお、ゲート電極３０はシ
ングルゲート構造となっているが、マルチゲート構造であっても良い。また、ＥＬ駆動用
ＴＦＴ２０２のソース配線３１は電源供給線（図示せず）に接続される。
ＥＬ駆動用ＴＦＴ２０２はＥＬ素子に注入される電流量を制御するための素子であり、
比較的多くの電流が流れる。そのため、チャネル幅（Ｗ）はスイッチング用ＴＦＴのチャ
ネル幅よりも大きく設計することが好ましい。また、ＥＬ駆動用ＴＦＴ２０２に過剰な電
流が流れないように、チャネル長（Ｌ）は長めに設計することが好ましい。望ましくは一
画素あたり０．５〜２μＡ（好ましくは１〜１．５μＡ）となるようにする。
またさらに、ＥＬ駆動用ＴＦＴ２０２の活性層（特にチャネル形成領域）の膜厚を厚く
する（好ましくは５０〜１００ｎｍ、さらに好ましくは６０〜８０ｎｍ）ことによって、
ＴＦＴの劣化を抑えてもよい。逆に、スイッチング用ＴＦＴ２０１の場合はオフ電流を小
さくするという観点から見れば、活性層（特にチャネル形成領域）の膜厚を薄くする（好
ましくは２０〜５０ｎｍ、さらに好ましくは２５〜４０ｎｍ）ことも有効である。
以上は画素内に設けられたＴＦＴの構造について説明したが、このとき同時に駆動回路
も形成される。図５には駆動回路を形成する基本単位となるＣＭＯＳ回路が図示されてい
る。
図５においては極力動作速度を落とさないようにしつつホットキャリア注入を低減させ
る構造を有するＴＦＴをＣＭＯＳ回路のｎチャネル型ＴＦＴ２０４として用いる。なお、
ここでいう駆動回路としては、ソース信号側駆動回路、ゲート信号側駆動回路を指す。勿
論、他の論理回路（レベルシフタ、Ａ／Ｄコンバータ、信号分割回路等）を形成すること
も可能である。
ＣＭＯＳ回路のｎチャネル型ＴＦＴ２０４の活性層は、ソース領域３５、ドレイン領域
３６、ＬＤＤ領域３７及びチャネル形成領域３８を含み、ＬＤＤ領域３７はゲート絶縁膜
１８を介してゲート電極３９と重なっている。
ドレイン領域３６側のみにＬＤＤ領域３７を形成しているのは、動作速度を落とさない
ための配慮である。また、このｎチャネル型ＴＦＴ２０４はオフ電流値をあまり気にする
必要はなく、それよりも動作速度を重視した方が良い。従って、ＬＤＤ領域３７は完全に
ゲート電極に重ねてしまい、極力抵抗成分を少なくすることが望ましい。即ち、いわゆる
オフセットはなくした方がよい。
また、ＣＭＯＳ回路のｐチャネル型ＴＦＴ２０５は、ホットキャリア注入による劣化が
殆ど気にならないので、特にＬＤＤ領域を設けなくても良い。従って活性層はソース領域
４０、ドレイン領域４１及びチャネル形成領域４２を含み、その上にはゲート絶縁膜１８
とゲート電極４３が設けられる。勿論、ｎチャネル型ＴＦＴ２０４と同様にＬＤＤ領域を
設け、ホットキャリア対策を講じることも可能である。
また、ｎチャネル型ＴＦＴ２０４及びｐチャネル型ＴＦＴ２０５はそれぞれソース領域
上に第１層間絶縁膜２０を間に介して、ソース配線（ソース信号線の一部）４４、４５を
有している。また、ドレイン配線４６によってｎチャネル型ＴＦＴ２０４とｐチャネル型
ＴＦＴ２０５とのドレイン領域は互いに電気的に接続される。
次に、４７は第１パッシベーション膜であり、膜厚は１０ｎｍ〜１μm（好ましくは２
００〜５００ｎｍ）とすれば良い。材料としては、珪素を含む絶縁膜（特に窒化酸化珪素
膜又は窒化珪素膜が好ましい）を用いることができる。このパッシベーション膜４７は形
成されたＴＦＴをアルカリ金属や水分から保護する役割金属を有する。最終的にＴＦＴ（
特にＥＬ駆動用ＴＦＴ）の上方に設けられるＥＬ層にはナトリウム等のアルカリ金属が含
まれている。即ち、第１パッシベーション膜４７はこれらのアルカリ金属（可動イオン）
をＴＦＴ側に侵入させない保護層としても働く。
また、４８は第２層間絶縁膜であり、ＴＦＴによってできる段差の平坦化を行う平坦化
膜としての機能を有する。第２層間絶縁膜４８としては、有機樹脂膜が好ましく、ポリイ
ミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）
等を用いると良い。これらの有機樹脂膜は良好な平坦面を形成しやすく、比誘電率が低い
という利点を有する。ＥＬ層は凹凸に非常に敏感であるため、ＴＦＴによる段差は第２層
間絶縁膜４８で殆ど吸収してしまうことが望ましい。また、ゲート信号線やデータ信号線
とＥＬ素子の陰極との間に形成される寄生容量を低減する上で、比誘電率の低い材料を厚
く設けておくことが望ましい。従って、膜厚は０．５〜５μm（好ましくは１．５〜２．
５μm）が好ましい。
また、４９は透明導電膜でなる画素電極（ＥＬ素子の陽極）であり、第２層間絶縁膜４
８及び第１パッシベーション膜４７にコンタクトホール（開孔）を開けた後、形成された
開孔部においてＥＬ駆動用ＴＦＴ２０２のドレイン配線３２に接続されるように形成され
る。なお、図５のように画素電極４９とドレイン領域２７とが直接接続されないようにし
ておくと、ＥＬ層のアルカリ金属が画素電極を経由して活性層へ侵入することを防ぐこと
ができる。
画素電極４９の上には酸化珪素膜、窒化酸化珪素膜または有機樹脂膜でなる第３層間絶
縁膜５０が０．３〜１μmの厚さに設けられる。この第３層間絶縁膜５０は画素電極４９
の上にエッチングにより開口部が設けられ、その開口部の縁はテーパー形状となるように
エッチングする。テーパーの角度は１０〜６０°（好ましくは３０〜５０°）とすると良
い。
第３層間絶縁膜５０の上にはＥＬ層５１が設けられる。ＥＬ層５１は単層又は積層構造
で用いられるが、積層構造で用いた方が発光効率は良い。一般的には画素電極上に正孔注
入層／正孔輸送層／発光層／電子輸送層の順に形成されるが、正孔輸送層／発光層／電子
輸送層、または正孔注入層／正孔輸送層／発光層／電子輸送層／電子注入層のような構造
でも良い。本願発明では公知のいずれの構造を用いても良いし、ＥＬ層に対して蛍光性色
素等をドーピングしても良い。
有機ＥＬ材料としては、例えば、以下の米国特許又は公開公報に開示された材料を用い
ることができる。米国特許第４，３５６，４２９号、 米国特許第４，５３９，５０７号
、 米国特許第４，７２０，４３２号、 米国特許第４，７６９，２９２号、 米国特許
第４，８８５，２１１号、 米国特許第４，９５０，９５０号、 米国特許第５，０５９
，８６１号、 米国特許第５，０４７，６８７号、 米国特許第５，０７３，４４６号、
米国特許第５，０５９，８６２号、 米国特許第５，０６１，６１７号、 米国特許第
５，１５１，６２９号、 米国特許第５，２９４，８６９号、 米国特許第５，２９４，
８７０号、特開平１０−１８９５２５号公報、特開平８−２４１０４８号公報、特開平８
−７８１５９号公報。
なお、ＥＬディスプレイには大きく分けて四つのカラー化表示方式があり、Ｒ（赤）Ｇ
（緑）Ｂ（青）に対応した三種類のＥＬ素子を形成する方式、白色発光のＥＬ素子とカラ
ーフィルターを組み合わせた方式、青色又は青緑発光のＥＬ素子と蛍光体（蛍光性の色変
換層：ＣＣＭ）とを組み合わせた方式、陰極（対向電極）に透明電極を使用してＲＧＢに
対応したＥＬ素子を重ねる方式、がある。
図５の構造はＲＧＢに対応した三種類のＥＬ素子を形成する方式を用いた場合の例であ
る。なお、図５には一つの画素しか図示していないが、同一構造の画素が赤、緑又は青の
それぞれの色に対応して形成され、これによりカラー表示を行うことができる。
本願発明は発光方式に関わらず実施することが可能であり、上記四つの全ての方式を本
願発明に用いることができる。しかし、蛍光体はＥＬに比べて応答速度が遅く残光が問題
となりうるので、蛍光体を用いない方式が望ましい。また、発光輝度を落とす要因となる
カラーフィルターもなるべく使わない方が望ましいと言える。
ＥＬ層５１の上にはＥＬ素子の陰極５２が設けられる。陰極５２としては、仕事関数の
小さいマグネシウム（Ｍｇ）、リチウム（Ｌｉ）若しくはカルシウム（Ｃａ）を含む材料
を用いる。好ましくはＭｇＡｇ（ＭｇとＡｇをＭｇ：Ａｇ＝１０：１で混合した材料）で
なる電極を用いれば良い。他にもＭｇＡｇＡｌ電極、ＬｉＡｌ電極、また、ＬｉＦＡｌ電
極が挙げられる。
なお、本明細書中では、画素電極（陽極）、ＥＬ層及び陰極で形成される発光素子をＥ
Ｌ素子２０６と呼ぶ。
ＥＬ層５１と陰極５２とでなる積層体は、各画素で個別に形成する必要があるが、ＥＬ
層５１は水分に極めて弱いため、通常のフォトリソグラフィ技術を用いることができない
。従って、メタルマスク等の物理的なマスク材を用い、真空蒸着法、スパッタ法、プラズ
マＣＶＤ法等の気相法で選択的に形成することが好ましい。
なお、ＥＬ層を選択的に形成する方法として、インクジェット法、スクリーン印刷法又
はスピンコート法等を用いることも可能であるが、これらは現状では陰極の連続形成がで
きないので、上述の方法の方が好ましいと言える。
また、５３は保護電極であり、陰極５２を外部の水分等から保護すると同時に、各画素
の陰極５２を接続するための電極である。保護電極５３としては、アルミニウム（Ａｌ）
、銅（Ｃｕ）若しくは銀（Ａｇ）を含む低抵抗な材料を用いることが好ましい。この保護
電極５３にはＥＬ層の発熱を緩和する放熱効果も期待できる。また、上記陰極５２を形成
した後、大気解放しないで連続的に保護電極５３まで形成することも有効である。
また、５４は第２パッシベーション膜であり、膜厚は１０ｎｍ〜１μm（好ましくは２
００〜５００ｎｍ）とすれば良い。第２パッシベーション膜５４を設ける目的は、ＥＬ層
５１を水分から保護する目的が主であるが、放熱効果をもたせることも有効である。但し
、上述のようにＥＬ層は熱に弱いので、なるべく低温（好ましくは室温から１２０℃まで
の温度範囲）で成膜するのが望ましい。従って、プラズマＣＶＤ法、スパッタ法、真空蒸
着法、イオンプレーティング法又は溶液塗布法（スピンコーティング法）が望ましい成膜
方法と言える。
なお、図５に図示されたＴＦＴは全て、本願発明で用いるポリシリコン膜を活性層とし
て有していても良いことは言うまでもない。
本願発明は、図５のＥＬディスプレイの構造に限定されるものではなく、図５の構造は
本願発明を実施する上での好ましい形態の一つに過ぎない。
以下に、本願発明のデジタル方式の時分割階調表示について、図６を用いて説明する。
ここでは４ビットのデジタルデータ信号により２4階調の表示を行う場合について説明す
る。
本願発明のＥＬディスプレイの画素部の構造は、図１に示した物と同じである。ゲート
信号を入力するゲート信号線（Ｇ１〜Ｇｙ）は各画素が有するスイッチング用ＴＦＴのゲ
ート電極に接続されている。また各画素の有するスイッチング用ＴＦＴのソース領域とド
レイン領域は、一方がデジタルデータ信号を入力するソース信号線（データ信号線ともい
う）（Ｓ１〜Ｓｘ）に、もう一方が各画素が有するＥＬ駆動用ＴＦＴのゲート電極及び各
画素が有するコンデンサにそれぞれ接続されている。なお本実施例ではコンデンサを有す
る構成としたが、コンデンサがない構成であっても良い。本願発明はコンデンサの有無に
限定されない。
各画素が有するＥＬ駆動用ＴＦＴのソース領域とドレイン領域はそれぞれ、一方は電源
供給線（Ｖ１〜Ｖｘ）に、もう一方はＥＬ素子に接続されている。電源供給線（Ｖ１〜Ｖ
ｘ）の電位を電源電位と呼ぶ。また電源供給線（Ｖ１〜Ｖｘ）
は、各画素が有するコンデンサに接続されている。
ＥＬ素子は陽極と陰極と、陽極と陰極との間に設けられたＥＬ層とからなる。
陽極がＥＬ駆動用ＴＦＴのソース領域またはドレイン領域と接続している場合、言い換え
ると陽極が画素電極の場合、陰極は対向電極である。逆に陰極がＥＬ駆動用ＴＦＴのソー
ス領域またはドレイン領域と接続している場合、言い換えると陰極が画素電極の場合、陽
極は対向電極である。また本明細書において、対向電極の電位を定常電位と呼ぶ。なお対
向電極に定常電位を与える電源を定常電源と呼ぶ。
対向電極の定常電位と画素電極の電源電位との電位差がＥＬ駆動電圧であり、このＥＬ
駆動電圧がＥＬ層にかかる。
図６に、本願発明のＥＬディスプレイのデジタル駆動におけるタイミングチャートを示
す。まず、１フレーム期間（Ｆ）を４個のサブフレーム期間（ＳＦ１〜ＳＦ４）に分割す
る。なお、画素部の全ての画素が１つの画像を表示する期間を１フレーム期間（Ｆ）と呼
ぶ。
サブフレーム期間はアドレス期間（Ｔａ）とサステイン期間（Ｔｓ）とに分けられる。
アドレス期間とは、１サブフレーム期間中、全画素にデジタルデータ信号を入力するのに
要する時間であり、サステイン期間（点灯期間とも呼ぶ）とは、ＥＬ素子を発光させる期
間を示している。
ＳＦ１〜ＳＦ４がそれぞれ有するアドレス期間（Ｔａ）をそれぞれＴａ１〜Ｔａ４とす
る。ＳＦ１〜ＳＦ４がそれぞれ有するサステイン期間（Ｔｓ）をそれぞれＴｓ１〜Ｔｓ４
とする。
まずアドレス期間において、対向電極は電源電位と同じ高さの定常電位に保たれている
。本実施例において、デジタル駆動のアドレス期間における定常電位をオフの定常電位と
呼ぶ。なおオフの定常電位の高さは、ＥＬ素子が発光しない範囲で、電源電位の高さと同
じであれば良い。なおこのときのＥＬ駆動電圧をオフのＥＬ駆動電圧と呼ぶ。理想的には
オフのＥＬ駆動電圧は０Ｖであることが望ましいが、ＥＬ素子が発光しない程度の大きさ
であれば良い。
そしてゲート信号線Ｇ１にゲート信号が入力され、ゲート信号線Ｇ１に接続されているス
イッチング用ＴＦＴ全てがＯＮの状態になる。
そしてゲート信号線Ｇ１に接続されているスイッチング用ＴＦＴがＯＮの状態で、全て
のソース信号線（Ｓ１〜Ｓｘ）に同時にデジタルデータ信号が入力される。デジタルデー
タ信号は「０」または「１」の情報を有しており、「０」と「１」のデジタルデータ信号
は、一方がＨｉ、一方がＬｏの電圧を有する信号である。
そしてソース信号線（Ｓ１〜Ｓｘ）に入力されたデジタルデータ信号は、オン（ＯＮ）
の状態のスイッチング用ＴＦＴを介してＥＬ駆動用ＴＦＴのゲート電極に入力される。ま
たゲート信号線Ｇ１に接続された全ての画素のコンデンサにもデジタルデータ信号が入力
され、電荷が保持される。
次にゲート信号線Ｇ２にゲート信号が入力され、ゲート信号線Ｇ２に接続されているス
イッチング用ＴＦＴ全てがＯＮの状態になる。そしてゲート信号線Ｇ２に接続されている
スイッチング用ＴＦＴをＯＮにした状態で、全てのソース信号線（Ｓ１〜Ｓｘ）に同時に
デジタルデータ信号が入力される。ソース信号線（Ｓ１〜Ｓｘ）に入力されたデジタルデ
ータ信号は、スイッチング用ＴＦＴを介してＥＬ駆動用ＴＦＴのゲート電極に入力される
。またゲート信号線Ｇ２に接続された全ての画素のコンデンサにもデジタルデータ信号が
入力され保持される。
上述した動作をゲート信号線Ｇｙまで繰り返し、全ての画素にデジタルデータ信号が入
力される。全ての画素にデジタルデータ信号が入力されるまでの期間がアドレス期間であ
る。
アドレス期間が終了すると同時にサステイン期間となる。サステイン期間になると、対
向電極の電位は、オフの定常電位からオンの定常電位に変わる。本実施例において、デジ
タル駆動のサステイン期間における定常電位をオンの定常電位と呼ぶ。オンの定常電位は
、ＥＬ素子が発光する程度に電源電位との間に電位差を有していればよい。なおこの電位
差をオンのＥＬ駆動電圧と呼ぶ。なおオフの定常電位とオンの定常電位とを総称して電源
電位と呼ぶ。またオンのＥＬ駆動電圧とオフのＥＬ駆動電圧を総称してＥＬ駆動電圧と呼
ぶ。
そしてサステイン期間において、全てのスイッチング用ＴＦＴはオフ状態となる。そし
てコンデンサにおいて保持されたデジタルデータ信号が、ＥＬ駆動用ＴＦＴのゲート電極
に入力される。
本実施例では、デジタルデータ信号が「０」の情報を有していた場合、ＥＬ駆動用ＴＦ
Ｔはオフ状態となる。よってＥＬ素子の画素電極はオフの定常電位に保たれたままである
。その結果、「０」の情報を有するデジタルデータ信号が印加された画素が有するＥＬ素
子は発光しない。
逆に本実施例では、「１」の情報を有していた場合、ＥＬ駆動用ＴＦＴはオン状態とな
る。よってＥＬ素子の画素電極に電源電位が与えられる。その結果、「１」の情報を有す
るデジタルデータ信号が印加された画素が有するＥＬ素子は発光する。
サステイン期間が終了すると再びアドレス期間に入り、全画素にデータ信号を入力した
らサステイン期間に入る。このときはＴｓ１〜Ｔｓ３のいずれかの期間がサステイン期間
となる。ここではＴｓ３の期間、所定の画素を点灯させたとする。
以下、残りの２個のサブフレームについて同様の動作を繰り返し、順次Ｔｓ２、Ｔｓ１
とサステイン期間を設定し、それぞれのサブフレームで所定の画素を点灯させたとする。
４個のサブフレーム期間が終了したら、１フレーム期間が終了する。
なお、本願発明において、４個のサステイン期間Ｔｓ１、…、Ｔｓ４のうち、少なくと
も１つのサステイン期間において、ＥＬ素子の発光輝度が他のサステイン期間におけるＥ
Ｌ素子の発光輝度よりも、常に低くなるように設定する。本実施例ではサステイン期間Ｔ
ｓ３とＴｓ４におけるＥＬ素子の発光輝度が、ほかのサステイン期間Ｔｓ１とＴｓ２にお
けるＥＬ素子の発光輝度の１／２である。つまりサステイン期間Ｔｓ３とＴｓ４における
オンのＥＬ駆動電圧が、ほかのサステイン期間Ｔｓ１とＴｓ２におけるＥＬ駆動電圧の１
／２である。
発光輝度が他のサステイン期間の１／２であるサステイン期間Ｔｓ３とＴｓ４以外のサ
ステイン期間Ｔｓ１とＴｓ２の長さは、それぞれＴ、２-1Ｔ（Ｔは正の定数）で表される
。また、サステイン期間Ｔｓ３とＴｓ４の長さは、それぞれ２-2Ｔ×２、２-3Ｔ×２で表
される。つまりサステイン期間Ｔｓ１〜Ｔｓ４の長さの比は、１：２-1：２-1：２-2とな
る。よって、サステイン期間Ｔｓ３とＴｓ４の発光輝度が他のサステイン期間の１／２で
あっても、全てのサステイン期間におけるサステイン期間Ｔｓ３とＴｓ４の長さ割合が、
発光輝度を１／２にしない場合に比べて２倍になっている。よって、サステイン期間Ｔｓ
３とＴｓ４においてＥＬ素子の発光輝度が他のサステイン期間の１／２であっても、サス
テイン期間Ｔｓ３とＴｓ４の長さの割合が２倍に設定されているので、所望の階調表示が
得られる。
よって、本実施例ではサステイン期間Ｔｓ３とＴｓ４においてＥＬ素子の輝度を１／２
としたが、４個のサステイン期間Ｔｓ１、…、Ｔｓ４のうち、どのサステイン期間の輝度
をどのぐらい低くしても、また輝度の低いサステイン期間をいくつ設けてたとしても、全
てのサステイン期間Ｔｓ１、…、Ｔｓ４においてＥＬ素子が発する光の量をＬｍ１、…、
Ｌｍ４とすると、Ｌｍ１：Ｌｍ２：Ｌｍ３：Ｌｍ４＝２0：２-1：２-2：２-3となる。但
し、ＳＦ１〜ＳＦ４を出現させる順序はどのようにしても良く、よってサステイン期間Ｔ
ｓ１、…、Ｔｓ４を出現させる順序も任意である。このサステイン期間の組み合わせで２
4階調のうち所望の階調表示を行うことができる。
各画素の階調は、１フレーム期間においてどのサブフレーム期間を選択して発光させる
かによって決まる。例えば、ｎ＝４のとき、全部のサステイン期間で発光した場合の画素
の輝度を１００％とすると、Ｔｓ１とＴｓ２において画素が発光した場合には８０％の輝
度が表現でき、Ｔｓ２とＴｓ３とＴｓ４を選択した場合には４７％の輝度が表現できる。
本願発明では上記構成によって、ＴＦＴによってＩｄ−Ｖｇ特性に多少のばらつきがあ
っても、等しいゲート電圧がかかったときに出力される電流量のばらつきを抑えることが
できる。よってＩｄ−Ｖｇ特性のバラツキによって、同じビデオ信号を入力してもＥＬ素
子の発光量が隣接画素で大きく異なってしまうという事態を避けることが可能になる。
また、ＥＬ素子の発光輝度が他のサステイン期間Ｔｓ１〜Ｔｓｎの１／ｍであるサステ
イン期間Ｔｓｐにおいて、他のサステイン期間Ｔｓ１〜Ｔｓｎの長さを２-(n-1)Ｔ（Ｔは
正の定数）とすると、ＥＬ素子の発光時間を２-(p-1)Ｔ×ｍとすることができる。上記構
成によって、サステイン期間ＴｓｐのＥＬ素子の発光輝度を他のサステイン期間の１／ｍ
に調整することで、全てのサステイン期間におけるサステイン期間Ｔｓｐの長さの割合を
、サステイン期間Ｔｓｐの発光輝度を１／ｍにしない場合に比べてｍ倍に延ばすことが可
能になる。よって画像の階調数が高くなることによってビット数ｎが大きくなり最短のサ
ステイン期間の長さが短くなっても、ＥＬ素子の発光輝度を低くすることでサステイン期
間の長さを延ばすことができる。
また本実施例ではノン・インターレース走査で駆動した例について説明したが、インタ
ーレースで駆動することも可能である。
なお本実施例は、実施例１と自由に組み合わせて実施することが可能である。
本実施例では、画素部とその周辺に設けられる駆動回路部のＴＦＴを同時に作製する方
法について説明する。但し、説明を簡単にするために、駆動回路に関しては基本単位であ
るＣＭＯＳ回路を図示することとする。
まず、図７（Ａ）に示すように、下地膜（図示せず）を表面に設けた基板５０１を用意
する。本実施例では結晶化ガラス上に下地膜として１００ｎｍ厚の窒化酸化珪素膜を２０
０ｎｍ厚の窒化酸化珪素膜とを積層して用いる。この時、結晶化ガラス基板に接する方の
窒素濃度を１０〜２５ｗｔ％としておくと良い。勿論、下地膜を設けずに石英基板上に直
接素子を形成しても良い。
次に基板５０１の上に４５ｎｍの厚さのアモルファスシリコン膜５０２を公知の成膜法
で形成する。なお、アモルファスシリコン膜に限定する必要はなく、非晶質構造を含む半
導体膜（微結晶半導体膜を含む）であれば良い。さらに非晶質シリコンゲルマニウム膜な
どの非晶質構造を含む化合物半導体膜でも良い。
ここから図７（Ｃ）までの工程は本出願人による特開平１０−２４７７３５号公報を完
全に引用することができる。同公報ではＮｉ等の元素を触媒として用いた半導体膜の結晶
化方法に関する技術を開示している。
まず、開口部５０３a、５０３bを有する保護膜５０４を形成する。本実施例では１５０
ｎｍ厚の酸化珪素膜を用いる。そして、保護膜５０４の上にスピンコート法によりニッケ
ル（Ｎｉ）を含有する層（Ｎｉ含有層）５０５を形成する。このＮｉ含有層の形成に関し
ては、前記公報を参考にすれば良い。
次に、図７（Ｂ）に示すように、不活性雰囲気中で５７０℃１４時間の加熱処理を加え
、アモルファスシリコン膜５０２を結晶化する。この際、Ｎｉが接した領域（以下、Ｎｉ
添加領域という）５０６a、５０６bを起点として、基板と概略平行に結晶化が進行し、棒
状結晶が集まって並んだ結晶構造でなるポリシリコン膜５０７が形成される。
次に、図７（Ｃ）に示すように、保護膜５０４をそのままマスクとして１５族に属する
元素（好ましくはリン）をＮｉ添加領域５０６a、５０６bに添加する。
こうして高濃度にリンが添加された領域（以下、リン添加領域という）５０８a、５０８b
が形成される。
次に、図７（Ｃ）に示すように、不活性雰囲気中で６００℃１２時間の加熱処理を加え
る。この熱処理によりポリシリコン膜５０７中に存在するＮｉは移動し、最終的には殆ど
全て矢印が示すようにリン添加領域５０８a、５０８bに捕獲されてしまう。これはリンに
よる金属元素（本実施例ではＮｉ）のゲッタリング効果による現象であると考えられる。
この工程によりポリシリコン膜５０９中に残るＮｉの濃度はＳＩＭＳ（質量二次イオン
分析）による測定値で少なくとも２×１０17atoms/cm3にまで低減される。Ｎｉは半導体
にとってライフタイムキラーであるが、この程度まで低減されるとＴＦＴ特性には何ら悪
影響を与えることはない。また、この濃度は殆ど現状のＳＩＭＳ分析の測定限界であるの
で、実際にはさらに低い濃度（２×１０17atoms/cm3以下）であると考えられる。
こうして触媒を用いた結晶化され、且つ、その触媒がＴＦＴの動作に支障を与えないレ
ベルにまで低減されたポリシリコン膜５０９が得られる。その後、このポリシリコン膜５
０９のみを用いた活性層５１０〜５１３をパターニング工程により形成する。また、この
時、後のパターニングにおいてマスク合わせを行うためのマーカーを、上記ポリシリコン
膜を用いて形成すると良い。（図７（Ｄ））
次に、図７（Ｅ）に示すように、５０ｎｍ厚の窒化酸化シリコン膜をプラズマＣＶＤ法
により形成し、その上で酸化雰囲気中で９５０℃１時間の加熱処理を加え、熱酸化工程を
行う。なお、酸化雰囲気は酸素雰囲気でも良いし、ハロゲン元素を添加した酸素雰囲気で
も良い。
この熱酸化工程では活性層と上記窒化酸化シリコン膜との界面で酸化が進行し、約１５
ｎｍ厚のポリシリコン膜が酸化されて約３０ｎｍ厚の酸化シリコン膜が形成される。即ち
、３０ｎｍ厚の酸化シリコン膜と５０ｎｍ厚の窒化酸化シリコン膜が積層されてなる８０
ｎｍ厚のゲート絶縁膜５１４が形成される。また、活性層５１０〜５１３の膜厚はこの熱
酸化工程によって３０ｎｍとなる。
次に、図８（Ａ）に示すように、レジストマスク５１５を形成し、ゲート絶縁膜５１４
を介してｐ型を付与する不純物元素（以下、ｐ型不純物元素という）を添加する。ｐ型不
純物元素としては、代表的には１３族に属する元素、典型的にはボロンまたはガリウムを
用いることができる。この工程（チャネルドープ工程という）はＴＦＴのしきい値電圧を
制御するための工程である。
なお、本実施例ではジボラン（Ｂ2Ｈ6）を質量分離しないでプラズマ励起したイオンド
ープ法でボロンを添加する。勿論、質量分離を行うイオンインプランテーション法を用い
ても良い。この工程により１×１０15〜１×１０18atoms/cm3（代表的には５×１０16〜
５×１０17atoms/cm3）の濃度でボロンを含む不純物領域５１６〜５１８が形成される。
次に、図８（Ｂ）に示すように、レジストマスク５１９a、５１９bを形成し、ゲート絶
縁膜５１４を介してｎ型を付与する不純物元素（以下、ｎ型不純物元素という）を添加す
る。なお、ｎ型不純物元素としては、代表的には１５族に属する元素、典型的にはリン又
は砒素を用いることができる。なお、本実施例ではフォスフィン（ＰＨ3）を質量分離し
ないでプラズマ励起したプラズマドーピング法を用い、リンを１×１０18atoms/cm3の濃
度で添加する。勿論、質量分離を行うイオンインプランテーション法を用いても良い。
この工程により形成されるｎ型不純物領域５２０、５２１には、ｎ型不純物元素が２×
１０16〜５×１０19atoms/cm3（代表的には５×１０17〜５×１０18atoms/cm3）の濃度で
含まれるようにドーズ量を調節する。
次に、図８（Ｃ）に示すように、添加されたｎ型不純物元素及びｐ型不純物元素の活性
化工程を行う。活性化手段を限定する必要はないが、ゲート絶縁膜５１４が設けられてい
るので電熱炉を用いたファーネスアニール処理が好ましい。また、図８（Ａ）の工程でチ
ャネル形成領域となる部分の活性層／ゲート絶縁膜界面にダメージを与えてしまっている
可能性があるため、なるべく高い温度で加熱処理を行うことが望ましい。
本実施例の場合には耐熱性の高い結晶化ガラスを用いているので、活性化工程を８００
℃１時間のファーネスアニール処理により行う。なお、処理雰囲気を酸化性雰囲気にして
熱酸化を行っても良いし、不活性雰囲気で加熱処理を行っても良い。
この工程によりｎ型不純物領域５２０、５２１の端部、即ち、ｎ型不純物領域５２０、
５２１の周囲に存在するｎ型不純物元素を添加していない領域（図８（Ａ）の工程で形成
されたｐ型不純物領域）との境界部（接合部）が明確になる。
このことは、後にＴＦＴが完成した時点において、ＬＤＤ領域とチャネル形成領域とが非
常に良好な接合部を形成しうることを意味する。
次に、２００〜４００ｎｍ厚の導電膜を形成し、パターニングしてゲート電極５２２〜
５２５を形成する。このゲート電極５２２〜５２５の線幅によって各ＴＦＴのチャネル長
の長さが決定する。
なお、ゲート電極は単層の導電膜で形成しても良いが、必要に応じて二層、三層といっ
た積層膜とすることが好ましい。ゲート電極の材料としては公知の導電膜を用いることが
できる。具体的には、アルミ（Ａｌ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン
（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃｒ）、シリコン（Ｓｉ）から選ばれた元素で
なる膜、または前記元素の窒化物でなる膜（代表的には窒化タンタル膜、窒化タングステ
ン膜、窒化チタン膜）、または前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金
、Ｍｏ−Ｔａ合金）、または前記元素のシリサイド膜（代表的にはタングステンシリサイ
ド膜、チタンシリサイド膜）を用いることができる。勿論、単層で用いても積層して用い
ても良い。
本実施例では、５０ｎｍ厚の窒化タングステン（ＷＮ）膜と、３５０ｎｍ厚のタングス
テン（Ｗ）膜とでなる積層膜を用いる。これはスパッタ法で形成すれば良い。また、スパ
ッタガスとしてキセノン（Ｘｅ）、ネオン（Ｎｅ）等の不活性ガスを添加すると応力によ
る膜はがれを防止することができる。
またこの時、ゲート電極５２３、５２５はそれぞれｎ型不純物領域５２０、５２１の一
部とゲート絶縁膜５１４を介して重なるように形成する。この重なった部分が後にゲート
電極と重なったＬＤＤ領域となる。なお、ゲート電極５２４a、５２４bは断面では二つに
見えるが、実際は電気的に接続されている。
次に、図９（Ａ）に示すように、ゲート電極５２２〜５２５をマスクとして自己整合的
にｎ型不純物元素（本実施例ではリン）を添加する。こうして形成される不純物領域５２
７〜５３３にはｎ型不純物領域５２０、５２１の１／２〜１／１０（代表的には１／３〜
１／４）の濃度でリンが添加されるように調節する。
具体的には、１×１０16〜５×１０18atoms/cm3（典型的には３×１０17〜３×１０18ato
ms/cm3）の濃度が好ましい。
次に、図９（Ｂ）に示すように、ゲート電極等を覆う形でレジストマスク５３４a〜５
３４dを形成し、ｎ型不純物元素（本実施例ではリン）を添加して高濃度にリンを含む不
純物領域５３５〜５４１を形成する。ここでもフォスフィン（ＰＨ3）を用いたイオンド
ープ法で行い、この領域のリンの濃度は１×１０20〜１×１０21atoms/cm3（代表的には
２×１０20〜５×１０21atoms/cm3）となるように調節する。
この工程によってｎチャネル型ＴＦＴのソース領域若しくはドレイン領域が形成される
が、スイッチング用ＴＦＴは、図９（Ａ）の工程で形成したｎ型不純物領域５３０〜５３
２の一部を残す。
次に、図９（Ｃ）に示すように、レジストマスク５３４a〜５３４dを除去し、新たにレ
ジストマスク５４３を形成する。そして、ｐ型不純物元素（本実施例ではボロン）を添加
し、高濃度にボロンを含む不純物領域５４４、５４５を形成する。ここではジボラン（Ｂ
2Ｈ6）を用いたイオンドープ法により３×１０20〜３×１０21atoms/cm3（代表的には５
×１０20〜１×１０21atoms/cm3ノ）濃度となるようにボロンを添加する。
なお、不純物領域５４４、５４５には既に１×１０20〜１×１０21atoms/cm3の濃度で
リンが添加されているが、ここで添加されるボロンはその少なくとも３倍以上の濃度で添
加される。そのため、予め形成されていたｎ型の不純物領域は完全にＰ型に反転し、Ｐ型
の不純物領域として機能する。
次に、図９（Ｄ）に示すように、レジストマスク５４３を除去した後、第１層間絶縁膜
５４６を形成する。第１層間絶縁膜５４６としては、珪素を含む絶縁膜を単層で用いるか
、その中で組み合わせた積層膜を用いれば良い。また、膜厚は４００ｎｍ〜１．５μmと
すれば良い。本実施例では、２００ｎｍ厚の窒化酸化珪素膜の上に８００ｎｍ厚の酸化珪
素膜を積層した構造とする。
その後、それぞれの濃度で添加されたｎ型またはｐ型不純物元素を活性化する。活性化
手段としては、ファーネスアニール法が好ましい。本実施例では電熱炉において窒素雰囲
気中、５５０℃、４時間の熱処理を行う。
さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱
処理を行い水素化処理を行う。この工程は熱的に励起された水素により半導体膜の不対結
合手を水素終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマに
より励起された水素を用いる）を行っても良い。
なお、水素化処理は第１層間絶縁膜５４６を形成する間に入れても良い。即ち、２００
ｎｍ厚の窒化酸化珪素膜を形成した後で上記のように水素化処理を行い、その後で残り８
００ｎｍ厚の酸化珪素膜を形成しても構わない。
次に、図１０（Ａ）に示すように、第１層間絶縁膜５４６及びゲート絶縁膜５１４に対
してコンタクトホールを形成し、ソース信号線５４７〜５５０と、ドレイン配線５５１〜
５５３を形成する。なお、本実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むア
ルミニウム膜を３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続形成した３層構造の積
層膜とする。勿論、他の導電膜でも良い。
次に、５０〜５００ｎｍ（代表的には２００〜３００ｎｍ）の厚さで第１パッシベーシ
ョン膜５５４を形成する。本実施例では第１パッシベーション膜５５４として３００ｎｍ
厚の窒化酸化シリコン膜を用いる。これは窒化シリコン膜で代用しても良い。
この時、窒化酸化シリコン膜の形成に先立ってＨ2、ＮＨ3等水素を含むガスを用いてプ
ラズマ処理を行うことは有効である。この前処理により励起された水素が第１層間絶縁膜
５４６に供給され、熱処理を行うことで、第１パッシベーション膜５５４の膜質が改善さ
れる。それと同時に、第１層間絶縁膜５４６に添加された水素が下層側に拡散するため、
効果的に活性層を水素化することができる。
次に、図１０（Ｂ）に示すように、有機樹脂からなる第２層間絶縁膜５５５を形成する
。有機樹脂としてはポリイミド、アクリル、ＢＣＢ（ベンゾシクロブテン）等を使用する
ことができる。特に、第２層間絶縁膜５５５はＴＦＴが形成する段差を平坦化する必要が
あるので、平坦性に優れたアクリル膜が好ましい。本実施例では２．５μmの厚さでアク
リル膜を形成する。
次に、第２層間絶縁膜５５５、第１パッシベーション膜５５４にドレイン配線５５３に
達するコンタクトホールを形成し、次に保護電極５５６を形成する。保護電極５５６とし
てはアルミニウムを主成分とする導電膜を用いれば良い。保護電極５５６は真空蒸着法で
形成すれば良い。
次に、珪素を含む絶縁膜（本実施例では酸化珪素膜）を５００ｎｍの厚さに形成し、画
素電極となる部分に対応する位置に開口部を形成して第３層間絶縁膜５５７を形成する。
開口部を形成する際、ウェットエッチング法を用いることで容易にテーパー形状の側壁と
することができる。開口部の側壁が十分になだらかでないと段差に起因するＥＬ層の劣化
が顕著な問題となってしまう。
次にＥＬ素子の陰極である対向電極（ＭｇＡｇ電極）５５８を形成する。ＭｇＡｇ電極
５５８は真空蒸着法を用いて、厚さが１８０〜３００ｎｍ（典型的には２００〜２５０ｎ
ｍ）になるように形成する。
次に、ＥＬ層５５９を、真空蒸着法を用いて形成する。なお、ＥＬ層５５９の膜厚は８
００〜２００ｎｍ（典型的には１００〜１２０ｎｍ）、画素電極（陽極）５６０を１１０
ｎｍの厚さとすれば良い。
本実施例におけるの工程では、赤色に対応する画素、緑色に対応する画素及び青色に対
応する画素に対して順次ＥＬ層及び画素電極（陽極）を形成する。但し、ＥＬ層は溶液に
対する耐性に乏しいためフォトリソグラフィ技術を用いずに各色個別に形成しなくてはな
らない。そこでメタルマスクを用いて所望の画素以外を隠し、必要箇所だけ選択的にＥＬ
層及び画素電極（陽極）を形成するのが好ましい。
即ち、まず赤色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて
赤色発光のＥＬ層及び画素電極（陽極）を選択的に形成する。次いで、緑色に対応する画
素以外を全て隠すマスクをセットし、そのマスクを用いて緑色発光のＥＬ層及び画素電極
（陽極）を選択的に形成する。次いで、同様に青色に対応する画素以外を全て隠すマスク
をセットし、そのマスクを用いて青色発光のＥＬ層及び画素電極（陽極）を選択的に形成
する。なお、ここでは全て異なるマスクを用いるように記載しているが、同じマスクを使
いまわしても構わない。また、全画素にＥＬ層及び画素電極（陽極）を形成するまで真空
を破らずに処理することが好ましい。
なお、ＥＬ層５５９としては公知の材料を用いることができる。公知の材料としては、
駆動電圧を考慮すると有機材料を用いるのが好ましい。例えば正孔注入層、正孔輸送層、
発光層及び電子注入層でなる４層構造をＥＬ層とすれば良い。
また、本実施例ではＥＬ素子の画素電極（陽極）５６０として酸化インジウム・スズ（Ｉ
ＴＯ）膜を形成する。また、酸化インジウムに２〜２０％の酸化亜鉛（ＺｎＯ）を混合し
た透明導電膜を用いても良いし、公知の他の材料であっても良い。
最後に、窒化珪素膜でなる第２パッシベーション膜５６１を３００ｎｍの厚さに形成す
る。
こうして図１０（Ｃ）に示すような構造のＥＬディスプレイが完成する。なお、実際に
は、図１０（Ｃ）まで完成したら、さらに外気に曝されないように気密性の高い保護フィ
ルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）やセラミックス製シーリングカ
ンなどのハウジング材でパッケージング（封入）することが好ましい。その際、ハウジン
グ材の内部を不活性雰囲気にしたり、内部に吸湿性材料（例えば酸化バリウム）を配置す
ることでＥＬ層の信頼性（寿命）が向上する。
なお本実施例は、実施例２と自由に組み合わせて実施することが可能である。
本実施例では本願発明のＥＬディスプレイの構成を図１１の斜視図を用いて説明する。
本実施例のＥＬディスプレイは、ガラス基板２２０１上に形成された、画素部２２０２
と、ゲート信号側駆動回路２２０３と、ソース信号側駆動回路２２０４とで構成される。
画素部２２０２のスイッチング用ＴＦＴ２２０５はｎチャネル型ＴＦＴであり、ゲート信
号側駆動回路２２０３に接続されたゲート信号線２２０６、ソース信号側駆動回路２２０
４に接続されたソース信号線２２０７の交点に配置されている。また、スイッチング用Ｔ
ＦＴ２２０５のドレイン領域はＥＬ駆動用ＴＦＴ２２０８のゲート電極に接続されている
。
さらに、ＥＬ駆動用ＴＦＴ２２０８のソース領域は電源供給線２２０９に接続される。
またＥＬ駆動用ＴＦＴ２２０８のゲート電極と電源供給線２２０９とに接続されたコンデ
ンサ２２１６が設けられている。本実施例では、電源供給線２２０９には電源電位が与え
られている。また、このＥＬ素子２２１１の対向電極（本実施例では陰極）は定常電位が
与えられている。
そして、外部入出力端子となるＦＰＣ２２１２には駆動回路まで信号を伝達するための
入出力配線（接続配線）２２１３、２２１４、及び電源供給線２２０９に接続された入出
力配線２２１５が設けられている。
さらに、ハウジング材をも含めた本実施例のＥＬモジュールについて図１２（Ａ）、（
Ｂ）を用いて説明する。なお、必要に応じて図１１で用いた符号を引用することにする。
ガラス基板２２０１上には画素部２２０２、ゲート信号側駆動回路２２０３、ソース信
号側駆動回路２２０４が形成されている。それぞれの駆動回路からの各種配線は、入出力
配線２２１３〜２２１５を経てＦＰＣ２２１２に至り外部機器へと接続される。
このとき少なくとも画素部２２０２、好ましくは駆動回路２２０３、２２０４及び画素
部２２０２を覆うようにして基板２３０４を設ける。なお、保護基板２３０４はシール材
２３０５によって、ガラス基板２２０１と共同して密閉空間を形成するようにしてガラス
基板２２０１に固着される。このとき、ＥＬ素子は完全に前記密閉空間に封入された状態
となり、外気から完全に遮断される。このガラス基板２２０１と保護基板２３０４とシー
ル材２３０５とで形成される空間をセル２３０６と呼ぶ。なおセル２３０６は、保護基板
２３０４を複数設けることで、複数形成しても構わない。
また、保護基板２３０４の材質はガラス、ポリマー等の絶縁性物質が好ましい。例えば
、非晶質ガラス（硼硅酸塩ガラス、石英等）、結晶化ガラス、セラミックスガラス、有機
系樹脂（アクリル系樹脂、スチレン系樹脂、ポリカーボネート系樹脂、エポキシ系樹脂等
）、シリコーン系樹脂が挙げられる。また、セラミックスを用いても良い。また、シール
材２３０５が絶縁性物質であるならステンレス合金等の金属材料を用いることも可能であ
る。
また、シール材２３０５の材質は、エポキシ系樹脂、アクリレート系樹脂等のシール材
を用いることが可能である。さらに、熱硬化性樹脂や光硬化性樹脂をシール材として用い
ることもできる。但し、可能な限り酸素、水分を透過しない材質であることが必要である
。
セル２３０６には充填材を注入しておくことが望ましい。充填材としては、ＰＶＣ（ポ
リビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブラチル）
、ＥＶＡ（エチレンビニルアセテート）、アクリルまたはポリイミド等を用いることがで
きる。
また、セル２３０６に乾燥剤を設けておくことも有効である。乾燥剤としては特開平９
−１４８０６６号公報に記載されているような材料を用いることができる。一般的には酸
化バリウムが用いられている。
また、図１２（Ｂ）に示すように、画素部には個々に孤立したＥＬ素子を有する複数の
画素が設けられ、それらは全て保護電極２３０７を共通電極として有している。本実施例
では、ＥＬ層、陰極（ＭｇＡｇ電極）及び保護電極を大気解放しないで連続形成すること
が好ましいとしたが、ＥＬ層と陰極とを同じマスク材を用いて形成し、保護電極だけ別の
マスク材で形成すれば図１２（Ｂ）の構造を実現することができる。
このとき、ＥＬ層と陰極は画素部の上にのみ設ければよく、駆動回路の上に設ける必要
はない。勿論、駆動回路上に設けられていても問題とはならないが、ＥＬ層にアルカリ金
属が含まれていることを考慮すると設けない方が好ましい。
なお、保護電極２３０７は２３０８で示される領域において、画素電極と同一材料でな
る接続配線２３０９を介して入出力配線２３１０に接続される。入出力配線２３１０は保
護電極２３０７に電源電位を加えるための電源供給線であり、導電性ペースト材料２３１
１を介してＦＰＣ２２１２に接続される。
なお本実施例は、実施例１または実施例２と自由に組み合わせて実施することが可能で
ある。
本実施例では、本願発明におけるＥＬディスプレイの画素の構成について説明する。
本願発明におけるＥＬディスプレイの画素部には、マトリクス状に複数の画素が配列さ
れている。画素の回路図の一例を図１３（Ａ）に示す。図１３（Ａ）において、画素１０
００の中にスイッチング用ＴＦＴ１００１が設けられている。
なお本願発明において、スイッチング用ＴＦＴ１００１はｎチャネル型ＴＦＴでもｐチャ
ネル型ＴＦＴでも、どちらでも用いることが可能である。図１３（Ａ）
において、スイッチング用ＴＦＴ１００１にはｎチャネル型ＴＦＴを用いる。
スイッチング用ＴＦＴ１００１のゲート電極は、ゲート信号を入力するゲート信号線１
００２に接続されている。スイッチング用ＴＦＴ１００１のソース領域とドレイン領域は
、一方はデジタルデータ信号を入力するデータ信号線（ソース信号線ともいう）１００３
に接続されている。またもう一方はＥＬ駆動用ＴＦＴ１００４のゲート電極に接続される
。
ＥＬ駆動用ＴＦＴ１００４のソース領域とドレイン領域は、一方は電源供給線１００５
に接続され、もう一方はドレイン領域はＥＬ素子１００６に接続される。
ＥＬ素子１００６は陽極と、陰極と、陽極と陰極との間に設けられたＥＬ層とでなる。
なお本願発明において、陽極が画素電極で陰極が対向電極の場合、ＥＬ駆動用ＴＦＴ１０
０４のソース領域またはドレイン領域は、ＥＬ素子１００６の陽極に接続される。逆に陽
極が対向電極で陰極が画素電極の場合、ＥＬ駆動用ＴＦＴ１００４のソース領域またはド
レイン領域は、ＥＬ素子１００６の陰極に接続される。
なおＥＬ駆動用ＴＦＴ１００４はｎチャネル型ＴＦＴでもｐチャネル型ＴＦＴでもどち
らでも用いることが可能であるが、ＥＬ素子１００６の陽極が画素電極で陰極が対向電極
の場合、ＥＬ駆動用ＴＦＴ１００４はｐチャネル型ＴＦＴであることが好ましい。また逆
にＥＬ素子１００６の陽極が対向電極で陰極が画素電極の場合、ＥＬ駆動用ＴＦＴ１００
４はｎチャネル型ＴＦＴであることが好ましい。図１３（Ａ）ではＥＬ駆動用ＴＦＴ１０
０４にｐチャネル型ＴＦＴを用いており、ＥＬ素子１００６の陰極は定常電源１００７に
接続されている。
また、スイッチング用ＴＦＴ１００１が非選択状態（オフの状態）にある時、ＥＬ駆動
用ＴＦＴ１００４のゲート電圧を保持するためにコンデンサを設けても良い。コンデンサ
を設ける場合、スイッチング用ＴＦＴ１００１のソース領域とドレイン領域のソース信号
線に接続されていない方と、電源供給線１００５との間にコンデンサを接続するようにす
る。図１３（Ａ）に示した回路図において、電源供給線１００５はソース信号線１００３
と平行に並んでいる。
またＥＬ駆動用ＴＦＴ１００４の活性層中にＬＤＤ領域を設け、ＬＤＤ領域とゲート電極
とがゲート絶縁膜を介して重なる領域（Ｌｏｖ領域）を形成しても良い。ＥＬ駆動用ＴＦ
Ｔ１００４がｎチャネル型ＴＦＴでもｐチャネル型ＴＦＴでも、活性層のドレイン領域側
にＬｏｖ領域を形成することで、ＥＬ駆動用ＴＦＴ１００４のゲート電極とＬｏｖ領域と
の間に容量を形成することができ、ＥＬ駆動用ＴＦＴ１００４のゲート電圧を保持するこ
とができる。特にＥＬ駆動用ＴＦＴ１００４がｎチャネル型ＴＦＴの場合、活性層のドレ
イン領域側にＬｏｖ領域を形成することでオン電流を増加させることができる。
ＥＬ駆動用ＴＦＴのＬｏｖ領域をＥＬ駆動用ＴＦＴ１００４のゲート電圧を保持するた
めのコンデンサとして用いるには、例えば画素のサイズが２２μｍ×２２μｍ、ゲート絶
縁膜の厚さが８００Å、ゲート絶縁膜の比誘電率が４．１であった場合約１９．８ｆＦの
容量値が必要である。よってＬｏｖ領域の面積（ＬＤＤ領域とゲート電極とがゲート絶縁
膜を介して重なる面積）は、約６６μｍ2必要となる。
なお図１３（Ａ）に示した回路図において、スイッチング用ＴＦＴ１００１またはＥＬ
駆動用ＴＦＴ１００４をマルチゲート構造（直列に接続された二つ以上のチャネル形成領
域を有する活性層を含む構造）としても良い。図１３（Ａ）に示した画素のスイッチング
用ＴＦＴ１００１をマルチゲート構造とした画素の回路図を図１４（Ａ）に示す。
スイッチング用ＴＦＴ１００１ａとスイッチング用ＴＦＴ１００１ｂとが直列に接続して
設けられている。スイッチング用ＴＦＴ１００１ａ、１００１ｂ以外は図１３（Ａ）に示
した回路図と構成が同じである。スイッチング用ＴＦＴをマルチゲート構造にすることに
よって、オフ電流を下げることができ、コンデンサを特に設けなくともＥＬ駆動用ＴＦＴ
１００４のゲート電圧を保持することができる。よって、新たにＥＬ駆動用ＴＦＴ１００
４のゲート電圧を保持するためのコンデンサを設けなくとも良い。なお図１４（Ａ）では
ダブルゲート構造としたが、本実施例はダブルゲートに限定されることはなく、マルチゲ
ート構造であれば良い。
また図には示してはいないが、ＥＬ駆動用ＴＦＴをマルチゲート構造にした場合、熱によ
るＥＬ駆動用ＴＦＴの劣化を抑えることができる。
次に本願発明の画素の回路図の別の一例を図１３（Ｂ）に示す。図１３（Ｂ）において、
画素１１００の中にスイッチング用ＴＦＴ１１０１が設けられている。
なお本願発明において、スイッチング用ＴＦＴ１１０１はｎチャネル型ＴＦＴでもｐチャ
ネル型ＴＦＴでも、どちらでも用いることが可能である。図１３（Ｂ）
において、スイッチング用ＴＦＴ１１０１にはｎチャネル型ＴＦＴを用いる。スイッチン
グ用ＴＦＴ１１０１のゲート電極は、ゲート信号を入力するゲート信号線１１０２に接続
されている。スイッチング用ＴＦＴ１１０１のソース領域とドレイン領域のいずれか一方
はデジタルデータ信号を入力するデータ信号線（ソース信号線ともいう）１１０３に接続
されている。またもう一方はＥＬ駆動用ＴＦＴ１１０４のゲート電極に接続される。
そして、ＥＬ駆動用ＴＦＴ１１０４のソース領域とドレイン領域は、一方は電源供給線
１１０５に接続され、もう一方はＥＬ素子１１０６に接続される。
ＥＬ素子１１０６は陽極と、陰極と、陽極と陰極との間に設けられたＥＬ層とでなる。
なお本願発明において、陽極が画素電極で陰極が対向電極の場合、ＥＬ駆動用ＴＦＴ１１
０４のソース領域またはドレイン領域は、ＥＬ素子１１０６の陽極に接続される。逆に陽
極が対向電極で陰極が画素電極の場合、ＥＬ駆動用ＴＦＴ１１０４のソース領域またはド
レイン領域は、ＥＬ素子１１０６の陰極に接続される。なおＥＬ駆動用ＴＦＴ１１０４は
ｎチャネル型ＴＦＴでもｐチャネル型ＴＦＴでもどちらでも用いることが可能であるが、
ＥＬ素子１１０６の陽極が画素電極で陰極が対向電極の場合、ＥＬ駆動用ＴＦＴ１１０４
はｐチャネル型ＴＦＴであることが好ましい。また逆にＥＬ素子１１０６の陽極が対向電
極で陰極が画素電極の場合、ＥＬ駆動用ＴＦＴ１１０４はｎチャネル型ＴＦＴであること
が好ましい。図１３（Ｂ）ではＥＬ駆動用ＴＦＴ１１０４にｐチャネル型ＴＦＴを用いて
おり、ＥＬ素子１１０６の陰極は定常電源１１０７に接続されている。
また、スイッチング用ＴＦＴ１１０１が非選択状態（オフの状態）にある時、ＥＬ駆動
用ＴＦＴ１１０４のゲート電圧を保持するためにコンデンサを設けても良い。コンデンサ
を設ける場合、スイッチング用ＴＦＴ１１０１のソース領域とドレイン領域のソース信号
線に接続されていない方と、電源供給線１１０５との間にコンデンサを接続するようにす
る。図１３（Ｂ）に示した回路図において、電源供給線１１０５はゲート信号線１１０２
と平行に並んでいる。
またＥＬ駆動用ＴＦＴ１１０４の活性層中にＬＤＤ領域を設け、ＬＤＤ領域とゲート電極
とがゲート絶縁膜を介して重なる領域（Ｌｏｖ領域）を形成しても良い。ＥＬ駆動用ＴＦ
Ｔ１１０４がｎチャネル型ＴＦＴでもｐチャネル型ＴＦＴでも、活性層のドレイン領域側
にＬｏｖ領域を形成することで、ＥＬ駆動用ＴＦＴ１００４のゲート電極とＬｏｖ領域と
の間に容量を形成することができ、ＥＬ駆動用ＴＦＴ１００４のゲート電圧を保持するこ
とができる。特にＥＬ駆動用ＴＦＴ１１０４がｎチャネル型ＴＦＴの場合、活性層のドレ
イン領域側にＬｏｖ領域を形成することでオン電流を増加させることができる。
なお図１３（Ｂ）に示した回路図において、スイッチング用ＴＦＴ１１０１またはＥＬ
駆動用ＴＦＴ１１０４をマルチゲート構造としても良い。図１３（Ｂ）
に示した画素のスイッチング用ＴＦＴ１１０１をマルチゲート構造とした画素の回路図を
図１４（Ｂ）に示す。
スイッチング用ＴＦＴ１１０１ａとスイッチング用ＴＦＴ１１０１ｂとが直列に接続して
設けられている。スイッチング用ＴＦＴ１１０１ａ、１１０１ｂ以外は図１３（Ｂ）に示
した回路図と構成が同じである。スイッチング用ＴＦＴをマルチゲート構造にすることに
よって、オフ電流を下げることができ、コンデンサを特に設けなくともＥＬ駆動用ＴＦＴ
１１０４のゲート電圧を保持することができる。よって、新たにＥＬ駆動用ＴＦＴ１１０
４のゲート電圧を保持するためのコンデンサを設けなくとも良い。なお図１４（Ｂ）では
ダブルゲート構造としたが、本実施例はダブルゲートに限定されることはなく、マルチゲ
ート構造であれば良い。
また図には示してはいないが、ＥＬ駆動用ＴＦＴをマルチゲート構造にした場合、熱によ
るＥＬ駆動用ＴＦＴの劣化を抑えることができる。
次に本願発明の画素の回路図の別の一例を図１５（Ａ）に示す。図１５（Ａ）
において、画素１２００と画素１２１０とが隣接して設けられている。図１５（Ａ）にお
いて、１２０１及び１２１１はスイッチング用ＴＦＴである。なお本願発明において、ス
イッチング用ＴＦＴ１２０１及び１２１１はｎチャネル型ＴＦＴでもｐチャネル型ＴＦＴ
でも、どちらでも用いることが可能である。図１５（Ａ）において、スイッチング用ＴＦ
Ｔ１２０１及び１２１１にはｎチャネル型ＴＦＴを用いる。スイッチング用ＴＦＴ１２０
１及び１２１１のゲート電極は、ゲート信号を入力するゲート信号線１２０２に接続され
ている。スイッチング用ＴＦＴ１２０１及び１２１１のソース領域とドレイン領域は、一
方はデジタルデータ信号を入力するデータ信号線（ソース信号線ともいう）１２０３と１
２０４とにそれぞれ接続されている。またもう一方はＥＬ駆動用ＴＦＴ１２０４及び１２
１４のゲート電極にそれぞれ接続される。
そして、ＥＬ駆動用ＴＦＴ１２０４及び１２１４のソース領域とドレイン領域の一方は
電源供給線１２２０に接続され、もう一方はＥＬ素子１２０５及び１２１５にそれぞれ接
続される。このように本実施例では隣り合う２つの画素で１つの電源供給線１２２０を共
有している。これにより、図１３及び図１４で示した構成に比べて、電源供給線の数を減
らすことができる。配線の画素部全体に対する割合が小さいと、ＥＬ層の発光する方向に
配線が設けられている場合において、配線による光の遮蔽が抑えられる。
ＥＬ素子１２０５及び１２１５はそれぞれ陽極と、陰極と、陽極と陰極との間に設けら
れたＥＬ層とでなる。なお本願発明において、陽極が画素電極で陰極が対向電極の場合、
ＥＬ駆動用ＴＦＴ１２０４及び１２１４のソース領域またはドレイン領域は、ＥＬ素子１
２０５及び１２１５の陽極に接続される。逆に陽極が対向電極で陰極が画素電極の場合、
ＥＬ駆動用ＴＦＴ１２０４及び１２１４のソース領域またはドレイン領域は、ＥＬ素子１
２０５及び１２１５の陰極に接続される。なおＥＬ駆動用１２０４及び１２１４はｎチャ
ネル型ＴＦＴでもｐチャネル型ＴＦＴでもどちらでも用いることが可能であるが、ＥＬ素
子１２０５及び１２１５の陽極が画素電極で陰極が対向電極の場合、ＥＬ駆動用ＴＦＴ１
２０４及び１２１４はｐチャネル型ＴＦＴであることが好ましい。また逆にＥＬ素子１２
０５及び１２１５の陽極が対向電極で陰極が画素電極の場合、ＥＬ駆動用ＴＦＴ１２０４
及び１２１４はｎチャネル型ＴＦＴであることが好ましい。図１５（Ａ）ではＥＬ駆動用
ＴＦＴ１２０４及び１２１４にｐチャネル型ＴＦＴを用いており、ＥＬ素子１２０５及び
１２１５の陰極は定常電源１２０６及び１２１６に接続されている。
また、スイッチング用ＴＦＴ１２０１及び１２１１が非選択状態（オフの状態）にある
時、ＥＬ駆動用ＴＦＴ１２０４及び１２１４のゲート電圧を保持するためにコンデンサを
設けても良い。コンデンサを設ける場合、スイッチング用ＴＦＴ１２０１のソース領域と
ドレイン領域のソース信号線に接続されていない方と、電源供給線１２２０との間にコン
デンサを接続するようにする。
またＥＬ駆動用ＴＦＴ１２０４及び１２１４の活性層中にＬＤＤ領域を設け、ＬＤＤ領
域とゲート電極とがゲート絶縁膜を介して重なる領域（Ｌｏｖ領域）を形成しても良い。
ＥＬ駆動用ＴＦＴ１２０４がｎチャネル型ＴＦＴでもｐチャネル型ＴＦＴでも、活性層の
ドレイン領域側にＬｏｖ領域を形成することで、ＥＬ駆動用ＴＦＴ１２０４及び１２１４
のゲート電極とＬｏｖ領域との間に容量を形成することができ、ＥＬ駆動用ＴＦＴ１２０
４及び１２１４のゲート電圧を保持することができる。特にＥＬ駆動用ＴＦＴ１２０４及
び１２１４がｎチャネル型ＴＦＴの場合、活性層のドレイン領域側にＬｏｖ領域を形成す
ることでオン電流を増加させることができる。
なお図１５（Ａ）に示した回路図において、スイッチング用ＴＦＴ１２０１、１２１１
またはＥＬ駆動用ＴＦＴ１２０４、１２１４をマルチゲート構造としても良い。図１５（
Ａ）に示した画素のスイッチング用ＴＦＴ１２０１、１２１１をマルチゲート構造とした
画素の回路図を図１６（Ａ）に示す。
スイッチング用ＴＦＴ１２０１ａとスイッチング用ＴＦＴ１２０１ｂとが直列に接続し
て設けられている。またスイッチング用ＴＦＴ１２１１ａとスイッチング用ＴＦＴ１２１
１ｂとが直列に接続して設けられている。スイッチング用ＴＦＴ１２０１ａ、１２０１ｂ
及びスイッチング用ＴＦＴ１２１１ａ及び１２１１ｂ以外は図１５（Ａ）に示した回路図
と構成が同じである。スイッチング用ＴＦＴをマルチゲート構造にすることによって、オ
フ電流を下げることができ、コンデンサを特に設けなくともＥＬ駆動用ＴＦＴ１２０４及
び１２１４のゲート電圧を保持することができる。よって、新たにＥＬ駆動用ＴＦＴ１２
０４及び１２１４のゲート電圧を保持するためのコンデンサを設けなくとも良い。なお図
１６（Ａ）ではダブルゲート構造としたが、本実施例はダブルゲートに限定されることは
なく、マルチゲート構造であれば良い。
また図には示してはいないが、ＥＬ駆動用ＴＦＴをマルチゲート構造にした場合、熱に
よるＥＬ駆動用ＴＦＴの劣化を抑えることができる。
次に本願発明の画素の回路図の別の一例を図１５（Ｂ）に示す。図１５（Ｂ）
において、画素１３００と画素１３１０とが隣接して設けられている。図１５（Ｂ）にお
いて、１３０１及び１３１１はスイッチング用ＴＦＴである。なお本願発明において、ス
イッチング用ＴＦＴ１３０１及び１３１１はｎチャネル型ＴＦＴでもｐチャネル型ＴＦＴ
でも、どちらでも用いることが可能である。図１５（Ｂ）において、スイッチング用ＴＦ
Ｔ１３０１及び１３１１にはｎチャネル型ＴＦＴを用いる。スイッチング用ＴＦＴ１３０
１及び１３１１のゲート電極は、ゲート信号を入力するゲート信号線１３０２及び１３１
２にそれぞれ接続されている。スイッチング用ＴＦＴ１３０１及び１３１１のソース領域
とドレイン領域は、一方はデジタルデータ信号を入力するデータ信号線（ソース信号線と
もいう）
１３０３にそれぞれ接続されている。またもう一方はＥＬ駆動用ＴＦＴ１３０４及び１３
１４のゲート電極にそれぞれ接続される。
そして、ＥＬ駆動用ＴＦＴ１３０４及び１３１４のソース領域とドレイン領域は、一方
は電源供給線１３２０に接続され、もう一方はＥＬ素子１３０５及び１３１５にそれぞれ
接続される。このように本実施例では隣り合う２つの画素で１つの電源供給線１３２０を
共有している。これにより、図１３及び図１４で示した構成に比べて、電源供給線の数を
減らすことができる。配線の画素部全体に対する割合が小さいと、ＥＬ層の発光する方向
に配線が設けられている場合において、配線による光の遮蔽が抑えられる。そして図１６
（Ｂ）に示した回路図において、電源供給線１３２０はゲート信号線１３０２、１３１２
と平行に並んでいる。
ＥＬ素子１３０５及び１３１５はそれぞれ陽極と、陰極と、陽極と陰極との間に設けら
れたＥＬ層とでなる。なお本願発明において、陽極が画素電極で陰極が対向電極の場合、
ＥＬ駆動用ＴＦＴ１３０４及び１３１４のソース領域またはドレイン領域は、ＥＬ素子１
３０５及び１３１５の陽極に接続される。逆に陽極が対向電極で陰極が画素電極の場合、
ＥＬ駆動用ＴＦＴ１３０４及び１３１４のソース領域またはドレイン領域は、ＥＬ素子１
３０５及び１３１５の陰極に接続される。なおＥＬ駆動用１３０４及び１３１４はｎチャ
ネル型ＴＦＴでもｐチャネル型ＴＦＴでもどちらでも用いることが可能であるが、ＥＬ素
子１３０５及び１３１５の陽極が画素電極で陰極が対向電極の場合、ＥＬ駆動用ＴＦＴ１
３０４及び１３１４はｐチャネル型ＴＦＴであることが好ましい。また逆にＥＬ素子１３
０５及び１３１５の陽極が対向電極で陰極が画素電極の場合、ＥＬ駆動用ＴＦＴ１３０４
及び１３１４はｎチャネル型ＴＦＴであることが好ましい。図１５（Ｂ）ではＥＬ駆動用
ＴＦＴ１３０４及び１３１４にｐチャネル型ＴＦＴを用いており、ＥＬ素子１３０５及び
１３１５の陰極は定常電源１３０６及び１３１６に接続されている。
また、スイッチング用ＴＦＴ１３０１及び１３１１が非選択状態（オフの状態）にある
時、ＥＬ駆動用ＴＦＴ１３０４及び１３１４のゲート電圧を保持するためにコンデンサを
設けても良い。コンデンサを設ける場合、スイッチング用ＴＦＴ１３０１、１３１１のソ
ース領域とドレイン領域のソース信号線に接続されていない方と、電源供給線１３２０と
の間にコンデンサを接続するようにする。
またＥＬ駆動用ＴＦＴ１３０４及び１３１４の活性層中にＬＤＤ領域を設け、ＬＤＤ領
域とゲート電極とがゲート絶縁膜を介して重なる領域（Ｌｏｖ領域）を形成しても良い。
ＥＬ駆動用ＴＦＴ１３０４及び１３１４がｎチャネル型ＴＦＴでもｐチャネル型ＴＦＴで
も、活性層のドレイン領域側にＬｏｖ領域を形成することで、ＥＬ駆動用ＴＦＴ１３０４
及び１３１４のゲート電極とＬｏｖ領域との間に容量を形成することができ、ＥＬ駆動用
ＴＦＴ１３０４及び１３１４のゲート電圧を保持することができる。特にＥＬ駆動用ＴＦ
Ｔ１３０４及び１３１４がｎチャネル型ＴＦＴの場合、活性層のドレイン領域側にＬｏｖ
領域を形成することでオン電流を増加させることができる。
なお図１５（Ｂ）に示した回路図において、スイッチング用ＴＦＴ１３０１、１３１１
またはＥＬ駆動用ＴＦＴ１３０４、１３１４をマルチゲート構造としても良い。図１５（
Ｂ）に示した画素のスイッチング用ＴＦＴ１３０１、１３１１をマルチゲート構造とした
画素の回路図を図１６（Ｂ）に示す。
スイッチング用ＴＦＴ１３０１ａとスイッチング用ＴＦＴ１３０１ｂとが直列に接続し
て設けられている。またスイッチング用ＴＦＴ１３１１ａとスイッチング用ＴＦＴ１３１
１ｂとが直列に接続して設けられている。スイッチング用ＴＦＴ１３０１ａ、１３０１ｂ
及びスイッチング用ＴＦＴ１３１１ａ及び１３１１ｂ以外は図１５（Ｂ）に示した回路図
と構成が同じである。スイッチング用ＴＦＴをマルチゲート構造にすることによって、オ
フ電流を下げることができ、コンデンサを特に設けなくともＥＬ駆動用ＴＦＴ１３０４及
び１３１４のゲート電圧を保持することができる。よって、新たにＥＬ駆動用ＴＦＴ１３
０４及び１３１４のゲート電圧を保持するためのコンデンサを設けなくとも良い。なお図
１６（Ｂ）ではダブルゲート構造としたが、本実施例はダブルゲートに限定されることは
なく、マルチゲート構造であれば良い。
また図には示してはいないが、ＥＬ駆動用ＴＦＴをマルチゲート構造にした場合、熱に
よるＥＬ駆動用ＴＦＴの劣化を抑えることができる。
なお本実施例において、ＥＬ駆動用ＴＦＴのドレイン領域とＥＬ素子が有する画素電極
との間に抵抗体を設けても良い。抵抗体を設けることによって、ＥＬ駆動用ＴＦＴからＥ
Ｌ素子へ供給される電流量を制御し、ＥＬ駆動用ＴＦＴの特性のバラツキの影響を防ぐこ
とが可能になる。抵抗体はＥＬ駆動用ＴＦＴのオン抵抗よりも十分に大きい抵抗値を示す
素子であれば良いため構造等に限定はない。
なお、オン抵抗とは、ＴＦＴがオンの状態の時に、ＴＦＴのドレイン電圧をその時に流れ
ているドレイン電流で割った値である。抵抗体の抵抗値としては１ｋΩ〜５０ＭΩ（好ま
しくは１０ｋΩ〜１０ＭΩ、さらに好ましくは５０ｋΩ〜１ＭΩ）の範囲から選択すれば
良い。抵抗体として抵抗値の高い半導体層を用いると形成が容易であり好ましい。
本実施例は、実施例１〜３と自由に組み合わせて実施することが可能である。
発光装置が画像を表示するのに、必要に応じて様々な補正が必要になる場合がある。例
えばガンマ補正や自発光素子の発光強度の補正などである。また、ＣＲＴ用にガンマ補正
をかけた信号を扱う場合、逆のガンマ補正が必要となる場合がある。本実施例では、本願
発明に用いられるデジタルのビデオ信号に補正をかけることができる補正システムについ
て説明する。
以下に４ビットのデジタルのビデオ信号に補正をかける補正システムを例にとって説明
する。なお本実施例はこのビット数に限定されない。本実施例で用いられる補正システム
は、図４（Ａ）で示した時分割階調データ信号発生回路１１４に入力される前のビデオ信
号に補正をかける。なお、補正にかけるビデオ信号はデジタルの信号である必要があるた
め、ビデオ信号がアナログの場合はデジタル信号に変換してから補正をかける。
図２０は横軸に補正システムに入力する前のビデオ信号（補正前ビデオ信号）
、縦軸に補正システムから出力されるビデオ信号（補正後ビデオ信号）を示したものであ
る。ビデオ信号にこのような補正をかけたい場合、具体的には図２１に示すような補正シ
ステムを、時分割階調データ信号発生回路の前に設ける。
図２１（Ａ）に示すのは、本願発明で用いられる補正システムの１つの例である。図２
１（Ａ）に示す補正システムには、ビデオ信号のビット数と同じ数の不揮発性メモリ（９
０１〜９０４）が設けられている。
ｉｎ１〜ｉｎ４には補正前ビデオ信号の各ビットの情報が順に入力される。なおｉｎ１
には補正前ビデオ信号の１ビット目（ＬＳＢ）が、ｉｎ４には補正前ビデオ信号の４ビッ
ト目（ＭＳＢ）が入力される。
全ての不揮発性メモリ（９０１〜９０４）に、４ビットの情報を有する補正前ビデオ信
号が入力される。
不揮発性メモリ９０１には、入力された補正前ビデオ信号に対して出力される１ビット
目の補正後ビデオ信号の情報が内蔵されている。よって不揮発性メモリ９０１に入力され
た補正前ビデオ信号は、１ビット目の補正後ビデオ信号に変換されてｏｕｔ１から出力さ
れる。なお本願発明において、入力された補正前ビデオ信号に対して出力される補正後ビ
デオ信号の情報を、補正データと呼ぶ。
同様に不揮発性メモリ９０２〜９０４には、入力された補正前ビデオ信号に対して出力
される２〜４ビット目の補正後ビデオ信号の情報がそれぞれ内蔵されている。よって不揮
発性メモリ９０２〜９０４に入力された補正前ビデオ信号は、２〜４ビット目の補正後ビ
デオ信号に変換されてｏｕｔ２〜ｏｕｔ４から出力される。
補正前ビデオ信号が補正後ビデオ信号に変換される様子を、具体的に図２２に示す。ｉ
ｎ１〜ｉｎ４に入力された補正前ビデオ信号が（００００）という情報を有していた場合
、不揮発性メモリ９０１〜９０４から全て０の情報が出力される。そのため、ｏｕｔ１〜
ｏｕｔ４から出力される補正後ビデオ信号は（００００）という情報を有することとなる
。
ｉｎ１〜ｉｎ４に入力された補正前ビデオ信号が（１０００）という情報を有していた
場合、不揮発性メモリ９０１、９０３、９０４から０の情報が出力される。また不揮発性
メモリ９０２から１の情報が出力される。そのため、ｏｕｔ１〜ｏｕｔ４から出力される
補正後ビデオ信号は（０１００）という情報を有することとなる。
また、ｉｎ１〜ｉｎ４に入力された補正前ビデオ信号が（１１１１）という情報を有し
ていた場合、不揮発性メモリ９０１〜９０４から全て１の情報が出力される。そのため、
ｏｕｔ１〜ｏｕｔ４から出力される補正後ビデオ信号は（１１１１）という情報を有する
こととなる。
このように、不揮発性メモリ９０１〜９０４を用いた補正システムによって、図２０に
示したような補正をビデオ信号にかけることができる。
図２１（Ｂ）に、本願発明に用いられる補正システムの、図２１（Ａ）に示したものと
は別の例を示す。図２１（Ｂ）に示す補正システムには、ビデオ信号のビット数と同じ数
の揮発性メモリ（９１１〜９１４）と記憶用不揮発性メモリ（９２１〜９２４）が設けら
れている。
ｉｎ１〜ｉｎ４には補正前ビデオ信号の各ビットの情報が順に入力される。なおｉｎ１
には補正前ビデオ信号の１ビット目（ＬＳＢ）が、ｉｎ４には補正前ビデオ信号の４ビッ
ト目（ＭＳＢ）が入力される。
全ての記憶用不揮発性メモリ（９２１〜９２４）に、４ビットの情報を有する補正前ビ
デオ信号が入力される。
記憶用不揮発性メモリ９２１には、入力された補正前ビデオ信号に対して出力される１
ビット目の補正後ビデオ信号の情報が内蔵されている。同様に記憶用不揮発性メモリ９２
２〜９２４には、入力された補正前ビデオ信号に対して出力される２〜４ビット目の補正
後ビデオ信号の情報がそれぞれ内蔵されている。そして、記憶用不揮発性メモリ９２１〜
９２４に内蔵されている情報は、それぞれ揮発性メモリ９１１〜９１４において読み込ま
れ、一定の期間保持される。
よって揮発性メモリ９１１に入力された補正前ビデオ信号は、１ビット目の補正後ビデ
オ信号に変換されてｏｕｔ１から出力される。また同様に不揮発性メモリ９０２〜９０４
に入力された補正前ビデオ信号も、それぞれ２〜４ビット目の補正後ビデオ信号に変換さ
れてｏｕｔ２〜ｏｕｔ４から出力される。
このように、図２１（Ｂ）に示した補正システムによって、補正前ビデオ信号を補正後
ビデオ信号に変換することができる。なお、不揮発性メモリに比べて揮発性メモリは高速
で動作することが可能であることから、図２１（Ｂ）に示した補正システムは、図２１（
Ａ）に示した補正システムに比べて高速で動作させることが可能である。
図２１に示した補正システムは、不揮発性メモリ、揮発性メモリ、記憶用不揮発性メモ
リ等のメモリ回路をビデオ信号のビット数と同じ数に分割して設けているが、これらのメ
モリ回路は同一のＩＣチップ上のものであっても良い。また半導体を用いてＥＬディスプ
レイと同一基板上に形成しても良い。
なお、本実施例の補正システムにおいて、メモリ回路に記憶された補正データは、本実
施例で用いたものに限られない。
本実施例は、実施例１〜５と自由に組み合わせて実施することが可能である。
本願発明のＥＬディスプレイにおいて、ＥＬ素子が有するＥＬ層に用いられる材料は、
有機ＥＬ材料に限定されず、無機ＥＬ材料を用いても実施できる。但し、現在の無機ＥＬ
材料は非常に駆動電圧が高いため、そのような駆動電圧に耐えうる耐圧特性を有するＴＦ
Ｔを用いなければならない。
または、将来的にさらに駆動電圧の低い無機ＥＬ材料が開発されれば、本願発明に適用
することは可能である。
また、本実施例の構成は、実施例１〜６のいずれの構成とも自由に組み合わせることが
可能である。
本願発明において、ＥＬ層として用いる有機物質は低分子系有機物質であってもポリマ
ー系（高分子系）有機物質であっても良い。低分子系有機物質はＡｌｑ3（トリス−８−
キノリライト−アルミニウム）、ＴＰＤ（トリフェニルアミン誘導体）等を中心とした材
料が知られている。ポリマー系有機物質として、π共役ポリマー系の物質が挙げられる。
代表的には、ＰＰＶ（ポリフェニレンビニレン）、ＰＶＫ（ポリビニルカルバゾール）、
ポリカーボネート等が挙げられる。
ポリマー系（高分子系）有機物質は、スピンコーティング法（溶液塗布法ともいう）、デ
ィッピング法、ディスペンス法、印刷法またはインクジェット法など簡易な薄膜形成方法
で形成でき、低分子系有機物質に比べて耐熱性が高い。
また本願発明のＥＬディスプレイが有するＥＬ素子において、そのＥＬ素子が有するＥＬ
層が、電子輸送層と生孔輸送層とを有している場合、電子輸送層と生孔輸送層とを無機の
材料、例えば非晶質のＳｉまたは非晶質のＳｉ1-xＣx等の非晶質半導体で構成しても良い
。
非晶質半導体には多量のトラップ準位が存在し、かつ非晶質半導体が他の層と接する界面
において多量の界面準位を形成する。そのため、ＥＬ素子は低い電圧で発光させることが
できるとともに、高輝度化を図ることもできる。
また有機ＥＬ層にドーパント（不純物）を添加し、有機ＥＬ層の発光の色を変化させて
も良い。ドーパントとして、ＤＣＭ１、ナイルレッド、ルブレン、クマリン６、ＴＰＢ、
キナクリドン等が挙げられる。
また、本実施例の構成は、実施例１〜７のいずれの構成とも自由に組み合わせることが
可能である。
次に図１に示した本願発明のＥＬディスプレイの、別の駆動方法について説明する。こ
こではｎビットデジタル駆動方式により２n階調の表示を行う場合について説明する。な
おタイミングチャートは実施の形態で示した場合と同じであるので、図２を参照する。
図１に本実施例のＥＬディスプレイの画素部１５００の構造を示す。ゲート信号を入力
するゲート信号線（Ｇ１〜Ｇｙ）は各画素が有するスイッチング用ＴＦＴ１５０１のゲー
ト電極に接続されている。また各画素の有するスイッチング用ＴＦＴ１５０１のソース領
域とドレイン領域は、一方がデジタルデータ信号を入力するソース信号線（データ信号線
ともいう）（Ｓ１〜Ｓｘ）に、もう一方が各画素が有するＥＬ駆動用ＴＦＴ１５０４のゲ
ート電極及び各画素が有するコンデンサ１５０８にそれぞれ接続されている。なお本実施
例ではコンデンサ１５０８を有する構成としたが、コンデンサ１５０８がない構成であっ
ても良い。本願発明はコンデンサの有無に限定されない。
各画素が有するＥＬ駆動用ＴＦＴ１５０４のソース領域とドレイン領域はそれぞれ、一
方は電源供給線（Ｖ１〜Ｖｘ）に、もう一方はＥＬ素子１５０６に接続されている。電源
供給線（Ｖ１〜Ｖｘ）の電位を電源電位と呼ぶ。また電源供給線（Ｖ１〜Ｖｘ）は、各画
素が有するコンデンサ１５０８に接続されている。なおデジタルデータ信号とは、アナロ
グまたはデジタルのビデオ信号を、時分割階調を行うために変換したデジタル信号であり
、画像情報を含む信号である。
ＥＬ素子１５０６は陽極と陰極と、陽極と陰極との間に設けられたＥＬ層とからなる。
陽極がＥＬ駆動用ＴＦＴ１５０４のソース領域またはドレイン領域と接続している場合、
言い換えると陽極が画素電極の場合、対向電極である陰極は一定の電位に保たれる。逆に
陰極がＥＬ駆動用ＴＦＴ１５０４のソース領域またはドレイン領域と接続している場合、
言い換えると陰極が画素電極の場合、対向電極である陽極は一定の電位に保たれる。
対向電極の定常電位と画素電極の電源電位との電位差がＥＬ駆動電圧であり、このＥＬ
駆動電圧がＥＬ層にかかる。
まず、１フレーム期間（Ｆ）をｎ個のサブフレーム期間（ＳＦ１〜ＳＦｎ）に分割する
。なお、画素部の全ての画素が１つの画像を表示する期間を１フレーム期間（Ｆ）と呼ぶ
。
サブフレーム期間はアドレス期間（Ｔａ）とサステイン期間（Ｔｓ）とに分けられる。
アドレス期間とは、１サブフレーム期間中、全画素にデジタルデータ信号を入力するのに
要する時間であり、サステイン期間（点灯期間とも呼ぶ）とは、ＥＬ素子を発光させる期
間を示している。
ＳＦ１〜ＳＦｎがそれぞれ有するアドレス期間（Ｔａ）をそれぞれＴａ１〜Ｔａｎとす
る。ＳＦ１〜ＳＦｎがそれぞれ有するサステイン期間（Ｔｓ）をそれぞれＴｓ１〜Ｔｓｎ
とする。
まずアドレス期間において、電源供給線（Ｖ１〜Ｖｘ）は定常電位と同じ高さの電源電
位に保たれている。本実施例において、デジタル駆動のアドレス期間における電源電位を
オフの電源電位と呼ぶ。なおオフの電源電位の高さは、ＥＬ素子１５０６が発光しない範
囲で、定常電位の高さと同じであれば良い。なおこのときのＥＬ駆動電圧をオフのＥＬ駆
動電圧と呼ぶ。理想的にはオフのＥＬ駆動電圧は０Ｖであることが望ましいが、ＥＬ素子
１５０６が発光しない程度の大きさであれば良い。
そしてゲート信号線Ｇ１にゲート信号が入力され、ゲート信号線Ｇ１に接続されているス
イッチング用ＴＦＴ１５０１全てがＯＮの状態になる。
そしてゲート信号線Ｇ１に接続されているスイッチング用ＴＦＴ１５０１がＯＮにされ
た状態で、ソース信号線（Ｓ１〜Ｓｘ）に順にデジタルデータ信号が入力される。
そしてソース信号線（Ｓ１〜Ｓｘ）に入力されたデジタルデータ信号は、オン（ＯＮ）
の状態のスイッチング用ＴＦＴ１５０１を介してＥＬ駆動用ＴＦＴ１５０４のゲート電極
に入力される。またゲート信号線Ｇ１に接続された全ての画素のコンデンサ１５０８にも
デジタルデータ信号が入力され、電荷が保持される。
次にゲート信号線Ｇ２にゲート信号が入力され、ゲート信号線Ｇ２に接続されているス
イッチング用ＴＦＴ１５０１全てがＯＮの状態になる。そしてゲート信号線Ｇ２に接続さ
れているスイッチング用ＴＦＴ１５０１をＯＮにした状態で、ソース信号線（Ｓ１〜Ｓｘ
）に順にデジタルデータ信号が入力される。ソース信号線（Ｓ１〜Ｓｘ）に入力されたデ
ジタルデータ信号は、スイッチング用ＴＦＴ１５０１を介してＥＬ駆動用ＴＦＴ１５０４
のゲート電極に入力される。またゲート信号線Ｇ２に接続された全ての画素のコンデンサ
１５０８にもデジタルデータ信号が入力され保持される。
上述した動作をゲート信号線Ｇｙまで繰り返し、全ての画素にデジタルデータ信号が入
力される。全ての画素にデジタルデータ信号が入力されるまでの期間がアドレス期間であ
る。
アドレス期間が終了すると同時にサステイン期間となる。サステイン期間になると、電
源供給線（Ｖ１〜Ｖｘ）の電位は、オフの電源電位からオンの電源電位に変わる。本実施
例において、デジタル駆動のサステイン期間における電源電位をオンの電源電位と呼ぶ。
オンの電源電位は、ＥＬ素子が発光する程度に定常電位との間に電位差を有していればよ
い。なおこの電位差をオンのＥＬ駆動電圧と呼ぶ。なおオフの電源電位とオンの電源電位
とを総称して電源電位と呼ぶ。またオンのＥＬ駆動電圧とオフのＥＬ駆動電圧を総称して
ＥＬ駆動電圧と呼ぶ。
そしてサステイン期間において、全てのスイッチング用ＴＦＴ１５０１はオフ状態とな
る。そしてコンデンサ１５０８において保持されたデジタルデータ信号が、ＥＬ駆動用Ｔ
ＦＴ１５０４のゲート電極に入力される。
本実施例では、デジタルデータ信号が「０」の情報を有していた場合、ＥＬ駆動用ＴＦ
Ｔ１５０４はオフ状態となる。よってＥＬ素子１５０６の画素電極はオフの電源電位に保
たれたままである。その結果、「０」の情報を有するデジタルデータ信号が印加された画
素が有するＥＬ素子１５０６は発光しない。
逆に本実施例では、「１」の情報を有していた場合、ＥＬ駆動用ＴＦＴ１５０４はオン
状態となる。よってＥＬ素子１５０６の画素電極はオンの電源電位になる。その結果、「
１」の情報を有するデジタルデータ信号が印加された画素が有するＥＬ素子１５０６は発
光する。
サステイン期間が終了すると再びアドレス期間に入り、全画素にデータ信号を入力した
らサステイン期間に入る。このときはＴｓ１〜Ｔｓ（ｎ−１）のいずれかの期間がサステ
イン期間となる。ここではＴｓ（ｎ−１）の期間、所定の画素を点灯させたとする。
以下、残りのｎ−２個のサブフレームについて同様の動作を繰り返し、順次Ｔｓ（ｎ−
２）、Ｔｓ（ｎ−３）、…、Ｔｓ１とサステイン期間を設定し、それぞれのサブフレーム
で所定の画素を点灯させたとする。
ｎ個のサブフレーム期間が終了したら、１フレーム期間が終了する。
なお、本願発明において、ｎ個のサステイン期間Ｔｓ１、…、Ｔｓｎのうち、少なくと
も１つのサステイン期間において、ＥＬ素子の発光輝度が他のサステイン期間におけるＥ
Ｌ素子の発光輝度よりも、常に低くなるように設定する。
発光輝度が他のサステイン期間の１／ｍであるサステイン期間をＴｓｐ（ｐは１以上ｎ
以下の任意の数である）とすると、ｎ個のサステイン期間Ｔｓ１、…、Ｔｓｎのうち、サ
ステイン期間Ｔｓｐ以外のサステイン期間の長さは、２-(n-1)Ｔ（Ｔは正の定数）で表さ
れる。また、サステイン期間Ｔｓｐの長さは２-(p-1)Ｔ×ｍで表される。なお、ｍは１よ
り大きい正数である。よって、サステイン期間ＴｓｐにおいてＥＬ素子の発光輝度が他の
サステイン期間の１／ｍであっても、サステイン期間Ｔｓｐの長さが２-(p-1)Ｔ×ｍに設
定されているので、所望の階調表示が得られる。
よって、ｎ個のサステイン期間Ｔｓ１、…、Ｔｓｎのうち、どのサステイン期間をサス
テイン期間Ｔｓｐとしても、またサステイン期間Ｔｓｐをいくつ設けてたとしても、全て
のサステイン期間Ｔｓ１、…、ＴｓｎにおいてＥＬ素子が発する光の量をＬｍ１、…、Ｌ
ｍｎとすると、Ｌｍ１：Ｌｍ２：Ｌｍ３：…：Ｌｍ（ｎ−１）：Ｌｍｎ＝２0：２-1：２-
2：…：２-(n-2)：２-(n-1)となる。但し、ＳＦ１〜ＳＦｎを出現させる順序はどのよう
にしても良く、よってサステイン期間Ｔｓ１、…、Ｔｓｎを出現させる順序も任意である
。このサステイン期間の組み合わせで２n階調のうち所望の階調表示を行うことができる
。
各画素の階調は、１フレーム期間においてどのサブフレーム期間を選択して発光させる
かによって決まる。例えば、ｎ＝８のとき、全部のサステイン期間で発光した場合の画素
の輝度を１００％とすると、Ｔｓ１とＴｓ２において画素が発光した場合には７５％の輝
度が表現でき、Ｔｓ３とＴｓ５とＴｓ８を選択した場合には１６％の輝度が表現できる。
本願発明では上記構成によって、ＴＦＴによってＩｄ−Ｖｇ特性に多少のばらつきがあ
っても、等しいゲート電圧がかかったときに出力される電流量のばらつきを抑えることが
できる。よってＩｄ−Ｖｇ特性のバラツキによって、同じ電圧の信号を入力してもＥＬ素
子の発光量が隣接画素で大きく異なってしまうという事態を避けることが可能になる。
また、ＥＬ素子の発光輝度が他のサステイン期間の１／ｍであるサステイン期間Ｔｓｐ
において、ＥＬ素子の発光時間を２-(p-1)Ｔ×ｍ（Ｔは正の定数）とすることができる。
上記構成によって、画像の階調数が高くなることによってビット数ｎが大きくなり、２-(
n-1)Ｔで表されるあるサステイン期間の長さが短くなっても、ＥＬ素子の発光輝度を他の
サステイン期間の１／ｍに調整することでサステイン期間の長さを２-(p-1)Ｔ×ｍとし、
延ばすことが可能になる。
なお上述した本実施例の構成では、対向電極の電位を常に一定に保ち、画素電極の電位を
アドレス期間とサステイン期間とで変化させて、オフのＥＬ駆動電圧またはオンのＥＬ駆
動電圧をＥＬ層に加えていた。しかし本願発明はこの構成に限定されない。逆に画素電極
の電位を常に一定に保ち、対向電極の電位をアドレス期間とサステイン期間とで変化させ
ることで、オフのＥＬ駆動電圧またはオンのＥＬ駆動電圧をＥＬ層に加えても良い。この
場合ＥＬ素子の輝度の調整は、対向電極の電位の制御によって行われる。
また上述した本実施例の構成では、オフのＥＬ駆動電圧を０としてＥＬ素子を発光させ
なかったが、オフのＥＬ駆動電圧をオンのＥＬ駆動電圧と同じ電圧とし、アドレス期間も
発光させるようにしても良い。この場合、電源電位と定常電位を常に一定の値に保つ。た
だしこの場合、サブフレーム期間が発光する期間となるので、サブフレーム期間の長さを
、ＳＦ１、ＳＦ２、…、ＳＦｎ＝２0Ｔ、２-1Ｔ、…、２-(n-1)Ｔとし、輝度が１／ｍで
あるサブフレーム期間の長さを２-(n-1)Ｔ×ｍとする。上記構成により、アドレス期間を
発光させない駆動方法に比べて、高い輝度の画像が得られる。
また本実施例ではノン・インターレース走査で駆動した例について説明したが、インタ
ーレースで駆動することも可能である。
また、本実施例の構成は、実施例１、３〜８のいずれの構成とも自由に組み合わせるこ
とが可能である。
次に本願発明のＥＬディスプレイの、別の駆動方法について説明する。ここでは４ビッ
トのデジタルデータ信号により２4階調の表示を行う場合について説明する。なおタイミ
ングチャートは実施例２で示した場合と同じであるので、図６を参照する。
本実施例のＥＬディスプレイの画素部の構造は、図１に示した物と同じである。ゲート
信号を入力するゲート信号線（Ｇ１〜Ｇｙ）は各画素が有するスイッチング用ＴＦＴのゲ
ート電極に接続されている。また各画素の有するスイッチング用ＴＦＴのソース領域とド
レイン領域は、一方がデジタルデータ信号を入力するソース信号線（Ｓ１〜Ｓｘ）に、も
う一方が各画素が有するＥＬ駆動用ＴＦＴのゲート電極及び各画素が有するコンデンサに
それぞれ接続されている。なお本実施例ではコンデンサを有する構成としたが、コンデン
サがない構成であっても良い。本願発明はコンデンサの有無に限定されない。
各画素が有するＥＬ駆動用ＴＦＴのソース領域とドレイン領域はそれぞれ、一方は電源
供給線（Ｖ１〜Ｖｘ）に、もう一方はＥＬ素子に接続されている。電源供給線（Ｖ１〜Ｖ
ｘ）の電位を電源電位と呼ぶ。また電源供給線（Ｖ１〜Ｖｘ）
は、各画素が有するコンデンサに接続されている。
ＥＬ素子は陽極と陰極と、陽極と陰極との間に設けられたＥＬ層とからなる。
陽極がＥＬ駆動用ＴＦＴのソース領域またはドレイン領域と接続している場合、言い換え
ると陽極が画素電極の場合、対向電極である陰極は一定の電位に保たれる。逆に陰極がＥ
Ｌ駆動用ＴＦＴのソース領域またはドレイン領域と接続している場合、言い換えると陰極
が画素電極の場合、対向電極である陽極は一定の電位に保たれる。また本明細書において
、対向電極の電位を定常電位と呼ぶ。なお対向電極に定常電位を与える電源を定常電源と
呼ぶ。
対向電極の定常電位と画素電極の電源電位との電位差がＥＬ駆動電圧であり、このＥＬ
駆動電圧がＥＬ層にかかる。
図６に、本実施例のＥＬディスプレイのデジタル駆動におけるタイミングチャートを示
す。まず、１フレーム期間（Ｆ）を４個のサブフレーム期間（ＳＦ１〜ＳＦ４）に分割す
る。
サブフレーム期間はアドレス期間（Ｔａ）とサステイン期間（Ｔｓ）とに分けられる。
アドレス期間とは、１サブフレーム期間中、全画素にデジタルデータ信号を入力するのに
要する時間であり、サステイン期間（点灯期間とも呼ぶ）とは、ＥＬ素子を発光させる期
間を示している。
ＳＦ１〜ＳＦ４がそれぞれ有するアドレス期間（Ｔａ）をそれぞれＴａ１〜Ｔａ４とす
る。ＳＦ１〜ＳＦ４がそれぞれ有するサステイン期間（Ｔｓ）をそれぞれＴｓ１〜Ｔｓ４
とする。
まずアドレス期間において、電源供給線（Ｖ１〜Ｖｘ）は定常電位と同じ高さの電源電
位に保たれている。本実施例において、デジタル駆動のアドレス期間における電源電位を
オフの電源電位と呼ぶ。なおオフの電源電位の高さは、ＥＬ素子が発光しない範囲で、定
常電位の高さと同じであれば良い。なおこのときのＥＬ駆動電圧をオフのＥＬ駆動電圧と
呼ぶ。理想的にはオフのＥＬ駆動電圧は０Ｖであることが望ましいが、ＥＬ素子が発光し
ない程度の大きさであれば良い。
そしてゲート信号線Ｇ１にゲート信号が入力され、ゲート信号線Ｇ１に接続されているス
イッチング用ＴＦＴ全てがＯＮの状態になる。
そしてゲート信号線Ｇ１に接続されているスイッチング用ＴＦＴがＯＮにされた状態で
、ソース信号線（Ｓ１〜Ｓｘ）に順にデジタルデータ信号が入力される。デジタルデータ
信号は「０」または「１」の情報を有しており、「０」と「１」のデジタルデータ信号は
、一方がＨｉ、一方がＬｏの電圧を有する信号である。
そしてソース信号線（Ｓ１〜Ｓｘ）に入力されたデジタルデータ信号は、オン（ＯＮ）
の状態のスイッチング用ＴＦＴを介してＥＬ駆動用ＴＦＴのゲート電極に入力される。ま
たゲート信号線Ｇ１に接続された全ての画素のコンデンサにもデジタルデータ信号が入力
され、電荷が保持される。
次にゲート信号線Ｇ２にゲート信号が入力され、ゲート信号線Ｇ２に接続されているス
イッチング用ＴＦＴ全てがＯＮの状態になる。そしてゲート信号線Ｇ２に接続されている
スイッチング用ＴＦＴをＯＮにした状態で、ソース信号線（Ｓ１〜Ｓｘ）に順にデジタル
データ信号が入力される。ソース信号線（Ｓ１〜Ｓｘ）に入力されたデジタルデータ信号
は、スイッチング用ＴＦＴを介してＥＬ駆動用ＴＦＴのゲート電極に入力される。またゲ
ート信号線Ｇ２に接続された全ての画素のコンデンサにもデジタルデータ信号が入力され
保持される。
上述した動作をゲート信号線Ｇｙまで繰り返し、全ての画素にデジタルデータ信号が入
力される。全ての画素にデジタルデータ信号が入力されるまでの期間がアドレス期間であ
る。
アドレス期間が終了すると同時にサステイン期間となる。サステイン期間になると、電
源供給線（Ｖ１〜Ｖｘ）の電位は、オフの電源電位からオンの電源電位に変わる。本実施
例において、デジタル駆動のサステイン期間における電源電位をオンの電源電位と呼ぶ。
オンの電源電位は、ＥＬ素子が発光する程度に定常電位との間に電位差を有していればよ
い。なおこの電位差をオンのＥＬ駆動電圧と呼ぶ。なおオフの電源電位とオンの電源電位
とを総称して電源電位と呼ぶ。またオンのＥＬ駆動電圧とオフのＥＬ駆動電圧を総称して
ＥＬ駆動電圧と呼ぶ。
そしてサステイン期間において、全てのスイッチング用ＴＦＴはオフ状態となる。そし
てコンデンサにおいて保持されたデジタルデータ信号が、ＥＬ駆動用ＴＦＴのゲート電極
に入力される。
本実施例では、デジタルデータ信号が「０」の情報を有していた場合、ＥＬ駆動用ＴＦ
Ｔはオフ状態となる。よってＥＬ素子の画素電極はオフの電源電位に保たれたままである
。その結果、「０」の情報を有するデジタルデータ信号が印加された画素が有するＥＬ素
子は発光しない。
逆に本実施例では、「１」の情報を有していた場合、ＥＬ駆動用ＴＦＴはオン状態とな
る。よってＥＬ素子の画素電極はオンの電源電位になる。その結果、「１」の情報を有す
るデジタルデータ信号が印加された画素が有するＥＬ素子は発光する。
サステイン期間が終了すると再びアドレス期間に入り、全画素にデータ信号を入力した
らサステイン期間に入る。このときはＴｓ１〜Ｔｓ３のいずれかの期間がサステイン期間
となる。ここではＴｓ３の期間、所定の画素を点灯させたとする。
以下、残りの２個のサブフレームについて同様の動作を繰り返し、順次Ｔｓ２、Ｔｓ１
とサステイン期間を設定し、それぞれのサブフレームで所定の画素を点灯させたとする。
４個のサブフレーム期間が終了したら、１フレーム期間が終了する。
なお、本願発明において、４個のサステイン期間Ｔｓ１、…、Ｔｓ４のうち、少なくと
も１つのサステイン期間において、ＥＬ素子の発光輝度が他のサステイン期間におけるＥ
Ｌ素子の発光輝度よりも、常に低くなるように設定する。本実施例ではサステイン期間Ｔ
ｓ３とＴｓ４におけるＥＬ素子の発光輝度が、ほかのサステイン期間Ｔｓ１とＴｓ２にお
けるＥＬ素子の発光輝度の１／２である。つまりサステイン期間Ｔｓ３とＴｓ４における
オンのＥＬ駆動電圧が、ほかのサステイン期間Ｔｓ１とＴｓ２におけるＥＬ駆動電圧の１
／２である。
発光輝度が他のサステイン期間の１／２であるサステイン期間Ｔｓ３とＴｓ４以外のサ
ステイン期間Ｔｓ１とＴｓ２の長さは、それぞれＴ、２-1Ｔ（Ｔは正の定数）で表される
。また、サステイン期間Ｔｓ３とＴｓ４の長さは、それぞれ２-2Ｔ×２、２-3Ｔ×２で表
される。つまりサステイン期間Ｔｓ１〜Ｔｓ４の長さの比は、１：２-1：２-1：２-2とな
る。よって、サステイン期間Ｔｓ３とＴｓ４の発光輝度が他のサステイン期間の１／２で
あっても、全てのサステイン期間におけるサステイン期間Ｔｓ３とＴｓ４の長さ割合が、
発光輝度を１／２にしない場合に比べて２倍になっている。よって、サステイン期間Ｔｓ
３とＴｓ４においてＥＬ素子の発光輝度が他のサステイン期間の１／２であっても、サス
テイン期間Ｔｓ３とＴｓ４の長さの割合が２倍に設定されているので、所望の階調表示が
得られる。
よって、本実施例ではサステイン期間Ｔｓ３とＴｓ４においてＥＬ素子の輝度を１／２
としたが、４個のサステイン期間Ｔｓ１、…、Ｔｓ４のうち、どのサステイン期間の輝度
をどのぐらい低くしても、また輝度の低いサステイン期間をいくつ設けてたとしても、全
てのサステイン期間Ｔｓ１、…、Ｔｓ４においてＥＬ素子が発する光の量をＬｍ１、…、
Ｌｍ４とすると、Ｌｍ１：Ｌｍ２：Ｌｍ３：Ｌｍ４＝２0：２-1：２-2：２-3となる。但
し、ＳＦ１〜ＳＦ４を出現させる順序はどのようにしても良く、よってサステイン期間Ｔ
ｓ１、…、Ｔｓ４を出現させる順序も任意である。このサステイン期間の組み合わせで２
4階調のうち所望の階調表示を行うことができる。
各画素の階調は、１フレーム期間においてどのサブフレーム期間を選択して発光させる
かによって決まる。例えば、ｎ＝４のとき、全部のサステイン期間で発光した場合の画素
の輝度を１００％とすると、Ｔｓ１とＴｓ２において画素が発光した場合には８０％の輝
度が表現でき、Ｔｓ２とＴｓ３とＴｓ４を選択した場合には４７％の輝度が表現できる。
本願発明では上記構成によって、ＴＦＴによってＩｄ−Ｖｇ特性に多少のばらつきがあ
っても、等しいゲート電圧がかかったときに出力される電流量のばらつきを抑えることが
できる。よってＩｄ−Ｖｇ特性のバラツキによって、同じビデオ信号を入力してもＥＬ素
子の発光量が隣接画素で大きく異なってしまうという事態を避けることが可能になる。
また、ＥＬ素子の発光輝度が他のサステイン期間Ｔｓ１〜Ｔｓｎの１／ｍであるサステ
イン期間Ｔｓｐにおいて、他のサステイン期間Ｔｓ１〜Ｔｓｎの長さを２-(n-1)Ｔ（Ｔは
正の定数）とすると、ＥＬ素子の発光時間を２-(p-1)Ｔ×ｍとすることができる。上記構
成によって、サステイン期間ＴｓｐのＥＬ素子の発光輝度を他のサステイン期間の１／ｍ
に調整することで、全てのサステイン期間におけるサステイン期間Ｔｓｐの長さの割合を
、サステイン期間Ｔｓｐの発光輝度を１／ｍにしない場合に比べてｍ倍に延ばすことが可
能になる。よって画像の階調数が高くなることによってビット数ｎが大きくなり最短のサ
ステイン期間の長さが短くなっても、ＥＬ素子の発光輝度を低くすることでサステイン期
間の長さを延ばすことができる。
また本実施例ではノン・インターレース走査で駆動した例について説明したが、インタ
ーレースで駆動することも可能である。
また、本実施例の構成は、実施例１、３〜８のいずれの構成とも自由に組み合わせるこ
とが可能である。
本願発明を実施して形成されたＥＬディスプレイ（ＥＬモジュール）は、自発光型であ
るため液晶表示装置に比べて明るい場所での視認性に優れている。そのため本願発明は直
視型のＥＬディスプレイ（ＥＬモジュールを組み込んだ表示ディスプレイを指す）に対し
て実施することが可能である。ＥＬディスプレイとしてはパソコンモニタ、ＴＶ放送受信
用モニタ、広告表示モニタ等が挙げられる。
また、本願発明は上述のＥＬディスプレイも含めて、表示ディスプレイを部品として含
むあらゆる電子機器に対して実施することが可能である。
そのような電子機器としては、ＥＬ表示装置、ビデオカメラ、デジタルカメラ、頭部取
り付け型ディスプレイ（ヘッドマウントディスプレイ等）、カーナビゲーション、パーソ
ナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）
、記録媒体を備えた画像再生装置（具体的にはコンパクトディスク（ＣＤ）、レーザーデ
ィスク（ＬＤ）又はデジタルビデオディスク（ＤＶＤ）等の記録媒体を再生し、その画像
を表示しうるディスプレイを備えた装置）などが挙げられる。それら電子機器の例を図１
７に示す。
図１７（Ａ）はパーソナルコンピュータであり、本体２００１、筐体２００２、表示装
置２００３、キーボード２００４等を含む。本願発明の表示装置はパーソナルコンピュー
タの表示装置２００３に用いることができる。
図１７（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２
１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本願発
明のＥＬディスプレイはビデオカメラの表示装置２１０２に用いることができる。
図１７（Ｃ）は頭部取り付け型のゴーグルの一部（右片側）であり、本体２３０１、信
号ケーブル２３０２、頭部固定バンド２３０３、表示モニタ２３０４、光学系２３０５、
表示装置２３０６等を含む。本願発明のＥＬディスプレイは表示装置２３０６に用いるこ
とができる。
図１７（Ｄ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）
であり、本体２４０１、記録媒体（ＣＤ、ＬＤまたはＤＶＤ等）２４０２、操作スイッチ
２４０３、表示装置（ａ）２４０４、表示装置（ｂ）２４０５等を含む。表示装置（ａ）
２４０４は主として画像情報を表示し、表示装置（ｂ）２４０５は主として文字情報を表
示するが、本願発明のＥＬディスプレイは記録媒体を備えた画像再生装置の表示装置（ａ
）２４０４と表示装置（ｂ）２４０５に用いることができる。なお、記録媒体を備えた画
像再生装置としては、ＣＤ再生装置、ゲーム機器などに本願発明を用いることができる。
図１７（Ｅ）は携帯型（モバイル）コンピュータであり、本体２５０１、カメラ部２５
０２、受像部２５０３、操作スイッチ２５０４、表示装置２５０５等を含む。本願発明の
ＥＬディスプレイは携帯型（モバイル）コンピュータの表示装置２５０５に用いることが
できる。
また、将来的にＥＬ材料の発光輝度が高くなれば、フロント型若しくはリア型のプロジ
ェクターに用いることも可能となる。
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用するこ
とが可能である。また、本実施例の電子機器は実施例１〜１０のどのような組み合わせか
らなる構成を用いても実現することができる。
１５００ 画素部
１５０１ スイッチング用ＴＦＴ
１５０４ ＥＬ駆動用ＴＦＴ
１５０６ ＥＬ素子
１５０８ コンデンサ

Claims (2)

  1. ポリシリコン膜と、
    ゲート電極と、
    第１の絶縁膜と、
    前記ポリシリコン膜上方、前記ゲート電極上方及び前記第１の絶縁膜上方の第２の絶縁膜と、
    前記第２の絶縁膜上方の導電膜と、
    前記導電膜上方の第３の絶縁膜と、
    前記第３の絶縁膜上方の第１の電極と、
    前記第３の絶縁膜上方及び前記第１の電極上方の第４の絶縁膜と、
    前記第１の電極上方及び前記第４の絶縁膜上方のＥＬ層と、
    前記ＥＬ層上方の第２の電極と、
    前記第２の電極上方の第１の膜と、
    前記第１の膜上方の第２の膜と、を有し、
    前記ポリシリコン膜は、チャネル形成領域を有し、
    前記第１の絶縁膜は、前記チャネル形成領域と前記ゲート電極とに挟まれている領域を有し、
    前記導電膜は、前記ポリシリコン膜と電気的に接続され、
    前記第１の電極は、前記導電膜と電気的に接続され、
    前記第１の電極は、前記第４の絶縁膜と重なる端部を有し、
    前記第１の膜は、アルミニウム、銅又は銀を有し、
    前記第２の膜は、窒素及び珪素を有することを特徴とする発光装置。
  2. 請求項１において、
    前記第１の電極は、前記チャネル形成領域と重なる第１の領域を有し、
    前記第１の領域は、前記第３の絶縁膜と重ならないことを特徴とする発光装置。
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