JPH11509647A - ２値画像を表示する装置および方法 - Google Patents

Abstract

(57)【要約】 ２値画像を表示する装置および方法が開示されている。ディスプレイ・デバイス（１１５，５０５）または空間光変調器などのデバイスは、ピクセル・ミラー（７１８，５２１）に結合された複数の小型回路（７６１，７９１，８０１，９０１，９０５，５２５）にピクセル・データをストアし、これらのピクセル・ミラー（７１８，５２１）を一度に１フレームずつ同時に駆動することができる。このデバイスは、２値画像をグレイ・スケール・イメージにおよび／または別々の赤、緑、青イメージをカラー・イメージに変換できる改良された画像品質手法を実現し、人間が十分に高レートでイメージを見るとき起きる自然の統合化プロセスを使用してこれらのイメージを表示する場合に特に利点がある。

Description

【発明の詳細な説明】 ２値画像を表示する装置および方法 １．発明の分野 本発明は一般的に画像品質(image quality)を向上する装置および方法に関し 、より具体的には、２値画像(binary image)をグレイ・スケールまたはカラー・ イメージに変換し、一連の赤、緑、および青アナログ・イメージをカラー・イメ ージに変換した後、これらのイメージを表示し、あるいは空間光変調器(spatial light modulator)をドライブする装置および方法に関する。 さらに具体的には、本発明はバイナリおよびアナログ・フレーム・バッファ・ ピクセル・デバイスに関すると共に、イメージを表示しまたは空間光モジュレー タをドライブする改善方法を実現するフレーム・バッファ・タイプの装置および 方法に関する。 ２．関連技術の背景 人が急速に繰り返される２値画像のシーケンスを見ているとき、人は、イメー ジのレートと持続時間が正しければ、その２値画像のシーケンスが順番にグレイ ・スケール・イメージとして見えるように時間的に統合化することはすでに知ら れている。この統合化現象(integration phenomenon)が特に関心事となったのは 、高速バイナリ・ディスプレイが出現したときである。このようなデバイスは例 えば、投射型ディスプレイ・システム、ヘッドアップ・ディスプレイ（head-up display）およびヘッド・マウンテッド・ディスプレイ(head mounted display) で使用されている。小型高速高解像度ディスプレイが存在するが、これらは性格 的には基本的にバイナリである。そのようなデバイスとしては、Texas Instrume nts 社製のディジタル・ミラー・デバイス(Digital Mirror Device：ＭＤ)、ア クティブ・マトリックス・エレクトロルミネッセンス(activematrix electro-lu minescence：ＡＭＥＬ）電界放出ディスプレイ（field emission display：ＦＥ Ｄ）、アクティブ・アドレス強誘電液晶デバイス(actively addressed ferro-electric liquid crystal device)などがある。これらのテク ノロジは、フレーム当りのピクセル数などに応じて、毎秒数１０００個の２値画 像を発生する能力を持っている。 図１Ａは、人が上述したように見ることができる一連の２値画像１０５を示し ている。各フレームＦ１−Ｆｍは１（ＯＮ）または０（ＯＦＦ）のどちらかであ る一連のビットから構成されている。つまり、一連のフレームＦ１−Ｆｍの列は 個別的フレームの各々と同様に、実際にはビットの列であり、これらは最終的に 表示されて、人が２値画像を見て上述した統合化を行えるようにしなければなら ない。さらに、図１Ａは一般的にはピクセルＰｊを、具体的にはＰ１−Ｐ４を代 表的なピクセルとして示している。各フレームＦ１−Ｆｍが時間ｔの間に表示さ れるとき、ピクセルＰｊの一部は論理１となり、一部は論理０となっている。フ レームＦ１−Ｆｍによって得られたイメージを人が見るためには、ディスプレイ ・デバイスが必要である。 上述したアプローチの問題は、２値画像のグループ１０５を表示するディスプ レイ・デバイスは時間ｔ内に応答する能力を備えていなければならないことであ る（これはフレーム・レート１／ｔに関係する問題である）。これは、どのディ スプレイが使用できるかの制約となっている。このことは応答レートが１／ｔＨ ｚ、つまり、毎秒フレーム数が１／ｔであるディスプレイ・デバイスだけが使用 できることを意味する。しかるに、統合化プロセスにはｔを小さくする必要があ り、さもなければ、ディスプレイはフリッカとして現れるが、グレイ・スケール としては現れないことになる。 現在、上述したサブフレームを出力するために使用できるディスプレイ・デバ イスにはさまざまなものがある。ディスプレイ（または空間光モジュレータ）と して設計されたオン・シリコン液晶(liquid crystal on silicon：ＬＣＯＳ)デ バイスは「ダイナミック」または「スタティック」のどちらかに分類できるピク セル・デザインを使用している。スタティック・ピクセル・デザインでは、各ピ クセルごとにメモリ・エレメントがあり、ここには周期的リフレッシュ・サイク ルを必要としないでピクセル・データを無期限にストアすることができる。これ はコンピュータ・メモリにおけるＳＲＡＭ（スタティック・ランダム・アクセ ス・メモリ）に類似している。ダイナミック・ピクセルでは、データが容量的に ストアされるので、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）と 同じように、蓄積電荷の漏洩を補償するために周期的リフレッシュが必要である 。 これらのタイプのディスプレイはどちらも、共通する特性を共用している。そ の特性とは、ピクセルのアレイが一度に１行ずつシーケンスにアドレスされると き、その行がアドレスされると即時に液晶が新しいデータに更新を始めることで ある。１０２４×１０２４ピクセルなどの、十分に高解像度のディスプレイでは 、電子的リフレッシュ時間は液晶のスイッチング時間と同じであるか、それより 長くなることがある。例えば、５０Ｍビット／秒で動作する３２データ・ワイヤ にデータが供給される場合、この種のピクセル・アレイは更新に約６９０マイク ロ秒かかっている。液晶のスイッチング時間は約１００マイクロ秒である。従っ て、ディスプレイは、そのエリアを横切るスイピーング・モーション(sweeping motion)で更新されるものと見ることができる。 ある種のアプリケーションでは、ディスプレイ上のすべてのデータを同時に有 効にしてからデータが表示されるようにすると好都合な場合がある。この種のア プリケーションの例としては、光相関器(optical correlator)、光ビーム・ステ アラ(optical beam stearer)などの大部分のコヒーレント・アプリケーションや 照射ソース(illuminated source)などのシステムの他の部分との正確な同期が要 求されるディスプレイ・アプリケーションなどがある。 液晶ディスプレイまたはマイクロディスプレイを使用する現在のピクセル・デ ザインは大別すると、２種類に分類される。すなわち、シングル・トランジスタ ・ピクセル・システムとスタティック・ピクセル・システムである。これらのタ イプのデザインにはいくつかの変種があるが、これらはいずれも一般的には、こ れらの２アプローチのどちらかに関係している 図１Ｂは、従来のシングル・トランジスタ・ピクセル・アレイ・システムの一 部であるシングル・トランジスタ・ピクセル回路７０１を示す概略図である。こ の種のシステムは、アクティブ・マトリックス型と呼ばれるコンピュータ・スク リーンで使用され、液晶ディスプレイを使用しているある種のシリコン・バック プレーン・マイクロディスプレイでも使用されている。ピクセル・アレイ全体は 、ディスプレイのある行におけるピクセル回路７０１のすべてがゲート・ワイヤ ７０５を共有し、列におけるピクセル回路のすべてがデータ・ワイヤ７１０を共 有するように（あるいはその逆に）形成されている。各ピクセル回路７０１はト ランジスタ７１４とピクセル・ミラーまたはウィンドウ電極７１８を含んでいる 。 回路７０１を使用するディスプレイは一度に１行ずつ更新される。具体的に説 明すると、ゲート・ワイヤ７０５がアクチベートされ、これによりディスプレイ 上の１行分のピクセル上のすべてのトランジスタ７１４がアクチベートされる。 ゲート・ワイヤ７０５がアクチベートすると、電荷がトランジスタ７１４を流れ るので、ピクセル・ミラー７１８がデータ・ワイヤ７１０と同じ電圧になる。デ バイス７１８はピクセル・ミラー、電極ウィンドウまたはピクセル電極にするこ とができるので、本明細書ではこれらは一方を他方に代えて使用されている。次 に、ゲート・ワイヤ７０５がデアクチベートされると、電荷がトラップされるの で、ピクセル・ミラー７１８上の電圧がトラップされる。ピクセル・ミラー７１ ８上の電圧は液晶（図示せず）をスイッチングする。ピクセル・ミラー７１８に 関連するキャパシタンスがあるので、この種のピクセルのデザインのディテール は電荷蓄積を向上するためにこのキャパシタンスを最大限にすることを取り扱っ ているのが普通である。 ピクセル回路７０１はデータ・ワイヤ７１０上の電圧が中間値に駆動されると きはアナログ・ピクセルとして、これらのワイヤが２値、代表例としては０Ｖと ５Ｖだけに駆動されるときはバイナリ・ピクセルとして使用することができる。 なお、ここで注意すべきことは、このピクセル・ディスプレイ・アプローチは本 出願の親出願で要求されているようなフレームバッファ・ピクセルではないこと である。つまり、ピクセル・ミラー７１８は一度に１行ずつ更新される。 使用されている他方のタイプのピクセル・デザインはスタティック・ピクセル ・ディスプレイと呼ばれるものである。スタティック・ピクセル・ディスプレイ はデータ・ラッチと、場合によっては他の回路とを含んでいるピクセルを使用し ている。このアプローチは、例えば、スコットランドのエジンバラ大学 (University of Edinburgh)の研究グループによって使用されている。図１Ｃは 、ＳＲＡＭピクセルと呼ばれるスタティック・ピクセル回路７２１を示す概略図 である。ピクセル回路７２１はアレイ・ゲート・ワイヤ７０５およびデータ・ワ イヤ７１０に接続されたデータ・ラッチ７３２を含んでいる。ピクセル回路７２ １はピクセル・ミラーまたは電極ウィンドウ７１８も持っている。（なお、ゲー ト・ワイヤ７０５とデータ・ワイヤ７１０は図１Ｃでは図１Ｂと同じ参照符号が 付けられている。）なお、ここでは、データ・ラッチ７３２はゲート・ワイヤ７ ０５の制御のもとでデータ・ワイヤ７１０上のロジック・レベルを読み取る。デ ータ・ビットは、従来スタティック・ラッチがデータをストアしているのと同じ 方法でデータ・ラッチ７３２にストアされるので、データはリフレッシュをしな くても無期限にストアされている。データ・ラッチ７３２の出力７４０はピクセ ル・ミラー７１８に直接に接続することも、排他的ＯＲ（Ｘ−ＯＲ）７５０（図 示）または排他的ＮＯＲ（Ｘ−ＮＯＲ）ゲート（図示せず）に接続することも可 能である。排他的ＯＲ（つまり、Ｘ−ＮＯＲ）はグローバル・クロック（図示せ ず）からのグローバル・クロック・ライン（図示せず）と同位相で、あるいは位 相ずれしてピクセル・クロック（図示せず）を駆動する。 Ｘ−ＯＲ ７５０はデータ・ラッチ７３２から出力された信号７４０に従って 機能し、その結果として、ラッチ７３２にストアされたデータ・ビットに従って 機能する。例えば、スタティック・ディスプレイ・デバイス内にあって、ラッチ ７３２にストアされた”１”をもつすべてのピクセルはグローバル・クロック信 号７５５とは反対の論理値をとり、スタティック・ディスプレイ・デバイス内に あって、ラッチ７３２にストアされた”０”をもつすべてのピクセルはグローバ ル・クロック信号７５５と同じ論理値をとる。これは、当初は、初期のオンシリ コン液晶デバイスで使用されていたネマチック液晶のｄ．ｃ．平衡化を容易化す るために行われていた。これは、フレーム反転を容易にするために高速強誘電デ バイスのいくつかで現在でもEdinburgh グループで採用されているが、これはＦ ＬＣベースのデバイスで使用されている別形体のｄ．ｃ．平衡化である。従って 、これらのディスプレイがあるデータ・フレームをロードすると、そのフレーム はグローバル・クロックをスイッチングするだけで反転され、ピクセル・ミ ラーで利用できるようにしている。 このピクセル・ディスプレイ・アブローチも、本出願の親出願で要求されてい るようなフレームバッファ・ピクセルではない。つまり、イメージ・データはピ クセル・アレイ上にストアされるが、ピクセル・ラッチ７３２（従って、ピクセ ル・ミラー７１８も）は上述したシングル・トランジスタのケースとまったく同 じように、一度に１フレームずつ更新されている。なお、このピクセル・ディス プレイ・アプローチは、ラッチ７３２がリストア論理を使用して、回路内のすべ てのノードをＸ−ＯＲゲート７５０と同じように、論理“１”または論理“０” のどちらかにしているので、バイナリである。 発明の概要 従って、本発明の目的はバイナリ・ディスプレイ・デバイスからの画像品質を 向上することである。 本発明の別の目的はバイナリ・ディスプレイ・デバイスを使用して出力される グレイ・スケール・イメージを達成する方法を提供することである。 本発明の別の目的は時間的に連続するグレイ・スケール・イメージをディスプ レイ・デバイス上に生成するときに要求されるデータ・レートを低減化する方法 および装置を提供することである。 本発明の別の目的はイメージのストリームを人が時間的に統合化できるように サブフレームを表示する方法および装置を提供することである。 本発明の別の目的はイメージを一度に１フレームずつ更新することによってバ イナリまたはアナログ・ディスプレイ・デバイスからの改良画像品質を出力でき るディスプレイ・デバイスを提供することである。 本発明の別の目的は情報フレーム全体を１つに統合化してからその情報を表示 できるようにするディスプレイ装置を提供することである。 本発明の別の目的はバイナリ・ディスプレイ・デバイスを使用して得られるグ レイ・スケール・イメージを達成する装置を提供することである。 本発明の別の目的は各ピクセル・ロケーションに１つまたは２つ以上のスト レージ・ロケーションをもつ装置を提供することである。 本発明の別の目的はピクセルの周囲の小さなエリアに配置できるピクセル回路 を含んでいることである。 本発明の別の目的は各ピクセルでアナログ信号またはバイナリ信号を出力する 機能を備えた装置を提供することである。 本発明の別の目的はイメージをダイナミックに表示する装置またはイメージを スタティックに表示する装置を提供することである。 本発明の利点の１つはバイナリ・ディスプレイ・デバイスを使用してグレイ・ スケール・イメージを見ることができるようにしたことである。 本発明の別の利点はカラー付きのグレイ・スケール・イメージを得るために使 用できることである。 本発明の別の利点は液晶ディスプレイ・デバイスを利用できることである。 本発明の別の利点は表示されるデータが変化する時間インターバルを、行ごと のピクセルの更新を回避することによって大幅に低減したことである。 本発明の別の利点はピクセルのスイッチング時間だけによって制限されること である。 本発明の別の利点はスタティック・タイプのディスプレイ・システムでも、ダ イナミック・タイプのディスプレイ・システムでも使用できることである。 本発明の別の利点はバイナリ・ディスプレイ・デバイスを使用してグレイ・ス ケール・イメージを見ることを可能にしたことである。 本発明の別の利点は表示されるデータが変化する時間インターバルを、行ごと のピクセルの更新を回避することによって大幅に低減したことである。 本発明の別の利点はカラー付きグレイ・スケール・イメージを得るために使用 できることである。 本発明の別の利点は液晶ディスプレイ・デバイスを利用できることである。 本発明の別の利点はスタティック・タイプのディスプレイ・システムでも、ダ イナミック・タイプのディスプレイ・システムでも使用できることである。 本発明の特徴の１つは連続する２値画像またはサブフレームのシーケンスを高 速に繰り返すことによってグレイ・スケール・イメージを提供することであ る。 本発明の別の特徴は一実施の形態において、最下位フレーム内のＯＮピクセル がその全持続時間の約半分で表示されるが、その出力またはＯＮ輝度が変化しな いで表示されることである。 本発明の別の特徴は非減衰サブフレームがグループにまとめられて、ディスプ レイ・デバイスがサブフレームを出力するときのレートを低減したことである。 本発明の別の特徴は別の実施の形態において、最下位フレーム内のＯＮピクセ ルがその全輝度またはＯＮ輝度の約半分で表示されることである。 本発明の別の特徴はピクセル・バッファまたはフレーム／イメージ・バッファ を利用できることである。 本発明の別の特徴は一実施の形態において、インバータを利用してピクセル電 極を駆動したことである。 本発明の別の特徴はキャパシタを利用して情報をストアしたことである。 本発明の別の特徴はアナログまたはバイナリ電圧でピクセル電極を駆動できる ことである。 本発明の別の特徴は一実施の形態において、ｎ−ＦＥＴトランジスタだけを利 用したことである。 本発明の別の特徴は一実施の形態において、最下位フレーム内のＯＮピクセル がその全持続時間の約半分で表示されるが、その出力またはＯＮ輝度が変化しな いで表示されることである。 本発明の別の特徴は非減衰サブフレームがグループにまとめられて、ディスプ レイ・デバイスがサブフレームを出力するときのレートを低減したことである。 本発明の別の特徴は最下位フレーム内のＯＮピクセルがその全輝度またはＯＮ 輝度の約半分で表示されることである。 本発明の別の特徴はピクセル・バッファまたはフレーム／イメージ・バッファ を利用できることである。 上記およびその他の目的、利点および特徴はグレイ・スケール・イメージを複 数のピクセルを持つディスプレイ・ユニット上に表示する方法であって、第１の レートで表示されるサブフレーム・グループを受信するステップと、サブフレー ム・グループ内の最下位サブフレームを減衰して減衰サブフレームを得るステッ プと、非減衰サブフレームを結合して少数化した非減衰サブフレームを得るステ ップと、減衰サブフレームの持続時間を増加するステップと、非減衰サブフレー ムと減衰サブフレームをそれぞれに対応して減少したレートで表示してビジュア ル統合化するステップとを含む方法を提供することによって達成されている。 また、上記およびその他の目的、利点および特徴は、グレイ・スケール・イメ ージを複数のピクセルをもつディスプレイ・ユニット上に表示する方法であって 、第１のレートで表示されるサブフレーム・グループを受信するステップと、サ ブフレーム・グループ内の最下位サブフレームのピクセルの輝度を減衰して一連 の減衰サブフレームを得るステップであって、前記一連の減衰サブフレームは１ つまたは２つ以上のサブフレームを含んでいるものと、非減衰サブフレームのペ アを結合して短縮化された一連の非減衰サブフレームを得るステップと、一連の 減衰サブフレームの持続時間を増加するステップと、一連の非減衰サブフレーム と一連の減衰サブフレームをビジュアル統合化するのに十分なハイレートで表示 するステップとを含む方法を提供することによっても達成されている。 さらに、上記およびその他の目的、利点および特徴はグレイ・スケール・イメ ージを複数のピクセルをもつディスプレイ・ユニット上に表示する方法であって 、第１のレートで表示されるサブフレーム・グループを受信するステップと、最 下位ビット・サブフレーム以外のサブフレームを結合してより少数化したサブフ レームを得るステップと、より少数化したサブフレームと最下位サブフレームを ビジュアル統合化を達成するのに十分に減少したレートで表示するステップとを 含む方法を提供することによっても達成されている。 上記およびその他の目的、利点および特徴は、第１表面を持つ基板と、基板の 前記第１表面上に配置された複数の液晶駆動電極と、前記基板と一体に組み込ま れ、一連のサブフレームからなるイメージ・データを受信する集積回路であって 、それぞれが前記複数の液晶駆動電極に結合されて前記イメージ・データをス トアする複数の記憶エレメントを含んでいるものと、該第１表面上に配置された 液晶層と、前記液晶層上に配置されたウィンドウとを備えたディスプレイ・デバ イスにおいて、前記複数の記憶エレメントは該イメージ・データをほぼ同時に該 複数の液晶駆動電極に出力し、駆動電極が該液晶層を駆動してイメージを得るよ うにしたディスプレイ・デバイスによって達成されている。 上記およびその他の目的、利点および特徴は、第１表面を持つ基板と、基板の 前記第１表面上に配置された液晶駆動電極のアレイと、前記基板と一体に組み込 まれ、一連のサブフレームからなるイメージ・データを受信する集積回路であっ て、それぞれが液晶駆動電極のアレイに結合されて前記イメージ・データをスト アする記憶エレメントのアレイを含んでいるものと、該第１表面上に配置された 液晶層と、前記液晶層上に配置されたウィンドウとを備えたディスプレイ・デバ イスにおいて、記憶エレメントのアレイは該イメージ・データをほぼ同時に液晶 駆動電極のアレイに出力し、駆動電極が液晶層を駆動してイメージを得るように したディスプレイ・デバイスを提供することによって達成されている。 上記およびその他の目的、利点および特徴はディスプレイ・デバイスを作るた めの方法において、基板と一体になるように組み込まれて、一連のサブフレーム からなるイメージ・データを受信し、ストアする集積回路を集積するステップで あって、集積するステップはイメージ・データをストアするために複数の記憶エ レメントを基板内に集積することを含んでいるものと、基板の第１表面上に複数 の液晶駆動電極を配置するステップであって、複数の液晶駆動電極はそれぞれが 複数の記憶エレメントに結合されているものと、基板の第１表面に液晶層を堆積 するステップと、液晶層上にウィンドウを配置するステップとを含み、イメージ ・データは集合的にイメージ・データとしてストアされる複数のサブフレームを 含むことが可能であり、イメージ・データは十分な数の、かかるサブフレームが 受信された後のみ表示されるようにした方法を提供することによって達成されて いる。 上記およびその他の目的、利点および特徴はグレーススケール・イメージを複 数のピクセルをもつディスプレイ・ユニット上に表示する方法であって、約１／ ｔのレートで表示される２値画像の一連のＮ個のフレームを受信するステッ プと、２値画像の一連のＮ個のフレームをｍ個のバイナリ・サブフレームのｎ個 のグループに配列するステップと（ただし、ｍはＮより小かそれに等しい）、Ｎ 個のサブフレーム・グループの各々内の最下位サブフレームの出力を減衰するス テップと、ｍ個のサブフレームのｎ個のグループ内のサブフレームのペアを結合 して一連の非減衰サブフレームを得るステップと、最下位サブフレームの表示の 持続時間を２倍にするステップと、非減衰サブフレームと最下位サブフレームを 約１／（２ｔ）の低減レートで表示するステップとを含む方法を提供することに よっても達成されている。 上記およびその他の目的、利点および特徴はグレイ・スケール・イメージを複 数のピクセルをもつディスプレイ・ユニット上に表示するステップであって、約 １／ｔのレートで表示される２値画像の一連のＮ個のフレームを受信するステッ プと、２値画像の一連のＮ個のフレームをｍ個のバイナリ・サブフレームのｎ個 のグループに配列するステップと（ただし、ｍはＮより小かそれに等しい）、ｍ 個のサブフレームのｎ個のグループの各々内の最下位サブフレームを除く他のサ ブフレームのペアを結合して一連の結合サブフレームを得るステップと、一連の 結合サブフレームと前記最下位サブフレームを約１／（２ｔ）の低減レートで表 示するステップとを含む方法を提供することによっても達成されている。 上記およびその他の目的、利点および特徴は第１表面をもつ基板と、基板の第 １表面上に配列された複数の駆動電極と、基板上に配列され、それぞれが複数の 駆動電極に結合されていて一連のサブフレームからなるイメージ・データを受信 し、スイッチング信号に従って複数の駆動電極を駆動する複数の手段とを備えた デバイスを提供することによって達成されている。 上記およびその他の目的、利点および特徴は上記複数の手段の各々は、ゲート 信号とデータ・ラインに結合されて、イメージ・データのピクセル・データを受 信しゲート信号に従ってピクセル・データを出力する第１スイッチと、第１スイ ッチに結合されて、ピクセル・データを受信する第１インバータと、クロック信 号と第１インバータに結合された第２スイッチと、スイッチと複数の駆動電極の それぞれの駆動電極に結合された第２インバータとを備えたものにおいて、ピク セル・データはクロック信号に従って第１インバータから第２インバータに送 信され、前記複数の手段の各々はピクセル・データを複数の駆動電極の前記それ ぞれの駆動電極に出力することによっても達成されている。 上記およびその他の目的、利点および特徴は上記複数の手段の各々は、ゲート 信号とデータ・ラインに結合されて、データのピクセル・データを受信しゲート 信号に従ってピクセル・データを出力する第１スイッチと、第１スイッチに結合 されて、ピクセル・データを受信しストアするキャパシタンス手段と、クロック 信号とキャパシタンス手段に結合された第２スイッチと、スイッチと複数の駆動 電極のそれぞれの駆動電極とに結合されたインバータとを備えたものにおいて、 ピクセル・データはクロック信号に従ってキャパシタ手段からインバータに送信 され、前記複数の手段の各々はピクセル・データを複数の駆動電極のそれぞれの 駆動電極に出力することによっても達成されている。 図面の簡単な説明 図１Ａは上述した方法で人が見ることができる一連の２値画像を示す図である 。 図１Ｂは従来のシングル・トランジスタ・ピクセル・アレイ・システムの一部 であるシングル・トランジスタ・ピクセル回路７０１を示す概略図である。 図１ＣはＳＲＡＭピクセルと呼ばれるスタティック・ピクセル回路７２１を示 す概略図である。 図１Ｄは図１Ａに示すものと同じ２値画像のシーケンスであって、これらがバ イナリ・ディスプレイ・デバイスに入力されるときのシーケンスを示す概略図で ある。 図１Ｅはｍ個のフレームの一連のグループを示す図である。 図１Ｆは統合化プロセスを示す簡略図である。 図１Ｇは一連の２値画像がどのようにして「ビット・プレーン」バイナリ・サ ブフレームに配置され、これらのバイナリ・サブフレームが４ビット・グレイ・ スケールをもつピクセル・イメージとして見えるように視聴者に表示できるかの 例を示す図である。 図２Ａはサブフレーム（ビット・プレーン・バイナリ・サブフレームなど）が どのようにしてサブフレーム・グループ内で異なった順序で表示できるかを示す 図であり、さまざまな事情において他と比べて利点となるいくつかを示している 。 図２Ｂは最上位ビット・フレームがどのようにしてフレーム・グループ全体に 分散または拡散できるかを示す図である。 図３Ａ、図３Ｂ、および図３Ｃはディスプレイ・システムをレート１／ｔで動 作させなくても最下位ビット（ＬＳＢ）フレームが表示されるようにフレームを 再配置するアプローチを示す図である。 図３Ｄは図３Ａ−３Ｃに示すアプローチを本発明の一実施の形態に従って達成 するために必要なステップを示す図である。 図４Ａ、図４Ｂおよび図４Ｃはｍ′＝２（図３Ｃに対応する）の場合でフレー ム・レートが約１／（４ｔ）であるときのグレイ・スケール効果を達成するため の別のアプローチを示す図である。 図４Ｄは複数のピクセルをもつディスプレイ・デバイス上にグレイ・スケール イメージを本発明の別実施の形態に従って表示する方法を示す図である。 図５Ａは８ビット・グレイ・スケール・イメージ（または３×８ビット・カラ ー・イメージ）が図１Ｆのデバイスなどのバイナリ・ディスプレイ・デバイスを 使用してどのように表示できるかを示す図である。 図５Ｂはアナログ・イメージ信号とディジタル・データ（図５Ａのイメージな ど）とからどのようにしてバイナリ・サブフレームが得られて、これらのバイナ リ・サブフレームが図３Ａ〜図３Ｄおよび図４Ａ〜図４Ｄの方法を通して表示で きるかを示す図である。 図６Ａはディスプレイ１１５として使用できるディスプレイを示す図である。 図６Ｂは本発明の別の実施の形態によるピクセルＨｊの任意の１つを示すクロ ーズアップ図である。 図７Ａは信号のストアと再生のためにＣＭＯＳバージョンのダブル・インバー タ回路（図６Ｂに示すバッファ回路に対応する）を使用するフレームバッファ型 のピクセル・ディスプレイの第１実施の形態を示す図である。 図７Ｂは信号のストアと再生のために追加のトランジスタを備えたＣＭＯＳバ ージョンのダブル・インバータ回路を使用するフレームバッファ型のピクセル・ ディスプレイの第２実施の形態を示す図である。 図８はシングル・インバータを使用するフレームバッファ型のピクセル・ディ スプレイの別の実施の形態を示す図である。 図９Ａは本発明の別の実施の形態によるアナログ・フレームバッファ・ピクセ ル回路９０１を示す図である。 図９Ｂはｎ−ＦＥＴだけを使用し、ピクセルごとに１つ少ないトランジスタと ２つ少ないアドレッシング・ワイヤを必要とするアナログ・フレームバッファ・ ピクセル回路９５１を示す概略図である。 図１０は本発明の別の実施の形態による図９Ａに示すアナログ・フレームバッ ファ・ピクセル回路の２記憶ロケーション・バージョンを示す概略図である。 図１１は本発明のさらに別の実施の形態による、より複雑化した１つのピクセ ル回路を示す図である。 好適実施の形態の詳細な説明 以下、フレームバッファ・タイプのデバイスのいくつかの実施の形態について 説明する。なお、最初に、かかるフレームバッフア・タイプのデバイスを使用し てグレイ・スケールまたはカラー・イメージを表示する方法および装置について 図１〜図５を参照して説明することにする。次に、図１〜図５を参照して説明す る統合化方法を利用するバッファ・タイプのディスプレイ・デバイスの概要を図 ６Ａと図６Ｂを参照して説明することにする。次に、バイナリまたはアナログ・ バッファ型ディスプレイの具体的実施の形態について図７〜図９を参照して説明 するが、これらのいくつかはダイナミック（アクティブ）タイプのディスプレイ であり、そのいくつかはスタティック・タイプのディスプレイである。 図１Ｄは図１Ａに示すものと同じ２値画像１０５のシーケンスであり、これら がバイナリ・ディスプレイ・デバイス１１５に入力されたときのシーケンスを示 す概略図である。このデバイスはフレームＦ１−Ｆｍ内のそれぞれの値Ｐｊに対 応してオンかオフ（明るいか、暗い）になっているハードウェア・ピクセルＨｊ を備えている。なお、図には４×４ピクセル・ディスプレイとイメージが示され ているが、以下の説明はどのようなディスプレイにも、どのようなフレーム・サ イズにも適用されるものである。 Ｐ１はすべてのフレームＦ１−Ｆｍでは１（ＯＮ）、Ｐ２はフレームＦ１−Ｆ ｍ−１では１（ＯＮ）、フレームＦｍでは０（ＯＦＦ）、Ｐ３はフレームＦ１と Ｆ２では１（ＯＮ）、フレームＦ３−Ｆｍでは０（ＯＦＦ）、Ｐ４はフレームＦ １では１（ＯＮ）、フレームＦ２−Ｆｍでは０（ＯＦＦ）であるとする。 これらのフレームがディスプレイ・デバイス１１５によって表示される時のレ ートは１／ｔＨｚである。ただし、ｔは任意の連続する２つのフレームＦｊとＦ ｊ＋１の間の時間である。Ｐ１はすべてのフレームではＯＮであるので、ピクセ ルＮ１は時間ｍｔの間ＯＮのままである。Ｐ２はフレームＦ１から（Ｆｍ−１） まではＯＮであるので、Ｈ２は時間（ｍ−１）ｔの間ＯＮである。Ｐ３はフレー ムＦ１とＦ２についてだけＯＮであるので、Ｈ３は時間２ｔの間ＯＮである。Ｐ ４はフレームＦ１についてだけＯＮであるので、Ｈ４は時間ｔの間だけＯＮであ る。統合化は次のようにして達成される。ディスプレイ・デバイス１１５の応答 レートが十分に高速であれば、ディスプレイ・デバイスを見ている人には、ピク セルＨ４がまったくＯＮになっていなかったピクセル、つまり、Ｐ１−Ｐ４を除 く他のすべてのピクセルＰｊよりも若干明るいように見える。同様に、ピクセル Ｈ３はｔではなく２ｔの間ＯＮになっているので、ピクセルＨ４よりも若干明る いように見える。同様に、Ｈ１は時間ｍｔの間ＯＮであるのに対し、Ｈ２はこれ より短い時間（ｍ−１）ｔの間ＯＮであるので、Ｈ２よりも明るく見える。 上記のいずれにおいても、時間ｔが十分に短いためＨ４が時間ｔの間ＯＮであ り、残りの時間（ｍ−１）ｔの間オフであること、これに対してＨ１が全時間ｍ ｔの間ＯＮであることは、実際には人には見えず、また気づかない。その代わり に、見ている人はイメージを１つに統合化する。つまり、見ている人には、Ｈ１ とＨ４は共にＯＮであるように見えるが、Ｈ１はＨ４よりもはるかに明るく なっている。図１Ｅはｍ個のサブフレームの一連のグループ１０５を示している 、同図において、表示されるサブフレームの総数はＮであり、この場合も、各フ レームが更新されるときのレートは１／ｔである。ただし、ｔはフレーム間の時 間である。各グループ１０５はデバイス１１５を見ている観察者の人間の目によ って統合化され、各々が統合化後のイメージのグループ１０５に対応するグレイ ・スケール・イメージ１０５′の連続列１５５として見える。ここで、単一のグ レイ・スケール（またはカラー）イメージまたはフレームを作るにはｍ個のサブ フレームが必要であり、Ｎ個のサブフレームはグレイ・スケール（またはカラー ）イメージのシーケンスを形成する。 図１Ｆは統合化現象を示す簡略図である。具体的には、図１ＦはＩ（Ｐ１）、 Ｉ（Ｐ２）、Ｉ（Ｐ３）、およびＩ（Ｐ４）のＨ１−Ｈ４によって出力される輝 度と、４つのポイントＰ１−Ｐ４の時間との関係を仮定的な状況で示したもので ある。サブフレームの数はｍである。以下では、サブフレームの最初のグループ １０５に関して説明する。ピクセルＨ１はｍ個のサブフレームの全期間ＯＮであ り、Ｈ２は第３のサブフレームの期間ＯＮ、残りのサブフレームの期間ＯＦＦで あり、Ｈ３は第１と第２のサブフレームの期間ＯＮ、残りのサブフレームの期間 ＯＦＦであり、Ｈ４は第５サブフレームの期間ＯＮ、残りのサブフレームの期間 ＯＦＦである。レート１／ｔが視聴者の頭の中で統合化が行なわれるのに十分で あれば、輝度Ｉ（Ｐｊ）は次のように見えることになる（輝度は相対的輝度であ る）。Ｉ（Ｐ１）＝（１，１，．．，１）−−＞ｍ、Ｉ（Ｐ２）＝（０，０，１ ，０．．，１）−−＞１、Ｉ（Ｐ３）＝（１，１，．．０，０）−−＞２、およ びＩ（Ｐ４）＝（０，０，０，０，１，．．０，０）−−＞１。なお、注意すべ きことはピーク輝度は時間シーケンス（１，１．．，１）で表されることである （最低輝度は（０，．．，０）である）。また、注意すべきことはポイントＰ２ における輝度はポイント４における輝度と同じであるように見え（正しく統合化 されていれば）、これらが現れる順序は気づかれないことである。その結果、サ ブフレームはグループ１０５内で交互に入れ替えることができるので、観察者に よって正しく統合化されたとき観察者に同じグレイ・スケール・イメージを提供 することができる。実際には、サブフレームを正しく分布させると、統合 化のプロセスが容易化される。 図１Ｇは一連の４×４の２値画像がどのように「ビット・プレーン」バイナリ ・サブフレームに配列され、これらのサブフレームが４ビット・グレイ・スケー ルをもつ４×４ピクセル・イメージとして視聴者に見えるように表示されるかを 示している。なお、図１Ｇは４×４ピクセル・イメージを示しているが、これら のイメージの横次元(transverse dimensions)は任意の２つの整数にすることが できる。また、これらの横次元はグレイ・スケールのビット数と同数になってい るが、これは偶然にすぎず、任意の整数にすることも可能である。すなわち、４ ビット・グレイ・スケールを示したのは説明と図示の便宜上である。 図１Ｇに示されているサブフレームのグループ１０５はバイナリ・サブフレー ムであり、そこではＯＮピクセルは１で表され、ＯＦＦピクセルは０で表されて いる。総計２⁴−１＝１５個のバイナリ・サブフレーム１０５は４ビット・グレ イ・スケール・イメージではグループ１０５に収められている。また、これは４ ビット・グレイ・スケールであるので、必要になるのは４ビット・プレーン・サ ブフレームだけである（必要ならば、この数を増加することができる）。最上位 ビット（ＭＳＢ）サブフレームはグループ１０５内の少なくとも８サブフレーム ではＯＮまたは１になっている、すべてのピクセルをもつイメージを示している 。図示のように、ピクセル（２，４）だけ（このピクセル（２，４）はグループ １０５内のサブフレームのすべてではＯＮである）とｙ＝１行上のピクセルのす べて、つまり、（１，１）、（２，１）、（３，１）および（４，１）（これは ８回繰り返される）である。最上位の次のビット（２³＝４）または第３ビット は４セットのビットプレーン・サブフレームに再配列されている。ピクセル（２ ，４）だけは、この例では、これらのビットプレーン・サブフレームのすべてで はＯＮになっている。最下位の次のサブフレームは２つのピクセルがＯＮになっ ている。つまり、これは上述したようにすべてのサブフレームではＯＮになって いる（２，４）と、８個の同一サブフレームではＯＮ、グループ１０５内の２つ の追加サブフレームではＯＮになっている（３，１）である。 グループ１０５からのサブフレームをビットプレーンと呼ばれるサブフレーム に配列するプロセスはさまざまな方法で行なうことが可能であり、ここでは「ビ ット・スライシング(bit slicing)」と呼ぶことにする。以下、１つの方法につ いて説明する。２値画像のストリームを表すバイナリ・データは、例えは、８ビ ット・バイトが統合化の後、特定のピクセル（特定のカラー）で表示されるグレ イ・スケールを表しているようなフォーマットでコンピュータ・メモリにストア することができる。このような表現からサブフレームを生成する１つの方法は、 ８ビット・バイトのビットの各々から１ビット・バイナリ・ビットプレーン・サ ブフレームを単純に形成することである。これをソフトウェアで行うときは、ピ クセル・グレイ・レベルを表すバイトと単一の“１”を除くすべての“０”をバ イト内の正しい位置に収めているバイトとの間で論理ＡＮＤ演算を実行して、所 望のサブフレームを抜き出すことによって行われている。これをハードウェアで 行う１つの方法は、バイト読取りオペレーションではなく、選択可能なビット読 取りオペレーションを容易にするようにメモリ・ハードウェアを構築することに よって、ストアされたバイトからビットプレーン・サブフレームの所望ビットを 直接に読み取ることである。 上記アプローチには困難な問題または起こり得る問題が１つある。それはディ スプレイ・デバイス１１５が時間ｔに応答できる能力をもっていなければならな いことである（これはフレームレート１／ｔに関係する問題である）。これはど のディスプレイが使用できるかの制約となっている。すなわち、応答レートが少 なくとも毎秒１／ｔＨｚまたはフレームであるディスプレイ・デバイスだけが使 用できる。 図１Ａ、図１Ｃ〜図１Ｆを参照して説明した状況は、次のように赤、緑および 青のグレイ・スケールをもつカラー・イメージを得るために使用することができ る。ｍ＝１００、Ｎ＝１０，０００およびｔ＝０．１ミリ秒であるとする。これ らの数では、各々が１００個のバイナリ・サブフレーム（図１Ａ、図１Ｄ、およ び図１Ｅにおけるフレーム１０５に対応する）からなる１００個のフレームまた はイメージが１秒間に得られ、１つのカラーに１つのグレイ・スケール・イメー ジを生成することができる。完全なカラー・イメージが所望であれば、３つのグ レイ・スケール・イメージ（赤、緑および青ごとに１つのイメージ）が必要にな る。この場合、１００個のカラー・イメージを表示する必要があれば、赤、緑お よび青イメージごとに約３２個のサブフレームが得られることになる。これらの ３２個のサブフレームは３３個の等間隔のグレーレベルを得るために使用するこ とができ、これは赤、緑および青の各々のグレイ・スケールの５ビットにほぼ相 当する。これについては、以下で詳しく説明する。 上述した現象によると、サブフレームはグループ１０５内で任意の順序で表示 することが可能になる。さらに、サブフレームを表示するときの順序には、以下 で説明するように、他の順序よりも有利なものがいくつかある。図１Ｄ〜図１Ｆ を参照して説明すると、最下位ビット（ＬＳＢ）サブフレームと最上位ビット（ ＭＳＢ）サブフレームは次のように定義されている。最下位ビット（ＬＳＢ）サ ブフレームはピクセルがサブフレームのグループ１０５内で１つの時間ｔの間だ けＯＮとなることができ、グレイ・スケール・イメージのバイナリ表現の最下位 ビットとなるようなサブフレームであると定義されており、最上位ビット（ＭＳ Ｂ）サブフレームはいくつかまたはすべてのピクセルがサブフレームのグループ １０５内でＯＮとなっているような２ｐ−１個のサブフレームの集まりであると 定義されている。ここで、ｐは次の条件を満足する整数と定義されている。すな わち、２^P-1＋２^P-2＋．．．＋２^O＝（２^P−１）＝ｍである（図１Ｆを参照）。 従って、ＬＳＢサブフレームは輝度がＯＮとなって、グレイ・スケール・イメー ジのＬＳＢに対応する輝度に貢献する単一サブフレームであり、ＭＳＢサブフレ ームはピクセルの輝度がＯＮとなって、グレイ・スケール・イメージのＭＳＢに 対応する輝度に貢献する２^P-1の集まりである。 言い換えると、各グループ内のサブフレームのすべては１つに統合化されるの で、図２Ａに示すように、５ビット・プレーンの各々、つまり、ビット０（最下 位ビット、つまり、ＬＳＢ）、ビット１、ビット２、ビット３およびビット４（ 最上位ビット、つまり、ＭＳＢ）を表示することができる。この方式では、最下 位ビット（ビット０）フレームは１フレームまたは時間期間ｔの間表示され、次 のビット（ビット・フレーム）は２フレームまたは時間２ｔの間表示され、最上 位ビット（この例では、２^P-1 ｔ、ただし、ｐ＝５）は１６フレームまたは １６ｔの間表示される。 実際には、フレーム・レートが時間的統合化のための下限に近づいたときは、 グループ１０５に対応するフレームにわたってＭＳＢを広げると、周囲のアーテ ィファクト(artifact)が除去されるという利点があるが、これは公知である。図 ２Ｂはこれを行う１つの方法を示している。図２Ａを図２Ｂと比較すると分かる ように、１６サブフレームの間、つまり、総時間１６ｔの間ＯＮになっていて、 ＭＳＢまたはビット４に対応するピクセルを示しており、これはその時間の半分 、つまり、８ｔの間ＯＮにし、このあとに続いてビット３をもつピクセルを８ｔ の間ＯＮにし、ＭＳＢピクセルを残りの時間８ｔの間再びＯＮにすることができ るので、これらは必要な１６ｔ時間の間表示されていることになる。 図２Ａおよび図２Ｂから明らかなように、２４ビット時間シーケンス・グレイ ・スケール（またはカラー）イメージをこの方法で生成するためには、非常に高 速のディスプレイおよび／またはイメージ・レートの低減が必要になる（ここで ２４ビットとは、使用される３カラーの各々の８ビット・グレイ・スケールのこ とであり、この場合には、各カラーごとに２５５個のサブフレームが必要になる ）。言い換えれば、ディスプレイ・システム１１５は最下位フレーム、つまり、 ＬＳＢを表示するフレームを表示するのに十分に高速である必要がある。 図３Ａは図２Ａに対応し、図３Ｂと図３Ｃはディスプレイ・システム１１５を レート１／ｔで動作させなくても、ＬＳＢを表示できるようにフレームを再配列 する方法を示している。なお、図３Ａは同じ輝度Ｉｏを表示するすべてのピクセ ルを示しており、これは特定のピクセルが表示されてグレイ・スケール効果が得 られる時間量である。ＭＳＢサブフレームはＯＮとなって最上位ビットを表示す るピクセルを収めている同じサブフレームである。ＬＳＢサブフレームはＯＮと なって最下位ビットを表示するピクセルを収めているサブフレームである。 図３Ｂはグループ１０５をどのように結合すると、ディスプレイ・デバイス１ １５にレート１／ｔで動作する能力がなくても、５ビット・グレイ・スケール（ 赤、緑および青の各々ごとに）効果が得られるかを示している。図から理解され るように、ディスプレイ・デバイス１１５に要求されるレートは１／ｔから１／ （２ｔ）に減少している。ＬＳＢフレームがＯＮになっている追加時間ｔを 補償するために、そのフレーム内のピクセルの輝度はＩｏからＩｏ／２に半分だ け減少される。ｍ′の文字は１つにまとめられてＬＳＢ時間が得られるビットの 数を示している。従って、図３Ａに示すように、ｍ′＝０であり、従って、追加 ビットはＬＳＢと共に１つにまとめられないので、ディスプレイ・デバイス１１ ５に要求されるパフォーマンスのレートの減少は達成されない。しかるに、ｍ′ ＝１のときは、第１ビット・サブフレームと０番目ビット・サブフレームは図３ Ｂに示すように１つにまとめられるので、ディスプレイ１１５に要求されるレー トは約１／（２ｔ）に半分だけ減少する。しかし、この減少を行うと、それに伴 って、ディスプレイ・デバイス１１５がｍ′＝０の場合の２つの輝度Ｉｏと０で はなく３つの異なる輝度レベル、つまり、Ｉｏ，Ｉｏ／２および０を出力する能 力を持っていなければならないという別の条件が生じることになる。バイナリ・ ディスプレイ・デバイスの場合は、これは照射光(illumination light)を適当な 時間に変調するか、あるいはディスプレイ・デバイスからの光出力を適当な時間 に変調することによって行うことができる。 図３Ｃはさらに１ステップ進めたプロセスを示している。ここでは、ＬＳＢフ レーム、第１ビット・フレーム（最下位の次のビット位置にあるビットを表示す るフレーム）および第２ビット・フレームは１つにまとめられている。このケー スでは、ディスプレイ・デバイス１１５に要求されるレートは１／ｔから約１／ （４ｔ）にほぼ７５％だけ減少している。このケースでは、最下位の次のビット （ビット１）はビット２フレームがＯＮである間だけＯＮであるので、これらの 輝度はＩｏ／２に半分だけ減少する。同様に、ＬＳＢビット・フレームはＬＳＢ フレームの間だけＯＮであるので、ＬＳＢフレームの輝度は図３Ｂに示すＩｏ／ ２からＩｏ／４に半分だけ減少する。従って、このケースでは、ディスプレイ１ １５が動作できるレートは１／ｔから約１／（４ｔ）にほぼ７５％だけ減少され る。図２Ａと２Ｂに示す例では、このことは１０ｋＨｚのフレームレートは２． ５ｋＨｚに減少することを意味する。 図３Ａ〜図３Ｃを参照して説明したアプローチは次のように一般化することが できる。図３Ｄは図３Ａ〜図３Ｃに関連して示されているプロセスを一般化する ために必要なステップを示している。具体的には、図３Ｄは２値画像の一連のＮ 個のフレーム（各イメージは最初は１／ｔのレートで表示される）を受信するス テップ３１０を示している。ここでＮは整数である。これとは別に、２値画像で はなくグレイ・スケールまたはカラー・イメージが受信される場合には、ステッ プ３１０はステップ３１０ａと３１０ｂによって置き換えられる。言い換えれば 、ステップ３１０ａでは、一連のグレイ・スケール（またはカラー）イメージが 受信され、ステップ３１０ｂでは、これらのグレイ・スケール（またはカラー） イメージを表すバイナリ・サブフレームが形成される。 ステップ３１０またはステップ３１０ａとステップ３１０ｂのどちらかが実行 されると、ステップ３２０が実行される。ステップ３１０では、２値画像の一連 のＮ個のフレームがｍ個のバイナリ・サブフレームのｎ個のグループに配列され る。ここで、ｍはＮより小であるか等しい。ステップ３３０では、ｍ個のサブフ レームの各グループ内の最下位非減衰サブフレームと以前に減衰されたサブフレ ーム（もしあれば）が約２の係数だけ減衰される。ステップ３４０では、非減衰 フレームがペアにされてほぼ半数の非減衰サブフレームが得られ、この結果減衰 サブフレームの持続時間がほぼ二倍になる。なお、ここでいうほぼ１／２とは減 衰が半分の数パーセントから２０パーセントまたはそれ以上の間にできることを 意味する。正確な減衰量（または輝度の変化量）はさまざまな減衰量に対する減 衰プロセスを実現し、観察者または視聴者にどの減衰量が最も効果的であるかを 尋ねるだけで判断することができる。なお、ｍ′はステップ３４０が完了すると １だけ増加する。ステップ３５０では、所望のフレーム・レートが得られるまで ３３０と３４０の最後の２ステップを繰り返すことができる。 上記プロセスを続けてｍ′を増加することができる。８ビットの場合には（つ まり、図１Ａ、図１Ｄ、および図１Ｅのｍは２５５である）、図３Ａ〜図３Ｃの ｍ′は０から７までの範囲にすることができる。ｍ＝２５５のときのサブフレー ムの数はｍ′＝０では２５５、ｍ′＝１では１２８、ｍ′＝２では６５、ｍ′＝ ３では３３、ｍ′＝４では１９、ｍ′＝５では１２、ｍ′＝６では９、ｍ′＝７ では８となる。パラメータｍ′はそれぞれの照射が減衰されるビットの数である 。 上記プロセスでは、光スループットの実効的損失が生じる。つまり、表１に示 すようにデータレートとスループット間にはトレードオフがある。なお、表の左 半分（ｍ′＝１，２）に示すように、光スループットは若干減少しているが、イ メージレートが与えられているとき要求されるフレームレートは大幅に減少して いる。 また、表に示すように、相対的データ・レートは２つの異なる場合のものであ る。最初の計算は明確化のために図３Ａ〜図３Ｃに描かれているタイミングに対 応している。このケースでは、完全なグレイ・スケール・イメージを表示するた めに要する時間はｍ′と共に若干増加している。このことは、図３Ａを図３Ｂま たは図３Ｃと比較すると理解が容易になり、そこでは総データ・レートが減少し ていることが明らかである。つまり、減衰サブフレームは図３Ｂと図３Ｃでは、 さらに図３Ａではさらに右に広がっている。その結果、実際には、別の計算を行 い、フレーム持続時間を２ｔ（図３Ｂ）または４ｔ（図３Ｃ）からその量より若 干小さい値に短縮することによってデータレートを調整すると、同一イメージ・ レートと知覚されるデータ・レートを得ることができる。概算の調整量は次のよ うに計算することができる。Ｂｍ′がｍ′が与えられているときのサブフレーム の数であり、ｍがｍ′＝０のときのサブフレームの数であるとすると、サブフレ ームはペアにされて図３Ａから図３Ｂへ図３Ｂから図３Ｃへ移るとき、これらは 約（ｍｔ）／［（Ｂｍ′２ｍ′）ｔ］＝ｍ／［（Ｂｍ′２ｍ′）］の分数だけ短 縮化する必要がある。ただし、ｍｔはｍ′＝０のときのサブフレーム１０５の持 続時間、（Ｂｍ′２ｍ′）はｍ′が０に等しくないときのサブフレームの持続時 間である。 上記の表は図３Ｄのステップを使用して計算されるが、これらのステップを要 約すると次の通りである。非減衰サブフレームから始まって、最下位サブフレー ムを除去し、それをその値の半分に減衰し、その持続時間を２の係数だけ増加す る（すでに減衰されている他のフレームと一緒に）。次に、残りの非減衰フレー ムは多数の非減衰フレームとして半分に結合することができる。例えば、ｍ′＝ ２からｍ′＝３に移るには、プロセスは次のように実行される。ｍ′＝２のとき は、６３個の非減衰サブフレームと２個の減衰サブフレームがある。最下位非減 衰フレームを得ると、それを２の係数だけ減衰する（２つの減衰フレームも別の ２の係数だけ減衰する）。ここで３個の減衰サブフレームと６２個の非減衰サブ フレームが得られ、これらは持続時間が２倍の３１個の非減衰フレームに変換さ れる。この結果、３４個のサブフレームが得られる。 照射の実効減衰はいくつかの方法で達成することができる。１つのアプローチ はディスプレイ・デバイス１１５全体に加えられる照射の輝度を適当な時間に変 調することである。もう１つのアプローチはディスプレイと視聴者との間のエレ メントの伝送を変調することである。別のアプローチはディスプレイ・デバイス を照射する照射源を適当な時間にパルス変調して、より短い持続時間の間減衰サ ブフレームを照射するようにすることである。もう１つのアプローチはサブフレ ーム・データを上述したレートでロードできるが、それと同時に、上述したパル ス変調照射の場合と同じようにより短い時間の間表示できる能力をもつディスプ レイ・デバイスを使用することである。照射源はデバイスによっては、他のデ バイスよりも調整が容易であるものがある。 図４Ａ、４Ｂおよび４Ｃは、フレームレートが１／（４ｔ）である図３Ｃ（ｍ ′＝２）に対応する上述した照射変調(illumination moddulation)の場合の２つ の方法を示している。具体的には、図４Ｂは上述した輝度変調を示している。し かるに、図４Ｃは同じまたはほぼ同じ結果を得るための輝度出力を示している。 この場合も、輝度プロファイル(intensity profiles)はディスプレイ・デバイス １１５を照射する照射源に対するものである。ここでは、ビットのすべての輝度 は同じままであり、変化するのはその持続時間である。例えば、ピクセル・ソー スがＬＳＢの間ＯＮになっている持続時間は時間ｔｏであり、これは図４Ａと図 ４Ｂに示す時間４ｔより小さくなっている。最終ビットの次のビット、つまり、 ビット１はｔｏより大であるが、４ｔより小である時間ｔ１の間ＯＮになってい る（そうでなければ、これはビット２がＯＮになっているピクセルと同じように 明るく表示されることになる）。具体的には、長さｔｏとｔ１は、ｔ１が総時間 ４ｔのほぼ半分、つまり、ｔ１が約２ｔとなるように輝度の調整と同じように調 整される。同様に、ｔ２はｔ１のほぼ半分であるので４ｔのほぼ１／４、単純に はｔとなる。 図４Ｄは本発明の別の実施の形態による複数のピクセルをもつディスプレイ・ ユニット上でグレイ・スケール・イメージを表示する方法を示している。ステッ プ４１０では、各々が１／ｔのレートで表示される２値画像の一連のＮ個のフレ ームが受信される。ここでＮは整数である。これとは別に、２値画像ではなくグ レイ・スケールまたはカラー・イメージが受信される場合は、ステップ４１０は ステップ４１０ａと４１０ｂによって置き換えられる。言い換えれば、ステップ ４１０ａでは、一連のグレイ・スケール（またはカラー）イメージが受信され、 ステップ４１０ｂでは、これらのグレイ・スケール（またはカラー）イメージを 表すバイナリ・サブフレームが形成される。次に、ステップ４２０では２値画像 の一連のＮ個のフレームはｍ個のバイナリ・サブフレームのｎ個のグループに配 列される。ただし、ｍはＮより小であるか等しい。ステップ４３０では、ｍ個の サブフレームの各グループ内の最下位サブフレームの出力の持続時間と以前に短 縮されたサブフレームがあればその持続時間とが約１／２の係数だけ短縮化 される。なお、ここで「約」１／２というときは、短縮化が約５０％＋または− ２０％、可能ならばそれ以上にすることができることを意味し、これはさまざま な短縮化量に対する短縮化プロセスを実現し、どの短縮化量が最も効果的である かを観察するだけで判断することができる。なお、ｍ′は実際にはステップ４４ ０が完了すると１だけ増加する。ステップ４５０では、所望のフレーム・レート が得られるまで４３０と４４０の最後の２ステップを繰り返すことができる。 ディスプレイ・デバイス１１５はオン・シリコン液晶デバイスであるか、ディ ジタル・ミラー・デバイスであるか、その他のデバイスであるかに関係なく、ど の時間シーケンス（グレイ・スケール）ディスプレイにすることも可能である。 光変調メカニズムが本質的に非常に高いフレーム・レートの能力を持っている場 合であっても、ディスプレイ駆動電子回路からのデータ・レートも、ディスプレ イ自体からのデータ・レートも、コストとケーブリングの便宜性の理由から減少 させる必要がある。 上述したことはすべて簡単に前述したカラー・ディスプレイにも適用すること ができる。ここでは、カラー光源は、例えば、３つの別個光源、つまり、赤光源 、緑光源および青光源にすることができる。これらのカラー光源は、例えば、そ れぞれ赤発光ダイオード、緑ダイオード、および青ダイオードにすることも、赤 、緑または青として現れるように順次にフィルタされる白色光光源にすることも 、赤、緑または青を伝達するように順次にスイッチされるディスプレイと視聴者 間のフィルタにすることも可能である。これらの光源の各々はグレイ・スケール の場合の上記光源と同じように扱われる。これらのいずれの場合も、出力輝度は 輝度が減衰されることも、持続時間が短縮化されることもない。しかし、カラー 「グレイ・スケール」は減衰の場合は図３Ｄのステップを、持続時間短縮化の場 合は図４Ｄのステップを適用することにより達成することができる。これは光源 の各々について達成することができる。つまり、赤、緑および青光源の各々は上 述したように観察者によって統合化することができる。例えば、赤光源がｍ′＝ ０のときの図３Ａと同じようなフレームを出力するのであれば、出力のレートは 最下位フレーム内のピクセルにおける赤光源の輝度を約１／２に（つま り、Ｉｏから約Ｉｏ／２に）減衰し、そのあとで、持続時間２ｔの非減衰フレー ムをペアに結合し、最下位フレームの持続時間を図３Ａ−３Ｄで、具体的にはス テップ３３０と３４０で説明したのと同じようにｔから２ｔに２倍にすると、そ のレートの約１／２に減少することができる。このプロセスは繰り返すことがで きる（図３Ｄのステップ３５０を参照）。このプロシージャは赤光源、緑光源お よび青光源の各々について行うことができる。 別の例は、図４Ａ〜図４Ｄの方法が赤、緑、および青光源の各々に適用される ものである。例えば、赤光源が図４Ａ（これはｍ′＝２に対応する）と同じよう なフレームを出力することを望むのであれば、Ｉｏ／４で赤光源のピクセル出力 と共に最下位フレームを出力するのではなく、照射の持続時間またはこれらのピ クセルの減衰は４ｔからｔに４だけ減少される。同様に、Ｉｏ／２で赤光源のピ クセル出力と共に最下位の次のフレームを出力するのではなく、これらのピクセ ルの持続時間は図４Ｃに示すように４ｔから２ｔに約２だけ減少される。このプ ロセスは図３Ｄのステップ４５０と同じように繰り返すことができる。このプロ シージャは赤光源、緑光源および青光源の各々について行うことができる。なお 、赤、緑および青サブフレームを散在させると、統合化プロセスが容易化すると いう利点が得られる。 実際には、カラー・ディスプレイはＲＧＢ光源を使用して達成されるのが代表 的である。ここで、Ｒは赤を表示するピクセルのサブフレームに対応し、Ｇは緑 を表示するピクセルのサブフレームに対応し、Ｂは青を表示するピクセルのサブ フレームに対応している。従って、この光源は次のサブフレームを出力するため に使用されている。図３Ａに示すように、対応する一連の赤サブフレーム、緑サ ブフレームおよび青サブフレームは次のように配列されているとする。 上記において、各大文字は図３Ａのフレームに対応し、この例ではｍ＝３１（す でに述べたように、ｍはサブフレームの総数である）である。 赤、緑および青光源の各々がステップ３１０〜３４０を一度実行することに よって図３Ｂのプロセスを受けるとすると、最下位フレーム（減衰の対象となる ）はそれぞれ赤、緑、および青を表す小文字のｒ．ｇおよびｂで表すことができ る。上記表記を使用すると、赤、緑および青光源の照射時の出力は次のようにな る。 上記において、スペースを入れたのは、非減衰サブフレームの２つが結合される ことを明らかにするためであり、これらのスペースは図３Ｂにおけるフレーム間 を区切っている縦線と同じである。代表例として、ＲＧＢ光源はＲＧＢＲＧＢＲ ＧＢ．．．のシーケンスでフレームを出力する。従って、上記はＲＲ ＧＧ Ｂ Ｂ ＲＲ ＧＧ ＢＢ．．ｒｒ ｇｇ ｂｂとして出力することができる。しか し、前述したように、フレームの順序は統合化プロセスを容易にするために変更 することが可能である。最後に、上記の一連のフレームは以下に示すように最下 位フレームの短縮化した持続時間を持つこともできる（図４Ａ〜図４ＣＤで説明 した通り）。 上記において、単一文字Ｒ．Ｇ、またはＢはピクセルがＯＮになっている時間の 持続時間が他のピクセルの長さのほぼ半分であるが、これらのピクセルの輝度が 減衰されないことを意味している。この場合も、フレームの順序は変更すること が可能であるが、その順序は観察者には同じように見える。 ｍ′＝２のときは、上記は次のように結合することができる。 上記において、スペースは図３Ｃの縦線と同じであり、ｓ、ｈおよびｃはそれぞ れｒ、ｇおよびｂの輝度の半分、Ｒ．Ｇ、およびＢの輝度の１／４である。 この場合も、ｍ個のフレームのグループ内の順序を変更すると好都合であり、 上記は、ＲＲＲＲ ｇｇｇｇ ＢＢＢＢ ｒｒｒｒ ＧＧＧＧ ｂｂｂｂ ＲＲ ＲＲ ＧＧＧＧ ＢＢＢＢ ＢＢＢＢ．．．ＲＲＲＲ ｈｈｈｈ ＢＢＢＢ ｓ ｓｓｓ ＧＧＧＧ ｃｃｃｃといったようにさまざまな方法で出力することが可 能である。この場合も、上記の一連のフレームは図４Ａ〜図４Ｄを参照して説明 したように短縮化した持続時間を以下のようにもつことが可能である。 上記において、２重文字ＲＲ、ＧＧ、およびＢＢはフレームの持続時間がそれぞ れフレームＲＲＲＲ．ＧＧＧＧおよびＢＢＢＢの場合のほぼ半分の長さであるこ とを意味する（しかし、輝度は同じである）。同様に、単一文字Ｒ、Ｇ、および Ｂは持続時間がフレームＲＲ．ＧＧ、およびＢＢの場合の半分の長さであり、フ レームＲＲＲＲ、ＧＧＧＧ、およびＢＢＢＢの場合の１／４の長さである。この 場合も、フレームの順序は変更できるが、観察者には同じように見える。この場 合も当然のことであるが、減衰と短縮化はすべて上述したように概算値である。 図５Ａは図１Ｆのデバイス１１５のような、バイナリ・ディスプレイ・デバイ スを使用して８ビット・グレイ・スケール・イメージ（または３ｘ８ビット・カ ラー・イメージ）がどのように表示できるかを示している。８ビット・サブフレ ームが示されているが、アプリケーションが要求する精度の高低に応じて、任 意のビット数のグレイ・スケールが使用できることはもちろんである。可能とさ れる１つの方法はアナログ信号から導き出されたビット・フレームからサブフレ ームのシーケンスを生成することである。これを行うには、一連のスキャンライ ン上のイメージの明るさを表しているアナログ信号（Ｒ．Ｇ、およびＢが分離さ れていれば複数の信号）はアナログ−ディジタル・コンバータ（ＡＤＣ）を使用 してサンプリングすることができる。ＡＤＣからの出力はそれぞれのＡＤＣ出力 の値に対応する、ビット・フレームのバイナリ値となる。アナログ信号が繰り返 しサンプリングされるとき、ビット・フレーム内のピクセルには、アナログ信号 表現の中で使用されたラスタ走査パターンに一致するシーケンス内の値が割り当 てられる。 図５Ｂはアナログ・イメージ信号およびディジタル・データ（図５Ａのイメー ジのような）からどのようにして、バイナリ・サブフレームが得られて、これら のサブフレームが図３Ａ〜図３Ｄおよび図４Ａ〜図４Ｄの方法を使用して表示さ れるかを示している。図５Ｂに示す例では、８ビット・グレイ・スケールまたは ３×８ビット・ピクセル・カラーが説明されているが、任意のビット数が使用で きることはもちろんである。図５Ｂでは、１）アナログ形式のイメージをステッ プ５５３で受信し、これらのイメージをディジタル・イメージ・データに変換す るか、あるいは２）ディジタル・イメージを直接に受信するか、のどちらかが行 われる。一度受信されると、これらのディジタル・イメージはステップ５６７で ビット・プレーン・サブフレームに再配列される。この場合も、図５Ａを参照し て上述したように、ディジタル・イメージがグレイ・スケール・イメージまたは カラー・グレイ・スケール・イメージであれば、ステップ５６７で図５Ａに示す ようにビット・スライシングが行われる。これとは別に、ディジタル・イメージ がバイナリ・サブフレームであれば、ステップ５６７で図１Ｇに示すようにビッ ト・スライシングが行われる。最後に、ステップ５７７で、結果として得られた ビット・プレーン・サブフレームが並べ替えられ（必要ならば）、これらのビッ ト・プレーン・サブフレームはそのビット・プレーンのグレイ・スケール・ビッ ト・ロケーションに応じて正しい回数だけ表示される。すなわち、上述したよう に、８ビット・グレイ・スケールが望ましければ、ＭＳＢサブフレームが２⁷＝ １２８回表示され、ＭＳＢサブフレームの次のサブフレームが２⁶＝６４回表示 され、以下、１回表示されるＬＳＢサブフレームまで同様である。すでに述べた ように、各ビット・フレーム（特にＭＳＢの場合）はすべてを一緒に、あるいは 連続的に表示しないと有利な場合がある。つまり、フリッカを防止するために、 ＭＳＢおよび他のイメージを分割して間欠的に表示できる場合がある。 図６Ａはディスプレイ１１５として使用できるディスプレイ５０５を示し、図 ６ＢはピクセルＨｊの任意の１つのクローズアップ図である。オンシリコン液晶 （ＬＣＯＳ）ディスプレイまたは空間光変調器はディスプレイ１１５として使用 できる。具体的には、図６Ａに示すように、ＬＣＯＳディスプレイ５０５はシリ コン基板５１１上に液晶の薄層(thin layer of liquid crystal)５０９を含み、 これはガラス・ウィンドウ５１５で覆われている。基板５１１はピクセルＨｊを もつ集積回路５２０を含んでいる。集積回路５２０は液晶層(liquid crystallay er)５０９の両端に電界を印加し、液晶の向きを変えることによって図５に示す ように基板５１１から反射された、あるいは特殊なプロセスでは、基板５１１を 通り抜けた光ビームを変調する。 ここで注意すべきことは、カバー・ガラス透明電極電圧の電気的変調を利用す る駆動方式などの場合にすべてのピクセルを同時に更新すると、ｄｃ平衡化(dcb alanccing)が容易化されるという利点があることである。ピクセル電極に与えら れた電気的データの変化はカラー・ガラス電圧の変化と同期させると、駆動方式 の効率を最大限にすることができる。また、既存のスタティック・ピクセル・デ ザインで使用されているものと同等であるか、あるいはそれ以下の面積を集積回 路５２０に使用すると、利点がある。標準の１．２マイクロメータＣＭＯＳデザ インは既存のスタティック・ピクセル・デザイン用のものと同じように使用して 、ほぼ２０マイクロメータｘ２０マイクロメータ・ピクセル面積を得ることがで きる。 図６Ｂは３つのピクセル５２１などの３ピクセルＨｊのグループを、本発明の 一実施の形態による関連電子回路の一部と共に示すクローズアップ図である。な お、図６Ｂはいくつかのピクセルを関連電子回路と一緒に示す単なる概要図であ る。具体的には、一連のピクセル・バッファ５２５はそれぞれがピクセルＨｊの 液晶駆動電極５２９を介して集積電子回路に結合されている。ピクセル・バッフ ァ５２５のグループ全体はイメージ・バッファ５３５を構成している。データ入 力端５３８には、最終的に表示されるイメージ・データが入力される。 ディスプレイ５０５は次のように動作する。新しいイメージ・データは入力端 ５３８から集積回路５２０によって受信され、フレームバッファ５３５にストア されるが、液晶層５０９にはまだ印加されない。このようにすると、前のイメー ジを新しいデータで徐々に置き換えなくても、前のイメージを表示することが可 能になる。フレームバッファ５３５が新しいデータで一杯になると、その新しい データはピクセル記憶エレメント５２５から液晶駆動電極５２９に同時に転送さ れる。 なお、上記のシナリオによると、表示データが変化している時間インターバル を大幅に減少することが可能である。例えば、１０２４ｘ１０２４ピクセルをも つ標準ＬＣＯＳディスプレイを使用して、一度に１行ずつピクセルをアドレスし 更新を始める場合について考えて見る。５０Ｍビット／秒で動作する３２データ ・ワイヤをもつ標準システムの場合には、表示データは約６５５マイクロ秒で更 新される。しかるに、古いイメージ・データを新しいイメージ・データで置き換 えるディスプレイ・システム５０５はピクセルの、特に液晶デバイスのスイッチ ング時間が制限されており、これは約１００マイクロ秒である。なお、ピクセル Ｈｊはスタティックである必要はなく、実際には、この時点では、ダイナミック 型のピクセル・アプローチが好適であるとされている。 以下では、図６Ａと図６Ｂに示すシステムを例にして説明するが（なお、回路 はこの種のディスプレイに制限されない）、これらの図に示すエレメントは図６ Ａと図６Ｂの参照符号をかっこで囲んで示されている。以下の説明はディスプレ イ・デバイスおよび／または空間光変調器にも適用される。すなわち、ピクセル ・ミラーまたはピクセル電極はいずれも、液晶ディスプレイ、電界発光(electro luminescent)ディスプレイ、変形可能(deformable)ミラー・ディスプレイなどの ディスプレイ・デバイスを駆動するエレメントとしても、空間光変調器の駆動エ レメントとしても、あるいは他のピクセル・タイプ・ディスプレイ用としても、 考慮の対象となるものである。 図７Ａは信号ストアと再生のためにダブル・インバータ回路７６１（図６Ｂに 示すバッファ回路５２５に対応する）のＣＭＯＳバージョンを使用するフレーム バッファ・タイプのピクセル・ディスプレイの第１実施の形態を示す図である。 このバージョンがバイナリであるのは、０ＶまたはＶｄｄ（５Ｖが通常）に駆動 することが予想されるインバータを使用しているからである。また、これがダイ ナミック・ピクセル・システムでもあるのは、容量的にストアされるデータを維 持するために周期的リフレッシュが必要であるからである。なお、図７Ａにおい て、破線はダブル・インバータ回路７６１の代替バージョンを表しているが、こ れについては図７Ｂを参照して説明する。この破線は図７Ａの回路７６１の一部 ではなく、参照目的のために示したものである。 まず、図７Ａを参照して説明すると、ダブル・インバータ回路７６１は次のよ うに動作する。グローバル・クロック（図示せず）はトランジスタ７６６に通じ るライン７６５上にグローバル・クロック信号を出力する。ライン７６５上のグ ローバル・クロック信号がインアクティブであるときは、インバータ７６９の入 力７６７はインバータ７７６の出力７７１から切り離されている。データ・ワイ ヤ７７８上の新しいデータのフレーム（なお、データ・ワイヤ７７８は図６Ｂの ライン５３８に対応し、ピクセル回路７６１当たりのワイヤ７７８が１つだけで あるのは図７Ａにワイヤが１つだけ示され、したがってピクセル・データだけが 各ワイヤ７７８上に現れるためである）はトランジスタ７８１とピクセルのイン バータ７７６の入力を通してインバータ７７６にロードされ、図１Ｂと１Ｃで説 明したものと同じように一度に１行方式で表示される。単一ゲート・ワイヤ７７ ９がアクチベートされると、インバータの７７６の行が新しいデータ値にセット される。ゲート・ワイヤ７７９がデアクチベートされると、データはインバータ ７７６の入力７８２の入力キャパシタンスにストアされる。 ピクセルの行はディスプレイのピクセルがすべてそのインバータ７７６上で新 しいデータになるまで上述したように順次にアドレスされる。グローバル・クロ ックがアクチベートされると、トランジスタ７６６はデータをインバータ７７６ の出力７７１からインバータ７６９の入力７６７に転送する。次に、データはピ クセル電極７１８（これは図６Ｂの電極５２９に対応している）に接続さ れているインバータ７６９の出力７８３に転送される。次に、ライン７６５上の グローバル・クロック信号はデアクチベートされ、ピクセル・データはインバー タ７６９の入力７６７に安全にストアされる。次のデータ・フレームはデータ・ ワイヤ７７８とトランジスタ７８１を通してインバータ７７６上にロードされる 。 ピクセル・ミラー／電極ミラー７１８はディスプレイの液晶（図示せず）に各 ピクセルにおける液晶のスイッチング・プロセスを通して電荷を供給する。これ には、スイッチングが高速化し、スイッチングがより完全になるという利点があ る。これは特に高瞬時(high spontaneous)分極材料において利点がある。 なお、ここで注意すべきことは、回路７６１はシングル・トランジスタ７６６ と７８１を使用してインバータ７６９と７７６をそれぞれ駆動しているので、し きい値電圧降下が起こる可能性があることである。そのために、以下に説明する 代替実施の形態では、さらに２つのアドレシング・ワイヤとさらに２つのトラン ジスタを使用してインバータ入力への通過ゲートを通して完全な電圧スイングが 行われるようにしている。この代替実施の形態は図７Ｂに示されている。 図７Ｂは信号のストアと再生のために追加のトランジスタをもつダブル・イン バータ回路７９１のＣＭＯＳバージョンを使用するフレームバッファ型のピクセ ル・ディスプレイの第２実施の形態を示している。このバージョンもバイナリで あるのは０ＶまたはＶｄｄ（５Ｖが普通）に駆動することが予想されるインバー タを使用しているからである。また、これがダイナミック・ピクセル・システム であるのは容量的にストアされたデータを維持するために周期的リフレッシュが 必要であるためである。 図７Ｂを参照して説明すると、ダブル・インバータ回路７９１は図７Ａと同じ ように動作する。つまり、クローバル・クロック（図示せず）はトランジスタ７ ６６に通じるライン７６５上にグローバル・クロック信号を出力する。しかし、 第２の反転トランジスタ７６６′はライン７６５′上の論理的に反転したグロー バル・クロック信号（つまり、ライン７６５上のクロック信号を論理的に反転し たもの）を受信する。ライン７６５と７６５′上のグローバル・クロック信号が インアクティブであるときは、インバータ７６９の入力７６７はインバータ７７ ６の出力７７１から切り離される。データ・ワイヤ７７８上の新しいデータのフ レームはそれぞれゲート・ワイヤ７７９と７７９′に従ってトランジスタ７８１ と７８１′を通してインバータ７７６にロードされる。ピクセル回路のインバー タ７７６の入力７８２は一度に１行ずつの方式で表示する。ゲート・ワイヤ７７ ９と７７９′がアクチベートされると、インバータ７７６の行が新しいデータ値 にセットされる。ゲート・ワイヤ７７９と７７９′がデアクチベートされると、 データはインバータ７７６の入力７８２の入力キャパシタンスにストアされる。 ピクセルはディスプレイのピクセルすべてがそれぞれのインバータ７７６上で 新しいデータをもつまで上記のように行ごとにアドレスされる。グローバル・ク ロックがアクチベートされると、トランジスタ７６６と７６６′はデータをイン バータ７７６の出力７７１からインバータ７６９の入力７６７に転送できるよう にする。これにより、データはピクセル電極７１８に接続されたインバータ７６ ９の出力７８３に転送される。次に、ライン７６５上のグローバル・クロック信 号とライン７６５′上の反転クロック信号はデアクチベートされ、ピクセル・デ ータはインバータ７６９の入力７６７に安全にストアされる。次のデータ・フレ ームはデータ・ワイヤ７７８およびトランジスタ７８１と７８１′を通してイン バータ７７６上にロードされる。 図７Ｂに示す上記実施の形態には、起こり得るしきい値電圧降下を防止すると いう利点があるが、ピクセル当たりに必要な面積は図７Ａのそれよりも多くなる 。図８に示す次の実施の形態は図７Ａの実施の形態よりも大幅にコンパクト化さ れている。 図８はシングル・インバータ・ピクセル回路８０１を示している。ピクセル・ ミラー／電極７１８、インバータ７６９、ゲート・ワイヤ７７９、および他のエ レメントは可能な限り、図７Ａと７Ｂに示されているものと同じ参照符号が付け られている。なお、これらの図におけるインバータ７７６は、配列がアドレスさ れている間データをストアしているキャパシタ８０５で置き換えられている。こ れは図７Ａと図７Ｂを参照して上述したものと同じアプローチである。しかし、 回路８０１には、インバータ７６９の入力７６７を駆動するバッファがない。そ のためにキャパシタ８０５は可能な限り大容量にしておく必要がある。キャパシ タ８０５を可能な限り大容量にする唯一の欠点は、キャパシタが使用するチップ 上の面積である。キャパシタ８０５は、データ・ワイヤ７７８のキャパシタンス が相対的に十分に大きいため、キャパシタ８０５のキャパシタンス（ピクセル・ キャパシタンス）は駆動負荷側から見たとき重要でないのが代表的であるので、 回路８０１の動作を低速化することがない。キャパシタ８０５のキャパシタンス はフレーム書き込み（またはリフレッシュ）オペレーションの所望の頻度、ピク セル・キャパシタ８０５からの電荷漏洩(例えば、起こり得る光学的誘導漏洩(op tically induced leakage))、回路８０１内のトランジスタのしきい値電圧、キ ャパシタ８０５用に使用できる各ピクセルの面積量といった、回路８０１の種々 のパラメータによって左右される。 図８を参照して説明すると、回路８０１は以下で説明するようにダブル・イン バータ回路７６１と７９１と同じように動作する。上述したように、グローバル ・クロック（図示せず）はトランジスタ７６６に通じるライン７６５上にグロー バル・クロック信号を出力する。ライン７６５上のグローバル・クロック信号が インアクティブであるときは、インバータ７６９の入力７６７はインバータ７７ ６の出力７７１から切り離されている。データ・ワイヤ７７８上の新しいデータ ・フレームは、上述したものと同じように一度に１行ずつ方式でピクセルのトラ ンジスタ７８１を通してキャパシタ８０５にストアされる。単一ゲート・ワイヤ ７７９がアクチベートされると、キャパシタ８０５の行は新しいデータ値に充電 される。 ピクセルの行はディスプレイのピクセルすべてがそれぞれのキャパシタ８０５ に新しいデータがストアされるまで上述したように順次にアドレスされる。グロ ーバル・クロックがアクチベートされると、トランジスタ７６６は電圧、従って データ・フレーム全体がキャパシタ８０５からインバータ７６９の入力に転送さ せることを可能にする。これにより、データはピクセル電極７１８に接続されて いるインバータ７６９の出力７８３に一度に１フレームずつ転送される。次に、 ライン７６５上のグローバル・クロック信号がデアクチベートされ、ピクセル・ データはインバータ７６９の入力７６７にストアされ、その間に、次のデータ・ フレームはデータ・ワイヤ７７８とトランジスタ７８１を通してキャパシタ８０ ５を充電することになる。ピクセル・ミラー７１８に現れたデータはデータ・ワ イヤ７７８上のデータと極性が反対になっている。 上述した回路はピクセル電極７１８をバイナリ値に駆動するピクセル回路デザ インであった。以下では、ピクセル電極７１８をアナログ電圧に駆動する回路に ついて説明する。 図９Ａは本発明の別の実施の形態によるアナログ・フレームバッファ回路９０ １を示している。なお、サブフレームを統合化するプロセスはアナログ・ピクセ ル回路では不要である。これはアナログ回路がグレイ・スケール・タイプのイメ ージを出力できると定義されているためである。しかるに、前述したように、観 察者が赤、緑および青の別々のグレイ・スケール・イメージを連続的に（同時に ではなく）見るときは、彼または彼女はこれらのイメージを１つに統合化するこ とになる（ただし、これらのイメージが統合化が行なわれるだけの十分に高速に 表示されることが条件である）。これは、液晶カラー・フィルタが赤（Ｒ）から 緑（Ｇ）へさらに青（青）へ変化すること、またはカラー・ホイールが回転する こと、または発光ダイオードなどの赤、緑および青光源が順次にアクチベートす ることを表しているＲＧＢＲＧＢ．．のパターンで、約１８０Ｈｚ（６０Ｈｚの ３倍）から始まるフレーム・レートで行われるのが代表的である。いずれの場合 も、図９Ａと９Ｂに示すピクセル回路は１度に１フレーム全体を捕獲することに よって、一度に１フレーム全体ごとにアナログ・データ・フレームをスイッチン グしてからそのフレームを表示する機能を備えている。これにより、従来のディ スプレイや空間光変調器のように行ごとの更新を同期化しなくて も、ＲフレームからＧフレームへさらにＢフレームへのスイッチングを正確に同 期化することができる。 さらに、これらのピクセル回路は、複数の赤、緑および青を単一イメージの持 続時間内に高速に表示できるので、さまざまな別の利点が得られる。例えば、上 記の例では、１つの赤フレーム、１つの緑フレーム、および１つの青フレームは 単一のカラー・イメージを作るために使用され、そのイメージはこの例では１／ ６０秒の間持続している。単一カラー・イメージ用に割り当てられた時間にもっ と多くのフレームを散在させると好都合である。例えば、６個のアナログ・サブ フレーム（３個ではなく）を１／６０秒の時間期間内に使用することが可能であ り、これらをＲＧＢＲＧＢの順序でも、９個のアナログ・フレームＲＧＢＲＧＢ ＲＧＢの順序でも、１２個のアナログ・フレームＲＧＢＲＧＢＲＧＢＲＧＢの順 序でも（以下同様）表示することが可能である。このプロセスは、単一カラー・ イメージが表示される持続時間内にＲＧＢのグループを繰り返し表示して視覚的 にスムーズな動きが得られるように拡張することができる。このアプローチでは 、赤サブフレームをすべて同一にし、緑サブフレームをすべて同一にし、青サブ フレームをすべて同一にすることが可能である。上述した説明は赤、緑および青 サブフレームを表示するどの順序にも適用されるので、これらは赤、緑、青の順 序で表示させる必要はない。 このアプローチでは、これらのサブフレームが表示されるレートは通常の表示 レート以上である。単一カラー・イメージ用に割り当てられた時間内により多く のサブフレームを散在させると得られる利点として、イメージ・フリッカが低減 することと、動くイメージにおけるカラー分離効果(color breakup effects)が 減少することがある。ここで「カラー分離」とは、人間の視覚系が動くオブジェ クトのエッジの周囲にカラー・フリンジ(color fringe)を知覚する現象のことで ある。赤、緑および青を散在させると、赤サブフレームのグループを表示し、次 に緑サブフレームのグループを表示し、次に青サブフレームのグループを表示す る場合と異なり、イメージ・フリッカとカラー分離を減少する上ではるかに効果 的であることも観察されている。この場合も、上述したピクセル回路は、以下で も説明するようにこのような高速表示レートをハードウェアで実現することを可 能にしている。 ピクセル・ミラー７１８は以下で説明するように、クロックがとられるプルア ップ・トランジスタ(pull-up transistor)とプルダウン・トランジスタ(pull-do wn transistor)を通してデータ電圧レベルに駆動される。以下では、前のイメー ジがピクセル・ミラー７１８上にすでに容量的にストアされているものとして回 路９０１について説明する。この場合も、ディスプレイの行はゲート・ライン７ ７９と７７９′をアクチベートすることによって（つまり、ライン７７９は高に なり、ライン７７９′は低になる）順次にアドレスされる。次に、データ・ワイ ヤ７７８は電圧制限ＭＯＳＦＥＴ ９０９のゲートである容量性入力９０５をこ れらのデータ・ワイヤ７７８上のアナログ電圧まで充電する。これはディスプレ イの各行ごとに行われる。 ピクセル・ミラー７１８はグローバル・プルダウン・ライン９１５がプルダウ ン・トランジスタ９１７によってＨＩＧＨになると同時にリセットされる（ゼロ ・ボルトにセットされる）。このグローバル・プルダウン・ライン９１５は例え ば、ある種の液晶材料が高瞬時分極をもっていれば、これらの液晶材料をスイッ チングするのに十分な時間の間ＨＩＧＨに保つことができる。そのような液晶材 料の例としては、ＢＤＨ ７６４Ｅがあるが、これは十分にスイッチングすため には約３０マイクロ秒必要である。スイッチングすると、分子電気双極子の向き が変わるので、ピクセル電極の電荷が部分的に中立になる。ピクセル電極の電荷 を液晶がスイッチングする時間の間補充すると、電荷が中立になっても、電極の 電圧が乱れることがなく、必要とする「オフ」状態が乱れないという利点がある 。永久双極子の液晶の別の例としては、Hoffman LaRoche 社製のカイラル・スメ クティックねじれヘリックス強誘電材料(chiral smectic distorted helix ferr oelectric material)がある。その特性であるスイッチング時間はほぼ２００マ イクロ秒である。ピクセル・ミラー７１８のすべてはプルアップ・トランジスタ ９２７がアクチベートすると、つまり、グローバル・プルアップ・ライン９２５ がＬＯＷにセットされると、それぞれの新しいアナログ電圧に同時にセットされ る。 上記は次のように行われる。電流はＶｄｄライン９３１から十分に「オン」 にスイッチされているトランジスタ９２７を通過し、電圧制限トランジスタ９０ ９を通ってピクセル・ミラー７１８に流れる。ここで注意すべきことは、ＭＯＳ ＦＥＴは「オン」トランジスタによって通過される電圧信号を制限する、「ピン チオフ」と呼ばれる現象を受けることである。従って、通過できる電圧はゲート ９０５上の電圧（Ｖgate）からトランジスタ９０９のしきい値電圧（Ｖ_th）を差 し引いたものに制限される。従って、ピクセル・ミラー７１８はＶ_gate−Ｖ_thま で充電されるので、以前にセットされたゲート電圧でピクセル・ミラー７１８が 充電される電圧を制御することができる。 標準のＣＭＯＳプロセスでは、ｎ形トランジスタのしきい値電圧は正の量であ るので、ピクセル・ミラー７１８は供給電圧Ｖｄｄまで完全に充電することがで きない。 図９Ｂはｎ−ＦＥＴだけを使用し、ピクセル当たり１つ少ないトランジスタと ２つ少ないアドレシング・ワイヤを必要とするアナログ・フレームバッファ・ピ クセル回路９５１を示す概略図である。従って、このデザインは図９Ａに示すも のよりもコンパクト化されている。ｎ形チャネルだけを使用すると、各ピクセル ごとにｎ形井戸の必要がなくなるだけでなく、井戸電圧をクランプする供給電圧 レールの必要もなくなる。しかし、このデザインは別のしきい値電圧降下が起こ っている。この場合も、回路９０１（図９Ａ）のエレメントで回路９５１に共通 するエレメントには同一参照符号が用いられている。 図９Ｂを参照して説明すると、通過ゲート７８１と７８１′は単一ゲート７８ １で置き換えられている。また、ｐ形プルアップ・トランジスタ９２７はｎ形ト ランジスタ９６７で置き換えられている。ここでは、データ電圧はｎ形トランジ スタ７８１だけを通して電圧制限ＭＯＳＦＥＴ ９０９に直接に伝達される。従 って、ゲート９０５に伝達できる最大電圧はＶ_gate−Ｖ_thであり、ここでＶ_gate とＶ_thは上記で定義したものと同じである。このことは電圧制限トランジスタ９ ０９を通して伝達できる最大電圧はＶｄｄ−２Ｖ_thであることを意味する。余分 のマスクを含めることにより回路９５１内のトランジスタが低い（多分、数１０ 分の１ボルト）しきい値電圧Ｖ_thをもつようにすると、選択したトランジスタが 異なる（ここでは低い）しきい値電圧をもつように処理されるように することが可能である。 上記の説明から理解されるように、ピクセル回路はもっと複雑化したものを使 用することも可能である。複雑化したピクセル回路の１つでは、上述した回路の いずれかは各ピクセルごとに２つ以上の記憶ロケーションをもつように拡張され ている。これは各ピクセルに通じるデータ・ワイヤを２つ以上にし、単一ゲート ・ワイヤの制御の下でデータのクロックを同時にとって２つ以上の記憶ロケーシ ョン上に置くことにより行うことができる。別の方法として、各ピクセルが単一 データ・ワイヤと２つ以上のゲート・ワイヤをもち、データ・ワイヤ上に現れた データのクロックをとってどの記憶ロケーションに置くかを制御することも可能 である。どのアプローチが好ましいかは入力データのフォーマットによって決ま る。 複数記憶ロケーション・ピクセルには、どの記憶ロケーションを使用してある 時間におけるピクセル電極を制御するかを判断するためのメカニズムが必要にな る。このためには、余分のトランジスタと制御ワイヤが各ピクセルごとに必要に なるので、その複雑性と物理的サイズが大きくなるおそれがある。この種の複雑 なピクセルは上述したように赤、緑および青イメージなどのイメージ間を高速に スイッチングするときや、あるいはデータが複数のワイヤを通ってピクセルに到 達するが、シリアルに呼び出される場合には、パラレルからシリアルへの変換と いったデータ再フォーマッティングを行ったりするとき好都合な場合がある。 図９Ａに示すアナログ・フレームバッファ・ピクセルの２記憶ロケーション・ バージョンの概要図は図１０に示されている。この概要図は２記憶ロケーション をもつ複数記憶ロケーション・フレームバッファ・ピクセルであり、図９Ａのピ クセル回路に基づいている。 図１０の回路はデータがデータ・ワイヤ７７８と７７８′の両方に同時に現わ れ、同時にクロックがとられてトランジスタ９０９と９０９′のゲートに現われ ることを除けば、図９Ａで説明したものと同じように動作する。プルアップ・ト ランジスタ９２７またはプルアップ・トランジスタ９２７′のどちらかが駆動シ ーケンス期間にアクチベートされると、どの記憶ロケーションがピクセル電圧を 制御するかが選択される。 図１１は本発明のさらに別の実施の形態による、もっと複雑化したピクセル回 路１００１の１つを示している。ここでは、ディジタル・データのいくつかのビ ットは各ピクセルにストアすることができ、ミラー／電極７１８を駆動するため のアナログ信号にローカルに変換することができる。回路１００１はデータ・ラ ッチ１００５を含み、これはゲート・ワイヤ７７９の制御の下で１つまたは２つ 以上のデータ・ワイヤ７７８に結合されるｎビット・データ・ラッチである。デ ータがデータ・ラッチ１００５にロードされると、スイッチ１００９がグローバ ル・クロック信号７６５でアクチベートされ、データ・ビットはピクセル・ミラ ー電極７１８を所望電圧に駆動するディジタル・アナログ・コンバータ（ＤＡＣ ）１０１４に同時に転送される。このアプローチはＳＲＡＭピクセルに関連して 説明したＸＯＲ回路などの自動ｄｃ平衡化回路を組み入れるように容易に拡張す ることが可能である。 図１１のアプローチでは、回路１００１に必要なトランジスタは上述した回路 よりも多くなる。そのために、シリコンの一定の面積に実装するピクセルは可能 な限り多くすることが所望であることから、回路１００１は大部分のディスプレ イでは好適ではない可能性がある。しかし、回路１００１および他の複雑な回路 は光波面補正(optical wavefront correction)などのように、ピクセル数を多く することは重要でないが、その光状態を正確に制御することの方が重要視される 特殊なアプリケーションでは好都合な場合がある。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＬＳ，ＭＷ，ＳＤ，Ｓ Ｚ，ＵＧ)，ＵＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＺ， ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，Ｉ Ｌ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＫ ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ， ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，Ｒ Ｕ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＴＪ，ＴＭ，ＴＲ ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ

Claims (1)

1. 【特許請求の範囲】 １．複数のピクセルをもつディスプレイ・ユニット上にグレイ・スケール・イメ ージを表示する方法において、 ピクセル・ロケーションおよびピクセル輝度を含むイメージ・データのグルー プを受信するステップであって、前記イメージ・データは第１レートで表示され るものと、 イメージ・データの前記グループをビット・プレーン・サブフレームに配列す るステップと、 最下位の非減衰サブフレームの輝度ならびに以前に減衰されたサブフレームが あればそのサブフレームの輝度を減衰して減衰サブフレームを得るステップと、 非減衰サブフレームを結合してより少数の非減衰サブフレームを得るステップ と、 前記より少数の非減衰サブフレームおよび前記下位ビット・サブフレームを、 対応して減少したレートでディスプレイ・ユニット上に表示してビジュアル統合 化を達成するステップと を備えたことを特徴とする方法。 ２．請求項１記載の方法において、前記受信するステップは２値画像のグループ を受信するステップを備えたことを特徴とする方法。 ３．請求項１記載の方法において、前記減衰するステップは最下位の非減衰サブ フレームの輝度ならびに以前に減衰されたサブフレームがあればそのサブフレー ムの輝度を約１／２だけ減衰して減衰サブフレームを得るステップを備えたこと を特徴とする方法。 ４．請求項１記載の方法において、前記減衰するステップおよび前記結合するス テップを繰り返し実行するステップをさらに備えたことを特徴とする方法。 ５．請求項４記載の方法において、前記表示するステップは前記非減衰サブフレ ームおよび前記減衰サブフレームを前記第１レートの約１／２ｍ′のレートで表 示するステップを備え、ここでｍ′は前記減衰するステップおよび前記結合する ステップが繰り返される回数を表していることを特徴とする方法。 ６．複数のピクセルをもつディスプレイ・ユニット上でイメージを表示する方法 において、 ピクセル・ロケーションおよびピクセル輝度を含むイメージ・データを受信す るステップであって、前記イメージ・データは第１レートで表示されるものと、 前記イメージ・データをビット・プレーン・サブフレームに配列するステップ と、 前記ビット・プレーン・サブフレームを結合してより長い持続時間をもつ、よ り少数のサブフレームを得るステップと、 いまだ短縮化されていない最下位ビット・サブフレームの持続時間ならびに以 前に短縮されたサブフレームがあればそのサブフレームの持続時間を短縮化する ステップと、 前記より少数のサブフレームを対応して減少したレートで表示してビジュアル 統合化を達成するステップとを含むことを特徴とする方法。 ７．請求項６記載の方法において、前記受信するステップは２値画像のグループ を受信するステップを備えたことを特徴とする方法。 ８．請求項６記載の方法において、前記短縮化するステップはいまだ短縮化され ていない最下位ビット・サブフレームの持続時間ならびに以前に短縮化されたサ ブフレームがあればそのサブフレームの持続時間を約１／２だけ短縮化するステ ップを備えたことを特徴とする方法。 ９．請求項８記載の方法において、前記結合するステップおよび前記短縮化する ステップを繰り返し実行するステップをさらに備えたことを特徴とする方法。 １０．請求項９記載の方法において、前記表示するステップは前記より少数のサ ブフレームを前記第１レートの約１／２ｍ′のレートで表示するステップを備え 、ここでｍ′は前記結合するステップおよび前記短縮化するステップが実行され る回数を表していることを特徴とする方法。 １１．複数のピクセルをもつディスプレイ・ユニット上にグレイ・スケール・イ メージを表示する方法であって、前記グレイ・スケール・イメージはカラー・イ メージまたは非カラー・イメージを含むことが可能である方法において、 第１レートで表示されるビット・プレーン・サブフレームのグループを受信す るステップと、 最下位の非減衰サブフレームの輝度ならびに以前に減衰されたサブフレームが あればそのサブフレームの輝度を減衰して減衰サブフレームを得るステップと、 非減衰サブフレームを結合してより少数の非減衰サブフレームを得るステップ と、 前記より少数の非減衰サブフレームおよび前記減衰サブフレームを対応して減 少したレートでディスプレイ・ユニット上に表示してビジュアル統合化を達成す るステップと を備えたことを特徴とする方法。 １２．請求項１１記載の方法において、前記結合するステップは最下位ビット・ サブフレームを除く他の非減衰サブフレームのペアを結合してより少数のサブフ レームを得るステップを備えたことを特徴とする方法。 １３．複数のピクセルをもつバイナリ・ディスプレイ・ユニット上にグレイ・ス ケール・イメージを表示する方法であって、前記グレイ・スケール・イメージは カラー・イメージと非カラー・イメージを含むことが可能である方法におい て、 少なくとも１つのグレイ・スケール・イメージを表示するステップと、 前記少なくとも１つのグレイ・スケール・イメージをビット・プレーン・サブ フレームにビット・スライシングするステップと、 最下位の非減衰サブフレームの輝度ならびに以前に減衰されたサブフレームが あればそのサブフレームの輝度を減衰して減衰サブフレームを得るステップと、 非減衰サブフレームを結合してより少数の非減衰サブフレームを得るステップ と、 前記より少数の非減衰サブフレームおよび前記減衰サブフレームを対応して減 少したレートでバイナリ・ディスプレイ・ユニット上に表示してビジュアル統合 化を達成するステップと を備えたことを特徴とする方法。 １４．複数のピクセルをもつバイナリまたはアナログ・ディスプレイ・ユニット 上にグレイ・スケール・イメージを表示する方法であって、前記グレイ・スケー ル・イメージはカラー・イメージまたは非カラー・イメージを含むことが可能で ある方法において、 少なくとも１つのグレイ・スケール・イメージを受信するステップと、 前記少なくとも１つのグレイ・スケール・イメージをビット・プレーン・サブ フレームにビット・スライシングするステップと、 サブフレームを結合してより長い持続時間をもつ、より少数のサブフレームを 得るステップと、 いまだ短縮化されていない最下位ビットのサブフレームの持続時間ならびに以 前に短縮化されたサブフレームがあればそのサブフレームの持続時間を短縮化す るステップと、 前記より少数のサブフレームを対応して減少したレートで表示してビジュアル 統合化を達成するステップと を備えたことを特徴とする方法。 １５．ディスプレイ・デバイスにおいて、 第１表面を有する基板と、 基板の前記第１表面上に配置された複数の液晶駆動電極と、 前記基板内に集積され、一連のサブフレームを備えたイメージ・データを受信 するための集積回路であって、それぞれが前記複数の液晶駆動電極に結合されて 前記イメージ・データをストアするための複数の記憶エレメントを含んでいるも のと、 前記第１表面上に配置された液晶層と、 前記液晶層上に配置されたウィンドウであって、前記複数の記憶エレメントは 前記液晶層を駆動する前記液晶駆動電極に前記イメージ・データをほぼ同時に出 力してイメージを得るようにしたものと を備えたことを特徴とするディスプレイ・デバイス。 １６．ディスプレイ・デバイスにおいて、 第１表面を有する基板と、 基板の前記第１表面上に配置された液晶駆動電極のアレイと、 前記基板内に集積され、一連のサブフレームを備えたイメージ・データを受信 するための集積回路であって、それぞれが前記複数の液晶駆動電極のアレイに結 合されて前記イメージ・データをストアするための複数の記憶エレメントのアレ イを含んでいるものと、 前記第１表面上に配置された液晶層と、 前記液晶層上に配置されたウィンドウであって、前記記憶エレメントのアレイ は前記液晶層を駆動する前記液晶駆動電極のアレイに前記イメージ・データをほ ぽ同時に出力してイメージを得るようにしたものと を備えたことを特徴とするディスプレイ・デバイス。 １７．ディスプレイ・デバイスを作る方法において、 一連のサブフレームを備えたイメージ・データを受信し、ストアするための集 積回路を基板内に集積するステップであって、前記集積するステップはイメー ジ・データをストアするための複数の記憶エレメントを基板内に集積することを 含んでいるものと、 複数の液晶駆動電極を基板の第１表面上に配置するステップであって、複数の 液晶駆動電極はそれぞれが複数の記憶エレメントに結合されているものと、 液晶層を基板の第１表面に積層するステップと、 液晶層にウィンドウを配置するステップであって、イメージ・データは集合的 にイメージ・データとしてストアされる複数のサブフレームを含むことが可能で あり、イメージ・データは十分な数の前記サブフレームが受信された後のみ表示 されるものと を備えたことを特徴とする方法。 １８．複数のピクセルをもつディスプレイ・ユニット上にグレイ・スケール・イ メージを表示する方法において、 約１／ｔのレートで表示される２値画像の一連のＮ個のフレームを受信するス テップと、 ２値画像の一連のＮ個のフレームをｍ個のバイナリ・サブフレームのｎ個のグ ループに配列するステップであって、ここで、ｍはＮより小であるか等しいもの と、 サブフレームの前記Ｎ個のグループの各々内の最下位サブフレームの出力を減 衰するステップと、 ｍ個のサブフレームの前記ｎ個のグループの各々内のサブフレームのペアを結 合して一連の非減衰サブフレームを得るステップと、 最下位サブフレームの表示の持続時間を２倍にするステップと、 前記一連の非減衰サブフレームおよび前記最下位サブフレームを約１／（２ｔ ）の減少レートで表示するステップと を備えたことを特徴とする方法。 １９．複数のピクセルをもつディスプレイ・ユニット上にグレイ・スケール・イ メージを表示する方法において、 約１／ｔのレートで表示される２値画像の一連のＮ個のフレームを受信するス テップと、 ２値画像の一連のＮ個のフレームをｍ個のバイナリ・サブフレームのｎ個のグ ループに配列するステップであって、ここでｍはＮより小であるか等しいものと 、 ｍ個のサブフレームの前記ｎ個のグループの各々内の最下位サブフレームを除 く他のサブフレームのペアを結合して一連の結合サブフレームを得るステップと 、 前記一連の結合されたサブフレームおよび前記最下位サブフレームを約１／（ ２ｔ）の減少レートで表示するステップと を備えたことを特徴とする方法。 ２０．請求項１記載の方法において、前記受信するステップはカラー・イメージ ・データを受信するステップを備えたことを特徴とする方法。 ２１．請求項２０記載の方法において、前記配列するステップは前記カラー・イ メージ・データを赤ビット・プレーン・サブフレーム、緑ビット・プレーン・サ ブフレーム、および青ビット・プレーン・サブフレームに配列するステップを備 えたことを特徴とする方法。 ２２．請求項２１記載の方法において、前記減衰するステップは最下位の非減衰 赤ビット・プレーン・サブフレーム、最下位の非減衰緑ビット・プレーン・サブ フレームおよび最下位の青ビット・プレーン・サブフレームの輝度ならびに以前 に減衰された赤ビット・サブフレーム、緑ビット・サブフレームおよび青ビット ・サブフレームがあればその輝度を減衰して、減衰赤ビット・サブフレーム、緑 ビット・サブフレームおよび青ビット・サブフレームをそれぞれ得るステップを 備えたことを特徴とする方法。 ２３．請求項２２記載の方法において、前記結合するステップは非減衰赤ビッ ト・サブフレームを結合してより少数の非減衰赤ビット・サブフレームを得るス テップ、非減衰緑ビット・サブフレームを結合してより少数の非減衰緑ビット・ サブフレームを得るステップおよび非減衰青ビット・サブフレームを結合してよ り少数の非減衰青ビット・サブフレームを得るステップを備えたことを特徴とす る方法。 ２４．請求項２３記載の方法において、前記表示するステップは前記より少数の 非減衰赤ビット・サブフレーム、緑ビット・サブフレームおよび青ビット・サブ フレームならびに前記減衰赤ビット・サブフレーム、緑ビット・サブフレームお よび青ビット・サブフレームを対応して減少したレートで表示してビジュアル統 合化を達成するステップを備えたことを特徴とする方法。 ２５．請求項１に記載の方法において、前記表示するステップは前記より少数の 非減衰サブフレームおよび前記減衰サブフレームを交互に入れ替えて表示し、そ の間ビジュアル統合化を維持するステップを備えたことを特徴とする方法。 ２６．請求項２５記載の方法において、前記受信するステップはカラー・イメー ジ・データを受信するステップを備えたことを特徴とする方法。 ２７．請求項２４記載の方法において、前記表示するステップは前記より少数の 赤非減衰サブフレーム、前記より少数の緑非減衰サブフレーム、前記より少数の 青非減衰サブフレーム、前記赤減衰サブフレーム、前記緑減衰サブフレームおよ び前記青減衰サブフレームを交互に入れ替えて表示するステップを備えたことを 特徴とする方法。 ２８．請求項２０記載の方法において、前記表示するステップは前記より少数の 非減衰サブフレームおよび前記減衰サブフレームを交互に入れ替えて表示し、そ の間カラーに関係なくそのビジュアル統合化を維持するステップを備えたことを 特徴とする方法。 ２９．請求項６に記載の方法において、前記受信するステップはカラー・イメー ジ・データを受信するステップを備えたことを特徴とする方法。 ３０．請求項２０記載の方法において、前記配列するステップは前記カラー・イ メージ・データを赤ビット・プレーン・サブフレーム、緑ビット・プレーン・サ ブフレーム、および青ビット・プレーン・サブフレームに配列するステップを備 えたことを特徴とする方法。 ３１．請求項３０記載の方法において、前記表示するステップはカラーに関係な く前記より少数のサブフレームを交互に入れ替えて表示し、その間そのビジュア ル統合化を維持するステップを備えたことを特徴とする方法。 ３２．請求項１１記載の方法において、前記受信するステップは赤ビット・プレ ーン・サブフレーム、緑ビット・プレーン・サブフレーム、および青ビット・プ レーン・サブフレームを受信するステップを備えたことを特徴とする方法。 ３３．請求項３２記載の方法において、前記表示するステップはカラーに関係な く前記より少数の非減衰サブフレームおよび減衰サブフレームを交互に入れ替え て表示し、その間そのビジュアル統合化を維持するステップを備えたことを特徴 とする方法。 ３４．請求項１３記載の方法において、前記受信するステップは少なくとも１つ のグレイ・スケール赤イメージ、少なくとも１つのグレイ・スケール緑イメージ および少なくとも１つのグレイ・スケール青イメージを備えた少なくとも１つの グレイ・スケール・イメージを受信するステップを備えたことを特徴とする方法 。 ３５．請求項３４記載の方法において、前記減衰するステップは前記少なくとも １つのグレイ・スケール赤イメージの最下位サブフレーム、前記少なくとも１つ のグレイ・スケール緑イメージの最下位サブフレーム、および前記少なくとも１ つのグレイ・スケール青イメージの最下位サブフレームを備えた最下位非減衰サ ブフレームの輝度を減衰するステップを備えたことを特徴とする方法。 ３６．請求項１４記載の方法において、前記受信するステップは少なくとも１つ のグレイ・スケール赤イメージ、少なくとも１つのグレイ・スケール緑イメージ および少なくとも１つのグレイ・スケール青イメージを備えた少なくとも１つの グレイ・スケール・イメージを受信するステップを備えたことを特徴とする方法 。 ３７．請求項３６記載の方法において、前記ビット・スライシングするステップ は前記少なくとも１つのグレイ・スケール赤イメージ、前記少なくとも１つのグ レイ・スケール緑イメージおよび前記少なくとも１つのグレイ・スケール青イメ ージを、それぞれ赤ビット・プレーン・サブフレーム、緑ビット・プレーン・サ ブフレーム、および青ビット・プレーン・サブフレームを備えたビット・プレー ン・サブフレームにビット・スライシングするステップを備えたことを特徴とす る方法。 ３８．請求項３７記載の方法において、前記結合するステップは赤ビット・サブ フレームのペアを１つに結合し、緑ビット・サブフレームのペアを結合し、青ビ ット・サブフレームを結合してより長い持続時間を有する、より少数のサブフレ ームを得るステップを備え、前記より少数のサブフレームはより少数の赤ビット ・サブフレーム、より少数の緑ビット・サブフレームおよびより少数の青ビット ・サブフレームを備えたことを特徴とする方法。 ３９．請求項３８記載の方法において、前記結合するステップは赤ビット・サブ フレームのペアを結合し、緑ビット・サブフレームのペアを結合し、青ビット・ サブフレームを結合してより長い持続時間を有する、より少数のサブフレームを 得るステップを備え、前記より少数のサブフレームはより少数の赤ビット・サブ フレーム、より少数の緑ビット・サブフレームおよびより少数の青ビット・サブ フレームを備えたことを特徴とする方法。 ４０．請求項３９記載の方法において、前記短縮化するステップは最下位ビット ・サブフレームの持続時間を短縮化するステップを備え、前記最下位ビット・サ ブフレームは最下位赤ビット・サブフレーム、最下位緑ビット・サブフレームお よび最下位青ビット・サブフレームを備えたことを特徴とする方法。 ４１．請求項４０記載の方法において、前記表示するステップは前記より少数の 赤ビット・サブフレーム、前記より少数の緑ビット・サブフレームおよび前記よ り少数の青ビット・サブフレームを表示するステップを備えたことを特徴とする 方法。 ４２．請求項４１記載の方法において、前記表示するステップは前記より少数の 赤ビット・サブフレーム、前記より少数の緑ビット・サブフレームおよび前記よ り少数の青ビット・サブフレームをカラーに関係なく交互に入れ替えて表示し、 その間そのビジュアル統合化を維持するステップを備えたことを特徴とする方法 。 ４３．複数のピクセルをもつバイナリ・ディスプレイ・ユニット上にグレイ・ス ケール・イメージを表示する方法において、 ビット・プレーン・サブフレームを受信するステップと、 前記ビット・プレーン・サブフレームの最下位非減衰サブフレームの輝度なら びに前記ビット・プレーン・サブフレームの以前に減衰されたサブフレームがあ ればそのサブフレームの輝度を減衰して減衰サブフレームを得るステップと、 非減衰サブフレームを結合してより少数の非減衰サブフレームを得るステップ と、 前記より少数の非減衰サブフレームおよび前記減衰サブフレームを対応して減 少したレートで表示してビジュアル統合化を達成するステップと を備えたことを特徴とする方法。 ４４．複数のピクセルをもつバイナリ・ディスプレイ・ユニット上にイメージを 表示する方法において、 イメージに対応するビット・プレーン・サブフレームを表示するステップであ って、前記ビット・プレーン・サブフレームはより上位のビット・サブフレーム および最下位ビット・サブフレームを含んでいるものと、 統合化を達成するために必要な、前記ビット・プレーン・サブフレームの各々 の表示の持続時間を判断するステップと、 最下位ビット・サブフレームよりも長い持続時間の間、前記より上位のビット ・サブフレームを表示するステップと を備えたことを特徴とする方法。 ４５．請求項１４記載の方法において、前記受信するステップはカラー・イメー ジに対応するビット・プレーン・サブフレームを受信するステップを含み、前記 ビット・プレーン・サブフレームは少なくとも１つのグレイ・スケール赤イメー ジ、少なくとも１つのグレイ・スケール緑イメージおよび少なくとも１つのグレ イ・スケール青イメージを備えていることを特徴とする方法。 ４６．請求項４５記載の方法において、前記ビット・スライシングするステップ は前記少なくとも１つのグレイ・スケール赤イメージ、前記少なくとも１つのグ レイ・スケール緑イメージおよび前記少なくとも１つのグレイ・スケール青イメ ージを、それぞれ赤ビット・プレーン・サブフレーム、緑ビット・プレーン・サ ブフレームおよび青ビット・プレーン・サブフレームを備えたビット・プレーン ・サブフレームにビット・スライシングするステップを備えたことを特徴とする 方法。 ４７．第１表面を有する基板と、 基板の前記第１表面上に配置された複数の駆動電極と、 前記基板上に配置され、それぞれが前記複数の駆動電極に結合された複数の手 段であって、イメージ・データを受信し、ストアすると共に、スイッチング信号 に同期して一度に１フレームずつ前記複数の駆動電極を駆動するものと を備えたことを特徴とするデバイス。 ４８．請求項４７記載のデバイスにおいて、前記複数の手段の各々は、 ゲート信号およびデータ・ラインに結合されて、前記ゲート信号に従って前記 イメージ・データのピクセル・データを受信し、前記ピクセル・データを出力す る第１スイッチと、 前記第１スイッチに結合されて前記ピクセル・データを受信する第１インバー タと、 クロック信号および前記第１インバータに結合された第２スイッチと、 前記スイッチおよび前記複数の駆動電極のそれぞれの駆動電極に結合された第 ２インバータであって、前記ピクセル・データは前記クロック信号と同期して前 記第１インバータから前記第２インバータに送信され、前記ピクセル・データを 複数の駆動電極の前記それぞれの駆動電極に出力するものと を備えたことを特徴とするデバイス。 ４９．請求項４８記載のディスプレイ・デバイスにおいて、前記第１表面上に配 置された液晶層をさらに備えたことを特徴とするディスプレイ・デバイス。 ５０．請求項４９記載のディスプレイ・デバイスにおいて、前記液晶層上に配置 されたウィンドウをさらに備え、前記複数の手段は前記イメージ・データを前記 液晶層を駆動する前記駆動電極にほぼ同時に出力して、イメージを得る能力をも つ複数の記憶エレメントを備えたことを特徴とするディスプレイ・デバイス。 ５１．請求項４８記載のディスプレイ・デバイスにおいて、前記第１スイッチは 第１トランジスタを備え、前記第２スイッチは第２トランジスタを備えたことを 特徴とするディスプレイ・デバイス。 ５２．請求項５１記載のディスプレイ・デバイスにおいて、前記第１および第２ トランジスタはＦＥＴであることを特徴とするディスプレイ・デバイス。 ５３．請求項４８記載のディスプレイ・デバイスにおいて、前記第１スイッチは ＦＥＴの第１ペアを備え、前記第２スイッチはＦＥＴの第２ペアを備えたことを 特徴とするディスプレイ・デバイス。 ５４．請求項４８記載のディスプレイ・デバイスにおいて、前記第１表面上に配 置された液晶層をさらに備えたことを特徴とするディスプレイ・デバイス。 ５５．請求項４７記載のデバイスにおいて、複数の手段の各々は、 ゲート信号およびデータ・ラインに結合されて、前記ゲート信号に従って前記 データのピクセル・データを受信し、前記ピクセル・データを出力する第１スイ ッチと、 前記第１スイッチに結合されて、前記ピクセル・データを受信し、ストアする キャパシタンス手段と、 クロック信号と前記キャパシタンス手段に結合された第２スイッチと、 前記スイッチおよび前記複数の駆動電極のそれぞれの駆動電極に結合されたイ ンバータであって、前記ピクセル・データは前記クロック信号に同期して前記キ ャパシタ手段から前記インバータに送信され、前記ピクセル・データを複数の駆 動電極の前記それぞれの駆動電極に出力するものと を備えたことを特徴とするデバイス。 ５６．請求項５５記載のデバイスにおいて、前記キャパシタンス手段はキャパシ タを備えたことを特徴とするデバイス。 ５７．請求項５５記載のデバイスにおいて、前記第１表面上に配置された液晶層 をさらに備えたことを特徴とするデバイス。 ５８．請求項４７記載のデバイスにおいて、ゲート信号およびデータ・ラインに 結合され、前記ゲート信号に従って前記データのピクセル・データを受信し、前 記ピクセル・データを出力する第１スイッチをさらに備えたことを特徴とするデ バイス。 ５９．請求項５８記載のデバイスにおいて、前記第１スイッチに結合されて前記 ピクセル・データを受信し、出力するキャパシタンス手段をさらに備えたことを 特徴とするデバイス。 ６０．請求項５９記載のデバイスにおいて、クロック信号および前記キャパシタ ンス手段に結合された第２スイッチをさらに備えたことを特徴とするデバイス。 ６１．請求項６０記載のデバイスにおいて、クロック信号および前記キャパシタ ンス手段に結合された第２スイッチをさらに備えたことを特徴とするデバイス。 ６２．請求項６１記載のデバイスにおいて、ピクセル・データを受信し、複数の 駆動電極の前記それぞれの駆動電極に出力するインバータをさらに備えたことを 特徴とするデバイス。 ６３．請求項４７記載のデバイスにおいて、前記複数の手段は一連のサブフレー ムを備えたイメージ・データを受信することを特徴とするデバイス。 ６４．請求項６３記載のデバイスにおいて、前記複数の手段はイメージのカラー 統合化を観察者に出力するだけの十分に高いフレーム・レートでシリアルに表示 される一連のカラー・サブフレームを備えたイメージ・データを受信することを 特徴とするデバイス。 ６５．請求項６３記載のデバイスにおいて、前記複数の手段はイメージのグレイ ・スケール統合化を観察者に出力するのに十分に高いフレーム・レートでシリ アルに表示される一連のバイナリ・サブフレームを備えたイメージ・データを受 信することを特徴とするデバイス。 ６６．請求項４７記載のデバイスにおいて、前記基板は前記複数の駆動電極で駆 動される空間光変調器を備えたことを特徴とするデバイス。 ６７．請求項４７記載のデバイスにおいて、前記第１表面上に配置され、前記複 数の駆動電極で駆動される液晶層をさらに備えたことを特徴とするデバイス。 ６８．第１表面を有する基板と、 基板の前記第１表面上に配置された複数の駆動電極と、 前記基板上に配置され、それぞれが前記複数の駆動電極に結合された複数の回 路であって、イメージ・データを受信してストアすると共に、スイッチング信号 に同期して一度に１フレームずつ前記複数の駆動電極を駆動するものと を備えたことを特徴とするデバイス。 ６９．請求項６８記載のデバイスにおいて、前記複数の回路の各々は、 ゲート信号およびデータ・ラインに結合されて、前記ゲート信号に従って前記 イメージ・データのピクセル・データを受信し、前記ピクセル・データを出力す る第１スイッチと、 前記第１スイッチに結合されて前記ピクセル・データを受信する第１インバー タと、 クロック信号および前記第１インバータに結合された第２スイッチと、 前記スイッチおよび前記複数の駆動電極のそれぞれの駆動電極に結合された第 ２インバータであって、前記ピクセル・データは前記クロック信号に同期して前 記第１インバータから前記第２インバータに送信され、前記ピクセル・データを 複数の駆動電極の前記それぞれの駆動電極に出力するものと を備えたこと特徴とするデバイス。 ７０．複数のピクセルをもつディスプレイ・ユニット上にカラー・イメージを表 示する方法において、 第１フレーム表示レートに対応する第１時間期間内に表示されるカラー・イメ ージを備えた赤フレーム、緑フレーム、および青フレームを受信するステップと 、 前記赤フレーム、前記緑フレームおよび前記青フレームを前記第１フレーム表 示レートよりも高いレートで第１時間期間内に反復的にかつ散在的に表示するス テップと を備えたことを特徴とする方法。 ７１．請求項７０記載のカラー・イメージを表示する方法において、前記反復的 にかつ散在的に表示するステップは前記赤フレーム、前記緑フレームおよび前記 青フレームを前記第１時間期間内に各々２回散在的に表示するステップを備えた ことを特徴とする方法。 ７２．請求項７０記載のカラー・イメージを表示する方法において、前記反復的 にかつ散在的に表示するステップは前記赤フレーム、前記緑フレームおよび前記 青フレームを前記第１時間期間内に各々３回散在的に表示するステップを備えた ことを特徴とする方法。 ７３．請求項７０記載のカラー・イメージを表示する方法において、前記反復的 にかつ散在的に表示するステップは前記赤フレーム、前記緑フレームおよび前記 青フレームを前記第１時間期間内に各々Ｎ回散在的に表示するステップを備え、 ここで、Ｎは２より大であるか２に等しい整数であることを特徴とする方法。 ７４．請求項７０記載のカラー・イメージを表示する方法において、前記受信す るステップは１秒の約１／３０より小であるか等しい第１時間期間内に表示され るカラー・イメージを備えた赤フレーム、緑フレームおよび青フレームを受信す るステップを備えたことを特徴とする方法。 ７５．請求項７０記載のカラー・イメージを表示する方法において、後続のカラ ー・イメージについて前記受信するステップに続いて、前記反復的に表示するス テップを繰り返すステップをさらに備えたことを特徴とする方法。 ７６．請求項７０記載のカラー・イメージを表示する方法において、一連の後続 のカラー・イメージ内の各カラー・イメージについて前記受信するステップに続 いて、前記反復的に表示するステップを繰り返すことをさらに備えたことを特徴 とする方法。 ７７．請求項７０記載のカラー・イメージを表示する方法において、前記反復的 にかつ散在的に表示するステップは前記赤フレーム、前記緑フレーム、および前 記青フレームを任意の順序で反復的にかつ散在的に表示するステップを備えたこ とを特徴とする方法。 ７８．請求項６３記載のデバイスにおいて、前記複数の手段は一連のアナログ・ カラー・サブフレームを備えたイメージ・データを受信することを特徴とするデ バイス。 ７９．請求項６４記載のデバイスにおいて、前記複数の手段は一連のバイナリ・ カラー・サブフレームを備えたイメージ・データを受信することを特徴とするデ バイス。 ８０．第１表面を有する基板と、 基板の前記第１表面上に配置された複数の駆動電極と、 前記基板上に配置され、それぞれが前記複数の駆動電極に結合されてデータを 受信しストアする複数の回路であって、前記複数の回路の各々は前記複数の駆動 電極のそれぞれの駆動電極のためのデータを受信し、ストアする少なくとも２つ の記憶手段を備えており、前記複数の回路はスイッチング信号に同期して前記複 数の駆動電極を駆動するものと を備えたことを特徴とするデバイス。 ８１．請求項８０記載のデバイスにおいて、前記複数の回路の各々は前記複数の 駆動電極のそれぞれの駆動電極のためのデータを受信し、ストアする少なくとも ３つの記憶手段を備えたことを特徴とするデバイス。 ８２．請求項８０記載のデバイスにおいて、前記データはアナログ・イメージ・ データを備えたことを特徴とするデバイス。 ８３．請求項８２記載のデバイスにおいて、前記データは２値画像データを備え たことを特徴とするデバイス。 ８４．請求項８２記載のデバイスにおいて、前記アナログ・イメージ・データは アナログ・カラー・イメージ・データを備えたことを特徴とするデバイス。 ８５．請求項８３記載のデバイスにおいて、前記２値画像・データはアナログ・ カラー・イメージ・データを備えたことを特徴とするデバイス。 ８６．請求項８１記載のデバイスにおいて、前記イメージ・データはカラー・イ メージ・データを備え、前記３つの記憶手段の各々はそれぞれの赤データ、緑デ ータおよび青データをストアすることを特徴とするデバイス。