KR100780432B1 - 발광장치 - Google Patents
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Abstract
EL 소자의 발광 시간을 임의적으로 설정할 수 있는, 시분할 계조 표시를 행하는 전기광학장치가 제공된다. n개의 서스테인 기간(Ts1, ..., Tsn)중 적어도 하나의 서스테인 기간 중의 EL 소자의 발광 휘도가 다른 서스테인 기간 중의 EL 소자의 발광 휘도보다 항상 낮게 되도록 설정되고, 서스테인 기간은 휘도가 저하된 양만큼 연장된다. 이 구성에 의하면, EL 소자의 발광 휘도를 낮게 설정함으로써 서스테인 기간이 연장될 수 있다.
발광장치, 발광소자, 박막트랜지스터, 절연막, 평탄화 막
Description
도 1은 본 발명에 따른 EL 표시장치의 화소부의 회로도.
도 2는 본 발명에 따른 디지털 방식의 시분할 계조 표시의 타이밍 차트.
도 3(A) 및 도 3(B)는 EL 구동용 TFT의 트랜지스터 특성을 나타내는 그래프.
도 4(A) 및 도 4(B)는 본 발명에 따른 EL 표시장치의 회로 구성을 나타내는 도면.
도 5는 본 발명에 따른 EL 표시장치의 단면 구조의 개략도.
도 6은 본 발명에 따른 디지털 방식의 시분할 계조 표시의 타이밍 차트.
도 7(A)∼도 7(E)는 본 발명에 따른 EL 표시장치의 제작공정을 나타내는 도면.
도 8(A)∼도 8(D)는 본 발명에 따른 EL 표시장치의 제작공정을 나타내는 도면.
도 9(A)∼도 9(D)는 본 발명에 따른 EL 표시장치의 제작공정을 나타내는 도면.
도 10(A)∼도 10(C)는 본 발명에 따른 EL 표시장치의 제작공정을 나타내는 도면.
도 11은 본 발명에 따른 EL 표시장치의 사시도.
도 12(A) 및 도 12(B)는 본 발명에 따른 EL 표시장치의 상면도 및 단면도.
도 13(A) 및 도 13(B)는 본 발명에 따른 EL 표시장치의 화소부의 회로도.
도 14(A) 및 도 14(B)는 본 발명에 따른 EL 표시장치의 화소부의 회로도.
도 15(A) 및 도 15(B)는 본 발명에 따른 EL 표시장치의 화소부의 회로도.
도 16(A) 및 도 16(B)는 본 발명에 따른 EL 표시장치의 화소부의 회로도.
도 17(A)∼도 17(E)는 본 발명에 따른 EL 표시장치를 이용한 전자장치를 나타내는 도면.
도 18은 아날로그 방식의 EL 표시장치의 화소부의 회로도.
도 19는 아날로그 방식의 EL 표시장치의 타이밍 차트.
도 20은 보정전 비디오 신호와 보정후 비디오 신호의 관계를 나타내는 그래프.
도 21(A) 및 도 21(B)는 본 발명에 따른 EL 표시장치에 사용되는 보정 시스템을 나타내는 도면.
도 22는 보정전 비디오 신호와 보정후 비디오 신호의 관계를 나타내는 도면.
* 도면의 주요 부분에 대한 부호의 설명
1500: 화소부 1501: 스위칭용 TFT
1504: EL 구동용 TFT 1506: EL 소자
1508: 커패시터
본 발명은 기판상에 EL 소자를 제작하여 형성된 EL(electro-luminescence) 디스플레이(전기광학장치)에 관한 것이고, 특히, 본 발명은 반도체 소자(반도체 박막을 이용한 소자)를 이용한 EL 디스플레이 및 그 EL 디스플레이를 표시부에 사용한 전자장치에 관한 것이다.
최근, 기판상에 TFT를 형성하는 기술이 대폭으로 진보하고 있고, 액티브 매트릭스형 표시장치에의 TFT의 응용 개발이 진행되고 있다. 특히, 폴리실리콘막을 이용한 TFT는 종래의 비정질 규소막을 이용한 TFT보다 전계효과 이동도가 높기 때문에, 고속 동작이 가능하다. 따라서, 종래, 기판 외측의 구동회로에서 행해지던 화소 제어가 화소와 동일 기판상에 형성된 구동회로에서 행해지는 것이 가능하게 되었다.
그러한 액티브 매트릭스형 표시장치는 동일 기판상에 여러 가지 회로 및 소자를 제작함으로써 제조비용의 저감, 표시장치의 소형화, 수율의 상승, 스루풋(throughput)의 향상 등, 여러 가지 이점을 얻을 수 있다.
또한, 자기발광 소자로서 EL 소자를 가진 액티브 매트릭스형 EL 디스플레이에 대한 연구가 활발하게 되고 있다. EL 디스플레이는 유기 EL 디스플레이(OELD) 또는 유기 발광 다이오드(OLED)로도 불리고 있다.
EL 디스플레이는 액정 표시장치와는 달리 자기발광형이다. EL 소자는 한 쌍의 전극 사이에 EL 층이 끼워진 구성으로 되어 있다. 그러나, EL 층은 통상 적층 구조로 되어 있다. 대표적으로는, "이스트만 코닥 컴퍼니"의 Tang 등에 의해 제안 된 "정공 수송층/발광층/전자 수송층"의 적층 구조가 인용될 수 있다. 이러한 구조는 매우 높은 발광 효율을 가지며, 현재 연구 개발중인 거의 모든 EL 디스플레이는 이 구조를 채용하고 있다.
또한, 화소 전극상에 정공 주입층/정공 수송층/발광층/전자 수송층, 또는 정공 주입층/정공 수송층/발광층/전자 수송층/전자 주입층이 차례로 적층된 구조로 될 수도 있다. 발광층에는 형광성 색소 등이 첨가될 수도 있다.
본 명세서에서는, 화소 전극과 대향 전극 사이에 제공된 모든 층을 총칭하여 EL 층이라 부른다. 따라서, 상기한 정공 주입층, 정공 수송층, 발광층, 전자 수송층, 전자 주입층 등은 모두 EL 층에 포함된다.
그 다음, 상기 적층 구조를 가진 EL 층에 한 쌍의 전극으로부터 소정의 전압을 인가함으로써, 발광층에서 캐리어의 재결합이 일어나 발광한다. 한편, 본 명세서에서는, EL 소자가 발광하는 것을 EL 소자가 구동된다라고 부른다. 또한, 본 명세서에서는, 양극, EL 층 및 음극으로 형성된 발광 소자를 EL 소자라 부른다.
EL 디스플레이의 구동방법으로서는, 아날로그 방식의 구동방법(아날로그 구동)을 들 수 있다. EL 디스플레이의 아날로그 구동에 대하여 도 18 및 도 19를 참조하여 설명한다.
아날로그 구동의 EL 디스플레이의 화소부의 구조가 도 18에 도시되어 있다. 게이트 신호를 입력하는 y개의 게이트 신호선(G1∼Gy)이 화소의 스위칭용 TFT(1801)의 게이트 전극에 접속되어 있다. 각 화소의 스위칭용 TFT(1801)의 소스 영역과 드레인 영역 중 하나는 아날로그 비디오 신호를 입력하는 x개의 소스 신호 선(데이터 신호선이라고도 함)에 접속되고, 다른 하나는 각 화소의 EL 구동용 TFT(1804)의 게이트 전극 및 각 화소의 커패시터(1808)에 접속되어 있다.
각 화소에 설치된 EL 구동용 TFT(1804)의 소스 영역과 드레인 영역 중 하나는 전원 공급선(V1∼Vx)에 접속되고, 다른 하나는 EL 소자(1806)에 접속되어 있다. 전원 공급선(V1∼Vx)의 전위를 전원 전위라 부른다. 또한, 전원 공급선(V1∼Vx)은 각 화소에 설치된 커패시터(1808)에 접속되어 있다.
EL 소자(1806)는 양극, 음극, 및 그 양극과 음극 사이에 형성된 EL 층으로 이루어져 있다. 양극이 EL 구동용 TFT(1804)의 소스 영역 또는 드레인 영역에 접속되어 있는 경우, 바꿔 말하면, 양극이 화소 전극인 경우, 대향 전극인 음극은 일정한 전위로 유지된다. 반면에, 음극이 EL 구동용 TFT(1804)의 소스 영역 또는 드레인 영역에 접속되어 있는 경우, 바꿔 말하면, 음극이 화소 전극인 경우, 대향 전극인 양극은 일정한 전위로 유지된다.
대향 전극은 통상 일정한 전위로 유지되고, 본 명세서에서는, 대향 전극의 전위를 정상(定常) 전위(steady-state electric potential)라 부른다. 또한, 정상 전위를 대향 전극에 부여하기 위한 전원을 정상 전원이라 부른다. 대향 전극의 정상 전위와 화소 전극의 전원 전위 사이의 전위차가 EL 구동 전압이고, 이 EL 구동 전압이 EL 층에 인가된다.
EL 디스플레이를 아날로그 방식으로 구동하는 경우의 타이밍 차트가 도 19에 나타내어져 있다. 하나의 게이트 신호선이 선택되어 있는 기간을 1 라인 기간(L)이라 부른다. 또한, 모든 게이트 신호선(G1∼Gy)의 선택이 종료하기까지의 기간이 1 프레임 기간(F)에 해당한다. 도 18의 EL 디스플레이의 경우, y개의 게이트 신호선이 존재하므로, 1 프레임 기간 중에 y개의 라인 기간(L1∼Ly)이 제공되어 있다.
EL 디스플레이의 구동에 있어서, 1초간에 60개 이상의 프레임 기간이 제공되어 있다. 즉, 1초간에 60개 이상의 화상이 표시되는 것이 된다. 1초간에 표시되는 화상의 수가 60보다 적게 되면, 화상 플릭커(flicker)와 같은 문제가 시각적으로 두드러지게 되기 시작한다.
계조(階調)의 수가 증가함에 따라 1 프레임 기간 중의 라인 기간의 수도 증가하고, 구동회로를 높은 주파수로 동작시켜야 한다.
먼저, 전원 공급선(V1∼Vx)은 오프(off) 전원 전위로 유지되어 있다. 아날로그 방식의 구동에 있어서 오프 전원 전위란, EL 소자가 발광하지 않는 범위에서 정상 전위와 높이가 같은 전위이다. 또한, 이때, 오프 전원 전위와 정상 전위 사이의 차이를 오프 EL 구동 전압이라 부른다. 이상적으로는, 오프 EL 구동 전압은 0 V인 것이 바람직하고, EL 소자(1806)가 발광하지 않는 정도의 크기이면 좋다.
제1 라인 기간(L1)에서 게이트 신호선(G1)에 게이트 신호가 입력된다. 그 다음, 아날로그 비디오 신호가 소스 신호선(S1∼Sx)에 차례로 입력된다. 따라서, 스위칭용 TFT(1,1)는 온(on) 상태로 되므로, 소스 신호선(S1)에 입력된 아날로그 비디오 신호가 스위칭용 TFT(1,1)를 통해 EL 구동용 TFT(1,1)의 게이트 전극에 입력된다.
그 다음, 전원 공급선(V1)의 전위가 오프 전원 전위로부터 포화 전원 전위로 변화된다. 본 명세서에서, 포화 전원 전위란, EL 소자가 발광하는 정도로 정상 전 위와의 사이에 전위차를 가지는 전위를 말한다. 또한, 이 전위차를 포화 전원 전압이라 부른다.
아날로그 비디오 신호가 EL 구동용 TFT의 게이트 전극에 입력되고, 소스 영역과 드레인 영역 중 하나가 포화 전원 전위로 유지된 때, 소스 영역과 드레인 영역 중 다른 하나는 온(on) 전원 전위가 된다. 온(on) EL 구동 전위와 정상 전위 사이의 차이를 온 EL 구동 전압이라 부른다. 또한, 본 명세서에서, 온 EL 구동 전압과 오프 EL 구동 전압을 총칭하여 EL 구동 전압이라 부른다.
그 다음, 온 구동 전압이 EL 소자에 인가되어, 화소가 표시를 행한다. EL 구동용 TFT의 채널 형성 영역에서 흐르는 전류의 양은 그 EL 구동용 TFT의 게이트 전극에 입력되는 아날로그 비디오 신호의 전압 크기에 의해 제어된다. 따라서, 온 EL 구동 전위의 크기는 EL 구동용 TFT(1,1)의 게이트 전극에 인가되는 아날로그 비디오 신호에 의해 제어된다. 따라서, EL 소자에 인가되는 온 EL 구동 전압의 크기도 EL 구동용 TFT(1,1)의 게이트 전극에 인가되는 아날로그 비디오 신호에 의해 제어된다.
다음에, 마찬가지로 소스 신호선(S2)에 아날로그 비디오 신호가 입력되고, 스위칭용 TFT(2,1)가 온(on) 상태로 된다. 따라서, 소스 신호선(S2)에 입력된 아날로그 비디오 신호가 스위칭용 TFT(2,1)를 통해 EL 구동용 TFT(2,1)의 게이트 전극에 입력된다.
따라서, EL 구동용 TFT(2,1)는 온 상태로 된다. 그 다음, 전원 공급선(V2)의 전위가 오프 전원 전위로부터 포화 전원 전위로 변화된다. 따라서, EL 구동용 TFT(2,1)의 게이트 전극에 인가되는 아날로그 비디오 신호에 의해 크가기 제어된 온 구동 전압이 EL 소자에 인가되어, 화소가 표시를 행한다.
상기 동작들을 반복하여, 모든 소스 신호선(S1∼Sx)에의 아날로그 비디오 신호의 입력이 종료하면, 제1 라인 기간(L1)이 종료된다. 그 다음, 제2 라인 기간(S2)이 시작되고, 게이트 신호선(G2)에 게이트 신호가 입력된다. 그 다음, 제1 라인 기간(L1)과 마찬가지로, 아날로그 비디오 신호가 소스 신호선(S1∼Sx)에 차례로 입력된다.
소스 신호선(S1)에 아날로그 비디오 신호가 입력된다. 스위칭용 TFT(1,2)가 온으로 되므로, 소스 신호선(S1)에 입력된 아날로그 비디오 신호가 스위칭용 TFT(1,2)를 통해 EL 구동용 TFT(1,2)의 게이트 전극에 입력된다.
따라서, EL 구동용 TFT(1,2)가 온 상태로 된다. 그 다음, 전원 공급선(V1)의 전위가 오프 전원 전위로부터 포화 전원 전위로 변화된다. 따라서, EL 구동용 TFT(2,1)의 게이트 전극에 인가되는 아날로그 비디오 신호에 의해 크기가 제어된 온 구동 전압이 EL 소자에 인가되고, 화소가 표시를 행한다.
상기 동작들을 반복하여, 모든 소스 신호선(S1∼Sx)에의 아날로그 비디오 신호의 입력이 종료하면, 제2 라인 기간(L2)이 종료된다. 그 다음, 제3 라인 기간(S2)이 시작되고, 게이트 신호선(G3)에 게이트 신호가 입력된다.
그 다음, 상기 동작들이 차례로 반복되어, 게이트 신호선(G1∼Gy)에 게이트 신호가 완전히 입력되며, 모든 라인 기간(L1∼Ly)이 종료된다. 모든 라인 기간(L1∼Ly)이 종료되면, 1 프레임 기간이 종료된다. 1 프레임 기간 중에 모든 화소가 표시를 행하여, 하나의 화상이 형성된다.
그리하여, EL 소자의 발광량이 아날로그 비디오 신호에 따라 제어되고, 그 발광량의 제어에 의해 계조 표시가 행해진다. 이 방식은 아날로그 구동방법이라 불리는 구동방식이고, 신호의 진폭을 변경함으로써 계조 표시가 행해진다.
EL 소자에 공급되는 전류의 양이 EL 구동용 TFT의 게이트 전압에 의해 제어되는 모습을 도 3(A) 및 도 3(B)를 참조하여 상세히 설명한다.
도 3(A)는 EL 구동용 TFT의 트랜지스터 특성을 나타내는 그래프이고, 부호 401은 Id-Vg 특성(Id-Vg 곡선)을 나타낸다. 여기서, Id는 드레인 전류이고, Vg는 게이트 전압이다. 임의의 게이트 전압에 대하여 흐르는 전류의 양을 이 그래프에서 알 수 있다.
통상, 상기 Id-Vg 특성의 점선(402)으로 나타낸 영역이 EL 소자의 구동에 사용된다. 점선(402)으로 둘러싸인 영역의 확대도가 도 3(B)에 도시되어 있다.
도 3(B)의 빗금 영역이 서브스레시홀드(sub-threshold) 영역이라 불린다. 실제로는, 이 영역은 스레시홀드 전압(Vth) 부근 또는 그 이하의 게이트 전압을 나타내는 영역이고, 이 영역에서는, 드레이 전류가 게이트 전압의 변화에 대하여 지수함수적으로 변화한다. 이 영역을 사용하여 게이트 전압에 의한 전류 제어가 행해진다.
스위칭용 TFT가 온으로 되고, 화소내에 입력된 아날로그 비디오 신호가 EL 구동용 TFT의 게이트 전압이 된다. 이때, 도 3(A)에 나타낸 Id-Vg 특성에 따라 게이트 전압에 대하여 드레인 전류가 1 대 1로 결정된다. 즉, EL 구동용 TFT의 게이 트 전극에 입력되는 아날로그 비디오 신호의 전압에 대응하여 드레인 영역의 전위(온 EL 구동 전위)가 결정되고, 소정의 드레인 전류가 EL 소자에서 흐르고, 그 전류의 양에 대응하는 발광량으로 EL 소자가 발광한다.
그리하여, 비디오 신호에 따라 EL 소자의 발광량이 제어되고, 그 발광량을 제어함으로써 계조 표시가 행해진다.
그러나, 상기 아날로그 구동은 TFT의 특성 편차에 매우 약하다는 결점이 있다. 예를 들어, 스위칭용 TFT의 Id-Vg 특성이 동일 계조를 표시하는 인접 화소의 스위칭용 TFT의 것과 다른 경우(전체적으로 플러스 또는 마이너스 측으로 시프트(shift)한 경우)를 상정(想定)한다.
이 경우, 각 스위칭용 TFT의 드레인 전류는 편차의 정도에 따라 다르게 되고, 각 화소의 EL 구동용 TFT에 상이한 게이트 전압이 인가되게 된다. 즉, 각 EL 소자에서 상이한 전류가 흐르고, 그 결과, 발광량이 다르게 되어, 동일 계조의 표시가 행해지지 않게 된다.
또한, 각 화소의 EL 구동용 TFT에 동일한 게이트 전압이 인가된다고 가정하여도, EL 구동용 TFT의 Id-Vg 특성에 편차가 있으면, 동일한 드레인 전류가 출력될 수 없다. 또한, 도 3(A)로부터도 명백한 바와 같이, 드레인 전류가 게이트 전압의 변화에 대하여 지수함수적으로 변화하는 영역을 사용하고 있으므로, Id-Vg 특성이 적게라도 벗어나면, 동일한 게이트 전압에서도 출력되는 전류의 양이 크게 달라지는 사태가 발생할 수 있다. 이것이 일어나면, 동일한 전압의 신호가 입력되더라도, Id-Vg 특성의 작은 편차로 인해 인접 화소의 EL 소자에서의 발광량이 크게 달 라진다.
실제로는, 스위칭용 TFT에서의 편차와 EL 구동용 TFT에서의 편차 사이에는 상승 효과가 있으므로, 조건적으로는 더욱 어렵게 된다. 따라서, 아날로그 구동은 TFT의 특성 편차에 대해 매우 민감하고, 이 점이 종래의 액티브 매트릭스형 EL 표시장치의 다색 컬러화(multi-colorization)의 장해가 되었다.
따라서, 본 발명은 상기한 문제점들을 감안하여 된 것이고, 본 발명의 목적은 선명한 다계조 컬러 표시가 가능한 액티브 매트릭스형 EL 표시장치를 제공하는데 있다.
본 발명의 다른 목적은 그러한 액티브 매트릭스형 EL 표시장치를 표시용 디스플레이로서 구비한 고성능의 전자장치를 제공하는데 있다.
본 발명자들은, 상기한 아날로그 구동의 문제는 드레인 전류가 게이트 전압의 변화에 대하여 지수함수적으로 변화하기 때문에 Id-Vg 특성 편차의 영향을 받기 쉬운 서브스레시홀드 영역을 사용하여 EL 소자에서 흐르는 전류의 양을 제어하는 것에 기인하는 것이라 생각하였다.
즉, Id-Vg 특성 편차가 있는 경우, 서브스레시홀드 영역에서 드레인 전류가 게이트 전압의 변화에 대하여 지수함수적으로 변화하므로, 동일한 게이트 전압이 인가되더라도 상이한 전류(드레인 전류)가 출력된다. 그 결과, 원하는 계조가 얻어지지 않는 결함이 발생한다.
따라서, 본 발명자들은, EL 소자의 발광량의 제어를, 서브스레시홀드 영역을 사용한 전류의 제어에 의해 행하지 않고, 주로 EL 소자가 발광하는 시간의 제어에 의해 행하는 것을 생각하였다. 간단히 설명하면, 본 발명에서는, EL 소자의 발광량을 시간으로 제어하여 계조 표시를 행한다. EL 소자의 발광 시간을 제어함으로써 계조 표시를 행하는 것을 시분할 방식의 구동방법(이하, 디지털 구동이라 한다)이라 부른다. 시분할 방식의 구동방법에 의해 행해지는 계조 표시를 시분할 계조 표시라 부른다.
상기 구성을 이용함으로써, TFT에 따라 Id-Vg 특성에 다소의 편차가 있어도, 동일한 게이트 전압이 인가될 때 출력되는 전류의 양의 편차를 억제할 수 있다. 따라서, 동일한 전압 신호가 입력되더라도, Id-Vg 특성의 편차로 인해 인접 화소의 EL 소자들에서의 발광량이 크게 달라지는 사태를 피하는 것이 가능하게 된다.
이하, 본 발명의 구성을 나타낸다.
본 발명에 따르면, 다수의 EL 소자와, 그 다수의 EL 소자를 가진 다수의 화소를 포함하는 전기광학장치에 있어서, 1 프레임 기간 중에 EL 소자가 발광하는 기간과 EL 소자의 발광 휘도를 제어함으로써 계조 표시를 행하는 것을 특징으로 하는 전기광학장치가 제공된다.
본 발명에 따르면, 다수의 EL 소자와, 그 다수의 EL 소자를 가진 다수의 화소를 포함하는 전기광학장치에 있어서, 1 프레임 기간이 n개의 서브프레임(subframe) 기간(SF1, SF2, ..., SFn)으로 이루어지고, 그 n개의 서브프레임 기간(SF1, SF2, ..., SFn)은 어드레스(address) 기간(Ta1, Ta2, ..., Tan)과 서스테 인(sustain) 기간(Ts1, Ts2, ..., Tsn)을 각각 가지고, 상기 어드레스 기간(Ta1, Ta2, ..., Tan)에서 디지털 데이터 신호가 상기 다수의 화소 모두에 입력되고, 상기 디지털 데이터 신호에 따라 상기 서스테인 기간(Ts1, Ts2, ..., Tsn) 중에 상기 다수의 EL 소자가 발광하거나 발광하지 않도록 선택되고, 상기 서스테인 기간(Ts1, Ts2, ..., Tsn) 중 적어도 하나의 서스테인 기간 Tsp (여기서, p는 1 이상, n 이하의 자연수임) 중의 EL 소자의 발광 휘도가, 상기 서스테인 기간 Tsp를 제외한 임의의 서스테인 기간 Tsq (여기서, q는 p를 제외하고 1 이상, n 이하의 임의의 자연수임) 중의 EL 소자의 발광 휘도의 1/m (여기서, m은 정수(正數)임)이고, 상기 서스테인 기간 Tsp의 길이는 2-(p-1)T×m (여기서, T는 정(正)의 정수(定數)임)으로 표현되고, 상기 서스테인 기간 Tsq의 길이는 2-(q-1)T로 표현되는 것을 특징으로 하는 전기광학장치가 제공된다.
본 발명에 따르면, 다수의 EL 소자 각각이 제1 전극, 제2 전극, 및 그 제1 전극과 제2 전극 사이에 형성된 EL 층을 가지고, 그 EL 층은 저분자계 유기 재료 또는 폴리머계 유기 재료를 함유하는 것을 특징으로 할 수도 있다.
본 발명에 따르면, 다수의 EL 소자와, 그 다수의 EL 소자를 가진 다수의 화소를 포함하는 전기광학장치에 있어서, 1 프레임 기간이 n개의 서브프레임 기간(SF1, SF2, ..., SFn)으로 이루어지고, 그 n개의 서브프레임 기간(SF1, SF2, ..., SFn)은 어드레스 기간(Ta1, Ta2, ..., Tan)과 서스테인 기간(Ts1, Ts2, ..., Tsn)을 각각 가지고, 상기 어드레스 기간(Ta1, Ta2, ..., Tan)에서 디지털 데이터 신호가 상기 다수의 화소 모두에 입력되고, 상기 디지털 데이터 신호에 따라 상기 서스테인 기간(Ts1, Ts2, ..., Tsn) 중에 상기 다수의 EL 소자가 발광하거나 발광하지 않도록 선택되고, 상기 서스테인 기간(Ts1, Ts2, ..., Tsn) 중 적어도 하나의 서스테인 기간 Tsp (여기서, p는 1 이상, n 이하의 자연수임) 중의 EL 소자의 발광 휘도가, 상기 서스테인 기간 Tsp를 제외한 임의의 서스테인 기간 Tsq (여기서, q는 p를 제외하고 1 이상, n 이하의 임의의 자연수임) 중의 EL 소자의 발광 휘도의 1/m (여기서, m은 정수(正數)임)이고, 상기 서스테인 기간 Tsp의 길이는 2-(p-1)T×m (여기서, T는 정(正)의 정수(定數)임)으로 표현되고, 상기 서스테인 기간 Tsq의 길이는 2-(q-1)T로 표현되며, 상기 다수의 EL 소자 각각이 제1 전극, 제2 전극, 및 그 제1 전극과 제2 전극 사이에 형성된 EL 층을 가지고, 상기 EL 소자의 발광 휘도가 상기 제1 전극과 상기 제2 전극 사이에 인가되는 온(on) EL 구동 전압에 의해 제어되는 것을 특징으로 하는 전기광학장치가 제공된다.
본 발명에 따르면, EL 층이 저분자계 유기 재료 또는 폴리머계 유기 재료를 함유하는 것을 특징으로 할 수도 있다.
본 발명에 따르면, 저분자계 유기 재료는 Alq3(트리스-8-퀴놀리놀레이트 알루미늄 착체) 또는 TPD(트리-페닐아민 유전체)로 된 것을 특징으로 할 수도 있다.
본 발명에 따르면, 폴리머계 유기 재료는 PPV(폴리-파라페닐렌 비닐렌), PVK(폴리-비닐 카바졸), 또는 폴리카보네이트로 된 것을 특징으로 할 수도 있다.
본 발명에 따르면, 1 프레임 기간은 1/60초 이하일 수 있다.
본 발명에 따르면, 상기 전기광학장치는 표시에 보정을 가하기 위한 보정 데이터를 기억하는 메모리 회로를 가지고, 그 메모리 회로에 의해 보정된 디지털 비디오 신호가 소스 신호측 구동회로에 입력되는 것을 특징으로 할 수도 있다.
본 발명은 상기 전기광학장치를 이용한 컴퓨터, 비디오 카메라 또는 DVD 플레이어일 수도 있다.
이하, 본 발명의 디지털 방식의 시분할 계조 표시에 대하여 도 1 및 도 2를 사용하여 설명한다. 여기서는, n비트 디지털 데이터 신호에 따라 2n 계조 표시를 행하는 경우를 설명한다.
본 발명의 EL 표시장치의 화소부(1500)의 구조가 도 1에 도시되어 있다. 게이트 신호를 입력하는 게이트 신호선(G1∼Gy)이 각 화소의 스위칭용 TFT(1501)의 게이트 전극에 접속되어 있다. 또한, 각 화소의 스위칭용 TFT(1501)의 소스 영역과 드레인 영역 중 하나는 디지털 신호를 입력하는 소스 신호선(데이터 신호선으로도 불림)(S1∼Sx)에 접속되고, 다른 하나는 각 화소의 EL 구동용 TFT(1504)의 게이트 전극 및 커패시터(1508)에 접속되어 있다. 본 발명의 실시형태에서는, 커패시터(1508)를 가지는 구성으로 하였지만, 커패시터(1508)가 없는 구성이어도 좋다. 본 발명이 커패시터의 유무에 한정되는 것은 아니다.
EL 구동용 TFT(1504)의 소스 영역과 드레인 영역 중 하나는 전원 공급선(V1∼Vx)에 접속되고, 다른 하나는 EL 소자(1506)에 접속되어 있다. 전원 공급선(V1∼Vx)의 전위를 전원 전위라 부른다. 또한, 전원 공급선(V1∼Vx)은 각 화소의 커 패시터(1508)에 접속되어 있다. 디지털 데이터 신호는 아날로그 또는 디지털 비디오 신호를 시분할 계조 표시를 행하기 위해 디지털 신호로 변환된 신호이고, 화상 정보를 함유한다.
EL 소자(1506)들 각각은 양극, 음극, 및 그 양극과 음극 사이에 형성된 EL 층으로 구성되어 있다. 양극이 EL 구동용 TFT(1504)의 소스 영역 또는 드레인 영역에 접속되어 있는 경우, 바꿔 말하면, 양극이 화소 전극인 경우, 음극은 대향 전극이 된다. 반대로, 음극이 EL 구동용 TFT(1504)의 소스 영역 또는 드레인 영역에 접속되어 있는 경우, 바꿔 말하면, 음극이 화소 전극인 경우, 양극은 대향 전극이 된다. 또한, 본 명세서에서, 대향 전극의 전위를 정상(定常) 전위라 부른다. 또한, 대향 전극에 정상 전위를 인가하는 전원을 정상(定常) 전원이라 부른다.
대향 전극의 정상 전위와 화소 전극의 전원 전위 사이의 전위차가 EL 구동 전압이고, 이 EL 구동 전압이 EL 층에 인가된다. 전원 전위는 항상 일정하다.
본 발명의 EL 표시장치의 디지털 구동 중의 타이밍 차트가 도 2에 도시되어 있다. 먼저, 1 프레임 기간(F)이 n개의 서브프레임 기간(SF1∼SFn)으로 분할된다. 화소부의 모든 화소가 하나의 화상을 표시하는 기간을 1 프레임 기간(F)이라 부른다.
통상의 EL 표시장치에서는, 1초간에 60개 이상의 프레임 기간이 형성되어 있고, 1초간에 60개 이상의 화상이 표시된다. 1초간에 표시되는 화상의 수가 60보다 적게 되면, 화상 플릭커와 같은 문제가 시각적으로 두드러지게 되기 시작한다.
1 프레임 기간을 다수로 분할한 기간을 서브프레임 기간이라 부른다. 계조 의 수가 증가함에 따라, 1 프레임 기간의 분할 수도 증가하고, 구동회로를 높은 주파수로 구동하여야 한다.
서브프레임 기간은 어드레스 기간(Ta)과 서스테인 기간(Ts)으로 나누어진다. 어드레스 기간은 1 서브프레임 기간 중에 모든 화소에 디지털 데이터 신호를 입력하는데 요구되는 시간이고, 서스테인 기간(점등(點燈) 기간으로도 불림)은 EL 소자를 발광시키는 기간이다.
서브프레임 기간 SF1∼SFn이 각각 가지는 어드레스 기간(Ta)을 각각 Ta1∼Tan이라 하고, 서브프레임 기간 SF1∼SFn이 각각 가지는 서스테인 기간(Ts)을 각각 Ts1∼Tsn이라 한다.
먼저, 어드레스 기간에서, EL 소자(1506)의 대향 전극은 전원 전위와 동일한 높이의 정상 전위로 유지된다. 본 발명의 실시형태에서, 디지털 구동의 어드레스 기간에서의 정상 전위를 오프 정상 전위라 부른다. 오프 정상 전위의 높이는 EL 소자(1506)가 발광하지 않는 범위내에서 전원 전위의 높이와 동일할 수 있다. 이때의 EL 구동 전압을 오프 EL 구동 전압이라 부른다. 이상적으로는, 오프 EL 구동 전압은 0 V인 것이 바람직하지만, EL 소자(1506)가 발광하지 않는 정도의 크기일 수도 있다.
그 다음, 게이트 신호선(G1)에 게이트 신호가 입력되고, 게이트 신호선(G1)에 접속된 모든 스위칭용 TFT(1501)가 온(on)으로 된다.
게이트 신호선(G1)에 접속된 스위칭용 TFT(1501)이 온으로 된 상태에서, 디지털 데이터 신호가 모든 소스 신호선(S1∼Sx)에 동시에 입력된다. 이 디지털 데 이터 신호는 "0" 또는 "1"의 정보를 함유하고, 디지털 데이터 신호 "0"과 "1" 중 하나는 Hi 전압을 가지고, 다른 하나는 Lo 전압을 가진다.
그 다음, 소스 신호선(S1∼Sx)에 입력된 디지털 데이터 신호가 온 상태의 스위칭용 TFT(1501)를 통해 EL 구동용 TFT(1504)의 게이트 전극에 입력된다. 또한, 이 디지털 데이터 신호는 게이트 신호선(G1)에 접속된 모든 화소의 커패시터(1508)에도 입력되고, 전하가 보유된다.
다음에, 게이트 신호선(G2)에 게이트 신호가 입력되고, 게이트 신호선(G2)에 접속된 모든 스위칭용 TFT(1501)가 온 상태로 된다. 게이트 신호선(G2)에 접속된 스위칭용 TFT(1501)가 온으로 된 상태에서, 디지털 데이터 신호가 모든 소스 신호선(S1∼Sx)에 동시에 입력된다. 소스 신호선(S1∼Sx)에 입력된 디지털 데이터 신호는 스위칭용 TFT(1501)를 통해 EL 구동용 TFT(1504)의 게이트 전극에 입력된다. 또한, 이 디지털 데이터 신호는 게이트 신호선(G2)에 접속된 모든 화소의 커패시터(1508)에도 입력되어 보유된다.
상기 동작을 게이트 신호선(Gy)까지 반복함으로써, 모든 화소에 디지털 데이터 신호가 입력된다. 모든 화소에 디지털 데이터 신호가 입력되기까지의 기간이 어드레스 기간이다.
어드레스 기간이 종료됨과 동시에 서스테인 기간이 개시된다. 서스테인 기간이 시작되면, 대향 전극의 전위가 오프 정상 전위로부터 온 정상 전위로 변한다. 본 발명의 실시형태에서, 디지털 구동의 서스테인 기간에서의 정상 전위를 온 정상 전위라 부른다. 온 정상 전위는 EL 소자가 발광하는 정도로 전원 전위와의 사이에 전위차를 가질 수 있다. 이 전위차를 온 EL 구동 전압이라 부른다. 오프 정상 전위와 온 정상 전위를 총칭하여 정상 전위라 부른다. 또한, 온 EL 구동 전압과 오프 EL 구동 전압을 총칭하여 EL 구동 전압이라 부른다.
서스테인 기간에서 모든 스위칭용 TFT(1501)는 오프 상태로 된다. 그 다음, 커패시터(1508)에 보유된 디지털 데이터 신호가 EL 구동용 TFT(1504)의 게이트 전극에 입력된다.
본 발명의 실시형태에서는, 디지털 데이터 신호가 "0"의 정보를 함유하는 경우, EL 구동용 TFT(1504)는 오프 상태로 된다. 따라서, EL 소자(1506)의 화소 전극이 오프 정상 전위로 유지된다. 그 결과, "0"의 정보를 함유하는 디지털 데이터 신호가 인가되는 화소에 포함된 EL 소자(1506)는 발광하지 않는다.
반면에, 본 발명의 실시형태에서는, "1"의 정보를 가지는 경우, EL 구동용 TFT(1504)는 온 상태로 된다. 따라서, EL 소자(1506)의 화소 전극에 전원 전위가 인가된다. 그 결과, "1"의 정보를 가지는 디지털 데이터 신호가 인가되는 화소에 포함된 EL 소자(1506)는 발광한다.
서스테인 기간이 종료하면 다시 어드레스 기간이 개시되고, 모든 화소에 데이터 신호가 입력된 때, 서스테인 기간이 개시된다. 이때, 기간 Ts1∼Ts(n-1) 중 임의의 기간이 서스테인 기간이 된다. 여기서는, Ts(n-1) 기간에 소정의 화소를 온(on)으로 하는(점등시키는) 것으로 한다.
나머지 n-2개의 서브프레임 기간에 대하여 같은 동작이 차례로 반복되고, Ts(n-2), Ts(n-3), ..., Ts1이 서스테인 기간으로서 차례로 설정되며, 각각의 서브 프레임에서 소정의 화소들이 온으로 된다.
n개의 서브프레임 기간이 종료된 후에 1 프레임 기간이 종료된다.
본 발명에서, n개의 서스테인 기간(Ts1, ..., Tsn) 중 적어도 하나의 서스테인 기간 중의 EL 소자의 발광 휘도는 다른 서스테인 기간에서의 EL 소자의 발광 휘도보다 항상 낮게 되도록 설정된다.
발광 휘도가 다른 서스테인 기간에서의 발광 휘도의 1/m이 되는 서스테인 기간을 Tsp (여기서, p는 1 이상, n 이하의 임의의 수임)라 하면, n개의 서스테인 기간(Ts1, ..., Tsn)중, 서스테인 기간 Tsp 이외의 서스테인 기간의 길이는 2-(n-1)T (여기서, T는 정(正)의 정수(定數)임)로 표현된다. 또한, 서스테인 기간 Tsp의 길이는 2-(p-1)T×m (여기서, m은 1보다 큰 정수(正數)임)으로 표현된다. 따라서, 서스테인 기간 Tsp 중의 EL 소자의 발광 휘도가 다른 서스테인 기간 중의 발광 휘도의 1/m이어도, 서스테인 기간 Tsp의 길이가 2-(p-1)T×m으로 설정되어 있으므로, 소망의 계조 표시가 얻어질 수 있다.
따라서, n개의 서스테인 기간(Ts1, ..., Tsn)중 어느 서스테인 기간을 서스테인 기간 Tsp라 하여도, 또한, 서스테인 기간 Tsp를 얼마나 형성하여도, 각 서스테인 기간(Ts1, ..., Tsn) 중의 EL 소자의 발광량을 Lm1, ..., Lmn으로 하면, Lm1:Lm2:Lm3:...:Lm(n-1):Lmn = 20:2-1:2-2:...:2-(n-2):2-(n-1)이 된다. 그러나, SF1∼SFn을 출현시키는 순서는 어떻게 하여도 좋으므로, 서스테인 기간(Ts1, ..., Tsn) 을 출현시키는 순서도 임의적이다. 서스테인 기간들을 조합함으로써, 2n 계조 중 소망의 계조 표시가 행해질 수 있다.
각 화소의 계조는 1 프레임 기간에서 어느 서브프레임 기간을 선택하여 발광시키는가에 따라 결정된다. 예를 들어, n = 8일 때, 모든 서스테인 기간에서 발광한 경우의 화소의 휘도를 100%라고 하면, Ts1 및 Ts2에서 화소가 발광한 경우에는, 휘도가 75%로 표현되고, Ts3, Ts5, 및 Ts8을 선택한 경우에는, 휘도가 16%로 표현될 수 있다.
본 발명에서는, 상기 구성에 의해, TFT에 따라 Id-Vg 특성에 다소의 편차가 있어도, 동일한 게이트 전압이 인가된 때에 출력되는 전류량의 편차를 억제할 수 있다. 따라서, 동일한 전압 신호가 입력되어도, Id-Vg 특성의 편차로 인해 인접 화소의 EL 소자의 발광량이 크게 달라지는 사태를 피하는 것이 가능하게 된다.
또한, EL 소자의 발광 휘도가 다른 서스테인 기간 중의 발광 휘도의 1/m이 되는 서스테인 기간 Tsp에서, EL 소자의 발광 시간을 2-(p-1)T×m (여기서, T는 정의 정수임)으로 할 수 있다. 상기 구성에 의해, 화상의 계조 수가 높게 되는 것에 따라 비트 수 n이 크게 되고, 2-(n-1)T로 표현되는 서스테인 기간의 길이가 짧게 되어도, EL 소자의 발광 휘도를 다른 서스테인 기간에서의 발광 휘도의 1/m이 되도록 조절함으로써, 서스테인 기간의 길이를 2-(p-1)T×m으로 하고, 그 길이를 연장하는 것이 가능하게 된다.
본 발명의 상기 구성에서는, 전원 전위가 항상 일정하게 유지되고, 대향 전극의 전위는 어드레스 기간과 서스테인 기간에서 변경되고, 오프 EL 구동 전압 또는 온 EL 구동 전압이 EL 층에 인가된다. 그러나, 본 발명은 이 구성에 한정되는 것은 아니다. 이와는 달리, 대향 전극의 전위가 항상 일정하게 유지될 수 있고, 어드레스 기간과 서스테인 기간에서 전원 전위를 변경함으로써, 오프 EL 구동 전압 또는 온 EL 구동 전압이 EL 층에 인가될 수도 있다. 이 경우, EL 소자의 발광 휘도의 조절은 전원 전위를 제어함으로써 행해진다.
또한, 본 발명의 상기 구성에서는, 오프 EL 구동 전압을 제로(0)로 하여 EL 소자를 발광시키지 않았지만, 오프 EL 구동 전압을 온 EL 구동 전압과 동일한 전압으로 하고, 어드레스 기간 중에도 발광시키도록 하여도 좋다. 이 경우, 전원 전위와 정상 전위는 항상 일정 값으로 유지된다. 그러나, 이 경우, 서브프레임 기간이 발광 기간이 되므로, 서브프레임 기간의 길이를 SF1, SF2, ..., SFn = 20T, 2-1T, ..., 2-(n-1)T로 하고, 휘도가 1/m인 서브프레임 기간의 길이를 2-(n-1)T×m으로 한다. 상기 구성에 의해, 어드레스 기간 중에 발광하지 않는 구동방법에 비해 높은 휘도의 화상이 얻어질 수 있다.
또한, 본 발명의 실시형태에서는. 표시장치가 비(非)인터레이스 주사(non-interlace scanning)로 구동되는 경우를 설명하였지만, 본 발명의 표시장치는 인터레이스 주사로 구동될 수도 있다.
이하, 본 발명의 실시예들을 설명한다.
[실시예 1]
본 발명의 구성을 디지털 구동방식의 시분할 계조 표시를 행하는 EL 표시장치의 예를 사용하여 설명한다. 본 발명의 회로 구성의 일 예가 도 4에 도시되어 있다.
도 4(A)의 EL 표시장치는, 화소부(101)와, 그 화소부의 주변에 배치된 소스 신호측 구동회로(102) 및 게이트 신호측 구동회로(103)를 가지고 있고, 이들 모두는 동일 기판상에 형성된 TFT로 구성되어 있다. 본 실시예에서는, EL 표시장치가 하나의 소스 신호측 구동회로와 하나의 게이트 신호측 구동회로를 가지고 있지만, 본 발명에서는, 2개의 소스 신호측 구동회로가 사용될 수도 있고, 또한, 2개의 게이트 신호측 구동회로가 사용될 수도 있다.
소스 신호측 구동회로(102)는 기본적으로 시프트 레지스터(102a), 래치(A)(102b) 및 래치(B)(102c)를 포함한다. 또한, 시프트 레지스터(102a)에는 클록 펄스(CK) 및 스타트 펄스(SP)가 입력되고, 래치(A)(102b)에는 디지털 데이터 신호가 입력되며, 래치(B)(102c)에는 래치 신호가 입력된다.
또한, 도시되지 않았지만, 게이트 신호측 구동회로(103)는 시프트 레지스터와 버퍼를 가지고 있다. 버퍼의 출력측에 멀티플렉서가 설치될 수도 있다.
화소부에 입력되는 디지털 데이터 신호는 시분할 계조 데이터 신호 발생 회로(114)에 의해 형성된다. 이 회로는, 아날로그 신호 또는 디지털 신호(화상 정보를 함유하는 신호)인 비디오 신호를 시분할 계조를 행하기 위한 디지털 데이터 신호로 변환하는 것과 함께, 시분할 계조 표시를 행하는데 필요한 타이밍 펄스 등을 발생시키는 회로이다.
전형적으로는, 시분할 계조 데이터 신호 발생 회로(114)에는, 1 프레임 기간을 n비트 계조(여기서, n은 2 이상의 정수(整數)임)에 대응하는 다수의 서브프레임 기간으로 분할하는 수단, 다수의 서브프레임 기간에서 어드레스 기간과 서스테인 기간을 선택하는 수단, 및 서스테인 기간의 길이를 설정하는 수단이 포함된다.
시분할 계조 데이터 신호 발생 회로(114)는 본 발명의 EL 표시장치의 외부에 마련될 수도 있다. 이 경우, 시분할 계조 데이터 신호 발생 회로(114)에서 형성된 디지털 데이터 신호가 본 발명의 EL 표시장치에 입력되는 구성이 된다. 따라서, 본 발명의 EL 표시장치를 디스플레이로서 구비한 전자장치(EL 표시장치)는 본 발명의 EL 표시장치와 시분할 계조 데이터 신호 발생 회로를 별도의 부품으로서 포함하는 것으로 된다.
또한, 시분할 계조 데이터 신호 발생 회로(114)를 IC 칩 등의 형태로 본 발명의 EL 표시장치에 실장할 수도 있다. 이 경우, 그 IC 칩에 의해 형성된 디지털 데이터 신호가 본 발명의 EL 표시장치에 입력되는 구성이 된다. 따라서, 본 발명의 EL 표시장치를 디스플레이로서 구비한 전자장치는 시분할 계조 데이터 신호 발생 회로를 포함하는 IC 칩이 실장된 본 발명의 EL 표시장치를 부품으로서 포함하는 것으로 된다.
또한, 시분할 계조 데이터 신호 발생 회로(114)는 화소부(101), 소스 신호측 구동회로(102) 및 게이트 신호측 구동회로(103)와 동일 기판상에 TFT로 형성될 수도 있다. 이 경우, 화상 정보를 함유하는 비디오 신호가 EL 표시장치에 입력되 는 것이라면, 기판에서 모든 처리가 행해질 수 있다. 물론, 본 발명에서 사용된 폴리실리콘막을 활성층으로 하는 TFT로 시분할 계조 데이터 신호 발생 회로를 형성할 수도 있다. 또한, 이 경우, 본 발명의 EL 표시장치를 디스플레이로서 구비한 전자장치는 EL 표시장치 자체에 내장된 시분할 계조 데이터 신호 발생 회로를 구비하여, 전자장치를 소형화하는 것이 가능하다.
화소부(101)에는 다수의 화소(104)가 매트릭스 형태로 배열되어 있다. 화소(104)를 확대한 도면이 도 4(B)에 도시되어 있다. 도 4(B)에서, 부호 105는 스위칭용 TFT를 나타낸다. 이 스위칭용 TFT(105)의 게이트 전극은 게이트 신호를 입력하는 게이트 신호선(106)에 접속되어 있다. 스위칭용 TFT(105)의 드레인 영역과 소스 영역 중 하나는 디지털 데이터 신호를 입력하는 소스 신호선(107)에 접속되고, 다른 하나는 EL 구동용 TFT(108)의 게이트 전극 및 각 화소의 커패시터(113)에 접속되어 있다.
또한, EL 구동용 TFT(108)의 소스 영역은 전원 공급선(111)에 접속되고, 드레인 영역은 EL 소자(110)에 접속되어 있다. 전원 공급선(111)은 커패시터(113)에 접속되어 있다. 커패시터(113)는 스위칭용 TFT(105)가 비선택 상태(오프 상태)에 있을 때 EL 구동용 TFT(108)의 게이트 전압을 유지하기 위해 제공되어 있다.
EL 소자(110)는 양극, 음극 및 그 양극과 음극 사이에 형성된 EL 층으로 구성되어 있다. 음극이 EL 구동용 TFT(110)의 소스 영역 또는 드레인 영역에 접속되어 있는 경우, 바꿔 말하면, 음극이 화소 전극인 경우, 대향 전극인 양극은 고정 전위로 유지된다. 반대로, 양극이 EL 구동용 TFT(110)의 소스 영역 또는 드레인 영역에 접속되어 있는 경우, 바꿔 말하면, 양극이 화소 전극인 경우. 대향 전극인 음극은 고정 전위로 유지된다.
전원 공급선(111)은 전원 전위로 유지되어 있다.
또한, EL 구동용 TFT(108)의 드레인 영역 또는 소스 영역과 EL 소자(110) 사이에 저항체가 형성될 수도 있다. 저항체를 형성함으로써, EL 구동용 TFT로부터 EL 소자에 공급되는 전류의 양을 제어하고, EL 구동용 TFT의 특성 편차의 영향을 방지하는 것이 가능하게 된다. 저항체는 EL 구동용 TFT(108)의 온(on) 저항보다 충분히 큰 저항값을 나타내는 소자일 수 있으므로, 그의 구조에 제한은 없다. 온 저항이란, TFT가 온 상태에 있을 때 TFT의 드레인 전압을 그때 흐르는 드레인 전류로 나눈 값이다. 저항체의 저항값은 1 ㏀∼50 ㏁(바람직하게는, 10 ㏀∼10 ㏁, 더 바람직하게는, 50 ㏀∼1 ㏁)의 범위에서 선택될 수 있다. 저항체로서 높은 저항값을 가지는 반도체층을 사용하면, 그의 형성이 용이하여 바람직하다.
다음에, 본 발명의 EL 표시장치의 단면 구조를 개략적으로 나타내는 도 5를 참조한다.
도 5에서, 부호 11은 기판이고, 부호 12는 하지(下地)가 되는 절연막(이하, 하지막이라 함)이다. 기판(11)에는, 투광성 기판, 대표적으로는, 유리 기판, 석영 기판, 유리 세라믹 기판, 또는 결정화 유리 기판이 사용될 수 있다. 그러나, 기판은 제조 공정에서의 가장 높은 처리 온도에 견딜 수 있어야 한다.
하지막(12)은 특히 가동(可動) 이온을 가지는 기판 또는 도전성을 가지는 기판을 사용하는 경우에 효과적이지만, 석영 기판에는 반드시 형성될 필요는 없다. 하지막(12)으로서는, 규소를 함유하는 절연막이 사용될 수 있다. 본 명세서에서, "규소를 함유하는 절연막"이란, 산화규소막, 질화규소막 또는 질화산화규소막(SiOxNy: x 및 y는 임의 정수(整數)임)과 같은, 산소 또는 질소가 규소에 소정의 비율로 첨가된 절연막을 가리킨다.
부호 201은 스위칭용 TFT이고, 부호 202는 EL 구동용 TFT이다. 스위칭용 TFT는 n채널형 TFT로 형성되어 있고, EL 구동용 TFT는 p채널형 TFT로 형성되어 있다. EL의 발광이 기판의 하면(TFT 또는 EL 층이 제공되어 있지 않은 면)으로 향하는 경우, 상기한 구성이 바람직하다. 그러나, 본 발명은 이 구성에 한정되지 않는다. 스위칭용 TFT 또는 EL 구동용 TFT에 n채널형 TFT와 p채널형 TFT 모두를 사용하는 것도 가능하다.
스위칭용 TFT(201)는 소스 영역(13), 드레인 영역(14), LDD 영역(15a∼15d), 분리 영역(16) 및 채널 형성 영역(17a, 17b)을 포함하는 활성층, 게이트 절연막(18), 게이트 전극(19a, 19b), 제1 층간절연막(20), 소스 배선(소스 신호선의 일부)(21), 및 드레인 배선(22)을 가지고 있다. 게이트 절연막(18) 또는 제1 층간절연막(20)은 기판상의 모든 TFT에 공통일 수 있고, 또는 회로 또는 소자에 따라 변경될 수도 있다.
도 5에 나타낸 스위칭용 TFT(201)에서는, 게이트 전극(19a)괴 게이트 전극(19b)이 전기적으로 접속되어 있다. 즉, 소위 이중 게이트 구조로 되어 있다. 물론, 이중 게이트 구조 뿐만 아니라, 3중 게이트 구조와 같은 소위 멀티게이트 구조로 될 수도 있다. 멀티게이트 구조란, 직렬로 접속된 2개 이상의 채널 형성 영 역을 가지는 활성층을 포함하는 구조를 가리킨다.
멀티게이트 구조는 오프 전류를 감소시키는데 매우 효과적이고, 스위칭용 TFT의 오프 전류를 충분히 낮게 하면, EL 구동용 TFT(202)의 게이트 전극에 접속된 커패시터에 필요로 하는 용량이 그 만큼 감소될 수 있다. 즉, 커패시터의 점유 면적이 감소될 수 있기 때문에, 멀티게이트 구조는 EL 소자의 유효 발광 면적을 확대시키는데에도 효과적이다.
스위칭용 TFT(201)에서는, LDD 영역(15a∼15d)이 게이트 절연막(18)을 사이에 두고 게이트 전극(19a, 19b)과 겹쳐 있지 않도록 배치되어 있다. 이러한 구조는 오프 전류를 감소시키는데 매우 효과적이다. LDD 영역(15a∼15d)의 길이(폭)는 0.5∼3.5 ㎛, 대표적으로는, 2.0∼2.5 ㎛이다.
오프 전류를 감소시키기 위해 채널 형성 영역과 LDD 영역 사이에 오프셋 영역(즉, 채널 형성 영역과 동일한 조성을 가지는 반도체층으로 형성되고, 게이트 전압이 인가되지 않는 영역)을 형성하는 것이 더 바람직하다. 2개 이상의 게이트 전극을 가지는 멀티게이트 구조에서는, 채널 형성 영역들 사이에 형성된 분리 영역(16)(즉, 소스 영역 또는 드레인 영역과 동일한 불순물 원소가 동일한 농도로 참가된 영역)이 오프 전류를 감소시키는데 효과적이다.
EL 구동용 TFT(202)는 소스 영역(26), 드레인 영역(27), 및 채널 형성 영역(29)을 포함하는 활성층, 게이트 절연막(18), 게이트 전극(30), 제1 층간절연막(20), 소스 배선(31), 및 드레인 배선(32)을 가지고 있다. EL 구동용 TFT(202)는 p채널형 TFT이다.
스위칭용 TFT의 드레인 영역(14)은 EL 구동용 TFT(202)의 게이트 전극(30)에 접속되어 있다. 더 상세하게는, 도면에는 도시되지 않았지만, EL 구동용 TFT(202)의 게이트 전극(30)은 드레인 배선(22)(접속 배선이라고도 함)을 통해 스위칭용 TFT(201)의 드레인 영역(14)에 전기적으로 접속되어 있다. 여기서는 게이트 전극(30)이 단일 게이트 구조이지만, 멀티게이트 구조가 적용될 수도 있다. EL 구동용 TFT(202)의 소스 배선(31)은 전류 공급선(도시되지 않음)에 접속된다.
EL 구동용 TFT(202)는 EL 소자에 공급되는 전류의 양을 제어하기 위한 소자이고, 비교적 많은 양의 전류가 그 TFT를 통하여 흐를 수 있다. 따라서, 그의 채널 폭(W)은 스위칭용 TFT의 채널 폭보다 크게 되도록 설계되는 것이 바람직하다. 또한, 채널 길이(L)는 과잉의 전류가 EL 구동용 TFT(202)를 통해 흐르지 않도록 길게 설계되는 것이 바람직하다. 바람직한 값은 1화소당 0.5∼2 ㎃(바람직하게는, 1∼1.5 ㎃)이다.
EL 구동용 TFT의 열화(劣化)를 억제하는 관점에서 볼 때, EL 구동용 TFT(202)의 활성층(구체적으로는, 채널 형성 영역)의 막 두께를 두껍게(바람직하게는, 50∼100 ㎚, 더 바람직하게는, 60∼80 ㎚) 하는 것도 효과적이다. 다른 한편, 스위칭용 TFT(201)에서 오프 전류를 감소시키는 관점에서 볼 때, 활성층(구체적으로는, 채널 형성 영역)의 막 두께를 얇게(바람직하게는, 20∼50 ㎚, 더 바람직하게는, 25∼40 ㎚) 하는 것도 효과적이다.
이상, 화소 내에 형성된 TFT의 구조를 설명하였으나, 이때, 구동회로도 동시에 형성된다. 도 5에는 구동회로를 형성하는 기본 단위가 되는 CMOS 회로가 도시 되어 있다.
도 5에서, 동작 속도를 감소시키지 않고 핫 캐리어 주입을 감소시키는 구조를 가지는 TFT가 CMOS 회로의 n채널형 TFT(204)로서 사용된다. 본 명세서에서 말하는 구동회로는 소스 신호측 구동회로와 게이트 신호측 구동회로를 기라킨다. 물론, 다른 논리회로(레벨 시프터, A/D 컨버터, 신호 분할 회로 등)를 형성하는 것도 가능하다.
CMOS 회로의 n채널형 TFT(204)의 활성층은 소스 영역(35), 드레인 영역(36)), LDD 영역(37), 및 채널 형성 영역(38)을 포함한다. LDD 영역(37)은 게이트 절연막(18)을 사이에 두고 게이트 전극(39)과 겹쳐 있다.
드레인 영역(36)측에만 LDD 영역(37)을 형성하는 이유는 동작 속도를 감소시키지 않기 위한 것이다. n채널형 TFT(204)에서는 오프 전류값에 신경쓸 필요가 없고, 그보다도 동작 속도를 중시하는 쪽이 좋다. 따라서, LDD 영역(37)이 게이트 전극과 완전히 겹쳐 있어, 저항 성분을 극력 감소시키는 것이 바람직하다. 즉, 소위 오프셋이 생략되는 것이 좋다.
CMOS 회로의 p채널형 TFT(205)에서는, 핫 캐리어 주입에 의한 열화가 무시될 수 있기 때문에 LDD 영역을 특별히 마련할 필요는 없다. 따라서, 활성층은 소스 영역(40), 드레인 영역(41), 및 채널 형성 영역(42)을 포함한다. 그 활성층 상에 게이트 절연막(18)과 게이트 전극(43)이 배치되어 있다. 물론, 핫 캐리어 대책을 강구하기 위해 n채널형 TFT(204)에도 LDD 영역을 배치할 수도 있다.
n채널형 TFT(204) 및 p채널형 TFT(205)가 제1 층간절연막(20)에 의해 덮여지 고, 소스 배선(소스 신호선의 일부)(44, 45)이 형성되어 있다. n채널형 TFT(204)와 p채널형 TFT(205)의 드레인 영역은 드레인 배선(46)에 의해 전기적으로 접속되어 있다.
부호 47은 제1 패시베이션 막이다. 제1 패시베이션 막(47)의 두께는 10 ㎚∼1 ㎛(바람직하게는, 200∼500 ㎚)이다. 그의 재료로서는, 규소를 함유하는 절연막(구체적으로는, 질화산화규소막 또는 질화규소막이 바람직함)이 사용될 수 있다. 제1 패시베이션 막(47)은 알칼리 금속 및 수분으로부터 TFT를 보호하도록 기능한다. 최종적으로 TFT(구체적으로는, EL 구동용 TFT) 위에 배치되는 EL 층은 나트륨과 같은 알칼리 금속을 포함한다. 즉, 제1 패시베이션 막(47)은 이들 알칼리 금속(가동 이온)이 TFT측으로 침입하지 못하게 하는 보호층으로도 기능한다.
부호 48은 제2 층간절연막이고, TFT에 의해 형성된 단차를 평탄화하는 평탄화막으로 기능한다. 제2 층간절연막(48)으로는, 폴리이미드, 폴리아미드, 아크릴 수지, 또는 BCB(벤조시클로부텐)과 같은 유기 수지막을 사용하는 것이 바람직하다. 이들 막은, 양호한 평탄면을 용이하게 형성할 수 있고, 비유전율이 낮다는 이점(利點)을 가진다. EL 층은 요철에 매우 민감하기 때문에, TFT에 의해 야기된 단차를 제2 층간절연막(48)에 의해 완전히 흡수하는 것이 바람직하다. 또한, 게이트 신호선 또는 데이터 신호선과 EL 소자의 음극 사이에 형성되는 기생 용량을 감소시키기 위해 비유전율이 낮은 재료를 두껍게 형성하는 것이 바람직하다. 따라서, 그의 막 두께는 0.5∼5 ㎛(바람직하게는, 1.5∼2.5 ㎛)인 것이 바람직하다.
부호 49는 투명 도전막으로 된 화소 전극(EL 소자의 양극)이다. 제2 층간절 연막(48) 및 제1 패시베이션 막(47)에 콘택트 홀(개공부)이 형성된 후, 그 개공부를 통해 전극이 EL 구동용 TFT(202)의 드레인 배선(32)에 접속된다. 화소 전극(49)과 드레인 영역(27)이 도 5에서와 같이 직접 접속하지 않도록 배치하면, EL 층의 알칼리 금속이 화소 전극을 통해 활성층으로 침입하는 것을 방지할 수 있다.
화소 전극(49)상에 두께 0.3∼1 ㎛의 제3 층간절연막(50)이 배치되어 있다. 제3 층간절연막(50)은 산화규소막, 질화산화규소막, 또는 유기 수지막으로 형성된다. 제3 층간절연막(50)에는 화소 전극(49) 위에서 에칭에 의해 개구부가 형성되어 있고, 이 개구부의 엣지(edge)는 테이퍼 형상을 가지도록 에칭된다. 그 테이퍼의 각도는 10∼60°(바람직하게는, 30∼50°)인 것이 바람직하다.
제3 층간절연막(50)상에 EL 층(51)이 형성되어 있다. EL 층(51)은 단층 구조 또는 적층 구조의 형태로 사용된다. 적층 구조의 쪽이 발광 효율이 우수하다. 일반적으로는, 화소 전극상에 정공 주입층/정공 수송층/발광층/전자 수송층이 차례로 형성된다. 그 대신, 정공 수송층/발광층/전자 수송층 또는 정공 주입층/정공 수송층/발광층/전자 수송층/전자 주입층의 순서를 가지는 구조가 사용될 수도 있다. 본 발명에서는, 공지의 구조들 중 어느 구조라도 사용될 수 있고, 형광성 색소 등이 EL 층에 첨가될 수도 있다.
유기 EL 재료로서는, 예를 들어, 이하의 미국 특허 또는 일본 공개특허공보에 개시된 재료가 사용될 수 있다. 즉, 미국 특허 제4,356,429호, 미국 특허 제4,539,507호, 미국 특허 제4,720,432호, 미국 특허 제4,769,292호, 미국 특허 제4,885,211호, 미국 특허 제4,950,950호, 미국 특허 제5,059,861호, 미국 특허 제 5,047,687호, 미국 특허 제5,073,446호, 미국 특허 제5,059,862호, 미국 특허 제5,061,617호, 미국 특허 제5,151,629호, 미국 특허 제5,294,869호, 미국 특허 제5,294,870호, 일본 공개특허공고 평10-189525호, 일본 공개특허공고 평8-241048호, 일본 공개특허공고 평8-78159호.
EL 표시장치는 크게 나누어 4가지의 컬러 표시 방법을 가진다. 즉, R(적), G(녹), 및 B(청) 각각에 대응하는 3종류의 EL 소자를 형성하는 방법, 백색 발광의 EL 소자와 컬러 필터를 조합시키는 방법, 청색 또는 청녹색 발광의 EL 소자와 형광체(형광성 색 변환층: CCM)를 조합시키는 방법, 및 음극(대향 전극)에 투명 전극을 사용하여 RGB에 대응하는 EL 소자들을 적층시키는 방법.
도 5의 구조는 RGB에 대응하는 3종류의 EL 소자를 형성하는 방법이 사용되는 경우의 예이다. 도 5에는 하나의 화소만이 도시되어 있으나, 실제로는, 동일한 구조를 가지는 화소들이 적, 녹, 청의 각 색에 대응하도록 형성되고, 이것에 의해 컬러 표시가 행해질 수 있다.
본 발명은 발광 방법과 무관하게 실시될 수 있고, 상기 4가지 방법 모두를 사용할 수 있다. 그러나, 형광체의 반응 속도가 EL 소자의 반응 속도보다 느려 잔광(afterglow)의 문제가 발생하기 때문에, 형광체를 사용하지 않는 방법이 바람직하다. 또한, 발광 휘도를 저하시키는 요인이 되는 컬러 필터는 가능한 한 사용하지 않는 쪽이 바람직하다고 말할 수 있다.
EL 층(51)상에는 EL 소자의 음극(52)이 배치되어 있다. 음극(52)의 재료로서는, 일 함수가 작은 마그네슘(Mg), 리튬(Li), 또는 칼슘(Ca)을 포함하는 재료가 사용된다. MgAg(Mg과 Ag이 Mg:Ag=10:1의 비율로 혼합된 재료)로 된 전극이 사용되는 것이 바람직하다. 그 대신, MgAgAl 전극, LiAl 전극, 또는 LiFAl 전극이 사용될 수도 있다.
본 명세서에서는, 화소 전극(양극), EL 층, 및 음극에 의해 형성된 발광 소자를 EL 소자(206)라 부른다.
각 화소마다 EL 층(51)과 음극(52)으로 이루어진 적층체를 형성하는 것이 필요하다. 그러나, EL 층(51)은 수분에 매우 약하므로, 통상의 포토리소그래피법은 사용될 수 없다. 따라서, 금속 마스크와 같은 물리적 마스크를 사용하고, 진공 증착법, 스퍼터링법, 또는 플라즈마 CVD법과 같은 기상법에 의해 EL 층(51)을 선택적으로 형성하는 것이 바람직하다.
EL 층을 선택적으로 형성하는 방법으로서는, 잉크젯법, 스크린 인쇄법, 스핀 코팅법 등을 사용할 수도 있다. 그러나, 이들 방법은 현 기술 상태에서는 음극을 연속적으로 형성할 수 없고, 잉크젯법 등이 아닌 상기한 방법이 바람직하다고 말할 수 있다.
부호 53은 보호 전극이다. 이 보호 전극은 외부 수분 등으로부터 음극(52)을 보호하는 동시에, 각 화소의 음극(52)을 접속하기 위한 전극이다. 보호 전극(53)에는, 알루미늄(Al), 구리(Cu), 또는 은(Ag)을 포함하는 저저항 재료를 사용하는 것이 바람직하다. EL 층의 열을 감소시키는 냉각 효과가 보호 전극(53)으로부터 기대될 수 있다. 상기한 음극(52)이 형성된 후에 대기에의 노출없이 연속적으로 보호 전극(53)까지 형성하는 것도 효과적이다.
부호 54는 제2 패시베이션 막이고, 그의 막 두께는 10 ㎚∼1 ㎛(바람직하게는, 200∼500 ㎚)가 바람직하다. 제2 패시베이션 막(54)을 배치하는 주된 목적은 EL 층(51)을 수분으로부터 보호하는 것이다. 제2 패시베이션 막(54)에 냉각 효과를 부여하는 것도 효과적이다. 그러나, 상기한 바와 같이 EL 층은 열에 약하므로, 저온(실온으로부터 120℃까지의 온도 범위)에서 성막하는 것이 바람직하다. 따라서, 바람직한 성막 방법은 플라즈마 CVD법, 스퍼터링법, 진공 증착법, 이온 도금법, 또는 용액 도포법(스핀 코팅법)이라고 말할 수 있다.
물론, 도 5에 나타낸 모든 TFT는 본 발명에서 사용되는 폴리실리콘막을 활성층으로서 가지고 있다.
본 발명은 도 5의 EL 표시장치의 구조에 한정되지 않고, 도 5의 구조는 본 발명의 바람직한 실시예들 중 하나일 뿐이다.
[실시예 2]
이하, 본 발명의 디지털 방식의 시분할 계조 표시에 대하여 도 6을 참조하여 설명한다. 여기서는, 4비트 디지털 데이터 신호에 따라 24 계조 표시를 행하는 경우를 설명한다.
본 발명의 EL 표시장치의 화소부의 구조는 도 1에 나타낸 것과 동일하다. 게이트 신호를 입력하는 게이트 신호선(G1∼Gy)이 각 화소의 스위칭용 TFT의 게이트 전극에 접속되어 있다. 또한, 각 화소의 스위칭용 TFT의 소스 영역과 드레인 영역 중 하나는 디지털 데이터 신호를 입력하는 소스 신호선(데이터 신호선이라고 도 함)(S1∼Sx)에 접속되고, 다른 하나는 각 화소의 EL 구동용 TFT의 게이트 전극 및 각 화소의 커패시터에 접속되어 있다. 본 실시예에서는 커패시터를 가진 구성으로 하였으나, 커패시터가 없는 구성이어도 좋다. 본 발명이 커패시터의 유무에 한정되는 젓은 아니다.
EL 구동용 TFT의 소스 영역과 드레인 영역 중 하나는 전원 공급선(V1∼Vx)에 접속되고, 다른 하나는 EL 소자에 접속되어 있다. 전원 공급선(V1∼Vx)의 전위를 전원 전위라 부른다. 또한, 전원 공급선(V1∼Vx)은 각 화소의 커패시터에 접속되어 있다.
각각의 EL 소자는 양극, 음극, 및 그 양극과 음극 사이에 형성된 EL 층으로 구성되어 있다. 양극이 EL 구동용 TFT의 소스 영역 또는 드레인 영역에 접속되어 있는 경우, 바꿔 말하면, 양극이 화소 전극인 경우, 음극이 대향 전극이 된다. 반대로, 음극이 EL 구동용 TFT의 소스 영역 또는 드레인 영역에 접속되어 있는 경우, 바꿔 말하면, 음극이 화소 전극인 경우에는, 양극이 대향 전극이 된다. 또한, 본 명세서에서, 대향 전극의 전위를 정상(定常) 전위라 부른다. 대향 전극에 정상 전위를 부여하는 전압을 정상 전압이라 부른다.
대향 전극의 정상 전위와 화소 전극의 전원 전위 사이의 전위차가 EL 구동 전압이고, 이 EL 구동 전압이 EL 층에 인가된다.
본 발명의 EL 표시장치의 디지털 구동에서의 타이밍 차트가 도 6에 도시되어 있다. 먼저, 1 프레임 기간(F)을 4개의 서브프레임 기간(SF1∼SF4)으로 분할한다. 화소부의 모든 화소가 하나의 화상을 표시하는 기간을 1 프레임 기간(F)이라 부른 다.
서브프레임 기간은 어드레스 기간(Ta)과 서스테인 기간(Ts)으로 나누어진다. 어드레스 기간은 1 서브프레임 기간 중에 모든 화소에 디지털 데이터 신호를 입력하는데 요구되는 시간이고, 서스테인 기간(점등 기간이라고도 함)은 EL 소자를 발광시키는 기간을 가리킨다.
서브프레임 기간 SF1∼SF4가 각각 가지는 어드레스 기간(Ta)을 각각 Ta1∼Ta4라 하고, 서브프레임 기간 SF1∼SF4가 각각 가지는 서스테인 기간(Ts)을 각각 Ts1∼Ts4라 한다.
먼저, 어드레스 기간에서, 대향 전극은 전원 전위와 동일한 높이의 정상 전위로 유지된다. 본 실시예에서, 디지털 구동의 어드레스 기간에서의 정상 전위를 오프 정상 전위라 부른다. 오프 정상 전위의 높이는 EL 소자가 발광하지 않는 범위에서 전원 전위의 높이와 동일할 수 있다. 이때의 EL 구동 전압을 오프 EL 구동 전압이라 부른다. 이상적으로는, 오프 EL 구동 전압은 0 V이지만, 그 전압은 EL 소자가 발광하지 않는 정도의 크기일 수도 있다.
그 다음, 게이트 신호선(G1)에 게이트 신호가 입력되고, 그 게이트 신호선(G1)에 접속된 모든 스위칭용 TFT가 온(on) 상태로 된다.
게이트 신호선(G1)에 접속된 스위칭용 TFT가 온으로 된 상태에서, 모든 소스 신호선(S1∼Sx)에 동시에 디지털 데이터 신호가 입력된다. 디지털 데이터 신호는 "0" 또는 "1"의 정보를 함유하고, 디지털 데이터 신호 "0"과 "1" 중 하나는 Hi 전압을 가지고, 다른 하나는 Lo 전압을 가진다. 그 다음, 소스 신호선(S1∼Sx)에 입 력된 디지털 데이터 신호가, 온 상태에 있는 스위칭용 TFT를 통해 EL 구동용 TFT의 게이트 전극에 입력된다. 또한, 그 디지털 데이터 신호는 게이트 신호선(G1)에 접속된 모든 화소의 커패시터에도 입력되고, 전하가 저장된다.
다음에, 게이트 신호선(G2)에 게이트 신호가 입력되고, 이 게이트 신호선(G2)에 접속된 모든 스위칭용 TFT가 온 상태로 된다. 게이트 신호선(G2)에 접속된 스위칭용 TFT가 온으로 된 상태에서, 모든 소스 신호선(S1∼Sx)에 동시에 디지털 데이터 신호가 입력된다. 소스 신호선(S1∼Sx)에 입력된 디지털 데이터 신호는 스위칭용 TFT를 통해 EL 구동용 TFT의 게이트 전극에 입력된다. 또한, 그 디지털 데이터 신호는 게이트 신호선(G2)에 접속된 모든 화소의 커패시터에도 입력되고, 저장된다.
상기 동작들을 게이트 신호선(Gy)까지 반복함으로써, 모든 화소에 디지털 데이터 신호가 입력된다. 모든 화소에 디지털 데이터 신호가 입력되기까지의 기간이 어드레스 기간이다.
어드레스 기간이 종료되는 동시에 서스테인 기간이 개시된다. 서스테인 기간이 시작되면, 대향 전극의 전위가 오프 정상 전위로부터 온 정상 전위로 바뀐다. 본 실시예에서, 디지털 구동의 서스테인 기간에서의 정상 전위를 온 정상 전위라 부른다. 온 정상 전위는 EL 소자가 발광하는 정도로 전원 전위와의 사이에 전위차를 가질 수 있다. 이 전위차를 온 EL 구동 전압이라 부른다. 오프 정상 전위와 온 정상 전위를 총칭하여 정상 전위라 하고, 온 EL 구동 전압과 오프 EL 구동 전압을 총칭하여 EL 구동 전압이라 한다.
서스테인 기간에서 모든 스위칭용 TFT(1501)는 오프 상태로 된다. 그리고, 커패시터에 저장된 디지털 데이터 신호가 EL 구동용 TFT의 게이트 전극에 입력된다.
본 실시예에서는, 디지털 데이터 신호가 "0"의 정보를 함유하는 경우, EL 구동용 TFT는 오프 상태로 된다. 따라서, EL 소자의 화소 전극은 오프 정상 전위로 유지된다. 그 결과, "0"의 정보를 함유하는 디지털 데이터 신호가 인가된 화소에 포함된 EL 소자는 발광하지 않는다.
반면에, 본 실시예에서는, "1"의 정보를 가지는 경우, EL 구동용 TFT는 온 상태로 된다. 따라서, EL 소자의 화소 전극에 전원 전위가 인가된다. 그 결과, "1"의 정보를 가지는 디지털 데이터 신호가 인가된 화소에 포함된 EL 소자는 발광한다.
서스테인 기간이 종료하면 다시 어드레스 기간이 개시되어, 모든 화소에 데이터 신호가 입력된 후, 서스테인 기간이 개시된다. 이때, 기간 Ts1∼Ts3 중 임의의 기간이 서스테인 기간이 된다. 여기서는, Ts3의 기간에 소정의 화소를 점등시키는 것으로 한다.
나머지 2개의 서브프레임 기간에 대하여 차례로 유사한 동작들이 반복되고, Ts2 및 Ts1이 차례로 서스테인 기간으로 설정되며, 각각의 서브프레임에서 소정의 화소를 점등시키는 것으로 한다.
4개의 서브프레임 기간이 종료된 후에 1 프레임 기간이 종료된다.
본 발명에서, 4개의 서스테인 기간(Ts1, ..., Ts4) 중 적어도 하나의 서스테 인 기간 중의 EL 소자의 발광 휘도는 다른 서스테인 기간에서의 EL 소자의 발광 휘도보다 항상 낮게 되도록 설정된다. 본 실시예에서는, 서스테인 기간(Ts3, Ts4)중의 EL 소자의 발광 휘도는 서스테인 기간(Ts1, Ts2)중의 EL 소자의 발광 휘도의 1/2이다. 즉, 서스테인 기간(Ts3, Ts4)중의 온 EL 구동 전압은 다른 서스테인 기간(Ts1, Ts2)중의 EL 구동 전압의 1/2이다.
서스테인 기간(Ts1, Ts2)의 발광 휘도의 1/2의 발광 휘도를 가지는 서스테인 기간(Ts3, Ts4) 이외의 서스테인 기간, 즉, 서스테인 기간(Ts1, Ts2)의 길이는 각각 T 및 2-1T (여기서, T는 정(正)의 정수(定數)임)로 표현된다. 또한, 서스테인 기간(Ts3, Ts4)의 길이는 각각 2-2T×2 및 2-3T×2로 표현된다. 즉, 서스테인 기간(Ts1∼Ts4)의 길이 비율은 1: 2-1: 2-1:2-2이 된다. 따라서, 서스테인 기간(Ts3, Ts4)중의 EL 소자의 발광 휘도가 서스테인 기간(Ts1, Ts2)중의 EL 소자의 발광 휘도의 1/2이더라도, 모든 서스테인 기간에서의 서스테인 기간(Ts3, Ts4)의 길이 비율이 발광 휘도를 1/2로 하지 않은 경우에 비하여 2배로 된다. 따라서, 서스테인 기간(Ts3, Ts4)에서의 EL 소자의 발광 휘도가 다른 서스테인 기간에서의 EL 소자의 발광 휘도의 1/2이더라도, 서스테인 기간(Ts3, Ts4)의 길이 비율이 2배로 설정되어 있으므로, 소망의 계조 표시가 얻어질 수 있다.
따라서, 본 실시예에서는, 서스테인 기간(Ts3, Ts4)에서의 EL 소자의 발광 휘도를 다른 서스테인 기간에서의 EL 소자의 발광 휘도의 1/2로 하였으나, 4개의 서스테인 기간(Ts1, .... Ts4)중 어느 서스테인 기간의 휘도를 얼마나 낮게 하든, 또한 휘도가 낮은 서스테인 기간을 얼마나 많이 형성하든, 각 서스테인 기간(Ts1, ..., Ts4)에서의 EL 소자의 발광량을 Lm1, ..., Lm4로 하면, Lm1:...:Lm4 = 20:2-1:2-2:2-3이 된다. SF1∼SF4를 출현시키는 순서는 어떻게 하여도 좋으므로, 서스테인 기간(Ts1, ..., Ts4)의 출현 순서도 임의적이다. 서스테인 기간들을 조합함으로써, 24 계조중에서 소망의 계조 표시가 행해질 수 있다.
각 화소의 계조는 1 프레임 기간 중에 어느 서브프레임 기간을 선택하여 발광시키는가에 따라 결정된다. 예를 들어, n = 4일 때, 모든 서스테인 기간 중에 발광한 화소의 휘도를 100%라 하면, Ts1 및 Ts2에서 화소가 발광한 경우에는, 휘도가 80%로 표현되고, Ts2, Ts3, 및 Ts4를 선택한 경우에는, 휘도가 47%로 표현될 수 있다.
본 발명에서는, 상기 구성에 의해, TFT에 따라 Id-Vg 특성에 약간의 편차가 있어도, 동일한 게이트 전압이 인가될 때 출력되는 전류량의 편차가 억제될 수 있다. 따라서, 동일한 비디오 신호 입력에서도, Id-Vg 특성의 편차로 인해 인접 화소의 EL 소자의 발광량이 크게 달라지는 사태를 방지하는 것이 가능하게 된다.
또한, 발광 휘도가 다른 서스테인 기간(Ts1∼Tsn)에서의 발광 휘도의 1/m이 되는 서스테인 기간 Tsp에서, 다른 서스테인 기간(Ts1, ..., Tsn)의 길이를 2-(n-1)T (여기서, T는 정의 정수임)라 하면, EL 소자의 발광 시간을 2-(p-1)T×m으로 할 수 있다. 상기 구성에 따르면, 서스테인 기간 Tsp 중의 EL 소자의 발광 휘도를 다른 서 스테인 기간 중의 EL 소자의 발광 휘도의 1/m이 되도록 조절함으로써, 모든 서스테인 기간에서의 서스테인 기간 Tsp의 길이 비율을, 서스테인 기간 Tsp 중의 발광 휘도를 1/m로 하지 않은 경우에 비해 m배로 연장시키는 것이 가능하게 된다. 따라서, 화상의 계조 수가 높게 됨에 따라 비트 수 n이 커지고 서스테인 기간의 길이가 짧게 되어도, EL 소자의 발광 휘도를 낮게 함으로써 서스테인 기간의 길이를 연장시킬 수 있다.
또한, 본 실시예에서는 비(非)인터레이스 주사로 구동하는 예를 설명하였지만, 인터레이스 주사로 구동하는 것도 가능하다. 본 실시예를 실시예 1과 자유롭게 조합할 수 있다.
[실시예 3]
본 실시예에서는, 화소부와 그 화소부의 주변에 마련되는 구동회로부의 TFT를 동시에 제작하는 방법에 대해 설명한다. 설명을 간단하게 하기 위해, 구동회로에 대해서는, 기본 단위인 CMOS 회로를 나타내는 것으로 한다.
먼저, 도 7(A)에 나타낸 바와 같이, 표면에 하지막(도시되지 않음)을 형성한 기판(501)을 준비한다. 본 실시예에서는, 결정화 유리 기판상에 하지막으로서 두께 200 ㎚의 질화산화규소막과 두께 100 ㎚의 다른 질화산화규소막을 적층하여 사용한다. 이때, 결정화 유리 기판에 접하는 규소막의 질소 농도를 10∼25 wt%로 유지하는 것이 바람직하다. 물론, 하지막 없이 석영 기판상에 직접 소자를 형성할 수도 있다.
그 후, 기판(501)상에 공지의 성막 방법에 의해 비정질 규소막을 45 ㎚의 두 께로 형성한다. 비정질 규소막에 한정할 필요는 없다. 그 대신, 본 실시예에서는, 비정질 구조를 가지는 반도체막(미(微)결정 반도체막을 포함)이 사용될 수도 있다. 또한, 비정질 규소 게르마늄막과 같은, 비정질 구조를 가지는 화합물 반도체막도 사용될 수 있다.
여기서부터 도 7(B)까지의 공정에 관해서는, 본 출원인의 일본 공개특허공고 평10-247735호 공보를 완전히 인용할 수 있다. 이 공보에는, 촉매로서 Ni과 같은 원소를 사용한 반도체막 결정화 방법에 관한 기술이 개시되어 있다.
먼저, 개구부(503a, 503b)를 가진 보호막(504)을 형성한다. 본 실시예에서는, 두께 150 ㎚의 산화규소막을 사용한다. 그 보호막(504)상에 스핀 코팅법에 의해 니켈(Ni)을 함유하는 층(Ni 함유층)(505)을 형성한다. 이 Ni 함유층의 형성에 관해서는, 상기 공보를 참조할 수 있다.
그 후, 도 7(B)에 나타낸 바와 같이, 불활성 분위기에서 570℃로 14시간 가열처리를 행하여, 비정질 규소막(502)을 결정화한다. 이때, Ni이 접촉한 영역(이하, Ni 첨가 영역이라 함)(506a, 506b)을 기점(起點)으로 하여 기판에 대략 평행하게 결정화가 진행한다.
그 후, 도 7(C)에 나타낸 바와 같이, 보호막(504)을 그대로 마스크로 하여, 주기율표 15족에 속하는 원소(바람직하게는 인)를 Ni 첨가 영역(506a, 506b)에 첨가한다. 그리하여, 고농도로 인이 첨가된 영역(이하, 인 첨가 영역이라 함)(508a, 508b)이 형성된다.
그 후, 도 7(C)에 나타낸 바와 같이, 불활성 분위기에서 600℃로 12시간 가 열처리를 행한다. 이 가열처리에 의해, 폴리실리콘막(507)내에 존재하는 Ni이 이동하고, 최종적으로는 거의 모든 Ni이 화살표로 나타낸 바와 같이 인 첨가 영역(508a, 508b)에 의해 포획된다. 이것은 인에 의한 금속원소(본 실시예에서는 Ni)의 게터링 효과에 의한 현상인 것으로 고려된다.
이 공정에 의해, 폴리실리콘막(509)에 잔존하는 Ni의 농도는 SIMS(이차 이온 질량 분석)에 의한 측정값에서 적어도 2×1017 원자/㎤으로까지 감소된다. Ni은 반도체에 대한 수명 저해인자(killer)이지만, 이 정도까지 감소되면 TFT 특성에는 악영향을 주지 않는다. 또한, 이 농도는 현 기술 성태에서의 SIMS 분석의 측정 한계이기 때문에, 실제로는 더 낮은 농도(2×1017 원자/㎤ 이하)를 나타내는 것으로 고려된다.
그리하여, 촉매에 의해 결정화되고, 그 촉매가 TFT의 동작을 방해하지 않는 정도로까지 감소된 폴리실리콘막(509)이 얻어질 수 있다. 그 후, 이 폴리실리콘막(509)만을 사용하는 활성층(510∼513)을 패터닝 공정에 의해 형성한다. 이때, 상기 폴리실리콘막을 사용하여, 후의 패터닝 공정에서 마스크 맞춤(alignment)을 행하는 마커(marker)가 형성된다.(도 7(D))
그 후, 도 7(E)에 나타낸 바와 같이, 두께 50 ㎚의 질화산화규소막을 플라즈마 CVD법에 의해 형성하고, 산화 분위기에서 950℃로 1시간 가열처리를 행하여, 열산화 공정을 행한다. 산화 분위기는 산소 분위기 또는 할로겐이 첨가된 다른 산소 분위기일 수 있다.
이 열산화 공정에서는, 활성층과 질화산화규소막 사이의 계면에서 산화가 진행하고, 두께 50 ㎚ 정도의 폴리실리콘막이 산화되어, 두께 30 ㎚ 정도의 산화규소막이 형성된다. 즉, 두께 30 ㎚의 산화규소막과 두께 50 ㎚의 질화산화규소막이 적층된 두께 80 ㎚의 게이트 절연막(514)이 형성된다. 이 열산화 공정에 의해 활성층(510∼513)의 막 두께가 30 ㎚로 된다.
그 후, 도 8(A)에 나타낸 바와 같이, 레지스트 마스크(515)를 형성하고, 게이트 절연막(514)을 통해 p형을 부여하는 불순물 원소(이하, p형 불순물 원소라 함)를 첨가한다. p형 불순물 원소로서는, 대표적으로는 주기율표 13족에 속하는 원소, 전형적으로는 붕소 또는 갈륨이 사용될 수 있다. 이 공정(채널 도핑 공정이라 함)은 TFT의 스레시홀드 전압을 제어하기 위한 공정이다.
본 실시예에서는, 디보란(B2H6)의 질량 분리없이 플라즈마 여기(excitation)가 행해는 이온 도핑법에 의해 붕소를 첨가하였다. 물론, 질량 분리를 행하는 이온 주입법이 사용될 수도 있다. 이 공정에 의해, 1×1015∼1×1018 원자/㎤(대표적으로는, 5×1016∼5×1017 원자/㎤ )의 농도로 붕소를 함유하는 불순물 영역(516∼518)이 형성된다.
그 후, 도 8(B)에 나타낸 바와 같이, 레지스트 마스크(519a, 519b)를 형성하고, 게이트 절연막(514)을 통해 n형을 부여하는 불순물 원소(이하, n형 불순물 원소라 함)를 첨가한다. n형 불순물 원소로서는, 대표적으로는 주기율표 15족에 속하는 원소, 전형적으로는 인 또는 비소가 사용될 수 있다. 본 실시예에서는, 포스 핀(PH3)의 질량 분리없이 플라즈마 여기가 행해지는 플라즈마 도핑법이 사용되었다. 인이 1×1018 원자/㎤의 농도로 첨가된다. 물론, 질량 분리를 행하는 이온 주입법이 사용될 수도 있다.
이 공정에 의해 형성되는 n형 불순물 영역(520, 521)에는 n형 불순물 원소가 2×1016∼5×1019 원자/㎤(대표적으로는, 5×1017∼5×1018 원자/㎤)의 농도로 함유되도록 도즈량을 조절한다.
그 후, 도 8(C)에 나타낸 바와 같이, 첨가된 n형 불순물 원소 및 첨가된 p형 불순물 원소를 활성화하는 공정을 행한다. 활성화 수단을 한정할 필요는 없지만, 게이트 절연막(514)이 배치되어 있기 때문에, 전열로(electro-thermal furnace)를 사용하는 노 어닐 처리가 바람직하다. 또한, 가능한 한 높은 온도로 가열처리를 행하는 것이 바람직한데, 그 이유는 도 8(A)의 공정에서 채널 형성 영역이 되는 부분의 활성층과 게이트 절연막 사이의 계면이 손상될 가능성이 있기 때문이다.
본 실시예에서는, 내열성이 높은 결정화 유리가 사용되므로, 활성화 공정을 노 어닐 처리에 의해 800℃로 1시간 행하였다. 처리 분위기를 산화성 분위기로 유지한 채 열산화를 행할 수도 있고, 불활성 분위기에서 가열처리를 행할 수도 있다.
이 공정에 의해, n형 불순물 영역(520, 521)의 엣지(edge), 즉, n형 불순물 영역(520, 521)과 n형 불순물 영역(520, 521) 주변의 n형 불순물 원소가 첨가되지 않은 영역(도 8(A)의 공정에 의해 형성된 p형 불순물 영역)과의 경계부(접합부)가 명확하게 된다. 이것은 후에 TFT가 완성된 시점에서 LDD 영역과 채널 형성 영역이 매우 양호한 접합부를 형성할 수 있다는 것을 의미한다.
그 후, 두께 200∼400 ㎚의 도전막을 형성하고, 패터닝을 행하여, 게이트 전극(522∼525)을 형성한다. 이들 게이트 전극(522∼525)의 선폭에 의해 각 TFT의 채널 길이가 결정된다.
게이트 전극은 단층의 도전막으로 형성될 수 있지만, 필요에 따라서는, 2층 또는 3층 막과 같은 적층막으로 하는 것이 바람직하다. 게이트 전극의 재료로서는 공지의 도전막이 사용될 수 있다. 구체적으로는, 알루미늄(Al), 탄탈(Ta), 티탄(Ti), 몰리브덴(Mo), 텅스텐(W), 크롬(Cr), 및 도전성을 가지는 규소(Si)로 이루어진 군에서 선택된 원소로 된 막, 상기 원소들의 질화물로 된 막(대표적으로는, 질화 탄탈막, 질화 텅스텐막, 또는 질화 티탄막), 상기 원소들의 조합으로 된 합금막(대표적으로는, Mo-W 합금, Mo-Ta 합금), 또는 상기 원소들의 규화물 막(대표적으로는, 규화 텅스텐막 또는 규화 티탄막)이 사용될 수 있다. 물론, 단층 구조 또는 적층 구조를 가질 수 있다.
본 실시예에서는, 두께 50 ㎚의 질화 텅스텐(WN)막과 두께 350 ㎚의 텅스텐(W)막으로 된 적층막이 사용된다. 이 막은 스퍼터링법에 의해 형성될 수 있다. 스퍼터링 가스로서 Xe, Ne 등의 불활성 가스를 첨가하면, 응력으로 인한 막의 벗겨짐을 방지할 수 있다.
이때, 게이트 전극(523, 525)은 게이트 절연막(514)을 사이에 두고 각각 n형 불순물 영역(520, 521)의 일부와 겹치도록 형성된다. 이 겹침부분이 후에 게이트 전극과 겹치는 LDD 영역이 된다. 도면의 단면도에서는, 게이트 전극(524a, 524b) 이 별개의 것으로 보이지만, 실제로는 서로 전기적으로 접속되어 있다.
그 후, 도 9(A)에 나타낸 바와 같이, 게이트 전극(522∼525)을 마스크로 하여 자기정합적으로 n형 불순물 원소(본 실시예에서는 인)를 첨가한다. 이때, 이렇게 하여 형성되는 불순물 영역(527∼533)에는 인이 n형 불순물 영역(520, 521)의 농도의 1/10∼1/2(대표적으로는, 1/4∼1/3)의 농도로 첨가되도록 조절한다. 그 농도는 1×1016∼5×1018 원자/㎤(전형적으로는, 3×1017∼3×1018 원자/㎤)인 것이 바람직하다.
그 후, 도 9(B)에 나타낸 바와 같이, 게이트 전극을 덮도록 레지스트 마스크(534a∼534d)를 형성하고, n형 불순물 원소(본 실시예에서는 인)를 첨가하여, 고농도로 인을 함유한 불순물 영역(535∼541)을 형성한다. 여기서도 포스핀(PH3)을 사용한 이온 도핑법이 적용되고, 이들 영역에서의 인 농도는 1×1020∼1×1021 원자/㎤(대표적으로는, 2×1020∼5×1021 원자/㎤)이 되도록 조절한다.
이 공정에 의해 n채널형 TFT의 소스 영역 또는 드레인 영역이 형성되고, 스위칭용 TFT에서는 도 9(A)의 공정에서 형성된 n형 불순물 영역(530∼532)의 일부가 남는다.
그 후, 도 9(C)에 나타낸 바와 같이, 레지스트 마스크(534a∼534d)를 제거하고, 새로운 레지스트 마스크(543)를 형성한다. 그리고, p형 불순물 원소(본 실시예에서는 붕소)를 첨가하여, 고농도로 붕소를 함유한 불순물 영역(544, 545)을 형 성한다. 여기서는, 디보란(B2H6)을 사용한 이온 도핑법에 의해 3×1020∼3×1021 원자/㎤(대표으로는, 5×1020∼1×1021 원자/㎤)의 농도로 붕소를 첨가한다.
불순물 영역(544, 545)에는 이미 인이 1×1020∼1×1021 원자/㎤의 농도로 첨가되어 있지만, 여기서 첨가되는 붕소는 첨가된 인 농도의 적어도 3배 이상의 농도로 첨가되므로, 전에 형성된 n형 불순물 영역이 p형으로 완전히 반전되어 p형 불순물 영역으로서 기능한다.
그 후, 도 9(D)에 나타낸 바와 같이, 레지스트 마스크(543)를 제거한 다음, 제1 층간절연막(546)을 형성한다. 제1 층간절연막(546)으로서는, 규소를 함유한 절연막을 단층 구조로 하거나 또는 그러한 절연막을 안에 조합시킨 적층 구조의 형태로 사용한다. 그의 막 두께는 400 ㎚∼1.5 ㎛인 것이 바람직하다. 본 실시예에서는, 두께 200 ㎚의 질화산화규소막상에 두께 800 ㎚의 산화규소막을 적층한 구조로 한다.
그 후, 각각의 농도로 첨가된 n형 또는 p형 불순물 원소를 활성화한다. 활성화 수단으로서는 노 어닐법이 바람직하다. 본 실시예에서는, 전열로에서 질소 분위기 중에서 550℃로 4시간 열처리를 행하였다.
또한, 3∼100%의 수소를 함유한 분위기에서 300∼450℃로 1∼12시간 열처리를 행하여, 수소화 처리를 행한다. 이 공정은 열적으로 여기된 수소에 의해 반도체막 중의 짝짓지 않은 결합을 수소 종단하는 공정이다. 수소화의 다른 수단으로 서는, 플라즈마 수소화(플라즈마에 의해 여기된 수소를 사용)가 행해질 수도 있다.
수소화 처리는 제1 층간절연막(546)의 형성 중에 행해질 수도 있다. 상세하게는, 두께 200 ㎚의 질화산화규소막을 형성한 후, 상기와 같이 수소화를 행한 다음, 나머지 800 ㎚ 두께의 산화규소막을 형성할 수 있다.
그 후, 도 10(A)에 나타낸 바와 같이, 제1 층간절연막(546) 및 게이트 절연막(514)에 콘택트 홀을 형성하고, 소스 배선(547∼550) 및 드레인 배선(551∼553)을 형성한다. 본 실시예에서는, 이 전극이 두께 100 ㎚의 티탄(Ti)막, 두께 300 ㎚의 티탄(Ti) 함유 알루미늄막, 및 두께 150 ㎚의 티탄(Ti)막을 스퍼터링법에 의해 연속적으로 형성한 3층 구조의 적층막으로 형성된다. 물론, 다른 도전막이 사용될 수도 있다.
그 후, 제1 패시베이션막(554)을 50∼500 ㎚(대표적으로는, 200∼300 ㎚)의 두께로 형성한다. 본 실시예에서는, 제1 패시베이션막(554)으로서, 두께 300 ㎚의 질화산화규소막을 사용하였다. 이것은 질화규소막으로 대체될 수도 있다.
이때, 질화산화규소막의 형성 전에 H2 또는 NH3와 같은 수소 함유 가스를 사용하여 플라즈마 처리를 행하는 것이 효과적이다. 이 전(前)처리에 의해 여기된 수소가 제1 층간절연막(546)에 공급되고, 열처리를 행함으로써 제1 패시베이션막(344)의 막질이 개선된다. 그와 동시에, 제1 층간절연막(546)에 첨가된 수소가 하층 측으로 확산하여, 활성층이 효과적으로 수소화될 수 있다.
그 후, 도 10(B)에 나타낸 바와 같이, 유기 수지로 된 제2 층간절연막(555) 을 형성한다. 유기 수지로서는, 폴리이미드, 아크릴, BCB(벤조시클로부텐) 등이 사용될 수 있다. 특히, 제2 층간절연막(555)은 TFT에 의해 형성된 단차를 평탄화하기 위해 요구되기 때문에, 평탄성이 우수한 아크릴 막이 바람직하다. 본 실시예에서는, 아크릴 막을 2.5 ㎛의 두께로 형성하였다.
그 후, 제2 층간절연막(555) 및 제1 패시베이션 막(554)에 드레인 배선(553)에 이르는 콘택트 홀을 형성한 다음, 보호 전극(556)을 형성한다. 이 보호 전극(556)으로서는, 알루미늄을 주성분으로 하는 도전막이 사용될 수 있다. 보호 전극(556)은 진공 증착법에 의해 형성될 수 있다.
그 후, 규소를 함유한 절연막(본 실시예에서는, 산화규소막)을 500 ㎚의 두께로 형성한 다음, 화소 전극에 대응하는 위치에 개구부를 형성하고, 제3 층간절연막(557)을 형성한다. 개구부가 형성될 때 습식 에칭법을 사용하여 테이퍼진 측벽을 용이하게 형성할 수 있다. 개구부의 측벽이 충분히 완만한 경사를 가지지 않으면, 단차로 인한 EL 층의 열화가 중요한 문제를 야기한다.
그 후, EL 소자의 음극인 대향 전극(MgAg 전극)(558)을 형성한다. MgAg 전극(558)은 진공 증착법에 의해 180∼300 ㎚(전형적으로는, 200∼250 ㎚)의 막 두께로 형성된다.
그 다음, 진공 증착법에 의해 대기에의 노출없이 EL 층(559)을 형성한다. EL 층(559)의 막 두께는 800∼200 ㎚(전형적으로는, 100∼120 ㎚)이고, 화소 전극(양극)(560)의 막 두께는 110 ㎚이다.
이 공정에서, 적색에 대응하는 화소, 녹색에 대응하는 화소, 및 청색에 대응 하는 화소에 EL 층 및 화소 전극(양극)이 순차적으로 형성된다. 그러나, EL 층은 용액에 대한 내성이 불량하기 때문에, EL 층 및 화소 전극(양극)은 포토리소그래피법을 사용하지 않고 각 색에 대하여 독립적으로 형성되어야 한다. 따라서, 금속 마스크를 사용하여 원하는 화소를 제외한 화소들을 은폐하고, 원하는 화소에 대한 EL 층 및 화소 전극(양극)을 선택적으로 형성하는 것이 바람직하다.
상세하게는, 먼저, 적색에 대응하는 화소를 제외한 모든 화소를 은폐하는 마스크를 세트하고, 그 마스크를 사용하여 적색 발광의 EL 층 및 화소 전극(양극)을 선택적으로 형성한다. 그 다음, 녹색에 대응하는 화소를 제외한 모든 화소를 은폐하는 마스크를 세트하고, 그 마스크를 사용하여 녹색 발광의 EL 층 및 화소 전극(양극)을 선택적으로 형성한다. 그 다음, 상기와 같이, 청색에 대응하는 화소를 제외한 모든 화소를 은폐하는 마스크를 세트하고, 그 마스크를 사용하여 청색 발광의 EL 층 및 화소 전극(양극)을 선택적으로 형성한다. 이 경우, 각각의 색에 대해 서로 다른 마스크를 사용하지만, 동일한 마스크를 사용할 수도 있다. 모든 화소에 대해 EL 층 및 화소 전극(양극)이 형성될 때까지 진공을 파괴함이 없이 처리를 행하는 것이 바람직하다.
EL 층(559)에는 공지의 재료가 사용될 수 있다. 구동 전압을 고려하면 유기 재료가 바람직하다. 예를 들어, EL 층은 정공 주입층, 정공 수송층, 발광층, 및 전자 주입층으로 된 4층 구조로 형성될 수 있다. 본 실시예에서는, EL 층의 화소 전극(양극)으로서 산화 인듐 주석(ITO)막이 형성된다. 산화 인듐에 2∼20%의 산화 아연(ZnO)을 혼합한 투명 도전막이 사용될 수도 있고, 또는 공지의 다른 재료가 사 용될 수도 있다.
최종 단계에서, 질화규소막으로 된 제2 패시베이션막(561)을 300 ㎚의 두께로 형성한다.
이렇게 하여, 도 10(C)에 나타낸 것과 같은 구조의 EL 표시장치가 완성된다. 실제로는, 그 EL 표시장치는, 도 10(C)까지 완성된 후 대기에 노출되지 않도록 하기 위해, 기밀성이 높은 보호 필름(라미네이트 필름, 자외선 경화 수지 등) 또는 세라믹제 밀봉 캔과 같은 하우징재(材)에 의해 패키징(봉입(封入))되는 것이 바람직하다. 이 상황에서, 하우징재의 내부를 불활성 분위기로 하거나, 하우징재 내에 흡습성 재료(예를 들어, 산화 바륨)를 배치함으로써 EL 층의 신뢰성(수명)이 향상된다.
본 실시예는 실시예 2와 자유롭게 조합될 수 있다.
[실시예 4]
이하, 본 실시예의 EL 표시장치의 구성을 도 11의 사시도를 참조하여 설명한다.
본 실시예의 EL 표시장치는, 유리 기판(2201)상에 각각 형성된 화소부(2202), 게이트측 구동회로(2203), 및 소스측 구동회로(2204)로 구성되어 있다. 화소부(2202)의 스위칭용 TFT(2205)는 n채널형 TFT이고, 게이트측 구동회로(2203)에 접속된 게이트 배선(2206)과 소스측 구동회로(2204)에 접속된 소스 배선(2207)의 교차점에 배치되어 있다. 스위칭용 TFT(2205의 드레인 영역은 EL 구동용 TFT(2208)의 게이트 전극에 접속되어 있다.
EL 구동용 TFT(2208)의 소스 영역은 전류 공급선(2209)에 접속된다. EL 구동용 TFT(2208)의 게이트 전극 및 전류 공급선(2209)에 접속되는 커패시터(2216)가 제공되어 있다. 본 실시예에서는, 전류 공급선(2209)에는 전원 전위가 가해지고, 또한, EL 소자(2211)의 대향 전극(본 실시예에서는 음극)에는 정상(定常) 전위가 가해진다.
외부 입출력 단자인 FPC(2212)는 구동회로에 신호를 전달하기 위한 입출력 배선(접속 배선)(2213, 2214), 및 전류 공급선(2209)에 접속되는 입출력 배선(2215)을 구비하고 있다.
다음에, 하우징재를 포함한 본 실시예의 EL 모듈을 도 12(A) 및 도 12(B)를 참조하여 설명한다. 필요에 따라서는, 도 11에서 사용된 부호를 다시 사용한다.
유리 기판(2201)상에 화소부(2202), 게이트측 구동회로(2203), 및 소스측 구동회로(2204)가 형성되어 있다. 각 구동회로로부터의 각종 배선이 입출력 배선(2213∼2215) 및 FPC(2212)를 통해 외부 장치에 접속된다.
이때, 적어도 화소부(2202), 바람직하게는, 화소부(2202) 및 구동회로(2203, 2204)와 겹치도록 보호 기판(2304)이 배치된다. 보호 기판(2304)은 유리 기판(2201)과 협동하여 밀폐 공간을 형성하도록 밀봉재(2305)에 의해 유리 기판(2201)에 부착된다. 이때, EL 소자는 상기 밀폐 공간 내에 완전히 봉입된 상태로 되고, 외부 공기로부터 완전히 차단된다. 유리 기판(2201), 보호 기판(2304) 및 밀봉재(2305)에 의해 형성된 밀폐 공간을 셀(2306)이라 부른다. 다수의 보호 기판(2304)을 배치함으로써 다수의 셀(2306)이 형성될 수 있다.
보호 기판(2304)의 재질은 유리 또는 폴리머와 같은 절연성 물질인 것이 바람직하다. 예를 들어, 비정질 유리(붕규산염 유리, 석영, 등), 결정화 유리, 세라믹 유리, 유기 수지(아크릴 수지, 스티렌 수지, 폴리카보네이트 수지, 에폭시 수지 등), 또는 실리콘 수지를 들 수 있다. 또한, 세라믹이 사용될 수도 있다. 밀봉재(2305)가 절연성 물질인 경우, 스테인리스 합금과 같은 금속 재료를 사용하는 것도 가능하다. 밀봉재(2305)의 재질로는, 에폭시 수지, 아크릴레이트 수지 등이 사용될 수 있다. 또한, 밀봉재(접착제)로서, 열 경화성 수지 또는 광 경화성 수지가 사용될 수도 있다. 그러나, 산소 및 수분을 가능한 한 투과하지 않는 재료가 요구된다.
셀(206)속에 충전재를 주입하는 것이 바람직하다. 그 충전재로서는, PVC(폴리비닐 클로라이드), 에폭시 수지, 실리콘 수지, PVB(폴리비닐 부티랄), 및 EVA(에틸렌 비닐 아세테이트) 등이 사용될 수 있다.
또한, 셀(2306)내에 건조제를 배치하는 것도 효과적이다. 그 건조제로서는, 일본 공개특허공고 평9-148066호 공보에 개시된 건조제가 사용될 수 있다. 일반적으로는, 산화 바륨이 사용될 수 있다.
도 12(B)에 나타낸 바와 같이, 화소부는, 개개로 고립된 EL 소자들을 각각 가지는 다수의 화소를 구비하고 있다. 모든 화소는 보호 전극(2307)을 공통 전극으로서 구비하고 있다. 본 실시예에서는, EL 층, 음극(MgAg 전극), 및 보호 전극을 대기에의 노출없이 연속적으로 형성하는 것이 바람직하지만, EL 층과 음극을 동일 마스크재를 사용하여 형성하고, 보호 전극만을 다른 마스크재에 의해 형성하면, 도 12(B)의 구조가 실현될 수 있다.
이때, EL 층 및 음극은 화소부에만 배치될 수 있고, 구동회로에는 배치될 필요가 없다. 물론, EL 층 및 음극이 구동회로에 배치되어도 문제가 발생하지 않지만, EL 층에는 알칼리 금속이 포함되어 있다는 사실을 고려하면 구동회로에는 배치되지 않는 것이 좋다.
보호 전극(2307)은 부호 2308로 나타낸 영역에서, 화소 전극과 동일한 재료로 된 접속 배선(2309)을 통해 입출력 배선(2310)에 접속된다. 이 입출력 배선(2310)은 보호 전극(2307)에 EL 구동 전위를 가하기 위한 전류 공급선이고, 도전성 페이스트 재료(2311)를 통해 FPC(2212)에 접속된다.
본 실시예의 구성은 실시예 1 및 실시예 2의 구성과 자유롭게 조합될 수 있다.
[실시예 5]
본 실시예에서는, 본 발명에 따른 EL 표시장치의 화소의 구성에 대하여 설명한다.
본 발명에 따른 EL 표시장치의 화소부에는 다수의 화소가 매트릭스 형태로 배열되어 있다. 도 13(A)는 화소의 회로도의 일 예를 나타낸다. 도 13(A)에서, 화소(1000)에는 스위칭용 TFT(1001)가 제공되어 있다. 본 발명에서는, 스위칭용 TFT(1001)로서 n채널형 TFT와 p채널형 TFT 중 어느 것이라도 사용될 수 있다. 도 13(A)에서는, 스위칭용 TFT(1001)로서 n채널형 TFT가 사용된다.
스위칭용 TFT(1001)의 게이트 전극은 게이트 신호를 입력하는 게이트 신호 선(1002)에 접속되어 있다. 스위칭용 TFT(1001)의 소스 영역과 드레인 영역 중 하나는 디지털 데이터 신호를 입력하는 데이터 신호선(소스 신호선이라고도 함)(1003)에 접속되고, 다른 하나는 EL 구동용 TFT(1004)의 게이트 전극에 접속되어 있다.
EL 구동용 TFT(1004)의 소스 영역과 드레인 영역 중 하나는 전원 공급선(1005)에 접속되고, 다른 하나는 EL 소자(1006)에 접속되어 있다.
EL 소자(1006)는 양극과 음극, 및 그 양극과 음극 사이에 형성된 EL 층으로 구성된다. 본 발명에서, 양극이 화소 전극이고 음극이 대향 전극인 경우에는, EL 구동용 TFT(1004)의 소스 영역 또는 드레인 영역이 EL 소자(1006)의 양극에 접속된다. 반대로, 양극이 대향 전극이고 음극이 화소 전극인 경우에는, EL 구동용 TFT(1004)의 소스 영역 또는 드레인 영역이 EL 소자(1006)의 음극에 접속된다.
EL 구동용 TFT(1004)로서, n채널형 TFT과 p채널형 TFT 중 어느 것이라도 사용될 수 있다. 그러나, EL 소자(1006)의 양극이 화소 전극이고 음극이 대향 전극인 경우에는, EL 구동용 TFT(1004)가 p채널형 TFT인 것이 바람직하다. 반대로, EL 소자(1006)의 양극이 대향 전극이고 음극이 화소 전극인 경우에는, EL 구동용 TFT(1004)가 n채널형 TFT인 것이 바람직하다. 도 13(A)에서는, EL 구동용 TFT(1004)로서 p채널형 TFT가 사용된다. EL 소자(1006)의 음극은 정상 전원(1007)에 접속되어 있다.
또한, 스위칭용 TFT(1001)가 비선택 상태(오프 상태)에 있을 때, EL 구동용 TFT(1004)의 게이트 전압을 보유하기 위해 커패시터가 제공될 수 있다. 커패시터 가 제공되는 경우, 이 커패시터는 스위칭용 TFT(1001)의 소스 영역과 드레인 영역 중 소스 신호선에 접속되지 않은 영역과, 전원 공급선(1005) 사이에 접속된다. 도 13(A)에 나타낸 회로도에서는, 전원 공급선(1005)이 소스 신호선(1003)에 평행하게 배치되어 있다.
또한, EL 구동용 TFT(1004)의 활성층내에 LDD 영역이 형성될 수 있고, 이 LDD 영역과 게이트 전극이 게이트 절연막을 사이에 두고 겹쳐 있는 영역(Lov 영역)이 형성될 수 있다. EL 구동용 TFT(1004)가 n채널형 TFT이든 p채널형 TFT이든, 활성층의 드레인 영역측에 Lov 영역을 형성함으로써, EL 구동용 TFT(1004)의 게이트 전극과 Lov 영역 사이에 용량이 형성될 수 있고, EL 구동용 TFT(1004)의 게이트 전압을 저장할 수 있다. 특히, EL 구동용 TFT(1004)가 n채널형 TFT인 경우, 활성층의 드레인 영역측에 Lov 영역을 형성함으로써, 온(on) 전류를 증가시킬 수 있다.
EL 구동용 TFT의 Lov 영역을 EL 구동용 TFT(1004)의 게이트 전극을 저장하기 위한 커패시터로서 사용하기 위해서는, 화소 크기가 22 ㎛×22 ㎛이고, 게이트 절연막의 두께가 800 Å이고, 게이트 절연막의 비유전율이 4.1인 경우, 대략 19.8 fF의 용량 값이 필요하다. 따라서, Lov 영역의 면적(LDD 영역과 게이트 전극이 게이트 절연막을 사이에 두고 겹쳐 있는 면적)으로서, 약 66 ㎛2의 면적이 필요하게 된다.
도 13(A)에 나타낸 회로도에서, 스위칭용 TFT(1001)와 EL 구동용 TFT(1004) 어느 것이나 멀티게이트 구조(직렬로 접속된 2개 이상의 채널 형성 영역을 가지는 활성층을 포함하는 구조)로 형성될 수 있다. 도 14(A)는 도 13(A)에 나타낸 화소의 스위칭용 TFT(1001)를 멀티게이트 구조로 한 화소의 회로도를 나타낸다.
스위칭용 TFT(1001a) 및 스위칭용 TFT(1001b)는 직렬로 접속되어 형성되어 있다. 스위칭용 TFT(1001a, 1001b)를 제외한 구성은 도 13(A)에 나타낸 회로도와 동일하다. 스위칭용 TFT를 멀티게이트 구조로 형성함으로써, 오프 전류를 감소시킬 수 있고, EL 구동용 TFT(1004)의 게이트 전압이 커패시터를 특별히 형성함이 없이 저장될 수 있다. 따라서, EL 구동용 TFT(1004)의 게이트 전압을 저장하기 위한 커패시터를 형성할 필요가 없다. 도 14(A)에서는 이중 게이트 구조가 사용되고 있지만, 본 발명이 이중 게이트 구조에 한정되는 것은 아니고, 어떠한 멀티게이트 구조라도 사용될 수 있다.
또한, 도면에는 도시되지 않았지만, EL 구동용 TFT를 멀티게이트 구조로 한 경우, 열에 의한 EL 구동용 TFT의 열화(劣化)가 억제될 수 있다.
다음에, 도 13(B)는 본 발명에 따른 화소의 회로도의 다른 예를 나타낸다. 도 13(B)에서는, 화소(1100)에 스위칭용 TFT(1101)가 제공되어 있다. 본 발명에서는, 스위칭용 TFT(1101)로서 n채널형 TFT와 p채널형 TFT 중 어느 것이나 사용될 수 있다. 도 13(B)에서는, 스위칭용 TFT(1101)로서 n채널형 TFT가 사용된다. 스위칭용 TFT(1101)의 게이트 전극은 게이트 신호를 입력하는 게이트 신호선(1102)에 접속되어 있다. 스위칭용 TFT(1101)의 소스 영역과 드레인 영역 중 하나는 디지털 데이터 신호를 입력하는 데이터 신호선(소스 신호선이라고도 함)에 접속되고, 다른 하나는 EL 구동용 TFT(1104)의 게이트 전극에 접속되어 있다.
그리고, EL 구동용 TFT(1104)의 소스 영역과 드레인 영역중 하나는 전원 공급선(1105)에 접속되고, 다른 하나는 EL 소자(1106)에 접속되어 있다.
EL 소자(1106)는 양극과 음극, 및 그 양극과 음극 사이에 형성된 EL 층으로 구성된다. 본 발명에서, 양극이 화소 전극이고 음극이 대향 전극인 경우에는, EL 구동용 TFT(1104)의 소스 영역 또는 드레인 영역이 EL 소자(1106)의 양극에 접속된다. 반대로, 양극이 대향 전극이고 음극이 화소 전극인 경우에는, EL 구동용 TFT(1104)의 소스 영역 또는 드레인 영역이 EL 소자(1106)의 음극에 접속된다. EL 구동용 TFT(1104)로서 n채널형 TFT와 p채널형 TFT 중 어느 것이나 사용될 수 있다. 그러나, EL 소자(1106)의 양극이 화소 전극이고 음극이 대향 전극인 경우에는, EL 구동용 TFT(1104)가 p채널형 TFT인 것이 바람직하다. 반대로, EL 소자(1106)의 양극이 대향 전극이고 음극이 화소 전극인 경우에는, EL 구동용 TFT(1104)가 n채널형 TFT인 것이 바람직하다. 도 13(B)에서는, EL 구동용 TFT(1104)로서 p채널형 TFT가 사용된다. EL 소자(1106)의 음극은 정상 전원(1107)에 접속된다.
또한, 스위칭용 TFT(1101)가 비선택 상태(오프 상태)에 있을 때, EL 구동용 TFT(1104)의 게이트 전압을 유지하기 위해 커패시터가 제공될 수 있다. 커패시터가 제공되는 경우, 이 커패시터는 스위칭용 TFT(1101)의 소스 영역과 드레인 영역중 소스 신호선에 접속되지 않은 영역과, 전원 공급선(1105) 사이에 접속된다. 도 13(B)에 나타낸 회로도에서는, 전원 공급선(1105)과 게이트 신호선(1102)이 평행하게 배치되어 있다.
또한, EL 구동용 TFT(1104)의 활성층내에 LDD 영역이 형성될 수 있고, 이 LDD 영역과 게이트 전극이 게이트 절연막을 사이에 두고 겹쳐 있는 영역(Lov 영역)이 형성될 수 있다. EL 구동용 TFT(1104)가 n채널형 TFT이든 p채널형 TFT이든, 활성층의 드레인 영역측에 Lov 영역을 형성함으로써, EL 구동용 TFT(1104)의 게이트 전극과 Lov 영역 사이에 용량이 형성될 수 있고, EL 구동용 TFT(1104)의 게이트 전압을 저장할 수 있다. 특히, EL 구동용 TFT(1104)가 n채널형 TFT인 경우, 활성층의 드레인 영역측에 Lov 영역을 형성함으로써, 온 전류를 증가시킬 수 있다.
도 13(B)에 나타낸 회로도에서는, 스위칭용 TFT(1101)와 EL 구동용 TFT(1104) 어느 것이나 멀티게이트 구조로 형성될 수 있다. 도 14(B)는 도 13(B)에 나타낸 화소의 스위칭용 TFT(1101)를 멀티게이트 구조로 한 화소의 회로도를 나타낸다.
스위칭용 TFT(1101a)와 스위칭용 TFT(1101b)가 직렬로 접속되어 형성되어 있다. 스위칭용 TFT(1101a, 1101b)를 제외한 구성은 도 13(B)에 나타낸 회로도와 동일하다. 스위칭용 TFT를 멀티게이트 구조로 형성함으로써, 오프 전류를 감소시킬 수 있고, EL 구동용 TFT(1104)의 게이트 전압이 커패시터를 특별히 형성함이 없이 저장될 수 있다. 따라서, EL 구동용 TFT(1104)의 게이트 전압을 저장하기 위한 커패시터를 형성할 필요가 없다. 도 14(B)에서는 이중 게이트 구조가 사용되었지만, 본 발명이 이중 게이트 구조에 한정되는 것은 아니고, 어떠한 멀티게이트 구조라도 사용될 수 있다.
또한, 도면에는 도시되지 않았지만, EL 구동용 TFT를 멀티게이트 구조로 한 경우, 열에 의한 EL 구동용 TFT의 열화가 억제될 수 있다.
다음에, 도 15(A)는 본 발명에 따른 화소의 회로도의 또 다른 예를 나타낸다. 도 15(A)에서, 화소(1200)와 화소(1210)가 서로 인접하여 제공되어 있다. 도 15(A)에서, 부호 1201, 1211은 스위칭용 TFT를 나타낸다. 본 발명에서, 스위칭용 TFT(1201, 1211)로서 n채널형 TFT와 p채널형 TFT 중 어느 것이나 사용될 수 있다. 도 15(A)에서는, 스위칭용 TFT(1201) 및 스위칭용 TFT(1211)로서 n채널형 TFT가 사용된다. 스위칭용 TFT(1201, 1211)의 게이트 전극은 게이트 신호를 입력하는 게이트 신호선(1202)에 접속되어 있다. 스위칭용 TFT(1201, 1211)의 소스 영역과 드레인 영역중 하나는 디지털 데이터 신호를 입력하는 데이터 신호선(1203, 1204)(소스 신호선이라고도 함)에 접속되고, 다른 하나는 EL 구동용 TFT(1204, 1214)의 게이트 전극에 각각 접속되어 있다.
그리고, EL 구동용 TFT(1204, 1214)의 소스 영역과 드레인 영역 중 하나는 전원 공급선(1220)에 접속되고, 다른 하나는 EL 소자(1205, 1215)에 각각 접속되어 있다. 그리하여, 본 실시예에서는, 2개의 인접한 화소가 하나의 전원 공급선(1220)을 공유한다. 그 결과, 도 13 및 도 14에 나타낸 구조에 비하여, 전원 공급선의 수가 감소될 수 있다. 전체 화소부에 대한 배선의 비율이 작으면, 배선이 EL 층이 발광하는 방향으로 제공되어 있는 경우, 배선에 의해 차광이 억제될 수 있다.
EL 소자(1205, 1215)는 각각 양극, 음극 및 그 양극과 음극 사이에 형성된 EL 층으로 구성된다. 본 발명에서, 양극이 화소 전극이고 음극이 대향 전극인 경우에는, EL 구동용 TFT(1204, 1214)의 소스 영역 또는 드레인 영역이 EL 소 자(1205, 1215)의 양극에 접속된다. 반대로, 양극이 대향 전극이고 음극이 화소 전극인 경우에는, EL 구동용 TFT(1204, 1214)의 소스 영역 또는 드레인 영역이 EL 소자(1205, 1215)의 음극에 접속된다. EL 구동용 TFT(1204, 1214)로서는 n채널형 TFT와 p채널형 TFT 중 어느 것이나 사용될 수 있다. 그러나, EL 소자(1205, 1215)의 양극이 화소 전극이고 음극이 대향 전극인 경우에는, EL 구동용 TFT(1204, 1214)가 p채널형 TFT인 것이 바람직하다. 반대로, EL 소자(1205, 1215)의 양극이 대향 전극이고 음극이 화소 전극인 경우에는, EL 구동용 TFT(1204, 1214)가 n채널형 TFT인 것이 바람직하다. 도 15(A)에서는, EL 구동용 TFT(1204, 1214)로서 p채널형 TFT가 사용된다. EL 소자(1205, 1215)의 음극은 정상 전원(1206, 1216)에 접속된다.
또한, 스위칭용 TFT(1201, 1211)가 비선택 상태(오프 상태)에 있을 때, EL 구동용 TFT(1204, 1214)의 게이트 전압을 저장하기 위해 커패시터가 제공될 수 있다. 커패시터가 제공되는 경우, 이 커패시터는 스위칭용 TFT(1201)의 소스 영역과 드레인 영역중 소스 신호선에 접속되지 않은 영역과, 전원 공급선(1220) 사이에 접속된다.
또한, EL 구동용 TFT(1204, 1214)의 활성층내에 LDD 영역이 형성될 수 있고, 이 LDD 영역과 게이트 전극이 게이트 절연막을 사이에 두고 겹쳐 있는 영역(Lov 영역)이 형성될 수 있다. EL 구동용 TFT(1204)가 n채널형 TFT이든 p채널형 TFT이든, 활성층의 드레인 영역측에 Lov 영역을 형성함으로써, EL 구동용 TFT(1204, 1214)의 게이트 전극과 Lov 영역 사이에 용량이 형성될 수 있고, EL 구동용 TFT(1204, 1214)의 게이트 전압을 저장할 수 있다. 특히, EL 구동용 TFT(1204, 1214)가 n채널형 TFT인 경우, 활성층의 드레인 영역측에 Lov 영역을 형성함으로써, 온 전류를 증가시킬 수 있다.
도 15(A)에 나타낸 회로도에서, 스위칭용 TFT(1201, 1211) 또는 EL 구동용 TFT(1204, 1214)가 멀티게이트 구조로 형성될 수 있다. 도 16(A)는 도 15(A)에 나타낸 화소의 스위칭용 TFT(1201, 1211)를 멀티게이트 구조로 한 화소의 회로도를 나타낸다.
스위칭용 TFT(1201a)와 스위칭용 TFT(1201b)가 직렬로 접속되어 형성되어 있다. 또한, 스위칭용 TFT(1211a)와 스위칭용 TFT(1211b)도 직렬로 접속되어 형성되어 있다. 스위칭용 TFT(1201a, 1201b) 및 스위칭용 TFT(1211a, 1211b)를 제외한 구성은 도 15(A)에 나타낸 회로도와 동일하다. 스위치용 TFT를 멀티게이트 구조로 형성함으로써, 오프 전류를 감소시킬 수 있고, EL 구동용 TFT(1204, 1214)의 게이트 전압이 커패시터를 특별히 형성함이 없이 저장될 수 있다. 따라서, EL 구동용 TFT(1204, 1214)의 게이트 전압을 저장하기 위한 커패시터를 형성할 필요가 없다. 도 16(A)에서는 이중 게이트 구조가 사용되었지만, 본 발명이 이중 게이트 구조에 한정되는 것은 아니고, 어떠한 멀티게이트 구조라도 사용될 수 있다.
또한, 도면에는 도시되지 않았지만, EL 구동용 TFT를 멀티게이트 구조로 한 경우, 열에 의한 EL 구동용 TFT의 열화가 억제될 수 있다.
다음에, 도 15(B)는 본 발명에 따른 화소의 회로도의 또 다른 예를 나타낸다. 도 15(B)에서, 화소(1300)와 화소(1310)가 서로 인접하여 제공되어 있다. 도 15(B)에서, 부호 1301, 1311은 스위칭용 TFT를 나타낸다. 본 발명에서는, 스위칭용 TFT(1301, 1311)로서 n채널형 TFT와 p채널형 TFT 중 어느 것이나 사용될 수 있다. 도 15(B)에서, 스위칭용 TFT(1301, 1311)로서 n채널형 TFT가 사용된다. 스위칭용 TFT(1301, 1311)의 게이트 전극은 게이트 신호를 입력하는 게이트 신호선(1302, 1312)에 각각 접속되어 있다. 스위칭용 TFT(1301, 1311)의 소스 영역과 드레인 영역 중 하나는 디지털 데이터 신호를 입력하는 데이터 신호선(1303)(소스 신호선이라고도 함)에 접속되고, 다른 하나는 EL 구동용 TFT(1304, 1314)의 게이트 전극에 각각 접속되어 있다.
그리고, EL 구동용 TFT(1304, 1314)의 소스 영역과 드레인 영역 중 하나는 전원 공급선(1320)에 접속되고, 다른 하나는 EL 소자(1305, 1315)에 각각 접속되어 있다. 그리하여, 본 실시예에서는, 2개의 인접한 화소가 하나의 전원 공급선(1220)을 공유한다. 그 결과, 도 13 및 도 14에 나타낸 구조에 비하여, 전원 공급선의 수가 감소될 수 있다. 전체 화소부에 대한 배선의 비율이 작으면, 배선이 EL 층이 발광하는 방향으로 제공되는 경우, 배선에 의해 차광이 억제될 수 있다. 그리고, 도 15(B)에 나타낸 회로도에서, 전원 공급선(1320)이 게이트 신호선(1302, 1312)에 평행하게 제공되어 있다.
EL 소자(1305, 1315)는 각각 양극, 음극 및 그 양극과 음극 사이에 형성된 EL 층으로 구성된다. 본 발명에서, 양극이 화소 전극이고 음극이 대향 전극인 경우에는, EL 구동용 TFT(1304, 1314)의 소스 영역 또는 드레인 영역이 EL 소자(1305, 1315)의 양극에 접속된다. 반대로, 양극이 대향 전극이고 음극이 화소 전극인 경우에는, EL 구동용 TFT(1304, 1314)의 소스 영역 또는 드레인 영역이 EL 소자(1305, 1315)의 음극에 접속된다. EL 구동용 TFT(1304, 1314)로서는 n채널형 TFT와 p채널형 TFT 중 어느 것이나 사용될 수 있다. 그러나, EL 소자(1305, 1315)의 양극이 화소 전극이고 음극이 대향 전극인 경우에는, EL 구동용 TFT(1304, 1314)가 p채널형 TFT인 것이 바람직하다. 반대로, EL 소자(1305, 1315)의 양극이 대향 전극이고 음극이 화소 전극인 경우에는, EL 구동용 TFT(1304, 1314)가 n채널형 TFT인 것이 바람직하다. 도 15(B)에서는, EL 구동용 TFT(1304, 1314)로서 p채널형 TFT가 사용되고, EL 소자(1305, 1315)의 음극이 정상 전원(1306, 1316)에 접속되어 있다.
또한, 스위칭용 TFT(1301, 1311)가 비선택 상태(오프 상태)에 있을 때, EL 구동용 TFT(1304, 1314)의 게이트 전압을 저장하기 위해 커패시터가 제공될 수 있다. 커패시터가 제공되는 경우, 이 커패시터는 스위칭용 TFT(1301, 1311)의 소스 영역과 드레인 영역 중 소스 신호선에 접속되지 않은 영역과, 전원 공급선(1320) 사이에 접속된다.
또한, EL 구동용 TFT(1304, 1314)의 활성층내에 LDD 영역이 형성될 수 있고, 이 LDD 영역과 게이트 전극이 게이트 절연막을 사이에 두고 겹쳐 있는 영역(Lov 영역)이 형성될 수 있다. EL 구동용 TFT(1304, 1314)가 n채널형 TFT이든 p채널형 TFT이든, 활성층의 드레인 영역측에 Lov 영역을 형성함으로써, EL 구동용 TFT(1304, 1314)의 게이트 전극과 Lov 영역 사이에 용량이 형성될 수 있고, EL 구동용 TFT(1304, 1314)의 게이트 전압을 저장할 수 있다. 특히, EL 구동용 TFT(1304, 1314)가 n채널형 TFT인 경우, 활성층의 드레인 영역측에 Lov 영역을 형성함으로써, 온(ON) 전류를 증가시킬 수 있다.
도 15(B)에 나타낸 회로도에서, 스위칭용 TFT(1301, 1311) 또는 EL 구동용 TFT(1304, 1314)는 멀티게이트 구조로 형성될 수 있다. 도 16(B)는 도 15(B)에 나타낸 스위칭용 TFT(1301, 1311)를 멀티게이트 구조로 한 화소의 회로도를 나타낸다.
스위칭용 TFT(1301a)와 스위칭용 TFT(1301b)가 직렬로 접속되어 형성되어 있다. 또한, 스위칭용 TFT(1311a)와 스위칭용 TFT(1311b)도 직렬로 접속되어 형성되어 있다. 스위칭용 TFT(1301a, 1301b) 및 스위칭용 TFT(1311a, 1311b)를 제외한 구성은 도 15(B)에 나타낸 회로도와 동일하다. 스위치용 TFT를 멀티게이트 구조로 형성함으로써, 오프 전류를 감소시킬 수 있고, EL 구동용 TFT(1304, 1314)의 게이트 전압이 커패시터를 특별히 형성함이 없이 저장될 수 있다. 따라서, EL 구동용 TFT(1304, 1314)의 게이트 전압을 저장하기 위한 커패시터를 형성할 필요가 없다. 도 16(B)에서는 이중 게이트 구조가 사용되었지만, 본 실시예는 이중 게이트 구조에 한정되는 것이 아니고, 어떠한 멀티게이트 구조라도 사용될 수 있다.
또한, 도면에는 도시되지 않았지만, EL 구동용 TFT를 멀티게이트 구조로 한 경우, 열에 의한 EL 구동용 TFT의 열화가 억제될 수 있다.
본 실시예에서, EL 소자의 화소 전극과 EL 구동용 TFT의 드레인 영역 사이에 저항기(resistor)가 제공될 수도 있다. 저항기를 제공함으로써, EL 구동용 TFT로부터 EL 소자에 공급되는 전류의 양을 제어하여, EL 구동용 TFT의 특성 편차의 영 향을 방지할 수 있다. 이 저항기는 EL 구동용 TFT의 온 저항보다 충분히 큰 저항값을 나타내는 소자일 수 있다. 따라서, 구조 등은 제한되지 않는다. 온 저항은 TFT의 드레인 전압을 TFT가 온으로 된 때 흐르는 드레인 전류로 나누어 얻어진 값이다. 저항기의 저항값으로서는, 1 ㏀∼50 ㏁(바람직하게는, 10 ㏀∼10 ㏁, 더 바람직하게는, 50 ㏀∼1 ㏁)의 범위에서 선택될 수 있다. 저항기로서 높은 저항값을 가지는 반도체층이 사용되는 경우, 그의 형성이 용이하고 바람직하다.
본 실시예는 실시예 1∼3의 어느 구성과도 자유롭게 조합될 수 있다.
[실시예 6]
전기광학장치에 의해 화상을 표시하는데 있어 여러 가지 보정이 필요한 경우가 있다. 예를 들어, 감마 보정과 자기발광 소자의 발광 강도의 보정이 있다. 또한, CRT에서 감마 보정을 가한 신호를 취급하는 경우, 역 감마 보정이 필요하게 되는 경우가 있다. 본 실시예에서는, 본 발명에서 사용되는 디지털 비디오 신호를 보정할 수 있는 보정 시스템에 대하여 설명한다.
이하에, 4비트 디지털 비디오 신호에 보정을 가하는 보정 시스템의 일 예를 설명한다. 본 실시예는 이러한 비트 수에 한정되지 않는다. 본 실시예에서 사용되는 보정 시스템은, 도 4(A)에 나타낸 시분할 계조 데이터 신호 발생 회로(114)에 입력되기 전의 비디오 신호에 보정을 가한다. 보정된 비디오 신호는 디지털 신호일 필요가 있으므로, 비디오 신호가 아날로그인 경우, 먼저 디지털 신호로 변환한 다음, 보정을 가한다.
도 20은, 보정 시스템에 입력되기 전의 비디오 신호(보정전 비디오 신호)를 수평축에 나타내고, 보정 시스템으로부터 출력되는 비디오 신호(보정후 비디오 신호)를 수직축에 나타내는 그래프이다. 비디오 신호에 이러한 보정을 가하는 경우, 구체적으로는, 도 21(A) 및 도 21(B)에 나타낸 보정 시스템이 시분할 계조 데이터 신호 발생 회로 앞에 제공된다.
도 21(A)에는, 본 발명에서 사용되는 보정 시스템의 일 예가 도시되어 있다. 도 21(A)에 나타낸 보정 시스템에는, 비디오 신호의 비트 수와 동일한 수의 불휘발성 메모리(901, 904)가 제공되어 있다.
보정전 비디오 신호의 각 비트의 정보가 in1∼in4에 차례로 입력된다. 보정전 비디오 신호의 첫 번째 비트(최하위 비트, LSB)가 in1에 입력되고, 보정전 비디오 신호의 네 번째 비트(최상위 비트, BSB)가 in4에 입력된다.
4비트 정보를 가지는 보정전 비디오 신호가 불휘발성 메모리(901∼904) 모두에 입력된다.
불휘발성 메모리(901)에는, 입력된 보정전 비디오 신호에 대응하여 출력되는 첫 번째 비트의 보정후 비디오 신호 정보가 기억된다. 따라서, 불휘발성 메모리(901)에 입력된 보정전 비디오 신호가 첫 번째 비트의 보정후 비디오 신호로 변환된 다음, out1로부터 출력된다. 본 발명에서, 입력된 보정전 비디오 신호에 대응하여 출력되는 보정후 비디오 신호 정보를 보정 데이터라 부른다.
마찬가지로, 불휘발성 메모리(902∼904)에는, 입력된 보정전 비디오 신호에 대응하여 출력되는 2∼4번째 비트의 보정후 비디오 신호 정보가 기억된다. 따라서, 불휘발성 메모리(902∼904)에 입력된 보정전 비디오 신호는 2∼4번째 비트의 보정후 비디오 신호로 변환된 다음, out2∼out4로부터 출력된다.
보정전 비디오 신호가 보정후 비디오 신호로 변환되는 양태가 도 22에 구체적으로 도시되어 있다. in1∼in4에 입력된 보정전 비디오 신호가 0000의 정보를 가지는 경우에는, 모두 0을 포함하는 정보가 불휘발성 메모리(901∼904)로부터 출력된다. 따라서, out1∼out4로부터 출력되는 보정후 비디오 신호는 0000의 정보를 가지는 것으로 된다.
in1∼in4에 입력되는 보정전 비디오 신호가 1000의 정보를 가지는 경우에는, 불휘발성 메모리(901, 903, 904)로부터 0의 정보가 출력되고, 불휘발성 메모리(902)로부터 1의 정보가 출력된다. 따라서, out1∼out4로부터 출력되는 보정후 비디오 신호는 0100의 정보를 가지는 것으로 된다.
또한, in1∼in4에 입력된 보정전 비디오 신호가 1111의 정보를 가지는 경우에는, 모두 1을 포함하는 정보가 불휘발성 메모리(901∼904)로부터 출력된다. 따라서, out1∼out4로부터 출력되는 보정후 비디오 신호는 1111의 정보를 가지는 것으로 된다.
따라서, 불휘발성 메모리(901∼904)를 사용한 보정 시스템에 의해, 도 20에 나타낸 것과 같은 보정이 비디오 신호에 가해질 수 있다.
도 21(B)에는, 도 21(A)에 나타낸 것과는 다른, 본 발명에서 사용되는 보정 시스템의 다른 예가 도시되어 있다. 도 21(B)에 나타낸 보정 시스템에는, 비디오 신호의 비트 수와 동일한 수의 휘발성 메모리(911∼914)와 기억용 불휘발성 메모리(921∼924)가 제공되어 있다.
보정전 비디오 신호의 각 비트의 정보가 in1∼in4에 차례로 입력된다. 보정전 비디오 신호의 첫 번째 비트(최하위 비트, LSB)가 in1에 입력되고, 보정전 비디오 신호의 네 번째 비트(최상위 비트, MSB)가 in4에 입력된다.
4비트 정보를 가지는 보정전 비디오 신호가 기억용 불휘발성 메모리(921∼924) 모두에 입력된다.
입력된 보정전 비디오 신호에 대응하여 출력되는 첫번째 비트의 보정후 비디오 신호 정보가 기억용 불휘발성 메모리(921)에 기억된다. 마찬가지로, 입력된 보정전 비디오 신호에 대응하여 출력되는 2∼4번째 비트의 보정후 비디오 신호 정보가 기억용 불휘발성 메모리(922∼924)에 각각 기억된다. 그 다음, 기억용 불휘발성 메모리(921∼924)에 기억된 정보가 각각 휘발성 메모리(911∼914)에 읽어 넣어지고, 일정 기간 기억된다.
그 다음, 휘발성 메모리(911)에 입력된 보정전 비디오 신호가 첫번째 비트의 보정후 비디오 신호로 변환된 다음, out1로부터 출력된다. 마찬가지로, 휘발성 메모리(912∼914)에 입력된 보정전 비디오 신호가 2∼4번째 비트의 보정후 비디오 신호로 각각 변환된 다음, out2∼out4로부터 출력된다.
따라서, 도 21(B)에 나타낸 보정 시스템에 의해, 보정전 비디오 신호가 보정후 비디오 신호로 변환될 수 있다. 불휘발성 메모리에 비하여 휘발성 메모리는 고속으로 동작시키는 것이 가능하므로, 도 21(B)에 나타낸 보정 시스템을 도 21(A)에 나타낸 보정 시스템보다 빠르게 동작시키는 것이 가능하다.
도 21(A) 및 도 21(B)에 나타낸 보정 시스템은, 불휘발성 메모리, 휘발성 메 모리, 기억용 불휘발성 메모리와 같은 메모리 회로를 비디오 신호의 비트 수와 동일한 수로 나누어 설치하고 있으나, 이들 메모리 회로는 동일 IC 칩에 형성될 수도 있다. 또한, 이들 메모리 회로는 반도체를 사용하여 EL 표시장치와 동일한 기판상에 형성될 수도 있다.
본 실시예의 보정 시스템의 메모리 회로에 기억되는 보정 데이터는 본 실시예에서 사용되는 것에 한정되는 것은 아니다.
[실시예 7]
본 발명의 EL 표시장치의 EL 소자의 EL 층에 사용되는 재료는 유기 EL 재료에 한정되지 않고, 본 발명은 무기 EL 재료를 사용하여 실시될 수도 있다. 그러나, 현재의 무기 EL 재료는 매우 높은 구동 전압을 가지기 때문에, 그러한 높은 전압에 견딜 수 있도록 내압 특성을 가지는 TFT가 사용되어야 한다.
또는, 장래에, 낮은 구동 전압을 가지는 무기 EL 재료가 개발되면, 그러한 재료를 본 발명에 적용하는 것이 가능하다.
또한, 본 실시예의 구성은 실시예 1∼6의 어느 구성과도 자유롭게 조합될 수 있다.
[실시예 8]
본 발명에서 EL 층으로 사용되는 유기 재료는 저분자계 유기 재료 또는 폴리머계(고분자계) 유기 재료일 수 있다. 공지의 저분자계 유기 재료로는, Alq3(트리스-8-퀴놀리놀레이트 알루미늄)과, TPD(트리페닐아민 유전체)를 들 수 있다. 폴리 머계 유기 재료로서는 π공역 폴리머계 재료를 들 수 있다. 대표적으로는, PPV(폴리페닐렌 비닐렌), PVK(폴리비닐 카바졸), 또는 폴리카보네이트와 같은 재료를 들 수 있다. 폴리머계(고분자계) 유기 재료는 스핀 코팅법(용액 도포법이라고도 함), 디핑(dipping)법, 디스펜싱(dispensing)법, 인쇄법, 및 잉크젯 프린팅법과 같은 간단한 박막 형성 방법에 의해 형성될 수 있고, 저분자계 유기 재료에 비하여 높은 내열성을 가진다.
또한, 본 발명의 EL 표시장치의 EL 소자에서, 그 EL 소자의 EL 층이 전자 수송층 및 정공 수송층을 가지고 있는 경우, 전자 수송층 및 정공 수송층이, 예를 들어, 비정질 Si 또는 비정질 Si1 - xCx와 같은 비정질 반도체의 무기 재료로 이루어질 수도 있다.
비정질 반도체 내에는 다량의 트랩 준위가 존재하고, 다른 층들이 비정질 반도체와 접촉하는 계면에 다량의 계면 준위가 형성된다. 따라서, 저전압에서 발광시킬 수 있는 것과 함께, EL 소자의 휘도가 높게 될 수 있다.
또한, 유기 EL 층에 도펀트(불순물)를 첨가하여, 유기 EL 층의 발광 색을 변화시킬 수도 있다. 도펀트의 예로서는, DCM1, 나일 레드(nile red), 루베렌(ruberen), 쿠말린(coumalin) 6, TPB, 및 퀴나크리돈(quinacridon)과 같은 재료를 들 수 있다.
또한, 본 실시예의 구성은 실시예 1∼7의 어느 구성과도 자유롭게 조합될 수 있다.
[실시예 9]
다음에, 도 1에 나타낸 본 발명의 EL 표시장치를 구동하는 다른 방법에 대하여 설명한다. 여기서는, n비트 디지털 구동방법에 따라 2n 계조 표시를 행하는 경우를 설명한다. 타이밍 차트는 본 발명의 실시형태에서 나타낸 경우와 동일하므로, 도 2를 참조할 수 있다.
본 발명의 EL 표시장치의 화소부(1500)의 구조가 도 1에 도시되어 있다. 게이트 신호를 입력하는 게이트 신호선(G1∼Gy)이 각 화소의 스위칭용 TFT(1501)의 게이트 전극에 접속되어 있다. 또한, 각 화소의 스위칭용 TFT(1501)의 소스 영역과 드레인 영역 중 하나는 디지털 신호를 입력하는 소스 신호선(S1∼Sx)(데이터 신호선이라고도 함)에 접속되고, 다른 하나는 각 화소의 EL 구동용 TFT(1504)의 게이트 전극 및 각 화소의 커패시터(1508)에 접속되어 있다. 본 실시예에서는 커패시터(1508)를 가지는 구성으로 하였지만, 커패시터(1508)가 없는 구성으로 하여도 좋다. 본 발명은 커패시터의 유무에 한정되지 않는다.
각 화소의 EL 구동용 TFT(1504)의 소스 영역과 드레인 영역 중 하나는 전원 공급선(V1∼Vx)에 접속되고, 다른 하나는 EL 소자(1506)에 접속되어 있다. 전원 공급선(V1∼Vx)의 전위를 전원 전위라 부른다. 또한, 전원 공급선(V1∼Vx)은 각 화소의 커패시터(1508)에 접속되어 있다. 디지털 데이터 신호는 아날로그 또는 디지털 비디오 신호가 시분할 계조 표시를 행하기 위해 디지털 신호로 변환된 신호이고, 화상 정보를 함유한다.
EL 소자(1506)는 양극, 음극, 및 그 양극과 음극 사이에 형성된 EL 층으로 구성된다. 양극이 EL 구동용 TFT(1504)의 소스 영역 또는 드레인 영역에 접속되어 있는 경우, 즉, 양극이 화소 전극인 경우, 대향 전극인 음극이 일정한 전위로 유지된다. 반대로, 음극이 EL 구동용 TFT(1504)의 소스 영역 또는 드레인 영역에 접속되어 있는 경우, 즉, 음극이 화소 전극인 경우, 대향 전극인 양극이 일정한 전위로 유지된다.
대향 전극의 정상 전위와 화소 전극의 전원 전위 사이의 전위차가 EL 구동 전압이고, 이 EL 구동 전압이 EL 층에 인가된다.
먼저, 1 프레임 기간(F)이 n개의 서브프레임 기간(SF1∼SFn)으로 분할된다. 화소부의 모든 화소가 하나의 화상을 표시하는 기간을 1 프레임 기간(F)이라 부른다.
서브프레임 기간은 어드레스 기간(Ta)과 서스테인 기간(Ts)으로 나누어진다. 어드레스 기간은 1 서브프레임 기간 중에 모든 화소에 디지털 데이터 신호를 입력하는데 필요한 시간이고, 서스테인 기간(점등 기간이라고도 함)은 EL 소자를 발광시키는 기간을 나타낸다.
서브프레임 기간 SF1∼SFn이 각각 가지는 어드레스 기간(Ta)을 각각 Ta1∼Tan이라 하고, 서브프레임 기간 SF1∼SFn이 각각 가지는 서스테인 기간(Ts)을 각각 Ts1∼Tsn이라 한다.
먼저, 어드레스 기간에서, 전원 공급선(V1∼Vn)이 정상 전위와 동일한 높이의 전원 전위로 유지된다. 본 명세서에서, 디지털 구동 어드레스 기간에서의 전원 전위를 오프 전원 전위라 부른다. 오프 전원 전위의 높이는 EL 소자(1506)가 발광하지 않는 범위에서 정상 전위와 동일한 높이로 설정될 수 있다. 이때의 EL 구동 전압을 오프 EL 구동 전압이라 부른다. 이상적으로는, 오프 EL 구동 전압은 0 V인 것이 바람작하지만, EL 소자(1506)가 발광하지 않는 정도의 크기로 설정될 수도 있다.
그 다음, 게이트 신호선(G1)에 게이트 신호가 입력됨으로써, 게이트 신호선(G1)에 접속된 모든 스위칭용 TFT(1501)가 온 상태로 된다.
게이트 신호선(G1)에 접속된 스위칭용 TFT(1501)가 온으로 된 상태에서, 디지털 데이터 신호가 소스 신호선(S1∼Sx)에 차례로 입력된다.
그 다음, 소스 신호선(S1∼Sx)에 입력된 디지털 데이터 신호는 온 상태에 있는 스위칭용 TFT(1501)를 통해 EL 구동용 TFT(1504)의 게이트 전극에 입력된다. 또한, 디지털 데이터 신호는 게이트 신호선(G1)에 접속된 모든 화소의 커패시터(1508)에도 입력되고, 전하가 보유된다.
다음에, 게이트 신호선(G2)에 게이트 신호가 입력됨으로써, 게이트 신호선(G2)에 접속된 모든 스위칭용 TFT(1501)가 온 상태로 된다. 그 다음, 게이트 신호선(G2)에 접속된 스위칭용 TFT(1501)가 온으로 된 상태에서, 디지털 데이터 신호가 모든 소스 신호선(S1∼Sx)에 차례로 입력된다. 소스 신호선(S1∼Sx)에 입력된 디지털 데이터 신호는 스위칭용 TFT(1501)를 통해 EL 구동용 TFT(1504)의 게이트 전극에 입력된다. 또한, 디지털 데이터 신호는 게이트 신호선(G2)에 접속된 모든 화소의 커패시터(1508)에도 입력되어 저장된다.
상기한 동작을 게이트 신호선(Gy)까지 반복함으로써, 모든 화소에 디지털 데이터 신호가 입력된다. 모든 화소에 디지털 데이터 신호가 입력될 때까지의 기간이 어드레스 기간이다.
어드레스 기간이 종료됨과 동시에 서스테인 기간이 개시된다. 서스테인 기간이 시작되면, 전원 공급선(V1∼Vx)의 전위가 오프 전원 전위로부터 온 전원 전위로 바뀐다. 본 실시예에서, 디지털 구동의 서스테인 기간 중의 전원 전위를 온 전원 전위라 부른다. 온 전원 전위는 EL 소자가 발광하는 정도로 정상 전위와의 사이에 전위차를 가진다. 이 전위차를 온 EL 구동전압이라 부른다. 오프 전원 전위와 온 전원 전위를 총칭하여 전원 전위라 한다. 또한, 온 EL 구동 전압과 오프 EL 구동 전압을 총칭하여 EL 구동 전압이라 한다.
서스테인 기간에서 모든 스위칭용 TFT(1501)는 오프 상태로 된다. 그 다음, 커패시터(1508)에 저장된 디지털 데이터 신호가 EL 구동용 TFT(1504)의 게이트 전극에 입력된다.
본 실시예에서는, 디지털 데이터 신호가 "0"의 정보를 함유하는 경우, EL 구동용 TFT(1504)가 오프 상태로 된다. 따라서, EL 소자(1506)의 화소 전극이 오프 전원 전위로 유지된다. 그 결과, "0"의 정보를 함유하는 디지털 데이터 신호가 인가된 화소에 포함된 EL 소자(1506)는 발광하지 않는다.
반면에, 본 실시예에서는, "1"의 정보를 가지는 경우, EL 구동용 TFT(1504)가 온 상태로 된다. 따라서, EL 소자(1506)의 화소 전극은 온 전원 전위를 가진다. 그 결과, "1"의 정보를 가지는 디지털 데이터 신호가 인가된 화소의 EL 소 자(1506)는 발광한다.
서스테인 기간의 종료 시에 어드레스 기간이 다시 시작되고, 모든 화소에 데이터 신호가 입력된 후, 서스테인 기간이 시작된다. 이때, 모든 기간 Ts1∼Ts(n-1)이 서스테인 기간이 된다. 여기서는, Ts(n-1) 기간에 소정의 화소를 점등시키는 것으로 한다.
이하, 나머지 n-2개의 서브프레임 기간에 대하여 유사한 동작을 반복하고, Ts(n-2), Ts(n-3), ..., Ts1을 서스테인 기간으로 설정하고, 각각의 서브프레임에서 소정의 화소를 점등시키는 것으로 한다.
n개의 서브프레임 기간이 종료된 후에 1 프레임 기간이 종료된다.
n개의 서스테인 기간(Ts1, ..., Tsn) 중에서 적어도 하나의 서스테인 기간 중의 EL 소자의 발광 휘도는 다른 서스테인 기간 중의 EL 소자의 발광 휘도보다 항상 낮게 되도록 설정된다.
발광 휘도가 다른 서스테인 기간에서의 발광 휘도의 1/m인 서스테인 기간을 Tsp (여기서, p는 1 이상, n 이하의 임의의 수임)라 하면, n개의 서스테인 기간(Ts1, ..., Tsn)중, 서스테인 기간 Tsp 이외의 서스테인 기간의 길이는 2-(n-1)T (여기서, T는 정(正)의 정수(定數)임)로 표현된다. 또한, 서스테인 기간 Tsp의 길이는 2-(p-1)T×m (여기서, m은 1보다 큰 정수(正數)임)으로 표현된다. 따라서, 서스테인 기간 Tsp 중의 EL 소자의 발광 휘도가 다른 서스테인 기간 중의 발광 휘도의 1/m이더라도, 서스테인 기간 Tsp의 길이는 2-(p-1)T×m으로 설정되어 있으므로, 소정 의 계조 표시가 얻어질 수 있다.
따라서, n개의 서스테인 기간(Ts1, ..., Tsn)중 어느 서스테인 기간을 서스테인 기간 Tsp로 하든, 그리고 서스테인 기간 Tsp를 얼마나 많이 형성하든, 각 서스테인 기간(Ts1, ..., Tsn) 중의 EL 소자의 발광량을 Lm1, ..., Lmn이라 하면, Lm1:Lm2:Lm3:...:Lm(n-1):Lmn = 20:2-1:2-2:...:2-(n-2):2-(n-1)이 된다. SF1∼SFn을 출현시키는 순서는 어떻게 하여도 좋으므로, 서스테인 기간(Ts1, ..., Tsn)의 출현 순서도 임의적이다. 서스테인 기간들을 조합함으로써, 2n개의 계조중에 소망의 계조 표시가 행해질 수 있다.
각 화소의 계조는, 1 프레임 기간 중 어느 서브프레임 기간을 선택하여 발광시키는가에 의해 결정된다. 예를 들어, n = 8일 때, 모든 서스테인 기간 중에 발광한 화소의 휘도를 100%라 하면, Ts1 및 Ts2에서 발광한 화소의 경우, 휘도가 75%로 표현되고, Ts3, Ts5, 및 Ts8이 선택된 경우에는, 휘도가 16%로 표현될 수 있다.
본 발명에서는, 상기 구성에 의해, TFT에 따라 Id-Vg 특성에 약간의 편차가 있어도, 동일한 게이트 전압이 인가된 때 출력되는 전류의 양의 편차가 억제될 수 있다. 따라서, 동일한 전압 신호 입력에서도, Id-Vg 특성의 편차로 인해 인접 화소에서 EL 소자의 발광량이 크게 달라지는 사태를 피하는 것이 가능하게 된다.
또한, EL 소자의 발광 시간은, EL 소자의 발광 휘도가 다른 서스테인 기간에서의 것의 1/m이 되는 서스테인 기간 Tsp에서 2-(p-1)T×m (여기서, T는 정의 정수임)로 될 수 있다. 상기 구성에 의해, 그리고 화상의 계조 수를 증가시킴으로써, 비 트 수 n이 커지고, 2-(n-1)T로 표현되는 서스테인 기간의 길이가 짧게 되어도, EL 소자의 발광 휘도는 다른 서스테인 기간에서의 발광 휘도의 1/m이 되도록 조절되고, 서스테인 기간의 길이가 2-(p-1)T×m로 되며, 그 길이를 연장시키는 것이 가능하게 된다.
본 발명의 상기 구성에서는, 대향 전극의 전위는 항상 일정하게 유지되고, 화소 전극의 전위는 어드레스 기간 및 서스테인 기간에서 변경되고, 오프 EL 구동 전압 또는 온 EL 구동 전압이 EL 층에 인가된다. 그러나, 본 발명이 이 구성에 한정되는 것은 아니다. 이와는 달리, 화소 전극의 전위가 항상 일정하게 유지될 수 있고, 어드레스 기간 및 서스테인 기간에서 대향 전극의 전위를 변경함으로써, 오프 EL 구동 전압 또는 온 EL 구동 전압이 EL 층에 인가될 수도 있다. 이 경우, 대향 전극의 전위를 제어함으로써, EL 소자의 휘도 조절이 행해진다.
또한, 본 발명의 상기 구성에서는, 오프 EL 구동 전압을 제로(0)로 하여, EL 소자가 발광하지 않게 하지만, 오프 EL 구동 전압을 온 EL 구동 전압과 동일한 전압으로 하여, 어드레스 기간 중에도 발광시키도록 하여도 좋다. 이 경우, 전원 전위 및 정상 전위는 항상 일정한 값으로 유지된다. 그러나, 이 경우, 서브프레임 기간이 발광 기간이 되므로, 서브프레임 기간의 길이를 SF1, SF2, ..., SFn = 20T, 2-1T, ..., 2-(n-1)T로 하고, 1/m의 휘도를 가지는 서브프레임 기간의 길이를 2-(n-1)T×m으로 한다. 상기 구성에 의해, 어드레스 기간 중에 발광시키지 않는 구동방법에 비해 높은 휘도를 가지는 화상이 얻어질 수 있다.
또한, 본 실시예에서는, 비(非)인터레이스에 의해 구동하는 예를 설명하였지만, 인터레이스 주사에 의해 구동하는 것도 가능하다. 본 실시예의 구성을 실시예 1, 3∼8의 어느 구성과도 조합시킬 수 있다.
[실시예 10]
다음에, 본 발명의 EL 표시장치를 구동하는 다른 방법에 대하여 설명한다. 4비트 디지털 데이터 신호에 의해 24 계조 표시를 행하는 경우를 설명한다. 타이밍 차트는 실시예 2에서 나타낸 경우와 같으므로, 도 6을 참조할 수 있다.
본 실시예의 EL 표시장치의 화소부의 구조는 도 1에 나타낸 것과 동일하다. 게이트 신호를 입력하는 게이트 신호선(G1∼Gy)이 각 화소의 스위칭용 TFT의 게이트 전극에 접속되어 있다. 또한, 각 화소의 스위칭용 TFT의 소스 영역과 드레인 영역 중 하나는 디지털 데이터 신호를 입력하는 소스 신호선(S1∼Sx)에 접속되고, 다른 하나는 각 화소의 EL 구동용 TFT의 게이트 전극 및 각 화소의 커패시터에 접속되어 있다. 본 실시예에서는, 커패시터를 구비한 구성으로 하였으나, 커패시터가 없는 구성으로 하여도 좋다. 본 발명이 커패시터의 유무에 한정되는 것은 아니다.
각 화소의 EL 구동용 TFT의 소스 영역과 드레인 영역 중 하나는 전원 공급선(V1∼Vx)에 접속되고, 다른 하나는 EL 소자에 접속되어 있다. 전원 공급선(V1∼Vx)의 전위를 전원 전위라 부른다. 또한, 전원 공급선(V1∼Vx)은 각 화소의 커패 시터에 접속되어 있다.
EL 소자는 양극, 음극, 및 그 양극과 음극 사이에 형성된 EL 층으로 구성된다. 양극이 EL 구동용 TFT의 소스 영역 또는 드레인 영역에 접속되어 있는 경우, 즉, 양극이 화소 전극인 경우, 대향 전극인 음극이 일정한 전위로 유지된다. 반대로, 음극이 EL 구동용 TFT의 소스 영역 또는 드레인 영역에 접속되어 있는 경우, 즉, 음극이 화소 전극인 경우, 대향 전극인 양극이 일정한 전위로 유지된다. 또한, 본 명세서에서, 대향 전극의 전위를 정상 전위라 부른다.
대향 전극의 정상 전위와 화소 전극의 전원 전위 사이의 전위차가 EL 구동 전압이고, 이 EL 구동 전압이 EL 층에 인가된다.
도 6은 본 실시예의 EL 표시장치의 디지털 구동에서의 타이밍 차트를 나타낸다. 먼저, 1 프레임 기간(F)이 4개의 서브프레임 기간(SF1∼SF4)으로 분할된다. 서브프레임 기간은 어드레스 기간(Ta)과 서스테인 기간(Ts)으로 나누어진다. 어드레스 기간은 1 서브프레임 기간 중에 모든 화소에 디지털 데이터 신호를 입력하는데 필요한 시간이고, 서스테인 기간(점등 기간이라고도 함)은 EL 소자를 발광시키는 기간을 나타낸다.
서브프레임 기간 SF1∼SF4이 각각 가지는 어드레스 기간(Ta)을 각각 Ta1∼Ta4라 하고, 서브프레임 기간 SF1∼SF4이 각각 가지는 서스테인 기간(Ts)을 각각 Ts1∼Ts4라 한다.
먼저, 어드레스 기간에서, 전원 공급선(V1∼Vx)이 정상 전위와 동일한 높이의 전원 전위로 유지된다. 본 명세서에서, 디지털 구동의 어드레스 기간에서의 전 원 전위를 오프 전원 전위라 부른다. 오프 전원 전위의 높이는 EL 소자가 발광하지 않는 범위에서 정상 전위와 동일한 높이로 설정될 수 있다. 이때의 EL 구동 전압을 오프 EL 구동 전압이라 부른다. 이상적으로는, 오프 EL 구동 전압이 0 V인 것이 바람직하지만, EL 소자가 발광하지 않는 정도의 크기로 설정될 수 있다.
그 다음, 게이트 신호선(G1)에 게이트 신호가 입력됨으로써, 게이트 신호선(G1)에 접속된 모든 스위칭용 TFT가 온 상태로 된다.
게이트 신호선(G1)에 접속된 스위칭용 TFT가 온으로 된 상태에서, 디지털 데이터 신호가 소스 신호선(S1∼Sx)에 차례로 입력된다. 디지털 데이터 신호는 "0" 및 "1"의 정보를 포함하고, "0" 및 "1"의 디지털 데이터 신호는, 하나가 Hi 전압을 가지고, 다른 하나는 Lo 전압을 가지는 신호이다.
그 다음, 소스 신호선(S1∼Sx)에 입력된 디지털 데이터 신호가 온 상태에 있는 스위칭용 TFT를 통해 EL 구동용 TFT의 게이트 전극에 입력된다. 또한, 이 디지털 데이터 신호는 게이트 신호선(G1)에 접속된 모든 화소의 커패시터에도 입력되고, 전하가 보유된다.
다음에, 게이트 신호선(G2)에 게이트 신호가 입력됨으로써, 게이트 신호선(G2)에 접속된 모든 스위칭용 TFT가 온 상태로 된다. 그 다음, 게이트 신호선(G2)에 접속된 스위칭용 TFT가 온으로 된 상태에서, 디지털 데이터 신호가 소스 신호선(S1∼Sx)에 차례로 입력된다. 소스 신호선(S1∼Sx)에 입력된 디지털 데이터 신호는 스위칭용 TFT를 통해 EL 구동용 TFT의 게이트 전극에 입력된다. 또한, 이 디지털 데이터 신호는 게이트 신호선(G2)에 접속된 모든 화소의 커패시터에도 입력 되어 저장된다.
상기한 동작을 게이트 신호선(Gy)까지 반복함으로써, 모든 화소에 디지털 데이터 신호가 입력된다. 모든 화소에 디지털 데이터 신호가 입력될 때까지의 기간이 어드레스 기간이다.
어드레스 기간이 종료됨과 동시에 서스테인 기간이 개시된다. 서스테인 기간이 시작되면, 전원 공급선(V1∼Vx)의 전위가 오프 전원 전위로부터 온 전원 전위로 바뀐다. 본 실시예에서, 디지털 구동의 서스테인 기간 중의 전원 전위를 온 전원 전위라 부른다. 온 전원 전위는 EL 소자가 발광하는 정도로 정상 전위와의 사이에 전위차를 가진다. 이 전위차를 온 EL 구동 전압이라 부른다. 오프 전원 전위 및 온 전원 전위를 총칭하여 전원 전위라 한다. 또한, 온 EL 구동 전압과 오프 EL 구동 전압을 총칭하여 EL 구동 전압이라 한다.
서스테인 기간에서 모든 스위칭용 TFT(1501)는 오프 상태로 된다. 그 다음, 커패시터에 저장된 디지털 데이터 신호가 EL 구동용 TFT의 게이트 전극에 입력된다.
본 실시예에서는, 디지털 데이터 신호가 "0"의 정보를 함유하는 경우, EL 구동용 TFT는 오프 상태로 된다. 따라서, EL 소자의 화소 전극은 오프 전원 전위로 유지된다. 그 결과, "0"의 정보를 함유하는 디지털 데이터 신호가 인가된 화소를 가지는 EL 소자는 발광하지 않는다.
반면에, 본 실시예에서는, "1"의 정보를 가지는 경우, EL 구동용 TFT가 온으로 된다. 따라서, EL 소자의 화소 전극은 온 전원 전위를 가진다. 그 결과, "1" 의 정보를 가지는 디지털 데이터 신호가 인가된 화소를 가지는 EL 소자는 발광한다.
서스테인 기간의 종료 시에 어드레스 기간이 다시 개시되고, 화소들중 어느 하나에 데이터 신호가 입력된 후, 서스테인 기간이 개시된다. 이때, 기간 Ts1∼Ts3 모두가 서스테인 기간이 된다. 여기서는, Ts3 기간에 소정의 화소를 점등시키는 것으로 한다.
이하, 나머지 2개의 서브프레임 기간에 대하여 유사한 동작을 차례로 반복하고, Ts2 및 Ts1을 서스테인 기간으로 차례로 설정하고, 각각의 서브프레임에서 소정의 화소를 점등시키는 것으로 한다.
4개의 서브프레임 기간이 종료된 후에 1 프레임 기간이 종료된다.
4개의 서스테인 기간(Ts1, ..., Ts4)중 적어도 하나의 서스테인 기간 중의 EL 소자의 발광 휘도는 다른 서스테인 기간에서의 EL 소자의 발광 휘도보다 항상 낮게 설정된다. 본 실시예에서는, 서스테인 기간 Ts3 및 Ts4 중의 EL 소자의 발광 휘도가 다른 서스테인 기간 Ts1 및 Ts2 중의 EL 소자의 발광 휘도의 1/2이다. 바꿔 말하면, 서스테인 기간 Ts3 및 Ts4 중의 온 EL 구동 전압이 다른 서스테인 기간 Ts1 및 Ts2 중의 EL 구동 전압의 1/2이다.
다른 서스테인 기간에서의 것의 1/2의 발광 휘도를 가지는 서스테인 기간 Ts3 및 Ts4 외의 서스테인 기간 Ts1 및 Ts2의 길이는 각각 T 및 2-1T로 표현된다. 또한, 서스테인 기간 Ts3 및 Ts4의 길이는 각각 2-2T×2 및 2-3T×2로 표현된다. 즉, 서스테인 기간 Ts1∼Ts4의 길이 비율은 1: 2-1: 2-1:2-2이다. 따라서, 서스테인 기간 Ts3 및 Ts4 중의 EL 소자의 발광 휘도가 다른 서스테인 기간 중의 발광 휘도의 1/2이더라도, 모든 서스테인 기간에서의 서스테인 기간 Ts3 및 Ts4의 길이 비율은 발광 휘도가 1/2로 설정되지 않은 경우에 비하여 2배로 된다. 따라서, 서스테인 기간 Ts3 및 Ts4에서의 EL 소자의 발광 휘도가 다른 서스테인 기간에서의 것의 1/2이더라도, 서스테인 기간 Ts3 및 Ts4의 길이 비율이 2배로 설정되므로, 소망의 계조 표시가 얻어질 수 있다.
따라서, 본 실시예에서는, 서스테인 기간 Ts3 및 Ts4에서의 EL 소자의 발광 휘도가 1/2로 하였으나, 4개의 서스테인 기간(Ts1, ..., Ts4)중 어느 서스테인 기간의 휘도를 얼마나 낮게 하든, 휘도가 낮은 서스테인 기간을 얼마나 많이 형성하든, 각 서스테인 기간(Ts1, ..., Ts4)중의 EL 소자의 발광량을 Lm1, ..., Lm4으로 하면, Lm1:...:Lm4 = 20:2-1:2-2:2-3이 된다. SF1∼SF4를 출현시키는 순서는 어떻게 하여도 좋으므로, 서스테인 기간(Ts1, ..., Ts4)의 출현 순서도 임의적이다. 서스테인 기간들을 조합함으로써, 24개의 계조 중 소망의 계조 표시가 행해질 수 있다.
각 화소의 계조는 1 프레임 기간 중에 어느 서브프레임 기간을 선택하여 발광시키는가에 의해 결정된다. 예를 들어, n = 4일 때, 모든 서스테인 기간 중에 발광한 화소의 휘도를 100%라 하면, Ts1 및 Ts2에서 화소가 발광한 경우에는, 휘도가 80%로 표현되고, Ts2, Ts3, 및 Ts4가 선택된 경우에는, 휘도가 47%로 표현될 수 있다.
본 발명에서는, 상기 구성에 의해, TFT에 따라 Id-Vg 특성에 약간의 편차가 있어도, 동일한 게이트 전압이 인가된 때 출력되는 전류의 양의 편차가 억제될 수 있다. 따라서, 동일한 비디오 신호 입력에서도, Id-Vg 특성의 편차로 인해 인접 화소에서 EL 소자의 발광량이 크게 달라지는 사태를 피하는 것이 가능하게 된다.
또한, 발광 휘도가 다른 서스테인 기간(Ts1∼Tsn)에서의 발광 휘도의 1/m이 되는 서스테인 기간 Tsp에서, 다른 서스테인 기간(Ts1∼Tsn)의 길이를 2-(n-1)T (여기서, T는 정의 정수임)라 하면, EL 소자의 발광 시간을 2-(p-1)T×m로 할 수 있다. 상기 구성에 의해, 서스테인 기간 Tsp 중의 EL 소자의 발광 휘도를 다른 서스테인 기간 중의 발광 휘도의 1/m이 되도록 조절함으로써, 모든 서스테인 기간에서의 서스테인 기간 Tsp의 길이 비율을, 서스테인 기간 Tsp 중의 발광 휘도가 1/m로 설정되지 않는 경우에 비하여 m배로 연장시킬 수 있다. 따라서, 화상의 계조 수를 증가시킴에 따라, 비트 수 n이 커지고 서스테인 기간의 길이가 짧게 되어도, EL 소자의 발광 휘도를 낮춤으로써 서스테인 기간의 길이를 연장시킬 수 있다.
또한, 본 실시예에서는 비(非)인터레이스 주사에 의해 구동하는 예를 설명하였지만, 인터레이스 주사로 구동하는 것도 가능하다.
또한, 본 실시예의 구성은 실시예 1, 3∼8의 어느 구성과도 조합될 수 있다.
[실시예 11]
본 발명을 실시하여 형성된 EL 표시장치(EL 모듈)는 자기발광형이기 때문에 액정 표시장치에 비하여 밝은 장소에서의 시인성(視認性)이 우수하다. 따라서, 본 발명은 직시형 EL 디스플레이(EL 모듈을 구비한 디스플레이를 의미함)의 표시부로서 사용될 수 있다. 또한, EL 디스플레이로서는, 퍼스널 컴퓨터용 모니터, TV 방송 수신용의 모니터, 광고 표시용 모니터 등이 있다.
본 발명은 상기한 EL 디스플레이를 포함한, 디스플레이를 구성 부품으로 구비하는 모든 전자장치에 적용될 수 있다.
그러한 전자장치로서는, EL 디스플레이, 비디오 카메라, 디지털 카메라, 헤드 장착형 디스플레이, 자동차 내비게이션 시스템, 퍼스널 컴퓨터, 휴대형 정보 단말기(모바일 컴퓨터, 휴대 전화기, 전자 책 등), 및 기록 매체를 구비한 화상 재생 장치(구체적으로는, 컴팩트 디스크(CD), 레이저 디스크(LD), 또는 디지털 비디오 디스크(DVD)와 같은 기록 매체를 재생할 수 있고, 재생된 화상을 표시할 수 있는 디스플레이를 구비한 장치)를 들 수 있다. 전자장치의 예를 도 17(A)∼도 17(E)에 나타낸다.
도 17(A)는 본체(2001), 케이스(2002), 표시부(2003), 및 키보드(2004)를 포함하는 퍼스널 컴퓨터를 나타낸다. 본 발명은 표시부(2003)에 사용될 수 있다.
도 17(B)는 본체(2101), 표시부(2102), 음성 입력부(2103), 조작 스위치(2104), 배터리(2105), 및 수상부(2106)를 포함하는 비디오 카메라를 나타낸다. 본 발명은 표시부(2102)에 사용될 수 있다.
도 17(C)는 본체(2301), 신호 케이블(2302), 헤드 장착 밴드(2203), 표시 모니터(2304), 광학계(2305), 및 표시장치(2306)를 포함하는 헤드 장착형 EL 디스플레이의 일부를 나타낸다. 본 발명은 표시장치(2306)에 사용될 수 있다.
도 17(D)는 본체(2401), 기록 매체(2402)(CD, LD, DVD 등), 조작 스위치(2403), 표시부(a)(2404), 및 표시부(b)(2405)를 포함하는, 기록 매체를 구비한 화상 재생 장치(구체적으로는, DVD 재생 장치)를 나타낸다. 표시부(a)(2404)는 주로 화상 정보를 표시하는데 사용되고, 표시부(b)(2405)는 주로 문자 정보를 표시하는데 사용된다. 본 발명은 표시부(a)(2404) 및 표시부(b)(2405)에 사용될 수 있다. 본 발명은 기록 매체를 구비한 화상 재생 장치로서 CD 플레이어 또는 게임기에도 적용될 수 있다.
도 17(E)는 본체(2501), 카메라부(2502), 수상부(2503), 조작 스위치(2504), 및 표시부(2505)를 포함하는 휴대형(모바일) 컴퓨터를 나타낸다. 본 발명은 표시부(2505)에 사용될 수 있다.
장래에 EL 재료의 발광 휘도가 향상된다면, 본 발명은 프론트형 또는 리어형 프로젝터에도 적용 가능하다.
본 발명은 상기한 바와 같이 광범위한 적용 범위를 가지며, 모든 분야의 전자장치에 적용 가능하다. 또한, 본 실시예의 전자장치는 실시예 1∼실시예 10의 자유로운 조합으로부터 얻어진 구성을 사용하여 실현될 수 있다.
상기한 바와 같이, 본 발명의 구성에 의하면, EL 소자에 인가되는 EL 구동 전압 값에 따라 EL 소자의 발광 휘도를 조절하는 것이 가능하게 되고, 적색, 청색, 및 녹색의 발광 휘도간에 양호한 균형이 이루어진 선명한 화상을 표시하는 것이 가능하게 된다. 또한, 인가 전압이 크게 되는 것에 기인하여 EL 구동용 TFT에 의해 제어되는 전류의 양이 증가하더라도, EL 구동용 TFT의 열화가 억제될 수 있다.
본 발명에서는, TFT에 따라 Id-Vg 특성에 약간의 편차가 있어도, 상기 구성에 의해, 동일한 게이트 전압이 인가된 때 출력되는 전류의 양의 편차가 억제될 수 있다. 따라서, 동일한 전압 신호 입력에서도, Id-Vg 특성의 편차로 인해 인접 화소에서 EL 소자의 발광량이 크게 달라지는 사태를 피하는 것이 가능하게 된다.
또한, EL 소자의 발광 휘도가 다른 서스테인 기간(Ts1∼Tsn) 중의 발광 휘도의 1/m이 되는 서스테인 기간 Tsp에서, 다른 서스테인 기간(Ts1∼Tsn)의 길이를 2-(n-1)T (여기서, T는 정의 정수임)라 하면, EL 소자의 발광 시간을 2-(p-1)T×m으로 할 수 있다. 상기 구성에 의해, 서스테인 기간 Tsp 중의 EL 소자의 발광 휘도를 다른 서스테인 기간 중의 발광 휘도의 1/m이 되도록 조절함으로써, 모든 서스테인 기간에서의 서스테인 기간 Tsp의 길이 비율을, 서스테인 기간 Tsp 중의 발광 휘도가 1/m로 설정되지 않는 경우에 비하여 m배로 연장시킬 수 있다. 따라서, 화상의 계조 수를 증가시킴에 따라, 비트 수 n이 커지고 서스테인 기간의 길이가 짧게 되어도, EL 소자의 발광 휘도를 낮춤으로써, 서스테인 기간의 길이를 연장시킬 수 있다.
Claims (10)
- 절연 표면 위의 적어도 하나의 박막트랜지스터;상기 박막트랜지스터 위의, 질화규소를 포함하는 제1 절연막;상기 제1 절연막 위의 평탄화 막;상기 제1 절연막 및 상기 평탄화 막에 형성된 콘택트 홀을 통해 상기 박막트랜지스터에 전기적으로 접속된 제1 전극;상기 평탄화 위에 형성되고 상기 제1 전극의 엣지(edge)부를 덮는, 유기 수지를 포함하는 제2 절연막;상기 제1 전극 위의, 유기 재료를 포함하는 발광소자; 및상기 발광소자 위의 제2 전극을 포함하고;상기 제2 절연막의 엣지부는 테이퍼(taper) 형상을 가지는 발광장치.
- 제1 박막트랜지스터를 포함하는 제1 화소;제2 박막트랜지스터를 포함하는 제2 화소;상기 제1 박막트랜지스터의 소스 영역과 드레인 영역 중 한쪽 영역 및 상기 제2 박막트랜지스터의 소스 영역과 드레인 영역 중 한쪽 영역에 전기적으로 접속된 전원 공급선;상기 제1 박막트랜지스터 위의, 질화규소를 포함하는 제1 절연막;상기 제1 절연막 위의 평탄화 막;상기 제1 절연막 및 상기 평탄화 막에 형성된 콘택트 홀을 통해 상기 제1 박막트랜지스터의 소스 영역과 드레인 영역 중 다른 한쪽 영역에 전기적으로 접속된 제1 전극;상기 평탄화 위에 형성되고 상기 제1 전극의 엣지부를 덮는, 유기 수지를 포함하는 제2 절연막;상기 제1 전극 위의, 유기 재료를 포함하는 발광소자; 및상기 발광소자 위의 제2 전극을 포함하고;상기 제2 절연막의 엣지부는 테이퍼 형상을 가지는 발광장치.
- 절연 표면 위의 적어도 하나의 박막트랜지스터;상기 박막트랜지스터 위의, 질화산화규소를 포함하는 제1 절연막;상기 제1 절연막 위의 평탄화 막;상기 제1 절연막 및 상기 평탄화 막에 형성된 콘택트 홀을 통해 상기 박막트랜지스터에 전기적으로 접속된 제1 전극;상기 평탄화 위에 형성되고 상기 제1 전극의 엣지부를 덮는, 유기 수지를 포함하는 제2 절연막;상기 제1 전극 위의, 유기 재료를 포함하는 발광소자; 및상기 발광소자 위의 제2 전극을 포함하고;상기 제2 절연막의 엣지부는 테이퍼 형상을 가지는 발광장치.
- 절연 표면 위의 적어도 하나의 박막트랜지스터;상기 박막트랜지스터 위의, 질화규소를 포함하는 제1 절연막;상기 제1 절연막 위의, 유기 수지를 포함하는 제2 절연막;상기 제1 절연막 및 상기 제2 절연막에 형성된 콘택트 홀을 통해 상기 박막트랜지스터에 전기적으로 접속된 제1 전극;상기 제2 절연막 위에 형성되고 상기 제1 전극의 엣지부를 덮는 제3 절연막;상기 제1 전극 위의, 유기 재료를 포함하는 발광소자; 및상기 발광소자 위의 제2 전극을 포함하고;상기 제3 절연막의 엣지부는 테이퍼 형상을 가지는 발광장치.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 평탄화 막이 폴리이미드, 폴리아미드, 아크릴 수지, 및 BCB(벤조시클로부텐)로 이루어진 군에서 선택된 유기 수지로 된 발광장치.
- 제 4 항에 있어서, 상기 제2 절연막에 포함되는 유기 수지가 폴리이미드, 폴리아미드, 아크릴 수지, 및 BCB(벤조시클로부텐)로 이루어진 군에서 선택된 어느 하나인 발광장치.
- 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 발광장치가, 퍼스널 컴퓨터, 비디오 카메라, 헤드 장착형 EL 표시장치, DVD, 및 휴대형 컴퓨터로 이루어 진 군에서 선택된 전자장치에 적용되는 발광장치.
- 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 테이퍼의 각도가 10∼60°인 발광장치.
- 제 1 항, 제 3 항, 제 4 항 중 어느 한 항에 있어서, 상기 발광장치가, 상기 제1 전극 및 상기 박막트랜지스터의 소스 영역과 드레인 영역 중 상기 한쪽 영역에 접속된 배선을 더 포함하고,상기 제1 전극은 상기 배선을 통해 상기 박막트랜지스터의 소스 영역과 드레인 영역 중 상기 한쪽 영역에 전기적으로 접속되어 있는 발광장치.
- 제 2 항에 있어서, 상기 발광장치가, 상기 제1 전극 및 상기 제1 박막트랜지스터의 소스 영역과 드레인 영역 중 상기 다른 한쪽 영역에 접속된 배선을 더 포함하고,상기 제1 전극은 상기 배선을 통해 상기 제1 박막트랜지스터의 소스 영역과 드레인 영역 중 상기 다른 한쪽 영역에 전기적으로 접속되어 있는 발광장치.
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