JP2010103508A - 半導体装置及びその作製方法 - Google Patents

半導体装置及びその作製方法 Download PDF

Info

Publication number
JP2010103508A
JP2010103508A JP2009218255A JP2009218255A JP2010103508A JP 2010103508 A JP2010103508 A JP 2010103508A JP 2009218255 A JP2009218255 A JP 2009218255A JP 2009218255 A JP2009218255 A JP 2009218255A JP 2010103508 A JP2010103508 A JP 2010103508A
Authority
JP
Japan
Prior art keywords
resistor
layer
resistance value
unit
conductive layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2009218255A
Other languages
English (en)
Other versions
JP2010103508A5 (ja
Inventor
Kazuaki Oshima
和晃 大嶋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2009218255A priority Critical patent/JP2010103508A/ja
Publication of JP2010103508A publication Critical patent/JP2010103508A/ja
Publication of JP2010103508A5 publication Critical patent/JP2010103508A5/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5228—Resistive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01C—RESISTORS
    • H01C1/00—Details
    • H01C1/16—Resistor networks not otherwise provided for
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01C—RESISTORS
    • H01C13/00—Resistors not provided for elsewhere
    • H01C13/02—Structural combinations of resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H01L23/5258—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H01L28/24—Resistors with an active material comprising a refractory, transition or noble metal, metal compound or metal alloy, e.g. silicides, oxides, nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

【課題】再度のフォトリソグラフィ工程を必要とせずに特性値を変更することが可能な抵抗体を提供する。
【解決手段】抵抗体は、互いに直列接続された複数の第１の抵抗体ユニットと、前記複数の第１の抵抗体ユニットのうちの一部に並列接続される第２の抵抗体ユニットを有する。そして、半導体集積回路測定後に、必要に応じて前記第２の抵抗体ユニットを電気的に切断する。なお、第１の抵抗体ユニットは、単体の抵抗体から構成されたユニットでも、複数の抵抗体から構成されたユニットでもどちらでも良い。
【選択図】図３

Description

技術分野は、抵抗体及びその作製方法、半導体装置及びその作製方法等に関する。
半導体集積回路を備えた半導体装置は、ＴＦＴ等のスイッチング素子、容量素子、抵抗体等から構成される。
スイッチング素子、容量素子、抵抗体の特性値は、設計時に決定されるので、通常は半導体集積回路形成後に変更することができない。
そこで、あらかじめ予備の素子群を形成しておき、半導体集積回路の特性評価に応じて予備の素子群を用いて特性を修正する技術が開示されている。（特許文献１）
特開平１１−２５１５２９号公報
特許文献１に記載の技術では、特性評価の結果に応じて予備の素子群と集積回路を接続するためのコンタクトホール用のマスク及び配線用のマスクを設計しており、回路が完成した後に再度のフォトリソグラフィ工程を必要としてしまうため煩雑である。
そこで、回路が完成した後に再度のフォトリソグラフィ工程を必要とせずに特性値を変更することが可能な抵抗体を提供することを目的とする。
まず、複数の抵抗体ユニット（第１の抵抗体ユニット）を直列接続する。
なお、抵抗体ユニットは、単体の抵抗体から構成されたユニットでも、複数の抵抗体から構成されたユニット（例えば、複数の抵抗体が並列接続された構成）でもどちらでも良い。
そして、前記複数の抵抗体ユニットのうちの一部の抵抗体ユニットに並列接続される第２の抵抗体ユニットを設ける。
なお、前記第２の抵抗体ユニットの抵抗値は、前記第１の抵抗体ユニットの抵抗値よりも低い。
そして、半導体集積回路測定後に、必要に応じて前記第２の抵抗体ユニットを電気的に切断すれば良い。
また、他の形態として、第１の抵抗体ユニットを、複数の抵抗体からなるものとする。そして、第１の抵抗体ユニットを構成する配線または抵抗体の一部を電気的に切断しても良い。
開示する発明の１つは、直列接続された複数の第１の抵抗体ユニットと、前記複数の第１の抵抗体ユニットのうちの一部と並列接続される第２の抵抗体ユニットと、を有し、前記第２の抵抗体ユニットの抵抗値は、前記第１の抵抗体ユニットの抵抗値よりも低い半導体装置である。
また、開示する発明のうちの他の１つは、直列接続された複数の第１の抵抗体ユニットと、前記複数の第１の抵抗体ユニットのうちの一部と並列接続され、前記第１の抵抗体ユニットの抵抗値よりも抵抗値が低い第２の抵抗体ユニットと、を形成した後、前記第２の抵抗体ユニットを電気的に切断する半導体装置の作製方法である。
また、前記第１の抵抗体ユニットをシリコン層とし、前記第２の抵抗体ユニットを金属層とすると好ましい。
また、開示する発明のうちの他の１つは、複数の抵抗体を配線を用いて並列接続したユニットを、複数直列接続した構造を形成し、前記抵抗体又は前記配線の一部を電気的に切断する半導体装置の作製方法である。
開示する発明の抵抗体は、回路が完成した後に再度のフォトリソグラフィ工程を必要とせずに特性値を変更することが可能である。
なお、切断を行う場合、その方法は特に限定されないが、レーザーカットを行うと素子の封止後であっても特性の変更が可能となるので好ましい。
抵抗体の一例 抵抗体の上面図及び回路図の一例（切断前） 抵抗体の上面図及び回路図の一例（切断後） 抵抗体の上面図及び回路図の一例（切断前） 抵抗体の上面図及び回路図の一例（切断後） 半導体装置の一例 抵抗体の一例
実施の形態について、図面を用いて詳細に説明する。
但し、開示する発明は以下の説明に限定されないこと、並びに、開示する発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。
従って、開示する発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、以下に説明する構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
（実施の形態１）
本実施の形態においては、抵抗体の構成について説明する。
図１（Ａ）は抵抗体の上面図であり、図１（Ｂ）は図１（Ａ）の縦断面図である。
抵抗体は金属層１０１（第２の導電層）、不純物がドープされたポリシリコンまたはアモルファスシリコンからなるシリコン層１０２（第１の導電層）、金属層１０１とシリコン層１０２を接続する導電物１０３からなる。
金属層１０１としては、チタン、モリブデン、タングステン、アルミニウム、銅、銀、金、ニッケル、白金、パラジウム、イリジウム、ロジウム、タンタル、カドミウム、亜鉛、鉄等を用いることができる。
抵抗体のシリコン層１０２にはドープする不純物、ドーズ量等のイオン注入の条件を適宜設定する事により抵抗体を所望の値に設定することができる。
不純物の種類としては、シリコンにＮ型の導電性を付与する場合は燐、砒素等を含む不純物を用いることができ、シリコンにＰ型の導電性を付与する場合はボロン等を含む不純物を用いることができる。
導電物１０３は金属層１０１と同様の材料を用いることができる。金属層１０１と導電物１０３を同一膜から形成しても良い。
なお、本実施の形態では、第１の導電層をシリコン層とし、第２の導電層を金属としたが、第１の導電層の抵抗値（又は抵抗率）よりも第２の導電層の抵抗値（又は抵抗率）が低ければどのような材料を用いても良い。（特に、半導体はシリコン以外でも良く、シリコンゲルマニウム、ゲルマニウム等も当然用いることができる。）
例えば、第１の導電層及び第２の導電層を両方とも半導体層とし、第１の導電層の結晶性を、第２の導電層の結晶性よりも低くすることにより抵抗値（又は抵抗率）に差をつけてもよい。
なお、結晶性は、単結晶、多結晶、微結晶、非晶質の順に低くなる。結晶性が低いほど抵抗値（又は抵抗率）が高くなる。
また、第１の導電層及び第２の導電層を両方とも半導体層とし、第１の導電層に添加する不純物の濃度を、第２の導電層に添加する不純物の濃度よりも低くすることにより抵抗値（又は抵抗率）に差をつけてもよい。この場合においても、第１の導電層の結晶性を、第２の導電層の結晶性よりも低くしても良い。
また、第１の導電層及び第２の導電層を両方とも金属とし、第１の導電層を窒化又は酸化することにより抵抗値（又は抵抗率）に差を付けても良い。
また、第１の導電層からなる抵抗体と、第２の導電層からなる抵抗体が並列に接続されているとき、第２の導電層からなる抵抗体の抵抗が無視できるくらい抵抗値（又は抵抗率）に差があると好ましい。
第２の導電層が第１の導電層より抵抗値が非常に低ければ、第２の導電層の抵抗値を無視できる。第１の導電層の抵抗率が第２の導電層の抵抗率の１００倍以上あれば抵抗値が無視できるといって良い。例えば、ドープしたシリコンの抵抗率は（ドープした不純物量に左右されるが）１０１Ωｍ〜１０３Ωｍ程度であり、金属の抵抗率は１０−８Ωｍ〜１０−７Ωｍ程度であることを考慮すると、ドープしたシリコンと金属との組み合わせであれば充分すぎるほど抵抗値を無視できるといえる。なお、多くの物質の抵抗率は公知であるので、当業者は適宜最適な組み合わせを選択できる。
なお、抵抗値の事後調整という観点から考えると、第２の導電層が第１の導電層より抵抗値が低い状態とすればどのような形態でも適用可能である。（なぜなら、第２の導電層の抵抗値を無視できなくとも、第１の導電層の抵抗値と第２の導電層の抵抗値とに差があれば、切断による抵抗値の事後調整が可能だからである。）
図２（Ａ）は抵抗体１０９、抵抗体１１０、抵抗体１１１、抵抗体１１２、抵抗体１１３を第２の抵抗体ユニット１０８で接続し、抵抗体１１１から終点１０５を接続し所望の値にした抵抗体群となっている。なお、抵抗体１０９〜１１３は第１の抵抗体ユニット１０７と、金属層と第１の抵抗体ユニット１０７とを電気的に接続する導電物１０６とを有している。
よって、第２の抵抗体ユニット１０８で抵抗体１１１から終点１０５を接続している事により、図２（Ａ）の抵抗体群は始点１０４から終点１０５までは抵抗体１０９の抵抗値（又は抵抗率）と抵抗体１１０の抵抗値（又は抵抗率）を足した抵抗値（又は抵抗率）となっている。
つまり、直列接続された抵抗体群（抵抗体１０９、抵抗体１１０、抵抗体１１１、抵抗体１１２、抵抗体１１３）を有する。
そして、直列接続された抵抗体群のうち一部の抵抗体群と並列接続された第２の抵抗体ユニット１０８を少なくとも１つ有する。なお、本実施の形態では第１及び第２の抵抗体ユニットを単体の抵抗体からなるものとしたが、第１及び第２の抵抗体ユニットを並列接続された抵抗体からなるものとしても良い。
また、図２（Ａ）のように、半導体装置製造工程終了後にレーザービーム照射予定位置１１４をマスクレイアウト時に確保しておかなければならない。
図２（Ｂ）は図２（Ａ）を回路図としてあらわしている。
第２の抵抗体ユニット１０８の抵抗値（又は抵抗率）は第１の抵抗体ユニット１０７よりも抵抗値（又は抵抗率）が非常に低く抵抗としてみなしていない。
マスクレイアウトを図２（Ａ）のように設計し、半導体装置製造工程を進める。
半導体装置製造工程終了後の評価、及び検査等のときに、マスクレイアウトで設定した抵抗値（又は抵抗率）が半導体装置製造工程時の特性ばらつきにより、意図した値ではないことがある。
図２（Ａ）の第２の抵抗体ユニット１０８のレーザービーム照射予定位置１１４をレーザービームにより分断する事により、抵抗体群が図３（Ａ）となり抵抗値（又は抵抗率）を抵抗体１０９、抵抗体１１０、抵抗体１１１、抵抗体１１２、抵抗体１１３の抵抗値（又は抵抗率）を足した値を、始点１０４から終点１０５までの抵抗値（又は抵抗率）とすることが半導体装置製造工程終了後において可能である。
図３（Ｂ）は、図３（Ａ）の回路図となっている。
（実施の形態２）
図４（Ａ）は抵抗体を並列に接続したものを並列抵抗体ユニット１１６、並列抵抗体ユニット１１７、並列抵抗体ユニット１１８とし、各並列抵抗体ユニットを配線で接続し、所望の値にした抵抗体素子となっている。
図４（Ｂ）は図４（Ａ）を回路図としてあらわしている。
配線の抵抗値（又は抵抗率）は抵抗体よりも抵抗値（又は抵抗率）が非常に低く抵抗としてみなしていない。
マスクレイアウトを図４（Ａ）のように設計し、半導体装置製造工程を進める。
半導体装置製造工程終了後の評価、及び検査等のときに、マスクレイアウトで設定した抵抗値（又は抵抗率）では半導体装置製造工程時の特性ばらつきにより、意図した値ではないことがある。
図４（Ａ）の金属配線のレーザービーム照射予定位置１１９をレーザービームにより分断する事により、抵抗体群が図５（Ａ）となり、始点１２０から終点１２１までの抵抗値（又は抵抗率）を並列抵抗体ユニット１１６抵抗値（又は抵抗率）と並列抵抗体ユニット１１７の抵抗値（又は抵抗率）と並列抵抗体ユニット１１８の倍の抵抗値（又は抵抗率）を足した抵抗値（又は抵抗率）にすることが半導体装置製造工程終了後において可能である。
本実施の形態では、レーザー照射予定位置を定めたが、レーザービームによる分断箇所は任意であり、必要とする値になるよう配線にレーザー照射を行えばよい。
図５（Ｂ）は、図５（Ａ）の回路図となっている。
なお、本実施の形態では、レーザービームを用いて金属層を分断したが、ハサミ、カッター、針等による切断等を用いても良い。
ただし、ハサミ、カッター、針等を用いると切断時の応力により、抵抗体の周りに配置された回路まで破壊されてしまうおそれがある。
また、封止後に、ハサミ、カッター、針等を用いた切断を行うと、封止がやぶられてしまうので封止の意味がなくなってしまう。
よって、レーザービームを用いた切断の方が、応力破壊及び封止破壊の問題を生じることなく切断を行えるので好ましい。
（実施の形態３）
本実施形態では実施の形態１又は実施の形態２の抵抗体を用いた半導体装置の一例について説明する。
図６は、複数の薄膜トランジスタのうちの１つと、実施の形態１又は実施の形態２の抵抗体のうちの１つと、を示す図である。
図６に記載の半導体装置は、基板３００上に、下地絶縁膜３０１、半導体層３０２ａとゲート絶縁膜３０２ｂとゲート電極３０２ｃとが順次積層された薄膜トランジスタ３０２、抵抗体を含む層３０３、層間絶縁膜３０４、配線３０５ａ〜３０５ｄを有する。
そして、基板３００上に下地絶縁膜３０１が設けられており、下地絶縁膜３０１上に薄膜トランジスタ３０２及び抵抗体を含む層３０３が設けられており、薄膜トランジスタ３０２上及び抵抗体を含む層３０３上に層間絶縁膜３０４が設けられており、層間絶縁膜３０４上に配線３０５ａ〜３０５ｄが設けられている。
基板３００としては、ガラス基板、石英基板、樹脂基板、金属基板等を用いることができる。
レーザービームを用いた切断を行うのであればガラス基板、石英基板、樹脂基板等の透光性を有する基板を用いると基板側からレーザービームを照射して切断することができるので好ましい。
下地絶縁膜３０１としては、酸化珪素膜、窒化珪素膜、窒素を含む酸化珪素膜、酸素を含む窒化珪素膜、酸化アルミニウム、窒化アルミニウム等を適用することができる。
半導体層３０２ａは、シリコン、シリコンゲルマニウム、ゲルマニウム、有機半導体（例えば、ペンタセン等）等を用いることができる。
ゲート絶縁膜３０２ｂとしては、酸化珪素膜、窒化珪素膜、窒素を含む酸化珪素膜、酸素を含む窒化珪素膜、酸化アルミニウム、酸化イットリウム、酸化ハフニウム等を用いることができる。
ゲート電極３０２ｃとしては、チタン、モリブデン、タングステン、アルミニウム、銅、銀、金、ニッケル、白金、パラジウム、イリジウム、ロジウム、タンタル、カドミウム、亜鉛、鉄、シリコン等を用いることができる。
なお、本実施の形態では薄膜トランジスタ３０２をトップゲート型としたが、ボトムゲート型としても良い。また、必要に応じて半導体層３０２ａにＬＤＤ領域を設けても良い。
抵抗体を含む層３０３は、半導体層３０２ａと同様の材料を用いることができる。また、抵抗体を含む層３０３を半導体層３０２ａと同一工程で作製すると工程数を減らすことができ好ましい。
なお、本実施の形態において、抵抗体を含む層３０３を半導体層としたが、抵抗体を含む層３０３をゲート電極と同一工程で形成し、その後抵抗体を含む層３０３だけを窒化又は酸化しても良い。この場合、抵抗体を含む層３０３はゲート絶縁膜３０２ｂ上に形成されることになる。
層間絶縁膜３０４は、酸化珪素膜、窒化珪素膜、窒素を含む酸化珪素膜、酸素を含む窒化珪素膜、樹脂膜等を用いることができる。
配線３０５ａ〜３０５ｄは、チタン、モリブデン、タングステン、アルミニウム、銅、銀、金、ニッケル、白金、パラジウム、イリジウム、ロジウム、タンタル、カドミウム、亜鉛、鉄、シリコン等を用いることができる。
なお、下地絶縁膜３０１、半導体層３０２ａ、ゲート絶縁膜３０２ｂ、ゲート電極３０２ｃ、抵抗体を含む層３０３、層間絶縁膜３０４、又は配線３０５ａ〜３０５ｄは、単層構造でも積層構造でもどちらでも良い。
また、本実施の形態のうちの一の形態として、抵抗体を含む層３０３が第１の導電層に対応し、配線３０５ｃ及び配線３０５ｄが第２の導電層に対応する構成とする。
よって、配線３０５ｃ及び配線３０５ｄの抵抗値（又は抵抗率）は、抵抗体を含む層３０３の抵抗値（又は抵抗率）よりも低い。
また、薄膜トランジスタ及び抵抗体を有する半導体集積回路が完成した後、エポキシ樹脂、プリプレグ等の絶縁体で半導体集積回路を封止することにより半導体集積回路を保護することができる。
また、半導体集積回路がアクティブマトリクス型表示装置である場合は、例えば、対向基板及びシール材を用いて封止を行う。
（実施の形態４）
実施の形態３の変形例として、抵抗体を含む層３０３内に、抵抗値（又は抵抗率）が高い複数の第１の領域と、抵抗値（又は抵抗率）が低い複数の第２の領域とを形成する構成としても良い。
この場合、複数の第１の領域を直列接続するとともに、複数の第１の領域のうちの一部と、複数の第２の領域のうちの一部とを並列接続する構成とすれば良い。
つまり、第１の領域が第１の導電層（抵抗体）に対応し、第２の領域が第２の導電層（配線）に対応した構成となる。
当該構成の作製方法の一例について説明する。
図７は、図６の抵抗体を含む層３０３が形成される領域を抜き出した図である。
図７（Ａ）は、層間絶縁膜３０４を形成した直後の図である。
図７では、抵抗体を含む層３０３として結晶性半導体を用いる。
そして、図７（Ａ）の工程の後、層間絶縁膜３０４及びゲート絶縁膜３０２ｂに、抵抗体を含む層３０３に達するコンタクトホールと、抵抗体を含む層３０３に達する開口部を形成する。（図７（Ｂ））
開口部は、第１の領域１１と重なる領域に形成される。
また、抵抗体を含む層３０３に達するコンタクトホールと、抵抗体を含む層３０３に達する開口部と、を薄膜トランジスタに達するコンタクトホールの形成工程と同時に形成すると工程数が削減できるので好ましい。
次に、層間絶縁膜３０４上に、抵抗体を含む層３０３に達するコンタクトホールを介して抵抗体を含む層３０３に電気的に接続される配線３０５ｃ及び３０５ｄを形成する。
配線３０５ｃ及び３０５ｄは、層間絶縁膜上に導電膜を形成し、前記導電膜上にマスクを形成し、前記マスクを用いて前記導電膜をエッチングすることにより形成する。
マスクとしては、フォトレジスト等の有機膜マスクを用いる。若しくは、酸化珪素膜、窒化珪素膜、金属膜等の無機膜マスクを用いても良い。
次に、開口部において露出した抵抗体を含む層３０３に導電性を付与しない不純物を添加することによって、結晶性半導体を破壊して非結晶性半導体領域３０３ａを形成する。（図７（Ｃ））
導電性を付与しない不純物としては、水素または希ガス（ヘリウム、アルゴン等）等が適用できる。
以上のようにして、非晶質半導体からなる第１の領域１１と結晶性半導体からなる第２の領域１２、第３の領域１３とを作り分けることができる。なお、導電性を付与しない不純物を添加することに替えて、酸素プラズマ処理又は窒素プラズマ処理を適用して、半導体層の表面のみを酸化又は窒化させても良い。半導体層の表面のみを酸化又は窒化させると、半導体層の厚さが薄くなるので抵抗値が上昇することになる。なお、プラズマ処理に替えて酸素雰囲気又は窒素雰囲気内で加熱を行っても良い。
なお、抵抗体を含む層３０３を金属層（例えばゲート電極と同一工程で形成した金属層）としても良い。
この場合、酸素プラズマ処理又は窒素プラズマ処理を適用して、金属層の表面のみを酸化又は窒化させると良い。プラズマ処理に替えて酸素雰囲気又は窒素雰囲気内で加熱を行っても良い。なお、窒化金属又は酸化金属は導電性を示すので、金属層全てを窒化又は酸化させても良い。
なお、ゲート絶縁膜（絶縁表面）上に抵抗体を含む層を形成し、前記抵抗体を含む層上に層間絶縁膜を形成し、前記層間絶縁膜に抵抗体を含む層に達するコンタクトホール及び抵抗体を含む層に達する開口部を形成し、前記層間絶縁膜上に導電膜を形成し、前記導電膜上にマスクを形成し、マスクが残存した状態において前記開口部において露出した前記抵抗体を含む層を酸化又は窒化させる構成とすると、配線がマスクで保護されるので好ましい。
特に、フォトレジストマスクが残存した状態において酸素プラズマ処理を行えば、フォトレジストを除去すると同時に抵抗体を含む層を酸化することができるので好ましい。
（実施の形態５）
半導体集積回路に抵抗を設ける理由は回路に所望の動作をさせるためである。
ところが、半導体集積回路を作製してみると、製造工程上の不確定要素（不純物汚染、フォトレジスト露光時の寸法ズレ等）により素子特性（特に薄膜トランジスタの特性）がばらつく場合がある。
そのため、素子特性のばらつきに起因して、回路設計時に想定していた抵抗値では半導体集積回路が所望の動作をしなくなるおそれがある。
そこで、実施の形態１乃至４の方法を用いて抵抗体群を可変抵抗体素子とすることによって、事後的に抵抗値を調整できるようになる。
（実施の形態６）
実施の形態１乃至５では直列接続された複数の抵抗体ユニットのうち一部の抵抗体ユニットに並列接続される配線を物理的に切断する方法を用いた。
直列接続された複数の抵抗体ユニットのうち一部の抵抗体ユニットに並列接続される配線の間にヒューズ素子又はスイッチング素子（トランジスタ等）等を挟んでも良い。
ヒューズ素子は、配線内において、他の領域より膜厚が薄いヒューズ領域を設けておけば良い。ヒューズ素子としては抵抗率の低い配線等を用いることができる。配線としては半導体、金属等を用いることができる。少ない発熱で溶断が可能になるように配線幅はできるだけ細い方がよく、１μｍ以下であることが望ましい。
他の領域より薄い領域に過大な電流を印加すると、ヒューズ領域が熔融切断されて配線に電流が流れなくなる。
スイッチング素子を用いる場合、スイッチのオン、オフにより抵抗を可変にできる。スイッチング素子を用いると抵抗の変更を何度もできる点で優れている。
一方、スイッチング素子を動作させるための配線を設ける必要する点を考慮すると、配線を切断する構成の方が優れる。
特に封止後に切断ができる点では、レーザー切断を用いる構成、ヒューズ素子を用いる構成等が優れている。
それぞれの構成に一長一短があるので、目的に応じて適宜使い分けると好ましい。
１１ 第１の領域
１２ 第２の領域
１３ 第３の領域
１０１ 金属層
１０２ シリコン層
１０３ 導電物
１０４ 始点
１０５ 終点
１０６ 導電物
１０７ 第１の抵抗体ユニット
１０８ 第２の抵抗体ユニット
１０９ 抵抗体
１１０ 抵抗体
１１１ 抵抗体
１１２ 抵抗体
１１３ 抵抗体
１１４ レーザービーム照射予定位置
１１６ 並列抵抗体ユニット
１１７ 並列抵抗体ユニット
１１８ 並列抵抗体ユニット
１１９ レーザービーム照射予定位置
１２０ 始点
１２１ 終点
３００ 基板
３０１ 下地絶縁膜
３０２ 薄膜トランジスタ
３０３ 抵抗体を含む層
３０４ 層間絶縁膜
３０２ａ 半導体層
３０２ｂ ゲート絶縁膜
３０２ｃ ゲート電極
３０５ａ 配線
３０５ｂ 配線
３０５ｃ 配線
３０５ｄ 配線

Claims (6)

  1. 直列接続された複数の第１の抵抗体ユニットと、
    前記複数の第１の抵抗体ユニットのうちの一部と並列接続される第２の抵抗体ユニットと、を有し、
    前記第２の抵抗体ユニットの抵抗値は、前記第１の抵抗体ユニットの抵抗値よりも低いことを特徴とする半導体装置。
  2. 請求項１において、
    前記第１の抵抗体ユニットは、半導体層であり、
    前記第２の抵抗体ユニットは、金属層であることを特徴とする半導体装置。
  3. 直列接続された複数の第１の抵抗体ユニットと、
    前記複数の第１の抵抗体ユニットのうちの一部と並列接続され、前記第１の抵抗体ユニットの抵抗値よりも抵抗値が低い第２の抵抗体ユニットと、を形成した後、
    前記第２の抵抗体ユニットを電気的に切断することを特徴とする半導体装置の作製方法。
  4. 請求項３において、
    前記第１の抵抗体ユニットは、半導体層であり、
    前記第２の抵抗体ユニットは、金属層であることを特徴とする半導体装置の作製方法。
  5. 複数の抵抗体を配線を用いて並列接続したユニットを、複数直列接続した構造を形成し、
    前記抵抗体又は前記配線の一部を電気的に切断することを特徴とする半導体装置の作製方法。
  6. 請求項５において、
    前記抵抗体は、半導体層であり、
    前記配線は、金属層であることを特徴とする半導体装置の作製方法。
JP2009218255A 2008-09-25 2009-09-22 半導体装置及びその作製方法 Withdrawn JP2010103508A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009218255A JP2010103508A (ja) 2008-09-25 2009-09-22 半導体装置及びその作製方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008245124 2008-09-25
JP2009218255A JP2010103508A (ja) 2008-09-25 2009-09-22 半導体装置及びその作製方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2014124866A Division JP2014197701A (ja) 2008-09-25 2014-06-18 半導体装置の作製方法

Publications (2)

Publication Number Publication Date
JP2010103508A true JP2010103508A (ja) 2010-05-06
JP2010103508A5 JP2010103508A5 (ja) 2012-08-09

Family

ID=42036771

Family Applications (4)

Application Number Title Priority Date Filing Date
JP2009218255A Withdrawn JP2010103508A (ja) 2008-09-25 2009-09-22 半導体装置及びその作製方法
JP2014124866A Withdrawn JP2014197701A (ja) 2008-09-25 2014-06-18 半導体装置の作製方法
JP2015175548A Withdrawn JP2016015512A (ja) 2008-09-25 2015-09-07 半導体装置の作製方法
JP2017082890A Expired - Fee Related JP6483182B2 (ja) 2008-09-25 2017-04-19 半導体装置

Family Applications After (3)

Application Number Title Priority Date Filing Date
JP2014124866A Withdrawn JP2014197701A (ja) 2008-09-25 2014-06-18 半導体装置の作製方法
JP2015175548A Withdrawn JP2016015512A (ja) 2008-09-25 2015-09-07 半導体装置の作製方法
JP2017082890A Expired - Fee Related JP6483182B2 (ja) 2008-09-25 2017-04-19 半導体装置

Country Status (4)

Country Link
US (1) US9960116B2 (ja)
JP (4) JP2010103508A (ja)
TW (1) TWI501353B (ja)
WO (1) WO2010035608A1 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013201336A (ja) * 2012-03-26 2013-10-03 Citizen Holdings Co Ltd 半導体不揮発性記憶装置
JPWO2012029915A1 (ja) * 2010-09-02 2013-10-31 シャープ株式会社 トランジスタ回路、フリップフロップ、信号処理回路、ドライバ回路、および表示装置
JP2013229556A (ja) * 2012-02-03 2013-11-07 Rohm Co Ltd チップ部品およびその製造方法
JP2020057793A (ja) * 2012-01-27 2020-04-09 ローム株式会社 チップ抵抗器およびチップ部品
JP7553693B2 (ja) 2020-07-07 2024-09-18 インフィニオン テクノロジーズ エルエルシー 集積抵抗ネットワークおよびその製造方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010044341A1 (en) * 2008-10-16 2010-04-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5104923B2 (ja) * 2010-08-05 2012-12-19 株式会社デンソー 電子装置
US20120313692A1 (en) * 2011-06-08 2012-12-13 Sehat Sutardja Super-high-voltage resistor on silicon
KR101896412B1 (ko) * 2011-08-01 2018-09-07 페어차일드코리아반도체 주식회사 폴리 실리콘 저항, 이를 포함하는 기준 전압 회로, 및 폴리 실리콘 저항 제조 방법
JP2017146134A (ja) * 2016-02-16 2017-08-24 アルプス電気株式会社 抵抗値調整回路および荷重検出装置ならびに抵抗値調整方法
US10573711B2 (en) * 2017-07-13 2020-02-25 Semiconductor Components Industries, Llc Semiconductor device resistor including vias and multiple metal layers
US11056253B2 (en) 2019-03-18 2021-07-06 Qualcomm Incorporated Thin-film resistors with flexible terminal placement for area saving
US11514300B2 (en) * 2019-06-14 2022-11-29 Macronix International Co., Ltd. Resistor circuit, artificial intelligence chip and method for manufacturing the same
KR20220075630A (ko) * 2020-11-30 2022-06-08 삼성전기주식회사 칩 저항기
US20230317451A1 (en) * 2022-03-29 2023-10-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing semiconductor devices and semiconductor devices

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09289323A (ja) * 1996-04-23 1997-11-04 Matsushita Electric Works Ltd 半導体装置の製造方法
JP2001298337A (ja) * 2000-04-12 2001-10-26 Denso Corp ゲイン可変増幅回路
JP2009206122A (ja) * 2008-02-26 2009-09-10 Ricoh Co Ltd 半導体装置

Family Cites Families (91)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3592708A (en) * 1968-07-26 1971-07-13 Us Navy Method of making raster pattern magnetoresistors
JPS5428831B2 (ja) * 1973-05-18 1979-09-19
US4042479A (en) * 1973-12-27 1977-08-16 Fujitsu Ltd. Thin film resistor and a method of producing the same
JPS51151572U (ja) * 1975-05-27 1976-12-03
JPS51151572A (en) 1975-06-21 1976-12-27 Toyo Nainenki Kogyosha:Kk Equipment to measure a central point of a road surface
US4189739A (en) * 1978-03-08 1980-02-19 Bell Telephone Laboratories, Incorporated Semiconductor overload protection structure
US4301439A (en) * 1978-12-26 1981-11-17 Electro Materials Corp. Of America Film type resistor and method of producing same
US4228418A (en) * 1979-03-28 1980-10-14 The United States Of America As Represented By The Secretary Of The Army Modular trim resistive network
DE2916390C2 (de) 1979-04-23 1982-05-27 Siemens AG, 1000 Berlin und 8000 München Brückenschaltung zur Messung mechanischer Spannungen einer Dehnungsmeßfeder
US4283774A (en) * 1979-06-13 1981-08-11 Burroughs Corporation On-chip method of balancing memory detectors and balanced detectors formed thereby
US4334198A (en) 1980-04-24 1982-06-08 Rca Corporation Biasing of transistor amplifier cascades
JPS5732663A (en) 1980-08-04 1982-02-22 Mitsubishi Electric Corp Resistance element and its manufacture
US4386460A (en) * 1981-05-14 1983-06-07 Bell Telephone Laboratories, Incorporated Method of making multi-megohm thin film resistors
EP0066263B2 (en) * 1981-05-27 1991-10-09 Nec Corporation Semiconductor device having two resistors
US4620212A (en) 1982-05-28 1986-10-28 Nec Corporation Semiconductor device with a resistor of polycrystalline silicon
JPS6060752A (ja) 1983-09-14 1985-04-08 Oki Electric Ind Co Ltd 高抵抗ポリシリコンの製造方法
NL8400789A (nl) * 1984-03-13 1985-10-01 Philips Nv Werkwijze omvattende het gelijktijdig vervaardigen van halfgeleidergebieden met verschillende dotering.
JPS60219703A (ja) 1984-04-16 1985-11-02 日本電気株式会社 梯子形抵抗体パタ−ン
DE3682598D1 (de) 1985-02-13 1992-01-09 Philips Nv Elektrischer filter.
JPS62219653A (ja) 1986-03-20 1987-09-26 Hitachi Ltd 半導体装置の製造方法
US4686487A (en) 1986-07-28 1987-08-11 Commodore Business Machines, Inc. Current mirror amplifier
JPH0682787B2 (ja) 1986-09-19 1994-10-19 富士通株式会社 半導体装置の製造方法
JPS63143857A (ja) 1986-12-08 1988-06-16 Sony Corp 半導体装置の製造方法
JPS63310160A (ja) * 1987-06-12 1988-12-19 Hitachi Ltd レ−ザ−トリミング方法
JPH01199404A (ja) * 1988-02-04 1989-08-10 Toshiba Corp トリミング抵抗回路網
JPH0294555A (ja) * 1988-09-30 1990-04-05 Toshiba Corp トリミング抵抗体
JPH02117168A (ja) * 1988-10-26 1990-05-01 Mitsubishi Electric Corp モノリシックｉｃのトリミング方法
US5138425A (en) 1989-05-23 1992-08-11 Seiko Epson Corp. Semiconductor integrated circuit device with nitride barrier layer ion implanted with resistivity decreasing elements
JPH02307260A (ja) 1989-05-23 1990-12-20 Seiko Epson Corp 半導体集積回路装置
JP2658570B2 (ja) * 1990-02-28 1997-09-30 株式会社デンソー 半導体装置及びその製造方法
JP2664793B2 (ja) * 1990-04-06 1997-10-22 株式会社東芝 半導体装置の製造方法
JP2675713B2 (ja) 1991-05-10 1997-11-12 株式会社東芝 半導体装置及びその製造方法
JPH0555470A (ja) 1991-08-26 1993-03-05 Ricoh Co Ltd 集積回路の製造方法
US5416438A (en) 1992-03-18 1995-05-16 Nec Corporation Active filter circuit suited to integration on IC chip
JPH0719473A (ja) * 1993-02-05 1995-01-20 Akira Takeuchi 電池ライター
TW278219B (ja) 1993-03-12 1996-06-11 Handotai Energy Kenkyusho Kk
US5316978A (en) * 1993-03-25 1994-05-31 Northern Telecom Limited Forming resistors for intergrated circuits
JP3300534B2 (ja) 1993-09-13 2002-07-08 株式会社東芝 電子回路
JP3124473B2 (ja) * 1994-08-19 2001-01-15 セイコーインスツルメンツ株式会社 半導体装置とその製造方法
JPH09232118A (ja) 1996-02-28 1997-09-05 Matsushita Electric Works Ltd 半導体装置
TW340944B (en) * 1996-03-11 1998-09-21 Matsushita Electric Ind Co Ltd Resistor and method of making the same
JP3444093B2 (ja) 1996-06-10 2003-09-08 株式会社デンソー 光センサ回路
US6287888B1 (en) 1997-12-26 2001-09-11 Semiconductor Energy Laboratory Co., Ltd. Photoelectric conversion device and process for producing photoelectric conversion device
JPH11251529A (ja) 1998-03-03 1999-09-17 Toshiba Corp 半導体集積回路装置
JP3968187B2 (ja) * 1998-04-01 2007-08-29 株式会社リコー 半導体装置及びその製造方法
JP3844613B2 (ja) 1998-04-28 2006-11-15 株式会社半導体エネルギー研究所 薄膜トランジスタ回路およびそれを用いた表示装置
JP3319406B2 (ja) 1998-09-18 2002-09-03 日本電気株式会社 比較増幅検出回路
US6255897B1 (en) 1998-09-28 2001-07-03 Ericsson Inc. Current biasing circuit
US5977759A (en) 1999-02-25 1999-11-02 Nortel Networks Corporation Current mirror circuits for variable supply voltages
MY122279A (en) * 1999-03-03 2006-04-29 Sony Corp Nonvolatile memory and nonvolatile memory reproducing apparatus
JP4286977B2 (ja) 1999-07-02 2009-07-01 大日本印刷株式会社 非接触型ｉｃカードとそのアンテナ特性調整方法
US6229428B1 (en) * 2000-05-30 2001-05-08 The United States Of America As Represented By The Secretary Of The Navy Microcircuit resistor stack
US6358767B2 (en) * 2000-06-08 2002-03-19 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
US7030551B2 (en) 2000-08-10 2006-04-18 Semiconductor Energy Laboratory Co., Ltd. Area sensor and display apparatus provided with an area sensor
TW463393B (en) * 2000-08-25 2001-11-11 Ind Tech Res Inst Structure of organic light emitting diode display
US6664500B2 (en) * 2000-12-16 2003-12-16 Anadigics, Inc. Laser-trimmable digital resistor
US6566904B2 (en) 2001-05-07 2003-05-20 Cicada Semiconductor, Inc. Pad calibration circuit with on-chip resistor
US7068552B2 (en) 2001-06-21 2006-06-27 Kabushiki Kaisha Toshiba Sense amplifier
TWI256607B (en) 2001-10-31 2006-06-11 Semiconductor Energy Lab Signal line drive circuit and light emitting device
JP3788928B2 (ja) 2001-11-01 2006-06-21 株式会社ルネサステクノロジ 抵抗可変器
JP2003204067A (ja) 2001-12-28 2003-07-18 Semiconductor Energy Lab Co Ltd 表示装置およびそれを用いた電子機器
JP4030758B2 (ja) 2001-12-28 2008-01-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2003273233A (ja) * 2002-01-10 2003-09-26 Seiko Instruments Inc 半導体装置およびその製造方法
US6930326B2 (en) 2002-03-26 2005-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor circuit and method of fabricating the same
KR100502666B1 (ko) 2002-09-02 2005-07-22 주식회사 하이닉스반도체 저항 보정 회로
JP4373063B2 (ja) 2002-09-02 2009-11-25 株式会社半導体エネルギー研究所 電子回路装置
US6876233B1 (en) 2003-02-15 2005-04-05 Medtronics, Inc. DC cancellation apparatus and method
JP4152797B2 (ja) * 2003-04-14 2008-09-17 株式会社半導体エネルギー研究所 アクティブマトリクス型表示装置
US7253391B2 (en) 2003-09-19 2007-08-07 Semiconductor Energy Laboratory Co., Ltd. Optical sensor device and electronic apparatus
JP2005101227A (ja) 2003-09-24 2005-04-14 Mitsumi Electric Co Ltd 半導体装置及びその装置におけるトリミング方法
US7495272B2 (en) 2003-10-06 2009-02-24 Semiconductor Energy Labortaory Co., Ltd. Semiconductor device having photo sensor element and amplifier circuit
JP2005158936A (ja) * 2003-11-25 2005-06-16 Sharp Corp 調整インピーダンス素子、半導体装置及びトリミング方法
US20050116301A1 (en) * 2003-12-01 2005-06-02 Shaw Jonathan A. High performance voltage controlled poly resistor for mixed signal and RF applications
US7034653B2 (en) * 2004-01-30 2006-04-25 Agere Systems Inc. Semiconductor resistor
JP4446771B2 (ja) * 2004-03-23 2010-04-07 株式会社リコー 半導体装置
JP4907063B2 (ja) 2004-05-25 2012-03-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2006040917A (ja) 2004-07-22 2006-02-09 Seiko Epson Corp 半導体装置の製造方法
JP4817636B2 (ja) 2004-10-04 2011-11-16 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
KR100697278B1 (ko) * 2005-01-27 2007-03-20 삼성전자주식회사 저항소자를 가지는 반도체 집적회로
US7492028B2 (en) 2005-02-18 2009-02-17 Semiconductor Energy Laboratory Co., Ltd. Photoelectric conversion device and manufacturing method of the same, and a semiconductor device
JP4811988B2 (ja) * 2005-03-23 2011-11-09 セイコーインスツル株式会社 半導体装置
JP2006324402A (ja) 2005-05-18 2006-11-30 Seiko Epson Corp 半導体装置の製造方法及び半導体装置
US8153511B2 (en) * 2005-05-30 2012-04-10 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP4880939B2 (ja) * 2005-07-29 2012-02-22 セイコーインスツル株式会社 半導体装置
JP2007048183A (ja) 2005-08-12 2007-02-22 Dainippon Printing Co Ltd 非接触ｉｃタグラベル
US7741687B2 (en) 2006-03-10 2010-06-22 Semiconductor Energy Laboratory Co., Ltd. Microstructure, semiconductor device, and manufacturing method of the microstructure
EP1857907B1 (en) 2006-04-28 2009-08-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN101490850B (zh) * 2006-09-08 2012-01-11 夏普株式会社 半导体装置及其制造方法和电子装置
JP5133574B2 (ja) 2007-02-13 2013-01-30 セイコーインスツル株式会社 半導体装置のヒューズトリミング方法
WO2010044341A1 (en) * 2008-10-16 2010-04-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2010182954A (ja) * 2009-02-06 2010-08-19 Seiko Instruments Inc 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09289323A (ja) * 1996-04-23 1997-11-04 Matsushita Electric Works Ltd 半導体装置の製造方法
JP2001298337A (ja) * 2000-04-12 2001-10-26 Denso Corp ゲイン可変増幅回路
JP2009206122A (ja) * 2008-02-26 2009-09-10 Ricoh Co Ltd 半導体装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2012029915A1 (ja) * 2010-09-02 2013-10-31 シャープ株式会社 トランジスタ回路、フリップフロップ、信号処理回路、ドライバ回路、および表示装置
JP5579855B2 (ja) * 2010-09-02 2014-08-27 シャープ株式会社 トランジスタ回路、フリップフロップ、信号処理回路、ドライバ回路、および表示装置
US9030237B2 (en) 2010-09-02 2015-05-12 Sharp Kabushiki Kaisha Transistor circuit, flip-flop, signal processing circuit, driver circuit, and display device
JP2020057793A (ja) * 2012-01-27 2020-04-09 ローム株式会社 チップ抵抗器およびチップ部品
JP2013229556A (ja) * 2012-02-03 2013-11-07 Rohm Co Ltd チップ部品およびその製造方法
US9972427B2 (en) 2012-02-03 2018-05-15 Rohm Co., Ltd. Chip component and method of producing the same
JP2013201336A (ja) * 2012-03-26 2013-10-03 Citizen Holdings Co Ltd 半導体不揮発性記憶装置
JP7553693B2 (ja) 2020-07-07 2024-09-18 インフィニオン テクノロジーズ エルエルシー 集積抵抗ネットワークおよびその製造方法

Also Published As

Publication number Publication date
JP2017130695A (ja) 2017-07-27
WO2010035608A1 (en) 2010-04-01
JP2016015512A (ja) 2016-01-28
US20100072574A1 (en) 2010-03-25
TW201027669A (en) 2010-07-16
US9960116B2 (en) 2018-05-01
TWI501353B (zh) 2015-09-21
JP2014197701A (ja) 2014-10-16
JP6483182B2 (ja) 2019-03-13

Similar Documents

Publication Publication Date Title
JP6483182B2 (ja) 半導体装置
KR101547326B1 (ko) 트랜지스터 및 그 제조방법
US7387920B2 (en) Method of manufacturing thin film transistor array panel
JP6503459B2 (ja) 半導体装置及びその製造方法
JP2006080494A5 (ja)
US8501621B2 (en) Method of fabrication of the memristive device
JPWO2008142873A1 (ja) 半導体装置及びその製造方法
JP2008147516A (ja) 薄膜トランジスタ及びその製造方法
JP2006148109A (ja) チャンネルの物性が印加電圧によって可変的なトランジスタとその製造及び動作方法
KR940008564B1 (ko) 반도체 소자 및 그 제조방법
TWI303480B (en) Mixed implantation on polysilicon fuse for cmos technology
JP2003243417A5 (ja)
JP2005123360A (ja) 半導体装置及びその作製方法
JP2009295673A (ja) 電気ヒューズ、半導体装置、および電気ヒューズの切断方法
JP5250739B2 (ja) 表示装置及びその製造方法
US9812394B2 (en) Faceted structure formed by self-limiting etch
JP4872196B2 (ja) 薄膜トランジスタパネル及びその製造方法
JP2005302999A (ja) 半導体集積回路
KR950001758B1 (ko) 반도체 장치
JP2009283554A (ja) 半導体装置およびその製造方法
JP4447304B2 (ja) 半導体装置及びその作製方法
KR102527227B1 (ko) 박막트랜지스터 기판 및 그의 제조 방법
TWI248683B (en) Manufacturing method for thin film transistor, and the thin film transistor
JP2000040790A (ja) 半導体装置及びその製造方法
TW529127B (en) Manufacturing method of programmable metal connection anti-fuse device

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120627

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120627

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130910

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130911

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131021

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20140415

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20140624