JPH09232118A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH09232118A JPH09232118A JP8041054A JP4105496A JPH09232118A JP H09232118 A JPH09232118 A JP H09232118A JP 8041054 A JP8041054 A JP 8041054A JP 4105496 A JP4105496 A JP 4105496A JP H09232118 A JPH09232118 A JP H09232118A
- Authority
- JP
- Japan
- Prior art keywords
- resistance value
- layer
- resistor
- semiconductor device
- trimming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Apparatuses And Processes For Manufacturing Resistors (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 小型化でき、かつ、精度良く抵抗値の調整を
行うことのできる半導体装置を提供する。 【解決手段】 絶縁膜１上に、多結晶シリコン層等の抵
抗体層２を堆積させ、フォトリソグラフィ技術及びエッ
チング技術を用いて所定形状にパターニングし、絶縁膜
１上及び抵抗体層２上にプラズマＣＶＤ法等を用いて配
線層４用の開口部及びトリミング用の開口部を形成す
る。次に、抵抗体層２上及び絶縁膜３上にアルミニウム
層等から成る配線層４を形成し、フォトリソグラフィ技
術及びエッチング技術を用いて所定形状にパターニング
することにより抵抗素子を製造する。そして、抵抗体層
２を、電流経路を遮断するように深さ方向に対してレー
ザートリミングを行うことにより抵抗値を増加させて所
望の抵抗値になるように調整を行う。
行うことのできる半導体装置を提供する。 【解決手段】 絶縁膜１上に、多結晶シリコン層等の抵
抗体層２を堆積させ、フォトリソグラフィ技術及びエッ
チング技術を用いて所定形状にパターニングし、絶縁膜
１上及び抵抗体層２上にプラズマＣＶＤ法等を用いて配
線層４用の開口部及びトリミング用の開口部を形成す
る。次に、抵抗体層２上及び絶縁膜３上にアルミニウム
層等から成る配線層４を形成し、フォトリソグラフィ技
術及びエッチング技術を用いて所定形状にパターニング
することにより抵抗素子を製造する。そして、抵抗体層
２を、電流経路を遮断するように深さ方向に対してレー
ザートリミングを行うことにより抵抗値を増加させて所
望の抵抗値になるように調整を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、抵抗素子を有して
成る半導体装置に関し、特に抵抗素子の抵抗値の調整方
法に関するものである。
成る半導体装置に関し、特に抵抗素子の抵抗値の調整方
法に関するものである。
【０００２】
【従来の技術】図３は、従来例に係る抵抗素子を示す模
式図であり、（ａ）は抵抗値調整前の上面から見た状態
を示す略平面図であり、（ｂ）は抵抗値調整後の上面か
ら見た状態を示す略平面図であり、（ｃ）は抵抗値調整
後のＡ−Ｂでの略断面図である。抵抗素子は、層間絶縁
膜としてのシリコン酸化膜５上に抵抗体６が形成され、
抵抗体６の両端に配線層４が形成されている。そして、
抵抗素子の抵抗値を調整するために、抵抗体６にレーザ
ーを使って切り込み部７を形成（トリミング）すること
により抵抗修正を行う。
式図であり、（ａ）は抵抗値調整前の上面から見た状態
を示す略平面図であり、（ｂ）は抵抗値調整後の上面か
ら見た状態を示す略平面図であり、（ｃ）は抵抗値調整
後のＡ−Ｂでの略断面図である。抵抗素子は、層間絶縁
膜としてのシリコン酸化膜５上に抵抗体６が形成され、
抵抗体６の両端に配線層４が形成されている。そして、
抵抗素子の抵抗値を調整するために、抵抗体６にレーザ
ーを使って切り込み部７を形成（トリミング）すること
により抵抗修正を行う。
【０００３】
【発明が解決しようとする課題】ところが、上述のよう
にレーザーを使ってトリミングを行う場合、調節される
抵抗値はトリミングする面積によって決まってしまい、
抵抗値の制御精度を良くするには、トリミングする面積
に対する抵抗値の変化率を小さくする必要があった。
にレーザーを使ってトリミングを行う場合、調節される
抵抗値はトリミングする面積によって決まってしまい、
抵抗値の制御精度を良くするには、トリミングする面積
に対する抵抗値の変化率を小さくする必要があった。
【０００４】しかし、トリミングする面積に対する抵抗
値の変化率を小さくするには、抵抗体の形状が大きくな
り、また、抵抗値調整時のトリミングする面積が大きく
なってトリミング自身の誤差を含んでしまうという問題
があった。
値の変化率を小さくするには、抵抗体の形状が大きくな
り、また、抵抗値調整時のトリミングする面積が大きく
なってトリミング自身の誤差を含んでしまうという問題
があった。
【０００５】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、小型化でき、かつ、
精度良く抵抗値の調整を行うことのできる半導体装置を
提供することにある。
であり、その目的とするところは、小型化でき、かつ、
精度良く抵抗値の調整を行うことのできる半導体装置を
提供することにある。
【０００６】
【課題を解決するための手段】請求項１記載の発明は、
絶縁層と、該絶縁層上に形成された抵抗体層と、該抵抗
体層の端末部に形成された２つの配線層とを有して成る
半導体装置において、前記抵抗体層を深さ方向に対して
トリミングを行うことにより抵抗値を増加させて所望の
抵抗値に調整するようにしたことを特徴とするものであ
る。
絶縁層と、該絶縁層上に形成された抵抗体層と、該抵抗
体層の端末部に形成された２つの配線層とを有して成る
半導体装置において、前記抵抗体層を深さ方向に対して
トリミングを行うことにより抵抗値を増加させて所望の
抵抗値に調整するようにしたことを特徴とするものであ
る。
【０００７】請求項２記載の発明は、請求項１記載の半
導体装置において、前記抵抗体層を、シート抵抗の異な
る薄膜抵抗体層を積層化して形成したことを特徴とする
ものである。
導体装置において、前記抵抗体層を、シート抵抗の異な
る薄膜抵抗体層を積層化して形成したことを特徴とする
ものである。
【０００８】請求項３記載の発明は、請求項２記載の半
導体装置において、前記積層化した薄膜抵抗体層を、上
層部ほどシート抵抗が高くなるように配置したことを特
徴とするものである。
導体装置において、前記積層化した薄膜抵抗体層を、上
層部ほどシート抵抗が高くなるように配置したことを特
徴とするものである。
【０００９】
【発明の実施の形態】以下、本発明の一実施形態につい
て図面に基づき説明する。図１は、本発明の一実施形態
に係る抵抗素子を示すであり、（ａ）は抵抗値調整前の
側面から見た状態を示す略断面図であり、（ｂ）は抵抗
値調整後の側面から見た状態を示す略断面図であり、
（ｃ）は抵抗値調整後の上面から見た状態を示す略平面
図である。先ず、シリコン酸化膜等の絶縁膜１上に、多
結晶シリコン層等の抵抗体層２を堆積させ、フォトリソ
グラフィ技術及びエッチング技術を用いて所定形状にパ
ターニングし、絶縁膜１上及び抵抗体層２上にプラズマ
ＣＶＤ法等を用いてシリコン酸化膜等の絶縁膜３を堆積
し、フォトリソグラフィ技術及びエッチング技術を用い
て後述する配線層４用の開口部及びトリミング用の開口
部を形成する。なお、多結晶シリコン層の堆積方法の一
例としては、原料ガスとしてモノシラン（ＳｉＨ4）及
びフォスフィン（ＰＨ3）を用いてＬＰＣＶＤ法により
形成できる。また、本実施形態においては、抵抗体層２
は予め所望の抵抗値よりも低い値となるように形成され
ている。
て図面に基づき説明する。図１は、本発明の一実施形態
に係る抵抗素子を示すであり、（ａ）は抵抗値調整前の
側面から見た状態を示す略断面図であり、（ｂ）は抵抗
値調整後の側面から見た状態を示す略断面図であり、
（ｃ）は抵抗値調整後の上面から見た状態を示す略平面
図である。先ず、シリコン酸化膜等の絶縁膜１上に、多
結晶シリコン層等の抵抗体層２を堆積させ、フォトリソ
グラフィ技術及びエッチング技術を用いて所定形状にパ
ターニングし、絶縁膜１上及び抵抗体層２上にプラズマ
ＣＶＤ法等を用いてシリコン酸化膜等の絶縁膜３を堆積
し、フォトリソグラフィ技術及びエッチング技術を用い
て後述する配線層４用の開口部及びトリミング用の開口
部を形成する。なお、多結晶シリコン層の堆積方法の一
例としては、原料ガスとしてモノシラン（ＳｉＨ4）及
びフォスフィン（ＰＨ3）を用いてＬＰＣＶＤ法により
形成できる。また、本実施形態においては、抵抗体層２
は予め所望の抵抗値よりも低い値となるように形成され
ている。
【００１０】次に、抵抗体層２上及び絶縁膜３上にアル
ミニウム層等から成る配線層４を形成し、フォトリソグ
ラフィ技術及びエッチング技術を用いて所定形状にパタ
ーニングすることにより抵抗素子を製造する（図１
（ａ））。なお、アルミニウム層の形成方法の一例とし
ては、ターゲットにアルミニウム（Ａｌ）を用いてスパ
ッタリングを行うことにより形成できる。
ミニウム層等から成る配線層４を形成し、フォトリソグ
ラフィ技術及びエッチング技術を用いて所定形状にパタ
ーニングすることにより抵抗素子を製造する（図１
（ａ））。なお、アルミニウム層の形成方法の一例とし
ては、ターゲットにアルミニウム（Ａｌ）を用いてスパ
ッタリングを行うことにより形成できる。
【００１１】ここで、本実施形態においては、抵抗値の
調整方法として、図１（ｂ），図１（ｃ）に示すよう
に、抵抗体層２を電流経路を遮断するように深さ方向に
対してレーザートリミングを行うことにより抵抗値を増
加させて所望の抵抗値になるように調整を行う。なお、
トリミングの深さは、レーザーの走査を複数回行うこと
や、レーザーの出力を調整することにより可能である。
また、抵抗体層２は、深さ方向にトリミングが行えるよ
うに十分な膜厚を有するように形成されている。
調整方法として、図１（ｂ），図１（ｃ）に示すよう
に、抵抗体層２を電流経路を遮断するように深さ方向に
対してレーザートリミングを行うことにより抵抗値を増
加させて所望の抵抗値になるように調整を行う。なお、
トリミングの深さは、レーザーの走査を複数回行うこと
や、レーザーの出力を調整することにより可能である。
また、抵抗体層２は、深さ方向にトリミングが行えるよ
うに十分な膜厚を有するように形成されている。
【００１２】従って、本実施形態においては、抵抗体層
２を深さ方向に対してレーザートリミングを行うように
したので、抵抗値調整時のトリミングする面積が大きく
なってトリミング自身の誤差を含んでしまうということ
がなくなる。
２を深さ方向に対してレーザートリミングを行うように
したので、抵抗値調整時のトリミングする面積が大きく
なってトリミング自身の誤差を含んでしまうということ
がなくなる。
【００１３】なお、本実施形態においては、抵抗体層２
としてシート抵抗が一定のものを用いたが、これに限定
される必要はなく、例えば、図２に示すように、シート
抵抗が異なる複数の薄膜抵抗体層２ａ〜２ｄを積層化し
て抵抗体層２を構成しても良く、このようにすることに
より抵抗値の調整を精度良く行うことができる。上述の
場合において、上層部ほどシート抵抗が高くなるように
抵抗体２を形成するようにすれば、更に抵抗値の調整を
精度良く行うことができる。ここで、シート抵抗の異な
る薄膜抵抗体層２ａ〜２ｄの形成方法の一例としては、
シート抵抗の異なる材料のものを用いたり、不純物濃度
を調節することにより可能である。
としてシート抵抗が一定のものを用いたが、これに限定
される必要はなく、例えば、図２に示すように、シート
抵抗が異なる複数の薄膜抵抗体層２ａ〜２ｄを積層化し
て抵抗体層２を構成しても良く、このようにすることに
より抵抗値の調整を精度良く行うことができる。上述の
場合において、上層部ほどシート抵抗が高くなるように
抵抗体２を形成するようにすれば、更に抵抗値の調整を
精度良く行うことができる。ここで、シート抵抗の異な
る薄膜抵抗体層２ａ〜２ｄの形成方法の一例としては、
シート抵抗の異なる材料のものを用いたり、不純物濃度
を調節することにより可能である。
【００１４】また、本実施形態においては、絶縁層３に
トリミング用の開口部を形成したが、これに限定される
必要はなく、絶縁層３上から直接レーザートリミングを
行うようにしても良い。
トリミング用の開口部を形成したが、これに限定される
必要はなく、絶縁層３上から直接レーザートリミングを
行うようにしても良い。
【００１５】
【発明の効果】請求項１記載の発明は、絶縁層と、絶縁
層上に形成された抵抗体層と、抵抗体層の端末部に形成
された２つの配線層とを有して成る半導体装置におい
て、抵抗体層を深さ方向に対してトリミングを行うこと
により抵抗値を増加させて所望の抵抗値に調整するよう
にしたので、トリミングする面積に対する抵抗値の変化
率を小さくするために抵抗体の形状が大きくなりことが
なく、また、抵抗値調整時のトリミングする面積が大き
くなってトリミング自身の誤差を含んでしまうというこ
ともなくなり、小型化でき、かつ、精度良く抵抗値の調
整を行うことのできる半導体装置を提供することができ
た。
層上に形成された抵抗体層と、抵抗体層の端末部に形成
された２つの配線層とを有して成る半導体装置におい
て、抵抗体層を深さ方向に対してトリミングを行うこと
により抵抗値を増加させて所望の抵抗値に調整するよう
にしたので、トリミングする面積に対する抵抗値の変化
率を小さくするために抵抗体の形状が大きくなりことが
なく、また、抵抗値調整時のトリミングする面積が大き
くなってトリミング自身の誤差を含んでしまうというこ
ともなくなり、小型化でき、かつ、精度良く抵抗値の調
整を行うことのできる半導体装置を提供することができ
た。
【００１６】請求項２記載の発明は、請求項１記載の半
導体装置において、抵抗体層を、シート抵抗の異なる薄
膜抵抗体層を積層化して形成したので、精度良く抵抗値
の調整を行うことができる。
導体装置において、抵抗体層を、シート抵抗の異なる薄
膜抵抗体層を積層化して形成したので、精度良く抵抗値
の調整を行うことができる。
【００１７】請求項３記載の発明は、請求項２記載の半
導体装置において、積層化した薄膜抵抗体層を、上層部
ほどシート抵抗が高くなるように配置したので、更に精
度良く抵抗値を調整することができる。
導体装置において、積層化した薄膜抵抗体層を、上層部
ほどシート抵抗が高くなるように配置したので、更に精
度良く抵抗値を調整することができる。
【図１】本発明の一実施形態に係る抵抗素子を示す模式
図であり、（ａ）は抵抗値調整前の側面から見た状態を
示す略断面図であり、（ｂ）は抵抗値調整後の側面から
見た状態を示す略断面図であり、（ｃ）は抵抗値調整後
の上面から見た状態を示す略平面図である。
図であり、（ａ）は抵抗値調整前の側面から見た状態を
示す略断面図であり、（ｂ）は抵抗値調整後の側面から
見た状態を示す略断面図であり、（ｃ）は抵抗値調整後
の上面から見た状態を示す略平面図である。
【図２】本発明の他の実施形態に係る抵抗素子を示す模
式図であり、（ａ）は抵抗値調整前の側面から見た状態
を示す略断面図であり、（ｂ）は抵抗値調整後の側面か
ら見た状態を示す略断面図である。
式図であり、（ａ）は抵抗値調整前の側面から見た状態
を示す略断面図であり、（ｂ）は抵抗値調整後の側面か
ら見た状態を示す略断面図である。
【図３】従来例に係る抵抗素子を示す模式図であり、
（ａ）は抵抗値調整前の上面から見た状態を示す略平面
図であり、（ｂ）は抵抗値調整後の上面から見た状態を
示す略平面図であり、（ｃ）は抵抗値調整後のＡ−Ｂで
の略断面図である。
（ａ）は抵抗値調整前の上面から見た状態を示す略平面
図であり、（ｂ）は抵抗値調整後の上面から見た状態を
示す略平面図であり、（ｃ）は抵抗値調整後のＡ−Ｂで
の略断面図である。
１ 絶縁膜 ２ 抵抗体層 ２ａ〜２ｄ 薄膜抵抗体層 ３ 絶縁膜 ４ 配線層 ５ シリコン酸化膜 ６ 抵抗体 ７ 切り込み部
Claims (3)
- 【請求項１】 絶縁層と、該絶縁層上に形成された抵抗
体層と、該抵抗体層の端末部に形成された２つの配線層
とを有して成る半導体装置において、前記抵抗体層を深
さ方向に対してトリミングを行うことにより抵抗値を増
加させて所望の抵抗値に調整するようにしたことを特徴
とする半導体装置。 - 【請求項２】 前記抵抗体層を、シート抵抗の異なる薄
膜抵抗体層を積層化して形成したことを特徴とする請求
項１記載の半導体装置。 - 【請求項３】 前記積層化した薄膜抵抗体層を、上層部
ほどシート抵抗が高くなるように配置したことを特徴と
する請求項２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8041054A JPH09232118A (ja) | 1996-02-28 | 1996-02-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8041054A JPH09232118A (ja) | 1996-02-28 | 1996-02-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09232118A true JPH09232118A (ja) | 1997-09-05 |
Family
ID=12597702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8041054A Pending JPH09232118A (ja) | 1996-02-28 | 1996-02-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09232118A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002075754A3 (en) * | 2001-03-19 | 2003-03-20 | Delphi Tech Inc | An independently housed trim resistor and a method for fabricating same |
| JP2009054885A (ja) * | 2007-08-28 | 2009-03-12 | Ricoh Co Ltd | 薄膜抵抗体、半導体装置及び薄膜抵抗体の製造方法 |
| JP2014197701A (ja) * | 2008-09-25 | 2014-10-16 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US11307159B2 (en) | 2017-05-18 | 2022-04-19 | Delphi Technologies Ip Limited | Ionic-conducting resistor for exhaust constituent sensors |
-
1996
- 1996-02-28 JP JP8041054A patent/JPH09232118A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002075754A3 (en) * | 2001-03-19 | 2003-03-20 | Delphi Tech Inc | An independently housed trim resistor and a method for fabricating same |
| JP2009054885A (ja) * | 2007-08-28 | 2009-03-12 | Ricoh Co Ltd | 薄膜抵抗体、半導体装置及び薄膜抵抗体の製造方法 |
| JP2014197701A (ja) * | 2008-09-25 | 2014-10-16 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP2016015512A (ja) * | 2008-09-25 | 2016-01-28 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US9960116B2 (en) | 2008-09-25 | 2018-05-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US11307159B2 (en) | 2017-05-18 | 2022-04-19 | Delphi Technologies Ip Limited | Ionic-conducting resistor for exhaust constituent sensors |
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