JPH10256477A - 抵抗素子及びその製造方法ならびに集積回路 - Google Patents
抵抗素子及びその製造方法ならびに集積回路Info
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- JPH10256477A JPH10256477A JP5587397A JP5587397A JPH10256477A JP H10256477 A JPH10256477 A JP H10256477A JP 5587397 A JP5587397 A JP 5587397A JP 5587397 A JP5587397 A JP 5587397A JP H10256477 A JPH10256477 A JP H10256477A
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- Japan
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- film
- sheet resistance
- resistance
- sheet
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Abstract
(57)【要約】
【課題】半導体基板上の集積回路において、金属膜を用
いた抵抗素子の面積を小さくしながら抵抗値の大きく異
なる抵抗素子を混在させる。 【解決手段】第１のシート抵抗膜による第１の抵抗素子
と第１のシート抵抗膜上に第２のシート抵抗膜を重ねた
構造の第２の抵抗素子を集積回路内に混在させる。
いた抵抗素子の面積を小さくしながら抵抗値の大きく異
なる抵抗素子を混在させる。 【解決手段】第１のシート抵抗膜による第１の抵抗素子
と第１のシート抵抗膜上に第２のシート抵抗膜を重ねた
構造の第２の抵抗素子を集積回路内に混在させる。
Description
【０００１】
【発明の属する技術分野】本発明は基板上に形成した抵
抗素子およびそれを有する集積回路ならびにその製造方
法に関する。
抗素子およびそれを有する集積回路ならびにその製造方
法に関する。
【０００２】
【従来の技術】従来の半導体基板上に形成した抵抗素子
としては、例えば電子情報通信学会技術研究報告（１９
９，ＭＷ９６−６９，ｐｐ７−１２）にシート抵抗が１
００Ω／□程度のＷＳｉＮ膜を用いた抵抗素子が報告さ
れている。従来技術では図４のように、基板１上の絶縁
膜２上に形成されたシート抵抗膜３が一種類であるた
め、抵抗値は抵抗素子の縦横比を変えることで所定の値
になるように抵抗素子を形成していた。
としては、例えば電子情報通信学会技術研究報告（１９
９，ＭＷ９６−６９，ｐｐ７−１２）にシート抵抗が１
００Ω／□程度のＷＳｉＮ膜を用いた抵抗素子が報告さ
れている。従来技術では図４のように、基板１上の絶縁
膜２上に形成されたシート抵抗膜３が一種類であるた
め、抵抗値は抵抗素子の縦横比を変えることで所定の値
になるように抵抗素子を形成していた。
【０００３】
【発明が解決しようとする課題】従来技術では、小さい
抵抗値の抵抗素子では幅が広く、また、抵抗値の大きな
抵抗素子では長細くなり、結果として抵抗素子の面積が
大きくなりレイアウト設計上問題となっていた。特にバ
イポーラトランジスタを用いた集積回路では抵抗値が小
さいエミッタバラスト抵抗を用いることがあり、この場
合抵抗素子の幅が広がり、その面積がトランジスタに比
べて２〜５倍になることがあった。
抵抗値の抵抗素子では幅が広く、また、抵抗値の大きな
抵抗素子では長細くなり、結果として抵抗素子の面積が
大きくなりレイアウト設計上問題となっていた。特にバ
イポーラトランジスタを用いた集積回路では抵抗値が小
さいエミッタバラスト抵抗を用いることがあり、この場
合抵抗素子の幅が広がり、その面積がトランジスタに比
べて２〜５倍になることがあった。
【０００４】
【課題を解決するための手段】上記課題は二種類以上の
シート抵抗からなる抵抗素子を半導体基板上に形成すれ
ばよく、第１のシート抵抗膜による第１の抵抗素子と第
１のシート抵抗膜上に第２のシート抵抗膜を重ねた構造
の第２の抵抗素子を集積回路内に混在させることにより
解決する。
シート抵抗からなる抵抗素子を半導体基板上に形成すれ
ばよく、第１のシート抵抗膜による第１の抵抗素子と第
１のシート抵抗膜上に第２のシート抵抗膜を重ねた構造
の第２の抵抗素子を集積回路内に混在させることにより
解決する。
【０００５】本発明の素子の作製工程の増加を最小限に
するためには、第１のシート抵抗膜上に第２のシート抵
抗膜を重ねて堆積し、第１と第２のシート抵抗膜が重な
った（第２の）抵抗素子と第２のシート抵抗膜を除去し
た第１のシート抵抗膜だけからなる（第１の）抵抗素子
を形成する。このとき、特に第２のシート抵抗膜を二層
以上とし、下層を上層のエッチングストッパとすること
により、効率良く本発明の抵抗素子を形成できる。
するためには、第１のシート抵抗膜上に第２のシート抵
抗膜を重ねて堆積し、第１と第２のシート抵抗膜が重な
った（第２の）抵抗素子と第２のシート抵抗膜を除去し
た第１のシート抵抗膜だけからなる（第１の）抵抗素子
を形成する。このとき、特に第２のシート抵抗膜を二層
以上とし、下層を上層のエッチングストッパとすること
により、効率良く本発明の抵抗素子を形成できる。
【０００６】
【発明の実施の形態】図１に本発明の一実施例の抵抗素
子の断面構造を示す。本実施例は図のように二種類の抵
抗素子を半導体基板上の絶縁膜上の同一平面上に形成し
たものである。第１の抵抗素子は第１のシート抵抗膜３
のみで形成されており、第２の抵抗素子は第１のシート
抵抗膜３とそれより大きな第２のシート抵抗膜からな
り、この第２のシート抵抗膜は二層構造の金属膜４，５
からなっている。
子の断面構造を示す。本実施例は図のように二種類の抵
抗素子を半導体基板上の絶縁膜上の同一平面上に形成し
たものである。第１の抵抗素子は第１のシート抵抗膜３
のみで形成されており、第２の抵抗素子は第１のシート
抵抗膜３とそれより大きな第２のシート抵抗膜からな
り、この第２のシート抵抗膜は二層構造の金属膜４，５
からなっている。
【０００７】上記第２のシート抵抗膜の内、下層の金属
膜のシート抵抗は上層の金属膜のシート抵抗より大きく
なるように薄く形成している。本実施例では第１のシー
ト抵抗からなる金属膜としてシート抵抗が２００Ω／□
のＷＳｉＮ膜，第２のシート抵抗からなる金属膜として
下層がＴｉ膜，上層がＷＳｉ膜とし、Ｔｉ膜のシート抵
抗が大きくなるように膜厚は１０ｎｍ以下とした。
膜のシート抵抗は上層の金属膜のシート抵抗より大きく
なるように薄く形成している。本実施例では第１のシー
ト抵抗からなる金属膜としてシート抵抗が２００Ω／□
のＷＳｉＮ膜，第２のシート抵抗からなる金属膜として
下層がＴｉ膜，上層がＷＳｉ膜とし、Ｔｉ膜のシート抵
抗が大きくなるように膜厚は１０ｎｍ以下とした。
【０００８】図２に本発明の抵抗素子の作製方法を示
す。半導体基板１上にトランジスタ等の素子（図示略）
を形成後、絶縁膜２を堆積する。この絶縁膜２上に第１
のシート抵抗膜３と二層の膜４，５からなる第２のシー
ト抵抗膜を続けて堆積する。本実施例では第１のシート
抵抗膜３としてシート抵抗が２００Ω／□のＷＳｉＮ
膜，第２のシート抵抗膜の下層４としてＴｉ膜，上層５
としてＷＳｉ膜をスパッタにより連続して堆積した。上
記ＷＳｉ層５のシート抵抗は１０Ω／□とし、Ｔｉ膜４
のシート抵抗は１００Ω／□となるように膜厚を調整し
た（ａ）。
す。半導体基板１上にトランジスタ等の素子（図示略）
を形成後、絶縁膜２を堆積する。この絶縁膜２上に第１
のシート抵抗膜３と二層の膜４，５からなる第２のシー
ト抵抗膜を続けて堆積する。本実施例では第１のシート
抵抗膜３としてシート抵抗が２００Ω／□のＷＳｉＮ
膜，第２のシート抵抗膜の下層４としてＴｉ膜，上層５
としてＷＳｉ膜をスパッタにより連続して堆積した。上
記ＷＳｉ層５のシート抵抗は１０Ω／□とし、Ｔｉ膜４
のシート抵抗は１００Ω／□となるように膜厚を調整し
た（ａ）。
【０００９】次に第２の抵抗素子のパターン６をホトレ
ジストにより形成し、第２のシート抵抗膜の上層５のみ
をエッチング除去する。本実施例ではＣＦ4 ガスを用い
てエッチングした。このとき本エッチング方法ではＴｉ
はエッチングされないことから、エッチング終了時には
パターニングされていないところではＷＳｉＮ層３とＴ
ｉ層４が残っている。続けてＴｉ層４を希釈フッ酸によ
り除去する（ｂ）。
ジストにより形成し、第２のシート抵抗膜の上層５のみ
をエッチング除去する。本実施例ではＣＦ4 ガスを用い
てエッチングした。このとき本エッチング方法ではＴｉ
はエッチングされないことから、エッチング終了時には
パターニングされていないところではＷＳｉＮ層３とＴ
ｉ層４が残っている。続けてＴｉ層４を希釈フッ酸によ
り除去する（ｂ）。
【００１０】次に第１の抵抗素子のパターン８と第２の
抵抗素子のパターン７をホトレジストにより形成し
（ｃ）、第１のシート抵抗膜３の不要部をエッチング除
去する（ｄ）。本実施例ではＣＦ4 ガスを用いてエッチ
ングした。また、第２の抵抗素子のパターンはホトリソ
グラフィの合わせ余裕分だけ前記第２の抵抗素子のパタ
ーンより大きくし、合わせずれによるシート抵抗の小さ
い第２シート抵抗の金属層の加工寸法変動に伴う抵抗値
の変動を抑えている。
抵抗素子のパターン７をホトレジストにより形成し
（ｃ）、第１のシート抵抗膜３の不要部をエッチング除
去する（ｄ）。本実施例ではＣＦ4 ガスを用いてエッチ
ングした。また、第２の抵抗素子のパターンはホトリソ
グラフィの合わせ余裕分だけ前記第２の抵抗素子のパタ
ーンより大きくし、合わせずれによるシート抵抗の小さ
い第２シート抵抗の金属層の加工寸法変動に伴う抵抗値
の変動を抑えている。
【００１１】以上の工程により本発明の抵抗素子が形成
できる。図３は本発明の実施により形成した抵抗素子を
有する集積回路の平面図である。図において、Ｑ１〜Ｑ
７はバイポーラトランジスタ、Ｒ１〜Ｒ５は第１のシー
ト抵抗の金属膜抵抗素子、Ｒ６〜Ｒ７は第１のシート抵
抗の金属膜上に第２のシート抵抗の金属膜が重なった抵
抗素子である。
できる。図３は本発明の実施により形成した抵抗素子を
有する集積回路の平面図である。図において、Ｑ１〜Ｑ
７はバイポーラトランジスタ、Ｒ１〜Ｒ５は第１のシー
ト抵抗の金属膜抵抗素子、Ｒ６〜Ｒ７は第１のシート抵
抗の金属膜上に第２のシート抵抗の金属膜が重なった抵
抗素子である。
【００１２】
【発明の効果】本発明の抵抗素子を用いることにより、
抵抗値に合わせたシート抵抗の抵抗素子形成が容易とな
り、かつ抵抗素子の面積を小さくでき、回路レイアウト
において抵抗素子の配置の自由度が増加する。また、抵
抗素子を小さくできることから、半導体基板上のトラン
ジスタ等の素子間隔が縮まり、回路の高速化が図られ
る。
抵抗値に合わせたシート抵抗の抵抗素子形成が容易とな
り、かつ抵抗素子の面積を小さくでき、回路レイアウト
において抵抗素子の配置の自由度が増加する。また、抵
抗素子を小さくできることから、半導体基板上のトラン
ジスタ等の素子間隔が縮まり、回路の高速化が図られ
る。
【図１】本発明の一実施例の抵抗素子の断面図。
【図２】本発明の一実施例の抵抗素子の作製工程を示す
断面図。
断面図。
【図３】本発明の一実施例の抵抗素子を用いた集積回路
の平面図。
の平面図。
【図４】従来の抵抗素子の断面図。
１…半導体基板、２…絶縁膜、３…第１のシート抵抗の
金属膜、４…第２のシート抵抗の金属膜下層、５…第２
のシート抵抗の金属膜上層、６…第２の抵抗素子のホト
レジストパターン、７…第２の抵抗素子のホトレジスト
パターン、８…第１の抵抗素子のホトレジストパター
ン、Ｑ１〜Ｑ７…バイポーラトランジスタ、Ｒ１〜Ｒ５
…第１のシート抵抗の金属膜抵抗素子、Ｒ６〜Ｒ７…第
１のシート抵抗の金属膜上に第２のシート抵抗の金属膜
が重なった抵抗素子。
金属膜、４…第２のシート抵抗の金属膜下層、５…第２
のシート抵抗の金属膜上層、６…第２の抵抗素子のホト
レジストパターン、７…第２の抵抗素子のホトレジスト
パターン、８…第１の抵抗素子のホトレジストパター
ン、Ｑ１〜Ｑ７…バイポーラトランジスタ、Ｒ１〜Ｒ５
…第１のシート抵抗の金属膜抵抗素子、Ｒ６〜Ｒ７…第
１のシート抵抗の金属膜上に第２のシート抵抗の金属膜
が重なった抵抗素子。
Claims (7)
- 【請求項１】半導体基板上に形成する抵抗素子におい
て、第１のシート抵抗膜を用いた第１の抵抗素子と上記
第１のシート抵抗膜上に第１のシート抵抗より小さな第
２のシート抵抗膜を重ねた第２の抵抗素子が形成されて
なることを特徴とする集積回路。 - 【請求項２】請求項１の抵抗素子において、第２のシー
ト抵抗膜が二種類以上の層からなることを特徴とする抵
抗素子。 - 【請求項３】請求項２において、第１のシート抵抗膜が
ＷＳｉＮ、第２のシート抵抗膜の内二層目以上にＷＳｉ
を用いていることを特徴とする抵抗素子。 - 【請求項４】請求項２において、第２のシート抵抗膜の
内最下層の膜のシート抵抗が上層の膜のそれより５倍以
上大きいことを特徴とする抵抗素子。 - 【請求項５】請求項２において、第２のシート抵抗膜の
内、最下層の膜がＴｉ，Ｔａ，Ａｌ，Ｔｉの酸化物，Ｔ
ｉの窒化物，Ｔａの酸化物，Ｔａの窒化物，Ａｌの酸化
物，Ａｌの窒化物のいずれかからなることを特徴とする
抵抗素子。 - 【請求項６】請求項１において、第２の抵抗素子の第１
のシート抵抗膜部分が第２のシート抵抗膜部分より幅が
広いことを特徴とする抵抗素子。 - 【請求項７】半導体基板上に前記第１のシート抵抗膜と
二層の金属層からなる第２のシート抵抗膜を重ねて堆積
し、第２のシート抵抗膜部分に第２の抵抗素子のパター
ン加工を施し、さらに第１のシート抵抗膜を第１の抵抗
素子のパターンと第２の抵抗素子のパターンに加工する
ことを特徴とする抵抗素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5587397A JPH10256477A (ja) | 1997-03-11 | 1997-03-11 | 抵抗素子及びその製造方法ならびに集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5587397A JPH10256477A (ja) | 1997-03-11 | 1997-03-11 | 抵抗素子及びその製造方法ならびに集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10256477A true JPH10256477A (ja) | 1998-09-25 |
Family
ID=13011222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5587397A Pending JPH10256477A (ja) | 1997-03-11 | 1997-03-11 | 抵抗素子及びその製造方法ならびに集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10256477A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10083781B2 (en) | 2015-10-30 | 2018-09-25 | Vishay Dale Electronics, Llc | Surface mount resistors and methods of manufacturing same |
| US10438729B2 (en) | 2017-11-10 | 2019-10-08 | Vishay Dale Electronics, Llc | Resistor with upper surface heat dissipation |
-
1997
- 1997-03-11 JP JP5587397A patent/JPH10256477A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10083781B2 (en) | 2015-10-30 | 2018-09-25 | Vishay Dale Electronics, Llc | Surface mount resistors and methods of manufacturing same |
| US10418157B2 (en) | 2015-10-30 | 2019-09-17 | Vishay Dale Electronics, Llc | Surface mount resistors and methods of manufacturing same |
| US10438729B2 (en) | 2017-11-10 | 2019-10-08 | Vishay Dale Electronics, Llc | Resistor with upper surface heat dissipation |
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