JP2013229556A - チップ部品およびその製造方法 - Google Patents

チップ部品およびその製造方法 Download PDF

Info

Publication number
JP2013229556A
JP2013229556A JP2012277079A JP2012277079A JP2013229556A JP 2013229556 A JP2013229556 A JP 2013229556A JP 2012277079 A JP2012277079 A JP 2012277079A JP 2012277079 A JP2012277079 A JP 2012277079A JP 2013229556 A JP2013229556 A JP 2013229556A
Authority
JP
Japan
Prior art keywords
resistor
film
chip
fuse
resistance
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2012277079A
Other languages
English (en)
Other versions
JP6259184B2 (ja
Inventor
Yasuhiro Kondo
靖浩 近藤
Hiroshi Tamagawa
博詞 玉川
Hirotaka Yamamoto
浩貴 山本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2012277079A priority Critical patent/JP6259184B2/ja
Priority to PCT/JP2013/050082 priority patent/WO2013114912A1/ja
Priority to CN201380004401.8A priority patent/CN104025212B/zh
Priority to CN201711169931.4A priority patent/CN107895618A/zh
Priority to US14/376,417 priority patent/US9484135B2/en
Publication of JP2013229556A publication Critical patent/JP2013229556A/ja
Priority to US15/271,882 priority patent/US9972427B2/en
Application granted granted Critical
Publication of JP6259184B2 publication Critical patent/JP6259184B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0814—Diodes only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01C—RESISTORS
    • H01C1/00—Details
    • H01C1/14—Terminals or tapping points or electrodes specially adapted for resistors; Arrangements of terminals or tapping points or electrodes on resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01C—RESISTORS
    • H01C10/00—Adjustable resistors
    • H01C10/50—Adjustable resistors structurally combined with switching arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01C—RESISTORS
    • H01C13/00—Resistors not provided for elsewhere
    • H01C13/02—Structural combinations of resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01C—RESISTORS
    • H01C17/00—Apparatus or processes specially adapted for manufacturing resistors
    • H01C17/006—Apparatus or processes specially adapted for manufacturing resistors adapted for manufacturing resistor chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01C—RESISTORS
    • H01C17/00—Apparatus or processes specially adapted for manufacturing resistors
    • H01C17/06—Apparatus or processes specially adapted for manufacturing resistors adapted for coating resistive material on a base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F27/00—Details of transformers or inductances, in general
    • H01F27/40—Structural association with built-in electric component, e.g. fuse
    • H01F27/402—Association of measuring or protective means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F29/00—Variable transformers or inductances not covered by group H01F21/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G2/00—Details of capacitors not covered by a single one of groups H01G4/00-H01G11/00
    • H01G2/14—Protection against electric or thermal overload
    • H01G2/16—Protection against electric or thermal overload with fusing elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/40—Structural combinations of fixed capacitors with other electric elements, the structure mainly consisting of a capacitor, e.g. RC combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G5/00—Capacitors in which the capacitance is varied by mechanical means, e.g. by turning a shaft; Processes of their manufacture
    • H01G5/01—Details
    • H01G5/019—Means for correcting the capacitance characteristics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G5/00—Capacitors in which the capacitance is varied by mechanical means, e.g. by turning a shaft; Processes of their manufacture
    • H01G5/38—Multiple capacitors, e.g. ganged
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49082—Resistor making
    • Y10T29/49099—Coating resistive material on a base

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Apparatuses And Processes For Manufacturing Resistors (AREA)
  • Non-Adjustable Resistors (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Manufacturing Cores, Coils, And Magnets (AREA)
  • Coils Or Transformers For Communication (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Ceramic Capacitors (AREA)

Abstract

【課題】小型で正確な抵抗値を有する信頼性の高いチップ部品、たとえばチップ抵抗器を提供する。
【解決手段】チップ抵抗器はＳｉ等の基板と、基板上に形成されたＴｉＮ等の抵抗体膜２０および前記抵抗体膜に接するように積層されたアルミニウム系配線膜２１をそれぞれ有する複数の抵抗体と、基板上に設けられた電極と、前記複数の抵抗体の前記アルミニウム系配線膜と一体化したアルミニウム系配線膜を有し、前記複数の抵抗体を前記電極にそれぞれ接続する切断可能な複数のヒューズＦとを含む。複数のヒューズのうちの任意のヒューズを切断することにより、チップ抵抗器の抵抗値を所望の抵抗値に合わせ込む。切断されたヒューズは絶縁性の保護膜２２、２３で覆われる。
【選択図】図１６

Description

この発明は、ディスクリート部品としてのチップ抵抗器、チップコンデンサ、チップインダクタ、チップダイオード等のチップ部品およびその製造方法に関する。
チップ部品の一例として、たとえばチップ抵抗器は、従来、セラミック等の絶縁基板と、その表面に材料ペーストをスクリーン印刷して形成された抵抗膜と、抵抗膜に接続された電極とを含む構成をしている。そして、チップ抵抗器の抵抗値を目標値に合わせるために、抵抗膜に対してレーザー光線を照射してトリミング溝を刻設するレーザートリミングが行われていた（特許文献１参照）。
また、チップ抵抗器の他の従来例が、特許文献２に開示されている。開示されたチップ抵抗器は、金属製のチップ状の抵抗体の下面に、一対の電極が空隙を介して離間して設けられた構成である。このチップ抵抗器では、抵抗値の合わせ込み等はできない。
特開２００１−７６９１２号公報 特開２００４−１８６５４１号公報
従来のチップ抵抗器は、レーザートリミングによって抵抗値が目標値になるように合わせ込まれるため、幅広い抵抗値に対応することができない。
また、チップ抵抗器は、年々小型化が進行しているので、高抵抗品を開発しようとしても、抵抗膜の配置面積の制約から、高抵抗化が困難であった。
さらに、チップ抵抗器は形状寸法精度を向上させなければ、基板実装時の搬送エラー等のトラブルを招き易いため、形状寸法精度の向上および微細加工精度の向上がチップ抵抗器の製造上における重要な課題であった。
上述の課題は、チップ抵抗器に限らず、チップコンデンサ、チップインダクタ、チップダイオード等の他のチップ部品についても、同様に、解決課題であった。
この発明は、係る背景のもとになされたもので、小型で正確な特性値を有する信頼性の高いチップ部品を提供することを主たる目的とする。
また、この発明は、小型で信頼性が高く、正確な特性値を有するチップ部品の製造方法を提供するを他の目的とする。
請求項１記載の発明は、基板と、前記基板上に形成されたアルミニウム系配線膜をそれぞれ有する複数の機能素子と、前記基板上に設けられた電極と、前記複数の機能素子の前記アルミニウム系配線膜と一体化したアルミニウム系配線膜を有し、前記複数の機能素子を前記電極にそれぞれ接続する切断可能な複数のヒューズとを含む、チップ部品である。
請求項２記載の発明は、前記機能素子が、前記基板上に形成された抵抗体膜および前記抵抗体膜に接するように積層されたアルミニウム系配線膜を有する抵抗体を含み、前記チップ部品がチップ抵抗器である、請求項1記載のチップ部品である。
請求項３記載の発明は、前記機能素子が、前記基板上に形成された容量膜および前記容量膜に接続されたアルミニウム系配線膜を有するキャパシタ素子を含み、前記チップ部品がチップコンデンサである、請求項1記載のチップ部品である。
請求項４記載の発明は、前記機能素子が、前記基板上に形成されたコイル形成膜および前記コイル形成膜に接続されたアルミニウム系配線膜を有するコイル素子を含み、前記チップ部品がチップインダクタである、請求項1記載のチップ部品である。
請求項５記載の発明は、前記機能素子が、前記基板上に形成された接合構造部および前記接合構造部に接続されたアルミニウム系配線膜を有する単方向導電性素子を含み、前記チップ部品がチップダイオードである、請求項1記載のチップ部品である。
請求項６記載の発明は、前記ヒューズの前記アルミニウム系配線膜と一体化したアルミニウム系配線膜からなる電極パッドをさらに含み、前記電極パッドに前記電極が接している、請求項１〜５のいずれか一項に記載のチップ部品である。
請求項７記載の発明は、少なくとも一つの前記ヒューズが切断されており、当該ヒューズの切断部を覆うように前記基板上に形成された絶縁性の保護膜をさらに含む、請求項１〜６のいずれか一項に記載のチップ部品である。
請求項８記載の発明は、基板上に機能素子を形成する工程と、前記機能素子に接するようにアルミニウム系配線膜を形成する工程と、前記機能素子およびアルミニウム系配線膜をパターニングすることにより、前記機能素子および前記アルミニウム系配線膜を有する複数の機能素子と、前記アルミニウム系配線膜を有し、前記複数の機能素子にそれぞれ接続された切断可能な複数のヒューズとを形成する工程と、前記複数のヒューズに電気的に接続されるように前記基板上に電極を形成する工程とを含む、チップ部品の製造方法である。
請求項９記載の発明は、前記機能素子およびアルミニウム系配線膜をパターニングする工程において、さらに、前記アルミニウム系配線膜からなる電極パッドが形成され、前記電極が前記電極パッドに接するように形成される、請求項８に記載のチップ部品の製造方法である。
請求項１０記載の発明は、前記機能素子を形成する工程は、抵抗体膜を形成する工程を含む、請求項8または9に記載のチップ部品の製造方法である。
請求項１１記載の発明は、前記チップ部品の全抵抗値を測定する工程と、前記測定された全抵抗値に基づいて、切断すべきヒューズを選択する工程とを含み、前記選択されたヒューズが切断される、請求項８，９または１０に記載のチップ部品の製造方法である。
請求項１２記載の発明は、前記チップ部品の全抵抗値を測定する前に、前記機能素子の特性を安定化させるための熱処理工程をさらに含む、請求項１１に記載のチップ部品の製造方法である。
請求項１３記載の発明は、前記ヒューズの切断部を覆うように前記基板上に絶縁性の保護膜を形成する工程とをさらに含む、請求項１１または１２に記載のチップ部品の製造方法である。
請求項１４記載の発明は、複数のチップ抵抗器領域を含む基板上に抵抗体膜を形成する工程と、前記抵抗体膜に接するようにアルミニウム系配線膜を積層する工程と、前記抵抗体膜およびアルミニウム系配線膜をパターニングすることにより、前記抵抗体膜および前記アルミニウム系配線膜を有する複数の抵抗体と、前記アルミニウム系配線膜を有し、前記複数の抵抗体にそれぞれ接続された切断可能な複数のヒューズとを、前記複数のチップ抵抗器領域にそれぞれ形成する工程と、前記複数のチップ抵抗器領域のそれぞれにおける全抵抗値をマルチプロービングによって一括測定する工程と、前記全抵抗値の測定結果に基づいて、前記複数のチップ抵抗器のそれぞれにおいて切断すべきヒューズを選択する工程と、前記選択されたヒューズを切断する工程と、前記複数のヒューズに電気的に接続されるように前記複数のチップ抵抗器領域にそれぞれ電極を形成する工程と、複数のチップ抵抗器領域の境界領域で前記基板を切断して複数のチップ抵抗器に分割する工程とを含む、チップ抵抗器の製造方法である。
請求項１５記載の発明は、前記ヒューズを切断した後に、前記複数のチップ抵抗器領域のそれぞれにおける全抵抗値をマルチプロービングによって一括測定する工程をさらに含む、請求項１４に記載のチップ抵抗器の製造方法である。
請求項１６記載の発明は、前記抵抗体膜およびアルミニウム系配線膜をパターニングする工程において、さらに、前記アルミニウム系配線膜からなる電極パッドが形成され、前記電極が前記電極パッドに接するように形成される、請求項１４または１５に記載のチップ抵抗器の製造方法である。
請求項１７記載の発明は、前記複数のチップ抵抗器領域のそれぞれの全抵抗値を測定する前に、前記抵抗体の特性を安定化させるための熱処理工程をさらに含む、請求項１４〜１６のいずれか一項に記載のチップ抵抗器の製造方法である。
請求項１８記載の発明は、前記ヒューズの切断部を覆うように前記基板上に絶縁膜を形成する工程をさらに含む、請求項１４〜１７のいずれか一項に記載のチップ抵抗器の製造方法である。
請求項１記載の発明によれば、複数の機能素子を電極に接続するための複数のヒューズが含まれており、当該複数のヒューズのうちの任意のヒューズを切断することにより、チップ部品の特性値を所望の値に合わせ込むことができる。このため、同一設計による多種の特性値のへの対応が可能なチップ部品とすることができる。また、ヒューズはアルミニウム系配線膜で構成されており、そのレイアウトを微細に作れ、切断工程における加工精度も向上する。さらに、半導体装置を製造するための装置や設備を使用して、本発明に係るディスクリートなチップ部品を作ることができる。
請求項２，３，４または５記載の発明によれば、それぞれ、上記の作用効果を有するチップ抵抗器、チップコンデンサ、チップインダクタまたはチップダイオードとすることができる。
請求項６記載の発明によれば、電極の設置が容易にでき、微細な基板に正確に電極が配置されたチップ部品とすることができる。また、請求項１記載の発明と同様、半導体装置を製造するための装置や設備を使用してディスクリートなチップ部品を作ることができる。
請求項７記載の発明によれば、切断されたヒューズは絶縁性の保護膜で覆われており、耐水性の向上したチップ部品とすることができる。
請求項８記載の発明によれば、機能素子配置およびヒューズ配置を極めて細かなパターンで正確に作れ、特性値が安定したチップ部品を作ることができる。また、同一設計による多種類の特性値への対応が可能なチップ部品を製造することができる。
請求項９記載の発明によれば、電極パッドのパターニングにおいて電極の配置位置が定まり、小型でかつ電極の配置位置が正確で、実装し易いチップ部品を製造することができる。
請求項１０記載の発明によれば、機能素子配置およびヒューズ配置を極めて細かなパターンで正確に作れ、特性値が安定したチップ抵抗器を作ることができる。また、同一設計による多種類の特性値への対応が可能なチップ抵抗器を製造することができる。
請求項１１記載の発明によれば、確実にヒューズ切断ができ、正確な抵抗値のチップ部品を製造することができる。
請求項１２記載の発明によれば、抵抗体の特性の安定化が図れ、抵抗値が安定したチップ部品を提供できる。
請求項１３記載の発明によれば、耐水性が向上し、信頼性の向上したチップ部品の製造方法を提供することができる。
請求項１４記載の発明によれば、半導体装置を製造するための装置や設備を使用して、ディスクリートなチップ抵抗器を多数個製造することができる効率の良い製造方法を提供することができる。また、製造される各チップ抵抗器は、正確な抵抗値を有するチップ抵抗器となる。
請求項１５記載の発明によれば、ヒューズ切断後の抵抗値をさらに測定するため、ヒューズの切断処理の確実性を担保でき、抵抗値の信頼性が向上したチップ抵抗器を製造することができる。
請求項１６記載の発明によれば、外部接続電極を良好に作れるチップ抵抗器の製造方法を提供できる。
請求項１７記載の発明によれば、チップ抵抗器の抵抗特性を安定化させることができ、小型で正確な抵抗値のチップ抵抗器を製造することができる。
請求項１８記載の発明によれば、ヒューズ切断時のヒューズ破片による不良回避が図れる製造方法とすることができる。また、耐水性が向上したチップ抵抗器を製造することができる。
図１（Ａ）は、この発明の一実施形態に係るチップ抵抗器１０の外観構成を示す図解的な斜視図であり、図１（Ｂ）は、チップ抵抗器１０が基板上に実装された状態を示す側面図である。 図２は、チップ抵抗器１０の平面図であり、第１接続電極１２、第２接続電極１３および抵抗回路網１４の配置関係ならびに抵抗回路網１４の平面視の構成を示す図である。 図３Ａは、図２に示す抵抗回路網１４の一部分を拡大して描いた平面図である。 図３Ｂは、抵抗回路網１４における抵抗体Ｒの構成を説明するために描いた長さ方向の縦断面図である。 図３Ｃは、抵抗回路網１４における抵抗体Ｒの構成を説明するために描いた幅方向の縦断面図である。 図４は、抵抗膜ライン２０および導体膜２１の電気的特徴を回路記号および電気回路図で示した図である。 図５（Ａ）は、図２に示すチップ抵抗器の平面図の一部分を拡大して描いたヒューズ膜Ｆを含む領域の部分拡大平面図であり、図５（Ｂ）は、図５（Ａ）のＢ−Ｂに沿う断面構造を示す図である。 図６は、図２に示す抵抗回路網１４における複数種類の抵抗単位体を接続する接続用導体膜Ｃおよびヒューズ膜Ｆの配列関係と、その接続用導体膜Ｃおよびヒューズ膜Ｆに接続された複数種類の抵抗単位体との接続関係を図解的に示す図である。 図７は、抵抗回路網１４の電気回路図である。 図８は、チップ抵抗器３０の平面図であり、第１接続電極１２、第２接続電極１３および抵抗回路網１４の配置関係ならびに抵抗回路網１４の平面視の構成を示す図である。 図９は、図８に示す抵抗回路網１４における複数種類の抵抗単位体を接続する接続用導体膜Ｃおよびヒューズ膜Ｆの配置関係と、その接続用導体膜Ｃおよびヒューズ膜Ｆに接続された複数種類の抵抗単位体との接続関係を図解的に示す図である。 図１０は、抵抗回路網１４の電気回路図である。 図１１（Ａ）（Ｂ）は、図１０に示す電気回路の変形例を示す電気回路図である。 図１２は、この発明のさらに他の実施形態に係る抵抗回路網１４の電気回路図である。 図１３は、具体的な抵抗値を表示したチップ抵抗器における抵抗回路網の構成例を示す電気回路図である。 図１４は、この発明のさらに他の実施形態に係るチップ抵抗器９０の要部構造を説明するための図解的な平面図である。 図１５は、チップ抵抗器１０の製造工程の一例を示すフロー図である。 図１６は、ヒューズ膜Ｆの溶断工程とその後に形成するパッシベーション膜２２および樹脂膜２３を示す図解的な断面図である。 図１７は、半導体ウエハから個々のチップ抵抗器に分離する処理工程を示す図解図である。 図１８は、半導体ウエハ（シリコンウエハ）からチップ抵抗器が切り出されることを説明する図解図である。 図１９（Ａ）は、第１参考例の一実施形態に係るチップ抵抗器ａ１０の外観構成を示す図解的な斜視図であり、図１９（Ｂ）は、チップ抵抗器ａ１０が基板上に実装された状態を示す側面図である。 図２０は、チップ抵抗器ａ１０の平面図であり、第１接続電極ａ１２、第２接続電極ａ１３および抵抗回路網ａ１４の配置関係ならびに抵抗回路網ａ１４の平面視の構成を示す図である。 図２１Ａは、図２０に示す抵抗回路網ａ１４の一部分を拡大して描いた平面図である。 図２１Ｂは、抵抗回路網ａ１４における抵抗体Ｒの構成を説明するために描いた長さ方向の縦断面図である。 図２１Ｃは、抵抗回路網ａ１４における抵抗体Ｒの構成を説明するために描いた幅方向の縦断面図である。 図２２は、抵抗膜ラインａ２０および導体膜ａ２１の電気的特徴を回路記号および電気回路図で示した図である。 図２３（Ａ）は、図２０に示すチップ抵抗器の平面図の一部分を拡大して描いたヒューズ膜Ｆを含む領域の部分拡大平面図であり、図２３（Ｂ）は、図２３（Ａ）のＢ−Ｂに沿う断面構造を示す図である。 図２４は、図２０に示す抵抗回路網ａ１４における複数種類の抵抗単位体を接続する接続用導体膜Ｃおよびヒューズ膜Ｆの配列関係と、その接続用導体膜Ｃおよびヒューズ膜Ｆに接続された複数種類の抵抗単位体との接続関係を図解的に示す図である。 図２５は、抵抗回路網ａ１４の電気回路図である。 図２６は、チップ抵抗器ａ３０の平面図であり、第１接続電極ａ１２、第２接続電極ａ１３および抵抗回路網ａ１４の配置関係ならびに抵抗回路網ａ１４の平面視の構成を示す図である。 図２７は、図２６に示す抵抗回路網ａ１４における複数種類の抵抗単位体を接続する接続用導体膜Ｃおよびヒューズ膜Ｆの配置関係と、その接続用導体膜Ｃおよびヒューズ膜Ｆに接続された複数種類の抵抗単位体との接続関係を図解的に示す図である。 図２８は、抵抗回路網ａ１４の電気回路図である。 図２９（Ａ）（Ｂ）は、図２８に示す電気回路の変形例を示す電気回路図である。 図３０は、第１参考例のさらに他の実施形態に係る抵抗回路網ａ１４の電気回路図である。 図３１は、具体的な抵抗値を表示したチップ抵抗器における抵抗回路網の構成例を示す電気回路図である。 図３２は、第１参考例のさらに他の実施形態に係るチップ抵抗器ａ９０の要部構造を説明するための図解的な平面図である。 図３３は、チップ抵抗器ａ１０の製造工程の一例を示すフロー図である。 図３４は、ヒューズ膜Ｆの溶断工程とその後に形成するパッシベーション膜ａ２２および樹脂膜ａ２３を示す図解的な断面図である。 図３５は、基板から個々のチップ抵抗器に分離する処理工程を示す図解図である。 図３６は、基板からチップ抵抗器が切り出されることを説明する図解図である。 図３７は、第１参考例のチップ抵抗器が用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。 図３８は、筐体ａ２０２の内部に収容された電子回路アセンブリａ２１０の構成を示す図解的な平面図である。 図３９（ａ）は、第２参考例の一実施形態に係るチップ抵抗器の構成を説明するための模式的な斜視図であり、図３９（ｂ）は、チップ抵抗器が実装基板に実装された状態の回路アセンブリをチップ抵抗器の長手方向に沿って切断したときの模式的な断面図である。 図４０は、チップ抵抗器の平面図であり、第１電極、第２電極、第３電極および素子の配置関係ならびに素子の平面視の構成を示す図である。 図４１Ａは、図４０に示す素子の一部分を拡大して描いた平面図である。 図４１Ｂは、素子における抵抗体の構成を説明するために描いた図４１ＡのＢ−Ｂに沿う長さ方向の縦断面図である。 図４１Ｃは、素子における抵抗体の構成を説明するために描いた図４１ＡのＣ−Ｃに沿う幅方向の縦断面図である。 図４２は、抵抗体膜ラインおよび配線膜の電気的特徴を回路記号および電気回路図で示した図である。 図４３（ａ）は、図４０に示すチップ抵抗器の平面図の一部分を拡大して描いたヒューズを含む領域の部分拡大平面図であり、図４３（ｂ）は、図４３（ａ）のＢ−Ｂに沿う断面構造を示す図である。 図４４は、第２参考例の実施形態に係る素子の電気回路図である。 図４５は、第２参考例の他の実施形態に係る素子の電気回路図である。 図４６は、第２参考例のさらに他の実施形態に係る素子の電気回路図である。 図４７は、チップ抵抗器の模式的な断面図である。 図４８Ａは、図４７に示すチップ抵抗器の製造方法を示す図解的な断面図である。 図４８Ｂは、図４８Ａの次の工程を示す図解的な断面図である。 図４８Ｃは、図４８Ｂの次の工程を示す図解的な断面図である。 図４８Ｄは、図４８Ｃの次の工程を示す図解的な断面図である。 図４８Ｅは、図４８Ｄの次の工程を示す図解的な断面図である。 図４８Ｆは、図４８Ｅの次の工程を示す図解的な断面図である。 図４８Ｇは、図４８Ｆの次の工程を示す図解的な断面図である。 図４８Ｈは、図４８Ｇの次の工程を示す図解的な断面図である。 図４８Ｉは、図４８Ｈの次の工程を示す図解的な断面図である。 図４８Ｊは、図４８Ｉの次の工程を示す図解的な断面図である。 図４８Ｋは、図４８Ｊの次の工程を示す図解的な断面図である。 図４８Ｌは、図４８Ｋの次の工程を示す図解的な断面図である。 図４８Ｍは、図４８Ｌの次の工程を示す図解的な断面図である。 図４９は、図４８Ｈの工程において溝を形成するために用いられるレジストパターンの一部の模式的な平面図である。 図５０は、トリミング前の素子の電気回路図である。 図５１は、トリミング後の素子の電気回路図である。 図５２は、第１電極および第２電極の製造工程を説明するための図である。 図５３は、第２参考例のチップ抵抗器が用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。 図５４は、スマートフォンの筐体の内部に収容された回路アセンブリの構成を示す図解的な平面図である。 図５５（ａ）は、第３参考例の一実施形態に係るチップ抵抗器の構成を説明するための模式的な斜視図であり、図５５（ｂ）は、チップ抵抗器が実装基板に実装された状態の回路アセンブリをチップ抵抗器の長手方向に沿って切断したときの模式的な断面図である。 図５６は、チップ抵抗器の平面図であり、第１接続電極、第２接続電極および素子の配置関係ならびに素子の平面視の構成を示す図である。 図５７Ａは、図５６に示す素子の一部分を拡大して描いた平面図である。 図５７Ｂは、素子における抵抗体の構成を説明するために描いた図５７ＡのＢ−Ｂに沿う長さ方向の縦断面図である。 図５７Ｃは、素子における抵抗体の構成を説明するために描いた図５７ＡのＣ−Ｃに沿う幅方向の縦断面図である。 図５８は、抵抗体膜ラインおよび配線膜の電気的特徴を回路記号および電気回路図で示した図である。 図５９（ａ）は、図５６に示すチップ抵抗器の平面図の一部分を拡大して描いたヒューズを含む領域の部分拡大平面図であり、図５９（ｂ）は、図５９（ａ）のＢ−Ｂに沿う断面構造を示す図である。 図６０は、第３参考例の実施形態に係る素子の電気回路図である。 図６１は、第３参考例の他の実施形態に係る素子の電気回路図である。 図６２は、第３参考例のさらに他の実施形態に係る素子の電気回路図である。 図６３は、チップ抵抗器の模式的な断面図である。 図６４Ａは、図６３に示すチップ抵抗器の製造方法を示す図解的な断面図である。 図６４Ｂは、図６４Ａの次の工程を示す図解的な断面図である。 図６４Ｃは、図６４Ｂの次の工程を示す図解的な断面図である。 図６４Ｄは、図６４Ｃの次の工程を示す図解的な断面図である。 図６４Ｅは、図６４Ｄの次の工程を示す図解的な断面図である。 図６４Ｆは、図６４Ｅの次の工程を示す図解的な断面図である。 図６４Ｇは、図６４Ｆの次の工程を示す図解的な断面図である。 図６５は、素子の製造工程を説明するための図である。 図６６は、素子の製造工程におけるスパッタリングでの酸素流量と完成した抵抗体膜の抵抗温度係数との関係を示すグラフである。 図６７は、図６４Ｂの工程において溝を形成するために用いられるレジストパターンの一部の模式的な平面図である。 図６８は、第１接続電極および第２接続電極の製造工程を説明するための図である。 図６９は、第３参考例のチップ抵抗器が用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。 図７０は、スマートフォンの筐体の内部に収容された回路アセンブリの構成を示す図解的な平面図である。
以下には、この発明の実施の形態を、添付図面を参照して詳細に説明する。以下の実施形態では、チップ部品の一例としてのチップ抵抗器を用いて具体的に説明する。
図１（Ａ）は、この発明の一実施形態に係るチップ抵抗器１０の外観構成を示す図解的な斜視図であり、図１（Ｂ）は、チップ抵抗器１０が基板上に実装された状態を示す側面図である。
図１（Ａ）を参照して、この発明の一実施形態に係るチップ抵抗器１０は、基板１１上に形成された第１接続電極１２と、第２接続電極１３と、抵抗回路網１４とを備えている。基板１１は、平面視略長方形状の直方体形状で、一例として、長辺方向の長さＬ＝０．３ｍｍ、短辺方向の幅Ｗ＝０．１５ｍｍ、厚みＴ＝０．１ｍｍ程度の大きさの微少なチップである。基板１１は、平面視で角が面取りされた角ラウンド形状であってもよい。基板は、たとえばシリコン、ガラス、セラミック等で形成することができる。以下の実施形態では、基板１１がシリコン基板の場合を例にとって説明する。
チップ抵抗器１０は、図１８に示すように、半導体ウエハ（シリコンウエハ）上に格子状に多数個のチップ抵抗器１０が形成され、半導体ウエハ（シリコンウエハ）が切断されて個々のチップ抵抗器１０に分離されることにより得られる。
シリコン基板１１上において、第１接続電極１２はシリコン基板１１の一方短辺１１１に沿って設けられた短辺１１１方向に長手の矩形電極である。第２接続電極１３は、シリコン基板１１上の他方短辺１１２に沿って設けられた短辺１１２方向に長手の矩形電極である。抵抗回路網１４は、シリコン基板１１上の第１接続電極１２と第２接続電極１３とで挟まれた中央領域（回路形成面または素子形成面）に設けられている。そして、抵抗回路網１４の一端側は第１接続電極１２に電気的に接続されており、抵抗回路網１４の他端側は第２接続電極１３に電気的に接続されている。これら第１接続電極１２、第２接続電極１３および抵抗回路網１４は、たとえば一例として、シリコン基板１１上に半導体製造プロセスを用いて設けることができる。換言すれば、半導体装置を製造するための装置、設備を使用してディスクリートなチップ抵抗器１０を製造することができる。特に、後述するフォトリソグラフィプロセスを用いることにより、微細で正確なレイアウトパターンの抵抗回路網１４を形成することができる。
第１接続電極１２および第２接続電極１３は、それぞれ、外部接続電極として機能する。チップ抵抗器１０が回路基板１５に実装された状態においては、図１（Ｂ）に示すように、第１接続電極１２および第２接続電極１３が、それぞれ、回路基板１５の回路（図示せず）と半田により電気的かつ機械的に接続される。なお、外部接続電極として機能する第1接続電極１２および第２接続電極１３は、半田濡れ性の向上および信頼性の向上のために、金（Ａｕ）で形成するか、または表面に金メッキを施すことが望ましい。
図２は、チップ抵抗器１０の平面図であり、第１接続電極１２、第２接続電極１３および抵抗回路網１４の配置関係ならびに抵抗回路網１４の平面視の構成（レイアウトパターン）が示されている。
図２を参照して、チップ抵抗器１０は、シリコン基板上面の一方短辺１１１に長辺が沿うように配置された平面視略矩形をした第１接続電極１２と、シリコン基板上面の他方短辺１１２に長辺が沿うように配置された平面視略矩形をした第２接続電極１３と、第１接続電極１２および第２接続電極１３間の平面視矩形の領域に設けられた抵抗回路網１４とを含んでいる。
抵抗回路網１４には、シリコン基板１１上にマトリックス状に配列された等しい抵抗値を有する多数個の単位抵抗体Ｒ（図２の例では、行方向（シリコン基板の長手方向）に沿って８個の単位抵抗体Ｒが配列され、列方向（シリコン基板の幅方向）に沿って４４個の単位抵抗体Ｒが配列され、合計３５２個の単位抵抗体Ｒを含む構成）を有している。そして、これら多数個の単位抵抗体Ｒの１〜６４個の所定の個数が（Ａｌ、ＡｌＳｉ、ＡｌＳｉＣｕ、またはＡｌＣｕなどのアルミニウム系金属で形成された配線膜で）電気的に接続されて、接続された単位抵抗体Ｒの数に応じた複数種類の抵抗回路が形成されている。形成された複数種類の抵抗回路は導体膜Ｃ（Ａｌ、ＡｌＳｉ、ＡｌＳｉＣｕ、またはＡｌＣｕなどのアルミニウム系金属膜で形成された配線膜）で所定の態様に接続されている。
さらに、抵抗回路を抵抗回路網１４に電気的に組み込んだり、または、抵抗回路網１４から電気的に分離するために溶断可能な複数のヒューズ膜Ｆ（Ａｌ、ＡｌＳｉ、ＡｌＳｉＣｕ、またはＡｌＣｕなどのアルミニウム系金属膜で形成された配線膜であり、以下、「ヒューズ」ともいう）が設けられている。複数のヒューズ膜Ｆは、第２接続電極１３の内側辺沿いに、配置領域が直線状になるように配列されている。より具体的には、複数のヒューズ膜Ｆおよび接続用導体膜Ｃが隣接するように配列され、その配列方向が直線状になるように配置されている。
図３Ａは、図２に示す抵抗回路網１４の一部分を拡大して描いた平面図であり、図３Ｂおよび図３Ｃは、それぞれ、抵抗回路網１４における単位抵抗体Ｒの構造を説明するために描いた長さ方向の縦断面図および幅方向の縦断面図である。
図３Ａ、図３Ｂおよび図３Ｃを参照して、単位抵抗体Ｒの構成について説明をする。 基板としてのシリコン基板１１の上面には絶縁層（ＳｉＯ２）１９が形成され、絶縁層１９上に抵抗体膜２０が配置されている。抵抗体膜２０は、ＴｉＮ、ＴｉＯＮまたはＴｉＳｉＯＮにより形成される。この抵抗体膜２０は、第１接続電極１２と第２接続電極１３との間を平行に直線状に延びる複数本の抵抗体膜（以下「抵抗体膜ライン」という）とされており、抵抗体膜ライン２０は、ライン方向に所定の位置で切断されている場合がある。抵抗体膜ライン２０上には、導体膜片２１としてのたとえばアルミニウム膜が積層されている。各導体膜片２１は、抵抗体膜ライン２０上に、ライン方向に一定間隔Ｒを開けて積層されている。
この構成の抵抗体膜ライン２０および導体膜片２１の電気的特徴を回路記号で示すと、図４の通りである。すなわち、図４（Ａ）に示すように、所定間隔Ｒの領域の抵抗体膜ライン２０部分が、それぞれ、一定の抵抗値ｒの単位抵抗体Ｒを形成している。導体膜片２１が積層された領域は、当該導体膜片２１で抵抗体膜ライン２０が短絡されている。よって、図４（Ｂ）に示す抵抗ｒの単位抵抗体Ｒの直列接続からなる抵抗回路が形成されている。
また、隣接する抵抗体膜ライン２０同士は抵抗体膜ライン２０および導体膜片２１で接続されているから、図３Ａに示す抵抗回路網は、図４（Ｃ）に示す抵抗回路を構成している。
図３Ｂおよび図３Ｃに示す図解的な断面図において、参照番号１１はシリコン基板、１９は絶縁層としての二酸化シリコンＳｉＯ２層、２０は絶縁層１９上に形成されたＴｉＮ、ＴｉＯＮまたはＴｉＳｉＯＮの抵抗体膜、２１はアルミニウム（Ａｌ）の配線膜、２２は保護膜としてのＳｉＮ膜、２３は保護層としてのポリイミド層を示している。配線膜２１は、Ａｌに換え、ＡｌＳｉ、ＡｌＳｉＣｕ、またはＡｌＣｕなどのアルミニウム系金属膜で形成されてもよい。配線膜２１(ヒューズ膜Ｆを含む)をこのようにアルミニウム系金属膜で形成することにより、プロセス加工精度の向上を図れる。
なお、かかる構成の抵抗回路網１４の製造プロセスについては、後に詳述する。
この実施形態では、シリコン基板上１１に形成された抵抗回路網１４に含まれる単位抵抗体Ｒは、抵抗体膜ライン２０と、抵抗体膜ライン２０上に、ライン方向に一定間隔をあけて積層された複数の導体膜片２１とを含み、導体膜片２１が積層されていない一定間隔Ｒ部分の抵抗体膜ライン２０が、１個の単位抵抗体Ｒを構成している。単位抵抗体Ｒを構成している抵抗体膜ライン２０は、その形状および大きさが全て等しい。よって、基板上に作り込んだ同形同大の抵抗体膜は、ほぼ同値になるという特性に基づき、シリコン基板１１上にマトリックス状に配列された多数個の単位抵抗体Ｒは、等しい抵抗値を有している。
抵抗体膜ライン２０上に積層された導体膜片２１は、単位抵抗体Ｒを形成するとともに、複数個の単位抵抗体Ｒを接続して抵抗回路を構成するための接続用配線膜の役目も果たしている。
図５（Ａ）は、図２に示すチップ抵抗器１０の平面図の一部分を拡大して描いたヒューズ膜Ｆを含む領域の部分拡大平面図であり、図５（Ｂ）は、図５（Ａ）のＢ−Ｂに沿う断面構造を示す図である。
図５（Ａ）（Ｂ）に示すように、ヒューズ膜Ｆも、抵抗体膜２０上に積層された配線膜２１により形成されている。すなわち、単位抵抗体Ｒを形成する抵抗体膜ライン２０上に積層された導体膜片２１と同じレイヤーに、導体膜片２１と同じ金属材料であるアルミニウム（Ａｌ）により形成されている。なお、導体膜片２１は、前述したように、抵抗回路を形成するために、複数個の単位抵抗体Ｒを電気的に接続する接続用導体膜Ｃとしても用いられている。
つまり、抵抗体膜２０上に積層された同一レイヤーにおいて、単位抵抗体Ｒ形成用の配線膜、抵抗回路を形成するための接続用配線膜、抵抗回路網１４を構成するための接続用配線膜、ヒューズ膜、ならびに抵抗回路網１４を第１接続電極１２および第２接続電極１３に接続するための配線膜が、同一のアルミニウム系金属材料（たとえばアルミニウム）を用いて、同じ製造プロセス（たとえばスパッタリングおよびフォトリソグラフィプロセス）によって形成されている。これにより、このチップ抵抗器１０の製造プロセスが簡略化され、また、各種配線膜を共通のマスクを利用して同時に形成できる。さらに、抵抗体膜２０とのアライメント性も向上する。
図６は、図２に示す抵抗回路網１４における複数種類の抵抗回路を接続する接続用導体膜Ｃおよびヒューズ膜Ｆの配列関係と、その接続用導体膜Ｃおよびヒューズ膜Ｆに接続された複数種類の抵抗回路との接続関係を図解的に示す図である。
図６を参照して、第１接続電極１２には、抵抗回路網１４に含まれる基準抵抗回路Ｒ８の一端が接続されている。基準抵抗回路Ｒ８は、８個の単位抵抗体Ｒの直列接続からなり、その他端はヒューズ膜Ｆ１に接続されている。
ヒューズ膜Ｆ１と接続用導体膜Ｃ２とには、６４個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ６４の一端および他端が接続されている。
接続用導体膜Ｃ２とヒューズ膜Ｆ４とには、３２個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ３２の一端および他端が接続されている。
ヒューズ膜Ｆ４と接続用導体膜Ｃ５とには、３２個の単位抵抗体Ｒの直列接続からなる抵抗回路体Ｒ３２の一端および他端が接続されている。
接続用導体膜Ｃ５とヒューズ膜Ｆ６とには、１６個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ１６の一端および他端が接続されている。
ヒューズ膜Ｆ７および接続用導体膜Ｃ９には、８個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ８の一端および他端が接続されている。
接続用導体膜Ｃ９およびヒューズ膜Ｆ１０には、４個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ４の一端および他端が接続されている。
ヒューズ膜Ｆ１１および接続用導体膜Ｃ１２には、２個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ２の一端および他端が接続されている。
接続用導体膜Ｃ１２およびヒューズ膜Ｆ１３には、１個の単位抵抗体Ｒからなる抵抗回路体Ｒ１の一端および他端が接続されている。
ヒューズ膜Ｆ１３および接続用導体膜Ｃ１５には、２個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／２の一端および他端が接続されている。
接続用導体膜Ｃ１５およびヒューズ膜Ｆ１６には、４個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／４の一端および他端が接続されている。
ヒューズ膜Ｆ１６および接続用導体膜Ｃ１８には、８個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／８の一端および他端が接続されている。
接続用導体膜Ｃ１８およびヒューズ膜Ｆ１９には、１６個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／１６の一端および他端が接続されている。
ヒューズ膜Ｆ１９および接続用導体膜Ｃ２２には、３２個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／３２が接続されている。
複数のヒューズ膜Ｆおよび接続用導体膜Ｃは、それぞれ、ヒューズ膜Ｆ１、接続用導体膜Ｃ２、ヒューズ膜Ｆ３、ヒューズ膜Ｆ４、接続用導体膜Ｃ５、ヒューズ膜Ｆ６、ヒューズ膜Ｆ７、接続用導体膜Ｃ８、接続用導体膜Ｃ９、ヒューズ膜Ｆ１０、ヒューズ膜Ｆ１１、接続用導体膜Ｃ１２、ヒューズ膜Ｆ１３、ヒューズ膜Ｆ１４、接続用導体膜Ｃ１５、ヒューズ膜Ｆ１６、ヒューズ膜Ｆ１７、接続用導体膜Ｃ１８、ヒューズ膜Ｆ１９、ヒューズ膜Ｆ２０、接続用導体膜Ｃ２１、接続用導体膜Ｃ２２が、直線状に配置されて直列に接続されている。各ヒューズ膜Ｆが溶断されると、ヒューズ膜Ｆに隣接接続された接続用導体膜Ｃとの間の電気的接続が遮断される構成である。
この構成を、電気回路図で示すと図７の通りである。すなわち、全てのヒューズ膜Ｆが溶断されていない状態では、抵抗回路網１４は、第１接続電極１２および第２接続電極１３間に設けられた８個の単位抵抗体Ｒの直列接続からなる基準抵抗回路Ｒ８（抵抗値８ｒ）の抵抗回路を構成している。たとえば、１個の単位抵抗体Ｒの抵抗値ｒをｒ＝８０Ωとすれば、８ｒ＝６４０Ωの抵抗回路により、第１接続電極１２および第２接続電極１３が接続されたチップ抵抗器１０が構成されている。
そして、基準抵抗回路Ｒ８以外の複数種類の抵抗回路には、それぞれ、ヒューズ膜Ｆが並列的に接続され、各ヒューズ膜Ｆによりこれら複数種類の抵抗回路は短絡された状態となっている。つまり、基準抵抗回路Ｒ８には、１２種類１３個の抵抗回路Ｒ６４〜Ｒ／３２が直列に接続されているが、各抵抗回路は、それぞれ並列に接続されたヒューズ膜Ｆにより短絡されているので、電気的にみると、各抵抗回路は抵抗回路網１４に組み込まれてはいない。
この実施形態に係るチップ抵抗器１０は、要求される抵抗値に応じて、ヒューズ膜Ｆを選択的に、たとえばレーザー光で溶断する。それにより、並列的に接続されたヒューズ膜Ｆが溶断された抵抗回路は、抵抗回路網１４に組み込まれることになる。よって、抵抗回路網１４の全体の抵抗値を、溶断されたヒューズ膜Ｆに対応する抵抗回路が直列に接続されて組み込まれた抵抗値を有する抵抗回路網とすることができる。
換言すれば、この実施形態に係るチップ抵抗器１０は、複数種類の抵抗回路に対応して設けられたヒューズ膜を選択的に溶断することにより、複数種類の抵抗回路（たとえば、Ｆ１、Ｆ４、Ｆ１３が溶断されると、抵抗回路Ｒ６４、Ｒ３２、Ｒ１の直列接続）を抵抗回路網に組み込むことができる。そして、複数種類の抵抗回路は、それぞれ、その抵抗値が決まっているので、いわばデジタル的に抵抗回路網１４の抵抗値を調整して、要求される抵抗値を有するチップ抵抗器１０とすることができる。
また、複数種類の抵抗回路は、等しい抵抗値を有する単位抵抗体Ｒが、直列に１個、２個、４個、８個、１６個、３２個、および６４個と、等比数列的に単位抵抗体Ｒの個数が増加されて接続された複数種類の直列抵抗回路ならびに等しい抵抗値の単位抵抗体Ｒが並列に２個、４個、８個、１６個、および３２個と、等比数列的に単位抵抗体Ｒの個数が増加されて接続された複数種類の並列抵抗回路を備えている。そして、これらがヒューズ膜Ｆで短絡された状態で直列に接続されている。よって、ヒューズ膜Ｆを選択的に溶断することにより、抵抗回路網１４全体の抵抗値を、小さな抵抗値から大きな抵抗値まで、広範囲の間で、任意の抵抗値に設定することができる。
図８は、この発明の他の実施形態に係るチップ抵抗器３０の平面図であり、第１接続電極１２、第２接続電極１３および抵抗回路網４の配置関係ならびに抵抗回路網１４の平面視の構成が示されている。
チップ抵抗器３０が、前述したチップ抵抗器１０と異なるところは、抵抗回路網１４における単位抵抗体Ｒの接続態様である。
すなわち、チップ抵抗器３０の抵抗回路網１４には、シリコン基板上にマトリックス状に配列された等しい抵抗値を有する多数個の単位抵抗体Ｒ（図８の構成では、行方向（シリコン基板の長手方向）に沿って８個の単位抵抗体Ｒが配列され、列方向（シリコン基板の幅方向）に沿って４４個の単位抵抗体Ｒが配列され、合計３５２個の単位抵抗体Ｒを含む構成）を有している。そして、これら多数個の単位抵抗体Ｒの１〜１２８個の所定個数が電気的に接続されて、複数種類の抵抗回路が形成されている。形成された複数種類の抵抗回路は、回路網接続手段としての導体膜およびヒューズ膜Ｆにより並列態様で接続されている。複数のヒューズ膜Ｆは、第２接続電極１３の内側辺沿いに、配置領域が直線状になるように配列されており、ヒューズ膜Ｆが溶断されると、ヒューズ膜に接続された抵抗回路が抵抗回路網１４から電気的に分離される構成である。
なお、抵抗回路網１４を構成する多数個の単位抵抗体Ｒの構造や、接続用導体膜、ヒューズ膜Ｆの構造は、先に説明したチップ抵抗器１０における対応する部位の構造と同様であるから、ここでの説明については省略する。
図９は、図８に示す抵抗回路網における複数種類の抵抗回路の接続態様と、それらを接続するヒューズ膜Ｆの配列関係ならびにヒューズ膜Ｆに接続された複数種類の抵抗回路の接続関係を図解的に示す図である。
図９を参照して、第１接続電極１２には、抵抗回路網１４に含まれる基準抵抗回路Ｒ／１６の一端が接続されている。基準抵抗回路Ｒ／１６は、１６個の単位抵抗体Ｒの並列接続からなり、その他端は残りの抵抗回路が接続される接続用導体膜Ｃに接続されている。 ヒューズ膜Ｆ１と接続用導体膜Ｃとには、１２８個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ１２８の一端および他端が接続されている。
ヒューズ膜Ｆ５と接続用導体膜Ｃとには、６４個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ６４の一端および他端が接続されている。
抵抗膜Ｆ６と接続用導体膜Ｃとには、３２個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ３２の一端および他端が接続されている。
ヒューズ膜Ｆ７と接続用導体膜Ｃとには、１６個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ１６の一端および他端が接続されている。
ヒューズ膜Ｆ８と接続用導体膜Ｃとには、８個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ８の一端および他端が接続されている。
ヒューズ膜Ｆ９と接続用導体膜Ｃとには、４個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ４の一端および他端が接続されている。
ヒューズ膜Ｆ１０と接続用導体膜Ｃとには、２個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ２の一端および他端が接続されている。
ヒューズ膜Ｆ１１と接続用導体膜Ｃとには、１個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ１の一端および他端が接続されている。
ヒューズ膜Ｆ１２と接続用導体膜Ｃとには、２個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／２の一端および他端が接続されている。
ヒューズ膜Ｆ１３と接続用導体膜Ｃとには、４個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／４の一端および他端が接続されている。
ヒューズ膜Ｆ１４、Ｆ１５、Ｆ１６は電気的に接続されており、これらヒューズ膜Ｆ１４、Ｆ１５、Ｆ１６と接続用導体Ｃとには、８個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／８の一端および他端が接続されている。
ヒューズ膜Ｆ１７、Ｆ１８、Ｆ１９、Ｆ２０、Ｆ２１は電気的に接続されており、これらヒューズ膜Ｆ１７〜Ｆ２１と接続用導体膜Ｃとには、１６個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／１６の一端および他端が接続されている。
ヒューズ膜Ｆは、ヒューズ膜Ｆ１〜Ｆ２１の２１個備えられていて、これらは全て第２接続電極１３に接続されている。
かかる構成であるから、抵抗回路の一端が接続されたいずれかのヒューズ膜Ｆが溶断されると、そのヒューズ膜Ｆに一端が接続された抵抗回路は、抵抗回路網１４から電気的に切り離される。
図９の構成、すなわちチップ抵抗器３０に備えられた抵抗回路網１４の構成を、電気回路図で示すと図１０の通りである。全てのヒューズ膜Ｆが溶断されていない状態では、抵抗回路網１４は、第１接続電極１４および第２接続電極１３間に、基準抵抗回路Ｒ／１６と、１２種類の抵抗回路Ｒ／１６、Ｒ／８、Ｒ／４、Ｒ／２、Ｒ１、Ｒ２、Ｒ４、Ｒ８、Ｒ１６、Ｒ３２、Ｒ６４、Ｒ１２８の並列接続回路との直列接続回路を構成している。
そして、基準抵抗回路Ｒ／１６以外の１２種類の抵抗回路には、それぞれ、ヒューズ膜Ｆが直列に接続されている。よって、この抵抗回路網１４を有するチップ抵抗器３０では、要求される抵抗値に応じて、ヒューズ膜Ｆを選択的に、たとえばレーザー光で溶断すれば、溶断されたヒューズ膜Ｆに対応する抵抗回路（ヒューズ膜Ｆが直列に接続された抵抗回路）は、抵抗回路網１４から電気的に分離され、チップ抵抗器１０の抵抗値を調整することができる。
換言すれば、この実施形態に係るチップ抵抗器３０も、複数種類の抵抗回路に対応して設けられたヒューズ膜を選択的に溶断することにより、複数種類の抵抗回路を抵抗回路網から電気的に分離することができる。そして、複数種類の抵抗回路は、それぞれ、その抵抗値が決まっているので、いわばデジタル的に抵抗回路網１４の抵抗値を調整して、要求される抵抗値を有するチップ抵抗器３０とすることができる。
また、複数種類の抵抗回路は、等しい抵抗値を有する単位抵抗体Ｒが、直列に１個、２個、４個、８個、１６個、３２個、６４個および１２８個と、等比数列的に単位抵抗体Ｒの個数が増加されて接続された複数種類の直列抵抗回路ならびに等しい抵抗値の単位抵抗体Ｒが並列に２個、４個、８個、１６個と、等比数列的に単位抵抗体Ｒの個数が増加されて接続された複数種類の並列抵抗回路を備えている。よって、ヒューズ膜Ｆを選択的に溶断することにより、抵抗回路網１４全体の抵抗値を、細かく、かつデジタル的に、任意の抵抗値に設定することができる。
なお、図１０に示す電気回路においては、基準抵抗回路Ｒ／１６および、並列接続された抵抗回路のうち、抵抗値の小さな抵抗回路には、過電流が流れる傾向があり、抵抗設定時に、抵抗に流せる定格電流を大きく設計しなければならない。
そこで、電流を分散させるために、図１０に示す電気回路を、図１１（Ａ）に示す電気回路構成となるように、抵抗回路網の接続構造を変更してもよい。すなわち、基準抵抗回路Ｒ／１６を無くし、かつ、並列接続される抵抗回路は、最小の抵抗値をｒとし、抵抗値ｒの抵抗単位体Ｒ１を複数組並列に接続した構成１４０を含む回路に変えるのである。
図１１（Ｂ）は、具体的な抵抗値を示した電気回路図であり、８０Ωの単位抵抗体とヒューズ膜Ｆとの直列接続を複数組並列に接続した構成１４０を含む回路とされている。これにより、流れる電流の分散を図ることができる。
図１２は、この発明のさらに他の実施形態に係るチップ抵抗器に備えられる抵抗回路網１４の回路構成を電気回路図で示した図である。図１２に示す抵抗回路網１４の特徴は、複数種類の抵抗回路の直列接続と、複数種類の抵抗回路の並列接続とが直列に接続された回路構成となっていることである。
直列接続される複数種類の抵抗回路には、先の実施形態と同様、各抵抗回路毎に、並列にヒューズ膜Ｆが接続されていて、直列接続された複数種類の抵抗回路は、全てヒューズ膜Ｆで短絡状態とされている。従って、ヒューズ膜Ｆを溶断すると、そのヒューズ膜Ｆで短絡されていた抵抗回路が、抵抗回路網１４に電気的に組み込まれることになる。
一方、並列接続された複数種類の抵抗回路には、それぞれ、直列にヒューズ膜Ｆが接続されている。従って、ヒューズ膜Ｆを溶断することにより、ヒューズ膜Ｆが直列に接続されている抵抗回路を、抵抗回路の並列接続から電気的に切り離すことができる。
かかる構成とすれば、たとえば、１ｋΩ以下の小抵抗は並列接続側で作り、１ｋΩ以上の抵抗回路を直列接続側で作ることができる。よって、数Ωの小抵抗から数ＭΩの大抵抗までの広範な範囲の抵抗回路を、等しい基本設計で構成した抵抗回路網１４を用いて作ることができる。
また、より精度良く抵抗値を設定する場合は、要求抵抗値に近い直列接続側抵抗回路のヒューズ膜を予めカットしておけば、細かな抵抗値の調整を並列接続側の抵抗回路のヒューズ膜を溶断することにより行うことができ、所望の抵抗値への合わせ込みの精度が上がる。
図１３は、１０Ω〜１ＭΩの抵抗値を有するチップ抵抗器における抵抗回路網１４の具体的な構成例を示す電気回路図である。
図１３に示す抵抗回路網１４も、ヒューズ膜Ｆで短絡された複数種類の抵抗回路の直列接続と、ヒューズ膜Ｆが直列接続された複数種類の抵抗回路の並列接続とが直列に接続された回路構成となっている。
図１３の抵抗回路によれば、並列接続側において、１０〜１ｋΩの任意の抵抗値を精度１％以内で設定できる。また、直列接続側の回路で、１ｋ〜１ＭΩの任意の抵抗値を、精度１％以内で設定できる。直列接続側の回路を使用する場合は、所望の抵抗値に近い抵抗回路のヒューズ膜Ｆを予め溶断し、所望の抵抗値に合わせ込んでおくことで、より精度良く抵抗値を設定できるという利点がある。
なお、ヒューズ膜Ｆは、接続用導体膜Ｃと同一のレイヤーを用いる場合のみを説明したが、接続用導電膜Ｃ部分は、その上に更に別の導体膜を積層するようにし、導体膜の抵抗値を下げるようにしてもよい。また、抵抗体膜をなくして、接続用導体膜Ｃのみとしても良い。なお、この場合であっても、ヒューズ膜Ｆの上に導体膜を積層しなければ、ヒューズ膜Ｆの溶断性が悪くなることはない。
図１４は、この発明のさらに他の実施形態に係るチップ抵抗器９０の要部構造を説明するための図解的な平面図である。
たとえば、前述したチップ抵抗器１０（図１、図２参照）や、チップ抵抗器３０（図８参照）では、抵抗回路を構成する抵抗体膜ライン２０と導体膜片２１の関係を平面視で表わすと、図１４（Ａ）に示す構成になっている。すなわち、図１４（Ａ）に示すように、所定間隔Ｒの領域の抵抗体膜ライン２０部分が、一定の抵抗値ｒの単位抵抗体Ｒを形成している。そして単位抵抗体Ｒの両側には導体膜片２１が積層され、当該導体膜片２１で抵抗体膜ライン２０が短絡されている。
ここで、前述したチップ抵抗器１０およびチップ抵抗器３０では、単位抵抗体Ｒを形成している抵抗体膜ライン２０部分の長さは、たとえば１２μｍであり、抵抗体膜ライン２０の幅は、たとえば１．５μｍであり、単位抵抗（シート抵抗）は１０Ω／□である。このため、単位抵抗体Ｒの抵抗値ｒは、ｒ＝８０Ωである。
ところで、たとえば図１、図２に示すチップ抵抗器１０において、抵抗回路網１４の配置領域を拡げることなく、抵抗回路網１４の抵抗値を高めて、チップ抵抗器１０の高抵抗化を図りたいといった要望がある。
そこで、この実施形態に係るチップ抵抗器９０では、抵抗回路網１４のレイアウトを変更するとともに、抵抗回路網に含まれる抵抗回路を構成する単位抵抗体を、平面視において、図１４（Ｂ）に示す形状および大きさとした。
図１４（Ｂ）を参照して、抵抗体膜ライン２０は、幅１．５μｍで直線状に延びるライン状の抵抗体膜ライン２０を含む。そして、抵抗体膜ライン２０において、所定間隔Ｒ′の抵抗体膜ライン２０部分が、一定の抵抗値ｒ′の単位抵抗体Ｒ′を形成している。単位抵抗体Ｒ′の長さは、たとえば１７μｍにする。こうすれば、単位抵抗体Ｒ′の抵抗値ｒ′は、図１４（Ａ）に示す単位抵抗体Ｒに比べて、ほぼ２倍のｒ′＝１６０Ωの単位抵抗体とすることができる。
また、抵抗体膜ライン２０上に積層される導体膜片２１の長さは、図１４（Ａ）に示すものにおいても、（Ｂ）に示すものにおいても、同じ長さで構成することができる。それゆえ、抵抗回路網１４に含まれる抵抗回路を構成する各単位抵抗体Ｒ′のレイアウトパターンを変更し、単位抵抗体Ｒ′が直列状に接続できるレイアウトパターンとすることにより、チップ抵抗器９０は高抵抗化が実現されたものとなる。
図１５は、図１〜７を参照して説明したチップ抵抗器１０の製造工程の一例を示すフロー図である。次に、このフロー図の製造工程に従って、かつ、必要に応じて図１〜７を参照しつつ、チップ抵抗器１０の製造方法について詳細に説明をする。
ステップＳ１：まず、基板１１（実際には個々のチップ抵抗器１０に切り分けられる前のシリコンウエハ（図１７参照））が所定の処理室に配置され、その表面に、たとえば熱酸化法によって、絶縁層１９としての二酸化シリコン（ＳｉＯ２）層が形成される。
ステップＳ２：次に、たとえばスパッタ法によって、ＴｉＮ、ＴｉＯＮまたはＴｉＳｉＯＮの抵抗体膜２０が絶縁層１９の表面全域に形成される。
ステップＳ３：次に、たとえばスパッタ法によって、抵抗体膜２０の表面全域にたとえばアルミニウム（Ａｌ）の配線膜２１が積層形成される。積層された抵抗体膜２０および配線膜２１の２層の膜の合計膜厚は８０００Å程度とされてもよい。配線膜２１は、Ａｌに換え、ＡｌＳｉ、ＡｌＳｉＣｕ、またはＡｌＣｕなどのアルミニウム系金属膜で形成されてもよい。配線膜２１を、Ａｌ、ＡｌＳｉ、ＡｌＳｉＣｕ、またはＡｌＣｕなどのアルミニウム系金属膜で形成することにより、プロセス加工精度の向上を図れる。
ステップＳ４：次に、フォトリソグラフィプロセスを用い、配線膜２１の表面に、抵抗回路網１４の平面視の構成（導体膜Ｃおよびヒューズ膜Ｆを含むレイアウトパターン）に対応したレジストパターンが形成される（第１レジストパターンの形成）。
ステップＳ５：そして、第１エッチング工程が行われる。すなわち、ステップＳ４で形成された第１レジストパターンをマスクとして、抵抗体膜２０および配線膜２１という積層された２層膜が、たとえば反応性イオンエッチング（ＲＩＥ）によりエッチングされる。そして、エッチング後に第１レジストパターンは剥離される。
ステップＳ６：再び、フォトリソグラフィプロセスを用いて、第２レジストパターンが形成される。ステップＳ６で形成される第２レジストパターンは、抵抗体膜２０上に積層された配線膜２１を選択的に除去して、単位抵抗体Ｒ（図２で細いドットを付して示す領域）を形成するためのパターンである。
ステップＳ７：ステップＳ６で形成された第２レジストパターンをマスクとして、たとえばウェットエッチングにより、配線膜２１のみが選択的にエッチングされる（第２エッチング工程）。エッチング後、第２レジストパターンが剥離される。これにより、図２に示した抵抗回路網１４のレイアウトパターンが得られる。
ステップＳ８：この段階で、基板表面に形成された抵抗回路網１４の抵抗値（回路網１４全体の抵抗値）が測定される。この測定は、たとえばマルチプローブピンを図２に示す第１接続電極１２とつながる側の抵抗回路網１４の端部と、第２接続電極１３につながる側のヒューズ膜および抵抗回路網１４の端部とに接触させて測定する。この測定により、製造された抵抗回路網１４の初期状態における良否が判定できる。
ステップＳ９：次いで、基板１１の上に形成された抵抗回路網１４の全面を覆うように、たとえば窒化膜からなるカバー膜２２ａが形成される。カバー膜２２ａは、窒化膜（ＳｉＮ膜)に換え、酸化膜（ＳｉＯ２膜)であってもよい。このカバー膜２２ａの形成は、プラズマＣＶＤ法によって行われてもよく、たとえば膜厚３０００Å程度の窒化シリコン膜（ＳｉＮ膜）が形成されてもよい。カバー膜２２ａは、パターニングされた配線膜２１、抵抗体膜２０およびヒューズ膜Ｆを覆う。
ステップＳ１０：この状態から、ヒューズ膜Ｆを選択的に溶断して、チップ抵抗器１０を所望の抵抗値に合わせ込むためのレーザートリミングが行われる。すなわち、図１６（Ａ）に示すように、ステップＳ８で行われた全抵抗値測定の測定結果に応じて選択されたヒューズ膜Ｆにレーザー光を当てて、そのヒューズ膜Ｆおよびその下に位置する抵抗体膜２０が溶断される。これにより、ヒューズ膜Ｆで短絡されていた対応する抵抗回路が抵抗回路網１４中に組み込まれ、抵抗回路網１４の抵抗値を所望の抵抗値に合わせ込むことができる。ヒューズ膜Ｆにレーザー光を当てるとき、カバー膜２２ａの働きによって、ヒューズ膜Ｆの近傍にレーザー光のエネルギーが蓄積され、それによって、ヒューズ膜Ｆおよびその下層の抵抗体膜２０が溶断する。
ステップＳ１１：次に、図１６（Ｂ）に示すように、たとえばプラズマＣＶＤ法によって、カバー膜２２ａ上に窒化シリコン膜が堆積され、パッシベーション膜２２が形成される。前述のカバー膜２２ａは、最終形態において、パッシベーション膜２２と一体化し、このパッシベーション膜２２の一部を構成する。ヒューズ膜Ｆおよびその下層の抵抗体膜２０の切断後に形成されたパッシベーション膜２２は、ヒューズ膜Ｆおよびその下層の抵抗体膜２０の溶断の際に同時に破壊されたカバー膜２２ａの開口２２ｂ内に入り込み、ヒューズ膜Ｆおよびその下層の抵抗体膜２０の切断面を保護する。従って、パッシベーション膜２２は、ヒューズ膜Ｆの切断箇所に異物が入り込んだり水分が進入したりすることを防ぐ。パッシベーション膜２２は、全体で、たとえば１０００〜２００００Å程度の厚みであればよく、たとえば８０００Å程度の膜厚を有するように形成されてもよい。また、上述のように、パッシベーション膜２２はシリコン酸化膜であってもよい。
ステップＳ１２：次いで、図１６（Ｃ）に示すように、全面に樹脂膜２３が塗布される。樹脂膜２３としては、たとえば感光性のポリイミドの塗布膜２３が用いられる。
ステップＳ１３：この樹脂膜２３に対して、前記第１接続電極１２、第２接続電極１３の開口に対応した領域に対する露光工程、およびその後の現像工程を行うことによって、フォトリソグラフィによる樹脂膜のパターニングを行うことができる。これにより、樹脂膜２３に第１接続電極１２および第２接続電極１３のためのパッド開口が形成される。
ステップＳ１４：その後、樹脂膜２３を硬化するための熱処理（ポリイミドキュア）が行われ、熱処理によりポリイミド膜２３が安定化される。熱処理は、例えば１７０℃〜７００℃程度の温度で行ってもよい。その結果、抵抗体(抵抗体膜２０およびパターニングされた配線膜２１）の特性が安定するというメリットもある。
ステップＳ１５：次に、第１接続電極１２および第２接続電極１３を形成すべき位置に貫通孔を有するポリイミド膜２３をマスクとしてパッシベーション膜２２のエッチングが行われる。それによって、配線膜２１を第１接続電極１２の領域および第２接続電極１３の領域において露出させるパッド開口が形成される。パッシベーション膜２２のエッチングは、反応性イオンエッチング（ＲＩＥ）によって行われてもよい。
ステップＳ１６：２つのパッド開口から露出した配線膜２１にマルチプローブピンが接触され、チップ抵抗器の抵抗値が所望の抵抗値になっていることを確認するための抵抗値測定（アフター測定）が行われる。このように、アフター測定を行うこと、換言すれば、最初の測定(イニシャル測定)→ヒューズ膜Ｆの溶断(レーザーリペア)→アフター測定という一連の処理を行うことで、チップ抵抗器１０に対するトリミング処理能力が大幅に向上する。
ステップＳ１７：２つのパッド開口内に、たとえば無電解めっき法によって、外部接続電極としての第１接続電極１２および第２接続電極１３を成長させる。
ステップＳ１８：その後、ウエハ表面に配列形成された多数個（たとえば５０万個）の各チップ抵抗器を個々のチップ抵抗器１０に分離するために、フォトリソグラフィによって第３のレジストパターンが形成される。レジスト膜はウエハの表面において、たとえば図１８における各チップ抵抗器１０を保護すべく設けられ、各チップ抵抗器１０間がエッチングされるように形成される。
ステップＳ１９：そしてプラズマダイシングが実行される。プラズマダイシングは、第３レジストパターンをマスクとしたエッチングであり、基板であるシリコンウエハの表面から所定深さの溝が、各チップ抵抗器１０の間に形成される。その後レジスト膜が剥離される。
ステップＳ２０：そして、たとえば図１７（Ａ）に示すように、表面に保護テープ１００が貼着される。
ステップＳ２１：次いで、シリコンウエハの裏面研削が行われて、チップ抵抗器は個々のチップ抵抗器１０に分離される（図１７（Ａ）（Ｂ））。
ステップＳ２２：そして、図１７（Ｃ）に示すように、裏面側にキャリアテープ（熱発泡シート）２００が貼られて、個々のチップ抵抗器に分離された多数個のチップ抵抗器１０は、キャリアテープ２００上に配列された状態で保持される。一方で、表面に貼着された保護テープは取り除かれる（図１７（Ｄ））。
ステップＳ２３：熱発泡シート２００は、加熱されることによりその内部に含まれる熱発泡粒子２０１が膨らみ、それによりキャリアテープ２００表面に接着されている各チップ抵抗器１０はキャリアテープ２００から剥離されて個々に分離される（図１７（Ｅ）（Ｆ））。
以上、この発明の実施形態として、チップ抵抗器を用いて説明したが、この発明は、チップ抵抗器以外のチップ部品に対しても適用することが可能である。
たとえば、他のチップ部品の例としてチップコンデンサを例示できる。チップコンデンサは、基板と、基板上に配置された第１外部電極と、同じく基板上に配置された第２外部電極とを備えている。基板のたとえば長手方向両端部に第１外部電極および第２外部電極がそれぞれ配置され、第１外部電極および第２外部電極の間にキャパシタ配置領域が設けられ、機能素子としての複数のキャパシタ要素が配置されている。複数のキャパシタ要素は、複数のヒューズを介してそれぞれ第１外部電極に電気的に接続されている。
かかるチップコンデンサにおいても、本発明を適用し、アルミニウム系配線膜により配線およびヒューズを一体的に形成することにより、表記の課題を解決できる。
さらに、他のチップ部品の例として、チップインダクタを例示することができる。チップインダクタは、たとえば基板上に多層配線構造を有し、多層配線構造内にインダクタ（コイル）およびそれに関連する配線を有する部品で、多層配線構造内の任意のインダクタがヒューズにより回路に組み込まれたり、回路から切り離されたりできる構成のものである。かかるチップインダクタにおいても、この発明によるアルミニウム系配線膜により配線およびヒューズを一体的に形成することにより、小型で高性能のチップインダクタ（チップ部品）とすることができる。
さらに他のチップ部品の例として、チップダイオードを例示することもできる。チップダイオードは、たとえば基板上に多層配線構造を有し、多層配線構造内に複数のダイオードおよびそれに関連する配線を有する部品で、多層配線構造内の任意のダイオードがヒューズにより回路に組み込まれたり、回路から切り離されたりできる構成のものである。回路に組み込むダイオードを選択することにより、チップダイオードの整流特性を変更したり、調整することができる。また、チップダイオードの電圧降下特性(抵抗値)を設定できる。さらに、ダイオードがＬＥＤ(ライトエミッティングダイオード)であるチップＬＥＤの場合、回路に組み込むＬＥＤを選択し、発光色を選べるチップＬＥＤとすることができる。このようなチップダイオード、チップＬＥＤに対しても、この発明のアルミニウム系配線膜により配線およびヒューズを一体的に形成することができ、それによって、小型で高性能の、取り扱い易いチップダイオード、チップＬＤＥといったチップ部品とすることができる。
この発明は、以上説明した実施形態の製造方法に限定されるものではなく、特許請求の範囲に記載された事項の範囲内で種々の設計変更を施すことが可能である。たとえば、請求項で特定されていない製造の工程を変更したり、割愛したり、追加したものも、この発明の範囲に含まれる。
＜第１参考例に係る発明＞
（１）第１参考例に係る発明の特徴
たとえば、第１参考例に係る発明の特徴は、以下のＡ１〜Ａ１１である。
（Ａ１）基板と、前記基板上に形成された抵抗体膜、および前記抵抗体膜に接するように積層された配線膜をそれぞれ有する複数の抵抗体と、前記基板上に設けられた電極と、前記複数の抵抗体を前記電極にそれぞれ接続する切断可能な複数のヒューズとを含み、前記抵抗体膜が、ＮｉＣｒ、ＮｉＣｒＡｌ、ＮｉＣｒＳｉ、ＮｉＣｒＳｉＡｌ、ＴａＮ、ＴａＳｉＯ２、ＴｉＮ、ＴｉＮＯ、およびＴｉＳｉＯＮからなる群から選択した１種以上を含む材料からなることを特徴とする、チップ抵抗器。
この構成によれば、抵抗体膜を、ＮｉＣｒ、ＮｉＣｒＡｌ、ＮｉＣｒＳｉ、ＮｉＣｒＳｉＡｌ、ＴａＮ、ＴａＳｉＯ２、ＴｉＮ、ＴｉＮＯ、およびＴｉＳｉＯＮからなる群から選択した１種以上を含む材料で形成することにより、微細加工に適し、かつ、温度特性の影響を受けにくく、正確な抵抗値のチップ抵抗器とすることができる。
（Ａ２）前記抵抗体膜の温度係数が、１０００ｐｐｍ／℃未満であることを特徴とする、Ａ１に記載のチップ抵抗器。
この構成によれば、抵抗体膜の温度係数が１０００ｐｐｍ／℃未満であるから、温度特性は抵抗値に実質的に影響を与えない。
（Ａ３）前記抵抗体膜の温度係数が、５０ｐｐｍ／℃〜２００ｐｐｍ／℃であることを特徴とする、Ａ２に記載のチップ抵抗器。
この構成によれば、温度特性の影響を受けにくく、より正確な抵抗値のチップ抵抗器とすることができる。
（Ａ４）前記抵抗体膜の膜厚が、３００Å〜１μｍであることを特徴とする、Ａ１〜Ａ３のいずれか一項に記載のチップ抵抗器。
この膜厚範囲で、５０ｐｐｍ／℃〜２００ｐｐｍ／℃を実現することができる。
（Ａ５）前記抵抗体が、１μｍ〜１．５μｍの線幅を有する線状要素を含むことを特徴とする、Ａ１〜Ａ４のいずれか一項に記載のチップ抵抗器。
この構成によれば、微細加工されたチップ抵抗器とすることができる。
（Ａ６）前記抵抗体は、抵抗体膜上に、前記線状方向に一定間隔を開けて積層された導体膜を備え、前記導体膜が積層されていない前記一定間隔部分の抵抗体膜が１個の単位抵抗体を構成していることを特徴とする、Ａ５記載のチップ抵抗器。
この構成によれば、単位抵抗体の直列接続により抵抗値を正確に設定できるチップ抵抗器とすることができる。
（Ａ７）前記抵抗体膜上に積層された前記導体膜と、前記ヒューズとは同一レイヤーに形成された同一材料の金属膜を含むことを特徴とする、Ａ１〜Ａ６のいずれか一項に記載のチップ抵抗器。
この構成によれば、製造が容易で、比較的少ないプロセスにより簡単に複数の用途の金属膜（導体膜）を一度に形成することができる。
（Ａ８）前記単位抵抗体が複数個直列に接続され、抵抗回路が形成されていることを特徴とする、Ａ６またはＡ７に記載のチップ抵抗器。
この構成によれば、抵抗値の調整がしやすい高抵抗化されたチップ抵抗器とすることができる。
（Ａ９）前記抵抗回路は、複数種類形成されており、複数種類の抵抗回路は、等しい抵抗値を有する単位抵抗体が直列に等比数列的に増加されて接続された複数種類の直列抵抗回路を含むことを特徴とする、Ａ８に記載のチップ抵抗器。
この構成によれば、高抵抗で、抵抗値の調整がしやすいチップ抵抗器とすることができる。
（Ａ１０）前記抵抗回路は、複数種類形成されており、複数種類の抵抗回路は、等しい抵抗値を有する単位抵抗体が並列に等比数列的に増加されて接続された複数種類の並列抵抗回路を含むことを特徴とする、Ａ８に記載のチップ抵抗器。
この構成によれば、低抵抗で、抵抗値の調整がしやすいチップ抵抗器とすることができる。
（Ａ１１）前記抵抗回路は、複数種類形成されており、複数種類の抵抗回路は、等しい抵抗値を有する単位抵抗体が直列に等比数列的に増加されて接続された複数種類の直列抵抗回路、および、等しい抵抗値を有する単位抵抗体が並列に等比数列的に増加されて接続された複数種類の並列抵抗回路を含むことを特徴とする、Ａ８に記載のチップ抵抗器。
この構成によれば、抵抗値が調整しやすく、種々の抵抗値に合わせ込めるチップ抵抗器とすることができる。
（２）第１参考例に係る発明の実施形態
以下には、第１参考例の実施の形態を、添付図面を参照して詳細に説明する。なお、図１９〜図３８で示した符号は、これらの図面でのみ有効であり、他の実施形態に使用されていても、当該他の実施形態の符号と同じ要素を示すものではない。
図１９（Ａ）は、第１参考例の一実施形態に係るチップ抵抗器ａ１０の外観構成を示す図解的な斜視図であり、図１９（Ｂ）は、チップ抵抗器ａ１０が基板上に実装された状態を示す側面図である。
図１９（Ａ）を参照して、第１参考例の一実施形態に係るチップ抵抗器ａ１０は、基板ａ１１上に形成された第１接続電極ａ１２と、第２接続電極ａ１３と、抵抗回路網ａ１４とを備えている。基板ａ１１は、平面視略長方形状の直方体形状で、一例として、長辺方向の長さＬ＝０．３ｍｍ、短辺方向の幅Ｗ＝０．１５ｍｍ、厚みＴ＝０．１ｍｍ程度の大きさの微少なチップである。基板ａ１１は、平面視で角が面取りされた角ラウンド形状であってもよい。基板は、たとえばシリコン、ガラス、セラミック等で形成することができる。以下の実施形態では、基板ａ１１がシリコン基板の場合を例にとって説明する。
チップ抵抗器ａ１０は、図３６に示すように、基板上に格子状に多数個のチップ抵抗器ａ１０が形成され、基板が切断されて個々のチップ抵抗器ａ１０に分離されることにより得られる。
基板ａ１１上において、第１接続電極ａ１２は基板ａ１１の一方短辺ａ１１１に沿って設けられた短辺ａ１１１方向に長手の矩形電極である。第２接続電極ａ１３は、基板ａ１１上の他方短辺ａ１１２に沿って設けられた短辺ａ１１２方向に長手の矩形電極である。抵抗回路網ａ１４は、基板ａ１１上の第１接続電極ａ１２と第２接続電極ａ１３とで挟まれた中央領域（回路形成面または素子形成面）に設けられている。そして、抵抗回路網ａ１４の一端側は第１接続電極ａ１２に電気的に接続されており、抵抗回路網ａ１４の他端側は第２接続電極ａ１３に電気的に接続されている。これら第１接続電極ａ１２、第２接続電極ａ１３および抵抗回路網ａ１４は、たとえば一例として、基板ａ１１上に微細加工プロセスを用いて設けることができる。特に、後述するフォトリソグラフィプロセスを用いることにより、微細で正確なレイアウトパターンの抵抗回路網ａ１４を形成することができる。
第１接続電極ａ１２および第２接続電極ａ１３は、それぞれ、外部接続電極として機能する。チップ抵抗器ａ１０が回路基板ａ１５に実装された状態においては、図１９（Ｂ）に示すように、第１接続電極ａ１２および第２接続電極ａ１３が、それぞれ、回路基板ａ１５の回路（図示せず）と半田により電気的かつ機械的に接続される。なお、外部接続電極として機能する第1接続電極ａ１２および第２接続電極ａ１３は、半田濡れ性の向上および信頼性の向上のために、少なくとも表面領域を金（Ａｕ）で形成するか、または表面に金メッキを施すことが望ましい。
図２０は、チップ抵抗器ａ１０の平面図であり、第１接続電極ａ１２、第２接続電極ａ１３および抵抗回路網ａ１４の配置関係ならびに抵抗回路網ａ１４の平面視の構成（レイアウトパターン）が示されている。
図２０を参照して、チップ抵抗器ａ１０は、基板ａ１１上面の一方短辺ａ１１１に長辺が沿うように配置された平面視略矩形をした第１接続電極ａ１２と、基板ａ１１上面の他方短辺ａ１１２に長辺が沿うように配置された平面視略矩形をした第２接続電極ａ１３と、第１接続電極ａ１２および第２接続電極ａ１３間の平面視矩形の領域に設けられた抵抗回路網ａ１４とを含んでいる。
抵抗回路網ａ１４には、基板ａ１１上にマトリックス状に配列された等しい抵抗値を有する多数個の単位抵抗体Ｒ（図２０の例では、行方向（基板ａ１１の長手方向）に沿って８個の単位抵抗体Ｒが配列され、列方向（基板ａ１１の幅方向）に沿って４４個の単位抵抗体Ｒが配列され、合計３５２個の単位抵抗体Ｒを含む構成）を有している。そして、これら多数個の単位抵抗体Ｒの１〜６４個の所定の個数が導体膜Ｃ（導体膜Ｃは、好ましくはＡｌ、ＡｌＳｉ、ＡｌＳｉＣｕ、またはＡｌＣｕなどのアルミニウム系金属で形成された配線膜）電気的に接続されて、接続された単位抵抗体Ｒの数に応じた複数種類の抵抗回路が形成されている。
さらに、抵抗回路を抵抗回路網ａ１４に電気的に組み込んだり、または、抵抗回路網ａ１４から電気的に分離するために溶断可能な複数のヒューズ膜Ｆ（好ましくは、導体膜Ｃと同じ材料であるＡｌ、ＡｌＳｉ、ＡｌＳｉＣｕ、またはＡｌＣｕなどのアルミニウム系金属膜で形成された配線膜であり、以下、「ヒューズ」ともいう）が設けられている。複数のヒューズ膜Ｆは、第２接続電極ａ１３の内側辺沿いに、配置領域が直線状になるように配列されている。より具体的には、複数のヒューズ膜Ｆおよび接続用導体膜Ｃが隣接するように配列され、その配列方向が直線状になるように配置されている。
図２１Ａは、図２０に示す抵抗回路網ａ１４の一部分を拡大して描いた平面図であり、図２１Ｂおよび図２１Ｃは、それぞれ、抵抗回路網ａ１４における単位抵抗体Ｒの構造を説明するために描いた長さ方向の縦断面図および幅方向の縦断面図である。
図２１Ａ、図２１Ｂおよび図２１Ｃを参照して、単位抵抗体Ｒの構成について説明をする。
基板ａ１１の上面には絶縁層（ＳｉＯ２）ａ１９が形成され、絶縁層ａ１９上に抵抗体膜ａ２０が配置されている。抵抗体膜ａ２０は、抵抗体膜ａ２０は、ＮｉＣｒ、ＮｉＣｒＡｌ、ＮｉＣｒＳｉ、ＮｉＣｒＳｉＡｌ、ＴａＮ、ＴａＳｉＯ２、ＴｉＮ、ＴｉＮＯ、およびＴｉＳｉＯＮからなる群から選択した１種以上を含む材料からなる。抵抗体膜ａ２０をこのような材料で形成することにより、フォトリソグラフィによる微細加工が可能になる。また、温度特性の影響により抵抗値が変化しにくい、正確な抵抗値のチップ抵抗器を作ることができる。この抵抗体膜ａ２０は、第１接続電極ａ１２と第２接続電極ａ１３との間を平行に直線状に延びる複数本の抵抗体膜（以下「抵抗体膜ライン」という）とされており、抵抗体膜ラインａ２０は、ライン方向に所定の位置で切断されている場合がある。抵抗体膜ラインａ２０上には、導体膜片ａ２１としてのたとえばアルミニウム膜が積層されている。各導体膜片ａ２１は、抵抗体膜ラインａ２０上に、ライン方向に一定間隔Ｒを開けて積層されている。
この構成の抵抗体膜ラインａ２０および導体膜片ａ２１の電気的特徴を回路記号で示すと、図２２の通りである。すなわち、図２２（Ａ）に示すように、所定間隔Ｒの領域の抵抗体膜ラインａ２０部分が、それぞれ、一定の抵抗値ｒの単位抵抗体Ｒを形成している。導体膜片ａ２１が積層された領域は、当該導体膜片ａ２１で抵抗体膜ラインａ２０が短絡されている。よって、図２２（Ｂ）に示す抵抗ｒの単位抵抗体Ｒの直列接続からなる抵抗回路が形成されている。
また、隣接する抵抗体膜ラインａ２０同士は抵抗体膜ラインａ２０および導体膜片ａ２１で接続されているから、図２１Ａに示す抵抗回路網は、図２２（Ｃ）に示す抵抗回路を構成している。
図２１Ｂおよび図２１Ｃに示す図解的な断面図において、参照番号ａ１１は基板、ａ１９は絶縁層としての二酸化シリコンＳｉＯ２層、ａ２０は絶縁層ａ１９上に形成された抵抗体膜ａ２１はアルミニウム（Ａｌ）の配線膜、ａ２２は保護膜としてのＳｉＮ膜、ａ２３は保護層としてのポリイミド層を示している。
抵抗体膜ａ２０の材質は、上記のとおり、ＮｉＣｒ、ＮｉＣｒＡｌ、ＮｉＣｒＳｉ、ＮｉＣｒＳｉＡｌ、ＴａＮ、ＴａＳｉＯ２、ＴｉＮ、ＴｉＮＯ、およびＴｉＳｉＯＮからなる群から選択した１種以上を含む材料からなる。また、抵抗体膜ａ２０ の膜厚は、３００Å〜１μｍであることが望ましい。抵抗体膜ａ２０の膜厚をこの範囲とすれば、抵抗体膜ａ２０の温度係数を５０ｐｐｍ／℃〜２００ｐｐｍ／℃に実現でき、温度特性の影響を受けにく
いチップ抵抗器となるからである。
なお、抵抗体膜ａ２０の温度係数は、１０００ｐｐｍ／℃未満であれば、実用上良好なチップ抵抗器を得られる。
さらに、抵抗体膜ａ２０は、１μｍ〜１．５μｍの線幅を有する線状要素を含む構造であることが望ましい。抵抗回路の微細化と良好な温度特性とを両立できるからである。
配線膜ａ２１は、Ａｌに換え、ＡｌＳｉ、ＡｌＳｉＣｕ、またはＡｌＣｕなどのアルミニウム系金属膜で形成されてもよい。配線膜ａ２１(ヒューズ膜Ｆを含む)をこのようにアルミニウム系金属膜で形成することにより、プロセス加工精度の向上を図れる。
なお、かかる構成の抵抗回路網ａ１４の製造プロセスについては、後に詳述する。
この実施形態では、基板上１１に形成された抵抗回路網ａ１４に含まれる単位抵抗体Ｒは、抵抗体膜ラインａ２０と、抵抗体膜ラインａ２０上に、ライン方向に一定間隔をあけて積層された複数の導体膜片ａ２１とを含み、導体膜片ａ２１が積層されていない一定間隔Ｒ部分の抵抗体膜ラインａ２０が、１個の単位抵抗体Ｒを構成している。単位抵抗体Ｒを構成している抵抗体膜ラインａ２０は、その形状および大きさが全て等しい。よって、基板上に作り込んだ同形同大の抵抗体膜は、ほぼ同値になるという特性に基づき、基板ａ１１上にマトリックス状に配列された多数個の単位抵抗体Ｒは、等しい抵抗値を有している。
抵抗体膜ラインａ２０上に積層された導体膜片ａ２１は、単位抵抗体Ｒを形成するとともに、複数個の単位抵抗体Ｒを接続して抵抗回路を構成するための接続用配線膜の役目も果たしている。
図２３（Ａ）は、図２０に示すチップ抵抗器ａ１０の平面図の一部分を拡大して描いたヒューズ膜Ｆを含む領域の部分拡大平面図であり、図２３（Ｂ）は、図２３（Ａ）のＢ−Ｂに沿う断面構造を示す図である。
図２３（Ａ）（Ｂ）に示すように、ヒューズ膜Ｆも、抵抗体膜ａ２０上に積層された配線膜ａ２１により形成されている。すなわち、単位抵抗体Ｒを形成する抵抗体膜ラインａ２０上に積層された導体膜片ａ２１と同じレイヤーに、導体膜片ａ２１と同じ金属材料であるアルミニウム（Ａｌ）により形成されている。なお、導体膜片ａ２１は、前述したように、抵抗回路を形成するために、複数個の単位抵抗体Ｒを電気的に接続する接続用導体膜Ｃとしても用いられている。
つまり、抵抗体膜ａ２０上に積層された同一レイヤーにおいて、単位抵抗体Ｒ形成用の配線膜、抵抗回路を形成するための接続用配線膜、抵抗回路網ａ１４を構成するための接続用配線膜、ヒューズ膜、ならびに抵抗回路網ａ１４を第１接続電極ａ１２および第２接続電極ａ１３に接続するための配線膜が、同一のアルミニウム系金属材料（たとえばアルミニウム）を用いて、同じ製造プロセス（たとえばスパッタリングおよびフォトリソグラフィプロセス）によって形成されている。これにより、このチップ抵抗器ａ１０の製造プロセスが簡略化され、また、各種配線膜を共通のマスクを利用して同時に形成できる。さらに、抵抗体膜ａ２０とのアライメント性も向上する。
図２４は、図２０に示す抵抗回路網ａ１４における複数種類の抵抗回路を接続する接続用導体膜Ｃおよびヒューズ膜Ｆの配列関係と、その接続用導体膜Ｃおよびヒューズ膜Ｆに接続された複数種類の抵抗回路との接続関係を図解的に示す図である。
図２４を参照して、第１接続電極ａ１２には、抵抗回路網ａ１４に含まれる基準抵抗回路Ｒ８の一端が接続されている。基準抵抗回路Ｒ８は、８個の単位抵抗体Ｒの直列接続からなり、その他端はヒューズ膜Ｆ１に接続されている。
ヒューズ膜Ｆ１と接続用導体膜Ｃ２とには、６４個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ６４の一端および他端が接続されている。
接続用導体膜Ｃ２とヒューズ膜Ｆ４とには、３２個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ３２の一端および他端が接続されている。
ヒューズ膜Ｆ４と接続用導体膜Ｃ５とには、３２個の単位抵抗体Ｒの直列接続からなる抵抗回路体Ｒ３２の一端および他端が接続されている。
接続用導体膜Ｃ５とヒューズ膜Ｆ６とには、１６個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ１６の一端および他端が接続されている。
ヒューズ膜Ｆ７および接続用導体膜Ｃ９には、８個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ８の一端および他端が接続されている。
接続用導体膜Ｃ９およびヒューズ膜Ｆ１０には、４個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ４の一端および他端が接続されている。
ヒューズ膜Ｆ１１および接続用導体膜Ｃ１２には、２個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ２の一端および他端が接続されている。
接続用導体膜Ｃ１２およびヒューズ膜Ｆ１３には、１個の単位抵抗体Ｒからなる抵抗回路体Ｒ１の一端および他端が接続されている。
ヒューズ膜Ｆ１３および接続用導体膜Ｃ１５には、２個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／２の一端および他端が接続されている。
接続用導体膜Ｃ１５およびヒューズ膜Ｆ１６には、４個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／４の一端および他端が接続されている。
ヒューズ膜Ｆ１６および接続用導体膜Ｃ１８には、８個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／８の一端および他端が接続されている。
接続用導体膜Ｃ１８およびヒューズ膜Ｆ１９には、１６個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／１６の一端および他端が接続されている。
ヒューズ膜Ｆ１９および接続用導体膜Ｃａ２２には、３２個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／３２が接続されている。
複数のヒューズ膜Ｆおよび接続用導体膜Ｃは、それぞれ、ヒューズ膜Ｆ１、接続用導体膜Ｃ２、ヒューズ膜Ｆ３、ヒューズ膜Ｆ４、接続用導体膜Ｃ５、ヒューズ膜Ｆ６、ヒューズ膜Ｆ７、接続用導体膜Ｃ８、接続用導体膜Ｃ９、ヒューズ膜Ｆ１０、ヒューズ膜Ｆ１１、接続用導体膜Ｃ１２、ヒューズ膜Ｆ１３、ヒューズ膜Ｆ１４、接続用導体膜Ｃ１５、ヒューズ膜Ｆ１６、ヒューズ膜Ｆ１７、接続用導体膜Ｃ１８、ヒューズ膜Ｆ１９、ヒューズ膜Ｆ２０、接続用導体膜Ｃａ２１、接続用導体膜Ｃａ２２が、直線状に配置されて直列に接続されている。各ヒューズ膜Ｆが溶断されると、ヒューズ膜Ｆに隣接接続された接続用導体膜Ｃとの間の電気的接続が遮断される構成である。
この構成を、電気回路図で示すと図２５の通りである。すなわち、全てのヒューズ膜Ｆが溶断されていない状態では、抵抗回路網ａ１４は、第１接続電極ａ１２および第２接続電極ａ１３間に設けられた８個の単位抵抗体Ｒの直列接続からなる基準抵抗回路Ｒ８（抵抗値８ｒ）の抵抗回路を構成している。たとえば、１個の単位抵抗体Ｒの抵抗値ｒをｒ＝８０Ωとすれば、８ｒ＝６４０Ωの抵抗回路により、第１接続電極ａ１２および第２接続電極ａ１３が接続されたチップ抵抗器ａ１０が構成されている。
そして、基準抵抗回路Ｒ８以外の複数種類の抵抗回路には、それぞれ、ヒューズ膜Ｆが並列的に接続され、各ヒューズ膜Ｆによりこれら複数種類の抵抗回路は短絡された状態となっている。つまり、基準抵抗回路Ｒ８には、１２種類１３個の抵抗回路Ｒ６４〜Ｒ／３２が直列に接続されているが、各抵抗回路は、それぞれ並列に接続されたヒューズ膜Ｆにより短絡されているので、電気的にみると、各抵抗回路は抵抗回路網ａ１４に組み込まれてはいない。
この実施形態に係るチップ抵抗器ａ１０は、要求される抵抗値に応じて、ヒューズ膜Ｆを選択的に、たとえばレーザー光で溶断する。それにより、並列的に接続されたヒューズ膜Ｆが溶断された抵抗回路は、抵抗回路網ａ１４に組み込まれることになる。よって、抵抗回路網ａ１４の全体の抵抗値を、溶断されたヒューズ膜Ｆに対応する抵抗回路が直列に接続されて組み込まれた抵抗値を有する抵抗回路網とすることができる。
換言すれば、この実施形態に係るチップ抵抗器ａ１０は、複数種類の抵抗回路に対応して設けられたヒューズ膜を選択的に溶断することにより、複数種類の抵抗回路（たとえば、Ｆ１、Ｆ４、Ｆ１３が溶断されると、抵抗回路Ｒ６４、Ｒ３２、Ｒ１の直列接続）を抵抗回路網に組み込むことができる。そして、複数種類の抵抗回路は、それぞれ、その抵抗値が決まっているので、いわばデジタル的に抵抗回路網ａ１４の抵抗値を調整して、要求される抵抗値を有するチップ抵抗器ａ１０とすることができる。
また、複数種類の抵抗回路は、等しい抵抗値を有する単位抵抗体Ｒが、直列に１個、２個、４個、８個、１６個、３２個、および６４個と、等比数列的に単位抵抗体Ｒの個数が増加されて接続された複数種類の直列抵抗回路ならびに等しい抵抗値の単位抵抗体Ｒが並列に２個、４個、８個、１６個、および３２個と、等比数列的に単位抵抗体Ｒの個数が増加されて接続された複数種類の並列抵抗回路を備えている。そして、これらがヒューズ膜Ｆで短絡された状態で直列に接続されている。よって、ヒューズ膜Ｆを選択的に溶断することにより、抵抗回路網ａ１４全体の抵抗値を、小さな抵抗値から大きな抵抗値まで、広範囲の間で、任意の抵抗値に設定することができる。
図２６は、第１参考例の他の実施形態に係るチップ抵抗器ａ３０の平面図であり、第１接続電極ａ１２、第２接続電極ａ１３および抵抗回路網４の配置関係ならびに抵抗回路網ａ１４の平面視の構成が示されている。
チップ抵抗器ａ３０が、前述したチップ抵抗器ａ１０と異なるところは、抵抗回路網ａ１４における単位抵抗体Ｒの接続態様である。
すなわち、チップ抵抗器ａ３０の抵抗回路網ａ１４には、基板ａ１１上にマトリックス状に配列された等しい抵抗値を有する多数個の単位抵抗体Ｒ（図２６の構成では、行方向（基板ａ１１の長手方向）に沿って８個の単位抵抗体Ｒが配列され、列方向（基板ａ１１の幅方向）に沿って４４個の単位抵抗体Ｒが配列され、合計３５２個の単位抵抗体Ｒを含む構成）を有している。そして、これら多数個の単位抵抗体Ｒの１〜１２８個の所定個数が電気的に接続されて、複数種類の抵抗回路が形成されている。形成された複数種類の抵抗回路は、回路網接続手段としての導体膜およびヒューズ膜Ｆにより並列態様で接続されている。複数のヒューズ膜Ｆは、第２接続電極ａ１３の内側辺沿いに、配置領域が直線状になるように配列されており、ヒューズ膜Ｆが溶断されると、ヒューズ膜に接続された抵抗回路が抵抗回路網ａ１４から電気的に分離される構成である。
なお、抵抗回路網ａ１４を構成する多数個の単位抵抗体Ｒの材質および構造や、接続用導体膜、ヒューズ膜Ｆの材質および構造は、先に説明したチップ抵抗器ａ１０における対応する部位の構造と同様であるから、ここでの説明については省略する。
図２７は、図２６に示す抵抗回路網における複数種類の抵抗回路の接続態様と、それらを接続するヒューズ膜Ｆの配列関係ならびにヒューズ膜Ｆに接続された複数種類の抵抗回路の接続関係を図解的に示す図である。
図２７を参照して、第１接続電極ａ１２には、抵抗回路網ａ１４に含まれる基準抵抗回路Ｒ／１６の一端が接続されている。基準抵抗回路Ｒ／１６は、１６個の単位抵抗体Ｒの並列接続からなり、その他端は残りの抵抗回路が接続される接続用導体膜Ｃに接続されている。 ヒューズ膜Ｆ１と接続用導体膜Ｃとには、１２８個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ１２８の一端および他端が接続されている。
ヒューズ膜Ｆ５と接続用導体膜Ｃとには、６４個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ６４の一端および他端が接続されている。
抵抗膜Ｆ６と接続用導体膜Ｃとには、３２個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ３２の一端および他端が接続されている。
ヒューズ膜Ｆ７と接続用導体膜Ｃとには、１６個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ１６の一端および他端が接続されている。
ヒューズ膜Ｆ８と接続用導体膜Ｃとには、８個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ８の一端および他端が接続されている。
ヒューズ膜Ｆ９と接続用導体膜Ｃとには、４個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ４の一端および他端が接続されている。
ヒューズ膜Ｆ１０と接続用導体膜Ｃとには、２個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ２の一端および他端が接続されている。
ヒューズ膜Ｆ１１と接続用導体膜Ｃとには、１個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ１の一端および他端が接続されている。
ヒューズ膜Ｆ１２と接続用導体膜Ｃとには、２個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／２の一端および他端が接続されている。
ヒューズ膜Ｆ１３と接続用導体膜Ｃとには、４個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／４の一端および他端が接続されている。
ヒューズ膜Ｆ１４、Ｆ１５、Ｆ１６は電気的に接続されており、これらヒューズ膜Ｆ１４、Ｆ１５、Ｆ１６と接続用導体Ｃとには、８個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／８の一端および他端が接続されている。
ヒューズ膜Ｆ１７、Ｆ１８、Ｆ１９、Ｆ２０、Ｆ２１は電気的に接続されており、これらヒューズ膜Ｆ１７〜Ｆ２１と接続用導体膜Ｃとには、１６個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／１６の一端および他端が接続されている。
ヒューズ膜Ｆは、ヒューズ膜Ｆ１〜Ｆ２１の２１個備えられていて、これらは全て第２接続電極ａ１３に接続されている。
かかる構成であるから、抵抗回路の一端が接続されたいずれかのヒューズ膜Ｆが溶断されると、そのヒューズ膜Ｆに一端が接続された抵抗回路は、抵抗回路網ａ１４から電気的に切り離される。
図２７の構成、すなわちチップ抵抗器ａ３０に備えられた抵抗回路網ａ１４の構成を、電気回路図で示すと図２８の通りである。全てのヒューズ膜Ｆが溶断されていない状態では、抵抗回路網ａ１４は、第１接続電極１４および第２接続電極ａ１３間に、基準抵抗回路Ｒ／１６と、１２種類の抵抗回路Ｒ／１６、Ｒ／８、Ｒ／４、Ｒ／２、Ｒ１、Ｒ２、Ｒ４、Ｒ８、Ｒ１６、Ｒ３２、Ｒ６４、Ｒ１２８の並列接続回路との直列接続回路を構成している。
そして、基準抵抗回路Ｒ／１６以外の１２種類の抵抗回路には、それぞれ、ヒューズ膜Ｆが直列に接続されている。よって、この抵抗回路網ａ１４を有するチップ抵抗器ａ３０では、要求される抵抗値に応じて、ヒューズ膜Ｆを選択的に、たとえばレーザー光で溶断すれば、溶断されたヒューズ膜Ｆに対応する抵抗回路（ヒューズ膜Ｆが直列に接続された抵抗回路）は、抵抗回路網ａ１４から電気的に分離され、チップ抵抗器ａ１０の抵抗値を調整することができる。
換言すれば、この実施形態に係るチップ抵抗器ａ３０も、複数種類の抵抗回路に対応して設けられたヒューズ膜を選択的に溶断することにより、複数種類の抵抗回路を抵抗回路網から電気的に分離することができる。そして、複数種類の抵抗回路は、それぞれ、その抵抗値が決まっているので、いわばデジタル的に抵抗回路網ａ１４の抵抗値を調整して、要求される抵抗値を有するチップ抵抗器ａ３０とすることができる。
また、複数種類の抵抗回路は、等しい抵抗値を有する単位抵抗体Ｒが、直列に１個、２個、４個、８個、１６個、３２個、６４個および１２８個と、等比数列的に単位抵抗体Ｒの個数が増加されて接続された複数種類の直列抵抗回路ならびに等しい抵抗値の単位抵抗体Ｒが並列に２個、４個、８個、１６個と、等比数列的に単位抵抗体Ｒの個数が増加されて接続された複数種類の並列抵抗回路を備えている。よって、ヒューズ膜Ｆを選択的に溶断することにより、抵抗回路網ａ１４全体の抵抗値を、細かく、かつデジタル的に、任意の抵抗値に設定することができる。
なお、図２８に示す電気回路においては、基準抵抗回路Ｒ／１６および、並列接続された抵抗回路のうち、抵抗値の小さな抵抗回路には、過電流が流れる傾向があり、抵抗設定時に、抵抗に流せる定格電流を大きく設計しなければならない。
そこで、電流を分散させるために、図２８に示す電気回路を、図２９（Ａ）に示す電気回路構成となるように、抵抗回路網の接続構造を変更してもよい。すなわち、基準抵抗回路Ｒ／１６を無くし、かつ、並列接続される抵抗回路は、最小の抵抗値をｒとし、抵抗値ｒの抵抗単位体Ｒ１を複数組並列に接続した構成ａ１４０を含む回路に変えるのである。
図２９（Ｂ）は、具体的な抵抗値を示した電気回路図であり、８０Ωの単位抵抗体とヒューズ膜Ｆとの直列接続を複数組並列に接続した構成ａ１４０を含む回路とされている。これにより、流れる電流の分散を図ることができる。
図３０は、第１参考例のさらに他の実施形態に係るチップ抵抗器に備えられる抵抗回路網ａ１４の回路構成を電気回路図で示した図である。図３０に示す抵抗回路網ａ１４の特徴は、複数種類の抵抗回路の直列接続と、複数種類の抵抗回路の並列接続とが直列に接続された回路構成となっていることである。
直列接続される複数種類の抵抗回路には、先の実施形態と同様、各抵抗回路毎に、並列にヒューズ膜Ｆが接続されていて、直列接続された複数種類の抵抗回路は、全てヒューズ膜Ｆで短絡状態とされている。従って、ヒューズ膜Ｆを溶断すると、そのヒューズ膜Ｆで短絡されていた抵抗回路が、抵抗回路網ａ１４に電気的に組み込まれることになる。
一方、並列接続された複数種類の抵抗回路には、それぞれ、直列にヒューズ膜Ｆが接続されている。従って、ヒューズ膜Ｆを溶断することにより、ヒューズ膜Ｆが直列に接続されている抵抗回路を、抵抗回路の並列接続から電気的に切り離すことができる。
かかる構成とすれば、たとえば、１ｋΩ以下の小抵抗は並列接続側で作り、１ｋΩ以上の抵抗回路を直列接続側で作ることができる。よって、数Ωの小抵抗から数ＭΩの大抵抗までの広範な範囲の抵抗回路を、等しい基本設計で構成した抵抗回路網ａ１４を用いて作ることができる。
また、より精度良く抵抗値を設定する場合は、要求抵抗値に近い直列接続側抵抗回路のヒューズ膜を予めカットしておけば、細かな抵抗値の調整を並列接続側の抵抗回路のヒューズ膜を溶断することにより行うことができ、所望の抵抗値への合わせ込みの精度が上がる。
図３１は、１０Ω〜１ＭΩの抵抗値を有するチップ抵抗器における抵抗回路網ａ１４の具体的な構成例を示す電気回路図である。
図３１に示す抵抗回路網ａ１４も、ヒューズ膜Ｆで短絡された複数種類の抵抗回路の直列接続と、ヒューズ膜Ｆが直列接続された複数種類の抵抗回路の並列接続とが直列に接続された回路構成となっている。
図３１の抵抗回路によれば、並列接続側において、１０〜１ｋΩの任意の抵抗値を、精度１％以内で設定できる。また、直列接続側の回路で、１ｋ〜１ＭΩの任意の抵抗値を、精度１％以内で設定できる。直列接続側の回路を使用する場合は、所望の抵抗値に近い抵抗回路のヒューズ膜Ｆを予め溶断し、所望の抵抗値に合わせ込んでおくことで、より精度良く抵抗値を設定できるという利点がある。
なお、ヒューズ膜Ｆは、接続用導体膜Ｃと同一のレイヤーを用いる場合のみを説明したが、接続用導電膜Ｃ部分は、その上に更に別の導体膜を積層するようにし、導体膜の抵抗値を下げるようにしてもよい。また、抵抗体膜をなくして、接続用導体膜Ｃのみとしても良い。なお、この場合であっても、ヒューズ膜Ｆの上に導体膜を積層しなければ、ヒューズ膜Ｆの溶断性が悪くなることはない。
図３２は、第１参考例のさらに他の実施形態に係るチップ抵抗器ａ９０の要部構造を説明するための図解的な平面図である。
たとえば、前述したチップ抵抗器ａ１０（図１９、図２０参照）や、チップ抵抗器ａ３０（図２６参照）では、抵抗回路を構成する抵抗体膜ラインａ２０と導体膜片ａ２１の関係を平面視で表わすと、図３２（Ａ）に示す構成になっている。すなわち、図３２（Ａ）に示すように、所定間隔Ｒの領域の抵抗体膜ラインａ２０部分が、一定の抵抗値ｒの単位抵抗体Ｒを形成している。そして単位抵抗体Ｒの両側には導体膜片ａ２１が積層され、当該導体膜片ａ２１で抵抗体膜ラインａ２０が短絡されている。
ここで、前述したチップ抵抗器ａ１０およびチップ抵抗器ａ３０では、単位抵抗体Ｒを形成している抵抗体膜ラインａ２０部分の長さは、たとえば１２μｍであり、抵抗体膜ラインａ２０の幅は、たとえば１．５μｍであり、単位抵抗（シート抵抗）は１０Ω／□である。このため、単位抵抗体Ｒの抵抗値ｒは、ｒ＝８０Ωである。
ところで、たとえば図１９、図２０に示すチップ抵抗器ａ１０において、抵抗回路網ａ１４の配置領域を拡げることなく、抵抗回路網ａ１４の抵抗値を高めて、チップ抵抗器ａ１０の高抵抗化を図りたいといった要望がある。
そこで、この実施形態に係るチップ抵抗器ａ９０では、抵抗回路網ａ１４のレイアウトを変更するとともに、抵抗回路網に含まれる抵抗回路を構成する単位抵抗体を、平面視において、図３２（Ｂ）に示す形状および大きさとした。
図３２（Ｂ）を参照して、抵抗体膜ラインａ２０は、幅１．５μｍで直線状に延びるライン状の抵抗体膜ラインａ２０を含む。そして、抵抗体膜ラインａ２０において、所定間隔Ｒ′の抵抗体膜ラインａ２０部分が、一定の抵抗値ｒ′の単位抵抗体Ｒ′を形成している。単位抵抗体Ｒ′の長さは、たとえば１７μｍにする。こうすれば、単位抵抗体Ｒ′の抵抗値ｒ′は、図３２（Ａ）に示す単位抵抗体Ｒに比べて、ほぼ２倍のｒ′＝１６０Ωの単位抵抗体とすることができる。
また、抵抗体膜ラインａ２０上に積層される導体膜片ａ２１の長さは、図３２（Ａ）に示すものにおいても、（Ｂ）に示すものにおいても、同じ長さで構成することができる。それゆえ、抵抗回路網ａ１４に含まれる抵抗回路を構成する各単位抵抗体Ｒ′のレイアウトパターンを変更し、単位抵抗体Ｒ′が直列状に接続できるレイアウトパターンとすることにより、チップ抵抗器ａ９０は高抵抗化が実現されたものとなる。
図３３は、図１９〜２５を参照して説明したチップ抵抗器ａ１０の製造工程の一例を示すフロー図である。次に、このフロー図の製造工程に従って、かつ、必要に応じて図１９〜２５を参照しつつ、チップ抵抗器ａ１０の製造方法について詳細に説明をする。
ステップＳ１：まず、基板ａ１１（実際には個々のチップ抵抗器ａ１０に切り分けられる前のシリコンウエハ（図３５参照））が所定の処理室に配置され、その表面に、たとえば熱酸化法によって、絶縁層ａ１９としての二酸化シリコン（ＳｉＯ２）層が形成される。
ステップＳ２：次に、たとえばスパッタ法によって、ＮｉＣｒ、ＮｉＣｒＡｌ、ＮｉＣｒＳｉ、ＮｉＣｒＳｉＡｌ、ＴａＮ、ＴａＳｉＯ２、ＴｉＮ、ＴｉＮＯ、およびＴｉＳｉＯＮからなる群から選択した１種以上を含む材料、たとえばＴｉＮ、ＴｉＯＮまたはＴｉＳｉＯＮの抵抗体膜ａ２０が絶縁層ａ１９の表面全域に形成される。
ステップＳ３：次に、たとえばスパッタ法によって、抵抗体膜ａ２０の表面全域にたとえばアルミニウム（Ａｌ）の配線膜ａ２１が積層形成される。積層された抵抗体膜ａ２０および配線膜ａ２１の２層の膜の合計膜厚は８０００Å程度とされてもよい。配線膜ａ２１は、Ａｌに換え、ＡｌＳｉ、ＡｌＳｉＣｕ、またはＡｌＣｕなどのアルミニウム系金属膜で形成されてもよい。配線膜ａ２１を、Ａｌ、ＡｌＳｉ、ＡｌＳｉＣｕ、またはＡｌＣｕなどのアルミニウム系金属膜で形成することにより、プロセス加工精度の向上を図れる。
ステップＳ４：次に、フォトリソグラフィプロセスを用い、配線膜ａ２１の表面に、抵抗回路網ａ１４の平面視の構成（導体膜Ｃおよびヒューズ膜Ｆを含むレイアウトパターン）に対応したレジストパターンが形成される（第１レジストパターンの形成）。
ステップＳ５：そして、第１エッチング工程が行われる。すなわち、ステップＳ４で形成された第１レジストパターンをマスクとして、抵抗体膜ａ２０および配線膜ａ２１という積層された２層膜が、たとえば反応性イオンエッチング（ＲＩＥ）によりエッチングされる。そして、エッチング後に第１レジストパターンは剥離される。
ステップＳ６：再び、フォトリソグラフィプロセスを用いて、第２レジストパターンが形成される。ステップＳ６で形成される第２レジストパターンは、抵抗体膜ａ２０上に積層された配線膜ａ２１を選択的に除去して、単位抵抗体Ｒ（図２０で細いドットを付して示す領域）を形成するためのパターンである。
ステップＳ７：ステップＳ６で形成された第２レジストパターンをマスクとして、たとえばウェットエッチングにより、配線膜ａ２１のみが選択的にエッチングされる（第２エッチング工程）。エッチング後、第２レジストパターンが剥離される。これにより、図２０に示した抵抗回路網ａ１４のレイアウトパターンが得られる。
ステップＳ８：この段階で、基板表面に形成された抵抗回路網ａ１４の抵抗値（回路網ａ１４全体の抵抗値）が測定される。この測定は、たとえばマルチプローブピンを図２０に示す第１接続電極ａ１２とつながる側の抵抗回路網ａ１４の端部と、第２接続電極ａ１３につながる側のヒューズ膜および抵抗回路網ａ１４の端部とに接触させて測定する。この測定により、製造された抵抗回路網ａ１４の初期状態における良否が判定できる。
ステップＳ９：次いで、基板ａ１１の上に形成された抵抗回路網ａ１４の全面を覆うように、たとえば窒化膜からなるカバー膜ａ２２ａが形成される。カバー膜ａ２２ａは、窒化膜（ＳｉＮ膜)に換え、酸化膜（ＳｉＯ２膜)であってもよい。このカバー膜ａ２２ａの形成は、プラズマＣＶＤ法によって行われてもよく、たとえば膜厚３０００Å程度の窒化シリコン膜（ＳｉＮ膜）が形成されてもよい。カバー膜ａ２２ａは、パターニングされた配線膜ａ２１、抵抗体膜ａ２０およびヒューズ膜Ｆを覆う。
ステップＳ１０：この状態から、ヒューズ膜Ｆを選択的に溶断して、チップ抵抗器ａ１０を所望の抵抗値に合わせ込むためのレーザートリミングが行われる。すなわち、図３４（Ａ）に示すように、ステップＳ８で行われた全抵抗値測定の測定結果に応じて選択されたヒューズ膜Ｆにレーザー光を当てて、そのヒューズ膜Ｆおよびその下に位置する抵抗体膜ａ２０が溶断される。これにより、ヒューズ膜Ｆで短絡されていた対応する抵抗回路が抵抗回路網ａ１４中に組み込まれ、抵抗回路網ａ１４の抵抗値を所望の抵抗値に合わせ込むことができる。ヒューズ膜Ｆにレーザー光を当てるとき、カバー膜ａ２２ａの働きによって、ヒューズ膜Ｆの近傍にレーザー光のエネルギーが蓄積され、それによって、ヒューズ膜Ｆおよびその下層の抵抗体膜ａ２０が溶断する。
ステップＳ１１：次に、図３４（Ｂ）に示すように、たとえばプラズマＣＶＤ法によって、カバー膜ａ２２ａ上に窒化シリコン膜が堆積され、パッシベーション膜ａ２２が形成される。前述のカバー膜ａ２２ａは、最終形態において、パッシベーション膜ａ２２と一体化し、このパッシベーション膜ａ２２の一部を構成する。ヒューズ膜Ｆおよびその下層の抵抗体膜ａ２０の切断後に形成されたパッシベーション膜ａ２２は、ヒューズ膜Ｆおよびその下層の抵抗体膜ａ２０の溶断の際に同時に破壊されたカバー膜ａ２２ａの開口ａ２２ｂ内に入り込み、ヒューズ膜Ｆおよびその下層の抵抗体膜ａ２０の切断面を保護する。従って、パッシベーション膜ａ２２は、ヒューズ膜Ｆの切断箇所に異物が入り込んだり水分が進入したりすることを防ぐ。パッシベーション膜ａ２２は、全体で、たとえば１０００〜２００００Å程度の厚みであればよく、たとえば８０００Å程度の膜厚を有するように形成されてもよい。また、上述のように、パッシベーション膜ａ２２はシリコン酸化膜であってもよい。
ステップＳ１２：次いで、図３４（Ｃ）に示すように、全面に樹脂膜ａ２３が塗布される。樹脂膜ａ２３としては、たとえば感光性のポリイミドの塗布膜ａ２３が用いられる。
ステップＳ１３：この樹脂膜ａ２３に対して、前記第１接続電極ａ１２、第２接続電極ａ１３の開口に対応した領域に対する露光工程、およびその後の現像工程を行うことによって、フォトリソグラフィによる樹脂膜のパターニングを行うことができる。これにより、樹脂膜ａ２３に第１接続電極ａ１２および第２接続電極ａ１３のためのパッド開口が形成される。
ステップＳ１４：その後、樹脂膜ａ２３を硬化するための熱処理（ポリイミドキュア）が行われ、熱処理によりポリイミド膜ａ２３が安定化される。熱処理は、例えば１７０℃〜７００℃程度の温度で行ってもよい。その結果、抵抗体(抵抗体膜ａ２０およびパターニングされた配線膜ａ２１）の特性が安定するというメリットもある。
ステップＳ１５：次に、第１接続電極ａ１２および第２接続電極ａ１３を形成すべき位置に貫通孔を有するポリイミド膜ａ２３をマスクとしてパッシベーション膜ａ２２のエッチングが行われる。それによって、配線膜ａ２１を第１接続電極ａ１２の領域および第２接続電極ａ１３の領域において露出させるパッド開口が形成される。パッシベーション膜ａ２２のエッチングは、反応性イオンエッチング（ＲＩＥ）によって行われてもよい。
ステップＳ１６：２つのパッド開口から露出した配線膜ａ２１にマルチプローブピンが接触され、チップ抵抗器の抵抗値が所望の抵抗値になっていることを確認するための抵抗値測定（アフター測定）が行われる。このように、アフター測定を行うこと、換言すれば、最初の測定(イニシャル測定)→ヒューズ膜Ｆの溶断(レーザーリペア)→アフター測定という一連の処理を行うことで、チップ抵抗器ａ１０に対するトリミング処理能力が大幅に向上する。
ステップＳ１７：２つのパッド開口内に、たとえば無電解めっき法によって、外部接続電極としての第１接続電極ａ１２および第２接続電極ａ１３を成長させる。
ステップＳ１８：その後、ウエハ表面に配列形成された多数個（たとえば５０万個）の各チップ抵抗器を個々のチップ抵抗器ａ１０に分離するために、フォトリソグラフィによって第３のレジストパターンが形成される。レジスト膜はウエハの表面において、たとえば図３６における各チップ抵抗器ａ１０を保護すべく設けられ、各チップ抵抗器ａ１０間がエッチングされるように形成される。
ステップＳ１９：そしてプラズマダイシングが実行される。プラズマダイシングは、第３レジストパターンをマスクとしたエッチングであり、基板ａ１１の表面から所定深さの溝が、各チップ抵抗器ａ１０の間に形成される。その後レジスト膜が剥離される。
ステップＳ２０：そして、たとえば図３５（Ａ）に示すように、表面に保護テープａ１００が貼着される。
ステップＳ２１：次いで、シリコンウエハの裏面研削が行われて、チップ抵抗器は個々のチップ抵抗器ａ１０に分離される（図３５（Ａ）（Ｂ））。
ステップＳ２２：そして、図３５（Ｃ）に示すように、裏面側にキャリアテープ（熱発泡シート）ａ２００が貼られて、個々のチップ抵抗器に分離された多数個のチップ抵抗器ａ１０は、キャリアテープａ２００上に配列された状態で保持される。一方で、表面に貼着された保護テープは取り除かれる（図３５（Ｄ））。
ステップＳ２３：熱発泡シートａ２００は、加熱されることによりその内部に含まれる熱発泡粒子２０１が膨らみ、それによりキャリアテープａ２００表面に接着されている各チップ抵抗器ａ１０はキャリアテープａ２００から剥離されて個々に分離される（図３５（Ｅ）（Ｆ））。
図３７は、第１参考例のチップ抵抗器が用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。スマートフォンａ２０１は、扁平な直方体形状の筐体ａ２０２の内部に電子部品を収納して構成されている。筐体ａ２０２は表側および裏側に長方形状の一対の主面を有しており、その一対の主面が４つの側面で結合されている。筐体ａ２０２の一つの主面には、液晶パネルや有機ＥＬパネル等で構成された表示パネルａ２０３の表示面が露出している。表示パネルａ２０３の表示面は、タッチパネルを構成しており、使用者に対する入力インターフェースを提供している。
表示パネルａ２０３は、筐体ａ２０２の一つの主面の大部分を占める長方形形状に形成されている。表示パネルａ２０３の一つの短辺に沿うように、操作ボタンａ２０４が配置されている。この実施形態では、複数（３つ）の操作ボタンａ２０４が表示パネルａ２０３の短辺に沿って配列されている。使用者は、操作ボタンａ２０４およびタッチパネルを操作することによって、スマートフォンａ２０１に対する操作を行い、必要な機能を呼び出して実行させることができる。
表示パネルａ２０３の別の一つの短辺の近傍には、スピーカａ２０５が配置されている。スピーカａ２０５は、電話機能のための受話口を提供するとともに、音楽データ等を再生するための音響化ユニットとしても用いられる。一方、操作ボタンａ２０４の近くには、筐体ａ２０２の一つの側面にマイクロフォンａ２０６が配置されている。マイクロフォンａ２０６は、電話機能のための送話口を提供するほか、録音用のマイクロフォンとして用いることもできる。
図３８は、筐体ａ２０２の内部に収容された電子回路アセンブリａ２１０の構成を示す図解的な平面図である。電子回路アセンブリａ２１０は、配線基板ａ２１１と、配線基板ａ２１１の実装面に実装された回路部品とを含む。複数の回路部品は、複数の集積回路素子（ＩＣ）ａ２１２−ａ２２０と、複数のチップ部品とを含む。複数のＩＣは、伝送処理ＩＣａ２１２、ワンセグＴＶ受信ＩＣａ２１３、ＧＰＳ受信ＩＣａ２１４、ＦＭチューナＩＣａ２１５、電源ＩＣａ２１６、フラッシュメモリａ２１７、マイクロコンピュータａ２１８、電源ＩＣａ２１９およびベースバンドＩＣａ２２０を含む。複数のチップ部品は、チップインダクタａ２２１，ａ２２５，ａ２３５、チップ抵抗器ａ２２２，ａ２２４，ａ２３３、チップキャパシタａ２２７，ａ２３０，ａ２３４、およびチップダイオードａ２２８，ａ２３１を含む。チップ抵抗器ａ２２２，ａ２２４，ａ２３３は、第１参考例に係る構成のものである。
伝送処理ＩＣａ２１２は、表示パネルａ２０３に対する表示制御信号を生成し、かつ表示パネルａ２０３の表面のタッチパネルからの入力信号を受信するための電子回路を内蔵している。表示パネルａ２０３との接続のために、伝送処理ＩＣａ２１２には、フレキシブル配線ａ２０９が接続されている。
ワンセグＴＶ受信ＩＣａ２１３は、ワンセグ放送（携帯機器を受信対象とする地上デジタルテレビ放送）の電波を受信するための受信機を構成する電子回路を内蔵している。ワンセグＴＶ受信ＩＣａ２１３の近傍には、複数のチップインダクタａ２２１と、複数のチップ抵抗器ａ２２２とが配置されている。ワンセグＴＶ受信ＩＣａ２１３、チップインダクタａ２２１およびチップ抵抗器ａ２２２は、ワンセグ放送受信回路ａ２２３を構成している。チップインダクタａ２２１およびチップ抵抗器ａ２２２は、正確に合わせ込まれたインダクタンスおよび抵抗をそれぞれ有し、ワンセグ放送受信回路ａ２２３に高精度な回路定数を与える。
ＧＰＳ受信ＩＣａ２１４は、ＧＰＳ衛星からの電波を受信してスマートフォンａ２０１の位置情報を出力する電子回路を内蔵している。
ＦＭチューナＩＣａ２１５は、その近傍において配線基板ａ２１１に実装された複数のチップ抵抗器ａ２２４および複数のチップインダクタａ２２５とともに、ＦＭ放送受信回路ａ２２６を構成している。チップ抵抗器ａ２２４およびチップインダクタａ２２５は、正確に合わせ込まれた抵抗値およびインダクタンスをそれぞれ有し、ＦＭ放送受信回路ａ２２６に高精度な回路定数を与える。
電源ＩＣａ２１６の近傍には、複数のチップキャパシタａ２２７および複数のチップダイオードａ２２８が配線基板ａ２１１の実装面に実装されている。電源ＩＣａ２１６は、チップキャパシタａ２２７およびチップダイオードａ２２８とともに、電源回路ａ２２９を構成している。 フラッシュメモリａ２１７は、オペレーティングシステムプログラム、スマートフォンａ２０１の内部で生成されたデータ、通信機能によって外部から取得したデータおよびプログラムなどを記録するための記憶装置である。
マイクロコンピュータａ２１８は、ＣＰＵ、ＲＯＭおよびＲＡＭを内蔵しており、各種の演算処理を実行することにより、スマートフォンａ２０１の複数の機能を実現する演算処理回路である。より具体的には、マイクロコンピュータａ２１８の働きにより、画像処理や各種アプリケーションプログラムのための演算処理が実現されるようになっている。
電源ＩＣａ２１９の近くには、複数のチップキャパシタａ２３０および複数のチップダイオードａ２３１が配線基板ａ２１１の実装面に実装されている。電源ＩＣａ２１９は、チップキャパシタａ２３０およびチップダイオードａ２３１とともに、電源回路ａ２３２を構成している。
ベースバンドＩＣａ２２０の近くには、複数のチップ抵抗器ａ２３３、複数のチップキャパシタａ２３４、および複数のチップインダクタａ２３５が、配線基板ａ２１１の実装面に実装されている。ベースバンドＩＣａ２２０は、チップ抵抗器ａ２３３、チップキャパシタａ２３４およびチップインダクタａ２３５とともに、ベースバンド通信回路ａ２３６を構成している。ベースバンド通信回路ａ２３６は、電話通信およびデータ通信のための通信機能を提供する。
このような構成によって、電源回路ａ２２９，ａ２３２によって適切に調整された電力が、伝送処理ＩＣａ２１２、ＧＰＳ受信ＩＣａ２１４、ワンセグ放送受信回路ａ２２３、ＦＭ放送受信回路ａ２２６、ベースバンド通信回路ａ２３６、フラッシュメモリａ２１７およびマイクロコンピュータａ２１８に供給される。マイクロコンピュータａ２１８は、伝送処理ＩＣａ２１２を介して入力される入力信号に応答して演算処理を行い、伝送処理ＩＣａ２１２から表示パネルａ２０３に表示制御信号を出力して表示パネルａ２０３に各種の表示を行わせる。
タッチパネルまたは操作ボタンａ２０４の操作によってワンセグ放送の受信が指示されると、ワンセグ放送受信回路ａ２２３の働きによってワンセグ放送が受信される。そして、受信された画像を表示パネルａ２０３に出力し、受信された音声をスピーカａ２０５から音響化させるための演算処理が、マイクロコンピュータａ２１８によって実行される。
また、スマートフォンａ２０１の位置情報が必要とされるときには、マイクロコンピュータａ２１８は、ＧＰＳ受信ＩＣａ２１４が出力する位置情報を取得し、その位置情報を用いた演算処理を実行する。
さらに、タッチパネルまたは操作ボタンａ２０４の操作によってＦＭ放送受信指令が入力されると、マイクロコンピュータａ２１８は、ＦＭ放送受信回路ａ２２６を起動し、受信された音声をスピーカａ２０５から出力させるための演算処理を実行する。
フラッシュメモリａ２１７は、通信によって取得したデータの記憶や、マイクロコンピュータａ２１８の演算や、タッチパネルからの入力によって作成されたデータを記憶するために用いられる。マイクロコンピュータａ２１８は、必要に応じて、フラッシュメモリａ２１７に対してデータを書き込み、またフラッシュメモリａ２１７からデータを読み出す。
電話通信またはデータ通信の機能は、ベースバンド通信回路ａ２３６によって実現される。マイクロコンピュータａ２１８は、ベースバンド通信回路ａ２３６を制御して、音声またはデータを送受信するための処理を行う。
＜第２参考例に係る発明＞
（１）第２参考例に係る発明の特徴
たとえば、第２参考例に係る発明の特徴は、以下のＢ１〜Ｂ１６である。
（Ｂ１）基板と、前記基板上に形成された第１電極および第２電極と、基板上に形成され正の抵抗温度係数を有する第１材料からなる第１抵抗体膜、および前記第１抵抗体膜に接するように積層された第１配線膜を有する複数の第１抵抗体を含む第１抵抗回路網と、基板上に形成され負の抵抗温度係数を有する第２材料からなる第２抵抗体膜、および前記第２抵抗体膜に接するように積層された第２配線膜を有する複数の第２抵抗体を含み、前記第１抵抗回路網に接続された第２抵抗回路網と、前記第１電極に前記複数の第１抵抗体をそれぞれ接続する切断可能な複数の第１ヒューズと、前記第２電極に前記複数の第２抵抗体をそれぞれ接続する切断可能な複数の第２ヒューズとを含む、チップ抵抗器。
この構成によれば、このチップ抵抗器では、一つまたは複数の第１ヒューズを選択して切断することにより、任意の第１抵抗体を第１抵抗回路網から切り離したり、第１抵抗回路網に組み込んだりすることができる。同様に、一つまたは複数の第２ヒューズを選択して切断することにより、任意の第２抵抗体を第２抵抗回路網から切り離したり、第２抵抗回路網に組み込んだりすることができる。このようにすることで、チップ抵抗器全体の抵抗値を任意の値に調整できるので、チップ抵抗器では、複数種類の抵抗値に、容易にかつ速やかに対応することができる。つまり、このチップ抵抗器では、同一設計構造で複数種類の要求抵抗値に容易に対応できる。さらに、正の抵抗温度係数を有する第１抵抗回路網と負の抵抗温度係数を有する第２抵抗回路網とを接続することによって、チップ抵抗器全体の抵抗温度係数の絶対値を小さくすることができる。これにより、チップ抵抗器の精度の向上を図ることができる。
（Ｂ２）前記第１抵抗体膜が、抵抗温度係数が正の値となるように酸素の組成比を制御したＴｉＯＮまたはＴｉＯＮＳｉからなり、前記第２抵抗体膜が、抵抗温度係数が負の値となるように酸素の組成比を制御したＴｉＯＮまたはＴｉＯＮＳｉからなる、Ｂ１に記載のチップ抵抗器。
この構成によれば、酸素の組成比を制御したＴｉＯＮまたはＴｉＯＮＳｉによって、抵抗温度係数が正の値となる第１抵抗体膜や、抵抗温度係数が負の値となる第２抵抗体膜を形成することができる。
（Ｂ３）抵抗温度係数の絶対値が３００ｐｐｍ／℃以下であるＢ１または２に記載のチップ抵抗器。
この構成によれば、チップ抵抗器全体の抵抗温度係数の絶対値が３００ｐｐｍ／℃以下と小さくなっているので、チップ抵抗器の精度の向上を図ることができる。
（Ｂ４）前記第１抵抗回路網および前記第２抵抗回路網を接続する第３電極をさらに含む、Ｂ１〜Ｂ３のいずれか一項に記載のチップ抵抗器。
この構成によれば、第１電極と第３電極との間で第１抵抗回路網全体の抵抗値を測定し、第２電極と第３電極との間で第２抵抗回路網全体の抵抗値を測定することができる。これにより、チップ抵抗器全体の要求抵抗値に基づいて、第１抵抗回路網および第２抵抗回路網のそれぞれでトリミングの対象となる抵抗値を算出し、当該抵抗値を得るために切断すべき第１ヒューズおよび第２ヒューズを選択することができる。
（Ｂ５）前記第１電極および前記第２電極を露出させ、前記第１抵抗回路網、前記第２抵抗回路網および前記第３電極を覆う保護膜をさらに含む、Ｂ４に記載のチップ抵抗器。
この構成によれば、保護膜によって、第１抵抗回路網、第２抵抗回路網および第３電極を保護することができる。
（Ｂ６）前記複数の第１ヒューズおよび前記複数の第２ヒューズの少なくとも一つが切断されており、当該切断されたヒューズの切断面が前記保護膜によって覆われている、Ｂ５に記載のチップ抵抗器。
この構成によれば、ヒューズの切断箇所に異物が入り込んだり水分が侵入したりすることが保護膜によって防止されているので、チップ抵抗器の信頼性を向上させることができる。
（Ｂ７）前記保護膜が、ＳｉＮからなってもよい。
（Ｂ８）前記保護膜を覆う樹脂膜をさらに含む、Ｂ５〜Ｂ７のいずれか一項に記載のチップ抵抗器。
この構成によれば、保護膜および樹脂膜によって、第１抵抗回路網、第２抵抗回路網および第３電極を二重に保護することができる。
（Ｂ９）前記樹脂膜が、ポリイミドからなってもよい。
（Ｂ１０）前記樹脂膜が、前記第１電極および前記第２電極を露出させるように形成されている、Ｂ８またはＢ９に記載のチップ抵抗器。
この構成によれば、チップ抵抗器は、実装基板に実装されたときに、樹脂膜から露出された第１電極および第２電極によって、実装基板との電気的接続を達成することができる。
（Ｂ１１）前記第１配線膜および前記第２配線膜が、Ａｌからなってもよい。
（Ｂ１２）前記第１ヒューズおよび前記第２ヒューズが、Ａｌからなってもよい。
（Ｂ１３）前記第１電極および前記第２電極のそれぞれが、Ｎｉ層と、Ａｕ層とを含み、前記Ａｕ層が最表面に露出している、Ｂ１〜Ｂ１２のいずれか一項に記載のチップ抵抗器。
この構成によれば、電極では、Ｎｉ層の表面がＡｕ層によって覆われているので、Ｎｉ層が酸化することを防止できる。
（Ｂ１４）前記第１電極および前記第２電極のそれぞれが、前記Ｎｉ層と前記Ａｕ層との間に介装されたＰｄ層をさらに含む、Ｂ１３に記載のチップ抵抗器。
この構成によれば、電極では、Ａｕ層を薄くすることによってＡｕ層に貫通孔（ピンホール）ができてしまっても、Ｎｉ層とＡｕ層との間に介装されたＰｄ層が当該貫通孔を塞いでいるので、当該貫通孔からＮｉ層が外部に露出されて酸化することを防止できる。
（Ｂ１５）回路アセンブリは、以上のようなチップ抵抗器を備えることが好ましい。
（Ｂ１６）電子機器は、以上のようなチップ抵抗器を備えることが好ましい。
（２）第２参考例に係る発明の実施形態
以下では、第２参考例の実施の形態を、添付図面を参照して詳細に説明する。なお、図３９〜図５４で示した符号は、これらの図面でのみ有効であり、他の実施形態に使用されていても、当該他の実施形態の符号と同じ要素を示すものではない。
図３９（ａ）は、第２参考例の一実施形態に係るチップ抵抗器の構成を説明するための模式的な斜視図である。
このチップ抵抗器ｂ１は、微小なチップ部品であり、図３９（ａ）に示すように、直方体形状をなしている。チップ抵抗器ｂ１の平面形状は、直交する二辺（長辺ｂ８１、短辺ｂ８２）がそれぞれ０．４ｍｍ以下、０．２ｍｍ以下の矩形である。好ましくは、チップ抵抗器ｂ１の寸法に関し、長さＬ（長辺ｂ８１の長さ）が約０．３ｍｍであり、幅Ｗ（短辺ｂ８２の長さ）が約０．１５ｍｍであり、厚さＴが約０．１ｍｍである。
このチップ抵抗器ｂ１は、基板上に多数個のチップ抵抗器ｂ１を格子状に形成してから当該基板に溝を形成した後、裏面研磨（または当該基板を溝で分断）して個々のチップ抵抗器ｂ１に分離することによって得られる。
チップ抵抗器ｂ１は、チップ抵抗器ｂ１の本体を構成する基板ｂ２と、一対の外部接続電極となる第１電極ｂ３および第２電極ｂ４と、第１電極ｂ３および第２電極ｂ４によって外部接続される素子ｂ５とを主に備えている。
基板ｂ２は、略直方体のチップ形状である。基板ｂ２において図３９（ａ）における上面は、表面ｂ２Ａである。表面ｂ２Ａは、基板ｂ２において素子ｂ５が形成される表面であり、略長方形状である。基板ｂ２の厚さ方向において表面ｂ２Ａとは反対側の面は、裏面ｂ２Ｂである。表面ｂ２Ａと裏面ｂ２Ｂとは、ほぼ同寸法かつ同形状であり、互いに平行である。表面ｂ２Ａにおける一対の長辺ｂ８１および短辺ｂ８２によって区画された矩形状の縁を、周縁部ｂ８５ということにし、裏面ｂ２Ｂにおける一対の長辺ｂ８１および短辺ｂ８２によって区画された矩形状の縁を、周縁部ｂ９０ということにする。表面ｂ２Ａ（裏面ｂ２Ｂ）に直交する法線方向から見ると、周縁部ｂ８５と周縁部ｂ９０とは、重なっている。
基板ｂ２は、表面ｂ２Ａおよび裏面ｂ２Ｂ以外に、複数の側面（側面ｂ２Ｃ、側面ｂ２Ｄ、側面ｂ２Ｅおよび側面ｂ２Ｆ）を有している。当該複数の側面は、表面ｂ２Ａおよび裏面ｂ２Ｂのそれぞれに交差（詳しくは、直交）して延びて、表面ｂ２Ａおよび裏面ｂ２Ｂの間を繋いでいる。
側面ｂ２Ｃは、表面ｂ２Ａおよび裏面ｂ２Ｂにおける長手方向一方側（図３９（ａ）における左手前側）の短辺ｂ８２間に架設されていて、側面ｂ２Ｄは、表面ｂ２Ａおよび裏面ｂ２Ｂにおける長手方向他方側（図３９（ａ）における右奥側）の短辺ｂ８２間に架設されている。側面ｂ２Ｃおよび側面ｂ２Ｄは、当該長手方向における基板ｂ２の両端面である。側面ｂ２Ｅは、表面ｂ２Ａおよび裏面ｂ２Ｂにおける短手方向一方側（図３９（ａ）における左奥側）の長辺ｂ８１間に架設されていて、側面ｂ２Ｆは、表面ｂ２Ａおよび裏面ｂ２Ｂにおける短手方向他方側（図３９（ａ）における右手前側）の長辺ｂ８１間に架設されている。側面ｂ２Ｅおよび側面ｂ２Ｆは、当該短手方向における基板ｂ２の両端面である。側面ｂ２Ｃおよび側面ｂ２Ｄのそれぞれは、側面ｂ２Ｅおよび側面ｂ２Ｆのそれぞれと交差（詳しくは、直交）している。そのため、表面ｂ２Ａ〜側面ｂ２Ｆにおいて隣り合うもの同士が直角を成している。
基板ｂ２では、表面ｂ２Ａおよび側面ｂ２Ｃ〜２Ｆのそれぞれの全域がパッシベーション膜ｂ２３（保護膜）で覆われている。そのため、厳密には、図３９（ａ）では、表面ｂ２Ａおよび側面ｂ２Ｃ〜ｂ２Ｆのそれぞれの全域は、パッシベーション膜ｂ２３の内側（裏側）に位置していて、外部に露出されていない。さらに、チップ抵抗器ｂ１は、樹脂膜ｂ２４を有している。樹脂膜ｂ２４は、表面ｂ２Ａ上のパッシベーション膜ｂ２３の全域（周縁部ｂ８５およびその内側領域）を覆っている。パッシベーション膜ｂ２３および樹脂膜ｂ２４については、以降で詳説する。
第１電極ｂ３および第２電極ｂ４は、基板ｂ２の表面ｂ２Ａ上において周縁部ｂ８５よりも内側の領域（周縁部ｂ８５から間隔を開けた位置）に形成されていて、表面ｂ２Ａ上の樹脂膜ｂ２４から突出して部分的に露出されている。換言すれば、樹脂膜ｂ２４は、第１電極ｂ３および第２電極ｂ４を露出させた状態で表面ｂ２Ａ（厳密には表面ｂ２Ａ上のパッシベーション膜ｂ２３）を覆っている。第１電極ｂ３および第２電極ｂ４のそれぞれは、たとえば、Ｎｉ（ニッケル）、Ｐｄ（パラジウム）およびＡｕ（金）をこの順番で表面ｂ２Ａ上に積層することによって構成されている。第１電極ｂ３および第２電極ｂ４は、表面ｂ２Ａの長手方向に互いに間隔を開けて配置されており、表面ｂ２Ａの短手方向において長手の長方形状である。図３９（ａ）では、表面ｂ２Ａにおいて、側面ｂ２Ｃ寄りの位置に第１電極ｂ３が設けられ、側面ｂ２Ｄ寄りの位置に第２電極ｂ４が設けられている。第１電極ｂ３および第２電極ｂ４は、前述した法線方向から見た平面視において、ほぼ同寸法かつ同形状である。
素子ｂ５は、回路素子であって、基板ｂ２の表面ｂ２Ａにおける第１電極ｂ３と第２電極ｂ４との間の領域に形成されていて、パッシベーション膜ｂ２３および樹脂膜ｂ２４によって上から被覆されている。この実施形態の素子ｂ５は、抵抗ｂ５６である。抵抗ｂ５６は、等しい抵抗値を有する複数個の（単位）抵抗体Ｒを表面ｂ２Ａ上でマトリックス状に配列した抵抗回路網によって構成されている。抵抗体Ｒは、ＴｉＯＮ（酸化窒化チタン）またはＴｉＯＮＳｉ（ＴｉＳｉＯＮ）からなる。
チップ抵抗器ｂ１は、第１電極ｂ３および第２電極ｂ４の他に、第３電極ｂ６を含んでいる。第３電極ｂ６は、表面ｂ２Ａ上に形成されていて、表面ｂ２Ａの短手方向において長手の長方形状である。図３９（ａ）では、第３電極ｂ６の長手方向寸法は、第１電極ｂ３および第２電極ｂ４のそれぞれの長手方向寸法とほぼ同じであり、第３電極ｂ６の短手方向寸法は、第１電極ｂ３および第２電極ｂ４のそれぞれの短手方向寸法よりも小さく、たとえば、第１電極ｂ３および第２電極ｂ４のそれぞれの短手方向寸法の半分程度である。第３電極ｂ６は、第１電極ｂ３および第２電極ｂ４よりも薄い。
第３電極ｂ６は、表面ｂ２Ａにおいて第１電極ｂ３と第２電極ｂ４との間かつ、第１電極ｂ３および第２電極ｂ４のそれぞれから等しい距離を隔てた位置に配置されている。これにより、表面ｂ２Ａ上の素子ｂ５（抵抗ｂ５６）は、第３電極ｂ３によって、第１電極ｂ３側の第１抵抗回路網ｂ３１と、第２電極ｂ４側の第２抵抗回路網ｂ３２とに分割されている。
第１抵抗回路網ｂ３１は、後述する配線膜ｂ２２に電気的に接続されていて、配線膜ｂ２２を介して第１電極ｂ３と第３電極ｂ６とに電気的に接続されている。第２抵抗回路網ｂ３２は、配線膜ｂ２２に電気的に接続されていて、配線膜ｂ２２を介して第２電極ｂ４と第３電極ｂ６とに電気的に接続されている。つまり、第３電極ｂ６は、第１抵抗回路網ｂ３１と第２抵抗回路網ｂ３２との間に介在されていて、第１抵抗回路網ｂ３１および第２抵抗回路網ｂ３２を接続している。換言すれば、第１抵抗回路網ｂ３１と第２抵抗回路網ｂ３２とは、第３電極ｂ６を介して互いに接続されている。
前述したように第１電極ｂ３および第２電極ｂ４が樹脂膜ｂ２４から部分的に露出されているのに対して、第１電極ｂ３および第２電極ｂ４よりも薄い第３電極ｂ６は、パッシベーション膜ｂ２３および樹脂膜ｂ２４によって上から被覆されていて、外部に露出されていない。
図３９（ｂ）は、チップ抵抗器が実装基板に実装された状態の回路アセンブリをチップ抵抗器の長手方向に沿って切断したときの模式的な断面図である。なお、図３９（ｂ）では、要部のみを断面で示している。
図３９（ｂ）に示すように、チップ抵抗器ｂ１は、実装基板ｂ９に実装される。この状態におけるチップ抵抗器ｂ１および実装基板ｂ９は、回路アセンブリｂ１００を構成している。図３９（ｂ）における実装基板ｂ９の上面は、実装面ｂ９Ａである。実装面ｂ９Ａには、実装基板ｂ９の内部回路（図示せず）に接続された一対（２つ）のランドｂ８８が形成されている。各ランドｂ８８は、たとえば、Ｃｕからなる。各ランドｂ８８の表面には、半田ｂ１３が当該表面から突出するように設けられている。
チップ抵抗器ｂ１を実装基板ｂ９に実装する場合、自動実装機（図示せず）の吸着ノズルｂ９１をチップ抵抗器ｂ１の裏面ｂ２Ｂに吸着してから吸着ノズルｂ９１を動かすことによって、チップ抵抗器ｂ１を搬送する。このとき、吸着ノズルｂ９１は、裏面ｂ２Ｂの長手方向における略中央部分に吸着する。
そして、チップ抵抗器ｂ１を吸着した吸着ノズルｂ９１を実装基板ｂ９まで移動させる。このとき、チップ抵抗器ｂ１の表面ｂ２Ａと実装基板ｂ９の実装面ｂ９Ａとが互いに対向する。この状態で、吸着ノズルｂ９１を移動させて実装基板ｂ９に押し付け、チップ抵抗器ｂ１において、第１電極ｂ３を一方のランドｂ８８の半田ｂ１３に接触させ、第２電極ｂ４を他方のランドｂ８８の半田ｂ１３に接触させる。次いで、半田ｂ１３を加熱すると、半田ｂ１３が溶融する。その後、半田ｂ１３が冷却されて固まると、第１電極ｂ３と当該一方のランドｂ８８とが半田ｂ１３を介して接合し、第２電極ｂ４と当該他方のランドｂ８８とが半田ｂ１３を介して接合する。つまり、２つのランドｂ８８のそれぞれが、第１電極ｂ３および第２電極ｂ４において対応する電極に半田接合される。これにより、実装基板ｂ９へのチップ抵抗器ｂ１の実装（フリップチップ接続）が完了して、回路アセンブリｂ１００が完成する。なお、外部接続電極として機能する第１電極ｂ３および第２電極ｂ４は、半田濡れ性の向上および信頼性の向上のために、金（Ａｕ）で形成するか、または、後述するように表面に金メッキを施すことが望ましい。
次に、チップ抵抗器ｂ１の構成をさらに詳しく説明する。
図４０は、チップ抵抗器の平面図であり、第１電極、第２電極、第３電極および素子の配置関係ならびに素子の平面視の構成（レイアウトパターン）を示す図である。なお、説明の便宜上、図４０では、チップ抵抗器ｂ１の長さＬと幅Ｗとの比率が、図３９の場合と異なっている。
図４０を参照して、素子ｂ５における第１抵抗回路網ｂ３１および第２抵抗回路網ｂ３２のそれぞれは、一例として、行方向（基板ｂ２の長手方向）に沿って配列された８個の抵抗体Ｒと、列方向（基板ｂ２の幅方向）に沿って配列された４４個の抵抗体Ｒとで構成された合計３５２個の抵抗体Ｒを有している。これらの抵抗体Ｒは、第１抵抗回路網ｂ３１および第２抵抗回路網ｂ３２のそれぞれを構成する複数の素子要素である。ここで、抵抗体Ｒの特性（後述する抵抗温度係数）は、第１抵抗回路網ｂ３１および第２抵抗回路網ｂ３２のそれぞれにおいて異なっている。そのため、以下では、第１抵抗回路網ｂ３１を構成する複数の抵抗体Ｒのそれぞれを第１抵抗体Ｒ１といい、第２抵抗回路網ｂ３２を構成する複数の抵抗体Ｒのそれぞれを第２抵抗体Ｒ２ということがある。
第１抵抗回路網ｂ３１および第２抵抗回路網ｂ３２のそれぞれでは、これら多数個の抵抗体Ｒが１個〜６４個の所定個数毎にまとめられて電気的に接続されることによって、複数種類の抵抗回路が形成されている。形成された複数種類の抵抗回路は、導体膜Ｄ（導体で形成された配線膜）で所定の態様に接続されている。さらに、基板ｂ２の表面ｂ２Ａには、抵抗回路を素子ｂ５（第１抵抗回路網ｂ３１および第２抵抗回路網ｂ３２のどちらか対応する方）に対して電気的に組み込んだり、または、素子ｂ５から電気的に分離したりするために切断（溶断）可能な複数のヒューズＦが設けられている。複数のヒューズＦおよび導体膜Ｄは、第１電極ｂ３および第２電極ｂ４のそれぞれの内側辺沿いに、配置領域が直線状になるように配列されている。より具体的には、第１電極ｂ３および第２電極ｂ４のそれぞれの内側辺沿いにおいて、複数のヒューズＦおよび導体膜Ｄが隣接するように配置され、その配列方向が直線状になっている。第１電極ｂ３の内側辺沿いの複数のヒューズＦ（「第１ヒューズＦ１」ということがある）は、複数種類の抵抗回路（抵抗回路毎の複数の第１抵抗体Ｒ１）を第１電極ｂ３（第１電極ｂ３と第３電極ｂ６との間）に対してそれぞれ切断可能（切り離し可能）に接続している。第２電極ｂ４の内側辺沿いの複数のヒューズＦ（「第２ヒューズＦ２」ということがある）は、複数種類の抵抗回路（抵抗回路毎の複数の第２抵抗体Ｒ２）を第２電極ｂ４（第２電極ｂ４と第３電極ｂ６との間）に対してそれぞれ切断可能（切り離し可能）に接続している。
図４１Ａは、図４０に示す素子の一部分を拡大して描いた平面図である。図４１Ｂは、素子における抵抗体の構成を説明するために描いた図４１ＡのＢ−Ｂに沿う長さ方向の縦断面図である。図４１Ｃは、素子における抵抗体の構成を説明するために描いた図４１ＡのＣ−Ｃに沿う幅方向の縦断面図である。
図４１Ａ、図４１Ｂおよび図４１Ｃを参照して、抵抗体Ｒの構成について説明をする。
チップ抵抗器ｂ１は、前述した配線膜ｂ２２、パッシベーション膜ｂ２３および樹脂膜ｂ２４の他に、絶縁層ｂ２０と抵抗体膜ｂ２１とをさらに備えている（図４１Ｂおよび図４１Ｃ参照）。絶縁層ｂ２０、抵抗体膜ｂ２１、配線膜ｂ２２、パッシベーション膜ｂ２３および樹脂膜ｂ２４は、基板ｂ２（表面ｂ２Ａ）上に形成されている。
絶縁層ｂ２０は、ＳｉＯ２（酸化シリコン）からなる。絶縁層ｂ２０は、基板ｂ２の表面ｂ２Ａの全域を覆っている。絶縁層ｂ２０の厚さは、約１００００Åである。
抵抗体膜ｂ２１は、絶縁層ｂ２０上に形成されている。抵抗体膜ｂ２１が抵抗体Ｒを構成することから、抵抗体膜ｂ２１についても、抵抗体Ｒと同様に、第１抵抗回路網ｂ３１の抵抗体膜ｂ２１を第１抵抗体膜ｂ２１Ａといい、第２抵抗回路網ｂ３２の抵抗体膜ｂ２１を第２抵抗体膜ｂ２１Ｂということがある（後述する図４３参照）。
抵抗体膜ｂ２１は、ＴｉＮ、ＴｉＯＮまたはＴｉＯＮＳｉにより形成されている。抵抗体膜ｂ２１の厚さは、約２０００Åである。抵抗体膜ｂ２１は、第１電極ｂ３と第３電極ｂ６との間や第２電極ｂ４と第３電極ｂ６との間を平行に直線状に延びる複数本の抵抗体膜（以下「抵抗体膜ラインｂ２１Ｌ」という）を構成していて、抵抗体膜ラインｂ２１Ｌは、ライン方向に所定の位置で切断されている場合がある（図４１Ａ参照）。
抵抗体膜ラインｂ２１Ｌ上には、配線膜ｂ２２が積層されている。配線膜ｂ２２は、Ａｌ（アルミニウム）またはアルミニウムとＣｕ（銅）との合金（ＡｌＣｕ合金）からなる。配線膜ｂ２２の厚さは、約８０００Åである。配線膜ｂ２２は、抵抗体膜ラインｂ２１Ｌ上に、ライン方向に一定間隔Ｒを開けて積層されていて、抵抗体膜ラインｂ２１Ｌに接している。配線膜ｂ２２についても、抵抗体膜ｂ２１と同様に、第１抵抗回路網ｂ３１の配線膜ｂ２２を第１配線膜ｂ２２Ａといい、第２抵抗回路網ｂ３２の配線膜ｂ２２を第２配線膜ｂ２２Ｂということがある。そのため、第１抵抗回路網ｂ３１では、第１配線膜ｂ２２Ａが第１抵抗体膜ｂ２１Ａの抵抗体膜ラインｂ２１Ｌに接するように積層されていて、第２抵抗回路網ｂ３２では、第２配線膜ｂ２２Ｂが第２抵抗体膜ｂ２１Ｂの抵抗体膜ラインｂ２１Ｌに接するように積層されている（図４３参照）。ただし、この実施形態では、第１配線膜ｂ２２Ａと第２配線膜ｂ２２Ｂとは同じ材料（Ａｌ）で形成されていて、第１配線膜ｂ２２Ａおよび第２配線膜ｂ２２Ｂに特性上の違いはない。
この構成の抵抗体膜ラインｂ２１Ｌおよび配線膜ｂ２２の電気的特徴を回路記号で示すと、図４２の通りである。すなわち、図４２（ａ）に示すように、所定間隔Ｒの領域の抵抗体膜ラインｂ２１Ｌ部分が、それぞれ、一定の抵抗値ｒを有する１つの抵抗体Ｒを形成している。
そして、配線膜ｂ２２が積層された領域では、配線膜ｂ２２が隣り合う抵抗体Ｒ同士を電気的に接続することによって、当該配線膜ｂ２２で抵抗体膜ラインｂ２１Ｌが短絡されている。よって、図４２（ｂ）に示す抵抗ｒの抵抗体Ｒの直列接続からなる抵抗回路が形成されている。
また、隣接する抵抗体膜ラインｂ２１Ｌ同士は抵抗体膜ｂ２１および配線膜ｂ２２で接続されているから、図４１Ａに示す素子ｂ５における第１抵抗回路網ｂ３１および第２抵抗回路網ｂ３２のそれぞれは、図４２（ｃ）に示す（前述した抵抗体Ｒの単位抵抗からなる）抵抗回路を構成している。このように、抵抗体膜ｂ２１および配線膜ｂ２２は、抵抗体Ｒや抵抗回路（つまり素子ｂ５における第１抵抗回路網ｂ３１および第２抵抗回路網ｂ３２のそれぞれ）を構成している。そして、各抵抗体Ｒは、抵抗体膜ラインｂ２１Ｌ（抵抗体膜ｂ２１）と、抵抗体膜ラインｂ２１Ｌ上にライン方向に一定間隔をあけて積層された複数の配線膜ｂ２２とを有している。特に、第１抵抗回路網ｂ３１では、第１抵抗体Ｒ１が、第１抵抗体膜ｂ２１Ａおよび第１配線膜ｂ２２Ａを有していて、第２抵抗回路網ｂ３２では、第２抵抗体Ｒ２が、第２抵抗体膜ｂ２１Ｂおよび第２配線膜ｂ２２Ｂを有している（図４３参照）。そして、第１抵抗回路網ｂ３１および第２抵抗回路網ｂ３２のそれぞれでは、配線膜ｂ２２が積層されていない一定間隔Ｒ部分の抵抗体膜ラインｂ２１Ｌが、１個の抵抗体Ｒを構成している。抵抗体Ｒを構成している部分における抵抗体膜ラインｂ２１Ｌは、その形状および大きさが全て等しい。よって、基板ｂ２上にマトリックス状に配列された多数個の抵抗体Ｒは、等しい抵抗値を有している。
また、抵抗体膜ラインｂ２１Ｌ上に積層された配線膜ｂ２２は、抵抗体Ｒを形成するとともに、複数個の抵抗体Ｒを接続して抵抗回路を構成するための導体膜Ｄの役目も果たしている（図４０参照）。
図４３（ａ）は、図４０に示すチップ抵抗器の平面図の一部分を拡大して描いたヒューズを含む領域の部分拡大平面図であり、図４３（ｂ）は、図４３（ａ）のＢ−Ｂに沿う断面構造を示す図である。
図４３（ａ）および（ｂ）に示すように、第１抵抗回路網ｂ３１および第２抵抗回路網ｂ３２のそれぞれでは、前述したヒューズＦおよび導体膜Ｄも、抵抗体Ｒを形成する抵抗体膜ｂ２１上に積層された配線膜ｂ２２により形成されている。すなわち、抵抗体Ｒを形成する抵抗体膜ラインｂ２１Ｌ上に積層された配線膜ｂ２２と同じレイヤーに、配線膜ｂ２２と同じ金属材料であるＡｌまたはＡｌＣｕ合金によってヒューズＦおよび導体膜Ｄが形成されている。なお、配線膜ｂ２２は、前述したように、抵抗回路を形成するために、複数個の抵抗体Ｒを電気的に接続する導体膜Ｄとしても用いられている。
つまり、抵抗体膜ｂ２１上に積層された同一レイヤーにおいて、抵抗体Ｒを形成するための配線膜や、ヒューズＦ（第１ヒューズＦ１および第２ヒューズＦ２）や、導体膜Ｄや、さらには、素子ｂ５（第１抵抗回路網ｂ３１および第２抵抗回路網ｂ３２）を第１電極ｂ３および第２電極ｂ４に接続するための配線膜が、配線膜ｂ２２として、同一の金属材料（ＡｌまたはＡｌＣｕ合金）を用いて形成されている。なお、ヒューズＦを配線膜ｂ２２と異ならせている（区別している）のは、ヒューズＦが切断しやすいように細く形成されていること、および、ヒューズＦの周囲に他の回路要素が存在しないように配置されていることによるからである。
ここで、配線膜ｂ２２において、ヒューズＦ（第１フューズＦ１および第２フューズＦ２）が配置された領域を、トリミング対象領域Ｘということにする（図４０および図４３（ａ）参照）。トリミング対象領域Ｘは、第１電極ｂ３および第２電極ｂ４のそれぞれの内側辺沿いの直線状領域であって、トリミング対象領域Ｘには、ヒューズＦだけでなく、導体膜Ｄも配置されている。また、トリミング対象領域Ｘの配線膜ｂ２２の下方にも抵抗体膜ｂ２１が形成されている（図４３（ｂ）参照）。そして、ヒューズＦは、配線膜ｂ２２において、トリミング対象領域Ｘ以外の部分よりも配線間距離が大きい（周囲から離された）配線である。
なお、ヒューズＦは、配線膜ｂ２２の一部だけでなく、抵抗体Ｒ（抵抗体膜ｂ２１）の一部と抵抗体膜ｂ２１上の配線膜ｂ２２の一部とのまとまり（ヒューズ素子）を指していてもよい。
また、ヒューズＦは、導体膜Ｄと同一のレイヤーを用いる場合のみを説明したが、導体膜Ｄでは、その上に更に別の導体膜を積層するようにし、導体膜Ｄ全体の抵抗値を下げるようにしてもよい。なお、この場合であっても、ヒューズＦの上に導体膜を積層しなければ、ヒューズＦの溶断性が悪くなることはない。
また、図４３（ｂ）を参照して、前述した抵抗体膜ｂ２１は、第１抵抗回路網ｂ３１と第２抵抗回路網ｂ３２との境界において途切れていて、配線膜ｂ２２は、当該境界を塞ぐように絶縁層ｂ２０上に直接積層され、基板ｂ２の短手方向へ直線状に延びている。配線膜ｂ２２において当該境界を塞いでいる部分は、前述した第３電極ｂ６である。
また、図４３では、一例として、図４３（ａ）のＢ−Ｂ上に位置する第２ヒューズＦ２が切断された状態を示している。図４３（ｂ）に示すように、切断された第２ヒューズＦ２の切断箇所には、パッシベーション膜ｂ２３が入り込んでいて、第２ヒューズＦ２の切断面ＦＭは、パッシベーション膜ｂ２３によって覆われている。
図４４は、第２参考例の実施形態に係る素子の電気回路図である。
図４４を参照して、素子ｂ５における第１抵抗回路網ｂ３１および第２抵抗回路網ｂ３２のそれぞれは、基準抵抗回路Ｒ８と、抵抗回路Ｒ６４、２つの抵抗回路Ｒ３２、抵抗回路Ｒ１６、抵抗回路Ｒ８、抵抗回路Ｒ４、抵抗回路Ｒ２、抵抗回路Ｒ１、抵抗回路Ｒ／２、抵抗回路Ｒ／４、抵抗回路Ｒ／８、抵抗回路Ｒ／１６、抵抗回路Ｒ／３２とを第１電極ｂ３または第２電極ｂ４からこの順番で直列接続することによって構成されている。基準抵抗回路Ｒ８および抵抗回路Ｒ６４〜Ｒ２のそれぞれは、自身の末尾の数（Ｒ６４の場合には「６４」）と同数の抵抗体Ｒを直列接続することで構成されている。抵抗回路Ｒ１は、１つの抵抗体Ｒで構成されている。抵抗回路Ｒ／２〜Ｒ／３２のそれぞれは、自身の末尾の数（Ｒ／３２の場合には「３２」）と同数の抵抗体Ｒを並列接続することで構成されている。抵抗回路の末尾の数の意味については、後述する図４５および図４６においても同じである。
そして、基準抵抗回路Ｒ８以外の抵抗回路Ｒ６４〜抵抗回路Ｒ／３２のそれぞれに対して、ヒューズＦが１つずつ並列的に接続されている。ヒューズＦ同士は、直接または導体膜Ｄ（図４３（ａ）参照）を介して直列に接続されている。
図４４に示すように全てのヒューズＦが溶断されていない状態では、第１抵抗回路網ｂ３１および第２抵抗回路網ｂ３２は、第１電極ｂ３および第３電極ｂ６間に設けられた基準抵抗回路Ｒ８（８個の抵抗体Ｒの直列接続からなる）と第２電極ｂ４および第３電極ｂ６間に設けられた別の基準抵抗回路Ｒ８とを直列接続した抵抗回路を構成している。たとえば、１個の抵抗体Ｒの抵抗値ｒをｒ＝８Ωとすれば、８ｒ＝６４Ωの抵抗回路（基準抵抗回路Ｒ８）を２つ直列接続したものにより第１電極ｂ３および第２電極ｂ４が接続されたチップ抵抗器ｂ１が構成されている。
また、第１抵抗回路網ｂ３１および第２抵抗回路網ｂ３２のそれぞれでは、全てのヒューズＦが溶断されていない状態では、基準抵抗回路Ｒ８以外の複数種類の抵抗回路は、短絡された状態となっている。つまり、第１抵抗回路網ｂ３１および第２抵抗回路網ｂ３２のそれぞれでは、基準抵抗回路Ｒ８には、１２種類１３個の抵抗回路Ｒ６４〜Ｒ／３２が直列に接続されているが、各抵抗回路は、それぞれ並列に接続されたヒューズＦにより短絡されているので、電気的に見ると、各抵抗回路は素子ｂ５（第１抵抗回路網ｂ３１および第２抵抗回路網ｂ３２）に組み込まれてはいない。
この実施形態に係るチップ抵抗器ｂ１では、要求される抵抗値に応じて、ヒューズＦを選択的に、たとえばレーザ光で溶断する。それにより、並列的に接続されたヒューズＦが溶断された抵抗回路は、素子ｂ５（第１抵抗回路網ｂ３１および第２抵抗回路網ｂ３２において対応する方）に組み込まれることになる。よって、素子ｂ５の全体の抵抗値を、溶断されたヒューズＦに対応する抵抗回路が直列に接続されて組み込まれた抵抗値とすることができる。
特に、複数種類の抵抗回路は、等しい抵抗値を有する抵抗体Ｒが、直列に１個、２個、４個、８個、１６個、３２個…と、公比が２となる等比数列的に抵抗体Ｒの個数が増加されて接続された複数種類の直列抵抗回路ならびに等しい抵抗値の抵抗体Ｒが並列に２個、４個、８個、１６個…と、公比が２となる等比数列的に抵抗体Ｒの個数が増加されて接続された複数種類の並列抵抗回路を備えている。そのため、ヒューズＦ（前述したヒューズ素子も含む）を選択的に溶断することにより、素子ｂ５（抵抗ｂ５６）全体の抵抗値を、細かく、かつデジタル的に、任意の抵抗値となるように調整して、チップ抵抗器ｂ１において所望の値の抵抗を発生させることができる。
図４５は、第２参考例の他の実施形態に係る素子の電気回路図である。
図４４に示すように基準抵抗回路Ｒ８および抵抗回路Ｒ６４〜抵抗回路Ｒ／３２を直列接続して第１抵抗回路網ｂ３１および第２抵抗回路網ｂ３２のそれぞれを構成する代わりに、図４５に示すように第１抵抗回路網ｂ３１および第２抵抗回路網ｂ３２のそれぞれを構成しても構わない。詳しくは、第１電極ｂ３または第２電極ｂ４と第３電極ｂ６との間で、基準抵抗回路Ｒ／１６と、１２種類の抵抗回路Ｒ／１６、Ｒ／８、Ｒ／４、Ｒ／２、Ｒ１、Ｒ２、Ｒ４、Ｒ８、Ｒ１６、Ｒ３２、Ｒ６４、Ｒ１２８の並列接続回路との直列接続回路によって第１抵抗回路網ｂ３１および第２抵抗回路網ｂ３２のそれぞれを構成してもよい。
この場合、第１抵抗回路網ｂ３１および第２抵抗回路網ｂ３２のそれぞれにおいて、基準抵抗回路Ｒ／１６以外の１２種類の抵抗回路には、それぞれ、ヒューズＦが直列に接続されている。全てのヒューズＦが溶断されていない状態では、各抵抗回路は素子ｂ５（第１抵抗回路網ｂ３１および第２抵抗回路網ｂ３２）に対して電気的に組み込まれている。要求される抵抗値に応じて、ヒューズＦを選択的に、たとえばレーザ光で溶断すれば、溶断されたヒューズＦに対応する抵抗回路（ヒューズＦが直列に接続された抵抗回路）は、素子ｂ５（第１抵抗回路網ｂ３１および第２抵抗回路網ｂ３２において対応する方）から電気的に分離されるので、チップ抵抗器ｂ１全体の抵抗値を調整することができる。
図４６は、第２参考例のさらに他の実施形態に係る素子の電気回路図である。
図４６に示す素子ｂ５の特徴は、複数種類の抵抗回路の直列接続と、複数種類の抵抗回路の並列接続とを直列に接続することで第１抵抗回路網ｂ３１および第２抵抗回路網ｂ３２のそれぞれが構成されていることである。第１抵抗回路網ｂ３１および第２抵抗回路網ｂ３２のそれぞれにおいて、直列接続される複数種類の抵抗回路には、先の実施形態と同様、抵抗回路毎に、並列にヒューズＦが接続されていて、直列接続された複数種類の抵抗回路は、全てヒューズＦで短絡状態とされている。従って、ヒューズＦを溶断すると、その溶断されるヒューズＦで短絡されていた抵抗回路が、素子ｂ５に電気的に組み込まれることになる。
一方、第１抵抗回路網ｂ３１および第２抵抗回路網ｂ３２のそれぞれにおいて、並列接続された複数種類の抵抗回路には、それぞれ、直列にヒューズＦが接続されている。従って、ヒューズＦを溶断することにより、溶断されたヒューズＦが直列に接続されている抵抗回路を、抵抗回路の並列接続から電気的に切り離すことができる。
かかる構成とすれば、たとえば、１ｋΩ以下の小抵抗は並列接続側で作り、１ｋΩ以上の抵抗回路を直列接続側で作れば、数Ωの小抵抗から数ＭΩの大抵抗までの広範な範囲の抵抗回路を、等しい基本設計で構成した抵抗の回路網（第１抵抗回路網ｂ３１および第２抵抗回路網ｂ３２）を用いて作ることができる。つまりチップ抵抗器ｂ１では、一つまたは複数のヒューズＦを選択して切断することにより、複数種類の抵抗値に、容易にかつ速やかに対応することができる。換言すれば、抵抗値の異なる複数の抵抗体Ｒを組み合わせることによって、様々な抵抗値のチップ抵抗器ｂ１を共通の設計で実現することができる。
以上のように、このチップ抵抗器ｂ１では、トリミング対象領域Ｘにおいて、複数の抵抗体Ｒ（抵抗回路）の接続状態が変更可能である。
図４７は、チップ抵抗器の模式的な断面図である。
次に、図４７を参照して、チップ抵抗器ｂ１についてさらに詳しく説明する。なお、説明の便宜上、図４７では、前述した素子ｂ５については簡略化して示しているとともに、基板ｂ２以外の各要素にはハッチングを付している。
ここでは、前述したパッシベーション膜ｂ２３および樹脂膜ｂ２４について説明する。
パッシベーション膜ｂ２３は、たとえばＳｉＮ（窒化シリコン）からなり、その厚さは、１０００Å〜５０００Å（ここでは、約３０００Å）である。パッシベーション膜ｂ２３は、表面ｂ２Ａおよび側面ｂ２Ｃ〜ｂ２Ｆのそれぞれにおける全域に亘って設けられている。表面ｂ２Ａ上のパッシベーション膜ｂ２３は、抵抗体膜ｂ２１および抵抗体膜ｂ２１上の各配線膜ｂ２２（つまり、素子ｂ５であって第１抵抗回路網ｂ３１および第２抵抗回路網ｂ３２の両方）を表面（図４７の上側）から被覆していて、素子ｂ５における各抵抗体Ｒの上面を覆っている。そのため、パッシベーション膜ｂ２３は、前述したトリミング対象領域Ｘにおける配線膜ｂ２２（ヒューズＦ）も覆っている（図４３（ｂ）参照）。また、パッシベーション膜ｂ２３は、素子ｂ５（配線膜ｂ２２および抵抗体膜ｂ２１）に接しており、抵抗体膜ｂ２１以外の領域では絶縁層ｂ２０にも接している。これにより、表面ｂ２Ａ上のパッシベーション膜ｂ２３は、素子ｂ５（第１抵抗回路網ｂ３１および第２抵抗回路網ｂ３２）、ヒューズＦ、第３電極ｂ６および絶縁層ｂ２０の上から表面ｂ２Ａ全域を覆っている。そのため、パッシベーション膜ｂ２３によって、第１抵抗回路網ｂ３１、第２抵抗回路網ｂ３２および第３電極ｂ６を保護することができる。また、表面ｂ２Ａでは、パッシベーション膜ｂ２３によって、抵抗体Ｒ間における配線膜ｂ２２以外での短絡（隣り合う抵抗体膜ラインｂ２１Ｌ間における短絡）が防止されている。
一方、側面ｂ２Ｃ〜ｂ２Ｆのそれぞれに設けられたパッシベーション膜ｂ２３は、側面ｂ２Ｃ〜ｂ２Ｆのそれぞれを保護する保護層として機能している。側面ｂ２Ｃ〜ｂ２Ｆのそれぞれと表面ｂ２Ａとの境界は、前述した周縁部ｂ８５であるが、パッシベーション膜ｂ２３は、当該境界（周縁部ｂ８５）も覆っている。パッシベーション膜ｂ２３において、周縁部ｂ８５を覆っている部分（周縁部ｂ８５に重なっている部分）を端部ｂ２３Ａということにする。なお、パッシベーション膜ｂ２３は極めて薄い膜なので、本実施形態では、側面ｂ２Ｃ〜ｂ２Ｆのそれぞれを覆うパッシベーション膜ｂ２３を、基板ｂ２の一部とみなすことにする。そのため、側面ｂ２Ｃ〜ｂ２Ｆのそれぞれを覆うパッシベーション膜ｂ２３を、側面ｂ２Ｃ〜ｂ２Ｆそのものとみなすことにしている。
樹脂膜ｂ２４は、パッシベーション膜ｂ２３とともにチップ抵抗器ｂ１の表面ｂ２Ａを保護するものであり、ポリイミド等の樹脂からなる。樹脂膜ｂ２４の厚みは、約５μｍである。
樹脂膜ｂ２４は、表面ｂ２Ａ上のパッシベーション膜ｂ２３上に形成されていて、パッシベーション膜ｂ２３の表面（パッシベーション膜ｂ２３に被覆された抵抗体膜ｂ２１および配線膜ｂ２２も含む）の全域を被覆している。そのため、パッシベーション膜ｂ２３および樹脂膜ｂ２４によって、第１抵抗回路網ｂ３１、第２抵抗回路網ｂ３２および第３電極ｂ６を二重に保護することができる。樹脂膜ｂ２４の周縁部は、平面視において、パッシベーション膜ｂ２３の端部ｂ２３Ａ（表面ｂ２Ａの周縁部ｂ８５）と一致している。
樹脂膜ｂ２４において、平面視で離れた２つの位置には、開口ｂ２５が１つずつ形成されている。各開口ｂ２５は、樹脂膜ｂ２４およびパッシベーション膜ｂ２３を、それぞれの厚さ方向において連続して貫通する貫通孔である。そのため、開口ｂ２５は、樹脂膜ｂ２４だけでなくパッシベーション膜ｂ２３にも形成されている。各開口ｂ２５からは、配線膜ｂ２２の一部が露出されている。配線膜ｂ２２において各開口ｂ２５から露出された部分は、外部接続用のパッド領域ｂ２２Ｐとなっている。
２つの開口ｂ２５のうち、一方の開口ｂ２５は、第１電極ｂ３によって埋め尽くされ、他方の開口ｂ２５は、第２電極ｂ４によって埋め尽くされている。
ここで、第１電極ｂ３および第２電極ｂ４のそれぞれは、Ｎｉ層ｂ３３、Ｐｄ層ｂ３４およびＡｕ層ｂ３５を表面ｂ２Ａ側からこの順で有している。そのため、第１電極ｂ３および第２電極ｂ４のそれぞれにおいて、Ｎｉ層ｂ３３とＡｕ層ｂ３５との間にＰｄ層ｂ３４が介装されている。第１電極ｂ３および第２電極ｂ４のそれぞれにおいて、Ｎｉ層ｂ３３は各接続電極の大部分を占めており、Ｐｄ層ｂ３４およびＡｕ層ｂ３５は、Ｎｉ層ｂ３３に比べて格段に薄く形成されている。Ｎｉ層ｂ３３は、チップ抵抗器ｂ１が実装基板ｂ９に実装された際に（図３９（ｂ）参照）、各開口ｂ２５のパッド領域ｂ２２Ｐにおける配線膜ｂ２２のＡｌと、前述した半田ｂ１３とを中継する役割を有している。
このように、第１電極ｂ３および第２電極ｂ４では、Ｎｉ層ｂ３３の表面がＡｕ層ｂ３５によって覆われているので、Ｎｉ層ｂ３３が酸化することを防止できる。また、第１電極ｂ３および第２電極ｂ４では、Ａｕ層ｂ３５を薄くすることによってＡｕ層ｂ３５に貫通孔（ピンホール）ができてしまっても、Ｎｉ層ｂ３３とＡｕ層ｂ３５との間に介装されたＰｄ層ｂ３４が当該貫通孔を塞いでいるので、当該貫通孔からＮｉ層ｂ３３が外部に露出されて酸化することを防止できる。
そして、第１電極ｂ３および第２電極ｂ４のそれぞれでは、Ａｕ層ｂ３５が、最表面に露出しており、樹脂膜ｂ２４の開口ｂ２５から外部を臨んでいる。第１電極ｂ３は、一方の開口ｂ２５を介して、この開口ｂ２５におけるパッド領域ｂ２２Ｐに接触し、当該パッド領域ｂ２２Ｐにおいて配線膜ｂ２２に対して電気的に接続されている。また、第２電極ｂ４は、他方の開口ｂ２５を介して、この開口ｂ２５におけるパッド領域ｂ２２Ｐに接触し、当該パッド領域ｂ２２Ｐにおいて配線膜ｂ２２に対して電気的に接続されている。第１電極ｂ３および第２電極ｂ４のそれぞれでは、Ｎｉ層ｂ３３がパッド領域ｂ２２Ｐに対して接続されている。これにより、第１電極ｂ３および第２電極ｂ４のそれぞれは、素子ｂ５に対して電気的に接続されている。ここで、ここで、第１電極ｂ３に接触しているパッド領域ｂ２２Ｐを第１電極ｂ３の一部とみなすことにし、第２電極ｂ４に接触しているパッド領域ｂ２２Ｐを第２電極ｂ４の一部とみなすことにする。また、配線膜ｂ２２は、抵抗体Ｒのまとまり（抵抗ｂ５６）、第１電極ｂ３、第２電極ｂ４および第３電極ｂ６のそれぞれに接続された配線を形成している。
このように、開口ｂ２５が形成された樹脂膜ｂ２４およびパッシベーション膜ｂ２３は、開口ｂ２５から第１電極ｂ３および第２電極ｂ４を露出させた状態で表面ｂ２Ａを覆っている。そのため、チップ抵抗器ｂ１は、実装基板ｂ９に実装されたときに、樹脂膜ｂ２４から露出された第１電極ｂ３および第２電極ｂ４によって、実装基板ｂ９との電気的接続を達成することができる（図３９（ｂ）参照）。
そして、第１抵抗回路網ｂ３１および第２抵抗回路網ｂ３２の間に位置する配線膜ｂ２２（前述した第３電極ｂ６）は、パッシベーション膜ｂ２３および樹脂膜ｂ２４によって覆われている。
図４８Ａ〜図４８Ｍは、図４７に示すチップ抵抗器の製造方法を示す図解的な断面図である。
まず、図４８Ａに示すように、基板ｂ２の元となる基層ｂ３０を用意する。この場合、基板ｂ３０の表面ｂ３０Ａは、基板ｂ２の表面ｂ２Ａであり、基板ｂ３０の裏面ｂ３０Ｂは、基板ｂ２の裏面ｂ２Ｂである。
そして、基板ｂ３０の表面ｂ３０Ａを熱酸化して、表面ｂ３０ＡにＳｉＯ２等からなる絶縁層ｂ２０を形成する。
次いで、絶縁層ｂ２０上に、レジストパターンｂ３６を形成する。レジストパターンｂ３６は、絶縁層ｂ２０において、前述した第２抵抗回路網ｂ３２および第３電極ｂ６が形成される予定の領域を覆っていて、それ以外の領域（第１抵抗回路網ｂ３１が形成される予定の領域）は覆っていない。
次いで、スパッタリングにより、ＴｉＯＮまたはＴｉＯＮＳｉの第１抵抗体膜ｂ２１Ａを形成する。第１抵抗体膜ｂ２１Ａは、レジストパターンｂ３６が形成されている領域では、レジストパターンｂ３６上に形成され、レジストパターンｂ３６が形成されていない領域では、絶縁層ｂ２０上に形成される。ここでのスパッタリングは、酸素および窒素を流しながら行われる。この際、Ｔｉのターゲットに対して窒素や酸素が衝突することで、Ｔｉの原子がターゲットから弾き飛ばされる。Ｔｉの原子と窒素原子や酸素原子が結合することによって、ＴｉＯＮが生成され、第１抵抗体膜ｂ２１Ａとなって絶縁層ｂ２０上やレジストパターンｂ３６上に付着する。この際、絶縁層ｂ２０に付着したＴｉＯＮと、絶縁層ｂ２０下の基板ｂ３０（ここでは、Ｓｉからなるシリコン基板）のＳｉとが結合すると、絶縁層ｂ２０上には、ＴｉＯＮＳｉからなる第１抵抗体膜ｂ２１Ａが形成される。
ここで、スパッタリング中に流す酸素の流量は、目標とする抵抗温度係数に応じて調整される。抵抗温度係数とは、抵抗体膜ｂ２１の温度特性の１つであり、抵抗体膜ｂ２１を構成する物質に専ら依存するものである。そのため、抵抗体膜ｂ２１が完成した後に、当該抵抗体膜ｂ２１の抵抗温度係数を調整することは困難である。そこで、抵抗体膜ｂ２１の形成中であるスパッタリング中において、酸素流量を調整することによって、抵抗体膜ｂ２１を構成するＴｉＯＮまたはＴｉＯＮＳｉの組成を調整して抵抗温度係数を所望の値となるように制御する。
具体的には、スパッタリング中での酸素流量を増やすと、その分、Ｔｉ原子と酸素原子との結合が促進されるので、完成した抵抗体膜ｂ２１のＴｉＯＮまたはＴｉＯＮＳｉにおける酸素の組成比が増加する。酸素の組成比（換言すれば、酸素流量）が増加するのに応じて、抵抗体膜ｂ２１では抵抗温度係数が低下する。つまり、酸素流量を調整することによって抵抗体Ｒの温度特性（抵抗温度係数）の制御が可能である。
ここでのスパッタリングの際、完成した第１抵抗体膜ｂ２１Ａの抵抗温度係数が正の値（好ましくは、３００ｐｐｍ／℃以下の正の値）となるように、酸素流量が（少なくなるように）調整される。これにより、完成した第１抵抗体膜ｂ２１Ａは、抵抗温度係数が正の値となるよう酸素の組成比が制御されたＴｉＯＮまたはＴｉＯＮＳｉ（第１材料）からなる。
このように第１抵抗体膜ｂ２１Ａを形成した後、別のスパッタリングによって、第１抵抗体膜ｂ２１Ａに接するように第１抵抗体膜ｂ２１Ａの上にアルミニウム（Ａｌ）の第１配線膜ｂ２２Ａを積層する。
その後、レジストパターンｂ３６とともに、レジストパターンｂ３６上の第１抵抗体膜ｂ２１Ａおよび第１配線膜ｂ２２Ａをリフトオフ（除去）する。これにより、第１抵抗回路網ｂ３１が形成される予定の領域だけに、第１抵抗体膜ｂ２１Ａおよび第１配線膜ｂ２２Ａが残る。
その後、フォトリソグラフィプロセスを用い、たとえばＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等のドライエッチングによって、図４８Ｂに示すように、第１抵抗体膜ｂ２１Ａおよび第１配線膜ｂ２２Ａを選択的に除去してパターニングする。これにより、平面視で、第１抵抗回路網ｂ３１が形成される予定の領域において、第１抵抗体膜ｂ２１Ａが積層された一定幅の抵抗体膜ラインｂ２１Ｌ（図４１Ａ参照）が一定間隔をあけて列方向に配列される構成を得る。このとき、部分的に抵抗体膜ラインｂ２１Ｌおよび配線膜ｂ２２が切断された領域も形成されるとともに、前述したトリミング対象領域ＸにおいてヒューズＦおよび導体膜Ｄが形成される（図４０参照）。ここで、ドライエッチングによって、抵抗体膜ラインｂ２１Ｌ（換言すれば、複数の抵抗体Ｒとなる部分）およびヒューズＦを高精度に形成することができる。
続いて、たとえばウェットエッチングにより、第１抵抗体膜ｂ２１Ａの抵抗体膜ラインｂ２１Ｌの上に積層された第１配線膜ｂ２２Ａを、図４８Ｃに示すように選択的に除去する。この結果、第１抵抗体膜ｂ２１Ａの抵抗体膜ラインｂ２１Ｌ上に一定間隔Ｒをあけて配線膜ｂ２２が積層された構成の第１抵抗回路網ｂ３１が得られる。この際、第１抵抗体膜ｂ２１Ａおよび第１配線膜ｂ２２Ａが目標寸法で形成されたか否かを確かめるために、第１抵抗回路網ｂ３１全体の抵抗値を測定してもよい。
次いで、絶縁層ｂ２０および第１抵抗回路網ｂ３１上に、レジストパターンｂ３７を形成する。レジストパターンｂ３７は、絶縁層ｂ２０において、第１抵抗回路網ｂ３１が形成された領域と第３電極ｂ６が形成される予定の領域とを覆っていて、それ以外の領域（第２抵抗回路網ｂ３２が形成される予定の領域）は覆っていない。
次いで、スパッタリングにより、ＴｉＯＮまたはＴｉＯＮＳｉの第２抵抗体膜ｂ２１Ｂを形成する。第２抵抗体膜ｂ２１Ｂは、レジストパターンｂ３７が形成されている領域では、レジストパターンｂ３７上に形成され、レジストパターンｂ３７が形成されていない領域では、絶縁層ｂ２０上に形成される。ここでのスパッタリングは、第１抵抗体膜ｂ２１Ａを形成する場合のスパッタリングと同様である。そして、ここでのスパッタリングでは、第１抵抗体膜ｂ２１Ａを形成する場合のスパッタリングと同様に、酸素流量が調整される。ただし、ここでのスパッタリングの際、第１抵抗体膜ｂ２１Ａを形成する場合のスパッタリングとは異なり、完成した第２抵抗体膜ｂ２１Ｂの抵抗温度係数が負の値（好ましくは−３００ｐｐｍ／℃以上の負の値）となるように、酸素流量が（増えるように）調整される。これにより、完成した第２抵抗体膜ｂ２１Ｂは、抵抗温度係数が負の値となるよう酸素の組成比が制御されたＴｉＯＮまたはＴｉＯＮＳｉ（第２材料）からなる。
以上のように、酸素の組成比を制御したＴｉＯＮまたはＴｉＯＮＳｉによって、抵抗温度係数が正の値となる第１抵抗体膜ｂ２１Ａや、抵抗温度係数が負の値となる第２抵抗体膜ｂ２１Ｂを形成することができる。
そして、このように第２抵抗体膜ｂ２１Ｂを形成した後、別のスパッタリングによって、第２抵抗体膜ｂ２１Ｂに接するように第２抵抗体膜ｂ２１Ｂの上にアルミニウム（Ａｌ）の第２配線膜ｂ２２Ｂを積層する。
その後、レジストパターンｂ３７とともに、レジストパターンｂ３７上の第２抵抗体膜ｂ２１Ｂおよび第２配線膜ｂ２２Ｂをリフトオフ（除去）する。これにより、第２抵抗回路網ｂ３２が形成される予定の領域だけに、第２抵抗体膜ｂ２１Ｂおよび第２配線膜ｂ２２Ｂが残る。
その後、フォトリソグラフィプロセスを用い、たとえばＲＩＥ等のドライエッチングによって、図４８Ｄに示すように、第２抵抗体膜ｂ２１Ｂおよび第２配線膜ｂ２２Ｂを選択的に除去してパターニングする。これにより、平面視で、第２抵抗回路網ｂ３２が形成される予定の領域だけに、第２抵抗体膜ｂ２１Ｂが積層された一定幅の抵抗体膜ラインｂ２１Ｌ（図４１Ａ参照）が一定間隔をあけて列方向に配列される構成を得る。このとき、部分的に抵抗体膜ラインｂ２１Ｌおよび配線膜ｂ２２が切断された領域も形成されるとともに、前述したトリミング対象領域ＸにおいてヒューズＦおよび導体膜Ｄが形成される（図４０参照）。
続いて、たとえばウェットエッチングにより、第２抵抗体膜ｂ２１Ｂの抵抗体膜ラインｂ２１Ｌの上に積層された第２配線膜ｂ２２Ｂを、図４８Ｅに示すように選択的に除去する。この結果、第２配線膜ｂ２２Ｂの抵抗体膜ラインｂ２１Ｌ上に一定間隔Ｒをあけて配線膜ｂ２２が積層された構成の第２抵抗回路網ｂ３２が得られる。この際、第２抵抗体膜ｂ２１Ｂおよび第２配線膜ｂ２２Ｂが目標寸法で形成されたか否かを確かめるために、第２抵抗回路網ｂ３２全体の抵抗値を測定してもよい。
次いで、図４８Ｆに示すように、絶縁層ｂ２０において第１抵抗回路網ｂ３１と第２抵抗回路網ｂ３２との境界に、アルミニウム（Ａｌ）の配線膜ｂ２２を積層する。この際、基板ｂ３０上において、当該領域以外の部分をレジストパターン（図示せず）で覆った状態でのＡｌのスパッタリングによって、当該境界に配線膜ｂ２２が積層される。当該境界に積層された配線膜ｂ２２は、第３電極ｂ６となる。
第３電極ｂ６が完成すると、第１抵抗回路網ｂ３１と第２抵抗回路網ｂ３２とが第３電極ｂ６によって電気的に直列接続され、素子ｂ５全体が完成したことになる。抵抗温度係数が正の値である第１抵抗回路網ｂ３１と、抵抗温度係数が負の値である第２抵抗回路網ｂ３２とが接続されていることによって、第１抵抗回路網ｂ３１の抵抗温度係数と第２抵抗回路網ｂ３２の抵抗温度係数とが差し引きされる。これにより、素子ｂ５全体の抵抗温度係数の絶対値は、３００ｐｐｍ／℃以下と極めて小さくなっている。前述した酸素流量の調整によって抵抗温度係数の制御が可能ではあるが、酸素流量の調整（つまり抵抗体膜ｂ２１の成膜条件）だけで抵抗温度係数の絶対値を小さくすることには限界がある。そこで、本実施形態のように、第１抵抗回路網ｂ３１の正の抵抗温度係数と第２抵抗回路網ｂ３２の負の抵抗温度係数とを打ち消し合うようにすることで、素子ｂ５全体の抵抗温度係数の絶対値を小さくすることが可能になる。
なお、この実施形態では、第１配線膜ｂ２２Ａと、第２配線膜ｂ２２Ｂと、第３電極ｂ６の配線膜ｂ２２とは、同じ材料で形成されているので、先に、第１抵抗体膜ｂ２１Ａおよび第２抵抗体膜ｂ２１Ｂの形成（エッチングも含む）を済ませておいてから、第１配線膜ｂ２２Ａと、第２配線膜ｂ２２Ｂと、第３電極ｂ６の配線膜ｂ２２とを一括形成してもよい。
図４８Ｆを参照して、素子ｂ５（接続状態の第１抵抗回路網ｂ３１および第２抵抗回路網ｂ３２のまとまり）は、１枚の基板ｂ３０に形成するチップ抵抗器ｂ１の数に応じて、基板ｂ３０の表面ｂ３０Ａ上における多数の箇所に形成される。基板ｂ３０において素子ｂ５が形成された１つの領域をチップ部品領域Ｙというと、基板ｂ３０の表面ｂ３０Ａには、複数のチップ部品領域Ｙ（つまり、素子ｂ５）が形成（設定）される。１つのチップ部品領域Ｙは、完成した１つのチップ抵抗器ｂ１（図４７参照）を平面視したものと一致する。そして、基板ｂ３０の表面ｂ３０Ａにおいて、隣り合うチップ部品領域Ｙの間の領域を、境界領域Ｚということにする。境界領域Ｚは、帯状をなしていて、平面視で格子状に延びている。境界領域Ｚによって区画された１つの格子の中にチップ部品領域Ｙが１つ配置されている。境界領域Ｚの幅は、１μｍ〜６０μｍ（たとえば２０μｍ）と極めて狭いので、基板ｂ３０では多くのチップ部品領域Ｙを確保でき、結果としてチップ抵抗器ｂ１の大量生産が可能になる。
次いで、図４８Ｇに示すように、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法によって、ＳｉＮからなる絶縁膜ｂ４５を、基板ｂ３０の表面ｂ３０Ａの全域に亘って形成する。絶縁膜ｂ４５は、絶縁層ｂ２０および絶縁層ｂ２０上の素子ｂ５（抵抗体膜ｂ２１や配線膜ｂ２２）を全て覆っていて、これらに接している。そのため、絶縁膜ｂ４５は、前述したトリミング対象領域Ｘ（図４０参照）における配線膜ｂ２２も覆っている。また、絶縁膜ｂ４５は、基板ｂ３０の表面ｂ３０Ａにおいて全域に亘って形成されることから、表面ｂ３０Ａにおいて、トリミング対象領域Ｘ以外の領域にまで延びて形成される。これにより、絶縁膜ｂ４５は、表面ｂ３０Ａ（表面ｂ３０Ａ上の素子ｂ５も含む）全域を保護する保護膜となる。
次いで、図４８Ｈに示すように、絶縁膜ｂ４５を全て覆うように、基板ｂ３０の表面ｂ３０Ａの全域に亘ってレジストパターンｂ４１を形成する。レジストパターンｂ４１には、開口ｂ４２が形成されている。
図４９は、図４８Ｈの工程において溝を形成するために用いられるレジストパターンの一部の模式的な平面図である。
図４９を参照して、レジストパターンｂ４１の開口ｂ４２は、多数のチップ抵抗器ｂ１（換言すれば、前述したチップ部品領域Ｙ）を行列状（格子状でもある）に配置した場合において平面視で隣り合うチップ抵抗器ｂ１の輪郭の間の領域（図４９においてハッチングを付した部分であり、換言すれば、境界領域Ｚ）に一致（対応）している。そのため、開口ｂ４２の全体形状は、互いに直交する直線部分ｂ４２Ａおよびｂ４２Ｂを複数有する格子状になっている。
レジストパターンｂ４１では、開口ｂ４２において互いに直交する直線部分ｂ４２Ａおよびｂ４２Ｂは、互いに直交した状態を保ちながら（湾曲することなく）つながっている。そのため、直線部分ｂ４２Ａおよびｂ４２Ｂの交差部分ｂ４３は、平面視で略９０°をなすように尖っている。
図４８Ｈを参照して、レジストパターンｂ４１をマスクとするプラズマエッチングにより、絶縁膜ｂ４５、絶縁層ｂ２０および基板ｂ３０のそれぞれを選択的に除去する。これにより、隣り合う素子ｂ５（チップ部品領域Ｙ）の間の境界領域Ｚにおいて基板ｂ３０の材料が除去される。その結果、平面視においてレジストパターンｂ４１の開口ｂ４２と一致する位置（境界領域Ｚ）には、絶縁膜ｂ４５および絶縁層ｂ２０を貫通して基板ｂ３０の表面ｂ３０Ａから基板ｂ３０の厚さ途中まで到達する所定深さの溝ｂ４４が形成される。溝ｂ４４は、互いに対向する１対の側壁ｂ４４Ａと、当該１対の側壁ｂ４４Ａの下端（基板ｂ３０の裏面ｂ３０Ｂ側の端）の間を結ぶ底壁ｂ４４Ｂとによって区画されている。基板ｂ３０の表面ｂ３０Ａを基準とした溝ｂ４４の深さは約１００μｍであり、溝ｂ４４の幅（対向する側壁ｂ４４Ａの間隔）は約２０μｍであって、深さ方向全域に渡って一定である。
基板ｂ３０における溝ｂ４４の全体形状は、平面視でレジストパターンｂ４１の開口ｂ４２（図４９参照）と一致する格子状になっている。そして、基板ｂ３０の表面ｂ３０Ａでは、各素子ｂ５が形成されたチップ部品領域Ｙのまわりを溝ｂ４４における矩形枠体部分（境界領域Ｚ）が取り囲んでいる。基板ｂ３０において素子ｂ５が形成された部分は、チップ抵抗器ｂ１の半製品ｂ５０である。基板ｂ３０の表面ｂ３０Ａでは、溝ｂ４４に取り囲まれたチップ部品領域Ｙに半製品ｂ５０が１つずつ位置していて、これらの半製品ｂ５０は、行列状に整列配置されている。このように溝ｂ４４を形成することによって、基板ｂ３０を複数のチップ部品領域Ｙ毎の基板ｂ２に分離する。
図４８Ｈに示すように溝ｂ４４が形成された後、レジストパターンｂ４１を除去し、図４８Ｉに示すようにマスクｂ６５を用いたエッチングによって、絶縁膜ｂ４５を選択的に除去する。マスクｂ６５では、絶縁膜ｂ４５において平面視で各パッド領域ｂ２２Ｐ（図４７参照）と第３電極ｂ６とに一致する部分に、開口ｂ６６が形成されている。これにより、エッチングによって、絶縁膜ｂ４５において開口ｂ６６と一致する部分が除去され、当該部分には、開口ｂ２５が形成される。これにより、絶縁膜ｂ４５は、開口ｂ２５において各パッド領域ｂ２２Ｐと第３電極ｂ６とを露出させるように形成されたことになる。１つの半製品ｂ５０につき、開口ｂ２５は３つ形成される。
各半製品ｂ５０において、絶縁膜ｂ４５に３つの開口ｂ２５を形成した後に、抵抗測定装置（図示せず）のプローブｂ７０を各開口ｂ２５のパッド領域ｂ２２Ｐおよび第３電極ｂ６に接触させて、第１抵抗回路網ｂ３１の抵抗値、第２抵抗回路網ｂ３２の抵抗値、および素子ｂ５全体の抵抗値を測定する。ここでの測定結果に基づいて、複数のヒューズＦのなかから切断すべきヒューズＦ（複数の第１ヒューズＦ１および複数の第２ヒューズＦ２の少なくとも一つ）を選択する。
そして、絶縁膜ｂ４５越しにレーザ光（図示せず）を（先程選択された）ヒューズＦ（図４０参照）に照射することによって、前述したトリミング対象領域Ｘの配線膜ｂ２２をレーザ光でトリミングして、当該ヒューズＦを切断（溶断）する。このようにして、必要な抵抗値となるようにヒューズＦを溶断（トリミング）することによって、前述したように、半製品ｂ５０（換言すれば、チップ抵抗器ｂ１）全体の抵抗値を調整できる。
図５０は、トリミング前の素子の電気回路図である。図５１は、トリミング後の素子の電気回路図である。
次に、図５０および図５１を参照して、トリミングの手順の詳細について説明する。図５０および図５１のそれぞれにおいて、ＲＡは、第１抵抗回路網ｂ３１全体の当初（トリミング前）の抵抗値であり、ＲＢは、第２抵抗回路網ｂ３２全体の当初（トリミング前）の抵抗値である。Ｒａは、チップ抵抗器ｂ１全体の要求抵抗値Ｒに基づいて第１抵抗回路網ｂ３１においてトリミングによって変化（詳しくは、増加）させるべき抵抗値（第１抵抗回路網ｂ３１においてトリミングの対象とすべき第１抵抗体Ｒ１の合計抵抗値）である。Ｒｂは、前記要求抵抗値Ｒに基づいて第２抵抗回路網ｂ３２おいてトリミングによって変化（詳しくは、増加）させるべき抵抗値（第２抵抗回路網ｂ３２においてトリミングの対象とすべき第２抵抗体Ｒ２の合計抵抗値）である。また、ＴＣＲＡは、第１抵抗回路網ｂ３１を構成する第１抵抗体膜ｂ２１Ａに固有の抵抗温度係数であり、ＴＣＲＢは、第２抵抗回路網ｂ３２を構成する第２抵抗体膜ｂ２１Ｂに固有の抵抗温度係数である。
ここで、要求抵抗値Ｒは、ＲＡと、Ｒａと、ＲＢと、Ｒｂとの合計値（当初のＲＡおよびＲＢの合計に対してＲａおよびＲｂの合計だけ変化した値）であるから、以下の式（１）で表される。
要求抵抗値Ｒ＝ＲＡ＋Ｒａ＋ＲＢ＋Ｒｂ…式（１）
一例として、チップ抵抗器ｂ１全体の要求抵抗値Ｒをいずれの温度においても２０００Ωとし、チップ抵抗器ｂ１全体の抵抗温度係数ＴＣＲを０ｐｐｍ／℃に合わせ込む場合を考える。抵抗温度係数ＴＣＲを０ｐｐｍ／℃に合わせ込むと、たとえば、常温（２５℃）におけるチップ抵抗器ｂ１全体の抵抗値Ｒ２５と、１２５℃におけるチップ抵抗器ｂ１全体の抵抗値Ｒ１２５とは、いずれも２０００Ωとなる。よって、ＴＣＲ＝０ｐｐｍ／℃となり、Ｒ２５＝Ｒ１２５＝２０００ΩとなるようにＲａおよびＲｂを算出して、算出後のＲａおよびＲｂが発生するようにトリミングすればよい。
この場合、まず、図５０を参照して、２５℃および１２５℃のそれぞれにおけるＲＡおよびＲＢを測定する。具体的には、それぞれの温度において、前述したプローブｂ７０（図４８Ｉ参照）を第１電極ｂ３（第１電極ｂ３が接続される予定のパッド領域ｂ２２Ｐ）および第３電極ｂ６のそれぞれに接触させて、第１電極ｂ３と第３電極ｂ６との間（つまり第１抵抗回路網ｂ３１）における抵抗値ＲＡを測定する。また、それぞれの温度において、プローブｂ７０を第２電極ｂ４（第２電極ｂ４が接続される予定のパッド領域ｂ２２Ｐ）および第３電極ｂ６のそれぞれに接触させて、第２電極ｂ４と第３電極ｂ６との間（つまり第２抵抗回路網ｂ３２）における抵抗値ＲＢを測定する。２５℃におけるＲＡを、ＲＡ２５といい（後述するＲａ２５においても同様）、１２５℃におけるＲＡを、ＲＡ１２５ということにする（後述するＲａ１２５においても同様）。同様に、２５℃におけるＲＢを、ＲＢ２５といい（後述するＲｂ２５においても同様）、１２５℃におけるＲＢを、ＲＢ１２５ということにする（後述するＲｂ１２５においても同様）。ここでは、測定の結果、ＲＡ２５が８００．０Ωであって、ＲＡ１２５が８４０．０Ωであって、ＲＢ２５が７００．０Ωであって、ＲＢ１２５が６７２．０Ωであったとする。
次いで、先程測定した２５℃および１２５℃のそれぞれにおけるＲＡを次の式（２）に代入してＴＣＲＡを算出し、先程測定した２５℃および１２５℃のそれぞれにおけるＲＢを次の式（３）に代入してＴＣＲＢを算出する。
ＴＣＲＡ＝（ＲＡ１２５−ＲＡ２５）／（ＲＡ２５・Δｔｅｍｐ）
＝（Ｒａ１２５−Ｒａ２５）／（Ｒａ２５・Δｔｅｍｐ）…式（２）
ＴＣＲＢ＝（ＲＢ１２５−ＲＢ２５）／（ＲＢ２５・Δｔｅｍｐ）
＝（Ｒｂ１２５−Ｒｂ２５）／（Ｒｂ２５・Δｔｅｍｐ）…式（３）
ここで、上記式（２）および式（３）において、Δｔｅｍｐ＝１００℃（＝１２５℃−２５℃）である。
そして、先程のＲＡ２５およびＲＡ１２５の測定結果より、式（２）から、ＴＣＲＡが５００ｐｐｍ／℃であることが算出される。また、先程のＲＢ２５およびＲＢ１２５の測定結果より、式（３）から、ＴＣＲＢが−４００ｐｐｍ／℃であることが算出される。
次に、ＲａおよびＲｂを式（１）〜式（３）に基づいて算出する。
ここで、２５℃の温度条件を加味して、２５℃における要求抵抗値ＲをＲ２５と表すと、式（１）は、次の式（４）として表すことができる。
Ｒ２５＝ＲＡ２５＋Ｒａ２５＋ＲＢ２５＋Ｒｂ２５…式（４）
また、１２５℃の温度条件を加味して、１２５℃における要求抵抗値ＲをＲ１２５と表すと、式（１）は、次の式（５）として表すことができる。
Ｒ１２５＝ＲＡ１２５＋Ｒａ１２５＋ＲＢ１２５＋Ｒｂ１２５…式（５）
ここで、式（２）より、以下の式（６）および式（７）が得られ、式（６）および式（７）を合わせると、式（８）が得られる。また、式（３）より、以下の式（９）および式（１０）が得られ、式（９）および式（１０）を合わせると、式（１１）が得られる。
ＲＡ１２５＝ＲＡ２５・Δｔｅｍｐ・ＴＣＲＡ＋ＲＡ２５…式（６）
Ｒａ１２５＝Ｒａ２５・Δｔｅｍｐ・ＴＣＲＡ＋Ｒａ２５…式（７）
ＲＡ１２５＋Ｒａ１２５＝ＴＣＲＡ・（ＲＡ２５＋Ｒａ２５）・Δｔｅｍｐ＋（ＲＡ２５＋Ｒａ２５）
…式（８）
ＲＢ１２５＝ＲＢ２５・Δｔｅｍｐ・ＴＣＲＢ＋ＲＢ２５…式（９）
Ｒｂ１２５＝Ｒｂ２５・Δｔｅｍｐ・ＴＣＲＢ＋Ｒｂ２５…式（１０）
ＲＢ１２５＋Ｒｂ１２５＝ＴＣＲＢ・（ＲＢ２５＋Ｒｂ２５）・Δｔｅｍｐ＋（ＲＢ２５＋Ｒｂ２５）
…式（１１）
また、式（５）に式（８）および式（１１）を代入すると、次の式（１２）が得られる。
Ｒ１２５＝ＲＡ１２５＋Ｒａ１２５＋ＲＢ１２５＋Ｒｂ１２５
＝ＴＣＲＡ・（ＲＡ２５＋Ｒａ２５）・Δｔｅｍｐ＋（ＲＡ２５＋Ｒａ２５）
＋ＴＣＲＢ・（ＲＢ２５＋Ｒｂ２５）・Δｔｅｍｐ＋（ＲＢ２５＋Ｒｂ２５）…式（１２）
そして、式（４）および式（１２）からなる連立方程式に、先程得られたＴＣＲＡ（＝５００ｐｐｍ／℃）、ＴＣＲＢ（＝−４００ｐｐｍ／℃）、ＲＡ２５（＝８００．０Ω）、ＲＢ２５（＝７００．０Ω）およびΔｔｅｍｐ（＝１００℃）を代入して、Ｒａ２５およびＲｂ２５を算出する。ここで、前提として、Ｒ２５＝Ｒ１２５（＝２０００Ω）である。
算出の結果、Ｒａ２５が８８．９Ωとなり、Ｒｂ２５が４１１．１Ωとなる。
そして、常温の第１抵抗回路網ｂ３１において８８．９ΩのＲａ２５が発生するように、１つまたは複数の第１ヒューズＦ１（８８．９ΩのＲａ２５を発生させるのにトリミングする必要がある第１ヒューズＦ１）を選択する。同様に、常温の第２抵抗回路網ｂ３２において４１１．１Ω分のＲｂ２５が発生するように、１つまたは複数の第２ヒューズＦ２（４１１．１ΩのＲｂ２５を発生させるのにトリミングする必要がある第２ヒューズＦ２）を選択する。
このように、第３電極ｂ６が設けられていることから、第１電極ｂ３と第３電極ｂ６との間で第１抵抗回路網ｂ３１全体の抵抗値ＲＡを測定し、第２電極ｂ４と第３電極ｂ６との間で第２抵抗回路網ｂ３２全体の抵抗値ＲＢを測定することができる。これにより、チップ抵抗器ｂ１全体の要求抵抗値Ｒに基づいて、第１抵抗回路網ｂ３１および第２抵抗回路網ｂ３２のそれぞれでトリミングの対象となる抵抗値ＲａおよびＲａを算出し、当該抵抗値を得るために切断すべき第１ヒューズＦ１および第２ヒューズＦ２を選択することができる。
そして、このように選択した第１ヒューズＦ１および第２ヒューズＦ２をレーザによって切断（トリミング）する。これにより、要求抵抗値Ｒが２０００Ωであり、かつ抵抗温度係数ＴＣＲが０ｐｐｍ／℃となったチップ抵抗器ｂ１を製造することができる。
図４８Ｉに戻り、ここでのトリミングの際、絶縁膜ｂ４５が素子ｂ５を覆うカバー膜となっているので、溶断の際に生じた破片などが素子ｂ５に付着して短絡が生じることを防止できる。また、絶縁膜ｂ４５がヒューズＦ（抵抗体膜ｂ２１）を覆っていることから、レーザ光のエネルギーをヒューズＦに蓄えてヒューズＦを確実に溶断することができる。
その後、ＣＶＤ法によって絶縁膜ｂ４５上にＳｉＮを形成し、絶縁膜ｂ４５を厚くする。このとき、図４８Ｊに示すように、溝ｂ４４の内周面（前述した側壁ｂ４４Ａの区画面４４Ｃや底壁ｂ４４Ｂの上面）の全域にも絶縁膜ｂ４５が形成される。最終的な絶縁膜ｂ４５（図４８Ｊに示された状態）は、１０００Å〜５０００Å（ここでは、約３０００Å）の厚さを有している。このとき、絶縁膜ｂ４５の一部は、各開口ｂ２５に入り込んで開口ｂ２５を塞いでいる。
また、ここで形成されたＳｉＮ（新しく形成された絶縁膜ｂ４５）の一部は、ヒューズ溶断の際に同時に破壊された前記カバー膜（絶縁膜ｂ４５）の開口内に入り込み、切断されたヒューズＦ（複数の第１ヒューズＦ１および第２ヒューズＦ２の少なくとも一つのヒューズＦ）の切断面ＦＭ（図４３（ｂ）参照）を覆って保護する。したがって、絶縁膜ｂ４５（最終的にパッシベーション膜ｂ２３となる）によって、ヒューズＦの切断箇所に異物が入り込んだり水分が侵入したりすることが防止されているので（図４３（ｂ）の切断された第２ヒューズＦ２を参照）、チップ抵抗器ｂ１の信頼性を向上させることができる。
このように絶縁膜ｂ４５が形成された後、ポリイミドからなる感光性樹脂の液体を、基板ｂ３０に対して、絶縁膜ｂ４５の上からスプレー塗布して、図４８Ｊに示すように感光性樹脂の樹脂膜ｂ４６を形成する。この際、当該液体が溝ｂ４４内に入り込まないように、平面視で溝ｂ４４だけを覆うパターンを有するマスク（図示せず）越しに、当該液体が基板ｂ３０に対して塗布される。その結果、当該液状の感光性樹脂は、基板ｂ３０上だけに形成され、基板ｂ３０上において、樹脂膜ｂ４６となる。表面ｂ３０Ａ上の樹脂膜ｂ４６の表面は、表面ｂ３０Ａに沿って平坦になっている。
なお、当該液体が溝ｂ４４内に入り込んでいないので、溝ｂ４４内には、樹脂膜ｂ４６が形成されていない。また、感光性樹脂の液体をスプレー塗布する以外に、当該液体をスピン塗布したり、感光性樹脂からなるシートを基板ｂ３０の表面ｂ３０Ａに貼り付けたりすることによって、樹脂膜ｂ４６を形成してもよい。
次いで、樹脂膜ｂ４６に熱処理（キュア処理）を施す。これにより、樹脂膜ｂ４６の厚みが熱収縮するとともに、樹脂膜ｂ４６が硬化して膜質が安定する。
次いで、図４８Ｋに示すように、樹脂膜ｂ４６をパターニングし、表面ｂ３０Ａ上の樹脂膜ｂ４６において平面視で配線膜ｂ２２の各パッド領域ｂ２２Ｐ（開口ｂ２５）と一致する部分を選択的に除去する。具体的には、平面視で各パッド領域ｂ２２Ｐに整合（一致）するパターンの開口６１が形成されたマスク６２を用いて、樹脂膜ｂ４６を、当該パターンで露光して現像する。これにより、各パッド領域ｂ２２Ｐの上方で樹脂膜ｂ４６が分離される。次いで、図示しないマスクを用いたＲＩＥによって各パッド領域ｂ２２Ｐ上の絶縁膜ｂ４５が除去されることで、各開口ｂ２５が開放されてパッド領域ｂ２２Ｐが露出される。
次いで、無電解めっきによって、Ｎｉ、ＰｄおよびＡｕを積層することで構成されたＮｉ／Ｐｄ／Ａｕ積層膜を各開口ｂ２５におけるパッド領域ｂ２２Ｐ上に形成することによって、図４８Ｌに示すように、パッド領域ｂ２２Ｐ上に第１電極ｂ３および第２電極ｂ４を形成する。
図５２は、第１電極および第２電極の製造工程を説明するための図である。
詳しくは、図５２を参照して、まず、パッド領域ｂ２２Ｐの表面が浄化されることで、当該表面の有機物（炭素のしみ等のスマットや油脂性の汚れも含む）が除去（脱脂）される（ステップＳ１）。次いで、当該表面の酸化膜が除去される（ステップＳ２）。次いで、当該表面においてジンケート処理が実施されて、当該表面における（配線膜ｂ２２の）ＡｌがＺｎに置換される（ステップＳ３）。次いで、当該表面上のＺｎが硝酸等で剥離されて、パッド領域ｂ２２Ｐでは、新しいＡｌが露出される（ステップＳ４）。
次いで、パッド領域ｂ２２Ｐをめっき液に浸けることによって、パッド領域ｂ２２Ｐにおける新しいＡｌの表面にＮｉめっきが施される。これにより、めっき液中のＮｉが化学的に還元析出されて、当該表面にＮｉ層ｂ３３が形成される（ステップＳ５）。
次いで、Ｎｉ層ｂ３３を別のめっき液に浸けることによって、当該Ｎｉ層ｂ３３の表面にＰｄめっきが施される。これにより、めっき液中のＰｄが化学的に還元析出されて、当該Ｎｉ層ｂ３３の表面にＰｄ層ｂ３４が形成される（ステップＳ６）。
次いで、Ｐｄ層ｂ３４をさらに別のめっき液に浸けることによって、当該Ｐｄ層ｂ３４の表面にＡｕめっきが施される。これにより、めっき液中のＡｕが化学的に還元析出されて、当該Ｐｄ層ｂ３４の表面にＡｕ層ｂ３５が形成される（ステップＳ７）。これによって、第１電極ｂ３および第２電極ｂ４が形成され、形成後の第１電極ｂ３および第２電極ｂ４を乾燥させると（ステップＳ８）、第１電極ｂ３および第２電極ｂ４の製造工程が完了する。なお、前後するステップの間には、半製品ｂ５０を水で洗浄する工程が適宜実施される。また、ジンケート処理は複数回実施されてもよい。
図４８Ｌでは、各半製品ｂ５０において第１電極ｂ３および第２電極ｂ４が形成された後の状態を示している。
以上のように、第１電極ｂ３および第２電極ｂ４を無電解めっきによって形成するので、第１電極ｂ３および第２電極ｂ４を電解めっきによって形成する場合に比べて、第１電極ｂ３および第２電極ｂ４についての形成工程の工程数（たとえば、電解めっきで必要となるリソグラフィ工程やレジストマスクの剥離工程等）を削減してチップ抵抗器ｂ１の生産性を向上できる。さらに、無電解めっきの場合には、電解めっきで必要とされるレジストマスクが不要であることから、レジストマスクの位置ずれによる第１電極ｂ３および第２電極ｂ４についての形成位置にずれが生じないので、第１電極ｂ３および第２電極ｂ４の形成位置精度を向上して歩留まりを向上できる。
このように第１電極ｂ３および第２電極ｂ４が形成されてから、第１電極ｂ３および第２電極ｂ４間での通電検査が行われた後に、基板ｂ３０が裏面ｂ３０Ｂから研削される。
具体的には、溝ｂ４４を形成した後に、図４８Ｍに示すように、ＰＥＴ（ポリエチレンテレフタレート）からなる薄板状であって粘着面ｂ７２を有する支持テープｂ７１が、粘着面ｂ７２において、各半製品ｂ５０における第１電極ｂ３および第２電極ｂ４側（つまり、表面ｂ３０Ａ）に貼着される。これにより、各半製品ｂ５０が支持テープｂ７１に支持される。ここで、支持テープｂ７１として、たとえば、ラミネートテープを用いることができる。
各半製品ｂ５０が支持テープｂ７１に支持された状態で、基板ｂ３０を裏面ｂ３０Ｂ側から研削する。研削によって、溝ｂ４４の底壁ｂ４４Ｂ（図４８Ｌ参照）の上面に達するまで基板ｂ３０が薄型化されると、隣り合う半製品ｂ５０を連結するものがなくなるので、溝ｂ４４を境界として基板ｂ３０が分割され、半製品ｂ５０が個別に分離してチップ抵抗器ｂ１の完成品となる。つまり、溝ｂ４４（換言すれば、境界領域Ｚ）において基板ｂ３０が切断（分断）され、これによって、個々のチップ抵抗器ｂ１が切り出される。なお、基板ｂ３０を裏面ｂ３０Ｂ側から溝ｂ４４の底壁ｂ４４Ｂまでエッチングすることによってチップ抵抗器ｂ１を切り出しても構わない。
完成した各チップ抵抗器ｂ１では、溝ｂ４４の側壁ｂ４４Ａの区画面４４Ｃをなしていた部分が、基板ｂ２の側面ｂ２Ｃ〜ｂ２Ｆのいずれかとなり、裏面ｂ３０Ｂが裏面ｂ２Ｂとなる。つまり、前述したようにエッチングによって溝ｂ４４を形成する工程（図４８Ｈ参照）は、側面ｂ２Ｃ〜ｂ２Ｆを形成する工程に含まれる。また、絶縁膜ｂ４５がパッシベーション膜ｂ２３となり、分離した樹脂膜ｂ４６が樹脂膜ｂ２４となる。
以上のように、溝ｂ４４を形成してから基板ｂ３０を裏面ｂ３０Ｂ側から研削すれば、基板ｂ３０に形成された複数のチップ部品領域Ｙを一斉に個々のチップ抵抗器ｂ１（チップ部品）に分割できる（複数のチップ抵抗器ｂ１の個片を一度に得ることができる）。よって、複数のチップ抵抗器ｂ１の製造時間の短縮によってチップ抵抗器ｂ１の生産性の向上を図ることができる。
なお、完成したチップ抵抗器ｂ１における基板ｂ２の裏面ｂ２Ｂを研磨やエッチングすることによって鏡面化して裏面ｂ２Ｂを綺麗にしてもよい。
以上のように、このチップ抵抗器ｂ１では、一つまたは複数の第１ヒューズＦ１を選択して切断することにより、任意の第１抵抗体Ｒ１を第１抵抗回路網ｂ３１から切り離したり、第１抵抗回路網ｂ３１に組み込んだりすることができる。同様に、一つまたは複数の第２ヒューズＦ２を選択して切断することにより、任意の第２抵抗体Ｒ２を第２抵抗回路網ｂ３２から切り離したり、第２抵抗回路網ｂ３２に組み込んだりすることができる。このようにすることで、チップ抵抗器ｂ１全体の抵抗値を任意の値に調整できるので、チップ抵抗器ｂ１では、複数種類の抵抗値に、容易にかつ速やかに対応することができる。つまり、このチップ抵抗器ｂ１では、同一設計構造で複数種類の要求抵抗値に容易に対応できる。また、チップ抵抗器ｂ１においてこのように調整された抵抗値では、その許容差の絶対値が１％以下になっていて、精度が高くなっている。
さらに、正の抵抗温度係数を有する第１抵抗回路網ｂ３１と負の抵抗温度係数を有する第２抵抗回路網ｂ３２とを接続することによって、チップ抵抗器ｂ１全体の抵抗温度係数の絶対値を小さくなるように制御することができる。これにより、チップ抵抗器ｂ１の精度の向上を図ることができる。特に、チップ抵抗器ｂ１全体の抵抗温度係数の絶対値が３００ｐｐｍ／℃以下と小さくなっているので、チップ抵抗器ｂ１の精度の向上を図ることができる。
以上、第２参考例のチップ抵抗器ｂ１について説明してきたが、第２参考例はさらに他の形態で実施することもできる。
たとえば、前述の実施形態では、チップ抵抗器ｂ１の場合、複数の抵抗回路が公比ｒ（０＜ｒ、ｒ≠１）＝２の等比数列をなす抵抗値を有する複数の抵抗回路を有している例を示したが、当該等比数列の公比は２以外の数であってもよい。
また、基板ｂ２の表面に絶縁層ｂ２０が形成されているが、基板ｂ２が絶縁性の基板であれば、絶縁層ｂ２０を省くこともできる。
また、前述した第１電極ｂ３および第２電極ｂ４において、Ｎｉ層ｂ３３とＡｕ層ｂ３５との間に介装されていたＰｄ層ｂ３４を省略することもできる。Ｎｉ層ｂ３３とＡｕ層ｂ３５との接着性が良好なので、Ａｕ層ｂ３５に前述したピンホールができないのであれば、Ｐｄ層ｂ３４を省略しても構わない。
図５３は、第２参考例のチップ部品が用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。スマートフォンｂ２０１は、扁平な直方体形状の筐体ｂ２０２の内部に電子部品を収納して構成されている。筐体ｂ２０２は表側および裏側に長方形状の一対の主面を有しており、その一対の主面が４つの側面で結合されている。筐体ｂ２０２の一つの主面には、液晶パネルや有機ＥＬパネル等で構成された表示パネルｂ２０３の表示面が露出している。表示パネルｂ２０３の表示面は、タッチパネルを構成しており、使用者に対する入力インターフェースを提供している。
表示パネルｂ２０３は、筐体ｂ２０２の一つの主面の大部分を占める長方形形状に形成されている。表示パネルｂ２０３の一つの短辺に沿うように、操作ボタンｂ２０４が配置されている。この実施形態では、複数（３つ）の操作ボタンｂ２０４が表示パネルｂ２０３の短辺に沿って配列されている。使用者は、操作ボタンｂ２０４およびタッチパネルを操作することによって、スマートフォンｂ２０１に対する操作を行い、必要な機能を呼び出して実行させることができる。
表示パネルｂ２０３の別の一つの短辺の近傍には、スピーカｂ２０５が配置されている。スピーカｂ２０５は、電話機能のための受話口を提供するとともに、音楽データ等を再生するための音響化ユニットとしても用いられる。一方、操作ボタンｂ２０４の近くには、筐体ｂ２０２の一つの側面にマイクロフォンｂ２０６が配置されている。マイクロフォンｂ２０６は、電話機能のための送話口を提供するほか、録音用のマイクロフォンとして用いることもできる。
図５４は、筐体ｂ２０２の内部に収容された回路アセンブリｂ１００の構成を示す図解的な平面図である。回路アセンブリｂ１００は、前述した実装基板ｂ９と、実装基板ｂ９の実装面ｂ９Ａに実装された回路部品とを含む。複数の回路部品は、複数の集積回路素子（ＩＣ）ｂ２１２−ｂ２２０と、複数のチップ部品とを含む。複数のＩＣは、伝送処理ＩＣｂ２１２、ワンセグＴＶ受信ＩＣｂ２１３、ＧＰＳ受信ＩＣｂ２１４、ＦＭチューナＩＣｂ２１５、電源ＩＣｂ２１６、フラッシュメモリｂ２１７、マイクロコンピュータｂ２１８、電源ＩＣｂ２１９およびベースバンドＩＣｂ２２０を含む。複数のチップ部品は、チップインダクタｂ２２１，ｂ２２５，ｂ２３５、チップ抵抗器（第２参考例のチップ抵抗器に相当する）ｂ２２２，ｂ２２４，ｂ２３３、チップキャパシタｂ２２７，ｂ２３０，ｂ２３４、およびチップダイオードｂ２２８，ｂ２３１を含む。
伝送処理ＩＣｂ２１２は、表示パネルｂ２０３に対する表示制御信号を生成し、かつ表示パネルｂ２０３の表面のタッチパネルからの入力信号を受信するための電子回路を内蔵している。表示パネルｂ２０３との接続のために、伝送処理ＩＣｂ２１２には、フレキシブル配線ｂ２０９が接続されている。
ワンセグＴＶ受信ＩＣｂ２１３は、ワンセグ放送（携帯機器を受信対象とする地上デジタルテレビ放送）の電波を受信するための受信機を構成する電子回路を内蔵している。ワンセグＴＶ受信ＩＣｂ２１３の近傍には、複数のチップインダクタｂ２２１と、複数のチップ抵抗器ｂ２２２とが配置されている。ワンセグＴＶ受信ＩＣｂ２１３、チップインダクタｂ２２１およびチップ抵抗器ｂ２２２は、ワンセグ放送受信回路ｂ２２３を構成している。チップインダクタｂ２２１およびチップ抵抗器ｂ２２２は、正確に合わせ込まれたインダクタンスおよび抵抗をそれぞれ有し、ワンセグ放送受信回路ｂ２２３に高精度な回路定数を与える。
ＧＰＳ受信ＩＣｂ２１４は、ＧＰＳ衛星からの電波を受信してスマートフォンｂ２０１の位置情報を出力する電子回路を内蔵している。
ＦＭチューナＩＣｂ２１５は、その近傍において実装基板ｂ９に実装された複数のチップ抵抗器ｂ２２４および複数のチップインダクタｂ２２５とともに、ＦＭ放送受信回路ｂ２２６を構成している。チップ抵抗器ｂ２２４およびチップインダクタｂ２２５は、正確に合わせ込まれた抵抗値およびインダクタンスをそれぞれ有し、ＦＭ放送受信回路ｂ２２６に高精度な回路定数を与える。
電源ＩＣｂ２１６の近傍には、複数のチップキャパシタｂ２２７および複数のチップダイオードｂ２２８が実装基板ｂ９の実装面に実装されている。電源ＩＣｂ２１６は、チップキャパシタｂ２２７およびチップダイオードｂ２２８とともに、電源回路ｂ２２９を構成している。
フラッシュメモリｂ２１７は、オペレーティングシステムプログラム、スマートフォンｂ２０１の内部で生成されたデータ、通信機能によって外部から取得したデータおよびプログラムなどを記録するための記憶装置である。
マイクロコンピュータｂ２１８は、ＣＰＵ、ＲＯＭおよびＲＡＭを内蔵しており、各種の演算処理を実行することにより、スマートフォンｂ２０１の複数の機能を実現する演算処理回路である。より具体的には、マイクロコンピュータｂ２１８の働きにより、画像処理や各種アプリケーションプログラムのための演算処理が実現されるようになっている。
電源ＩＣｂ２１９の近くには、複数のチップキャパシタｂ２３０および複数のチップダイオードｂ２３１が実装基板ｂ９の実装面に実装されている。電源ＩＣｂ２１９は、チップキャパシタｂ２３０およびチップダイオードｂ２３１とともに、電源回路ｂ２３２を構成している。
ベースバンドＩＣｂ２２０の近くには、複数のチップ抵抗器ｂ２３３、複数のチップキャパシタｂ２３４、および複数のチップインダクタｂ２３５が、実装基板ｂ９の実装面ｂ９Ａに実装されている。ベースバンドＩＣｂ２２０は、チップ抵抗器ｂ２３３、チップキャパシタｂ２３４およびチップインダクタｂ２３５とともに、ベースバンド通信回路ｂ２３６を構成している。ベースバンド通信回路ｂ２３６は、電話通信およびデータ通信のための通信機能を提供する。
このような構成によって、電源回路ｂ２２９，ｂ２３２によって適切に調整された電力が、伝送処理ＩＣｂ２１２、ＧＰＳ受信ＩＣｂ２１４、ワンセグ放送受信回路ｂ２２３、ＦＭ放送受信回路ｂ２２６、ベースバンド通信回路ｂ２３６、フラッシュメモリｂ２１７およびマイクロコンピュータｂ２１８に供給される。マイクロコンピュータｂ２１８は、伝送処理ＩＣｂ２１２を介して入力される入力信号に応答して演算処理を行い、伝送処理ＩＣｂ２１２から表示パネルｂ２０３に表示制御信号を出力して表示パネルｂ２０３に各種の表示を行わせる。
タッチパネルまたは操作ボタンｂ２０４の操作によってワンセグ放送の受信が指示されると、ワンセグ放送受信回路ｂ２２３の働きによってワンセグ放送が受信される。そして、受信された画像を表示パネルｂ２０３に出力し、受信された音声をスピーカｂ２０５から音響化させるための演算処理が、マイクロコンピュータｂ２１８によって実行される。
また、スマートフォンｂ２０１の位置情報が必要とされるときには、マイクロコンピュータｂ２１８は、ＧＰＳ受信ＩＣｂ２１４が出力する位置情報を取得し、その位置情報を用いた演算処理を実行する。
さらに、タッチパネルまたは操作ボタンｂ２０４の操作によってＦＭ放送受信指令が入力されると、マイクロコンピュータｂ２１８は、ＦＭ放送受信回路ｂ２２６を起動し、受信された音声をスピーカｂ２０５から出力させるための演算処理を実行する。
フラッシュメモリｂ２１７は、通信によって取得したデータの記憶や、マイクロコンピュータｂ２１８の演算や、タッチパネルからの入力によって作成されたデータを記憶するために用いられる。マイクロコンピュータｂ２１８は、必要に応じて、フラッシュメモリｂ２１７に対してデータを書き込み、またフラッシュメモリｂ２１７からデータを読み出す。
電話通信またはデータ通信の機能は、ベースバンド通信回路ｂ２３６によって実現される。マイクロコンピュータｂ２１８は、ベースバンド通信回路ｂ２３６を制御して、音声またはデータを送受信するための処理を行う。
＜第３参考例に係る発明＞
（１）第３参考例に係る発明の特徴
たとえば、第３参考例に係る発明の特徴は、以下のＣ１〜Ｃ１７である。
（Ｃ１）基板と、前記基板上に形成された一対の電極と、基板上に形成され抵抗温度係数の絶対値が２００ｐｐｍ／℃以上の材料からなる抵抗体膜、および前記抵抗体膜に接するように積層された配線膜によって構成され、前記一対の電極の間に形成された複数の抵抗体と、前記一対の電極の間に前記複数の抵抗体をそれぞれ接続する切断可能な複数のヒューズとを含む、チップ抵抗器。
この構成によれば、一つまたは複数のヒューズを選択して切断することにより、一対の電極間から任意の数の抵抗体を切り離したり、一対の電極間に任意の数の抵抗体を組み込んだりすることができる。これにより、チップ抵抗器全体の抵抗値を目標値に正確に合わせ込むことができる。さらに、抵抗体を構成する抵抗体膜は、抵抗温度係数の絶対値が２００ｐｐｍ／℃以上の材料からなることから、チップ抵抗器では、抵抗体の温度に対する感度が向上されている。以上の結果、より正確に抵抗値を合わせ込むことができ、かつ温度の検出に適したチップ抵抗器を提供できる。
（Ｃ２）前記チップ抵抗器が、温度センサである、Ｃ１に記載のチップ抵抗器。
この構成によれば、チップ抵抗器を温度センサとして用いることができる。
（Ｃ３）前記抵抗体膜が、抵抗温度係数の絶対値が２００ｐｐｍ／℃以上となるように酸素の組成比を制御したＴｉＯＮまたはＴｉＯＮＳｉからなる、Ｃ１またはＣ２に記載のチップ抵抗器。
この構成によれば、酸素の組成比を制御したＴｉＯＮまたはＴｉＯＮＳｉによって、抵抗温度係数の絶対値が２００ｐｐｍ／℃以上となる抵抗体膜を構成することができる。
（Ｃ４）前記抵抗体膜が、ＴｉＯＮ、ＴｉＯＮＳｉ、Ｐｔ、Ｎｉ、およびＣｕのうちの１種以上を含むものであってもよい。
（Ｃ５）前記ヒューズが、Ａｌからなることが好ましい。
（Ｃ６）前記基板上に設けられ、前記抵抗体およびヒューズの上から前記基板の表面を覆うパッシベーション膜をさらに含む、Ｃ１〜Ｃ５のいずれか一項に記載のチップ抵抗器。
この構成によれば、パッシベーション膜によって、基板の表面、抵抗体およびヒューズを保護することができる。
（Ｃ７）前記電極を露出させた状態で前記パッシベーション膜上に形成される保護樹脂膜をさらに含む、Ｃ６に記載のチップ抵抗器。
この構成によれば、パッシベーション膜および保護樹脂膜によって、基板の表面、抵抗体およびヒューズを二重に保護することができる。
（Ｃ８）抵抗温度係数の絶対値が２００ｐｐｍ／℃以上の材料からなる抵抗体膜を基板上に形成する工程と、前記抵抗体膜上に配線膜を形成する工程と、前記配線膜および前記抵抗体膜をエッチングによってパターニングすることにより、複数の抵抗体、および前記複数の抵抗体をそれぞれ切り離し可能な複数のヒューズを形成するエッチング工程と、前記複数の抵抗体の全抵抗値を測定する工程と、前記測定された全抵抗値に基づいて、前記複数のヒューズのなかから切断すべきヒューズを選択する工程と、前記選択されたヒューズを切断する工程とを含む、チップ抵抗器の製造方法。
この方法によれば、一つまたは複数のヒューズを選択して切断することにより、チップ抵抗器全体の抵抗値（前記全抵抗値）を目標値に正確に合わせ込むことができる。さらに、抵抗体を構成する抵抗体膜は、抵抗温度係数の絶対値が２００ｐｐｍ／℃以上の材料からなることから、チップ抵抗器では、抵抗体の温度に対する感度が向上されている。以上の結果、より正確に抵抗値を合わせ込むことができ、かつ温度の検出に適したチップ抵抗器を提供できる。
（Ｃ９）前記チップ抵抗器が、温度センサである、Ｃ８に記載のチップ抵抗器の製造方法。
この方法によれば、チップ抵抗器を温度センサとして用いることができる。
（Ｃ１０）前記抵抗体膜を形成する工程が、前記チップ抵抗器の抵抗温度係数の絶対値が２００ｐｐｍ／℃以上となるように酸素の組成比を制御しながらＴｉＯＮまたはＴｉＯＮＳｉからなる抵抗体膜を形成する工程を含む、Ｃ８またはＣ９に記載のチップ抵抗器の製造方法。
この方法によれば、酸素の組成比を制御しながら形成したＴｉＯＮまたはＴｉＯＮＳｉによって、抵抗温度係数の絶対値が２００ｐｐｍ／℃以上となる抵抗体膜を構成することができる。
（Ｃ１１）前記抵抗体膜を形成する工程が、ＴｉＯＮ、ＴｉＯＮＳｉ、Ｐｔ、Ｎｉ、およびＣｕのうちの１種以上を含む抵抗体膜を形成する工程を含んでいてもよい。
（Ｃ１２）前記エッチングが、反応性イオンエッチングを含む、Ｃ８〜Ｃ１１のいずれか一項に記載のチップ抵抗器の製造方法。
この方法によれば、複数の抵抗体およびヒューズを高精度に形成することができる。
（Ｃ１３）前記ヒューズが、Ａｌからなることが好ましい。
（Ｃ１４）前記抵抗体およびヒューズの上から前記基板の表面を覆うパッシベーション膜を前記基板上に形成する工程をさらに含む、Ｃ８〜Ｃ１３のいずれか一項に記載のチップ抵抗器の製造方法。
この方法によれば、パッシベーション膜によって、基板の表面、抵抗体およびヒューズを保護することができる。
（Ｃ１５）前記電極を露出させるように、前記パッシベーション膜上に保護樹脂膜を形成する工程をさらに含む、Ｃ１４に記載のチップ抵抗器の製造方法。
この方法によれば、パッシベーション膜および保護樹脂膜によって、基板の表面、抵抗体およびヒューズを二重に保護することができる。
（Ｃ１６）回路アセンブリは、以上のチップ抵抗器を備えていることが好ましい。
（Ｃ１７）電子機器は、以上のチップ抵抗器を備えていることが好ましい。
（２）第３参考例に係る発明の実施形態
以下では、第３参考例の実施の形態を、添付図面を参照して詳細に説明する。なお、図５５〜図７０で示した符号は、これらの図面でのみ有効であり、他の実施形態に使用されていても、当該他の実施形態の符号と同じ要素を示すものではない。
図５５（ａ）は、第３参考例の一実施形態に係るチップ抵抗器の構成を説明するための模式的な斜視図である。
このチップ抵抗器ｃ１は、微小なチップ部品であり、図５５（ａ）に示すように、直方体形状をなしている。チップ抵抗器ｃ１の平面形状は、直交する二辺（長辺ｃ８１、短辺ｃ８２）がそれぞれ０．４ｍｍ以下、０．２ｍｍ以下の矩形である。好ましくは、チップ抵抗器ｃ１の寸法に関し、長さＬ（長辺ｃ８１の長さ）が約０．３ｍｍであり、幅Ｗ（短辺ｃ８２の長さ）が約０．１５ｍｍであり、厚さＴが約０．１ｍｍである。
このチップ抵抗器ｃ１は、基板上に多数個のチップ抵抗器ｃ１を格子状に形成してから当該基板に溝を形成した後、裏面研磨（または当該基板を溝で分断）して個々のチップ抵抗器ｃ１に分離することによって得られる。
チップ抵抗器ｃ１は、チップ抵抗器ｃ１の本体を構成する基板ｃ２と、一対の外部接続電極となる第１接続電極ｃ３および第２接続電極ｃ４と、第１接続電極ｃ３および第２接続電極ｃ４によって外部接続される素子ｃ５とを主に備えている。
基板ｃ２は、略直方体のチップ形状である。基板ｃ２において図５５（ａ）における上面は、表面ｃ２Ａである。表面ｃ２Ａは、基板ｃ２において素子ｃ５が形成される表面であり、略長方形状である。基板ｃ２の厚さ方向において表面ｃ２Ａとは反対側の面は、裏面ｃ２Ｂである。表面ｃ２Ａと裏面ｃ２Ｂとは、ほぼ同寸法かつ同形状であり、互いに平行である。表面ｃ２Ａにおける一対の長辺ｃ８１および短辺ｃ８２によって区画された矩形状の縁を、周縁部ｃ８５ということにし、裏面ｃ２Ｂにおける一対の長辺ｃ８１および短辺ｃ８２によって区画された矩形状の縁を、周縁部ｃ９０ということにする。表面ｃ２Ａ（裏面ｃ２Ｂ）に直交する法線方向から見ると、周縁部ｃ８５と周縁部ｃ９０とは、重なっている。
基板ｃ２は、表面ｃ２Ａおよび裏面ｃ２Ｂ以外に、複数の側面（側面ｃ２Ｃ、側面ｃ２Ｄ、側面ｃ２Ｅおよび側面ｃ２Ｆ）を有している。当該複数の側面は、表面ｃ２Ａおよび裏面ｃ２Ｂのそれぞれに交差（詳しくは、直交）して延びて、表面ｃ２Ａおよび裏面ｃ２Ｂの間を繋いでいる。
側面ｃ２Ｃは、表面ｃ２Ａおよび裏面ｃ２Ｂにおける長手方向一方側（図５５（ａ）における左手前側）の短辺ｃ８２間に架設されていて、側面ｃ２Ｄは、表面ｃ２Ａおよび裏面ｃ２Ｂにおける長手方向他方側（図５５（ａ）における右奥側）の短辺ｃ８２間に架設されている。側面ｃ２Ｃおよび側面ｃ２Ｄは、当該長手方向における基板ｃ２の両端面である。側面ｃ２Ｅは、表面ｃ２Ａおよび裏面ｃ２Ｂにおける短手方向一方側（図５５（ａ）における左奥側）の長辺ｃ８１間に架設されていて、側面ｃ２Ｆは、表面ｃ２Ａおよび裏面ｃ２Ｂにおける短手方向他方側（図５５（ａ）における右手前側）の長辺ｃ８１間に架設されている。側面ｃ２Ｅおよび側面ｃ２Ｆは、当該短手方向における基板ｃ２の両端面である。側面ｃ２Ｃおよび側面ｃ２Ｄのそれぞれは、側面ｃ２Ｅおよび側面ｃ２Ｆのそれぞれと交差（詳しくは、直交）している。そのため、表面ｃ２Ａ〜側面ｃ２Ｆにおいて隣り合うもの同士が直角を成している。
基板ｃ２では、表面ｃ２Ａおよび側面ｃ２Ｃ〜２Ｆのそれぞれの全域がパッシベーション膜ｃ２３で覆われている。そのため、厳密には、図５５（ａ）では、表面ｃ２Ａおよび側面ｃ２Ｃ〜ｃ２Ｆのそれぞれの全域は、パッシベーション膜ｃ２３の内側（裏側）に位置していて、外部に露出されていない。さらに、チップ抵抗器ｃ１は、樹脂膜ｃ２４（保護樹脂膜）を有している。樹脂膜ｃ２４は、表面ｃ２Ａ上のパッシベーション膜ｃ２３の全域（周縁部ｃ８５およびその内側領域）を覆っている。パッシベーション膜ｃ２３および樹脂膜ｃ２４については、以降で詳説する。
第１接続電極ｃ３および第２接続電極ｃ４は、基板ｃ２の表面ｃ２Ａ上において周縁部ｃ８５よりも内側の領域（周縁部ｃ８５から間隔を開けた位置）に形成されていて、表面ｃ２Ａ上の樹脂膜ｃ２４から部分的に露出されている。換言すれば、樹脂膜ｃ２４は、第１接続電極ｃ３および第２接続電極ｃ４を露出させた状態で表面ｃ２Ａ（厳密には表面ｃ２Ａ上のパッシベーション膜ｃ２３）を覆っている。第１接続電極ｃ３および第２接続電極ｃ４のそれぞれは、たとえば、Ｎｉ（ニッケル）、Ｐｄ（パラジウム）およびＡｕ（金）をこの順番で表面ｃ２Ａ上に積層することによって構成されている。第１接続電極ｃ３および第２接続電極ｃ４は、表面ｃ２Ａの長手方向に互いに間隔を開けて配置されており、表面ｃ２Ａの短手方向において長手の長方形状である。図５５（ａ）では、表面ｃ２Ａにおいて、側面ｃ２Ｃ寄りの位置に第１接続電極ｃ３が設けられ、側面ｃ２Ｄ寄りの位置に第２接続電極ｃ４が設けられている。第１接続電極ｃ３および第２接続電極ｃ４は、前述した法線方向から見た平面視において、ほぼ同寸法かつ同形状である。
素子ｃ５は、回路素子であって、基板ｃ２の表面ｃ２Ａにおける第１接続電極ｃ３と第２接続電極ｃ４との間の領域に形成されていて、パッシベーション膜ｃ２３および樹脂膜ｃ２４によって上から被覆されている。この実施形態の素子ｃ５は、抵抗ｃ５６である。抵抗ｃ５６は、等しい抵抗値を有する複数個の（単位）抵抗体Ｒを表面ｃ２Ａ上でマトリックス状に配列した回路網によって構成されている。抵抗体Ｒは、ＴｉＯＮ（酸化窒化チタン）またはＴｉＯＮＳｉ（ＴｉＳｉＯＮ）からなる。素子ｃ５は、後述する配線膜ｃ２２に電気的に接続されていて、配線膜ｃ２２を介して第１接続電極ｃ３と第２接続電極ｃ４とに電気的に接続されている。つまり、素子ｃ５（複数の抵抗体Ｒ）は、基板ｃ２上に形成され、第１接続電極ｃ３および第２接続電極ｃ４の間に接続されている。
図５５（ｂ）は、チップ抵抗器が実装基板に実装された状態の回路アセンブリをチップ抵抗器の長手方向に沿って切断したときの模式的な断面図である。なお、図５５（ｂ）では、要部のみを断面で示している。
図５５（ｂ）に示すように、チップ抵抗器ｃ１は、実装基板ｃ９に実装される。この状態におけるチップ抵抗器ｃ１および実装基板ｃ９は、回路アセンブリｃ１００を構成している。図５５（ｂ）における実装基板ｃ９の上面は、実装面ｃ９Ａである。実装面ｃ９Ａには、実装基板ｃ９の内部回路（図示せず）に接続された一対（２つ）のランドｃ８８が形成されている。各ランドｃ８８は、たとえば、Ｃｕからなる。各ランドｃ８８の表面には、半田ｃ１３が当該表面から突出するように設けられている。
チップ抵抗器ｃ１を実装基板ｃ９に実装する場合、自動実装機（図示せず）の吸着ノズルｃ９１をチップ抵抗器ｃ１の裏面ｃ２Ｂに吸着してから吸着ノズルｃ９１を動かすことによって、チップ抵抗器ｃ１を搬送する。このとき、吸着ノズルｃ９１は、裏面ｃ２Ｂの長手方向における略中央部分に吸着する。
そして、チップ抵抗器ｃ１を吸着した吸着ノズルｃ９１を実装基板ｃ９まで移動させる。このとき、チップ抵抗器ｃ１の表面ｃ２Ａと実装基板ｃ９の実装面ｃ９Ａとが互いに対向する。この状態で、吸着ノズルｃ９１を移動させて実装基板ｃ９に押し付け、チップ抵抗器ｃ１において、第１接続電極ｃ３を一方のランドｃ８８の半田ｃ１３に接触させ、第２接続電極ｃ４を他方のランドｃ８８の半田ｃ１３に接触させる。次いで、半田ｃ１３を加熱すると、半田ｃ１３が溶融する。その後、半田ｃ１３が冷却されて固まると、第１接続電極ｃ３と当該一方のランドｃ８８とが半田ｃ１３を介して接合し、第２接続電極ｃ４と当該他方のランドｃ８８とが半田ｃ１３を介して接合する。つまり、２つのランドｃ８８のそれぞれが、第１接続電極ｃ３および第２接続電極ｃ４において対応する電極に半田接合される。これにより、実装基板ｃ９へのチップ抵抗器ｃ１の実装（フリップチップ接続）が完了して、回路アセンブリｃ１００が完成する。なお、外部接続電極として機能する第１接続電極ｃ３および第２接続電極ｃ４は、半田濡れ性の向上および信頼性の向上のために、金（Ａｕ）で形成するか、または、後述するように表面に金メッキを施すことが望ましい。
次に、チップ抵抗器ｃ１における他の構成を主に説明する。
図５６は、チップ抵抗器の平面図であり、第１接続電極、第２接続電極および素子の配置関係ならびに素子の平面視の構成（レイアウトパターン）を示す図である。
図５６を参照して、素子ｃ５は、抵抗回路網となっている。具体的に、素子ｃ５は、行方向（基板ｃ２の長手方向）に沿って配列された８個の抵抗体Ｒと、列方向（基板ｃ２の幅方向）に沿って配列された４４個の抵抗体Ｒとで構成された合計３５２個の抵抗体Ｒを有している。これらの抵抗体Ｒは、素子ｃ５の抵抗回路網を構成する複数の素子要素である。
これら多数個の抵抗体Ｒが１個〜６４個の所定個数毎にまとめられて電気的に接続されることによって、複数種類の抵抗回路が形成されている。形成された複数種類の抵抗回路は、導体膜Ｄ（導体で形成された配線膜）で所定の態様に接続されている。さらに、基板ｃ２の表面ｃ２Ａには、抵抗回路を素子ｃ５に対して電気的に組み込んだり、または、素子ｃ５から電気的に分離したりするために切断（溶断）可能な複数のヒューズ（ヒューズ）Ｆが設けられている。複数のヒューズＦおよび導体膜Ｄは、第１接続電極ｃ３の内側辺沿いに、配置領域が直線状になるように配列されている。より具体的には、複数のヒューズＦおよび導体膜Ｄが隣接するように配置され、その配列方向が直線状になっている。複数のヒューズＦは、複数種類の抵抗回路（抵抗回路毎の複数の抵抗体Ｒ）を第１接続電極ｃ３および第２接続電極ｃ４の間（厳密には第１接続電極ｃ３）に対してそれぞれ切断可能（切り離し可能）に接続している。
図５７Ａは、図５６に示す素子の一部分を拡大して描いた平面図である。図５７Ｂは、素子における抵抗体の構成を説明するために描いた図５７ＡのＢ−Ｂに沿う長さ方向の縦断面図である。図５７Ｃは、素子における抵抗体の構成を説明するために描いた図５７ＡのＣ−Ｃに沿う幅方向の縦断面図である。
図５７Ａ、図５７Ｂおよび図５７Ｃを参照して、抵抗体Ｒの構成について説明をする。
チップ抵抗器ｃ１は、前述した配線膜ｃ２２、パッシベーション膜ｃ２３および樹脂膜ｃ２４の他に、絶縁層ｃ２０と抵抗体膜ｃ２１とをさらに備えている（図５７Ｂおよび図５７Ｃ参照）。絶縁層ｃ２０、抵抗体膜ｃ２１、配線膜ｃ２２、パッシベーション膜ｃ２３および樹脂膜ｃ２４は、基板ｃ２（表面ｃ２Ａ）上に形成されている。
絶縁層ｃ２０は、ＳｉＯ２（酸化シリコン）からなる。絶縁層ｃ２０は、基板ｃ２の表面ｃ２Ａの全域を覆っている。絶縁層ｃ２０の厚さは、約１００００Åである。
抵抗体膜ｃ２１は、絶縁層ｃ２０上に形成されている。抵抗体膜ｃ２１は、ＴｉＮ、ＴｉＯＮまたはＴｉＯＮＳｉにより形成されている。抵抗体膜ｃ２１の厚さは、約２０００Åである。抵抗体膜ｃ２１は、第１接続電極ｃ３と第２接続電極ｃ４との間を平行に直線状に延びる複数本の抵抗体膜（以下「抵抗体膜ラインｃ２１Ａ」という）を構成していて、抵抗体膜ラインｃ２１Ａは、ライン方向に所定の位置で切断されている場合がある（図５７Ａ参照）。
抵抗体膜ラインｃ２１Ａ上には、配線膜ｃ２２が積層されている。配線膜ｃ２２は、Ａｌ（アルミニウム）またはアルミニウムとＣｕ（銅）との合金（ＡｌＣｕ合金）からなる。配線膜ｃ２２の厚さは、約８０００Åである。配線膜ｃ２２は、抵抗体膜ラインｃ２１Ａ上に、ライン方向に一定間隔Ｒを開けて積層されていて、抵抗体膜ラインｃ２１Ａに接している。
この構成の抵抗体膜ラインｃ２１Ａおよび配線膜ｃ２２の電気的特徴を回路記号で示すと、図５８の通りである。すなわち、図５８（ａ）に示すように、所定間隔Ｒの領域の抵抗体膜ラインｃ２１Ａ部分が、それぞれ、一定の抵抗値ｒを有する１つの抵抗体Ｒを形成している。
そして、配線膜ｃ２２が積層された領域では、配線膜ｃ２２が隣り合う抵抗体Ｒ同士を電気的に接続することによって、当該配線膜ｃ２２で抵抗体膜ラインｃ２１Ａが短絡されている。よって、図５８（ｂ）に示す抵抗ｒの抵抗体Ｒの直列接続からなる抵抗回路が形成されている。
また、隣接する抵抗体膜ラインｃ２１Ａ同士は抵抗体膜ｃ２１および配線膜ｃ２２で接続されているから、図５７Ａに示す素子ｃ５の抵抗回路網は、図５８（ｃ）に示す（前述した抵抗体Ｒの単位抵抗からなる）抵抗回路を構成している。このように、抵抗体膜ｃ２１および配線膜ｃ２２は、抵抗体Ｒや抵抗回路（つまり素子ｃ５）を構成している。そして、各抵抗体Ｒは、抵抗体膜ラインｃ２１Ａ（抵抗体膜ｃ２１）と、抵抗体膜ラインｃ２１Ａ上にライン方向に一定間隔をあけて積層された複数の配線膜ｃ２２とを含み、配線膜ｃ２２が積層されていない一定間隔Ｒ部分の抵抗体膜ラインｃ２１Ａが、１個の抵抗体Ｒを構成している。抵抗体Ｒを構成している部分における抵抗体膜ラインｃ２１Ａは、その形状および大きさが全て等しい。よって、基板ｃ２上にマトリックス状に配列された多数個の抵抗体Ｒは、等しい抵抗値を有している。
また、抵抗体膜ラインｃ２１Ａ上に積層された配線膜ｃ２２は、抵抗体Ｒを形成するとともに、複数個の抵抗体Ｒを接続して抵抗回路を構成するための導体膜Ｄの役目も果たしている（図５６参照）。
図５９（ａ）は、図５６に示すチップ抵抗器の平面図の一部分を拡大して描いたヒューズを含む領域の部分拡大平面図であり、図５９（ｂ）は、図５９（ａ）のＢ−Ｂに沿う断面構造を示す図である。
図５９（ａ）および（ｂ）に示すように、前述したヒューズＦおよび導体膜Ｄも、抵抗体Ｒを形成する抵抗体膜ｃ２１上に積層された配線膜ｃ２２により形成されている。すなわち、抵抗体Ｒを形成する抵抗体膜ラインｃ２１Ａ上に積層された配線膜ｃ２２と同じレイヤーに、配線膜ｃ２２と同じ金属材料であるＡｌまたはＡｌＣｕ合金によってヒューズＦおよび導体膜Ｄが形成されている。なお、配線膜ｃ２２は、前述したように、抵抗回路を形成するために、複数個の抵抗体Ｒを電気的に接続する導体膜Ｄとしても用いられている。
つまり、抵抗体膜ｃ２１上に積層された同一レイヤーにおいて、抵抗体Ｒを形成するための配線膜や、ヒューズＦや、導体膜Ｄや、さらには、素子ｃ５を第１接続電極ｃ３および第２接続電極ｃ４に接続するための配線膜が、配線膜ｃ２２として、同一の金属材料（ＡｌまたはＡｌＣｕ合金）を用いて形成されている。なお、ヒューズＦを配線膜ｃ２２と異ならせている（区別している）のは、ヒューズＦが切断しやすいように細く形成されていること、および、ヒューズＦの周囲に他の回路要素が存在しないように配置されていることによるからである。
ここで、配線膜ｃ２２において、ヒューズＦが配置された領域を、トリミング対象領域Ｘということにする（図５６および図５９（ａ）参照）。トリミング対象領域Ｘは、第１接続電極ｃ３の内側辺沿いの直線状領域であって、トリミング対象領域Ｘには、ヒューズＦだけでなく、導体膜Ｄも配置されている。また、トリミング対象領域Ｘの配線膜ｃ２２の下方にも抵抗体膜ｃ２１が形成されている（図５９（ｂ）参照）。そして、ヒューズＦは、配線膜ｃ２２において、トリミング対象領域Ｘ以外の部分よりも配線間距離が大きい（周囲から離された）配線である。
なお、ヒューズＦは、配線膜ｃ２２の一部だけでなく、抵抗体Ｒ（抵抗体膜ｃ２１）の一部と抵抗体膜ｃ２１上の配線膜ｃ２２の一部とのまとまり（ヒューズ素子）を指していてもよい。
また、ヒューズＦは、導体膜Ｄと同一のレイヤーを用いる場合のみを説明したが、導体膜Ｄでは、その上に更に別の導体膜を積層するようにし、導体膜Ｄ全体の抵抗値を下げるようにしてもよい。なお、この場合であっても、ヒューズＦの上に導体膜を積層しなければ、ヒューズＦの溶断性が悪くなることはない。
図６０は、第３参考例の実施形態に係る素子の電気回路図である。
図６０を参照して、素子ｃ５は、基準抵抗回路Ｒ８と、抵抗回路Ｒ６４、２つの抵抗回路Ｒ３２、抵抗回路Ｒ１６、抵抗回路Ｒ８、抵抗回路Ｒ４、抵抗回路Ｒ２、抵抗回路Ｒ１、抵抗回路Ｒ／２、抵抗回路Ｒ／４、抵抗回路Ｒ／８、抵抗回路Ｒ／１６、抵抗回路Ｒ／３２とを第１接続電極ｃ３からこの順番で直列接続することによって構成されている。基準抵抗回路Ｒ８および抵抗回路Ｒ６４〜Ｒ２のそれぞれは、自身の末尾の数（Ｒ６４の場合には「６４」）と同数の抵抗体Ｒを直列接続することで構成されている。抵抗回路Ｒ１は、１つの抵抗体Ｒで構成されている。抵抗回路Ｒ／２〜Ｒ／３２のそれぞれは、自身の末尾の数（Ｒ／３２の場合には「３２」）と同数の抵抗体Ｒを並列接続することで構成されている。抵抗回路の末尾の数の意味については、後述する図６１および図６２においても同じである。
そして、基準抵抗回路Ｒ８以外の抵抗回路Ｒ６４〜抵抗回路Ｒ／３２のそれぞれに対して、ヒューズＦが１つずつ並列的に接続されている。ヒューズＦ同士は、直接または導体膜Ｄ（図５９（ａ）参照）を介して直列に接続されている。
図６０に示すように全てのヒューズＦが溶断されていない状態では、素子ｃ５は、第１接続電極ｃ３および第２接続電極ｃ４間に設けられた８個の抵抗体Ｒの直列接続からなる基準抵抗回路Ｒ８の抵抗回路を構成している。たとえば、１個の抵抗体Ｒの抵抗値ｒをｒ＝８Ωとすれば、８ｒ＝６４Ωの抵抗回路（基準抵抗回路Ｒ８）により第１接続電極ｃ３および第２接続電極ｃ４が接続されたチップ抵抗器ｃ１が構成されている。
また、全てのヒューズＦが溶断されていない状態では、基準抵抗回路Ｒ８以外の複数種類の抵抗回路は、短絡された状態となっている。つまり、基準抵抗回路Ｒ８には、１２種類１３個の抵抗回路Ｒ６４〜Ｒ／３２が直列に接続されているが、各抵抗回路は、それぞれ並列に接続されたヒューズＦにより短絡されているので、電気的に見ると、各抵抗回路は素子ｃ５に組み込まれてはいない。
この実施形態に係るチップ抵抗器ｃ１では、要求される抵抗値に応じて、ヒューズＦを選択的に、たとえばレーザ光で溶断する。それにより、並列的に接続されたヒューズＦが溶断された抵抗回路は、素子ｃ５に組み込まれることになる。よって、素子ｃ５の全体の抵抗値を、溶断されたヒューズＦに対応する抵抗回路が直列に接続されて組み込まれた抵抗値とすることができる。
特に、複数種類の抵抗回路は、等しい抵抗値を有する抵抗体Ｒが、直列に１個、２個、４個、８個、１６個、３２個…と、公比が２となる等比数列的に抵抗体Ｒの個数が増加されて接続された複数種類の直列抵抗回路ならびに等しい抵抗値の抵抗体Ｒが並列に２個、４個、８個、１６個…と、公比が２となる等比数列的に抵抗体Ｒの個数が増加されて接続された複数種類の並列抵抗回路を備えている。そのため、ヒューズＦ（前述したヒューズ素子も含む）を選択的に溶断することにより、素子ｃ５（抵抗ｃ５６）全体の抵抗値を、細かく、かつデジタル的に、任意の抵抗値となるように調整して、チップ抵抗器ｃ１において所望の値の抵抗を発生させることができる。
図６１は、第３参考例の他の実施形態に係る素子の電気回路図である。
図６０に示すように基準抵抗回路Ｒ８および抵抗回路Ｒ６４〜抵抗回路Ｒ／３２を直列接続して素子ｃ５を構成する代わりに、図６１に示すように素子ｃ５を構成してもかまわない。詳しくは、第１接続電極ｃ３および第２接続電極ｃ４の間で、基準抵抗回路Ｒ／１６と、１２種類の抵抗回路Ｒ／１６、Ｒ／８、Ｒ／４、Ｒ／２、Ｒ１、Ｒ２、Ｒ４、Ｒ８、Ｒ１６、Ｒ３２、Ｒ６４、Ｒ１２８の並列接続回路との直列接続回路によって素子ｃ５を構成してもよい。
この場合、基準抵抗回路Ｒ／１６以外の１２種類の抵抗回路には、それぞれ、ヒューズＦが直列に接続されている。全てのヒューズＦが溶断されていない状態では、各抵抗回路は素子ｃ５に対して電気的に組み込まれている。要求される抵抗値に応じて、ヒューズＦを選択的に、たとえばレーザ光で溶断すれば、溶断されたヒューズＦに対応する抵抗回路（ヒューズＦが直列に接続された抵抗回路）は、素子ｃ５から電気的に分離されるので、チップ抵抗器ｃ１全体の抵抗値を調整することができる。
図６２は、第３参考例のさらに他の実施形態に係る素子の電気回路図である。
図６２に示す素子ｃ５の特徴は、複数種類の抵抗回路の直列接続と、複数種類の抵抗回路の並列接続とが直列に接続された回路構成となっていることである。直列接続される複数種類の抵抗回路には、先の実施形態と同様、抵抗回路毎に、並列にヒューズＦが接続されていて、直列接続された複数種類の抵抗回路は、全てヒューズＦで短絡状態とされている。従って、ヒューズＦを溶断すると、その溶断されるヒューズＦで短絡されていた抵抗回路が、素子ｃ５に電気的に組み込まれることになる。
一方、並列接続された複数種類の抵抗回路には、それぞれ、直列にヒューズＦが接続されている。従って、ヒューズＦを溶断することにより、溶断されたヒューズＦが直列に接続されている抵抗回路を、抵抗回路の並列接続から電気的に切り離すことができる。
かかる構成とすれば、たとえば、１ｋΩ以下の小抵抗は並列接続側で作り、１ｋΩ以上の抵抗回路を直列接続側で作れば、数Ωの小抵抗から数ＭΩの大抵抗までの広範な範囲の抵抗回路を、等しい基本設計で構成した抵抗の回路網を用いて作ることができる。つまりチップ抵抗器ｃ１では、一つまたは複数のヒューズＦを選択して切断することにより、複数種類の抵抗値に、容易にかつ速やかに対応することができる。換言すれば、抵抗値の異なる複数の抵抗体Ｒを組み合わせることによって、様々な抵抗値のチップ抵抗器ｃ１を共通の設計で実現することができる。
以上のように、このチップ抵抗器ｃ１では、トリミング対象領域Ｘにおいて、複数の抵抗体Ｒ（抵抗回路）の接続状態が変更可能である。
図６３は、チップ抵抗器の模式的な断面図である。
次に、図６３を参照して、チップ抵抗器ｃ１についてさらに詳しく説明する。なお、説明の便宜上、図６３では、前述した素子ｃ５については簡略化して示しているとともに、基板ｃ２以外の各要素にはハッチングを付している。
ここでは、前述したパッシベーション膜ｃ２３および樹脂膜ｃ２４について説明する。
パッシベーション膜ｃ２３は、たとえばＳｉＮ（窒化シリコン）からなり、その厚さは、１０００Å〜５０００Å（ここでは、約３０００Å）である。パッシベーション膜ｃ２３は、表面ｃ２Ａおよび側面ｃ２Ｃ〜ｃ２Ｆのそれぞれにおける全域に亘って設けられている。表面ｃ２Ａ上のパッシベーション膜ｃ２３は、抵抗体膜ｃ２１および抵抗体膜ｃ２１上の各配線膜ｃ２２（つまり、素子ｃ５）を表面（図６３の上側）から被覆していて、素子ｃ５における各抵抗体Ｒの上面を覆っている。そのため、パッシベーション膜ｃ２３は、前述したトリミング対象領域Ｘにおける配線膜ｃ２２（ヒューズＦ）も覆っている（図５９（ｂ）参照）。また、パッシベーション膜ｃ２３は、素子ｃ５（配線膜ｃ２２および抵抗体膜ｃ２１）に接しており、抵抗体膜ｃ２１以外の領域では絶縁層ｃ２０にも接している。これにより、表面ｃ２Ａ上のパッシベーション膜ｃ２３は、素子ｃ５、ヒューズＦおよび絶縁層ｃ２０の上から表面ｃ２Ａ全域を覆っている。そのため、パッシベーション膜ｃ２３によって、基板ｃ２の表面ｃ２Ａ、抵抗体ＲおよびヒューズＦを保護することができる。また、表面ｃ２Ａでは、パッシベーション膜ｃ２３によって、抵抗体Ｒ間における配線膜ｃ２２以外での短絡（隣り合う抵抗体膜ラインｃ２１Ａ間における短絡）が防止されている。
一方、側面ｃ２Ｃ〜ｃ２Ｆのそれぞれに設けられたパッシベーション膜ｃ２３は、側面ｃ２Ｃ〜ｃ２Ｆのそれぞれを保護する保護層として機能している。側面ｃ２Ｃ〜ｃ２Ｆのそれぞれと表面ｃ２Ａとの境界は、前述した周縁部ｃ８５であるが、パッシベーション膜ｃ２３は、当該境界（周縁部ｃ８５）も覆っている。パッシベーション膜ｃ２３において、周縁部ｃ８５を覆っている部分（周縁部ｃ８５に重なっている部分）を端部ｃ２３Ａということにする。なお、パッシベーション膜ｃ２３は極めて薄い膜なので、本実施形態では、側面ｃ２Ｃ〜ｃ２Ｆのそれぞれを覆うパッシベーション膜ｃ２３を、基板ｃ２の一部とみなすことにする。そのため、側面ｃ２Ｃ〜ｃ２Ｆのそれぞれを覆うパッシベーション膜ｃ２３を、側面ｃ２Ｃ〜ｃ２Ｆそのものとみなすことにしている。
樹脂膜ｃ２４は、パッシベーション膜ｃ２３とともにチップ抵抗器ｃ１の表面ｃ２Ａを保護するものであり、ポリイミド等の樹脂からなる。樹脂膜ｃ２４の厚みは、約５μｍである。
樹脂膜ｃ２４は、表面ｃ２Ａ上のパッシベーション膜ｃ２３上に形成されていて、パッシベーション膜ｃ２３の表面（パッシベーション膜ｃ２３に被覆された抵抗体膜ｃ２１および配線膜ｃ２２も含む）の全域を被覆している。そのため、パッシベーション膜ｃ２３および樹脂膜ｃ２４によって、基板ｃ２の表面ｃ２Ａ、抵抗体ＲおよびヒューズＦを二重に保護することができる。樹脂膜ｃ２４の周縁部は、平面視において、パッシベーション膜ｃ２３の端部ｃ２３Ａ（表面ｃ２Ａの周縁部ｃ８５）と一致している。
樹脂膜ｃ２４において、平面視で離れた２つの位置には、開口ｃ２５が１つずつ形成されている。各開口ｃ２５は、樹脂膜ｃ２４およびパッシベーション膜ｃ２３を、それぞれの厚さ方向において連続して貫通する貫通孔である。そのため、開口ｃ２５は、樹脂膜ｃ２４だけでなくパッシベーション膜ｃ２３にも形成されている。各開口ｃ２５からは、配線膜ｃ２２の一部が露出されている。配線膜ｃ２２において各開口ｃ２５から露出された部分は、外部接続用のパッド領域ｃ２２Ａとなっている。
２つの開口ｃ２５のうち、一方の開口ｃ２５は、第１接続電極ｃ３によって埋め尽くされ、他方の開口ｃ２５は、第２接続電極ｃ４によって埋め尽くされている。
ここで、第１接続電極ｃ３および第２接続電極ｃ４のそれぞれは、Ｎｉ層ｃ３３、Ｐｄ層ｃ３４およびＡｕ層ｃ３５を表面ｃ２Ａ側からこの順で有している。そのため、第１接続電極ｃ３および第２接続電極ｃ４のそれぞれにおいて、Ｎｉ層ｃ３３とＡｕ層ｃ３５との間にＰｄ層ｃ３４が介装されている。第１接続電極ｃ３および第２接続電極ｃ４のそれぞれにおいて、Ｎｉ層ｃ３３は各接続電極の大部分を占めており、Ｐｄ層ｃ３４およびＡｕ層ｃ３５は、Ｎｉ層ｃ３３に比べて格段に薄く形成されている。Ｎｉ層ｃ３３は、チップ抵抗器ｃ１が実装基板ｃ９に実装された際に（図５５（ｂ）参照）、各開口ｃ２５のパッド領域ｃ２２Ａにおける配線膜ｃ２２のＡｌと、前述した半田ｃ１３とを中継する役割を有している。
このように、第１接続電極ｃ３および第２接続電極ｃ４では、Ｎｉ層ｃ３３の表面がＡｕ層ｃ３５によって覆われているので、Ｎｉ層ｃ３３が酸化することを防止できる。また、第１接続電極ｃ３および第２接続電極ｃ４では、Ａｕ層ｃ３５を薄くすることによってＡｕ層ｃ３５に貫通孔（ピンホール）ができてしまっても、Ｎｉ層ｃ３３とＡｕ層ｃ３５との間に介装されたＰｄ層ｃ３４が当該貫通孔を塞いでいるので、当該貫通孔からＮｉ層ｃ３３が外部に露出されて酸化することを防止できる。
そして、第１接続電極ｃ３および第２接続電極ｃ４のそれぞれでは、Ａｕ層ｃ３５が、最表面に露出しており、樹脂膜ｃ２４の開口ｃ２５から外部を臨んでいる。第１接続電極ｃ３は、一方の開口ｃ２５を介して、この開口ｃ２５におけるパッド領域ｃ２２Ａにおいて配線膜ｃ２２に対して電気的に接続されている。第２接続電極ｃ４は、他方の開口ｃ２５を介して、この開口ｃ２５におけるパッド領域ｃ２２Ａにおいて配線膜ｃ２２に対して電気的に接続されている。第１接続電極ｃ３および第２接続電極ｃ４のそれぞれでは、Ｎｉ層ｃ３３がパッド領域ｃ２２Ａに対して接続されている。これにより、第１接続電極ｃ３および第２接続電極ｃ４のそれぞれは、素子ｃ５に対して電気的に接続されている。ここで、配線膜ｃ２２は、抵抗体Ｒのまとまり（抵抗ｃ５６）、第１接続電極ｃ３および第２接続電極ｃ４のそれぞれに接続された配線を形成している。
このように、開口ｃ２５が形成された樹脂膜ｃ２４およびパッシベーション膜ｃ２３は、開口ｃ２５から第１接続電極ｃ３および第２接続電極ｃ４を露出させた状態で表面ｃ２Ａを覆っている。そのため、樹脂膜ｃ２４の表面において開口ｃ２５からはみ出した第１接続電極ｃ３および第２接続電極ｃ４を介して、チップ抵抗器ｃ１と実装基板ｃ９との間における電気的接続を達成することができる（図５５（ｂ）参照）。
図６４Ａ〜図６４Ｇは、図６３に示すチップ抵抗器の製造方法を示す図解的な断面図である。
まず、図６４Ａに示すように、基板ｃ２の元となる基板ｃ３０を用意する。この場合、基板ｃ３０の表面ｃ３０Ａは、基板ｃ２の表面ｃ２Ａであり、基板ｃ３０の裏面ｃ３０Ｂは、基板ｃ２の裏面ｃ２Ｂである。
そして、基板ｃ３０の表面ｃ３０Ａを熱酸化して、表面ｃ３０ＡにＳｉＯ２等からなる絶縁層ｃ２０を形成し、絶縁層ｃ２０上に素子ｃ５（抵抗体Ｒおよび抵抗体Ｒに接続された配線膜ｃ２２）を形成する。
図６５は、素子の製造工程を説明するための図である。
具体的には、図６５を参照して、スパッタリングにより、絶縁層ｃ２０の上に、ＴｉＯＮまたはＴｉＯＮＳｉの抵抗体膜ｃ２１を全面に形成する（ステップＳ１）。スパッタリングは、酸素および窒素を流しながら行われる。この際、Ｔｉのターゲットに対して窒素や酸素が衝突することで、Ｔｉの原子がターゲットから弾き飛ばされる。Ｔｉの原子と窒素原子や酸素原子とが結合することによって、ＴｉＯＮが生成され、抵抗体膜ｃ２１となって絶縁層ｃ２０上に付着する。この際、絶縁層ｃ２０に付着したＴｉＯＮと、絶縁層ｃ２０下の基板ｃ３０（ここでは、Ｓｉからなるシリコン基板）のＳｉとが結合すると、絶縁層ｃ２０上には、ＴｉＯＮＳｉからなる抵抗体膜ｃ２１が形成される。
スパッタリング中に流す酸素の流量は、目標とする抵抗温度係数に応じて調整される。
図６６は、素子の製造工程におけるスパッタリングでの酸素流量と完成した抵抗体膜の抵抗温度係数との関係を示すグラフである。
ここで、抵抗温度係数とは、抵抗体膜ｃ２１（抵抗体Ｒ）の温度特性の１つであり、抵抗体膜ｃ２１を構成する物質に専ら依存するものである。スパッタリング中の酸素流量を調整することによって、抵抗体膜ｃ２１を構成するＴｉＯＮまたはＴｉＯＮＳｉの組成を調整して抵抗温度係数を所望の値となるように制御することができる。
具体的には、スパッタリング中での酸素流量を増やすと、その分、Ｔｉ原子と酸素原子との結合が促進されるので、完成した抵抗体膜ｃ２１のＴｉＯＮまたはＴｉＯＮＳｉにおける酸素の組成比が増加する。図６６を参照して、酸素の組成比（換言すれば、酸素流量）が増加するのに応じて、抵抗体膜ｃ２１では抵抗温度係数が正の値から負の値まで低下する。ここで、抵抗温度係数の絶対値が２００ｐｐｍ／℃以上である場合には（図６６において太い実線で示したカーブの領域参照）、温度変化に対する抵抗体膜ｃ２１（換言すれば、抵抗体Ｒ）の抵抗値の変動量が大きくなることが分かった。つまり、抵抗温度係数の絶対値が２００ｐｐｍ／℃以上である場合には、抵抗体Ｒの温度に対する感度が向上されること（抵抗体Ｒの温度特性が良好になること）が分かった。また、酸素流量を調整することによって抵抗体Ｒの温度特性（抵抗温度係数）の制御が可能となることも分かった。
そこで、スパッタリングの際、完成した抵抗体膜ｃ２１の抵抗温度係数の絶対値が２００ｐｐｍ／℃以上になるように、酸素流量が調整される（前述したステップＳ１）。具体的には、図６６では、抵抗温度係数を＋２００ｐｐｍ／℃以上にしたい場合には、酸素流量が７ｓｃｃｍ（ＳＩ単位では、１１．８３×１０−４Ｐａ・ｍ３／ｓｅｃ）以下となるように調整される。また、抵抗温度係数を−２００ｐｐｍ／℃以下にしたい場合には、酸素流量が１５ｓｃｃ（ＳＩ単位では、２５．３５×１０−４Ｐａ・ｍ３／ｓｅｃ）以上となるように調整される。これにより、完成した抵抗体膜ｃ２１は、抵抗温度係数の絶対値が２００ｐｐｍ／℃以上となるよう酸素の組成比が制御されたＴｉＯＮまたはＴｉＯＮＳｉからなる。換言すれば、酸素の組成比を制御したＴｉＯＮまたはＴｉＯＮＳｉによって、抵抗温度係数の絶対値が２００ｐｐｍ／℃以上となる抵抗体膜ｃ２１を構成することができる。
図６５を参照して、このように抵抗体膜ｃ２１を形成した後、ステップＳ１とは別のスパッタリングによって、抵抗体膜ｃ２１に接するように抵抗体膜ｃ２１の上にアルミニウム（Ａｌ）の配線膜ｃ２２を積層する（ステップＳ２）。
その後、フォトリソグラフィプロセスを用い、たとえばＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等のドライエッチングにより抵抗体膜ｃ２１および配線膜ｃ２２を選択的に除去してパターニングする（ステップＳ３）。これにより、図５７Ａに示すように、平面視で、抵抗体膜ｃ２１が積層された一定幅の抵抗体膜ラインｃ２１Ａが一定間隔をあけて列方向に配列される構成を得る。このとき、部分的に抵抗体膜ラインｃ２１Ａおよび配線膜ｃ２２が切断された領域も形成されるとともに、前述したトリミング対象領域ＸにおいてヒューズＦおよび導体膜Ｄが形成される（図５６参照）。ここで、ドライエッチングによって、抵抗体膜ラインｃ２１Ａ（換言すれば、複数の抵抗体Ｒとなる部分）およびヒューズＦを高精度に形成することができる。
図６５に戻り、続いて、たとえばウェットエッチングにより抵抗体膜ラインｃ２１Ａの上に積層された配線膜ｃ２２を選択的に除去する（ステップＳ４）。この結果、抵抗体膜ラインｃ２１Ａ上に一定間隔Ｒをあけて配線膜ｃ２２が積層された構成の素子ｃ５（複数の抵抗体Ｒ）が得られる。この際、抵抗体膜ｃ２１および配線膜ｃ２２が目標寸法で形成されたか否かを確かめるために、素子ｃ５全体の抵抗値を測定してもよい。
図６４Ａを参照して、素子ｃ５は、１枚の基板ｃ３０に形成するチップ抵抗器ｃ１の数に応じて、基板ｃ３０の表面ｃ３０Ａ上における多数の箇所に形成される。基板ｃ３０において素子ｃ５（前述した抵抗ｃ５６）が形成された１つの領域をチップ部品領域Ｙというと、基板ｃ３０の表面ｃ３０Ａには、抵抗ｃ５６をそれぞれ有する複数のチップ部品領域Ｙ（つまり、素子ｃ５）が形成（設定）される。１つのチップ部品領域Ｙは、完成した１つのチップ抵抗器ｃ１（図６３参照）を平面視したものと一致する。そして、基板ｃ３０の表面ｃ３０Ａにおいて、隣り合うチップ部品領域Ｙの間の領域を、境界領域Ｚということにする。境界領域Ｚは、帯状をなしていて、平面視で格子状に延びている。境界領域Ｚによって区画された１つの格子の中にチップ部品領域Ｙが１つ配置されている。境界領域Ｚの幅は、１μｍ〜６０μｍ（たとえば２０μｍ）と極めて狭いので、基板ｃ３０では多くのチップ部品領域Ｙを確保でき、結果としてチップ抵抗器ｃ１の大量生産が可能になる。
次いで、図６４Ａに示すように、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法によって、ＳｉＮからなる絶縁膜ｃ４５を、基板ｃ３０の表面ｃ３０Ａの全域に亘って形成する。絶縁膜ｃ４５は、絶縁層ｃ２０および絶縁層ｃ２０上の素子ｃ５（抵抗体膜ｃ２１や配線膜ｃ２２）を全て覆っていて、これらに接している。そのため、絶縁膜ｃ４５は、前述したトリミング対象領域Ｘ（図５６参照）における配線膜ｃ２２も覆っている。また、絶縁膜ｃ４５は、基板ｃ３０の表面ｃ３０Ａにおいて全域に亘って形成されることから、表面ｃ３０Ａにおいて、トリミング対象領域Ｘ以外の領域にまで延びて形成される。これにより、絶縁膜ｃ４５は、表面ｃ３０Ａ（表面ｃ３０Ａ上の素子ｃ５も含む）全域を保護する保護膜となる。
次いで、図６４Ｂに示すように、絶縁膜ｃ４５を全て覆うように、基板ｃ３０の表面ｃ３０Ａの全域に亘ってレジストパターンｃ４１を形成する。レジストパターンｃ４１には、開口ｃ４２が形成されている。
図６７は、図６４Ｂの工程において溝を形成するために用いられるレジストパターンの一部の模式的な平面図である。
図６７を参照して、レジストパターンｃ４１の開口ｃ４２は、多数のチップ抵抗器ｃ１（換言すれば、前述したチップ部品領域Ｙ）を行列状（格子状でもある）に配置した場合において平面視で隣り合うチップ抵抗器ｃ１の輪郭の間の領域（図６７においてハッチングを付した部分であり、換言すれば、境界領域Ｚ）に一致（対応）している。そのため、開口ｃ４２の全体形状は、互いに直交する直線部分ｃ４２Ａおよびｃ４２Ｂを複数有する格子状になっている。
レジストパターンｃ４１では、開口ｃ４２において互いに直交する直線部分ｃ４２Ａおよびｃ４２Ｂは、互いに直交した状態を保ちながら（湾曲することなく）つながっている。そのため、直線部分ｃ４２Ａおよびｃ４２Ｂの交差部分ｃ４３は、平面視で略９０°をなすように尖っている。
図６４Ｂを参照して、レジストパターンｃ４１をマスクとするプラズマエッチングにより、絶縁膜ｃ４５、絶縁層ｃ２０および基板ｃ３０のそれぞれを選択的に除去する。これにより、隣り合う素子ｃ５（チップ部品領域Ｙ）の間の境界領域Ｚにおいて基板ｃ３０の材料が除去される。その結果、平面視においてレジストパターンｃ４１の開口ｃ４２と一致する位置（境界領域Ｚ）には、絶縁膜ｃ４５および絶縁層ｃ２０を貫通して基板ｃ３０の表面ｃ３０Ａから基板ｃ３０の厚さ途中まで到達する所定深さの溝ｃ４４が形成される。溝ｃ４４は、互いに対向する１対の側壁ｃ４４Ａと、当該１対の側壁ｃ４４Ａの下端（基板ｃ３０の裏面ｃ３０Ｂ側の端）の間を結ぶ底壁ｃ４４Ｂとによって区画されている。基板ｃ３０の表面ｃ３０Ａを基準とした溝ｃ４４の深さは約１００μｍであり、溝ｃ４４の幅（対向する側壁ｃ４４Ａの間隔）は約２０μｍであって、深さ方向全域に渡って一定である。
基板ｃ３０における溝ｃ４４の全体形状は、平面視でレジストパターンｃ４１の開口ｃ４２（図６７参照）と一致する格子状になっている。そして、基板ｃ３０の表面ｃ３０Ａでは、各素子ｃ５が形成されたチップ部品領域Ｙのまわりを溝ｃ４４における矩形枠体部分（境界領域Ｚ）が取り囲んでいる。基板ｃ３０において素子ｃ５が形成された部分は、チップ抵抗器ｃ１の半製品ｃ５０である。基板ｃ３０の表面ｃ３０Ａでは、溝ｃ４４に取り囲まれたチップ部品領域Ｙに半製品ｃ５０が１つずつ位置していて、これらの半製品ｃ５０は、行列状に整列配置されている。このように溝ｃ４４を形成することによって、基板ｃ３０を複数のチップ部品領域Ｙ毎の基板ｃ２に分離する。
図６４Ｂに示すように溝ｃ４４が形成された後、レジストパターンｃ４１を除去し、図６４Ｃに示すようにマスクｃ６５を用いたエッチングによって、絶縁膜ｃ４５を選択的に除去する。マスクｃ６５では、絶縁膜ｃ４５において平面視で各パッド領域ｃ２２Ａ（図６３参照）に一致する部分に、開口ｃ６６が形成されている。これにより、エッチングによって、絶縁膜ｃ４５において開口ｃ６６と一致する部分が除去され、当該部分には、開口ｃ２５が形成される。これにより、絶縁膜ｃ４５は、開口ｃ２５において各パッド領域ｃ２２Ａを露出させるように形成されたことになる。１つの半製品ｃ５０につき、開口ｃ２５は２つ形成される。
各半製品ｃ５０において、絶縁膜ｃ４５に２つの開口ｃ２５を形成した後に、抵抗測定装置（図示せず）のプローブｃ７０を各開口ｃ２５のパッド領域ｃ２２Ａに接触させて、素子ｃ５の全体の抵抗値（複数の抵抗体Ｒの全抵抗値）を測定する。ここでの測定結果（前述した全抵抗値）に基づいて、複数のヒューズＦのなかから切断すべきヒューズＦを選択する。
そして、絶縁膜ｃ４５越しにレーザ光（図示せず）を（先程選択された）ヒューズＦ（図５６参照）に照射することによって、前述したトリミング対象領域Ｘの配線膜ｃ２２をレーザ光でトリミングして、当該ヒューズＦを切断（溶断）する。このようにして、必要な抵抗値となるようにヒューズＦを溶断（トリミング）することによって、前述したように、半製品ｃ５０（換言すれば、チップ抵抗器ｃ１）全体の抵抗値を調整できる。このとき、絶縁膜ｃ４５が素子ｃ５を覆うカバー膜となっているので、溶断の際に生じた破片などが素子ｃ５に付着して短絡が生じることを防止できる。また、絶縁膜ｃ４５がヒューズＦ（抵抗体膜ｃ２１）を覆っていることから、レーザ光のエネルギーをヒューズＦに蓄えてヒューズＦを確実に溶断することができる。
その後、ＣＶＤ法によって絶縁膜ｃ４５上にＳｉＮを形成し、絶縁膜ｃ４５を厚くする。このとき、図６４Ｄに示すように、溝ｃ４４の内周面（前述した側壁ｃ４４Ａの区画面４４Ｃや底壁ｃ４４Ｂの上面）の全域にも絶縁膜ｃ４５が形成される。最終的な絶縁膜ｃ４５（図６４Ｄに示された状態）は、１０００Å〜５０００Å（ここでは、約３０００Å）の厚さを有している。このとき、絶縁膜ｃ４５の一部は、各開口ｃ２５に入り込んで開口ｃ２５を塞いでいる。
その後、ポリイミドからなる感光性樹脂の液体を、基板ｃ３０に対して、絶縁膜ｃ４５の上からスプレー塗布して、図６４Ｄに示すように感光性樹脂の樹脂膜ｃ４６を形成する。この際、当該液体が溝ｃ４４内に入り込まないように、平面視で溝ｃ４４だけを覆うパターンを有するマスク（図示せず）越しに、当該液体が基板ｃ３０に対して塗布される。その結果、当該液状の感光性樹脂は、基板ｃ３０上だけに形成され、基板ｃ３０上において、樹脂膜ｃ４６となる。表面ｃ３０Ａ上の樹脂膜ｃ４６の表面は、表面ｃ３０Ａに沿って平坦になっている。
なお、当該液体が溝ｃ４４内に入り込んでいないので、溝ｃ４４内には、樹脂膜ｃ４６が形成されていない。また、感光性樹脂の液体をスプレー塗布する以外に、当該液体をスピン塗布したり、感光性樹脂からなるシートを基板ｃ３０の表面ｃ３０Ａに貼り付けたりすることによって、樹脂膜ｃ４６を形成してもよい。
次いで、樹脂膜ｃ４６に熱処理（キュア処理）を施す。これにより、樹脂膜ｃ４６の厚みが熱収縮するとともに、樹脂膜ｃ４６が硬化して膜質が安定する。
次いで、図６４Ｅに示すように、樹脂膜ｃ４６をパターニングし、表面ｃ３０Ａ上の樹脂膜ｃ４６において平面視で配線膜ｃ２２の各パッド領域ｃ２２Ａ（開口ｃ２５）と一致する部分を選択的に除去する。具体的には、平面視で各パッド領域ｃ２２Ａに整合（一致）するパターンの開口ｃ６１が形成されたマスクｃ６２を用いて、樹脂膜ｃ４６を、当該パターンで露光して現像する。これにより、各パッド領域ｃ２２Ａの上方で樹脂膜ｃ４６が分離される。次いで、図示しないマスクを用いたＲＩＥによって各パッド領域ｃ２２Ａ上の絶縁膜ｃ４５が除去されることで、各開口ｃ２５が開放されてパッド領域ｃ２２Ａが露出される。
次いで、無電解めっきによって、Ｎｉ、ＰｄおよびＡｕを積層することで構成されたＮｉ／Ｐｄ／Ａｕ積層膜を各開口ｃ２５におけるパッド領域ｃ２２Ａ上に形成することによって、図６４Ｆに示すように、パッド領域ｃ２２Ａ上に第１接続電極ｃ３および第２接続電極ｃ４を形成する。
図６８は、第１接続電極および第２接続電極の製造工程を説明するための図である。
詳しくは、図６８を参照して、まず、パッド領域ｃ２２Ａの表面が浄化されることで、当該表面の有機物（炭素のしみ等のスマットや油脂性の汚れも含む）が除去（脱脂）される（ステップＳ１１）。次いで、当該表面の酸化膜が除去される（ステップＳ１２）。次いで、当該表面においてジンケート処理が実施されて、当該表面における（配線膜ｃ２２の）ＡｌがＺｎに置換される（ステップＳ１３）。次いで、当該表面上のＺｎが硝酸等で剥離されて、パッド領域ｃ２２Ａでは、新しいＡｌが露出される（ステップＳ１４）。
次いで、パッド領域ｃ２２Ａをめっき液に浸けることによって、パッド領域ｃ２２Ａにおける新しいＡｌの表面にＮｉめっきが施される。これにより、めっき液中のＮｉが化学的に還元析出されて、当該表面にＮｉ層ｃ３３が形成される（ステップＳ１５）。
次いで、Ｎｉ層ｃ３３を別のめっき液に浸けることによって、当該Ｎｉ層ｃ３３の表面にＰｄめっきが施される。これにより、めっき液中のＰｄが化学的に還元析出されて、当該Ｎｉ層ｃ３３の表面にＰｄ層ｃ３４が形成される（ステップＳ１６）。
次いで、Ｐｄ層ｃ３４をさらに別のめっき液に浸けることによって、当該Ｐｄ層ｃ３４の表面にＡｕめっきが施される。これにより、めっき液中のＡｕが化学的に還元析出されて、当該Ｐｄ層ｃ３４の表面にＡｕ層ｃ３５が形成される（ステップＳ１７）。これによって、第１接続電極ｃ３および第２接続電極ｃ４が形成され、形成後の第１接続電極ｃ３および第２接続電極ｃ４を乾燥させると（ステップＳ１８）、第１接続電極ｃ３および第２接続電極ｃ４の製造工程が完了する。なお、前後するステップの間には、半製品ｃ５０を水で洗浄する工程が適宜実施される。また、ジンケート処理は複数回実施されてもよい。
図６４Ｆでは、各半製品ｃ５０において第１接続電極ｃ３および第２接続電極ｃ４が形成された後の状態を示している。
以上のように、第１接続電極ｃ３および第２接続電極ｃ４を無電解めっきによって形成するので、第１接続電極ｃ３および第２接続電極ｃ４を電解めっきによって形成する場合に比べて、第１接続電極ｃ３および第２接続電極ｃ４についての形成工程の工程数（たとえば、電解めっきで必要となるリソグラフィ工程やレジストマスクの剥離工程等）を削減してチップ抵抗器ｃ１の生産性を向上できる。さらに、無電解めっきの場合には、電解めっきで必要とされるレジストマスクが不要であることから、レジストマスクの位置ずれによる第１接続電極ｃ３および第２接続電極ｃ４についての形成位置にずれが生じないので、第１接続電極ｃ３および第２接続電極ｃ４の形成位置精度を向上して歩留まりを向上できる。
このように第１接続電極ｃ３および第２接続電極ｃ４が形成されてから、第１接続電極ｃ３および第２接続電極ｃ４間での通電検査が行われた後に、基板ｃ３０が裏面ｃ３０Ｂから研削される。
具体的には、溝ｃ４４を形成した後に、図６４Ｇに示すように、ＰＥＴ（ポリエチレンテレフタレート）からなる薄板状であって粘着面ｃ７２を有する支持テープｃ７１が、粘着面ｃ７２において、各半製品ｃ５０における第１接続電極ｃ３および第２接続電極ｃ４側（つまり、表面ｃ３０Ａ）に貼着される。これにより、各半製品ｃ５０が支持テープｃ７１に支持される。ここで、支持テープｃ７１として、たとえば、ラミネートテープを用いることができる。
各半製品ｃ５０が支持テープｃ７１に支持された状態で、基板ｃ３０を裏面ｃ３０Ｂ側から研削する。研削によって、溝ｃ４４の底壁ｃ４４Ｂ（図６４Ｆ参照）の上面に達するまで基板ｃ３０が薄型化されると、隣り合う半製品ｃ５０を連結するものがなくなるので、溝ｃ４４を境界として基板ｃ３０が分割され、半製品ｃ５０が個別に分離してチップ抵抗器ｃ１の完成品となる。つまり、溝ｃ４４（換言すれば、境界領域Ｚ）において基板ｃ３０が切断（分断）され、これによって、個々のチップ抵抗器ｃ１が切り出される。なお、基板ｃ３０を裏面ｃ３０Ｂ側から溝ｃ４４の底壁ｃ４４Ｂまでエッチングすることによってチップ抵抗器ｃ１を切り出しても構わない。
完成した各チップ抵抗器ｃ１では、溝ｃ４４の側壁ｃ４４Ａの区画面４４Ｃをなしていた部分が、基板ｃ２の側面ｃ２Ｃ〜ｃ２Ｆのいずれかとなり、裏面ｃ３０Ｂが裏面ｃ２Ｂとなる。つまり、前述したようにエッチングによって溝ｃ４４を形成する工程（図６４Ｂ参照）は、側面ｃ２Ｃ〜ｃ２Ｆを形成する工程に含まれる。また、絶縁膜ｃ４５がパッシベーション膜ｃ２３となり、分離した樹脂膜ｃ４６が樹脂膜ｃ２４となる。
以上のように、溝ｃ４４を形成してから基板ｃ３０を裏面ｃ３０Ｂ側から研削すれば、基板ｃ３０に形成された複数のチップ部品領域Ｙを一斉に個々のチップ抵抗器ｃ１（チップ部品）に分割できる（複数のチップ抵抗器ｃ１の個片を一度に得ることができる）。よって、複数のチップ抵抗器ｃ１の製造時間の短縮によってチップ抵抗器ｃ１の生産性の向上を図ることができる。
なお、完成したチップ抵抗器ｃ１における基板ｃ２の裏面ｃ２Ｂを研磨やエッチングすることによって鏡面化して裏面ｃ２Ｂを綺麗にしてもよい。
以上のように、一つまたは複数のヒューズＦを選択して切断することにより、第１接続電極ｃ３および第２接続電極ｃ４間の素子ｃ５から任意の数の抵抗体Ｒを切り離したり、当該素子ｃ５に任意の数の抵抗体Ｒを組み込んだりすることができる。これにより、チップ抵抗器ｃ１全体（素子ｃ５全体）の抵抗値を目標値に正確に合わせ込むことができる。さらに、抵抗体Ｒを構成する抵抗体膜ｃ２１は、抵抗温度係数の絶対値が２００ｐｐｍ／℃以上の材料からなることから、チップ抵抗器ｃ１では、抵抗体Ｒの温度に対する感度が向上されている。以上の結果、より正確に抵抗値を合わせ込むことができ、かつ温度の検出に適したチップ抵抗器ｃ１を提供できる。
このように、チップ抵抗器ｃ１は、温度の検出に適していることから、チップ抵抗器ｃ１を温度センサとして用いることができる。詳しくは、チップ抵抗器ｃ１において第１接続電極ｃ３と第２接続電極ｃ４との間に電圧を印加した状態で、素子ｃ５（抵抗体Ｒのまとまりをなす抵抗ｃ５６）の抵抗値が温度に応じて変化するので、当該抵抗値を測定することによって、温度を検出することができる。
以上、第３参考例のチップ抵抗器ｃ１について説明してきたが、第３参考例はさらに他の形態で実施することもできる。
たとえば、チップ抵抗器ｃ１を温度センサとして用いたい場合、抵抗体Ｒを構成する抵抗体膜ｃ２１は、抵抗温度係数の絶対値が２００ｐｐｍ／℃以上の材料からなればよく、当該材料として、前述したＴｉＯＮおよびＴｉＯＮＳｉ以外に、Ｐｔ、Ｎｉ、およびＣｕのいずれかと用いることもできる。つまり、抵抗体膜ｃ２１は、ＴｉＯＮ、ＴｉＯＮＳｉ、Ｐｔ、Ｎｉ、およびＣｕのうちの１種以上を含んでいればよい。ただし、Ｐｔ、Ｎｉ、およびＣｕのいずれかを用いる場合には、ＴｉＯＮおよびＴｉＯＮＳｉの場合と異なり、酸素流量の調整による抵抗体Ｒの温度特性（抵抗温度係数）の制御が困難である。
また、前述の実施形態では、チップ抵抗器ｃ１の場合、複数の抵抗回路が公比ｒ（０＜ｒ、ｒ≠１）＝２の等比数列をなす抵抗値を有する複数の抵抗回路を有している例を示したが、当該等比数列の公比は２以外の数であってもよい。
また、基板ｃ２の表面に絶縁層ｃ２０が形成されているが、基板ｃ２が絶縁性の基板であれば、絶縁層ｃ２０を省くこともできる。
また、前述した第１接続電極ｃ３および第２接続電極ｃ４において、Ｎｉ層ｃ３３とＡｕ層ｃ３５との間に介装されていたＰｄ層ｃ３４を省略することもできる。Ｎｉ層ｃ３３とＡｕ層ｃ３５との接着性が良好なので、Ａｕ層ｃ３５に前述したピンホールができないのであれば、Ｐｄ層ｃ３４を省略しても構わない。
図６９は、第３参考例のチップ部品が用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。スマートフォンｃ２０１は、扁平な直方体形状の筐体ｃ２０２の内部に電子部品を収納して構成されている。筐体ｃ２０２は表側および裏側に長方形状の一対の主面を有しており、その一対の主面が４つの側面で結合されている。筐体ｃ２０２の一つの主面には、液晶パネルや有機ＥＬパネル等で構成された表示パネルｃ２０３の表示面が露出している。表示パネルｃ２０３の表示面は、タッチパネルを構成しており、使用者に対する入力インターフェースを提供している。
表示パネルｃ２０３は、筐体ｃ２０２の一つの主面の大部分を占める長方形形状に形成されている。表示パネルｃ２０３の一つの短辺に沿うように、操作ボタンｃ２０４が配置されている。この実施形態では、複数（３つ）の操作ボタンｃ２０４が表示パネルｃ２０３の短辺に沿って配列されている。使用者は、操作ボタンｃ２０４およびタッチパネルを操作することによって、スマートフォンｃ２０１に対する操作を行い、必要な機能を呼び出して実行させることができる。
表示パネルｃ２０３の別の一つの短辺の近傍には、スピーカｃ２０５が配置されている。スピーカｃ２０５は、電話機能のための受話口を提供するとともに、音楽データ等を再生するための音響化ユニットとしても用いられる。一方、操作ボタンｃ２０４の近くには、筐体ｃ２０２の一つの側面にマイクロフォンｃ２０６が配置されている。マイクロフォンｃ２０６は、電話機能のための送話口を提供するほか、録音用のマイクロフォンとして用いることもできる。
図７０は、筐体ｃ２０２の内部に収容された回路アセンブリｃ１００の構成を示す図解的な平面図である。回路アセンブリｃ１００は、前述した実装基板ｃ９と、実装基板ｃ９の実装面ｃ９Ａに実装された回路部品とを含む。複数の回路部品は、複数の集積回路素子（ＩＣ）２１２−２２０と、複数のチップ部品とを含む。複数のＩＣは、伝送処理ＩＣｃ２１２、ワンセグＴＶ受信ＩＣｃ２１３、ＧＰＳ受信ＩＣｃ２１４、ＦＭチューナＩＣｃ２１５、電源ＩＣｃ２１６、フラッシュメモリｃ２１７、マイクロコンピュータｃ２１８、電源ＩＣｃ２１９およびベースバンドＩＣｃ２２０を含む。複数のチップ部品は、チップインダクタｃ２２１，ｃ２２５，ｃ２３５、チップ抵抗器（第３参考例のチップ抵抗器に相当する）ｃ２２２，ｃ２２４，ｃ２３３、チップキャパシタｃ２２７，ｃ２３０，ｃ２３４、およびチップダイオードｃ２２８，ｃ２３１を含む。
伝送処理ＩＣｃ２１２は、表示パネルｃ２０３に対する表示制御信号を生成し、かつ表示パネルｃ２０３の表面のタッチパネルからの入力信号を受信するための電子回路を内蔵している。表示パネルｃ２０３との接続のために、伝送処理ＩＣｃ２１２には、フレキシブル配線ｃ２０９が接続されている。
ワンセグＴＶ受信ＩＣｃ２１３は、ワンセグ放送（携帯機器を受信対象とする地上デジタルテレビ放送）の電波を受信するための受信機を構成する電子回路を内蔵している。ワンセグＴＶ受信ＩＣｃ２１３の近傍には、複数のチップインダクタｃ２２１と、複数のチップ抵抗器ｃ２２２とが配置されている。ワンセグＴＶ受信ＩＣｃ２１３、チップインダクタｃ２２１およびチップ抵抗器ｃ２２２は、ワンセグ放送受信回路ｃ２２３を構成している。チップインダクタｃ２２１およびチップ抵抗器ｃ２２２は、正確に合わせ込まれたインダクタンスおよび抵抗をそれぞれ有し、ワンセグ放送受信回路ｃ２２３に高精度な回路定数を与える。
ＧＰＳ受信ＩＣｃ２１４は、ＧＰＳ衛星からの電波を受信してスマートフォンｃ２０１の位置情報を出力する電子回路を内蔵している。
ＦＭチューナＩＣｃ２１５は、その近傍において実装基板ｃ９に実装された複数のチップ抵抗器ｃ２２４および複数のチップインダクタｃ２２５とともに、ＦＭ放送受信回路ｃ２２６を構成している。チップ抵抗器ｃ２２４およびチップインダクタｃ２２５は、正確に合わせ込まれた抵抗値およびインダクタンスをそれぞれ有し、ＦＭ放送受信回路ｃ２２６に高精度な回路定数を与える。
電源ＩＣｃ２１６の近傍には、複数のチップキャパシタｃ２２７および複数のチップダイオードｃ２２８が実装基板ｃ９の実装面に実装されている。電源ＩＣｃ２１６は、チップキャパシタｃ２２７およびチップダイオードｃ２２８とともに、電源回路ｃ２２９を構成している。
フラッシュメモリｃ２１７は、オペレーティングシステムプログラム、スマートフォンｃ２０１の内部で生成されたデータ、通信機能によって外部から取得したデータおよびプログラムなどを記録するための記憶装置である。
マイクロコンピュータｃ２１８は、ＣＰＵ、ＲＯＭおよびＲＡＭを内蔵しており、各種の演算処理を実行することにより、スマートフォンｃ２０１の複数の機能を実現する演算処理回路である。より具体的には、マイクロコンピュータｃ２１８の働きにより、画像処理や各種アプリケーションプログラムのための演算処理が実現されるようになっている。
電源ＩＣｃ２１９の近くには、複数のチップキャパシタｃ２３０および複数のチップダイオードｃ２３１が実装基板ｃ９の実装面に実装されている。電源ＩＣｃ２１９は、チップキャパシタｃ２３０およびチップダイオードｃ２３１とともに、電源回路ｃ２３２を構成している。
ベースバンドＩＣｃ２２０の近くには、複数のチップ抵抗器ｃ２３３、複数のチップキャパシタｃ２３４、および複数のチップインダクタｃ２３５が、実装基板ｃ９の実装面ｃ９Ａに実装されている。ベースバンドＩＣｃ２２０は、チップ抵抗器ｃ２３３、チップキャパシタｃ２３４およびチップインダクタｃ２３５とともに、ベースバンド通信回路ｃ２３６を構成している。ベースバンド通信回路ｃ２３６は、電話通信およびデータ通信のための通信機能を提供する。
このような構成によって、電源回路ｃ２２９，ｃ２３２によって適切に調整された電力が、伝送処理ＩＣｃ２１２、ＧＰＳ受信ＩＣｃ２１４、ワンセグ放送受信回路ｃ２２３、ＦＭ放送受信回路ｃ２２６、ベースバンド通信回路ｃ２３６、フラッシュメモリｃ２１７およびマイクロコンピュータｃ２１８に供給される。マイクロコンピュータｃ２１８は、伝送処理ＩＣｃ２１２を介して入力される入力信号に応答して演算処理を行い、伝送処理ＩＣｃ２１２から表示パネルｃ２０３に表示制御信号を出力して表示パネルｃ２０３に各種の表示を行わせる。
タッチパネルまたは操作ボタンｃ２０４の操作によってワンセグ放送の受信が指示されると、ワンセグ放送受信回路ｃ２２３の働きによってワンセグ放送が受信される。そして、受信された画像を表示パネルｃ２０３に出力し、受信された音声をスピーカｃ２０５から音響化させるための演算処理が、マイクロコンピュータｃ２１８によって実行される。
また、スマートフォンｃ２０１の位置情報が必要とされるときには、マイクロコンピュータｃ２１８は、ＧＰＳ受信ＩＣｃ２１４が出力する位置情報を取得し、その位置情報を用いた演算処理を実行する。
さらに、タッチパネルまたは操作ボタンｃ２０４の操作によってＦＭ放送受信指令が入力されると、マイクロコンピュータｃ２１８は、ＦＭ放送受信回路ｃ２２６を起動し、受信された音声をスピーカｃ２０５から出力させるための演算処理を実行する。
フラッシュメモリｃ２１７は、通信によって取得したデータの記憶や、マイクロコンピュータｃ２１８の演算や、タッチパネルからの入力によって作成されたデータを記憶するために用いられる。マイクロコンピュータｃ２１８は、必要に応じて、フラッシュメモリｃ２１７に対してデータを書き込み、またフラッシュメモリｃ２１７からデータを読み出す。
電話通信またはデータ通信の機能は、ベースバンド通信回路ｃ２３６によって実現される。マイクロコンピュータｃ２１８は、ベースバンド通信回路ｃ２３６を制御して、音声またはデータを送受信するための処理を行う。
１０、３０ チップ抵抗器
１１ 基板（シリコン基板）
１２ 第１接続電極（外部接続電極）
１３ 第２接続電極（外部接続電極）
１４ 抵抗回路網
２０、１０３ 抵抗体膜（抵抗体膜ライン）
２１ 導体膜（配線膜）
Ｆ ヒューズ膜
Ｃ 接続用導体膜

Claims (18)

  1. 基板と、
    前記基板上に形成されたアルミニウム系配線膜をそれぞれ有する複数の機能素子と、
    前記基板上に設けられた電極と、
    前記複数の機能素子の前記アルミニウム系配線膜と一体化したアルミニウム系配線膜を有し、前記複数の機能素子を前記電極にそれぞれ接続する切断可能な複数のヒューズとを含む、チップ部品。
  2. 前記機能素子が、前記基板上に形成された抵抗体膜および前記抵抗体膜に接するように積層されたアルミニウム系配線膜を有する抵抗体を含み、
    前記チップ部品がチップ抵抗器である、請求項1記載のチップ部品。
  3. 前記機能素子が、前記基板上に形成された容量膜および前記容量膜に接続されたアルミニウム系配線膜を有するキャパシタ素子を含み、
    前記チップ部品がチップコンデンサである、請求項1記載のチップ部品。
  4. 前記機能素子が、前記基板上に形成されたコイル形成膜および前記コイル形成膜に接続されたアルミニウム系配線膜を有するコイル素子を含み、
    前記チップ部品がチップインダクタである、請求項1記載のチップ部品。
  5. 前記機能素子が、前記基板上に形成された接合構造部および前記接合構造部に接続されたアルミニウム系配線膜を有する単方向導電性素子を含み、
    前記チップ部品がチップダイオードである、請求項1記載のチップ部品。
  6. 前記ヒューズの前記アルミニウム系配線膜と一体化したアルミニウム系配線膜からなる電極パッドをさらに含み、前記電極パッドに前記電極が接している、請求項１〜５のいずれか一項に記載のチップ部品。
  7. 少なくとも一つの前記ヒューズが切断されており、当該ヒューズの切断部を覆うように前記基板上に形成された絶縁性の保護膜をさらに含む、請求項１〜６のいずれか一項に記載のチップ部品。
  8. 基板上に機能素子を形成する工程と、
    前記機能素子に接するようにアルミニウム系配線膜を形成する工程と、
    前記機能素子およびアルミニウム系配線膜をパターニングすることにより、前記機能素子および前記アルミニウム系配線膜を有する複数の機能素子と、前記アルミニウム系配線膜を有し、前記複数の機能素子にそれぞれ接続された切断可能な複数のヒューズとを形成する工程と、
    前記複数のヒューズに電気的に接続されるように前記基板上に電極を形成する工程とを含む、チップ部品の製造方法。
  9. 前記機能素子およびアルミニウム系配線膜をパターニングする工程において、さらに、前記アルミニウム系配線膜からなる電極パッドが形成され、
    前記電極が前記電極パッドに接するように形成される、請求項８に記載のチップ部品の製造方法。
  10. 前記機能素子を形成する工程は、抵抗体膜を形成する工程を含む、請求項8または9に記載のチップ部品の製造方法。
  11. 前記チップ部品の全抵抗値を測定する工程と、
    前記測定された全抵抗値に基づいて、切断すべきヒューズを選択する工程とを含み、
    前記選択されたヒューズが切断される、請求項８，９または１０に記載のチップ部品の製造方法。
  12. 前記チップ部品の全抵抗値を測定する前に、前記機能素子の特性を安定化させるための熱処理工程をさらに含む、請求項１１に記載のチップ部品の製造方法。
  13. 前記ヒューズの切断部を覆うように前記基板上に絶縁性の保護膜を形成する工程とをさらに含む、請求項１１または１２に記載のチップ部品の製造方法。
  14. 複数のチップ抵抗器領域を含む基板上に抵抗体膜を形成する工程と、
    前記抵抗体膜に接するようにアルミニウム系配線膜を積層する工程と、
    前記抵抗体膜およびアルミニウム系配線膜をパターニングすることにより、前記抵抗体膜および前記アルミニウム系配線膜を有する複数の抵抗体と、前記アルミニウム系配線膜を有し、前記複数の抵抗体にそれぞれ接続された切断可能な複数のヒューズとを、前記複数のチップ抵抗器領域にそれぞれ形成する工程と、
    前記複数のチップ抵抗器領域のそれぞれにおける全抵抗値をマルチプロービングによって一括測定する工程と、
    前記全抵抗値の測定結果に基づいて、前記複数のチップ抵抗器のそれぞれにおいて切断すべきヒューズを選択する工程と、
    前記選択されたヒューズを切断する工程と、
    前記複数のヒューズに電気的に接続されるように前記複数のチップ抵抗器領域にそれぞれ電極を形成する工程と、
    複数のチップ抵抗器領域の境界領域で前記基板を切断して複数のチップ抵抗器に分割する工程とを含む、チップ抵抗器の製造方法。
  15. 前記ヒューズを切断した後に、前記複数のチップ抵抗器領域のそれぞれにおける全抵抗値をマルチプロービングによって一括測定する工程をさらに含む、請求項１４に記載のチップ抵抗器の製造方法。
  16. 前記抵抗体膜およびアルミニウム系配線膜をパターニングする工程において、さらに、前記アルミニウム系配線膜からなる電極パッドが形成され、
    前記電極が前記電極パッドに接するように形成される、請求項１４または１５に記載のチップ抵抗器の製造方法。
  17. 前記複数のチップ抵抗器領域のそれぞれの全抵抗値を測定する前に、前記抵抗体の特性を安定化させるための熱処理工程をさらに含む、請求項１４〜１６のいずれか一項に記載のチップ抵抗器の製造方法。
  18. 前記ヒューズの切断部を覆うように前記基板上に絶縁膜を形成する工程をさらに含む、請求項１４〜１７のいずれか一項に記載のチップ抵抗器の製造方法。
JP2012277079A 2012-02-03 2012-12-19 チップ部品およびその製造方法 Active JP6259184B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2012277079A JP6259184B2 (ja) 2012-02-03 2012-12-19 チップ部品およびその製造方法
PCT/JP2013/050082 WO2013114912A1 (ja) 2012-02-03 2013-01-08 チップ部品およびその製造方法
CN201380004401.8A CN104025212B (zh) 2012-02-03 2013-01-08 贴片部件及其制造方法、贴片电阻器的制造方法
CN201711169931.4A CN107895618A (zh) 2012-02-03 2013-01-08 贴片电阻器
US14/376,417 US9484135B2 (en) 2012-02-03 2013-01-08 Chip component and method of producing the same
US15/271,882 US9972427B2 (en) 2012-02-03 2016-09-21 Chip component and method of producing the same

Applications Claiming Priority (9)

Application Number Priority Date Filing Date Title
JP2012022296 2012-02-03
JP2012022296 2012-02-03
JP2012042300 2012-02-28
JP2012042300 2012-02-28
JP2012067970 2012-03-23
JP2012067970 2012-03-23
JP2012081627 2012-03-30
JP2012081627 2012-03-30
JP2012277079A JP6259184B2 (ja) 2012-02-03 2012-12-19 チップ部品およびその製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2017236447A Division JP2018037693A (ja) 2012-02-03 2017-12-08 チップ抵抗器

Publications (2)

Publication Number Publication Date
JP2013229556A true JP2013229556A (ja) 2013-11-07
JP6259184B2 JP6259184B2 (ja) 2018-01-10

Family

ID=48904956

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012277079A Active JP6259184B2 (ja) 2012-02-03 2012-12-19 チップ部品およびその製造方法

Country Status (4)

Country Link
US (2) US9484135B2 (ja)
JP (1) JP6259184B2 (ja)
CN (2) CN107895618A (ja)
WO (1) WO2013114912A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019503563A (ja) * 2016-01-14 2019-02-07 シュルター アクチェンゲゼルシャフトＳｃｈｕｒｔｅｒ ＡＧ 活性化可能な温度ヒューズ
JP2020035899A (ja) * 2018-08-30 2020-03-05 ルネサスエレクトロニクス株式会社 半導体装置
CN116995066A (zh) * 2023-06-30 2023-11-03 宁波鼎声微电子科技有限公司 一种igbt单晶硅门极电阻器及其制造方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9543208B2 (en) * 2014-02-24 2017-01-10 Infineon Technologies Ag Method of singulating semiconductor devices using isolation trenches
CN104992802B (zh) * 2015-02-04 2019-07-23 上海长园维安电子线路保护有限公司 表面贴装型过电流保护元件
WO2018110054A1 (ja) * 2016-12-12 2018-06-21 株式会社村田製作所 Ｌｃデバイス、ｌｃデバイスの製造方法
CN106793728B (zh) * 2016-12-13 2019-03-01 清华大学 用于移动式生物电信号放大器的屏蔽装置
KR102656423B1 (ko) * 2016-12-30 2024-04-09 엘지디스플레이 주식회사 터치센싱시스템 및 이를 포함한 표시장치
JP6875198B2 (ja) * 2017-05-31 2021-05-19 株式会社村田製作所 インダクタ
KR102653200B1 (ko) * 2018-10-29 2024-04-01 삼성전기주식회사 인덕터
CN109411446A (zh) * 2018-10-31 2019-03-01 中国电子科技集团公司第五十八研究所 1kω高精度电阻网络电路及其修调方法
JP7150571B2 (ja) * 2018-11-13 2022-10-11 ローム株式会社 チップコンデンサおよびチップコンデンサの製造方法
KR20220030341A (ko) * 2020-08-27 2022-03-11 삼성전자주식회사 반도체 소자

Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57170568A (en) * 1981-03-31 1982-10-20 Siemens Ag Thyristor and method of driving same
JPS6365601A (ja) * 1986-09-05 1988-03-24 日本電気株式会社 ネツトワ−ク抵抗の製造方法
US4862136A (en) * 1983-04-13 1989-08-29 Birkner John M Programmable resistance network
JPH02298049A (ja) * 1989-05-12 1990-12-10 Nec Corp 半導体集積回路
JPH07249501A (ja) * 1993-09-29 1995-09-26 Robert Bosch Gmbh 電子回路
US6507272B1 (en) * 2001-07-26 2003-01-14 Maxim Integrated Products, Inc. Enhanced linearity, low switching perturbation resistor string matrices
JP2003535466A (ja) * 2000-06-02 2003-11-25 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 受動素子
JP2005529494A (ja) * 2002-06-11 2005-09-29 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 抵抗ラダー回路等の抵抗回路とその抵抗回路の製造方法
JP2007233922A (ja) * 2006-03-03 2007-09-13 Ricoh Co Ltd 分圧回路、その分圧回路を使用した定電圧回路及び電圧検出回路、分圧回路のトリミング方法
JP2008047556A (ja) * 2006-08-10 2008-02-28 Tokai Rika Co Ltd ラダー抵抗の調整パターン構造及びこれを有する電子部品
JP2008118622A (ja) * 2006-10-12 2008-05-22 Seiko Epson Corp 抵抗回路、抵抗回路を備えたインターフェース回路及び電子機器
JP2009224723A (ja) * 2008-03-18 2009-10-01 Ricoh Co Ltd 抵抗回路及びその抵抗回路の抵抗値調整方法
JP2010103508A (ja) * 2008-09-25 2010-05-06 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2011086750A (ja) * 2009-10-15 2011-04-28 Panasonic Corp 薄膜チップ抵抗器

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3778886A (en) * 1972-01-20 1973-12-18 Signetics Corp Semiconductor structure with fusible link and method
US4228418A (en) * 1979-03-28 1980-10-14 The United States Of America As Represented By The Secretary Of The Army Modular trim resistive network
US4298856A (en) * 1979-09-04 1981-11-03 Western Electric Company, Incorporated Metallized resistor and methods of manufacturing and adjusting the resistance of same
US6060760A (en) * 1997-08-13 2000-05-09 Tritech Microelectronics, Ltd. Optimal resistor network layout
JP3852649B2 (ja) 1998-08-18 2006-12-06 ローム株式会社 チップ抵抗器の製造方法
JP2001076912A (ja) 1999-09-06 2001-03-23 Rohm Co Ltd チップ抵抗器におけるレーザトリミング方法
JP2004071865A (ja) * 2002-08-07 2004-03-04 Toyo Kohan Co Ltd 抵抗層積層材および抵抗層積層材を用いた部品
JP3848247B2 (ja) 2002-12-05 2006-11-22 ローム株式会社 チップ抵抗器およびその製造方法
WO2004040592A1 (ja) 2002-10-31 2004-05-13 Rohm Co., Ltd. チップ抵抗器、その製造方法およびその製造方法に用いられるフレーム
US7259703B2 (en) * 2004-03-25 2007-08-21 Texas Instruments Incorporated Device for recording laser trim progress and for detecting laser beam misalignment
JP2007232598A (ja) 2006-03-01 2007-09-13 Ngk Spark Plug Co Ltd 温度センサ
JP2008021726A (ja) * 2006-07-11 2008-01-31 Ricoh Co Ltd トリミング回路及び半導体装置
JP4353258B2 (ja) * 2007-02-20 2009-10-28 セイコーエプソン株式会社 抵抗回路及び発振回路
GB0705579D0 (en) * 2007-03-23 2007-05-02 Pickering Interfaces Ltd Resistor network and variable resistor simulator
JP5433957B2 (ja) * 2008-02-26 2014-03-05 株式会社リコー 半導体装置
JP2009231359A (ja) 2008-03-19 2009-10-08 Hitachi Ltd 厚膜抵抗器
JP5543146B2 (ja) 2009-07-27 2014-07-09 ローム株式会社 チップ抵抗器およびチップ抵抗器の製造方法
JP5242614B2 (ja) 2010-03-16 2013-07-24 ローム株式会社 チップ抵抗器およびその製造方法
JP2011204925A (ja) * 2010-03-25 2011-10-13 Seiko Instruments Inc 半導体装置
JP6075114B2 (ja) * 2013-02-27 2017-02-08 ローム株式会社 半導体装置および半導体装置の製造方法

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57170568A (en) * 1981-03-31 1982-10-20 Siemens Ag Thyristor and method of driving same
US4862136A (en) * 1983-04-13 1989-08-29 Birkner John M Programmable resistance network
JPS6365601A (ja) * 1986-09-05 1988-03-24 日本電気株式会社 ネツトワ−ク抵抗の製造方法
JPH02298049A (ja) * 1989-05-12 1990-12-10 Nec Corp 半導体集積回路
JPH07249501A (ja) * 1993-09-29 1995-09-26 Robert Bosch Gmbh 電子回路
JP2003535466A (ja) * 2000-06-02 2003-11-25 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 受動素子
US6507272B1 (en) * 2001-07-26 2003-01-14 Maxim Integrated Products, Inc. Enhanced linearity, low switching perturbation resistor string matrices
JP2005529494A (ja) * 2002-06-11 2005-09-29 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 抵抗ラダー回路等の抵抗回路とその抵抗回路の製造方法
JP2007233922A (ja) * 2006-03-03 2007-09-13 Ricoh Co Ltd 分圧回路、その分圧回路を使用した定電圧回路及び電圧検出回路、分圧回路のトリミング方法
JP2008047556A (ja) * 2006-08-10 2008-02-28 Tokai Rika Co Ltd ラダー抵抗の調整パターン構造及びこれを有する電子部品
JP2008118622A (ja) * 2006-10-12 2008-05-22 Seiko Epson Corp 抵抗回路、抵抗回路を備えたインターフェース回路及び電子機器
JP2009224723A (ja) * 2008-03-18 2009-10-01 Ricoh Co Ltd 抵抗回路及びその抵抗回路の抵抗値調整方法
JP2010103508A (ja) * 2008-09-25 2010-05-06 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2011086750A (ja) * 2009-10-15 2011-04-28 Panasonic Corp 薄膜チップ抵抗器

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019503563A (ja) * 2016-01-14 2019-02-07 シュルター アクチェンゲゼルシャフトＳｃｈｕｒｔｅｒ ＡＧ 活性化可能な温度ヒューズ
JP2020035899A (ja) * 2018-08-30 2020-03-05 ルネサスエレクトロニクス株式会社 半導体装置
JP7015754B2 (ja) 2018-08-30 2022-02-03 ルネサスエレクトロニクス株式会社 半導体装置
CN116995066A (zh) * 2023-06-30 2023-11-03 宁波鼎声微电子科技有限公司 一种igbt单晶硅门极电阻器及其制造方法
CN116995066B (zh) * 2023-06-30 2024-06-04 宁波鼎声微电子科技有限公司 一种igbt单晶硅门极电阻器及其制造方法

Also Published As

Publication number Publication date
US20140368965A1 (en) 2014-12-18
JP6259184B2 (ja) 2018-01-10
US9972427B2 (en) 2018-05-15
CN104025212B (zh) 2017-12-26
US20170076842A1 (en) 2017-03-16
CN104025212A (zh) 2014-09-03
WO2013114912A1 (ja) 2013-08-08
CN107895618A (zh) 2018-04-10
US9484135B2 (en) 2016-11-01

Similar Documents

Publication Publication Date Title
JP6259184B2 (ja) チップ部品およびその製造方法
WO2013111497A1 (ja) チップ部品
US10312002B2 (en) Chip component and production method therefor
JP2015144241A (ja) チップ部品およびその製造方法、ならびに当該チップ部品を備えた回路アセンブリおよび電子機器
JP2015181155A (ja) 半導体装置および半導体装置の製造方法
JP6584574B2 (ja) チップ部品およびその製造方法
US10426032B1 (en) Multilayer wiring structure and its manufacturing method
JP2014072241A (ja) チップ部品
JP2017130671A (ja) チップ部品
JP7063845B2 (ja) チップ抵抗器
JP2019195073A (ja) チップ抵抗器
JP6184088B2 (ja) チップ抵抗器の製造方法
JP6101465B2 (ja) チップ部品
JP7178982B2 (ja) チップ抵抗器およびチップ部品
JP6535073B2 (ja) チップ部品
TWI598790B (zh) 觸控模組及其製造方法
JP2014072239A (ja) チップ部品
TWI464754B (zh) 電阻器模組及其製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20151113

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170209

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170410

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20171109

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20171208

R150 Certificate of patent or registration of utility model

Ref document number: 6259184

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250