CN101490850B - 半导体装置及其制造方法和电子装置 - Google Patents

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Abstract

本发明涉及半导体装置及其制造方法和电子装置。本发明提供一种半导体装置，该半导体装置包括电阻元件，在使用薄膜晶体管作为电阻元件的情况下，不增大元件面积也能抑制电阻值的偏差，并且制造工序简化。本发明的半导体装置在基板上包括作为电阻元件使用的第一薄膜晶体管和具备半导体层的第二薄膜晶体管，所述半导体层具有杂质浓度不同的低浓度漏极区域和高浓度漏极区域，其中，所述第一薄膜晶体管的半导体层的沟道区域的杂质浓度与第二薄膜晶体管的半导体层的低浓度漏极区域的杂质浓度相同。

Description

半导体装置及其制造方法和电子装置
技术领域
本发明涉及半导体装置及其制造方法和电子装置。更详细而言，涉及包括作为电阻元件使用的薄膜晶体管(TFT；Thin Film Transistor)和作为开关元件使用的GOLD(Gate Overlapped Lightly Doped Drain：栅漏交叠轻掺杂漏)结构等的LDD(Lightly Doped Drain：轻掺杂漏)结构TFT的半导体装置及其制造方法和电子装置。
背景技术
液晶显示装置等电子装置采用具有TFT的半导体装置进行像素的驱动控制等。例如：液晶显示装置在有源矩阵基板上设置有使用TFT的驱动器、开关元件等。一般知道的是TFT在电子装置内中作为驱动器或开关元件使用可以实现电子装置的低耗电化、高功能化、高速工作化和小型化，但是利用TFT扩散层所具有的电阻，也可以作为具有栅极、源极和漏极的3端子型可变电阻元件使用。这种电阻元件的电阻值通常能够通过施加在栅极上的偏置电压(Vgs)来调整。在这种情况下，将TFT编入集成电路，配置到电子装置的各个场所，例如，用于反馈放大电路中设定增益的目的、分割电压的目的、向元件施加偏压的目的、无源滤波器中设定时间常数(RC)的目的等。(例如，参照专利文件1)
但是，专利文件1的TFT为了确保高电阻值而采取双栅极结构，比通常的单栅极TFT相比，制造工序数量多。此外，得到的TFT也由于栅极绝缘膜厚度的偏差而存在电阻值发生大的变动的情况。此外，在仅向硅中掺加有杂质的电阻元件的情况下，有时会因为杂质浓度的偏差而致使电阻发生大的变动，导致电路上所需电压或电流的设定不正确。
针对这种情况，公开有将表面形成有自对准多晶硅化物结构的电路工作用FET和表面未形成自对准多晶硅化物结构的电阻元件FET制作在同一半导体基板上，由此可以降低电阻元件的电阻长度(例如，参见专利文件2)。此外，公开有在具有旁漏电阻电路的半导体装置中，通过使多晶硅电阻体的膜厚薄，向多晶硅薄膜电阻体中导入P型杂质，以此抑制电阻值的偏差和温度依赖性的方式(例如，参见专利文件3)。但是，专利文件2限定为具有自对准多晶硅化物结构这一点，专利文件3限定为具有旁漏电阻电路这一点，使得其用途被限定。此外，在专利文件2和专利文件3的任一个中，作为电阻元件使用的TFT和进行驱动控制的TFT各自的构造和制造工序等都大大不同，导致制造工艺的工序数量多，所以还存在改善的余地。
专利文件1：日本专利特开平5-152571号公报
专利文件2：日本专利特开2000-31295号公报
专利文件3：日本专利特开2003-273233号公报
发明内容
鉴于上述现状，本发明的目的在于，提供一种半导体装置，提供一种半导体装置，该半导体装置包括电阻元件，在使用TFT作为电阻元件的情况下，不增大元件面积也能抑制电阻值的偏差，并且制造工序简化。
本发明的发明人在使用TFT作为电阻元件的情况下，针对能够抑制电阻值偏差的半导体装置进行了各种研讨之后，着眼于TFT沟道区域的结构。然后，发现通过一般的方法，向多晶硅中掺入杂质形成电阻元件的情况下，当形成1kΩ/□左右的低电阻元件时，能够将电阻值的偏差控制在10～20％程度，但是在要求高电阻值的情况下需要加大元件面积，相反地，当形成10～100kΩ/□的高电阻元件时，虽然能够减小元件面积，但电阻值的偏差会增大到50％左右，并且还发现通过使驱动控制用的TFT结构为LDD结构(GOLD结构)，将电阻元件用TFT和驱动控制用TFT形成在同一基板上，并且使电阻元件用TFT的沟道区域的杂质浓度和驱动控制用的LDD型TFT(GOLD型TFT)的低浓度漏极区域的杂质浓度相同，即使不加大元件面积也能以10％左右的电阻值偏差形成10kΩ/□左右的高电阻元件，进一步发现，这些TFT的杂质浓度能够在同一个工序中设定，因此能够简化制造工序，从而想到能够很好地解决上述问题，而达到本发明。
即：本发明是一种半导体装置，其在基板上包括作为电阻元件使用的第一薄膜晶体管和具备半导体层的第二薄膜晶体管，上述半导体层具有杂质浓度不同的低浓度漏极区域和高浓度漏极区域，上述半导体装置的特征在于：上述第一薄膜晶体管的半导体层的沟道区域的杂质浓度与第二薄膜晶体管的半导体层的低浓度漏极区域的杂质浓度相同。
以下对本发明进行详细叙述。
本发明的半导体装置在基板上包括作为电阻元件使用的第一TFT和具备半导体层的第二TFT，该半导体层具有杂质浓度不同的低浓度漏极区域和高浓度漏极区域。第一TFT在基板上包括源极电极、漏极电极和栅极电极三个端子，并且包括半导体层。半导体层由与栅极电极相对的沟道区域、与源极电极连接的源极区域和与漏极电极连接的漏极区域构成。半导体层的沟道区域位于源极区域和漏极区域之间，通常是半导体层中杂质浓度(杂质离子的掺杂量)最低的区域。
本发明的半导体装置所具备的第一TFT通过施加在栅极电极的电压来控制通过位于源极区域和漏极区域之间的沟道区域的电流。第一TFT因为沟道区域具有电阻，因此可以将其作为电阻元件使用。即：优选本发明的半导体装置的第一薄膜晶体管的半导体层的沟道区域(漏极-源极间)的电阻值根据向栅极电极的施加电压而变化。另一方面，第二TFT用于进行半导体装置的驱动控制的开关元件等。第二TFT也在基板上包括源极电极、漏极电极和栅极电极3个端子，并且包括半导体层。第二TFT的半导体层也具有与栅极电极相对的沟道区域、与源极电极连接的源极区域、与漏极电极连接的漏极区域，但是为漏极区域由杂质浓度不同的低浓度漏极区域和高浓度漏极区域构成的所谓LDD结构(GOLD结构)。此外，虽然第二TFT通常作为开关元件使用，但本发明的半导体装置只要还具有LDD结构(GOLD结构)的TFT，也可以将没有低浓度漏极区域的单漏极结构的TFT作为开关元件使用。此处，本说明书中的“低浓度漏极区域”和“高浓度漏极区域”的“低浓度”和“高浓度”表示这两个区域间的杂质浓度的高低，只要低浓度漏极区域的杂质浓度低于高浓度漏极区域的杂质浓度，则各浓度值没有特别限定。此外，本说明书中所说的“杂质”指的是在半导体层内制造出载流子(空穴或电子)的离子(原子)。作为半导体层中含有的杂质，例如，如果为N型TFT，则能够举出磷离子(原子)等，如果为P型TFT，则能够举出硼离子(原子)等。本发明的半导体装置因为包括具有LDD结构TFT或者具有GOLD结构的TFT，所以能够抑制当电源电压达到6～12V左右的高电压时产生的由热载流子退化所引发的晶体管退化现象(由漏极电流退化引起的性能降低)。特别由于N型TFT退化较大，所以在6～12V以上的电路中使用LDD结构或者GOLD结构的晶体管效果显著。此外，低浓度漏极区域的杂质浓度因杂质种类的不同而不同，但低浓度漏极区域的电阻率优选在25℃为10kΩ/□以上、200kΩ/□以下，更优选在25℃为10kΩ/□以上、100kΩ/□以下。通过使之在这些范围内，从电阻元件TFT的观点出发也好，还是从GOLD结构的TFT的防止热载流子退化的观点出发都能得到最佳的特性。
此外，在本发明中，第一TFT沟道区域的杂质浓度与第二TFT低浓度漏极区域的杂质浓度相同。通过这样，能够得到容易抑制电阻值偏差的电阻元件。本发明的TFT因为能够同时制造第一TFT的电阻元件和第二TFT的低浓度漏极区域，因此半导体装置的制造工序简化。在本发明中低浓度漏极区域的杂质浓度的优选范围的下限是1E17ion/cm3，上限是1E18ion/cm3。其中，在本说明书中，1Ex(x为任意值)表示的是1×10x。此外，所谓“相同”指的是在能够达到本发明的作用效果的程度下，杂质浓度只要实质性地相同即可，具体来说，优选第一TFT沟道区域的杂质浓度和第二TFT的低浓度漏极区域的杂质浓度的差相对于它们的平均值的比例为10％以下。更为优选5％以下。当其杂质浓度值高于1E17～1E18ion/cm3的情况下，面电阻值(sheetresistance)变低，为了得到所需的电阻值导致元件面积增大。反之，如果杂质浓度为比1E17～1E18ion/cm3低的浓度，则电阻值的栅极电压依赖变大，在施加在栅极的电压变动的情况下电阻值也发生变动。
此外，因为本发明的半导体装置所具备的TFT能够抑制漏极电流的温度依赖，所以能够使用相同的电源电压形成不由温度变化产生电路特性变动的电路。
上述第一薄膜晶体管优选为向栅极电极施加6～12V电压而使用的N型晶体管。上述第一TFT通过施加在栅极电极的电压来控制流通在位于源极区域和漏极区域之间的沟道区域的电流。当使电阻元件的沟道区域含有与所谓LDD结构或GOLD结构的低浓度漏极区域相同浓度的杂质时，通过向栅极电极施加6～12V电压进行控制，能够充分抑制因依赖于漏极-源极间的电压(Vds)或依赖于温度而产生第一TFT的电阻值偏差。当栅极电极的施加电压不足6V时，电阻值有时会由温度的变化而大大变动，另一方面，当超过12V时，电阻值不仅会因温度而变化，还由于存在电阻值变小的情况需要加大电阻元件的面积。此外，在本说明书中，源极-漏极间的电压在漏极一侧的电位高的情况下为正，在源极一侧的电位高的情况下为负。
上述第一薄膜晶体管优选为向栅极电极施加-6～-12V电压而使用的P型晶体管。在使用P型晶体管的情况下，通过施加与上述N型晶体管时的正负相反的电压，能够充分抑制第一TFT的电阻值发生偏差。
本发明还是一种半导体装置的制造方法，该半导体装置在基板上包括作为电阻元件使用的第一薄膜晶体管和漏极区域由杂质浓度不同的低浓度漏极区域和高浓度漏极区域构成的第二薄膜晶体管。上述制造方法在同一工序中对第一薄膜晶体管的半导体层的沟道区域和第二薄膜晶体管的半导体层的低浓度漏极区域注入杂质。在本发明中，第一TFT的沟道区域和第二TFT的低浓度漏极区域优选以相同材料和相同杂质浓度形成，在这种情况下，能够在同一工序中制作。由此，简化半导体装置的制造工序。此外，本发明中注入的低浓度漏极区域的杂质浓度的优选范围的下限是1E13ion/cm2，上限是1E14ion/cm2。
本发明也是一种电子装置，其包括上述半导体装置或者通过上述半导体装置的制造方法制造的半导体装置。根据本发明的电子装置，能够容易地抑制半导体装置内的电阻元件的电阻值的偏差。电子装置能够举出例如液晶显示装置、有机电致发光显示装置等显示装置。通过使用本发明的半导体装置制造电子装置，能够提供一种不受电子装置的使用温度影响的进行稳定工作的装置。
根据本发明的半导体装置，在使用TFT作为电阻元件的情况下，不加大元件面积也能容易地抑制电阻值的偏差。此外，根据本发明的半导体装置，能够通过同一工序制作驱动控制用TFT和电阻元件用TFT，因此实现制造工序的简化。
附图说明
图1为表示实施例1的半导体装置所具备的各TFT的截面模式图；(a)表示电阻元件TFT，(b)表示GOLD结构TFT。
图2为表示实施例1的半导体装置制造方法的模式图。
图3为表示实施例1中制造的电阻元件TFT的栅极-源极间电压(Vgs)、漏极-源极间电压(Vds)和电阻值的偏差之间的相互关系的图。
图4为表示实施例1中制造的电阻元件的因杂质浓度的变动引起的电阻值变动的图。
图5为以图4为基础评价栅极电压(Vg)和电阻值变动关系的图。
图6-a为表示栅极-源极间电压(Vgs)是4V时的实施例1中制造的电阻元件TFT电阻值的温度依赖性的图。
图6-b为表示栅极-源极间电压(Vgs)是8V时的实施例1中制造的电阻元件TFT电阻值的温度依赖性的图。
图6-c为表示栅极-源极间电压(Vds)是12V时的实施例1中制造的电阻元件TFT电阻值的温度依赖性的图。
图7-a为表示漏极-源极间电压(Vds)是0.1时的栅极-源极间电压(Vgs)和漏极-源极间电流(Ids)的关系的图
图7-b为表示漏极-源极间电压(Vds)是5V时的栅极-源极间电压(Vgs)和漏极-源极间电流(Ids)的关系的图。
符号说明
1：基板
2：第一绝缘膜
2a：杂质扩散防止膜
2b：应力缓和层
3、13：半导体层
3a、13a：杂质高浓度区域(低电阻区域)
3b、13b：杂质高浓度区域(低电阻区域)
3c、13c：杂质低浓度区域(高电阻区域、沟道区域)
13d：沟道区域(杂质低浓度区域)
4：第二绝缘膜
5、15：栅极电极
6：第三绝缘膜
7a、17a：源极配线
7b、17b：漏极配线
7c、17c：栅极配线
10：电阻元件TFT区域
20：GOLD结构TFT区域
21、22、24：杂质
23：抗蚀剂
具体实施方式
以下参照附图，以实施例为例，针对本发明进行更详细的说明。但本发明并不只限于这些实施例。
(实施例1)
下面，以图1为例说明本发明的实施例1的半导体装置的结构。图1(a)是实施例1中作为半导体装置的电阻元件使用的第一TFT(以下也称为电阻元件TFT)的截面模式图；(b)是实施例1中作为半导体装置的驱动控制元件使用的具有GOLD结构的第二TFT(以下也称为GOLD结构TFT)的截面模式图。本实施例的半导体装置在同一基板上形成电阻元件TFT和GOLD结构TFT。
如图1(a)所示，实施例1中使用的电阻元件TFT结构是在基板1上形成有由杂质扩散防止膜2a和应力缓和层2b构成的第一绝缘膜2。此外，第一绝缘膜2上形成有半导体层3，该半导体层3包括作为源极和漏极起作用的低电阻(杂质高浓度)区域3a、3b和沟道(杂质低浓度)区域3c。进一步在半导体层3上形成有作为栅极绝缘膜的第二绝缘膜4，在第二绝缘膜4上的与沟道区域3c重叠的区域形成有栅极电极5。并且，在第二绝缘膜4和栅极电极5上形成有第三绝缘膜6，在第三绝缘膜6上的与低电阻区域3a、3b重叠的区域通过接触孔分别形成有源极配线7a和漏极配线7b，并且在第三绝缘膜6上的与栅极电极5重叠的区域通过接触孔形成有栅极配线7c。
具有这种结构的TFT可作为半导体装置内的电阻元件使用，而且，根据本实施例的TFT，通过施加一定的电压，容易获得抑制电阻偏差的效果。此外，在希望根据电路工作情况减小电阻元件中流通的电流的情况下，通过施加0V，或者在N型时施加负偏压，又或者在P型时施加正偏压，能够控制电流。
如图1(b)所示，实施例1使用的GOLD结构TFT的结构是在基板1上形成有由杂质扩散防止膜2a和应力缓和层2b构成的第一绝缘膜2。此外，第一绝缘膜2上形成有半导体层13，该半导体层包括作为源极和漏极起作用的低电阻(杂质高浓度)区域13a、13b、高电阻(杂质低浓度)区域13c、和沟道区域13d。此外，在半导体层13上形成有作为栅极绝缘膜的第二绝缘膜4，在第二绝缘膜4上的与沟道区域13d和高电阻区域13c重叠的区域形成有栅极电极15。进一步在包括栅极电极15的第二绝缘膜4上形成有第三绝缘膜6。并且，在第三绝缘膜6上的与低电阻区域13a、13b重叠的区域通过接触孔分别形成有源极配线17a和漏极配线17b，在第三绝缘膜6上的与栅极电极15重叠的区域通过接触孔分别形成有栅极配线17c。
具有这种结构的TFT可作为半导体装置内的开关元件使用，而且，根据本实施例的TFT，可得到在6～12V高电压下也具有抗热载流子退化特性优异的TFT。
下面以图2为例，说明本发明实施例1的半导体装置的制造方法。图2(a)～(f)为表示实施例1的半导体装置的制造工序的截面模式图。首先，如图2(a)所示，在基板1上形成由杂质扩散防止膜2a和应力缓和层2b两层构成的第一绝缘膜2。接着，在电阻元件TFT区域10和GOLD结构TFT区域20形成半导体层3、13。在本实施例中，基板1使用的是玻璃基板，但不是特别限定于此，也可使用例如塑料基板等。此外，构成第一绝缘膜2的杂质扩散防止膜2a的材料使用的是氮化硅，应力缓和层2b的材料使用的是氧化硅。但是，作为这些各层2a、2b的材料，没有特别限定于此，能够使用例如氧化硅、氮化硅、氧化钽、氧化铝等各种绝缘膜材料，而且，各层2a、2b都可以是每一层将这些膜多个组合的叠层膜。杂质扩散防止膜2a的膜厚优选50～300nm的范围，在本实施例中为100nm。另一方面，应力缓和层2b的膜厚也和杂质扩散防止膜2a一样，优选50～300nm的范围，在本实施例中为100nm。此外，杂质扩散防止膜2a、应力缓和层2b的形成方法，在本实施例中都使用等离子体CVD(Chemical Vapor Deposition：化学气相沉积)法，但不是特别限定于此，也可通过溅射法、常压CVD法、LPCVD(Low Pressure CVD：低压CVD)法、远程等离子体CVD法等形成。
作为半导体层3、13的材料，在本实施例中使用多晶硅，但不是特别限定于此，也可使用非晶质硅、微晶硅、多晶硅、锗等。半导体层3、13的膜厚优选为10～200nm的范围，在本实施例中为50nm。本实施例中，半导体层3、13的多晶硅是用等离子体CVD法形成非晶质硅之后，用激光退火法对非晶质硅进行退火而形成。但是，作为半导体层3、13的形成方法，并没有特别限定于此，也可通过固相生长法形成。在本实施例中，半导体层3、13用光刻法形成岛状图案。
接着，如图2(b)所示，在基板1整个面上形成第二绝缘膜4，向电阻元件TFT区域10和GOLD结构TFT区域20整体注入用于控制阀值(Vth)的杂质21。第二绝缘膜4的膜厚优选为10～100nm，在本实施例中膜厚为50nm。此外，本实施例中使用氧化硅作为第二绝缘膜4的材料，但不是特别限定，也能够使用例如氮化硅、氧化钽、氧化铝等各种绝缘膜材料，还可以是将这些绝缘膜多个组合的叠层膜。第二绝缘膜4的形成方法在本实施例中使用等离子体CVD法，但不是特别限定，也可通过溅射法、常压CVD法、LPCVD法、远程等离子体CVD法等形成。对杂质21虽然没有特别限定，但在本实施例中优选通过离子掺杂法在30～60keV的能量、1E12～1E14ion/cm2的剂量的条件下，注入硼。
接着，如图2(c)所示，作为注入杂质时的掩模，在GOLD结构TFT的沟道形成区域通过光刻法对抗蚀剂23进行图案形成。接着，向电阻元件TFT区域10和GOLD结构TFT区域20注入磷作为杂质22。对杂质22没有特别限定，但在本实施例中优选通过离子掺杂法在30～60keV的能量、1E13～1E14ion/cm2的剂量的条件下注入。由此，在电阻元件TFT区域10的半导体层3形成沟道(杂质低浓度)区域3c，在GOLD结构TFT区域20的半导体层13形成沟道区域13d和以夹住沟道区域13d的形式形成杂质低浓度区域13c。
接着，如图2(d)所示，在电阻元件TFT区域10和GOLD结构TFT区域20使用溅射法、使用光刻法使金属膜形成岛状图案，分别作为栅极电极5、15。栅极电极5、15的膜厚优选为200～500nm，在本实施例中，使用的是叠层导电体，上膜为膜厚370nm的钨(W)层，下膜为膜厚50nm的氮化钽(TaN)层。此外，作为栅极电极的材料，还可以使用钼(Mo)、钽(Ta)、钨(W)、钛(Ti)等高熔点金属、上述材料的自对准多晶硅化物等，也可以是由上述多种材料构成的叠层体。
接着，如图2(e)所示，向电阻元件TFT区域10和GOLD结构TFT区域20注入用于形成杂质高浓度区域的杂质24。对杂质24没有特别限定，但在本实施例中，优选通过离子掺杂法在30～80keV的能量、1E15～1E16ion/cm2的剂量的条件下注入磷。此时，不向与电阻元件TFT区域10和GOLD结构TFT区域20的栅极电极5、15重叠的区域的半导体层3、13注入杂质24，所以在电阻元件TFT的半导体层3形成杂质低浓度区域3a、3b和杂质高浓度区域3c，在GOLD结构TFT的半导体层13形成杂质高浓度区域13a、13b和杂质低浓度区域13c和沟道区域13d。
然后，如图2(f)所示，以任意膜厚在基板1整个面上形成第三绝缘膜6之后，通过进行热处理使杂质活化。作为热处理的方法，能够使用炉退火法、灯退火法、激光退火法、自我活性法等，但在本实施例中使用的灯退火法。在本实施例中使用氧化硅和氮化硅的叠层膜作为第三绝缘膜6的材料，但不是特别限定于此，也可使用例如氧化硅、氮化硅、氧化钽、氧化铝等各种绝缘膜材料，也可使用将这些膜多个组合的叠层膜。在本实施例中第三绝缘膜6的形成方法是使用等离子体CVD法，但不是特别限定，也可使用溅射法、常压CVD法、LPCVD法、远程等离子体CVD法等。接着，对第二绝缘膜4和第三绝缘膜6进行蚀刻，在各TFT的杂质高浓度区域3a、3b、13a、13b上分别形成接触孔。此外，在栅极电极5、15上分别形成接触孔。然后，在接触孔内和第三绝缘膜6上形成源极配线7a、17a和漏极配线7b、17b。此外，在各TFT的栅极电极5、15上的接触孔内和第三绝缘膜6上形成栅极配线7c、17c。
以上，依照本实施例的半导体装置的制造方法，可以在同一工序形成电阻元件TFT区域10的沟道(杂质低浓度)区域3c和GOLD结构TFT区域20的杂质低浓度区域13c，所以制造工序简化。
此外，通过将本实施例的半导体装置装入例如液晶显示装置、有机电致发光显示装置等电子装置，可以得到不被电子装置的使用温度影响的进行稳定工作的电子装置。
而且，这样得到的TFT型电阻元件为N型TFT时，通过向栅极电极施加6～12V的电压，可进一步抑制电阻值的偏差。此外，为P型TFT时，通过向栅极电极施加-6～-12V的电压，可进一步抑制电阻值的偏差。
(评价试验1)
图3为表示实施例1中制造的TFT型电阻元件的栅极-源极间电压(Vgs)、漏极-源极间电压(Vds)、和漏极-源极间电阻值的相互关系的图。如图3所示，当栅极-源极(Vgs)间电压为8V或12V时，即使漏极-源极间电压(Vds)值不同，漏极-源极间电阻值Rnm(kΩ/□)也看不到大的变动。另一方面，当栅极-源极间电压(Vgs)为0V或4V时，漏极-源极间电压(Vds)值不同时，漏极-源极间电阻值Rnm(kΩ/□)会大大变动。而且，此时杂质低浓度区域的杂质浓度为1E17～1E18ion/cm3。
(评价试验2)
图4为表示实施例1中制作的TFT型电阻元件的由杂质浓度变动引起的电阻值变话的图。在评价试验2中，制作出电阻值为60kΩ/□的电阻元件和30kΩ/□的电阻元件两种。而且，在测定这些电阻元件的电阻时的栅极为浮接状态。使用这些电阻元件进行试验的结果是：当栅极电压Vg为8V或12V时，电阻值为60kΩ/□的电阻元件和30kΩ/□的电阻元件的漏极-源极间电阻值Rnm(kΩ/□)的差很小。
图5为以图4为基础评价栅极电压值和电阻值变动的关系的图。如图5所示，栅极电压(Vg)为6V以上时，几乎看不到R1和R2之比的偏差，与此相反，当栅极电压不足6V时，可看到大的变动。而且，此时的电阻元件的源极-漏极间电压(Vds)为0.3V。即，可知根据实施例1的半导体装置，即使使用杂质浓度不同的电阻元件，也能抑制电阻值的偏差。
(评价试验3)
图6-a、图6-b和图6-c为表示实施例1中制作的TFT型电阻元件的电阻值的温度依赖性的图。测定当栅极-源极间电压(Vgs)为4V、8V或者12V时的各个温度(20℃、60℃、100℃、140℃)中的漏极-源极间电阻值和漏极-源极间电压(Vds)，表示电阻值的偏差。图6-a表示栅极电压为4V时，图6-b表示栅极电压为8V时，图6-c表示栅极电压为12V时。其结果，当栅极-源极间电压(Vgs)为8V或12V时，即使温度不同，栅极-源极间电压(Vds)的值也不会对电阻值Rnm(kΩ/□)产生大的变动，因此判明当栅极-源极间电压(Vgs)为8V或12V时，电阻值Rnm(kΩ/□)对温度的依赖性小。而且，此时使用的电阻元件的杂质浓度为1E17～1E18ion/cm3。
(评价试验4)
图7-a和图7-b为表示漏极-源极间电压(Vds)为某一定的电压时的栅极-源极间电压(Vgs)和漏极-源极间电流(Ids)之间关系的图。图7-a表示漏极-源极间电压(Vds)为0.1V时，图7-b表示漏极-源极间电压(Vds)为5V时。
如图7-a所示，当漏极-源极间电压(Vds)为0.1V时，栅极-源极间电压(Vgs)在8V附近的电流和电阻的温度依赖性消失。此外，如图7-b所示，漏极-源极间电压(Vds)为5V时，栅极-源极间电压(Vgs)在10V附近的电流和电阻的温度依赖性消失。因此，栅极-源极间电压(Vds)在8～10V的范围中，在0.1～5V的任意漏极-源极间电压(Vds)，电流和电阻的温度依赖性都很小，可以说是最佳电压范围。而且，对于该最佳范围，-2～+2V的范围，即栅极-源极间电压(Vgs)为6～12V的范围是变动小的良好条件。
此外，本申请以2006年9月8日提出申请的日本国专利申请2006-244516号为基础，基于巴黎公约或进入国的法规主张优先权。该申请的全部内容作为参照加入本申请中。
此外，本申请说明书中的“以上”和“以下”包括该数值(边界值)。

Claims (6)

1.一种半导体装置，其在基板上包括作为电阻元件使用的第一薄膜晶体管和具备半导体层的第二薄膜晶体管，所述半导体层具有杂质浓度不同的低浓度漏极区域和高浓度漏极区域，所述半导体装置的特征在于：
该第一薄膜晶体管的半导体层的沟道区域的杂质浓度与第二薄膜晶体管的半导体层的低浓度漏极区域的杂质浓度相同，
所述低浓度漏极区域的电阻率在25℃为10kΩ/□以上、200kΩ/□以下。
2.如权利要求1所述的半导体装置，其特征在于：
所述第一薄膜晶体管的半导体层的沟道区域的电阻值根据向栅极电极的施加电压而变化。
3.如权利要求2所述的半导体装置，其特征在于：
所述第一薄膜晶体管是向栅极电极施加6～12V的电压而使用的N型晶体管。
4.如权利要求2所述的半导体装置，其特征在于：
所述第一薄膜晶体管是向栅极电极施加-6～-12V的电压而使用的P型晶体管。
5.一种半导体装置的制造方法，该半导体装置在基板上包括作为电阻元件使用的第一薄膜晶体管和漏极区域由杂质浓度不同的低浓度漏极区域和高浓度漏极区域构成的第二薄膜晶体管，该制造方法的特征在于：
在同一工序中，向第一薄膜晶体管的半导体层的沟道区域和第二薄膜晶体管的半导体层的低浓度漏极区域注入杂质，
所述低浓度漏极区域的电阻率在25℃为10kΩ/□以上、200KΩ/□以下。
6.一种电子装置，其特征在于：
其包括权利要求1所述的半导体装置、或者通过权利要求5所述的半导体装置的制造方法制造的半导体装置。
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