JP2006324402A - 半導体装置の製造方法及び半導体装置 - Google Patents

Abstract

【課題】ポリシリコンパターンの結晶粒径のばらつきを小さくすることができる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、絶縁膜２上にポリシリコン膜３を形成する工程と、ポリシリコン膜３に不活性イオンを照射する工程と、ポリシリコン膜３に不純物を導入する工程と、ポリシリコン膜３を熱処理する工程と、ポリシリコン膜３をパターニングすることにより、絶縁膜２上に位置するポリシリコンパターン３ａを形成する工程と、を具備する。絶縁膜２は、例えば素子分離膜である。ポリシリコンパターン３ａを形成する工程の後に、シリコン基板１にゲート絶縁膜を形成する工程を更に具備してもよい。
【選択図】 図１

Description

本発明は、半導体装置の製造方法及び半導体装置に関する。特に本発明は、ポリシリコンパターンの結晶粒径のばらつきを小さくすることができる半導体装置の製造方法及び半導体装置に関する。また、本発明は、半導体装置に熱負荷が加わる回数を少なくすることができる半導体装置の製造方法に関する。

図６は、従来の半導体装置を説明する為の断面図である。この半導体装置は、シリコン基板１０１に形成されたＬＯＣＯＳ酸化膜１０２上に、ポリシリコン抵抗１０３を有している。ポリシリコン抵抗１０３は、ＬＯＣＯＳ酸化膜１０２上にポリシリコン膜をＣＶＤ法により形成した後、このポリシリコン膜をパターニングすることにより形成される。ポリシリコン抵抗１０３の抵抗値は、ポリシリコン抵抗１０３に所定の量の不純物を導入した後、熱処理して不純物を活性化することにより調整される（例えば特許文献１参照）。
特開２００４−２２１３０６号公報（図５）

上記したように、ポリシリコン抵抗等のポリシリコンパターンを形成する場合、まずポリシリコン膜が形成される。ポリシリコン膜の形成処理は、複数の半導体基板を同一の反応炉にいれて行われることが多い。この場合、複数の半導体基板相互間で基板温度が異なり、形成されたポリシリコン膜の結晶粒径が、半導体基板相互間で異なる場合がある。

ポリシリコンパターンに導入された不純物の一部は、熱処理時に、結晶粒界に偏析するため活性化しない。このため、ポリシリコンパターンの抵抗値は、同一の量の不純物を導入した場合でも、結晶粒径によって異なってくる。従って、半導体基板相互間におけるポリシリコンパターンの粒径ばらつきを低減させることが望まれている。

また、不純物が熱処理時にシリコンの外に拡散することを防止するためには、不純物が導入されたシリコンの表面を酸化することが有効である。しかし、熱酸化法によってシリコンの表面を酸化すると、半導体装置に熱負荷が加わる回数が増加する。

本発明は上記のような事情を考慮してなされたものであり、その目的は、ポリシリコンパターンの結晶粒径のばらつきを小さくすることができる半導体装置の製造方法及び半導体装置を提供することにある。また、本発明の他の目的は、半導体装置に熱負荷が加わる回数を少なくすることができる半導体装置の製造方法を提供することにある。

上記課題を解決するため、本発明に係る半導体装置の製造方法は、絶縁膜上にポリシリコン膜を形成する工程と、
前記ポリシリコン膜に不活性イオンを照射する工程と、
前記ポリシリコン膜に不純物を導入する工程と、
前記ポリシリコン膜を熱処理する工程と、
前記ポリシリコン膜をパターニングすることにより、前記絶縁膜上に位置するポリシリコンパターンを形成する工程とを具備する。

本発明に係る他の半導体装置の製造方法は、絶縁膜上にポリシリコン膜を形成する工程と、
前記ポリシリコン膜をパターニングすることにより、前記絶縁膜上に位置するポリシリコンパターンを形成する工程と、
前記ポリシリコンパターンに不活性イオンを照射する工程と、
前記ポリシリコンパターンに不純物を導入する工程と、
前記ポリシリコンパターンを熱処理する工程とを具備する。

これらの半導体装置の製造方法によれば、前記ポリシリコン膜又はポリシリコンパターンに不活性イオンを照射する工程において、前記ポリシリコン膜又はポリシリコンパターンの結晶粒の微細化が進行する。このため、ポリシリコン膜又はポリシリコンパターン相互間で結晶粒径にばらつきが生じていても、このばらつきは小さくなる。

これらの半導体装置の製造方法において、前記不純物イオンを導入する工程と、前記熱処理工程の間に、前記ポリシリコンパターン又は前記ポリシリコン膜の表面を酸化する工程を具備してもよい。

本発明に係る他の半導体装置の製造方法は、絶縁膜上にポリシリコン膜を形成する工程と、
前記ポリシリコン膜に不活性イオンを照射する工程と、
前記ポリシリコン膜に不純物を導入する工程と、
前記ポリシリコン膜をパターニングすることにより、前記絶縁膜上に位置するポリシリコンパターンを形成する工程と、
前記ポリシリコンパターンを熱処理する工程とを具備する。

この半導体装置の製造方法において、前記ポリシリコンパターンを形成する工程と、前記ポリシリコンパターンを熱処理する工程の間に、前記ポリシリコンパターンの表面を酸化する工程を具備してもよい。

ポリシリコンパターンの表面を酸化する工程は、熱酸化工程又はプラズマ酸化工程であってもよい。

前記絶縁膜は、半導体基板又はその上方に形成されておりであり、前記ポリシリコン膜を形成する工程において、同一の装置を用いて、複数の前記半導体基板又はその上方に形成された前記絶縁膜上それぞれに、前記ポリシリコン膜を同時に形成してもよい。
前記絶縁膜は、半導体基板に形成された素子分離膜であり、前記ポリシリコンパターンを熱処理する工程の後に、前記半導体基板にゲート絶縁膜を形成する工程を具備してもよい。

本発明に係る半導体装置の製造方法は、半導体基板に不純物領域を形成する工程と、
前記不純物領域の表面を、プラズマ酸化する工程と、
前記不純物領域を熱処理する工程とを具備する。

この半導体装置の製造方法によれば、不純物領域の表面には、プラズマ酸化によって酸化膜が形成される。これにより、前記不純物領域を熱酸化する工程において、前記不純物領域の外に拡散する不純物の量が少なくなる。また、熱酸化法によって前記不純物領域の表面に酸化膜を形成する場合と比較して、半導体基板に加わる熱負荷が小さくなる。従って、半導体装置に熱負荷が加わる回数を少なくすることができる。

本発明に係る半導体装置は、絶縁膜と、
前記絶縁膜上に形成され、不純物及び不活性ガスが導入されたポリシリコンパターンとを具備する。
前記ポリシリコンパターンは、例えば抵抗素子である。

発明を実施するための形態

以下、図面を参照して本発明の実施形態について説明する。図１及び図２は、本発明の第１の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態によって製造される半導体装置は、トランジスタ及びポリシリコン抵抗を有する。

まず、図１（Ａ）に示すように、シリコン基板１に素子分離膜２を形成する。素子分離膜２は、トランジスタが形成される素子領域に開口部２ａを有する。素子分離膜２は、本図に示すようにＬＯＣＯＳ酸化膜であってもよいし、トレンチアイソレーション法によりシリコン基板１に埋め込まれてもよい。

次いで、シリコン基板１及び素子分離膜２上にポリシリコン膜３を、ＣＶＤ法を用いて形成する。この処理において、複数のシリコン基板１が同一の反応炉（例えば縦型反応炉）内で同時に処理される。このため、シリコン基板１相互間において基板温度が異なり、ポリシリコン膜３の結晶粒径がばらつく場合がある。

次いで、ポリシリコン膜３の全面に、不活性イオン（例えばＡｒイオン、Ｋｒイオン、又はＸｅイオン）を所定のエネルギー（例えばＡｒイオンの場合は１００ｋｅＶ以上１５０ｋｅＶ以下）で照射する。これにより、ポリシリコン膜３は、結晶粒の微細化が進んでアモルファス化するか、若しくはアモルファスに近い状態になる。

次いで、ポリシリコン膜３の全面に、不純物イオン（例えばＰ、Ａｓ、Ｂ、ＢＦ_２等のイオン）を、所定の量ほど注入する。

次いで、図１（Ｂ）に示すように、ポリシリコン膜３を熱酸化する。これにより、ポリシリコン膜３の表面には酸化シリコン膜３ｂが形成される。
なお、本処理において、熱酸化によって酸化シリコン膜３ｂを形成する代わりに、ポリシリコン膜３を、酸素プラズマに晒すことにより、酸化シリコン膜３ｂを形成してもよい。このようにすると、酸化シリコン膜３ｂを形成する際に、シリコン基板１を高温にしなくて済む。

次いで、窒素雰囲気中、又は酸素と窒素の混合雰囲気中で、ポリシリコン膜３に熱処理を行う。これにより、ポリシリコン膜３に注入された不純物が活性化する。

次いで、図１（Ｃ）に示すように、ポリシリコン膜３上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、ポリシリコン膜３上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてポリシリコン膜３をエッチングする。これにより、ポリシリコン膜３はパターニングされ、素子分離膜２上に位置するポリシリコンパターン３ａが形成される。その後、フォトレジスト膜を除去する。

図１（Ａ）で示した処理により、ポリシリコン膜３は、結晶粒の微細化が進んでアモルファス化しているか、又はアモルファスに近い状態になっている。このため、シリコン基板１相互間におけるポリシリコン膜３の結晶粒径のばらつきは、従来と比べて小さくなっている。従って、上記した不純物の活性化のための熱処理において、不純物が結晶粒界に偏析する量のばらつきは、従来と比べて小さくなる。

また、結晶粒界に偏析する不純物の量のばらつきが少なくなるため、結晶粒界を経由してポリシリコン膜３の外部に拡散する不純物の量は、従来と比べてばらつきが小さくなる。さらに、ポリシリコン膜３の表面には酸化シリコン膜３ｂが形成されているため、ポリシリコン膜３の外部に拡散する不純物量のばらつきは少なくなる。

従って、シリコン基板１相互間におけるポリシリコンパターン３ａの抵抗値のばらつきは、従来と比べて小さくなる。

次いで、図２（Ａ）に示すように、シリコン基板１を熱酸化する。これにより、開口部２ａ内に位置するシリコン基板１にはゲート酸化膜１３が形成される。次いで、ゲート酸化膜１３上を含む全面上に、ポリシリコン膜をＣＶＤ法により形成する。次いで、ポリシリコン膜上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、ポリシリコン膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてポリシリコン膜をエッチングする。これにより、ゲート酸化膜１３上にはゲート電極１４が形成される。

次いで、ポリシリコンパターン３ａを含む全面上に、フォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、開口部２ａ及びその周囲に位置するフォトレジスト膜が除去される。次いで、このフォトレジスト膜、素子分離膜２、及びゲート電極１４をマスクとして、シリコン基板１に不純物を注入する。これにより、開口部２ａ内に位置するシリコン基板１には、任意の領域にＮ型又はＰ型の低濃度不純物領域１６ａ，１６ｂが形成される。その後、フォトレジスト膜を除去する。

次いで、ゲート電極１４上を含む全面上に、酸化シリコン膜をＣＶＤ法により形成し、この酸化シリコン膜をエッチバックする。これにより、ゲート電極１４の側壁にはサイドウォール１５が形成される。また、ポリシリコンパターン３ａの側壁にもサイドウォールが形成される。

次いで、ポリシリコンパターン３ａを含む全面上に、フォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、開口部２ａ及びその周囲に位置するフォトレジスト膜が除去される。次いで、このフォトレジスト膜、素子分離膜２、ゲート電極１４、及びサイドウォール１５をマスクとして、シリコン基板１に不純物を注入する。これにより、開口部２ａ内に位置するシリコン基板１には、任意の領域に、トランジスタのソース及びドレインとなるＮ型又はＰ型の不純物領域１７ａ，１７ｂが形成される。その後、フォトレジスト膜を除去する。
このようにして、開口部２ａ内にはトランジスタが形成される。

次いで、図２（Ｂ）に示すように、トランジスタ上及びポリシリコンパターン３ａ上を含む全面上に、層間絶縁膜１８をＣＶＤ法により形成する。次いで、層間絶縁膜１８上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、層間絶縁膜１８上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして、層間絶縁膜１８及び酸化シリコン膜３ｂをエッチングする。これにより、層間絶縁膜１８には、不純物領域１７ａ，１７ｂそれぞれ上に位置する接続孔１８ａ，１８ｂが形成される。また、層間絶縁膜１８及び酸化シリコン膜３ｂには、ポリシリコンパターン３ａの両端上それぞれに位置する接続孔１８ｃが形成される。その後、レジストパターンを除去する。

次いで、接続孔それぞれの中、及び層間絶縁膜１８上に、バリアメタル層（図示せず）及びタングステン膜をＣＶＤ法により形成する。次いで、層間絶縁膜１８上に位置するタングステン膜を、ＣＭＰ法を用いて研磨除去する。これにより、接続孔１８ａ，１８ｂ，１８ｃそれぞれの中にはタングステンプラグ１９ａ，１９ｂ，１９ｃが埋め込まれる。

次いで、層間絶縁膜１８上を含む全面上に、Ａｌ合金膜をスパッタリング法により形成する。次いで、Ａｌ合金膜上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、Ａｌ合金膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてＡｌ合金膜をエッチングする。これにより、層間絶縁膜１８上にはＡｌ合金配線２０ａ，２０ｂ，及び２本のＡｌ合金配線２０ｃが形成される。Ａｌ合金配線２０ａ，２０ｂは、それぞれタングステンプラグ１９ａ，１９ｂを介してトランジスタの不純物領域１７ａ，１７ｂに接続している。２本のＡｌ合金配線２０ｃそれぞれは、タングステンプラグ１９ｃを介してポリシリコンパターン３ａに接続している。このような配線構造において、ポリシリコンパターン３ａは、例えばアナログ回路の抵抗素子として機能する。

以上、本発明の第１の実施形態によれば、ポリシリコンパターン３ａを形成するためのポリシリコン膜３は、不活性イオンを照射されることによりアモルファス化しているか、若しくはアモルファスに近い状態になる。このため、複数のシリコン基板１相互間に温度のばらつきがある状態で、ポリシリコン膜３を同時に形成し、ポリシリコン膜３の結晶粒径のばらつきが生じても、このばらつきは低下する。このため、シリコン基板１相互間において、結晶粒界に偏析する不純物の量のばらつきは小さくなり、活性化する不純物の量のばらつきが小さくなる。
従って、シリコン基板１相互間におけるポリシリコンパターン３ａの抵抗値のばらつきは、従来と比べて小さくなる。

また、結晶粒界に偏析する不純物の量のばらつきは小さいため、ポリシリコン膜３の外部に拡散する不純物の量は少なくなる。さらに、ポリシリコン膜３の表面には酸化シリコン膜３ｂが形成されているため、ポリシリコン膜３の外部に拡散する不純物の量は少なくなる。従って、シリコン基板１相互間におけるポリシリコンパターン３ａの抵抗値のばらつきは、さらに小さくなる。

図３は、第２の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態で製造される半導体装置の構成は、第１の実施形態に係る製造方法によって製造される半導体装置の構成と同一である。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。

まず、図３（Ａ）に示すように、シリコン基板１に素子分離膜２を形成し、さらにポリシリコン膜３を形成する。これらの形成方法は、第１の実施形態と同一である。次いで、ポリシリコン膜３をパターニングし、ポリシリコンパターン３ａを形成する。ポリシリコン膜３のパターニング方法は、第１の実施形態と同一である。

次いで、図３（Ｂ）に示すように、開口部２ａ内を含む全面上にフォトレジスト膜５０を塗布し、フォトレジスト膜５０を露光及び現像する。これにより、ポリシリコンパターン３ａ上に位置するフォトレジスト膜５０が除去される。次いで、フォトレジスト膜５０をマスクとして、ポリシリコンパターン３ａに不純物イオンを照射する。これにより、ポリシリコンパターン３ａは、結晶粒の微細化が進んでアモルファス化するか、又はアモルファスに近い状態になる。次いで、フォトレジスト膜５０をマスクとしたイオン照射を行うことにより、ポリシリコンパターン３ａに不純物イオン（例えばＰ、Ａｓ、Ｂ、ＢＦ_２等のイオン）を、所定の量ほど注入する。

その後、図３（Ｃ）に示すように、フォトレジスト膜５０を除去する。次いで、ポリシリコンパターン３ａの表面に酸化シリコン膜３ｂを形成する。この際、素子分離膜２の開口部２ａ内に位置するシリコン基板１にも熱酸化膜１ａが形成される。その後、不純物活性化のための熱処理を行う。これらの処理の詳細は、第１の実施形態と同一である。第１の実施形態と同様の作用により、シリコン基板１相互間におけるポリシリコンパターン３ａの抵抗値のばらつきは、従来と比べて小さくなる。

次いで、図３（Ｄ）に示すように、ポリシリコンパターン３ａ上を含む全面上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、フォトレジスト膜には、熱酸化膜１ａ及びその周囲上に位置する開口部が形成される。次いで、このフォトレジスト膜をマスクとしたエッチングを行うことにより、熱酸化膜１ａ（図３（Ｃ）に図示）を除去する。その後、フォトレジスト膜を除去する。

次いで、ゲート酸化膜１３、ゲート電極１４、低濃度不純物領域１６ａ，１６ｂ、サイドウォール１５、不純物領域１７ａ，１７ｂ、層間絶縁膜１８、接続孔１８ａ，１８ｂ，１８ｃ、タングステンプラグ１９ａ，１９ｂ，１９ｃ、及びＡｌ合金配線２０ａ，２０ｂ，２０ｃを形成する。これらの形成方法は、第１の実施形態と同一である。
本実施形態においても、第１の実施形態と同一の効果を得ることができる。

図４は、第３の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態で製造される半導体装置の構成は、第１の実施形態に係る製造方法によって製造される半導体装置の構成と同一である。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。

まず、図４（Ａ）に示すように、シリコン基板１に素子分離膜２を形成し、さらにポリシリコン膜３を形成する。次いで、ポリシリコン膜３に不活性イオンを照射し、ポリシリコン膜３の結晶粒の微細化を進めてアモルファス化するか、又はアモルファスに近い状態にする。これらの工程は、第１の実施形態と同一である。
次いで、ポリシリコン膜３に不純物イオンを照射することにより、ポリシリコン膜３に不純物を注入する。

次いで、図４（Ｂ）に示すように、ポリシリコン膜３をパターニングし、ポリシリコンパターン３ａを形成する。この工程は、第１の実施形態と同一である。

次いで、ポリシリコンパターン３ａの表面に酸化シリコン膜３ｂを形成する。この際、素子分離膜２の開口部２ａ内に位置するシリコン基板１にも熱酸化膜１ａが形成される。
の後、不純物活性化のための熱処理を行う。これらの処理の詳細は、第１の実施形態と同一である。第１の実施形態と同様の作用により、シリコン基板１相互間におけるポリシリコンパターン３ａの抵抗値のばらつきは、従来と比べて小さくなる。

次いで、図４（Ｃ）に示すように、熱酸化膜１ａ（図４（Ｂ）に図示）を除去する。熱酸化膜１ａの除去方法は、第２の実施形態と同一である。次いで、ゲート酸化膜１３、ゲート電極１４、低濃度不純物領域１６ａ，１６ｂ、サイドウォール１５、及び、不純物領域１７ａ，１７ｂ、層間絶縁膜１８、接続孔１８ａ，１８ｂ，１８ｃ、タングステンプラグ１９ａ，１９ｂ，１９ｃ、及びＡｌ合金配線２０ａ，２０ｂ，２０ｃを形成する。これらの形成方法は、第１の実施形態と同一である。
本実施形態においても、第１の実施形態と同一の効果を得ることができる。

図５は、本発明の第４の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態によって製造される半導体装置は、アナログ回路の抵抗素子として、ポリシリコンパターンではなく、シリコン基板に形成された不純物領域が用いられている点を除いて、第１の実施形態によって製造される半導体装置と同一の構成を有する。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。

まず、図５（Ａ）に示すように、シリコン基板１に素子分離膜２を形成する。素子分離膜２は、開口部２ａの他に、抵抗素子が形成される領域に開口部２ｂを有する。次いで、開口部２ｂ上を含む全面上に、フォトレジスト膜５１を塗布し、フォトレジスト膜５１を露光及び現像する。これにより、フォトレジスト膜５１には、開口部２ｂ及びその周囲上に位置する開口部が形成される。次いで、フォトレジスト膜５１をマスクとして不純物イオンを照射する。これにより、開口部２ｂ内に位置するシリコン基板１に、抵抗素子となる不純物領域１ｂが形成される。

その後、図５（Ｂ）に示すように、フォトレジスト膜５１を除去する。次いで、シリコン基板１を酸素プラズマに晒す。これにより、不純物領域１ｂの表面には、酸化シリコン膜１ｃが形成される。なお、開口部２ａ内に位置するシリコン基板１にも、酸化シリコン膜１ｄが形成される。その後、不純物活性化のための熱処理を行う。

その後、図５（Ｃ）に示すように、酸化シリコン膜１ｃ，１ｄをウェットエッチング法により除去する。次いで、ゲート酸化膜１３、ゲート電極１４、低濃度不純物領域１６ａ，１６ｂ、サイドウォール１５、不純物領域１７ａ，１７ｂ、層間絶縁膜１８、接続孔１８ａ，１８ｂ，１８ｃ、タングステンプラグ１９ａ，１９ｂ，１９ｃ、及びＡｌ合金配線２０ａ，２０ｂ，２０ｃを形成する。これらの形成方法は、第１の実施形態と同一である。なお、接続孔１８ｃ及びタングステンプラグ１９ｃは、不純物領域１ｂの両端上に位置している。

本実施形態によれば、抵抗素子として機能する不純物領域１ｂは、表面が酸化されている。このため、不純物領域１ｂの外部に不純物が拡散することを抑制できる。また、不純物領域１ｂの表面酸化工程には、熱酸化法ではなくプラズマ酸化法が用いられている。従って、半導体装置に熱負荷が加わる回数を少なくすることができる。

尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば上記した各実施形態において、ポリシリコンパターン３ａは素子分離膜２上に形成されたが、層間絶縁膜上に形成されてもよい。この場合、ポリシリコンパターン３ａは、各実施形態と同一の方法を用いて形成される。

（Ａ）は第１の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図。 （Ａ）は図１（Ｃ）の次の工程を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図。 （Ａ）は第２の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図、（Ｄ）は（Ｃ）の次の工程を説明する為の断面図。 （Ａ）は第３の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図。 （Ａ）は第４の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図。 従来の半導体装置を説明する為の断面図。

符号の説明

１，１０１…シリコン基板、１ａ…熱酸化膜、１ｂ…不純物領域、１ｃ,１ｄ…酸化シリコン膜、２…素子分離膜、２ａ，２ｂ…開口部、３…ポリシリコン膜、３ａ…ポリシリコンパターン、３ｂ…酸化シリコン膜、１３…ゲート酸化膜、１４…ゲート電極、１５…サイドウォール、１６ａ，１６ｂ…低濃度不純物領域、１７ａ，１７ｂ…不純物領域、１８…層間絶縁膜、１８ａ，１８ｂ，１８ｃ…接続孔、１９ａ，１９ｂ，１９ｃ…タングステンプラグ、２０ａ，２０ｂ，２０ｃ…Ａｌ合金配線、５０，５１…フォトレジスト膜、１０２…ＬＯＣＯＳ酸化膜、１０３…ポリシリコン抵抗

Claims (12)

1. 絶縁膜上にポリシリコン膜を形成する工程と、
   前記ポリシリコン膜に不活性イオンを照射する工程と、
   前記ポリシリコン膜に不純物を導入する工程と、
   前記ポリシリコン膜を熱処理する工程と、
   前記ポリシリコン膜をパターニングすることにより、前記絶縁膜上に位置するポリシリコンパターンを形成する工程と、
   を具備する半導体装置の製造方法。
2. 前記不純物を導入する工程と、前記ポリシリコン膜を熱処理する工程の間に、前記ポリシリコン膜の表面を酸化する工程を具備する請求項１に記載の半導体装置の製造方法。
3. 絶縁膜上にポリシリコン膜を形成する工程と、
   前記ポリシリコン膜をパターニングすることにより、前記絶縁膜上に位置するポリシリコンパターンを形成する工程と、
   前記ポリシリコンパターンに不活性イオンを照射する工程と、
   前記ポリシリコンパターンに不純物を導入する工程と、
   前記ポリシリコンパターンを熱処理する工程と、
   を具備する半導体装置の製造方法。
4. 前記不純物を導入する工程と、前記ポリシリコンパターンを熱処理する工程の間に、前記ポリシリコンパターンの表面を酸化する工程を具備する請求項３に記載の半導体装置の製造方法。
5. 絶縁膜上にポリシリコン膜を形成する工程と、
   前記ポリシリコン膜に不活性イオンを照射する工程と、
   前記ポリシリコン膜に不純物を導入する工程と、
   前記ポリシリコン膜をパターニングすることにより、前記絶縁膜上に位置するポリシリコンパターンを形成する工程と、
   前記ポリシリコンパターンを熱処理する工程と、
   を具備する半導体装置の製造方法。
6. 前記ポリシリコンパターンを形成する工程と、前記ポリシリコンパターンを熱処理する工程の間に、前記ポリシリコンパターンの表面を酸化する工程を具備する請求項５に記載の半導体装置の製造方法。
7. 前記ポリシリコンパターンの表面を酸化する工程は、熱酸化工程又はプラズマ酸化工程である請求項２、４又は６に記載の半導体装置の製造方法。
8. 前記絶縁膜は、半導体基板又はその上方に形成されており、
   前記ポリシリコン膜を形成する工程において、複数の前記半導体基板又はその上方に形成された前記絶縁膜上に、前記ポリシリコン膜を同時に形成する請求項１〜７のいずれか一項に記載の半導体装置の製造方法。
9. 前記絶縁膜は、半導体基板に形成された素子分離膜であり、
   前記ポリシリコンパターンを熱処理する工程の後に、前記半導体基板にゲート絶縁膜を形成する工程を具備する請求項１〜８のいずれか一項に記載の半導体装置の製造方法。
10. 半導体基板に不純物領域を形成する工程と、
    前記不純物領域の表面を、プラズマ酸化する工程と、
    前記不純物領域を熱処理する工程と、
    を具備する半導体装置の製造方法。
11. 絶縁膜と、
    前記絶縁膜上に形成され、不純物及び不活性ガスが導入されたポリシリコンパターンと、を具備する半導体装置。
12. 前記ポリシリコンパターンは抵抗素子である請求項１１に記載の半導体装置。

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