JPH0846026A - 素子分離領域を有する半導体装置の製造方法 - Google Patents
素子分離領域を有する半導体装置の製造方法Info
- Publication number
- JPH0846026A JPH0846026A JP6196099A JP19609994A JPH0846026A JP H0846026 A JPH0846026 A JP H0846026A JP 6196099 A JP6196099 A JP 6196099A JP 19609994 A JP19609994 A JP 19609994A JP H0846026 A JPH0846026 A JP H0846026A
- Authority
- JP
- Japan
- Prior art keywords
- element isolation
- mask pattern
- isolation region
- mask
- opening
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Element Separation (AREA)
Abstract
る際、マスクの開口幅が狭い部分と広い部分との酸化膜
厚差ができることを防止して素子分離領域の膜厚差のな
い素子分離を形成できる半導体装置の製造方法を提供す
る。 【構成】 半導体基板1上に幅広の開口部31と幅狭の
開口部32とを有するマスクパターン2を形成し、幅狭
の開口部32に選択的に酸素イオン注入Iaを行い、そ
の後、マスクパターン2をマスクとして開口部31,3
2に該当する半導体基板部分を酸化して素子分離領域4
1,42を形成する。例えばマスクパターン2をマスク
として酸化領域41,42を形成した後酸素イオン注入
Ibを行うことにより幅広の開口部31と幅狭の開口部
32とにおける酸化領域41,42の膜厚の差を利用し
て、前記幅狭の開口部32についてのみに選択的に酸素
イオン注入を行う。
Description
半導体装置の製造方法に関する。本発明は、例えば、高
度に微細化・集積化された半導体装置の製造方法として
好適に利用でき、特に、例えば微細集積化が進行したメ
モリー素子等の集積半導体回路の製造に好ましく利用す
ることができる。
素子間分離の形成手段としては、マスクパターンを用い
た選択酸化法が用いられている。例えば、Si半導体装
置については、窒化膜をマスクとした選択酸化法(LO
COS)が用いられてきている。
窒化膜マスクのスペースが狭い部分ほど酸化膜厚が薄く
なるThinning Effect(J.Hui e
t.al,IEDM,1985,p392;T.Miz
uno et.al,IEEE Trans.Elec
tron Devices ED−34,1987,p
2255)が問題になってきている。このThinni
ng Effectとは、図9に示すように、マスクパ
ターン2の幅狭の開口部3cの素子分離用酸化膜4c
が、幅広の開口部3aの酸化膜4aより薄くなることで
ある。両者の中間の幅の開口部3bについては、その酸
化膜4bは中間の膜厚となっており、開口部の幅に対応
していることがわかる。例えば具体的には、窒化膜マス
クのスペースが0.3μmの部分での酸化膜厚は、広い
スペース部分に比べ60〜70%程度の膜厚となる。素
子分離領域の酸化膜の膜厚の不均一は問題であり、例え
ば、高速用のデバイスでは、酸化膜厚が薄くなると容量
が増加し、スピードが低下してしまうという問題が生ず
る。
して、マスクパターンのスペースが狭い部分と広い部分
との酸化膜厚差がない素子分離を形成できる素子分離領
域を有する半導体装置の製造方法を提供することを目的
とする。
明は、半導体基板上に幅広の開口部と幅狭の開口部とを
有するマスクパターンを形成し、該マスクパターンをマ
スクとして開口部に該当する半導体基板部分を酸化して
素子分離領域を形成する工程を備える半導体装置の製造
方法において、前記幅狭の開口部に酸素イオン注入を行
う工程を備えることを特徴とする素子分離領域を有する
半導体装置の製造方法であって、これにより上記問題点
を解決するものである。なお本明細書において、「幅
広」「幅狭」というのは、互いに相対的な関係について
言うものである。
に幅広の開口部と幅狭の開口部とを有するマスクパター
ンを形成し、該幅狭の開口部に選択的に酸素イオン注入
を行い、その後、前記マスクパターンをマスクとして開
口部に該当する半導体基板部分を酸化して素子分離領域
を形成することを特徴とする請求項1に記載の素子分離
領域を有する半導体装置の製造方法であって、これによ
り上記問題点を解決するものである。
に幅広の開口部と幅狭の開口部とを有するマスクパター
ンを形成し、該マスクパターンをマスクとして開口部に
該当する半導体基板部分を酸化して酸化領域を形成し、
その後酸素イオン注入を行うことにより幅広の開口部と
幅狭の開口部とにおける前記形成された酸化領域の膜厚
の差を利用して、前記幅狭の開口部に選択的に酸素イオ
ン注入を行うことを特徴とする請求項1に記載の素子分
離領域を有する半導体装置の製造方法であって、これに
より上記問題点を解決するものである。
入の後のいずれかの時点において、熱アニールを行うこ
とを特徴とする請求項1ないし3のいずれかに記載の素
子分離領域を有する半導体装置の製造方法であって、こ
れにより上記問題点を解決するものである。
ンの形成材料が窒化物であることを特徴とする請求項1
ないし4のいずれかに記載の素子分離領域を有する半導
体装置の製造方法であって、これにより上記問題点を解
決するものである。
ンの形成材料がシリコンナイトライドであり、半導体基
板がSi基板であることを特徴とする請求項1ないし5
のいずれかに記載の素子分離領域を有する半導体装置の
製造方法であって、これにより上記問題点を解決するも
のである。
シリコンナイトライドの膜厚を、形成すべき素子分離領
域をなす酸化膜の膜厚とほぼ同じ膜厚とすることを特徴
とする請求項6に記載の半導体装置の製造方法であっ
て、これにより上記問題点を解決するものである。
部とを有するマスクパターンを形成し、該マスクパター
ンを用いて選択酸化により素子分離領域を形成する場合
に、幅狭の開口部に酸素イオン注入を行う工程を備える
ので、幅狭の開口部(狭いスペース部)には酸化種が入
りにくいことに起因するThinning Effec
tにより酸化膜厚が幅広の開口部におけるより小さくな
る問題に対し、このイオン注入により打ち込んだ酸素に
よってその分を補って、幅広の開口部と同様の膜厚の酸
化膜を得ることができる。これにより、膜厚の不均一に
伴う問題を解決できる。
開口部(狭いスペース部)にできる酸化膜の方が幅広の
開口部(広いスペース部)にできる酸化膜より酸化膜厚
が薄いことを利用し、全面にイオン注入しても狭いスペ
ース部の方のみに酸化種がイオン注入されるようにする
ことで、マスク工程を追加することなく狭いスペース部
の酸化種不足を補うようにした。これはThinnin
g Effectの結果を逆に利用して工程増を抑えた
巧みな手法と言うことができる。イオン注入後は、適宜
の時点で、適宜熱アニール等の手段で注入した酸化種と
Si等との酸化反応を進め、酸化膜とすればよい。
世代用の、高度に集積されたSRAMや高速用のASI
Cデバイス等について、特に効果的と言うことができ
る。
て説明する。但し当然のことではあるが、本発明は図示
の実施例により限定を受けるものではない。
集積化されたSRAMとして用いられる半導体装置につ
いて具体化したものある。
は、図1に示すように、半導体基板1(ここではSi基
板)上に幅広の開口部31と幅狭の開口部32とを有す
るマスクパターン2を形成し、図2に示すようにこの幅
狭の開口部32に選択的に酸素イオン注入Iaを行い、
その後、図3に示すように前記マスクパターン2をマス
クとして開口部31,32に該当する半導体基板部分を
酸化して素子分離領域41,42を形成するものであ
る。
ある半導体基板1上に酸化膜10(Pad−SiO2 )
を形成した後、酸化時のマスクとなる材料としてSi3
N 4を形成し、フォトレジストパターニング後、RIE
にてSi3 N 4を選択的に除去し、図1に示すマスクパ
ターン2を形成する。なおマスクパターン2の材料は、
窒化物以外でも、後のエッチング工程でSiO2 と選択
比がとれ、耐熱性があり、汚染等の不都合を生じないも
のであれば使用できる。
2についてのみ酸素のイオン注入Iaを行うが、これ
は、Thinning Effectで酸化膜厚が薄く
なる分を補償し得る注入量で行う。選択的なイオン注入
は、レジストマスクを用いた通例の手段を用いることが
できる。イオン注入領域を符号5で示す。
ン2(Si3 N 4マスクパターン)をマスクとした選択
酸化(ここでは熱酸化)により、素子分離領域41,4
2を形成する。Thinning Effectによ
り、幅狭の開口部32の下の素子分離領域42は、幅広
の開口部の素子分離領域41より薄くなっているが、こ
こには酸素のイオン注入領域5が形成されている。
リン酸によるSi3 N 4除去、及び酸化膜10除去を行
って図4の如くした後、熱アニールを施すと、図5に示
すように、素子分離領域42aは酸化膜厚が大きくな
り、素子分離領域41と同等の膜厚となる。
Effectの問題点を解決した素子分離領域を有する
半導体装置の製造方法を得ることができた。
もに、Thinning Effectにより生じた酸
化膜の厚さの相違を利用して、工程数を抑えたプロセス
を実現したものである。即ち、この実施例は、請求項3
の発明を具体的にしたものである。
は、実施例1と共通に参照する。
口部31と幅狭の開口部32とを有するマスクパターン
2を形成し(図1)、該マスクパターン2をマスクとし
て開口部31,32に該当する半導体基板部分を酸化し
て酸化領域41,42を形成し、その後酸素イオン注入
Ibを行うことにより幅広の開口部31と幅狭の開口部
32とにおける前記形成された酸化領域41,42の膜
厚の差を利用して、前記幅狭の開口部32についてのみ
に選択的に酸素イオン注入を行う(図6)ようにした。
1に示すマスクパターン2をSi3N 4により形成する
際、この時のSi3 N 4膜厚は、後の工程の酸素イオン
注入時(図6のイオン注入Ibの時)にSi基板1まで
酸素イオンが到達しない膜厚とする。SiO2 とSi3
N 4のイオン注入に対する阻止能はほぼ同じなので、S
i3 N 4膜厚は、形成したい酸化膜厚とほぼ同じ膜厚と
すればよい。本実施例では、400nmか、それより多
少厚い程度とする。
1(広いスペース部分)の酸化領域41の酸化膜厚が4
00nmになるように酸化した場合を示す。この時の幅
狭の開口部32(狭いスペース部分)の酸化膜厚は、約
270nmとなる。この状態でマスクパターン2(Si
3 N 4マスク)を残したまま全面に酸素のイオン注入I
bを行う(図6)。例えば110keVのエネルギーで
酸素イオンを注入すれば(Rp=216.9nm,ΔR
p=57.6nm)、幅狭の開口部32(狭いスペース
部分)の酸化領域42の下のSiには約120nmの深
さにわたってドーズ量の約30%の酸素が注入される
が、幅広の開口部31(広いスペース部分)では、ここ
の厚い酸化領域41中で全ての酸素イオンは阻止され
る。即ち、ここではマスク工程は不要である。幅狭の開
口部32(狭いスペース部分)の酸化領域42の下のS
i中の酸素濃度を6E21/cm3 としたい時には、ド
ーズ量を2.6E16/cm2 とすればよい。
(Si3 N 4マスク)の除去と、希弗酸による酸化膜1
0(Pad−SiO2 )の除去を行う(図7)。
された酸素とSiの結合を、熱アニールにて行う(図
8)。例えばN2 雰囲気中で、850〜1200℃の温
度領域を用いて、アニールを行えばよい。
子分離領域42aは、幅広の開口部31の下の素子分離
領域41と同等の膜厚となる。
Effectの問題点を解決した素子分離領域を有する
半導体装置の製造方法を得ることができた。
となくThinning Effectによる膜厚差を
利用して、所望の所にのみイオン注入を行うので、実施
例1に比べても工程数少なく所望の半導体装置を得るこ
とができる。
領域を有する半導体装置の製造方法によれば、マスクパ
ターンのスペースが狭い部分と広い部分について、その
酸化膜厚差がない素子分離領域を形成することが可能な
らしめられる。
Claims (7)
- 【請求項1】半導体基板上に幅広の開口部と幅狭の開口
部とを有するマスクパターンを形成し、該マスクパター
ンをマスクとして開口部に該当する半導体基板部分を酸
化して素子分離領域を形成する工程を備える半導体装置
の製造方法において、 前記幅狭の開口部に酸素イオン注入を行う工程を備える
ことを特徴とする素子分離領域を有する半導体装置の製
造方法。 - 【請求項2】半導体基板上に幅広の開口部と幅狭の開口
部とを有するマスクパターンを形成し、 該幅狭の開口部に選択的に酸素イオン注入を行い、 その後、前記マスクパターンをマスクとして開口部に該
当する半導体基板部分を酸化して素子分離領域を形成す
ることを特徴とする請求項1に記載の素子分離領域を有
する半導体装置の製造方法。 - 【請求項3】半導体基板上に幅広の開口部と幅狭の開口
部とを有するマスクパターンを形成し、 該マスクパターンをマスクとして開口部に該当する半導
体基板部分を酸化して酸化領域を形成し、その後酸素イ
オン注入を行うことにより幅広の開口部と幅狭の開口部
とにおける前記形成された酸化領域の膜厚の差を利用し
て、前記幅狭の開口部に選択的に酸素イオン注入を行う
ことを特徴とする請求項1に記載の素子分離領域を有す
る半導体装置の製造方法。 - 【請求項4】酸素イオン注入の後のいずれかの時点にお
いて、熱アニールを行うことを特徴とする請求項1ない
し3のいずれかに記載の素子分離領域を有する半導体装
置の製造方法。 - 【請求項5】マスクパターンの形成材料が窒化物である
ことを特徴とする請求項1ないし4のいずれかに記載の
素子分離領域を有する半導体装置の製造方法。 - 【請求項6】マスクパターンの形成材料がシリコンナイ
トライドであり、半導体基板がSi基板であることを特
徴とする請求項1ないし5のいずれかに記載の素子分離
領域を有する半導体装置の製造方法。 - 【請求項7】マスクとするシリコンナイトライドの膜厚
を、形成すべき素子分離領域をなす酸化膜の膜厚とほぼ
同じ膜厚とすることを特徴とする請求項6に記載の半導
体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6196099A JPH0846026A (ja) | 1994-07-28 | 1994-07-28 | 素子分離領域を有する半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6196099A JPH0846026A (ja) | 1994-07-28 | 1994-07-28 | 素子分離領域を有する半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0846026A true JPH0846026A (ja) | 1996-02-16 |
Family
ID=16352210
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6196099A Pending JPH0846026A (ja) | 1994-07-28 | 1994-07-28 | 素子分離領域を有する半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0846026A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR19990004595A (ko) * | 1997-06-28 | 1999-01-15 | 김영환 | 반도체 소자의 소자분리 방법 |
KR20000004405A (ko) * | 1998-06-30 | 2000-01-25 | 김영환 | 반도체 소자의 소자 분리막 형성방법 |
JP2004507110A (ja) * | 2000-08-21 | 2004-03-04 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 集積回路中に浅い絶縁領域を形成する製造方法とその製造方法によって形成された集積回路 |
US7192840B2 (en) | 2002-10-30 | 2007-03-20 | Oki Electric Industry Co., Ltd. | Semiconductor device fabrication method using oxygen ion implantation |
-
1994
- 1994-07-28 JP JP6196099A patent/JPH0846026A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR19990004595A (ko) * | 1997-06-28 | 1999-01-15 | 김영환 | 반도체 소자의 소자분리 방법 |
KR20000004405A (ko) * | 1998-06-30 | 2000-01-25 | 김영환 | 반도체 소자의 소자 분리막 형성방법 |
JP2004507110A (ja) * | 2000-08-21 | 2004-03-04 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 集積回路中に浅い絶縁領域を形成する製造方法とその製造方法によって形成された集積回路 |
US7192840B2 (en) | 2002-10-30 | 2007-03-20 | Oki Electric Industry Co., Ltd. | Semiconductor device fabrication method using oxygen ion implantation |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH0846026A (ja) | 素子分離領域を有する半導体装置の製造方法 | |
JPS6174350A (ja) | 半導体装置の製造方法 | |
US6579766B1 (en) | Dual gate oxide process without critical resist and without N2 implant | |
JPH0516173B2 (ja) | ||
JP2859332B2 (ja) | 半導体装置の製造方法 | |
JP5177980B2 (ja) | 半導体装置およびその製造方法 | |
JPH10284479A (ja) | 半導体集積回路の製造方法 | |
JP2000100747A (ja) | 半導体装置及び半導体装置の製造方法 | |
JPH10308448A (ja) | 半導体デバイスの隔離膜及びその形成方法 | |
JP2001015505A (ja) | 絶縁膜の形成方法及び半導体装置の製造方法 | |
JPH04267336A (ja) | 半導体装置の製造方法 | |
JPS6098640A (ja) | 半導体装置の製造方法 | |
JPS60200572A (ja) | 半導体装置の製造方法 | |
JP2000306990A (ja) | 半導体装置の製造方法 | |
JPH036844A (ja) | 半導体収積回路の製造方法 | |
JPH0917779A (ja) | 半導体装置の素子分離用酸化膜形成方法 | |
JPS60105224A (ja) | 半導体装置の製造方法 | |
JPH0358430A (ja) | 半導体装置及びその製造方法 | |
JPS6341076A (ja) | 半導体装置の製造方法 | |
JP2000164693A (ja) | 半導体装置の製造方法 | |
JPS59169172A (ja) | 半導体記憶装置の製造方法 | |
JPH11312806A (ja) | 半導体装置の製造方法 | |
JPH05175441A (ja) | 半導体装置,およびその製造方法 | |
JPH1167684A (ja) | 半導体装置およびその製造方法 | |
JP2000100962A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20051220 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060221 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080212 |
|
A131 | Notification of reasons for refusal |
Effective date: 20080229 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080428 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080522 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080604 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 3 Free format text: PAYMENT UNTIL: 20110627 |
|
LAPS | Cancellation because of no payment of annual fees |