JPS6098640A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6098640A JPS6098640A JP20624783A JP20624783A JPS6098640A JP S6098640 A JPS6098640 A JP S6098640A JP 20624783 A JP20624783 A JP 20624783A JP 20624783 A JP20624783 A JP 20624783A JP S6098640 A JPS6098640 A JP S6098640A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- silicon substrate
- oxidation
- si3n4
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
- H01L21/7621—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region the recessed region having a shape other than rectangular, e.g. rounded or oblique shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、絶縁層を選択的に微細に形成するＭＯ８ＩＣ
の製造に使用して好適な半導体装置の製造方法に関する
ものである。
の製造に使用して好適な半導体装置の製造方法に関する
ものである。
背景技術とその問題点
従来、半導体集積回路例えばＭＯＳ ＩＣにおいて、共
通のシリコン基体に形成した複数の回路素子間を電気的
に分離する素子間分離技術としてはいわゆるＣＶＤ法に
よりシリコンナイトライドＳｉ３Ｎ４層をマスクとして
用いる選択酸化法が広く用いられていた。この選択酸化
法ではシリコン基体に対して選択的Ｋ、熱酸化を行って
酸化物絶縁層を形成する場合、半導体基体表面に酸化の
マスクとなるシリコン窒化物としてのＳｉ３Ｎ４層を形
成し、これに穿設した開口を通じて半導体基体に対する
選択的酸化を行うことが一般的罠なされていた。この場
合、シリコン基体上に直接的Ｋ Ｓｉ３Ｎ４ ）−を酸
化マスク層として形成すると、このＳｉ３Ｎ４層中の真
性応力によって８ｉ−８ｉＮ４界面に歪が生じ、これが
爾後の熱処理において結晶欠陥の発生原因となるなどの
不安定性を招来した。
通のシリコン基体に形成した複数の回路素子間を電気的
に分離する素子間分離技術としてはいわゆるＣＶＤ法に
よりシリコンナイトライドＳｉ３Ｎ４層をマスクとして
用いる選択酸化法が広く用いられていた。この選択酸化
法ではシリコン基体に対して選択的Ｋ、熱酸化を行って
酸化物絶縁層を形成する場合、半導体基体表面に酸化の
マスクとなるシリコン窒化物としてのＳｉ３Ｎ４層を形
成し、これに穿設した開口を通じて半導体基体に対する
選択的酸化を行うことが一般的罠なされていた。この場
合、シリコン基体上に直接的Ｋ Ｓｉ３Ｎ４ ）−を酸
化マスク層として形成すると、このＳｉ３Ｎ４層中の真
性応力によって８ｉ−８ｉＮ４界面に歪が生じ、これが
爾後の熱処理において結晶欠陥の発生原因となるなどの
不安定性を招来した。
そのため、Ｓ ＋ ３Ｎ４層による酸化マスクを用いる
賜金、まず第１図に示すようにシリコン基体ｆｌ＋の表
面に数１００Ａ程度のｔｊｔい５ｉ０２膜によるパッド
層（２）を形成し、これの上に酸化マスクとしての窒化
物Ｓｉ３Ｎ４Ｍ ＋３１を被着した。そしてこのＳｉ３
Ｎ４層（３）にフォトエツチング等妃よって熱酸化を施
さんとする部分にｊ３ト１０（４）を形成し、この開口
（４）を通じてシリコン基体（１）の表面を熱酸化して
第２図に示すようにシリコン基体（１）に選択的に酸化
物層（５）を形成するようにしていた。ところが、この
ように酸化のマスク効果がない５ｉ０２バンド／１ｌｌ
ｆ （２１が酸化用マスクとしてのＳｉ３Ｎ４層（３）
下の基体（１１との間に介在されるようにする場合、こ
の８ ｉ ０２層（２）による実質的間隙によって、得
られた酸化′助層（５１０周辺にはマスク層（３）の開
口（４）の縁部下に入り込んで延在する嘴状部いわゆる
バーズビーク部（６）が形成され、これがため酸化物層
（５］を充分幅狭に形成し得４゛、例えば集積回路にお
ける回路素子の集積度の向上が図りφＩＦかった。
賜金、まず第１図に示すようにシリコン基体ｆｌ＋の表
面に数１００Ａ程度のｔｊｔい５ｉ０２膜によるパッド
層（２）を形成し、これの上に酸化マスクとしての窒化
物Ｓｉ３Ｎ４Ｍ ＋３１を被着した。そしてこのＳｉ３
Ｎ４層（３）にフォトエツチング等妃よって熱酸化を施
さんとする部分にｊ３ト１０（４）を形成し、この開口
（４）を通じてシリコン基体（１）の表面を熱酸化して
第２図に示すようにシリコン基体（１）に選択的に酸化
物層（５）を形成するようにしていた。ところが、この
ように酸化のマスク効果がない５ｉ０２バンド／１ｌｌ
ｆ （２１が酸化用マスクとしてのＳｉ３Ｎ４層（３）
下の基体（１１との間に介在されるようにする場合、こ
の８ ｉ ０２層（２）による実質的間隙によって、得
られた酸化′助層（５１０周辺にはマスク層（３）の開
口（４）の縁部下に入り込んで延在する嘴状部いわゆる
バーズビーク部（６）が形成され、これがため酸化物層
（５］を充分幅狭に形成し得４゛、例えば集積回路にお
ける回路素子の集積度の向上が図りφＩＦかった。
また、ＳＩ３Ｎ４層を酸化マスクに使用するＪＦ！法の
もうひとつの欠点として、熱酸化によって消費されるＳ
ｉ層と形成されるＳ ｉ ０２層との１ｊＱ厚の比率が
約０．４ ： １のため、表面に段差を生じ微細加工、
多層配線を因り；１トにした。この欠点を解決するため
、Ｓｉ３Ｎ４層をリングラフィ技術により加工エツチン
グ後、さらにシリコン基体をエツチングしてから酸化す
ることが提案されたが、この場合には一層バーズビーク
部（６）が生じやすくなると共に突起状のバーズヘッド
部（７）を生じ表面は平坦にならなかった。これらバー
ズビーク部（６）、バーズヘット部（７）が形成される
ので従来の半導体装置の製造方法では、チャンネル幅等
の微細化したＭＯＳ ＩＣの製造には適さなかった。そ
のため像面１化したＭＯＳ ＩＣの製造に使用できる新
しい選択酸化法として最近ＳＷＡＭＩ法が提案された。
もうひとつの欠点として、熱酸化によって消費されるＳ
ｉ層と形成されるＳ ｉ ０２層との１ｊＱ厚の比率が
約０．４ ： １のため、表面に段差を生じ微細加工、
多層配線を因り；１トにした。この欠点を解決するため
、Ｓｉ３Ｎ４層をリングラフィ技術により加工エツチン
グ後、さらにシリコン基体をエツチングしてから酸化す
ることが提案されたが、この場合には一層バーズビーク
部（６）が生じやすくなると共に突起状のバーズヘッド
部（７）を生じ表面は平坦にならなかった。これらバー
ズビーク部（６）、バーズヘット部（７）が形成される
ので従来の半導体装置の製造方法では、チャンネル幅等
の微細化したＭＯＳ ＩＣの製造には適さなかった。そ
のため像面１化したＭＯＳ ＩＣの製造に使用できる新
しい選択酸化法として最近ＳＷＡＭＩ法が提案された。
第４図を参照して、このＳＷＡＭＩ法の工程につき説明
する。この第４図において、第１図、第２図及び第３図
に対応する部分には同一符号を付しそれらの詳細な説明
は省略する。
する。この第４図において、第１図、第２図及び第３図
に対応する部分には同一符号を付しそれらの詳細な説明
は省略する。
シリコン基体（ＩＩの表面に数１００ Ａ程度の薄い５
ｉ（Ｊ２ Ｎによるパッド層（２）を形成する。次に、
このパッド層（２）の上に例えはいわゆるＣＶＤ法によ
り酸化マスクとしての窒化物５Ｌ３Ｎ４ＩＮ ｉ３１を
被着する。次に、バット層（２）、Ｓｉ３Ｎ４ 腎１３
１及びシリコン基体（１）を反応性イオンエツチング法
で四部（８ａ）及び（８ｂ）を形成するようにした後、
チャンネルストッパ一層（９）を所定範囲にイオン注入
により形成し、その後使用したレジスト（図示せず）を
剥離する。次に、第４図Ｃに示すように酸化した後Ｓ＋
３Ｎ４層ＱＱＩ、 ５ｉ０２層（１１）を積層する。次
に第４図１）に示すよう釦全面にわたり反応性イオンエ
ツチング法で５ｉ０２層ｆｌｌ） Ｓｉ３Ｎ４層（１■
を除去し、最下層の５ｉ０２層（１１）のところでエツ
チングを止めるようにする。次に、５ｉ０２層αＤをエ
ツチングにより除去する（第４図Ｅ）。次Ｋ 、 Ｓ
＋３Ｎ４層００１ ヲマスクとした選択酸化法例えばＬ
ＯＣＯ８法により第４図１゛にホすように８：０２１’
ｆ’１ｌｉ７Ｊヲ形Ｄｌｒ ル。次Ｋ、８１３Ｎ４）ｃ
４＋Ｉｆ）ｌ上にＬＯＣＵＳ法による選択酸化時に形成
された５ｉ０２層、Ｓｉ３Ｎ４１ｍ００１及Ｕ シＩ）
コｙ基体（１１）５ち凹部（８ａ）と（８ｂ）との間
の凸部上にある５ｉＣ１２層（１２ａ）をエツチングに
より除去して第４図Ｇの最終形状を得るものである。こ
のＳＷＡＭＩ法によれば、微Ｉｒ１ｉｌ化したＭＯ８Ｉ
ｃの製造にも対応できるが、半々）体基体の製造工程数
が通′１πの選択酸化法に比べ増加する欠点があった。
ｉ（Ｊ２ Ｎによるパッド層（２）を形成する。次に、
このパッド層（２）の上に例えはいわゆるＣＶＤ法によ
り酸化マスクとしての窒化物５Ｌ３Ｎ４ＩＮ ｉ３１を
被着する。次に、バット層（２）、Ｓｉ３Ｎ４ 腎１３
１及びシリコン基体（１）を反応性イオンエツチング法
で四部（８ａ）及び（８ｂ）を形成するようにした後、
チャンネルストッパ一層（９）を所定範囲にイオン注入
により形成し、その後使用したレジスト（図示せず）を
剥離する。次に、第４図Ｃに示すように酸化した後Ｓ＋
３Ｎ４層ＱＱＩ、 ５ｉ０２層（１１）を積層する。次
に第４図１）に示すよう釦全面にわたり反応性イオンエ
ツチング法で５ｉ０２層ｆｌｌ） Ｓｉ３Ｎ４層（１■
を除去し、最下層の５ｉ０２層（１１）のところでエツ
チングを止めるようにする。次に、５ｉ０２層αＤをエ
ツチングにより除去する（第４図Ｅ）。次Ｋ 、 Ｓ
＋３Ｎ４層００１ ヲマスクとした選択酸化法例えばＬ
ＯＣＯ８法により第４図１゛にホすように８：０２１’
ｆ’１ｌｉ７Ｊヲ形Ｄｌｒ ル。次Ｋ、８１３Ｎ４）ｃ
４＋Ｉｆ）ｌ上にＬＯＣＵＳ法による選択酸化時に形成
された５ｉ０２層、Ｓｉ３Ｎ４１ｍ００１及Ｕ シＩ）
コｙ基体（１１）５ち凹部（８ａ）と（８ｂ）との間
の凸部上にある５ｉＣ１２層（１２ａ）をエツチングに
より除去して第４図Ｇの最終形状を得るものである。こ
のＳＷＡＭＩ法によれば、微Ｉｒ１ｉｌ化したＭＯ８Ｉ
ｃの製造にも対応できるが、半々）体基体の製造工程数
が通′１πの選択酸化法に比べ増加する欠点があった。
発明の目的
本発明半導体基体の製造方法は、上述の欠点を解消して
簡単な工程で微細な半導体装置を安定した品質で得られ
るようにすることを目的とするものである。
簡単な工程で微細な半導体装置を安定した品質で得られ
るようにすることを目的とするものである。
発明の概要
本発明半導体基体の製造方法は、シリコン基体の一生面
にシリコンを含有する非晶Ｐ■層を形成する工程と、シ
リコン基体に窒素をイオン注入し非晶質層下に所定パタ
ーンの窒化物層を形成する工程と、所定部分の窒化物層
を残してシリコン基体に四部を形成する工程と、この四
部にＳ Ｉｏ ２層を形成する工程とを有し、上述のイ
オン注入の際のエネルギーをＮ２１（１−５０ＫｅＶ（
Ｎ ５〜２５ＫｅＶ） トスると共にそのドーズ鋸−を
５ Ｘ １０１６〜３ Ｘ １０１７ｃｍ−２（Ｎ Ｉ
Ｘ １０’〜６ Ｘ １０Ｉ７ｃ１０ｌ７とするよ５
にしたもので、部属な工程でｇｌ、細な半導体装ｆｆ＆
、ン安定した品質で得られるようにしたものである。
にシリコンを含有する非晶Ｐ■層を形成する工程と、シ
リコン基体に窒素をイオン注入し非晶質層下に所定パタ
ーンの窒化物層を形成する工程と、所定部分の窒化物層
を残してシリコン基体に四部を形成する工程と、この四
部にＳ Ｉｏ ２層を形成する工程とを有し、上述のイ
オン注入の際のエネルギーをＮ２１（１−５０ＫｅＶ（
Ｎ ５〜２５ＫｅＶ） トスると共にそのドーズ鋸−を
５ Ｘ １０１６〜３ Ｘ １０１７ｃｍ−２（Ｎ Ｉ
Ｘ １０’〜６ Ｘ １０Ｉ７ｃ１０ｌ７とするよ５
にしたもので、部属な工程でｇｌ、細な半導体装ｆｆ＆
、ン安定した品質で得られるようにしたものである。
笑側例
以下、第５図を参照して、本発明半導体装置の製造方法
の一実施例について説明しよう。この第５図において、
第１図、第２図、第３図及び第４図に対応する部分には
同一符号を付しそれらの詳細な説明は省略する。
の一実施例について説明しよう。この第５図において、
第１図、第２図、第３図及び第４図に対応する部分には
同一符号を付しそれらの詳細な説明は省略する。
まず、シリコン基体（１）として例えば［１００］面方
位のｎ型で２〜３Ω−ｃｍのものを用意する。そして、
シリコン基体（１）に熱酸化層（２′）を１００ｋをつ
け、Ｎ２イオンを例えば２０１（ｅＶ、１．ＯＸ １０
１７ｃｍ−２０ドース邦でイオン注入する（第５図Ａ）
。かかる注入後、窒素雰囲気中で９００℃２０分間のア
ニールを施した後、酸素雰囲気中で９００℃６０分間の
アニールを施す事によって、表面に約２０ＯＡの５ｉ０
２＃ （２＋とその下の約３０ＯＡの均質なＳｉ３Ｎ４
ＪＷＪ ｆ３１を形成する。次に、フォトリングラフ
ィ技術により選択酸化する部分の５ｉ０２層及びＳｉ３
Ｎ４層を溶液エツチング或いは反応性イオンエツチング
により除去した後、さらにシリコン基体＋１１約２５０
ＯＡを反応性イオンエツチング九より除去する（第５図
Ｃ）。
位のｎ型で２〜３Ω−ｃｍのものを用意する。そして、
シリコン基体（１）に熱酸化層（２′）を１００ｋをつ
け、Ｎ２イオンを例えば２０１（ｅＶ、１．ＯＸ １０
１７ｃｍ−２０ドース邦でイオン注入する（第５図Ａ）
。かかる注入後、窒素雰囲気中で９００℃２０分間のア
ニールを施した後、酸素雰囲気中で９００℃６０分間の
アニールを施す事によって、表面に約２０ＯＡの５ｉ０
２＃ （２＋とその下の約３０ＯＡの均質なＳｉ３Ｎ４
ＪＷＪ ｆ３１を形成する。次に、フォトリングラフ
ィ技術により選択酸化する部分の５ｉ０２層及びＳｉ３
Ｎ４層を溶液エツチング或いは反応性イオンエツチング
により除去した後、さらにシリコン基体＋１１約２５０
ＯＡを反応性イオンエツチング九より除去する（第５図
Ｃ）。
この場合、所望の選択酸化物層の０．２〜０．５倍の厚
みだけエツチング除去するものとする。この後、反応性
イオンエツチングにより生じた化学的、物理的損傷を回
復するための低温アニールや化学処理を行った後に５
ｋｇ、７ｃｍ２の高圧下で９００℃にし６０分間の酸化
を行い約６００ＯＡのＳ １０２層（５１を成長させる
（第５図Ｄ）。この実施例により得られた選択酸化後の
半導体基体（１）においては要部の断面図（第５図Ｅ）
より明らかなように、バーズビーク部がな（，５ｉｏ２
の選択酸化層（５１６０００Ａに対し、バーズヘッド部
の厚さは１００ＯＡ以下にとどまり、表面が平坦であっ
た。この実施例においては、Ｎ２イオン注入のエネルギ
ーはＮ２１０ ＫｅＶ （Ｎ ５〜２５ＫｅＶ）の範囲
に、ドーズ量はＮン５ Ｘ １０１６〜３．ＯＸ ｌ
０１７ｃｍ−２（Ｎ＋Ｉ Ｘ １０１７〜３．ＯＸ １
０１７ｃｍ−２）に選ぶ事ができる。また、アニール及
び酸化温度は８００〜１１００℃の範囲内に選ぶことが
できる。また、所望の選択酸化層としての８１０２層（
５）の０．５〜１．２倍の厚みの８ｉ０２層が得られる
ような選択酸化を行なった抜にこの５ｉ０２層をエツチ
ング除去するようにしてもよい。また、この実施例で得
られた選択酸化後の表面に突起状の１００ＯＡのバーズ
ヘッドを生ずることがあったが粘性の大きいフォトレジ
スト等を塗布した後、反応性イオンエツチングにより平
坦化するという周知の方法により除去することができた
。
みだけエツチング除去するものとする。この後、反応性
イオンエツチングにより生じた化学的、物理的損傷を回
復するための低温アニールや化学処理を行った後に５
ｋｇ、７ｃｍ２の高圧下で９００℃にし６０分間の酸化
を行い約６００ＯＡのＳ １０２層（５１を成長させる
（第５図Ｄ）。この実施例により得られた選択酸化後の
半導体基体（１）においては要部の断面図（第５図Ｅ）
より明らかなように、バーズビーク部がな（，５ｉｏ２
の選択酸化層（５１６０００Ａに対し、バーズヘッド部
の厚さは１００ＯＡ以下にとどまり、表面が平坦であっ
た。この実施例においては、Ｎ２イオン注入のエネルギ
ーはＮ２１０ ＫｅＶ （Ｎ ５〜２５ＫｅＶ）の範囲
に、ドーズ量はＮン５ Ｘ １０１６〜３．ＯＸ ｌ
０１７ｃｍ−２（Ｎ＋Ｉ Ｘ １０１７〜３．ＯＸ １
０１７ｃｍ−２）に選ぶ事ができる。また、アニール及
び酸化温度は８００〜１１００℃の範囲内に選ぶことが
できる。また、所望の選択酸化層としての８１０２層（
５）の０．５〜１．２倍の厚みの８ｉ０２層が得られる
ような選択酸化を行なった抜にこの５ｉ０２層をエツチ
ング除去するようにしてもよい。また、この実施例で得
られた選択酸化後の表面に突起状の１００ＯＡのバーズ
ヘッドを生ずることがあったが粘性の大きいフォトレジ
スト等を塗布した後、反応性イオンエツチングにより平
坦化するという周知の方法により除去することができた
。
以上述べたように本実施例に依れば、シリコン基体（Ｉ
ＩＫ窒素をイオン注入アニールする皇によってシリコン
基体（１１と密着したＳｉ３Ｎ４層（３）を形成し、選
択酸化する部分のＳｉ３Ｎ４層（３）をエツチング除去
した後、さらにシリコン基体（１１を所望の、Ａ抗酸化
層の０．２〜０５倍の厚みだけエツチング除去してから
選択酸化を行なうのでウェハー表面に段差のない或いは
少ない平坦な累子間分離ができる利益がある。しかも従
来のＣＶＤ法によりＳｉ３Ｎ４層と違って、Ｓｉ３Ｎ４
層とシリコン基体との密着が非常に良いため、バーズビ
ークが殆んど入らず、また同じ理由により、イオン注入
エネルギーをＮ２１０ ＫｅＶ〜５０ＫｅＶ （Ｎ ５
〜２５ Ｋ、ｅＶ ）に選ぶ事によってＳｉ３Ｎ４層厚
を２００〜１００ＯＡと薄（選ぶ事ができ、従って、選
択酸化時に働（応力を小さくでき、結晶欠陥の導入を招
かない利益がある。したがって、簡単な工程により、微
細な半導体装置例えばＭＯ８ＩＣを安定した品質で得ら
れる利益がある。
ＩＫ窒素をイオン注入アニールする皇によってシリコン
基体（１１と密着したＳｉ３Ｎ４層（３）を形成し、選
択酸化する部分のＳｉ３Ｎ４層（３）をエツチング除去
した後、さらにシリコン基体（１１を所望の、Ａ抗酸化
層の０．２〜０５倍の厚みだけエツチング除去してから
選択酸化を行なうのでウェハー表面に段差のない或いは
少ない平坦な累子間分離ができる利益がある。しかも従
来のＣＶＤ法によりＳｉ３Ｎ４層と違って、Ｓｉ３Ｎ４
層とシリコン基体との密着が非常に良いため、バーズビ
ークが殆んど入らず、また同じ理由により、イオン注入
エネルギーをＮ２１０ ＫｅＶ〜５０ＫｅＶ （Ｎ ５
〜２５ Ｋ、ｅＶ ）に選ぶ事によってＳｉ３Ｎ４層厚
を２００〜１００ＯＡと薄（選ぶ事ができ、従って、選
択酸化時に働（応力を小さくでき、結晶欠陥の導入を招
かない利益がある。したがって、簡単な工程により、微
細な半導体装置例えばＭＯ８ＩＣを安定した品質で得ら
れる利益がある。
また、第６図は本発明の他の実施例を示す。この第６図
において第５図に対応する部分には同一符号を付しそれ
らの詳細な説明は省略する。
において第５図に対応する部分には同一符号を付しそれ
らの詳細な説明は省略する。
写真技術により選択酸化する部分をフオトレジス） （
１４ａ）（１４ｂ）で覆って上記方法と同様の窒素イオ
ン注入を行ない（第６図Ｂ）、レジスト除去後、９００
℃２０分間の窒素雰囲気中アニールを行ない更に９００
℃５ｋｙ−７ｃｍ２の高圧下で約６０分間酸化する事に
よって６０００ Ａの８ ＋ ０２膜を成長させろ。こ
の時、窒素イオン注入された部分は２００ＡのＳ ｉ
０２ ＋、ｌｔ、ｐ（２）と３００人のＳｉ３Ｎ４層（
３）になっている。ＮＨ４Ｆ：ＨＦ ＝ １００ ：
１２の液で５ｉ０２層（２）をエツチング除去した後、
再び９００℃、 ５ ｋｙ／ｃｍ２の高圧酸化を行って
６０００にの選択酸化層（５ａ）（５ｂ）を成長させる
。この例においても上述実施例同様の作用効果が得られ
ることは容易に理解できよう。
１４ａ）（１４ｂ）で覆って上記方法と同様の窒素イオ
ン注入を行ない（第６図Ｂ）、レジスト除去後、９００
℃２０分間の窒素雰囲気中アニールを行ない更に９００
℃５ｋｙ−７ｃｍ２の高圧下で約６０分間酸化する事に
よって６０００ Ａの８ ＋ ０２膜を成長させろ。こ
の時、窒素イオン注入された部分は２００ＡのＳ ｉ
０２ ＋、ｌｔ、ｐ（２）と３００人のＳｉ３Ｎ４層（
３）になっている。ＮＨ４Ｆ：ＨＦ ＝ １００ ：
１２の液で５ｉ０２層（２）をエツチング除去した後、
再び９００℃、 ５ ｋｙ／ｃｍ２の高圧酸化を行って
６０００にの選択酸化層（５ａ）（５ｂ）を成長させる
。この例においても上述実施例同様の作用効果が得られ
ることは容易に理解できよう。
発明の効果
本発明半導体装置の製造方法に依れば、所定部分の窒化
物層を残してシリコン基体に四部を形成し、凹部にＳｉ
ｏ２層を形成する工程としたので、バーズビークがな（
表面が平坦な素子間分離を行なうことができ、＋ｌｌ’
ｊ単な工程で微細な半導体装置を安定した品質で得られ
る利益がある。
物層を残してシリコン基体に四部を形成し、凹部にＳｉ
ｏ２層を形成する工程としたので、バーズビークがな（
表面が平坦な素子間分離を行なうことができ、＋ｌｌ’
ｊ単な工程で微細な半導体装置を安定した品質で得られ
る利益がある。
第１図及び第２図は従来の半導体装置の製造方法の例を
示す断面図、第３図は従来の半導体装置の製造方法の他
の例の要部を示す断面図、第４図は従来の半導体装置の
製造方法の更に他の例の製造工程を示す断面図、第５図
は本発明半導体装置の製造方法の一実施例の製造工程を
示す断面図、第６図は本発明半導体装置の製造方法の他
の実施例の製造工４￥を示す断面図である。 ＋１１はシリコン基体、（２）は５ｉ０２層、（３）は
シリコンナイトライド層、（５ａ）（５ｂ）は５ｉ０２
／１、（８ａ）（８ｂ）は凹部である。 第４図 第６図
示す断面図、第３図は従来の半導体装置の製造方法の他
の例の要部を示す断面図、第４図は従来の半導体装置の
製造方法の更に他の例の製造工程を示す断面図、第５図
は本発明半導体装置の製造方法の一実施例の製造工程を
示す断面図、第６図は本発明半導体装置の製造方法の他
の実施例の製造工４￥を示す断面図である。 ＋１１はシリコン基体、（２）は５ｉ０２層、（３）は
シリコンナイトライド層、（５ａ）（５ｂ）は５ｉ０２
／１、（８ａ）（８ｂ）は凹部である。 第４図 第６図
Claims (1)
- 【特許請求の範囲】 シリコン基体の一生面にシリコンを含有する非晶質層を
形成する工程と、上記シリコン基体に窒素をイオン注入
し上記非晶質層下に所定パターンの窒化物層を形成する
工程と、所定部分の窒化物層を残してシリコン基体に凹
部を形成する工程と、該四部Ｋ ５ｉ０２層を形成する
工程とを有し、前記イオン注入の際のエネルギーをＮ２
１０〜５Ｑ ＫｅＶ＋ （Ｎ ５〜２５ Ｊ（ｅＶ ）とすると共に、そのドー
ズ量を５Ｘ１０ 〜３Ｘ１０１７ｃｍ−２（Ｎ＋ｌ Ｘ
ＩＯ〜６Ｘ１０ ｃｍ２）とするようにしたことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58206247A JPH0628281B2 (ja) | 1983-11-02 | 1983-11-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58206247A JPH0628281B2 (ja) | 1983-11-02 | 1983-11-02 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6098640A true JPS6098640A (ja) | 1985-06-01 |
| JPH0628281B2 JPH0628281B2 (ja) | 1994-04-13 |
Family
ID=16520169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58206247A Expired - Lifetime JPH0628281B2 (ja) | 1983-11-02 | 1983-11-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0628281B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5831323A (en) * | 1995-05-16 | 1998-11-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having an element isolating oxide film and method of manufacturing the same |
| US5846888A (en) * | 1996-09-27 | 1998-12-08 | Micron Technology, Inc. | Method for in-situ incorporation of desirable impurities into high pressure oxides |
| US6610581B1 (en) | 1999-06-01 | 2003-08-26 | Sanyo Electric Co., Ltd. | Method of forming isolation film in semiconductor device |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5153488A (ja) * | 1974-11-06 | 1976-05-11 | Hitachi Ltd | Handotaishusekikairoyokibanno seiho |
| JPS5519831A (en) * | 1978-07-28 | 1980-02-12 | Toshiba Corp | Semiconductor device manufacturing method |
| JPS55162235A (en) * | 1979-06-01 | 1980-12-17 | Mitsubishi Electric Corp | Forming nitride film |
| JPS5754347A (en) * | 1980-09-19 | 1982-03-31 | Matsushita Electric Ind Co Ltd | Selective oxidation |
| JPS58151057A (ja) * | 1982-03-02 | 1983-09-08 | Toshiba Corp | 半導体装置の製造方法 |
-
1983
- 1983-11-02 JP JP58206247A patent/JPH0628281B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5153488A (ja) * | 1974-11-06 | 1976-05-11 | Hitachi Ltd | Handotaishusekikairoyokibanno seiho |
| JPS5519831A (en) * | 1978-07-28 | 1980-02-12 | Toshiba Corp | Semiconductor device manufacturing method |
| JPS55162235A (en) * | 1979-06-01 | 1980-12-17 | Mitsubishi Electric Corp | Forming nitride film |
| JPS5754347A (en) * | 1980-09-19 | 1982-03-31 | Matsushita Electric Ind Co Ltd | Selective oxidation |
| JPS58151057A (ja) * | 1982-03-02 | 1983-09-08 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5831323A (en) * | 1995-05-16 | 1998-11-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having an element isolating oxide film and method of manufacturing the same |
| US6033971A (en) * | 1995-05-16 | 2000-03-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having an element isolating oxide film and method of manufacturing the same |
| US5846888A (en) * | 1996-09-27 | 1998-12-08 | Micron Technology, Inc. | Method for in-situ incorporation of desirable impurities into high pressure oxides |
| US6610581B1 (en) | 1999-06-01 | 2003-08-26 | Sanyo Electric Co., Ltd. | Method of forming isolation film in semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0628281B2 (ja) | 1994-04-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0451071B2 (ja) | ||
| JPS6175540A (ja) | 集積回路の製法 | |
| JPS6359251B2 (ja) | ||
| JPS6098640A (ja) | 半導体装置の製造方法 | |
| JPS59135743A (ja) | 半導体装置およびその製造方法 | |
| JPH0846026A (ja) | 素子分離領域を有する半導体装置の製造方法 | |
| JPS5885520A (ja) | 半導体装置の製造方法 | |
| JPH0316150A (ja) | 半導体素子の製造方法 | |
| JPH1197654A (ja) | 半導体基板の製造方法 | |
| JPH01295438A (ja) | 半導体装置の製造方法 | |
| JPH097967A (ja) | 半導体装置の製造方法 | |
| JPS6116530A (ja) | 半導体装置の製造方法 | |
| JPH0467649A (ja) | 半導体装置の製造方法 | |
| JPS60127741A (ja) | 半導体装置の製法 | |
| JPS61276343A (ja) | 半導体装置の製造方法 | |
| JPH0582514A (ja) | 半導体装置の製造方法 | |
| JPS6132479A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPS5928356A (ja) | 半導体装置の製造方法 | |
| JPH01319943A (ja) | 半導体酸化薄膜の形成方法 | |
| JPS62131538A (ja) | 半導体装置の製造方法 | |
| JPS61174645A (ja) | 半導体装置の製造方法 | |
| JPH02146763A (ja) | Ｃｍｏｓ集積回路装置の製法 | |
| JPH01143337A (ja) | 半導体装置の製造方法 | |
| JPH01123471A (ja) | 半導体装置の製造方法 | |
| JPH0562965A (ja) | 半導体装置の製造方法 |