DE4110645A1 - Halbleitereinrichtung und verfahren zu deren herstellung - Google Patents

Halbleitereinrichtung und verfahren zu deren herstellung

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Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiter­ einrichtung und ein Verfahren zur Herstellung derselben und spezieller auf einen MOS (Metall-Oxid-Halbleiter) -Feld­ effekttransistor mit einer LDD (lightly doped drain)-Struktur und ein Verfahren zur Herstellung desselben zur Unterdrückung des heißen Ladungsträger-Effekts, der im Abschnür-Zustand verursacht wird, durch Verringerung der Spitzenfeldstärke einer Drain-Verarmungsschicht.
Ein MOS-Feldeffekttransistor wird grundsätzlich durch Anord­ nen einer Metallelektrode auf einem Siliziumsubstrat mit einem dünnen, dazwischenliegenden Oxidfilm, wodurch ein sogenannter MOS-Kondensator bestimmt wird, und Anordnen einer Source, die als Ladungsträgerquelle dient, und einer Drain zum Abziehen von Ladungsträgern auf beiden Seiten des MOS- Kondensators gebildet. Die auf der Oxidschicht angeordnete Metallelektrode, die darauf angepaßt ist, den Leitwert zwi­ schen Source und Drain zu steuern, wird Gate-Elektrode ge­ nannt. Eine solche Gate-Elektrode wird im allgemeinen aus mit Verunreinigungsionen dotiertem Polysilizium-Material oder aus einem Metallsilizid-Material, das durch Wärmebehandlung eines in Inertgasatmosphäre auf einem Polysiliziummaterial abge­ schiedenen Metalls mit hohem Schmelzpunkt, wie etwa Wolfram, gebildet wurde, hergestellt.
Wenn die Spannung (Gate-Spannung) der Gate-Elektrode niedri­ ger als die Schwellspannung Vth ist, die notwendig ist zur Umkehrung des Leitungstypes eines Abschnittes (Kanals) nahe dem Oberflächenabschnitt des Silizium-Substrates zwischen Source und Drain, fließt kein Strom, da Source und Drain von­ einander durch einen p-n-Übergang isoliert sind. Wenn eine die Schwellspannung Vth übersteigende Spannung angelegt wird, wird der Leitungstyp der Kanaloberfläche umgekehrt, wodurch eine Schicht des gleichen Leitfähigkeitstyps wie Source und Drain in diesem Abschnitt festgelegt wird, womit ein Strom über Source und Drain fließt.
Wenn in den Grenzen zwischen Source, Drain und dem Kanal die Verteilungen der Ladungsträgerkonzentration abrupt geändert werden, steigen die Feldstärken in diesen Abschnitten an. Die Ladungsträger erlangen durch solche elektrischen Felder Ener­ gie, wodurch sogenannte heiße Ladungsträger erzeugt werden. Solche Ladungsträger werden in die Gate-Isolierschicht inji­ ziert, wodurch Grenzflächenniveaus an der Grenzfläche zwi­ schen der Gate-Isolierschicht und dem Halbleitersubstrat bestimmt werden, oder sie werden in der Gate-Isolierschicht eingefangen. Auf diese Weise werden die Schwellspannung und die Steilheit des MOS-Transistors während des Betriebes ver­ schlechtert. Das ist das Entartungs-Phänomen des MOS-Transi­ stors infolge heißer Ladungsträger. Weiterhin wird auch der sogenannte Avalanche(Lawinen)-Widerstand gegen einen Source- Drain-Lawinendurchbruch durch die heißen Ladungsträger ver­ schlechtert. Der MOS-LDD-Feldeffekttransistor ist darauf an­ gepaßt, durch Verringerung der Konzentration der Verunreini­ gungen vom n-Typ in der Nachbarschaft von Source und Drain die Feldstärke zu verringern und die Veränderung der Ladungs­ trägerverteilungen aufzulockern, wodurch die Verschlechterung des MOS-Transistors, die durch heiße Ladungsträger verursacht wird, unterdrückt und der Source-Drain-Lawinenwiderstand er­ höht wird.
Ein herkömmlicher MOS-LDD-Feldeffekttransistor wird beispiel­ weise durch ein in Fig. 1A bis 1F gezeigtes Verfahren herge­ stellt. Entsprechend diesem Verfahren wird durch das soge­ nannte LOCOS-Verfahren auf einem Elementbildungsbereich eines p-Halbleitersubstrates 1, der durch eine Elementisolier­ schicht 2 eingeschlossen ist, eine Gate-Isolierschicht 3 ge­ bildet (Fig. 1A). Dann werden Verunreinigungsionen vom p-Typ wie Borionen in die gesamte Oberfläche des Halbleitersub­ strates 1 bei Bedarf zur Steuerung der Schwellspannung im­ plantiert, wodurch ein ionenimplantierter Bereich 4 gebildet wird (Fig. 1B). Danach wird auf die gesamte Oberfläche der Gate-Isolierschicht 3 durch einen Niederdruck-CVD-Prozeß eine Polysilizium-Schicht abgeschieden, um durch Photolithographie und reaktives Ionenätzen eine Gate-Elektrode 5 zu bilden (Fig. 1C). Statt aus einer Polysilizium-Schicht kann die Gate-Elektrode 5 aus einem Zweischicht-Film eines Metalls mit hohem Schmelzpunkt, wie Wolfram, Molybdän oder Titan, oder ihren Siliziden, und Polysilizium gebildet werden. Diese Gate-Elektrode 5 wird beispielsweise mit Phosphorionen do­ tiert, um die Leitfähigkeit zu erhöhen.
Dann werden Verunreinigungsionen vom n-Typ, wie Phosphorionen oder Arsenionen, vertikal in die Oberfläche des Halbleiter­ substrates 1 unter Nutzung der Gate-Elektrode 5 als Maske im­ plantiert, um ionenimplantierte Schichten vom n-Typ 6 zu bilden (Fig. 1D). Danach wird auf die gesamte Oberfläche des Halbleitersubstrates 1 durch einen Niederdruck- oder Normal­ druck-CVD-Prozeß eine Isolierschicht aus Siliziumdioxid oder ähnlichem abgeschieden, und ein anisotropes Ätzen wird ausge­ führt, um Seitenwand-Abstandshalter 7 auszubilden (Fig. 1E). Dann wird die Oberfläche des Halbleitersubstrates 1 vertikal mit Verunreinigungsionen vom n-Typ, wie Phosphor- oder Ar­ senionen, vertikal beaufschlagt, wobei die Gate-Elektrode 5 und die Seitenwand-Abstandshalter 7 als Masken dienen, um im­ plantierte Schichten 8 vom n-Typ zu bilden, die eine höhere Konzentration als die ionenimplantierte Schichten 6 aufweisen (Fig. 1F). Danach wird zur Aktivierung der implantierten Verunreinigungsionen eine Wärmebehandlung durchgeführt, wo­ durch der MOS-LDD-Feldeffekttransistor fertiggestellt wird.
Obwohl im vorgenannten Verfahren ein Halbleitersubstrat vom p-Typ verwendet wird, kann das Substrat zumindest in der Nachbarschaft seiner Oberfläche auch mit einer p-Wanne verse­ hen sein, in die Verunreinigungsionen vom p-Typ implantiert wurden. Weiterhin kann das Substrat durch ein Halbleitersub­ strat vom n-Typ oder durch ein Substrat mit einer n-Wanne ge­ bildet sein, in das zumindest in der Umgebung seiner Ober­ fläche Verunreinigungsionen vom n-Typ implantiert wurden. In diesem Falle ist die Gate-Elektrode 5 vom p-Typ und ionen­ implantierte Schichten 6 und 8 vom p-Typ mit einem Source- und Drain-Bereich gebildet.
Bei einem mit dem vorgenannten herkömmlichen Verfahren erhal­ tenen MOS-LDD-Feldeffekttransistor sind die Veränderungen in der Verteilung der Ladungsträgerkonzentration im Source- und Drain-Bereich etwas ausgeglichen, da die ionenimplantierten Bereiche 6 niedriger Konzentration an den Seiten des Source- und Drain-Bereichs benachbart zu den Kanälen vorgesehen sind. Auf diese Weise werden die Feldstärkenniveaus in diesen Ab­ schnitten erniedrigt, um die durch heiße Ladungsträger verur­ sachte Verschlechterung der Eigenschaften des Transistors zu verhindern.
In der herkömmlichen MOS-LDD-Struktur diffundieren jedoch die Verunreinigungsdiffusionsschichten (ionenimplantierten Schichten 6) niedriger Konzentration der Source- und Drain- Bereiche lateral in einen Bereich unterhalb der Gate-Elek­ trode 5 bei der Hochtemperatur-Wärmebehandlung in einem spä­ teren Schritt. Auf diese Weise wird zwischen die Gate-Elek­ trode 5 und das Source- und das Drain-Gebiet eine parasitäre Kapazität eingefügt, die die Erhöhung der Betriebsgeschwin­ digkeit einer intregrierten Schaltung und die Verringerung der Strukturabmessungen des Transistors behindert.
Ein ähnliches Problem entsteht zum Beispiel in einem inte­ grierten CMOS-Schaltkreis, der sowohl mit n-Kanal- als auch p-Kanal-Feldeffekttransistoren versehen ist, wenn LDD-Struk­ turen durch das oben erwähnte herkömmliche Verfahren gebildet werden. Da die Diffusionskoeffizienten von Verunreinigungs­ elementen, die in die Source- und Drain-Gebiete implantiert werden, von deren Art abhängen, ist die optimale Breite eines Seitenwand-Abstandshalters für den Kanal des ersten Leitungs­ typs nicht notwendigerweise auch für den Bereich des Kanals des zweiten Leitungstyps brauchbar.
Auch im Falle von Feldeffekttransistoren, deren Kanäle den gleichen Leitungstyp haben, ist es unmöglich, eine für die jeweiligen Transistoren erforderliche optimale Breite der Seitenwand-Abstandshalter zu erreichen, wenn die Konzentrati­ onsprofile der Verunreinigungsdiffusionsschichten der Source- und Drain-Gebiete in Abhängigkeit von ihren erforderlichen Eigenschaften verändert werden müssen.
Die japanischen Offenlegungsschriften Nr. 61-5571 (1986), 63- 2 26 055 (1988) oder 63-24 686 (1988) beschreiben ein herkömmli­ ches Herstellungsverfahren zur Lösung dieses Problems. Das dort beschriebene Herstellungsverfahren ist darauf angepaßt, Seitenwand-Abstandshalter von n-Kanal- und p-Kanal-MOS-Tran­ sistoren, die auf dem gleichen Halbleitersubstrat angeordnet sind, separat zu bilden. Wenn der Seitenwand-Abstandshalter für den Kanal des ersten Leitungstyps gebildet wird, wird nämlich das aktive Gebiet des Kanals vom zweiten Leitungstyp mit einer Resistschicht bedeckt.
Ein typisches Beispiel eines solchen herkömmlichen Herstel­ lungsverfahrens wird in den Fig. 2A bis 2H gezeigt. Bei die­ sem Herstellungsverfahren wird auf entsprechenden Oberflächen eines p-Gebietes und eines n-Gebietes eines Halbleitersub­ strates 1, die voneinander durch eine Elementisolierschicht 2 isoliert sind, mit einer zwischen die Gate-Elektrode 5 und die entsprechenden Oberflächen des p- und n-Gebietes gelegte Gate-Isolierschicht 3 eine Gate-Elektrode 5 gebildet. Dann wird auf die gesamte Oberfläche des Halbleitersubstrates 1 eine Siliziumnitridschicht 9a abgeschieden (Fig. 2A). Danach wird nur die Siliziumnitridschicht auf dem n-Gebiet mit einer (nicht gezeigten) Resistmaske bedeckt, um nur die Silizium­ nitridschicht 9a zu entfernen, die auf dem p-Gebiet gebildet ist. Nachdem die Resistmaske auf dem n-Gebiet entfernt wurde (Fig. 2B), wird auf die gesamte Oberfläche des Halbleitersub­ strates 1 eine Isolierschicht 7a abgeschieden (Fig. 2C). Dann wird die Isolierschicht 7a einem reaktiven Ionenätzen ausge­ setzt, wodurch Seitenwand-Abstandshalter 7b und 7c gebildet werden (Fig. 2D) . Die auf dem n-Gebiet und dem Seitenwand-Ab­ standshalter 7c gebildete Siliziumnitridschicht 9a wird dann entfernt (Fig. 2E). Danach wird nur der Teil des p-Gebietes mit einer Siliziumnitridschicht 9b bedeckt. Auf die gesamte Oberfläche des Halbleitersubstrates 1 wird eine Isolier­ schicht 7d abgeschieden (Fig. 2F), wobei der Teil des p-Ge­ bietes mit der Siliziumnitridschicht 9b bedeckt ist. Diese Isolierschicht 7d wird danach einem reaktiven Ionenätzen aus­ gesetzt, um die Seitenwand-Abstandshalter 7e und 7f auszubil­ den (Fig. 2G). Dann wird die auf dem p-Gebiet und dem Seiten­ wand-Abstandshalter 7e gebildete Siliziumnitridschicht 9b entfernt, so daß die Seitenwand-Abstandshalter 7b und 7f auf dem p- bzw. dem n-Gebiet gebildet werden. Mit dem in den ge­ nannten Literaturstellen beschriebenen Verfahren ist es mög­ lich, die Breite der Seitenwand-Abstandshalter für den p- und den n-Kanal bei Bedarf voneinander verschieden zu machen. Je­ doch erfordern, obwohl die Resistschicht für jeden Kanalbe­ reich eines Leitungstyps durch einen einzelnen Schritt gebil­ det werden kann, die CVD-Prozesse zur Bildung aller Seiten­ wand-Abstandshalter eine lange Zeit, da nur die Abstandshal­ ter des Kanalbereichs eines Leitfähigkeitstyps jeweils in einem einzelnen CVD-Prozeß gebildet werden. Dies führt zu einem Problem, da die CVD-Prozeßdauer relativ groß gegenüber der Zeit für die Bildung einer Resistschicht ist (Fig. 2A).
Es ist Aufgabe der vorliegenden Erfindung, einen Aufbau einer Halbleitereinrichtung mit einer MOS-LDD-Feldeffekttransistor­ schaltung, in der die Breiten von Seitenwand-Abstandshaltern als Masken zur Einstellung einer Verteilung der Verunreini­ gungskonzentration nach Bedarf in einer relativ kleinen CVD- Verfahrenszeit variiert werden können, sowie ein Verfahren zur Herstellung derselben anzugeben.
Gleichzeitig soll ein Verfahren zur Herstellung einer Halb­ leitereinrichtung angegeben werden, die eine Feldeffekttran­ sistorschaltung enthält, mit dem leicht das Abrücken von Source- und Drain-Gebieten etc. in Abhängigkeit vom Leitungs­ typ im Falle der gleichzeitigen Bildung von p-Kanal- und n-Kanal-Feldeffekttransistoren auf dem gleichen Halbleitersub­ strat eingestellt werden kann.
Eine erfindungsgemäße Halbleitereinrichtung enthält ein Halb­ leitersubstrat mit ersten und zweiten Feldeffekttransistoren. Jeder Transistor enthält eine Gate-Elektrode, die auf dem Halbleitersubstrat mit einer dazwischengelegten Gate-Isolier­ schicht gebildet ist. Aus einer Schicht eines Isolierfilms ist auf einander gegenüberliegenden Wandflächen der Gate- Elektrode ein erster Seitenwandabstandshalter gebildet und Source/Drain-Gebiete, von denen jedes lateral angeordnete Verunreinigungsgebiet hohe und/oder niedrige Konzentration aufweist, sind von Abschnitten nahe zu einander gegengesetz­ ten Seitenabschnitten der Gate-Elektrode nach außen in der Oberfläche des Halbleitersubstrates gebildet. Ein zweiter Seitenwand-Abstandshalter ist aus einer anderen Schicht eines Isolierfilms auf mindestens einer Seitenwandfläche der Gate- Elektrode mindestens des zweiten Transistors gebildet. Der erste Seitenwand-Abstandshalter für den ersten Transistor bildet eine Diffusionsmaske zum Implantieren der Verunreini­ gungsgebiete hoher Konzentration jeweils auf gegenüberliegen­ den Seiten der Gate-Elektrode, und der zweite Seitenwand-Ab­ standshalter für den zweiten Transistor bildet eine Diffusi­ onsmaske zum Implantieren der Verunreinigungsgebiete hoher Konzentration auf mindestens einer Seite der Gate-Elektrode.
Beim Feldeffekttransistor mit dem erwähnten Aufbau sind die Seitenwand-Abstandshalter durch Oxid-Isolierschichten gebil­ det, die für die jeweiligen Seitenwände der Gate-Elektrode eine vorgegebene Anzahl von Schichten haben, wodurch die Source- und Drain-Gebiete Verteilungen der Verunreinigungskon­ zentration aufweisen, die dem Leitungstyp des Kanals und ge­ wünschten Charakteristiken entsprechen. Auf diese Weise ist es möglich, einen MOS-LDD-Feldeffekttransistor zu erhalten, der angemessen gesteuerte Verteilungen der Verunreinigungs­ konzentration im Source- und Drain-Gebiet aufweist.
Ein Verfahren zur Herstellung einer Halbleitereinrichtung, die eine Feldeffekttransistorschaltung mit ersten und zweiten Transistoren mit LDD-Aufbau auf der Hauptfläche eines Halb­ leitersubstrates nach der vorliegenden Erfindung aufweist, umfaßt die folgenden Schritte. Zuerst wird für jeden Transi­ stor eine Gate-Elektrode gebildet, die von der Hauptfläche des Substrates durch eine Gate-Isolierschicht isoliert ist. Als zweites werden Seitenwand-Abstandshalter durch Abscheiden einer Oxid-Isolierschicht auf einander gegenüberliegenden Wandflächen der Gate-Elektroden und anisotropes Ätzen der Oxid-Isolierschicht gebildet. Dann werden unter Nutzung der ersten Seitenwand-Abstandshalter des ersten Transistors als Maske Verunreinigungsionen eines zum Substrat entgegenge­ setzten Leitfähigkeitstyps und mit relativ hoher Verunreini­ gungskonzentration in das Substrat implantiert. Danach werden zweite Seitenwand-Abstandshalter durch Abscheiden einer Oxid- Isolierschicht auf den Gate-Elektroden und den ersten Seiten­ wänden mindestens des zweiten Transistors und anisotropes Ätzen der Oxid-Isolierschicht gebildet. Schließlich werden unter Nutzung der zweiten Seitenwand-Abstandshalter des zwei­ ten Transistors als Maske Verunreinigungsionen des dem Sub­ strat entgegengesetzten Leitfähigkeitstyps und mit relativ hoher Verunreinigungskonzentrationsdichte in das Substrat im­ plantiert.
Entsprechend dem Verfahren zur Herstellung einer Halbleiter­ einrichtung mit einer Feldeffekttransistorschaltung mit den obengenannten Schritten werden Seitenwand-Abstandshalter mit unterschiedlichen Breiten nicht getrennt, sondern gleichzei­ tig durch aufeinanderfolgendes Wiederholen der Abscheidung von Oxid-Isolierschichten und anisotropem Ätzen für eine Mehrzahl von Malen gebildet, während eine Stelle, wo eine ge­ ringere Seitenwandbreite benötigt wird, bei Bedarf mit einer Resistschicht abgedeckt wird. Auf diese Weise wird die Effi­ zienz der Bildung von Seitenwand-Abstandshaltern erhöht, verglichen mit dem Fall der separaten Bildung von Seitenwand- Abstandshaltern unterschiedlicher Breite. Der Faktor der Ef­ fektivitätserhöhung ist wie folgt zu erklären: Bei den oben­ genannten Schritten ist es notwendig, die Resistschichten mehrfach, je nach den Breiten der Seitenwand-Abstandshalter, zu strukturieren. Ein Schritt des Abscheidens einer Oxid-Iso­ lierschicht durch CVD erfordert jedoch längere Zeit als ein Schritt der Bildung einer Resistschicht. Bei den erwähnten Schritten werden die Oxid-Isolierschichten und die Seiten­ wand-Abstandshalter unterschiedlicher Breiten gleichzeitig abgeschieden und nachfolgend vervollständigt. Auf diese Weise kann die Herstellungszeit im Vergleich zu dem Fall, daß die Oxidisolierschichten für Seitenwand-Abstandshalter unter­ schiedlicher Breiten durch CVD separat abgeschieden werden, extrem reduziert werden.
Nach einem anderen Aspekt weist das erfindungsgemäße Verfah­ ren zur Herstellung einer Halbleitereinrichtung mit einem Feldeffekttransistor einen Schritt der Ausbildung einer Mehr­ zahl von Gate-Elektroden auf jeweiligen Oberflächen einer Mehrzahl aktiver Gebiete eines Halbleitersubstrates mit p-und n-Wannen unter Dazwischenlegen von Gate-Isolierschichten, einen Schritt der Bildung von Seitenwand-Abstandshaltern auf jeweiligen Seitenwänden der Mehrzahl von Gate-Elektroden durch Abscheidung von Isolierschichten und Ausführen eines anisotropen Ätzens und einen Schritt der Ausbildung von Source- und Drain-Bereichen durch Implantieren von Verunrei­ nigungsionen vom n-Typ und p-Typ in die p- bzw. n-Wannenbe­ reiche unter Nutzung nur der Gate-Elektroden oder der Gate- Elektroden und der Seitenwand-Abstandshalter als Masken auf. Entsprechend diesem Herstellungsverfahren wird der Schritt der Ausbildung der Seitenwand-Abstandshalter durch eine Mehr­ zahl von Malen wiederholtes Abscheiden der Oxid-Isolier­ schichten und Ausführen eines anisotropen Ätzens ausgeführt. Im Schritt des eine Mehrzahl von Malen wiederholten Abschei­ dens der Oxid-Isolierschichten wird die Gate-Elektrode, die im p-Wannenbereich angeordnet ist, mindestens einmal mit einer Resistschicht bedeckt. Damit wird die Breite des im p-Wannenbereich gebildeten Abstandshalter geringer gemacht als die der Seitenwand-Abstandshalter, die im n-Wannenbereich ge­ bildet werden.
Nach diesem Herstellungsverfahren werden die Breiten der Sei­ tenwand-Abstandshalter für einen p-Kanal-MOS-Transistor größer als die der Seitenwand-Abstandshalter für einen n-Kanal-MOS-Transistor gemacht. Durch die oben erwähnten Schritte wird der Betrag des Offset des p-MOS-Transistors, insofern er durch die Breite des Seitenwand-Abstandshalters gesteuert wird, größer als der des n-MOS-Transistors gemacht. Auf diese Weise ist es möglich, gewünschte Seitenwandbreiten in Anbetracht der Tatsache zu erhalten, daß Diffusions­ koeffizienten von p-Verunreinigungsionen größer als die von n-Verunreinigungsionen sind.
Entsprechend dem erfindungsgemäßen Feldeffekttransistor ha­ ben, wie oben beschrieben, die Seitenwand-Abstandshalter vor­ gegebene Breiten durch Abscheiden von Isolierfilmen einer vorgegebenen Schichtzahl, die für die jeweiligen Seitenwände der Gate-Elektrode festgelegt ist. Auf diese Weise werden die Source- und Drain-Gebiete angemessen gesteuert, um einen MOS- LDD-Feldeffekttransistor mit ausgezeichneten Charakteristiken zu erhalten.
Entsprechend dem erfindungsgemäßen Herstellungsverfahren ei­ nes Feldeffekttransistors wird in einer Mehrzahl von Schrit­ ten eine Mehrzahl von Schichten von Seitenwand-Abstandshal­ tern gebildet, und es wird selektiv in jedem Schritt eine Re­ sistschicht gebildet, wodurch Seitenwand-Abstandshalter vor­ gegebener Breiten auf den Seitenwänden von Gate-Elektroden gebildet werden. Infolgedessen ist es möglich, leicht den Be­ trag des Offset von Verunreinigungsdiffusionsschichten in Source- und Drain-Bereichen zu steuern, die unter Nutzung der Seitenwand-Abstandshalter als Masken gebildet werden. Weiter­ hin wird die Gesamtzeit zur Abscheidung der Oxid-Isolier­ schichten gegenüber dem Fall verringert, daß die Seitenwand- Abstandshalter in separaten Schritten erzeugt werden, wodurch die Produktivität erhöht wird.
Wenn das erfindungsgemäße Verfahren auf Schritte der Herstel­ lung eines Feldeffekttransistors, wie eines komplementären MOSFET, der sowohl p- als auch n-Kanalbereiche aufweist, an­ gewendet wird, kann in einem verfeinerten MOSFET mit Kanal­ längen von nicht mehr als 1 µm der Betrag des Offset des, p-MOSFET leicht so gesteuert werden, daß er größer als der des n-MOSFET ist. Auf diese Weise ist es möglich, einen komple­ mentären MOSFET oder ähnliches mit hoher Leistungsfähigkeit in Anbetracht der Tatsache bereitzustellen, daß die Diffusi­ onskoeffizienten der p-Verunreinigungsionen größer als die der n-Verunreinigungsionen sind, und dies mit relativ niedri­ gen Kosten.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:
Fig. 1A bis 1F Querschnittsdarstellungen, die aufeinander­ folgende Herstellungsschritte eines her­ kömmlichen MOS-LDD-Transistors zeigen;
Fig. 2A bis 2H Querschnittsdarstellungen, die aufeinander­ folgende herkömmliche Herstellungsschritte im Falle zeigen, daß Seitenwand-Abstands­ halter eines n-MOS-Transistors und eines p-MOS-Transistors separat auf dem gleichen Halbleitersubstrat gebildet werden;
Fig. 3A bis 3J Querschnittsdarstellungen, die aufeinander­ folgend Herstellungsschritte eines Feldef­ fekttransistors entsprechend einer ersten Ausführungsform zeigen;
Fig. 4A bis 4H Querschnittsdarstellungen, die aufeinander­ folgend Herstellungsschritte eines Feldef­ fekttransistors entsprechend einer zweiten Ausführungsform zeigen;
Fig. 5A bis 5F Querschnittsdarstellungen, die aufeinander­ folgend Herstellungsschritte eines Feldef­ fekttransistors entsprechend einer dritten Ausführungsform zeigen;
Fig. 6A bis 6H Querschnittsdarstellungen, die aufeinander­ folgend Herstellungsschritte eines Feldef­ fekttransistors entsprechend einer vierten Ausführungsform zeigen;
Fig. 7A und 7B Querschnittsdarstellungen, die ein Beispiel des Unterschiedes der Profiländerungen zwi­ schen einer n-Diffusionsschicht und einer p-Diffusionsschicht in Source-/Drain-Berei­ chen zeigen, wie sie nach und vor einer Wärmebehandlung vorkommen und durch den Un­ terschied der Diffusionskoeffizienten zwi­ schen diesen Diffusionsschichten verursacht sind, im Falle, daß ein n-MOS-Transistor und ein p-MOS-Transistor auf dem gleichen Halbleitersubstrat gebildet sind;
Fig. 8 eine Querschnittsdarstellung zur Erläuterung der stufenartigen Konfiguration, die auf der Oberfläche eines Halbleitersubstrates in Abhängigkeit von der Anzahl der einen Seitenwand-Abstandshalter bildenden mehre­ ren Schichten erzeugt wird; und
Fig. 9 ein Diagramm, das schematisch eine Quer­ schnitts-Struktur eines CMOS-Inverters und dessen Anschlüsse zeigt.
Unter Bezugnahme auf die Fig. 3A bis 3J wird eine erste Aus­ führungsform beschrieben. Diese Ausführungsform ist darauf zugeschnitten, eine integrierte, komplementäre MOS-Schaltung herzustellen, wobei sowohl für den n- als auch den p-MOSFET LDD-Strukturen verwendet werden.
Entsprechend dieser Ausführungsform wird zuerst durch das so­ genannte LOCOS-Verfahren eine Elementisolierschicht gebildet, um das Halbleitersubstrat 1 in eine Mehrzahl von aktiven Ge­ bieten aufzuteilen. Danach werden in die aktiven Gebiete p-Verunreinigungsionen wie Borionen und n-Verunreinigungsionen wie Phosphor- oder Arsenionen implantiert, um einen p-Wannen­ bereich 13 bzw. einen n-Wannenbereich 14 zu bilden. Dann wer­ den auf die Gate-Isolierschichten 15 und 16 mit Verunreini­ gungen dotiertes, polykristallines Siliziummaterial oder leitfähige Materialien wie Metalle mit hohem Schmelzpunkt ab­ geschieden und mittels eines wohlbekannten Verfahrens bear­ beitet, um Gate-Elektroden 17 und 18 zu bilden (Fig. 3A).
Dann wird die gesamte Oberfläche des aktiven Gebietes, das mit der n-Wanne 14 versehen ist, mit einer Resistschicht 20 bedeckt, und n-Verunreinigungsionen wie Phosphor- oder Ar­ senionen mit einer Dichte von 1012 bis 1014 cm-2 werden in einen Bereich zur Ausbildung eines n-MOSFET implantiert, so daß auf beiden Seiten der Gate-Elektrode 17, die als Maske dient, in selbstausrichtender Weise n-Diffusionsschichten 19 niedriger Konzentration gebildet werden (Fig. 3B).
Nachdem die Resistschicht 20 entfernt wurde, wird die gesamte Oberfläche des aktiven Gebietes, das die p-Wanne enthält, mit einer Resistschicht 31 bedeckt. Dann werden p-Verunreini­ gungsionen wie Borionen mit einer Dichte von 1012 bis 1014 cm-2 nur in einem Bereich zur Ausbildung eines p-MOSFET im­ plantiert, so daß in selbstausrichtender Weise unter Nutzung der Gate-Elektrode 18 als Maske n-Diffusionsschichten 26 niedriger Konzentration gebildet werden (Fig. 3C).
Nachdem die Resistschicht 31 entfernt wurde, wird auf die ge­ samte Oberfläche des Halbleitersubstrates 11 durch einen CVD- Prozeß oder ähnliches eine Oxidschicht 32 abgeschieden (Fig. 3D). Die abgeschiedene Oxidschicht 32 wird dann einem reakti­ ven Ionenätzen ausgesetzt, um Seitenwand-Abstandshalter 21 und 22 zu bilden (Fig. 3E). Die Breite der Seitenwand-Ab­ standshalter 21 auf der Oberfläche des Halbleitersubstrates 11 ist annähernd proportional zur Dicke der Oxidschicht 32.
Die gesamte Oberfläche nur des n-Wannen-Bereiches 14 wird dann mit einer Resistschicht 33 bedeckt. Mit der die gesamte Oberfläche bedeckenden Resistschicht 33 werden n-Verunreini­ gungsionen wie Phosphor- oder Arsenionen in das aktive Gebiet des n-MOSFET mit einer Dichte von 1015 bis 1017 cm-2 implan­ tiert. Auf diese Weise werden unter Nutzung der Gate-Elek­ trode 17 und des Seitenwand-Abstandshalters 21 als Masken n- Diffusionsschichten 24 hoher Konzentration auf deren beiden Seiten in selbstausrichtender Weise gebildet (Fig. 3F).
Dann wird auf die gesamte Oberfläche des Halbleitersubstrates 11 durch CVD eine Oxidschicht 34 abgeschieden, und nur die gesamte Oberfläche des p-Wannen-Bereiches 13 wird mit einer Resistschicht 35 bedeckt (Fig. 3G). Mit der die gesamte Ober­ fläche bedeckenden Resistschicht 35 wird die Oxidschicht 34 einem reaktiven Ionenätzen ausgesetzt, um einen Seitenwand- Abstandshalter 28 einer zweiten Schicht auf dem n-Wannenbe­ reich 14 auszubilden (Fig. 3H). In diesem Stadium werden p-Verunreinigungsionen wie Borionen in das aktive Gebiet des p-MOSFET mit einer Dichte von 1015 bis 1017 cm-2 implantiert. Dementsprechend werden unter Nutzung der Gate-Elektrode 18 und der Seitenwand-Abstandshalter 22 und 28 als Masken p-Dif­ fusionsschichten 30 hoher Konzentration in selbstausrichten­ der Weise auf deren beiden Seiten gebildet (Fig. 3I).
Die Durchführung einer Wärmebehandlung mit vorgegebenen Be­ dingungen nach Entfernen der Resistschicht 35 aktiviert die n-Diffusionsschichten 19 niedriger Konzentration, die n-Dif­ fusionsschichten 24 hoher Konzentration, die p-Diffusions­ schichten 26 niedriger Konzentration und die p-Diffusions­ schichten 30 hoher Konzentration (Fig. 3J).
Eine zweite Ausführungsform wird unter Bezugnahme auf die Fig. 4A bis 4H beschrieben. Die in dieser Ausführungsform in Fig. 4A und 4B gezeigten Schritte sind dieselben wie die in Fig. 3A und 3B gezeigten Schritte der ersten Ausführungsform.
Nach der in Fig. 4B erreichten Stufe wird die Resistschicht 20 entfernt und eine Isolierschicht wie eine Siliziumoxid­ schicht wird durch CVD auf der gesamten Oberfläche in einer bestimmten Dicke gebildet, und auf der gesamten Oberfläche wird ein anisotropes Ätzen ausgeführt, um auf den Seitenwän­ den der Gate-Elektroden 17 und 18 Seitenwand-Abstandshalter 21 und 22 auszubilden. Danach wird auf der gesamten Oberflä­ che des aktiven Gebietes, das mit der n-Wanne 14 versehen ist, eine Resistschicht 23 gebildet, und es werden wieder n-Verunreinigungsionen in das Gebiet zur Ausbildung des n-MOSFET implantiert, so daß n-Diffusionsschichten 24 hoher Konzentration in selbstausrichtender Weise unter Nutzung der Gate-Elektrode 17 und des Seitenwand-Abstandshalters 21 als Masken gebildet werden (Fig. 4C).
Die Resistschicht 23 wird entfernt, und auf der gesamten Oberfäche des aktiven Gebietes, das den p-Wannenbereich 13 enthält, wird zur Ausbildung des n-MOSFET eine weitere Re­ sistschicht 25 gebildet. In diesem Stadium werden p-Verunrei­ nigungsionen wie Borionen in das aktive Gebiet zur Ausbildung eines p-MOSFET implantiert, um p-Diffusionsschichten 26 nied­ riger Konzentration in selbstausrichtender Weise unter Nut­ zung der Gate-Elektrode 18 und des Seitenwand-Abstandshalters 22 als Masken zu bilden (Fig. 4D).
Die Resistschicht 25 wird entfernt, und eine isolierende Schicht wie eine Siliziumoxidschicht wird auf der gesamten Oberfläche in einer bestimmten Dicke wiederum durch CVD ge­ bildet, und anisotropes Ätzen wird auf der gesamten Oberflä­ che ausgeführt, um auf den Seitenwänden der Gate-Elektroden 17 und 18 Seitenwand-Abstandshalter 27 und 28 zu bilden (Fig. 4E).
Dann wird die gesamte Oberfläche des aktiven Gebietes für den n-MOSFET mit einer Resistschicht 29 bedeckt, und p-Verunrei­ nigungsionen wie Borionen werden in den p-MOSFET-Bereich im­ plantiert, so daß p-Diffusionsschichten 30 hoher Konzentra­ tion in selbstausrichtender Weise unter Nutzung der Gate- Elektrode 18 und der Seitenwand-Abstandshalter 27 und 28 als Masken gebildet werden (Fig. 4F).
Die Resistschicht 29 wird entfernt, und unter vorgegebenen Bedingungen wird eine Wärmebehandlung durchgeführt, wodurch die n-Diffusionsschichten 19 niedriger Konzentration, die n-Diffusionsschichten 24 hoher Konzentration, die p-Diffusions­ schichten 26 niedriger Konzentration und die p-Diffusions­ schichten 30 hoher Konzentration aktiviert werden (Fig. 4G).
Durch die vorgenannten Schritte entsprechend der ersten und zweiten Ausführungsform wird ein komplementärer MOSFET auf dem Halbleitersubstrat 11 so gebildet, daß sowohl der n- als auch der p-MOSFET LDD-Struktur haben.
Entsprechend diesen Ausführungsformen werden, wie oben be­ schrieben, die Seitenwand-Abstandshalter für die p- und die n-MOSFETs nicht durch separate CVD und anisotropes Ätzen der Abstandshalter gebildet, sondern sie werden gleichzeitig ge­ bildet. Es ist weiterhin möglich, den Betrag des Offset der Source- und Drain-Bereiche in Abhängigkeit von Leitungstyp der Kanäle durch Einfügen von Schritten der Implantation von Verunreinigungsionen zwischen die Schritte der Ausbildung eines jeweiligen der Mehrzahl von Seitenwand-Abstandshaltern einzustellen. Zur selbstausrichtenden Ausbildung optimaler Source- und Drain-Gebiet in Abhängigkeit vom Leitfähigkeits­ typ der Kanäle können Schritte des Abscheidens von Oxid-Iso­ lierschichten durch CVD, die im Vergleich zur Strukturierung von Resistschichten sehr lange Prozeßdauer haben, effizient genutzt werden, wobei Möglichkeiten ähnlich denen bei der se­ paraten Ausbildung von Seitenwand-Abstandshaltern offengehal­ ten werden. Damit wird die Produktivität erhöht.
Nunmehr wird unter Bezugnahme auf die Fig. 5A bis 5F eine dritte Ausführungsform beschrieben. Entsprechend dieser Aus­ führungsform werden ein p-Wannenbereich 13 und ein n-Wannen­ bereich 14 in aktiven Gebieten eines Halbleitersubstrates 11 gebildet, die durch eine Elementisolations-Isolierschicht 12 voneinander isoliert sind, und auf Gate-Isolierschichten 15 und 16 werden, ähnlich wie in der zweiten Ausführungsform, Gate-Elektroden 17 und 18 gebildet (Fig. 5A). Nachdem die Gate-Elektroden 17 und 18 gebildet sind, werden Seitenwand- Abstandshalter 21 und 22 einer ersten Schicht durch Abschei­ den einer Oxid-Isolierschicht durch CVD und anisotropes Ätzen gebildet. Danach wird ein Gebiet zur Ausbildung eines p-MOSFET mit einer Resistschicht 20 bedeckt, und n-Verunreini­ gungsionen wie Phosphor- oder Arsenionen werden implantiert, um n-Diffusionsschichten 19 niedriger Konzentration zu bilden (Fig. 5B). Danach werden Seitenwand-Abstandshalter 27 und 28 einer zweiten Schicht gebildet, und das Gebiet zur Ausbildung des p-MOSFET wird wieder mit einer Resistschicht 23 bedeckt, und n-Verunreinigungsionen werden implantiert, um n-Diffusi­ onsschichten 24 hoher Konzentration zu bilden (Fig. 5C).
Die Resistschicht 23 wird dann entfernt und ein Gebiet zur Ausbildung eines n-MOSFET wird mit einer Resistschicht 25 be­ deckt, und p-Verunreinigungsionen wie Borionen werden implan­ tiert, um p-Diffusionsschichten 26 niedriger Konzentration zu bilden (Fig. 5D). Die Resistschicht 25 wird entfernt, und dann werden Seitenwand-Abstandshalter 41 und 42 einer dritten Schicht gebildet. Dann wird das Gebiet zur Ausbildung des n-MOSFET mit einer Resistschicht 29 bedeckt, und p-Verunreini­ gungsionen werden weiter implantiert, um p-Diffusionsschich­ ten 30 hoher Konzentration zu bilden (Fig. 5E). Danach wird die Resistschicht 29 entfernt und unter vorgegebenen Bedin­ gungen eine Wärmebehandlung zur Aktivierung der entsprechen­ den Diffusionsschichten durchgeführt, wodurch ein in Fig. 5F gezeigter Zustand erreicht wird.
Entsprechend dieser Ausführungsform wird, wie oben beschrie­ ben, eine Mehrzahl von Seitenwand-Abstandshaltern durch auf­ einanderfolgendes Wiederholen der Abscheidung eines Oxid-Iso­ lierschicht durch CVD und anisotropen Ätzens eine Mehrzahl von Malen gebildet, wobei, ähnlich der ersten und zweiten Ausführungsform, selektiv Resistschichten gebildet und Verun­ reinigungsionen implantiert werden. Diese Ausführungsform un­ terscheidet sich von der ersten Ausführungsform darin, daß sie keinen Schritt der Implantation von Verunreinigungsionen unter Nutzung allein der Gate-Elektroden 17 und 18 als Masken enthält, und darin, daß die Seitenwand-Abstandshalter in ei­ ner Dreischicht-Struktur aufgebaut sind. Ähnlich wie in der zweiten Ausführungsform ist es auch in dieser Ausführungsform möglich, die Effizienz der Schritte zur Ausbildung der Sei­ tenwand-Abstandshalter zu erhöhen. Im Falle von Transistoren geringer Strukturabmessungen und relativ niedriger Ströme, die Kanalbreiten von nicht mehr als 1 µm haben, steigen die Verunreinigungsdiffusionslängen der Source- und Drain-Berei­ che relativ zur Kanalbreite an. Damit muß durch Seitenwand- Abstandshalter unverzichtbar ein Offset (Abrücken) erreicht werden. Unter Beachtung der Tatsache, daß eine p-Verunreini­ gung einen größeren Diffusionskoeffizienten als eine n-Verun­ reinigung hat, müssen weiterhin die Breiten von Seitenwand- Abstandshaltern, die als Masken zur Implantation von p-Verun­ reinigungsionen dienen, größer als die der Seitenwand-Ab­ standshalter sein, die als Masken zur Implantation von n-Ver­ unreinigungsionen dienen. Diese Ausführungsform erfüllt diese Anforderungen durch Erhöhung der Anzahl der Schichten der Seitenwand-Abstandshalter zur Implantation von p-Verunreini­ gungsionen im Vergleich mit der bei Seitenwand-Abstandshal­ tern zur Implantation von n-Verunreinigungsionen.
Ein Beispiel, das im einzelnen den Unterschied der Diffusi­ onskoeffizienten zwischen p-Verunreinigungen und n-Verunrei­ nigungen zeigt, wird unter Bezugnahme auf die Fig. 7A und 7B beschrieben. In eine p-Wanne zur Ausbildung eines n-MOSFET wird mit einem Seitenwand-Abstandshalter 21 mit einer Breite von 1000 Å auf der Oberfläche des Halbleitersubstrates 11 als Maske Phosphor implantiert, um n-Diffusionsschichten 19 mit niedriger Konzentration zu bilden. Weiterhin werden unter Nutzung eines zusätzlichen Seitenwand-Abstandshalters mit einer Breite von 2000 Å als Maske n-Diffusionsschichten 24 hoher Konzentration gebildet. In eine n-Wanne zur Ausbildung eines p-MOSFET wird unter Nutzung von Seitenwand-Abstandshal­ tern 22 und 28 mit einer Gesamtbreite von 3000 Å als Maske Bor implantiert, um p-Diffusionsschichten 30 hoher Konzentra­ tion zu bilden, wie in Fig. 7A gezeigt. Danach wird bei einer Temperatur von 900 bis 950°C für etwa 1 Stunde eine Wärmebe­ handlung ausgeführt, so daß alle Diffusionsschichten akti­ viert werden und sich auch die Konzentrationsverteilungen in­ folge thermischer Diffusion verschieben, wie in Fig. 7B ge­ zeigt. Das heißt, man findet, daß die thermische Diffusion von Bor beträchtlich größer als die des Phosphors oder Arsens vom n-Typ bei der gleichen Wärmebehandlung ist.
In der erwähnten dritten Ausführungsform können die p-Diffu­ sionsschichten 26 niedriger Konzentration für den den p-MOSFET bildenden Bereich alternativ vor den Seitenwänden 27 und 28 der zweiten Schicht unter Nutzung der Seitenwand-Ab­ standshalter 22 als Masken gebildet werden, während der Be­ reich zur Ausbildung des n-MOSFET mit einer Resistschicht be­ deckt gehalten wird.
Wenn die nur die n-Diffusionsschichten 19 niedriger Konzen­ tration und kein p-Diffusionsschichten 26 niedriger Konzen­ tration mit den Seitenwand-Abstandshaltern 21 und 22 der ersten Schicht in der dritten Ausführungsform gebildet wer­ den, werden nur die p-Diffusionsschichten 30 hoher Konzentra­ tion in den Source- und Drain-Bereichen des Gebietes zur Aus­ bildung des p-MOSFET gebildet. In diesem Falle wird nur im Bereich zur Ausbildung des n-MOSFET eine LDD-Struktur ausge­ bildet.
Nun wird unter Bezugnahme auf die Fig. 6A bis 6H eine vierte Ausführungsform beschrieben. Entsprechend dieser Ausführungs­ form wird zuerst auf die Oberfläche eines p-Halbleitersub­ strates 52, das durch Elementisolations-Isolierschichten 51 in aktive Gebiete eingeteilt ist, über eine Gate-Oxidschicht 53 eine polykristalline Silziumschicht 54 und darauf weiter eine Oxidisolierschicht 55 abgeschieden. Dann werden durch Photoätzen Teile der Gate-Isolierschicht 53 und der polykri­ stallinen Siliziumschicht 54 entfernt, wodurch die in Fig. 6A gezeigte Struktur erhalten wird. Dann werden n-Verunreini­ gungsionen wie Phosphor- oder Arsenionen implantiert, um n- Diffusionsschichten 57 auf der linken und rechten Seite des Gate-Elektrodenteiles 56, das als Maske dient, zu bilden (Fig. 6B). Danach wird eine Oxid-Isolierschicht aus Silizi­ umoxid etc. auf der gesamten Oberfläche des Halbleitersub­ strates 52 durch CVD abgeschieden, und anisotropes Ätzen wird ausgeführt, um die Seitenwand-Abstandshalter 58 zu bilden (Fig. 6C). Danach wird die rechte Hälfte des Halbleitersub­ strates 52 mit einer Resistschicht 59, von der Mitte des Gate-Elektrodenteiles 56 beginnend, bedeckt, und n-Verunrei­ nigungsionen werden implantiert, um einen n-Bereich 60 hoher Konzentration in einem Source-Bereich unter Nutzung der Sei­ tenwand-Abstandshalter 28 als Maske zu bilden (Fig. 6D).
Die Resistschicht 59 wird entfernt, und dann wird eine Oxid- Isolierschicht 61 aus Siliziumoxid oder ähnlichem auf der ge­ samten Oberfläche des p-Halbleitersubstrates 52 durch CVD ge­ bildet (Fig. 6E). Dann wird selektiv eine Resistschicht 62 ausgebildet, wobei ein Bereich zwischen der Mitte des Gate- Elektrodenteils 56 und einem Drain-Bereich ausgenommen wird (Fig. 6F), und anisotropes Ätzen wird in diesem Stadium aus­ geführt, um einen Seitenwand-Abstandshalter 63 und ein Kon­ taktloch 64 zu bilden. Dann werden n-Verunreinigungsionen un­ ter Nutzung des Seitenwand-Abstandshalters 63 als Maske im­ plantiert, um eine n-Diffusionsschicht 65 hoher Konzentration im Drain-Gebiet in selbstausrichtender Weise zu bilden (Fig. 6G).
Dann wird eine Verdrahtungsschicht 66, die selektiv mit einer Metallschicht oder einer dotierten polykristallinen Silizium­ schicht versehen ist, gebildet, um den Anschluß der n-Diffu­ sionsschicht 65 hoher Konzentration über das Kontaktloch 64 zu ermöglichen (Fig. 6H).
Nach dieser Ausführungsform sind die Seitenwand-Abstandshal­ ter 58 und 63 so gebildet, daß der Offset auf der Drain-Seite vergrößert wird, die mit der Verdrahtungsschicht 66 versehen wird, während gleichzeitig das Kontaktloch 64 gebildet wird. Auf diese Weise ist es möglich, effektiv die Spannungswider­ standscharakteristik der Drain zu verbessern. Weiterhin ist es möglich, die umgekehrte Influenz der n-Diffusionsschicht 58 niedriger Konzentration infolge der Verunreinigungsdiffu­ sionen aus der Verdrahtungsschicht 66 zu unterdrücken.
Obwohl in dieser Ausführungsform die n-Diffusionsschicht 65 hoher Konzentration durch Ionenimplantation nach dem Ätz­ schritt zur Ausbildung des Seitenwand-Abstandshalters 63 ge­ bildet wird, kann diese alternativ durch Diffusion von Verun­ reinigungsionen gebildet werden, die in eine Polysilizium­ schicht dotiert sind, die als Verdrahtungsschicht 66 gebildet wird.
Die Beschreibung wurde für eine Halbleitereinrichtung für den Fall gegeben, daß der Elementisolationsbereich durch das LOCOS-Verfahren bei jeder der vorangehenden Ausführungsformen gebildet werde, es ist jedoch unnötig zu sagen, daß das glei­ che Vorgehen geübt werden kann und die gleichen Effekte auf­ treten, wenn es sich um eine Halbleitereinrichtung handelt, in der der Elementisolationsbereich durch eine Feldabschirm­ elektrode gebildet wird.
Weiterhin ist es in den vorangegangenen Ausführungsform in dem Fall, daß der Seitenwand-Abstandshalter durch eine Mehr­ zahl von Schichten gebildet wird, schwierig, die Grenzen der entsprechenden Schichten auch dann zu identifizieren, wenn der Querschnitt des vollständigen Seitenwand-Abstandshalters beobachtet wird, insofern diese durch eine CVD unter Nutzung des gleichen Materials gebildet werden. Dies liegt daran, daß eine CVD-Schicht amorph ist. Jedoch werden, wie in Fig. 8 ge­ zeigt, stufenartige Konfigurationen (A und B in Fig. 8) durch Überätzen der Oberfläche des Halbleitersubstrates 11 nach Bildung der Seitenwand-Abstandshalter 21 und 27 erzeugt. Da­ mit macht die Beobachtung der stufenartigen Konfigurationen im Querschnitt einer vollständigen Halbleitereinrichtung durch ein Elektronenmikroskop es möglich, zu bestimmen, ob die Seitenwand-Abstandshalter aus einer Mehrzahl von Schich­ ten gebildet sind oder nicht.
Die oben beschriebene erste bis dritte Ausführungsform sind besonders effektiv für die Ausbildung eines Schaltungselemen­ tes einer CMOS-Struktur, wie eines CMOS-Inverters, der An­ schlüsse entsprechend Fig. 9 hat.

Claims (16)

1. Halbleitereinrichtung mit,
einem Halbleitersubstrat (11) mit ersten und zweiten Feldef­ fekttransistoren, von denen jeder Transistor enthält eine Gate-Elektrode (17, 18), die auf dem Halbleitersubstrat mit einer dazwischenliegenden Gate-Isolierschicht (15, 16) gebildet ist,
einen ersten Seitenwand-Abstandshalter (21, 22), der aus ei­ ner Schicht eines Isolierfilmes auf einander gegenüberliegen­ den Seitenflächen der Gate-Elektrode gebildet ist, und Source- und Drain-Gebiete, von denen jedes lateral angeord­ nete Verunreinigungsgebiete hoher und/oder niedriger Konzen­ tration (19, 24, 26, 30) aufweist, die von Abschnitten nahe den einander gegenüberliegenden Abschnitten der Gate-Elek­ trode nach außen reichend in der Oberfläche des Halbleiter­ substrates gebildet sind,
wobei mindestens der zweite Transistor einen zweiten Seiten­ wand-Abstandshalter (27, 28) enthält, der aus einer anderen Schicht eines isolierenden Filmes mindestens auf einer der Seitenwandoberflächen der Gate-Elektrode gebildet ist,
wobei der erste Seitenwand-Abstandshalter für den ersten Transistor eine Diffusionsmaske zur Implantation der Verun­ reinigungsgebiete hoher Konzentration jeweils auf einander gegenüberliegenden Seiten der Gate-Elektrode bildet und der zweite Seitenwand-Abstandshalter für den zweiten Transi­ stor eine Diffusionsmaske zur Implantation der Verunreini­ gungsgebiete hoher Konzentration auf mindestens einer Seite der Gate-Elektrode bildet.
2. Halbleitereinrichtung nach Anspruch 1, dadurch gekenn­ zeichnet, daß der erste Feldeffekttransistor ein n-Kanal- Transistor und der zweite Feldeffekttransistor ein p-Kanal- Transistor ist.
3. Halbleitereinrichtung nach Anspruch 1 oder 2, dadurch ge­ kennzeichnet, daß der erste und der zweite Feldeffekttransi­ stor einen komplementären MOS-Feldeffekttransistor bilden.
4. Halbleitereinrichtung mit einem Feldeffekttransistor mit einem Halbleitersubstrat (52) mit einem Bereich eines ersten Leitfähigkeitstyps mindestens in der Nachbarschaft der Ober­ fläche,
einer Gate-Elektrode (54), die auf dem Halbleitersubstrat (52) mit einer dazwischenliegenden Gate-Isolierschicht (53) gebildet ist,
einem ersten Seitenwand-Abstandshalter (58), der eine erste vorgegebene Anzahl diskreter Schichten von Isolierfilmen und eine erste vorgegebene Breite aufweist, und der auf einer Seitenwand-Oberfläche der Gate-Elektrode gebildet ist,
einem zweiten Seitenwand-Abstandshalter (63), der eine zweite vorgegebene Anzahl diskreter Schichten isolierender Filme aufweist, die größer als die vorgegebene erste Anzahl diskre­ ter Schichten ist, und der eine zweite vorgegebene Breite aufweist, die größer als die erste vorgegebene Breite ist, und der auf der entgegengesetzten Seitenwand-Oberfläche der Gate-Elektrode ausgebildet ist, und
Source-/Drain-Gebieten (57, 60, 65) eines zweiten Leitfähig­ keitstyps, die von Abschnitten nahe den gegenüberliegenden Abschnitten des Gate-Elektrode nach außen reichend in der Oberfläche des Halbleitersubstrates gebildet sind.
5. Halbleitereinrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die einzelnen Schichten der isolierenden Filme auf unterschiedlichen Niveaustufen eines leicht abgestuften Substrates liegen.
6. Halbleitereinrichtung mit einer komplementären MOS-Feldeffektschaltung mit einem Halb­ leitersubstrat (11) mit einem Bereich (13, 14) eines ersten Leitfähigkeitstyps mindestens in der Umgebung seiner Oberflä­ che, wobei auf dem Halbleitersubstrat ein p-Kanal-Feldef­ fekttransistor, bei dem der erste Leitfähigkeitstyp der p-Typ ist, und ein n-Kanal-Feldeffekttransistor, bei dem der erste Leitfähigkeitstyp der n-Typ ist, gebildet und voneinander durch einen Elementisolationsbereich (12) isoliert sind, wo­ bei jeder Transistor eine Gate-Elektrode (17, 18), die auf dem Halbleitersubstrat mit einer dazwischenliegenden Gate- Isolierschicht (15, 16), Seitenwand-Abstandshalter (21, 22, 27, 28, 41, 42), die auf den Seitenwänden der Gate-Elektrode gebildet sind, und Source-/Drain-Gebiete (19, 24, 26, 30) enthält, die von Abschnitten nahe den einander gegenüberlie­ genden Seitenabschnitten der Gate-Elektrode nach auswärts reichend auf der Oberfläche des Halbleitersubstrates gebildet sind, wobei jeder der Seitenwand-Abstandshalter durch eine vorgegebene Anzahl diskreter Schichten von Isolierfilmen gebildet ist und eine zusammengesetzte Breite hat, die entsprechend der Seite der Gate-Elektrode gewählt ist, auf der sich der Seitenwand-Abstandshalter befindet.
7. Halbleitereinrichtung nach Anspruch 6, dadurch gekenn­ zeichnet, daß die Anzahl diskreter Schichten für einen gegebenen Seitenwand-Abstandshalter sich von der Anzahl der Schichten für andere Seitenwand-Abstandshalter der Schaltung unterscheidet.
8. Halbleitereinrichtung nach Anspruch 6 oder 7, dadurch ge­ kennzeichnet, daß die Dicken diskreter Schichten eines gege­ benen Seitenwand-Abstandshalters sich von den Dicken der ent­ sprechenden Schichten anderer Seitenwand-Abstandshalter der Schaltung unterscheiden.
9. Verfahren zur Herstellung einer Halbleitereinrichtung mit einer Feldeffekttransistorschaltung, die erste und zweite Transistoren mit LDD-Aufbau auf der Hauptoberfläche eines Halbleitersubstrates aufweist, mit den Schritten,
Ausbilden einer Gate-Elektrode für jeden Transistor, die von der Hauptoberfläche des Substrates durch eine Gate-Isolier­ schicht isoliert ist,
Ausbilden erster Seitenwand-Abstandshalter durch Abscheiden einer Oxid-Isolierschicht auf gegenüberliegenden Seitenwand­ oberflächen der Gate-Elektroden und anisotropes Ätzen der Oxid-Isolierschicht,
Implantieren von Verunreinigungsionen eines zum Substrat ent­ gegengesetzten Leitfähigkeitstyps mit relativ hoher Verunrei­ nigungskonzentration in das Substrat unter Nutzung der ersten Seitenwand-Abstandshalter des ersten Transistors als Maske,
Ausbilden zweiter Seitenwand-Abstandshalter durch Abscheiden einer Oxid-Isolierschicht auf den Gate-Elektroden und den er­ sten Seitenwand-Abstandshaltern mindestens des zweiten Tran­ sistors und anisotropes Ätzen der Oxid-Isolierschicht und
Implantieren von Verunreinigungsionen des dem Substrat entge­ gengesetzen Leitfähigkeitstyps mit relativ hoher Verunreini­ gungskonzentrationsdichte in das Substrat unter Nutzung der zweiten Seitenwand-Abstandshalter des zweiten Transistors als Maske.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß der erste Transistor ein n-Kanal-Transistor und der zweite Transistor ein p-Kanal-Transistor ist.
11. Verfahren nach Anspruch 9 oder 10, dadurch gekennzeich­ net, daß der erste und der zweite Feldeffekttransistor einen komplementären MOS-Feldeffekttransistor bilden.
12. Verfahren zur Herstellung einer Halbleitereinrichtung mit einem Feldeffekttransistor mit den Schritten:
  • a) Ausbilden einer Gate-Elektrode auf der Oberfläche eines Halbleitersubstrates mit einem Bereich eines ersten Leitfä­ higkeitstyps mindestens in der Umgebung der Oberfläche mit einer dazwischengelegten Gate-Isolierschicht,
  • b) Abscheiden von Gate-Isolierfilmen auf gegenüberliegenden Seitenwänden der Gate-Elektrode und Ausführen eines anisotro­ pen Ätzens, wodurch Seitenwand-Abstandshalter gebildet wer­ den,
  • c) Implantieren von Verunreinigungsionen eines zweiten Leit­ fähigkeitstyps in das Substrat zur Ausbildung von Source- /Drain-Gebieten unter selektiver Nutzung nur der Gate-Elek­ trode oder der Gate-Elektrode zusammen mit einem existieren­ den Seitenwand-Abstandshalter als Maske,
  • d) Wiederholen der Schritte (b) und (c) mindestens einmal, wobei eine Schicht als Maske abgeschieden wird, um eine spe­ zielle Seitenwand der Gate-Elektrode zu bedecken und so einen Seitenwand-Abstandshalter einer vorgegebenen Breite zu bil­ den, wobei jeder der Seitenwand-Abstandshalter durch eine ausgewählte Anzahl von Schichten des Gate-Isolierfilms gebil­ det wird.
13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß die als Maske zur Bedeckung einer speziellen Seitenwand der Gate-Elektrode abgeschiedene Schicht eine Resistschicht ist.
14. Verfahren zur Herstellung einer Halbleitereinrichtung mit einer Feldeffekttransistorschaltung mit,
einem Schritt des Ausbildens einer Mehrzahl von Gate-Elektro­ den auf den jeweiligen Oberflächen einer Mehrzahl aktiver Ge­ biete eines Halbleitersubstrates mit p- und n-Wannen mit da­ zwischengelegten Gate-Isolierschichten,
Schritten des Ausbildens von Seitenwand-Abstandshaltern je­ weils auf den Seitenwänden der Mehrzahl von Gate-Elektroden und
Schritten des Implantierens von n-Verunreinigungsionen und p-Verunreinigungsionen in die p- bzw. n-Wannengebiete unter Nutzung nur der Gate-Elektroden oder sowohl der Gate-Elektro­ den als auch der Seitenwand-Abstandshalter als Masken zur Ausbildung von Source- und Drain-Gebieten, wobei die Schritte des Ausbildens von Seitenwand-Abstandshaltern durch mehrfa­ ches Abscheiden von Oxid-Isolierfilmen und anisotropes Ätzen ausgeführt werden und die Schritte des Implantierens von Ver­ unreinigungsionen in einem Zustand ausgeführt werden, in dem der mit der p-Wanne versehene aktive Bereich mindestens ein­ mal mit einer Resistschicht bedeckt ist, wodurch der Offset des im p-Wannenbereich gebildeten Source-/Drain-Gebietes kleiner als der des Source-/Drain-Gebietes im n-Wannenbereich ist.
15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, daß Borionen als p-Verunreinigungsionen und Phosphor- oder Ar­ senionen als n-Verunreinigungsionen verwendet werden.
16. Verfahren nach Anspruch 14 oder 15, dadurch gekennzeich­ net, daß durch die Schritte ein komplementärer MOS-Transistor gebildet wird.
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