CN1983450A - 移位寄存器、半导体器件、显示器件和电子设备 - Google Patents

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Abstract

本发明提供一种半导体器件和移位寄存器，其中，在非选择周期中产生低噪声且晶体管不总是导通。提供第一到第四晶体管。第一晶体管的源极和漏极中的一个连接到第一线，其源极和漏极中的另一个连接到第二晶体管的栅电极，且其栅电极连接到第五线。第二晶体管的源极和漏极中的一个连接到第三线，且其源极和漏极中的另一个连接到第六线。第三晶体管的源极和漏极中的一个连接到第二线，其源极和漏极中的另一个连接到第二晶体管的栅电极，且其栅电极连接到第四线。第四晶体管的源极和漏极中的一个连接到第二线，其源极和漏极中的另一个连接到第六线，且其栅电极连接到第四线。

Description

移位寄存器、半导体器件、显示器件和电子设备
技术领域
本发明涉及一种半导体器件。具体地，本发明涉及一种利用晶体管构成的移位寄存器。此外，本发明涉及一种被提供有这种半导体器件的显示器件，且涉及一种被提供有这种显示器件的电子设备。
注意，这里的半导体器件指能够通过利用半导体特性起作用的一般器件。
背景技术
近年来，随着例如液晶显示器的大显示器件的增加，例如液晶显示器件和发光器件的显示器件蓬勃地发展。尤其，通过利用由非晶半导体形成的晶体管在绝缘体上集成包括像素电路、移位寄存器电路等的驱动电路(在下文中称为内部电路)的技术蓬勃发展，这大大地有助于降低功耗以及减少成本。形成在绝缘体上的集成电路通过FPC等连接到控制器IC等(在下文中称为外部电路)并在它的操作中受控制。
例如，提出了仅利用由非晶半导体形成的n沟道晶体管构成的移位寄存器电路(例如，见专利文献1)。然而，在专利文献1中公开的电路，由于在非选择周期中移位寄存器电路的输出成为浮置状态，所以其具有在非选择周期中产生噪声的问题。
为了解决这个问题，提出了在非选择周期中其输出不成为浮置状态的移位寄存器电路(例如，见非专利文献1)。
[专利文献1]
PCT国际申请的日文译文No.平10-500243
[非专利文献1]
具有低噪声集成栅驱动器的2.0英寸a-Si:H TFT-LCD(2.0 inch a-Si:H TFT-LCD with Low Noise Integrated Gate Driver)(SID’05 Digest第942-945页)
发明内容
在非专利文献1中，通过在非选择周期中一直导通串联连接在输出和电源之间的晶体管来输出电源电压。此外，由于移位寄存器电路的工作周期的大部分对应于非选择周期，所以在非选择周期中一直导通的晶体管在移位寄存器电路的工作周期的大部分中是导通的。
然而，已知的是，由非晶半导体形成的晶体管在特性上根据施加的电压和其导通的时间而退化。尤其，阈值电压的移动是值得注意的，其中阈值电压上升。这是移位寄存器电路故障的主要原因之一。
考虑到这个问题，本发明提供一种半导体器件和一种移位寄存器电路，其中在非选择周期中噪声是低的并且晶体管不总是导通的，以及提供一种被提供有这种半导体器件的显示器件和一种被提供有该显示器件的电子设备。
本发明的半导体器件包括第一晶体管、第二晶体管、第三晶体管和第四晶体管。第一信号输入到第一晶体管的栅极，预定的电位输入到其源极和漏极中的一个，并且源极和漏极的另一个连接到第二晶体管的栅极和第三晶体管的源极和漏极中的一个。第二信号输入到第二晶体管的源极和漏极中的一个，源极和漏极中的另一个连接到输出端子。第三信号输入到第三晶体管的栅极，并且预定的电位输入到其源极和漏极中的另一个。第三信号输入到第四晶体管的栅极，预定的电位输入到其源极和漏极中的一个，以及源极和漏极中的另一个连接到输出端子。
本发明的移位寄存器是由多级构成的移位寄存器。该移位寄存器的每级包括：第一晶体管，其在H电平输出信号从前级输入时导通并且输出和H电平一样高的电位，第二晶体管，其借助第一晶体管的输出导通，并且其中源极和漏极中的一个连接到第一信号线，以及源极和漏极中的另一个连接到下一级的第一晶体管，第一单元，其用来在当L电平输出信号从前级输入且第二晶体管没有处于自举(boot strap)操作时的周期中每隔一定间隔向第二晶体管的栅极输出L电平电位，以及第二单元，其用来在当L电平输出信号从前级输入且第二晶体管没有处于自举操作时的周期中每隔一定间隔向第二晶体管的源极和漏极中的另一个输出L电平电位。
在具有前面提到的结构的本发明的移位寄存器中，第一单元和第二单元用第二信号线控制。
在具有前面提到的结构的本发明的移位寄存器中，第一单元包括具有当第二信号线处于H电平时输出L电平电位以及当第二信号线处于L电平时不输出电位的功能的第三晶体管。
在具有前面提到的结构的本发明的移位寄存器中，第二单元包括具有当第二信号线处于H电平时输出L电平电位以及当第二信号线处于L电平时什么也不输出的功能的第四晶体管。
在具有前面提到的结构的本发明的移位寄存器中，第一单元通过来自下一级的输出信号控制，以及第二单元通过第二信号线控制。
在具有前面提到的结构的本发明的移位寄存器中，第一单元包括具有当下一级输出H电平电位时输出L电平电位以及当下一级输出L电平电位时什么也不输出的功能的第五晶体管。
在具有前面提到的结构的本发明的移位寄存器中，第二单元包括具有当第二信号线处于H电平时输出L电平电位以及当第二信号线处于L电平时什么也不输出的功能的第六晶体管。
在具有前面提到的结构的本发明的移位寄存器中，第一单元通过第二信号线控制，以及第二单元通过第二信号线和第三信号线控制。
在具有前面提到的结构的本发明的移位寄存器中，第一单元包括具有当下一级输出H电平电位时输出L电平电位以及当下一级输出L电平电位时什么也不输出的功能的第七晶体管。
在具有前面提到的结构的本发明的移位寄存器中，第二单元包括包含具有当第二信号线处于H电平时输出L电平电位以及当第二信号线处于L电平时什么也不输出的功能的第八晶体管的移位寄存器，和包含具有当第三信号线处于H电平时输出L电平电位以及当第三信号线处于L电平时什么也不输出的功能的第九晶体管的移位寄存器。
本发明的移位寄存器是由多级构成的移位寄存器。该移位寄存器的每级包括：第一晶体管，其在H电平输出信号从前级输入时导通并且输出和H电平一样高的电位，第二晶体管，其借助第一晶体管的输出导通，并且其中源极和漏极中的一个连接到第一信号线，以及源极和漏极中的另一个连接到下一级的第一晶体管，第一单元，其用来在当L电平输出信号从前级输入且第二晶体管没有处于自举操作时的周期中每隔一定间隔向第二晶体管的栅极输出L电平电位，以及第三单元，其用来在当第二晶体管没有处于自举操作时的周期中每隔一定间隔向第二晶体管的源极和漏极中的另一个输出L电平电位。
在具有前面提到的结构的本发明的移位寄存器中，第一单元通过第二信号线控制，以及第三单元通过第一信号、第二信号、第三信号和第二晶体管的栅极电位的反转信号控制。
在具有前面提到的结构的本发明的移位寄存器中，第一单元包括具有当第二信号线处于H电平时输出L电平电位以及当第二信号线处于L电平时什么也不输出的功能的第十晶体管。
在具有前面提到的结构的本发明的移位寄存器中，第二单元包括具有当第二信号线处于H电平时输出L电平电位以及当第二信号线处于L电平时什么也不输出的功能的第十一晶体管、具有当第三信号线处于H电平时输出L电平电位以及当第二信号线处于L电平时什么也不输出的功能的第十二晶体管、具有当第二晶体管的栅极电位的反转信号处于H电平时输出第一信号线的信号以及当第二晶体管的栅极电位的反转信号处于L电平时什么也不输出的功能的第十三晶体管、以及具有当第十三晶体管输出第一信号线的信号且第一信号线处于H电平时输出L电平电位以及当第一信号线处于L电平且第十三晶体管什么也不输出时什么也不输出的功能的第十四晶体管。
具有前面提到的结构的本发明的移位寄存器包括：具有在第二晶体管的栅极电位处于H电平时输出L电平电位以及在第二晶体管的栅极电位处于L电平时什么也不输出的功能的第十五晶体管，以及具有电阻分量的元件，其具有连接到H电平电位的一个端子和连接到第十四晶体管的输出的另一个端子。
在具有前面提到的结构的本发明的移位寄存器中，具有电阻分量的元件是二极管连接的第十六晶体管。
本发明的移位寄存器是由多级构成的移位寄存器。该移位寄存器的每级包括：第一晶体管，其在H电平输出信号从前级输入时导通并且输出和H电平一样高的电位，第二晶体管，其借助第一晶体管的输出导通，并且其中源极和漏极中的一个连接到第一信号线，以及源极和漏极中的另一个连接到下一级的第一晶体管，第四单元，其在当L电平输出信号从前级输入且第二晶体管没有处于自举操作时的周期中向第二晶体管的栅极输出L电平电位，以及第三单元，其在当第二晶体管没有处于自举操作时的周期中向第二晶体管的源极和漏极中的另一个输出L电平电位。
在具有前面提到的结构的本发明的移位寄存器中，第三单元和第四单元通过第一信号线、第二信号线、第三信号线和第二晶体管的栅极电位的反转信号控制。
在具有前面提到的结构的本发明的移位寄存器中，第二单元包括：具有在第二信号线处于H电平时输出L电平电位以及在第二信号线处于L电平时什么也不输出的功能的第十七晶体管、具有在第二晶体管的栅极电位的反转信号处于H电平时输出第一信号线的信号以及在第二晶体管的栅极电位的反转信号处于L电平时什么也不输出的功能的第十八晶体管、具有在第二晶体管的栅极电位的反转信号处于H电平时输出第三信号线的信号以及在第二晶体管的栅极电位的反转信号处于L电平时什么也不输出的功能的第十九晶体管、具有在第十八晶体管输出第一信号线的信号且第一信号线处于H电平时输出L电平以及在第一信号线处于L电平且第十八晶体管什么也不输出时什么也不输出的功能的第二十晶体管、以及具有在第十八晶体管输出第一信号线的信号且第一信号线处于H电平时输出L电平电位以及在第一信号线处于L电平且第十九晶体管什么也不输出时什么也不输出的功能的第二十一晶体管。
在具有前面提到的结构的本发明的移位寄存器中，在第二晶体管的栅极以及源极和漏极中的另一个之间连接电容器。
在具有前面提到的结构的本发明的移位寄存器中，前级的输出信号输入到第一晶体管的栅极，第一晶体管的源极和漏极中的一个连接到处于H电平的电源线，以及第一晶体管的源极和漏极中的另一个连接到第二晶体管的栅极。
在具有前面提到的结构的本发明的移位寄存器中，前级的输出信号输入到第一晶体管的栅极，第一晶体管的源极和漏极中的一个连接到处于H电平的供电线，以及第一晶体管的源极和漏极中的另一个连接到第二晶体管的栅极。
在具有前面提到的结构的本发明的移位寄存器中，前级的输出信号输入到第一晶体管的栅极以及源极与漏极中的一个，以及第一晶体管的源极和漏极中的另一个连接到第二晶体管的栅极。
在具有前面提到的结构的本发明的移位寄存器中，通过第一信号线传送的将要输入到第N级(N为自然数)的控制信号、通过第一信号线传送的将要输入到第N+1级的控制信号和通过第一信号线传送的将要输入到第N+2级的控制信号具有120°的相位差。
在具有前面提到的结构的本发明的移位寄存器中，通过第二信号线传送的将要输入到第N级(N为自然数)的控制信号、通过第一信号线传送的将要输入到第N+1级的控制信号和通过第二信号线传送的将要输入到第N+2级的控制信号具有120°的相位差。
在具有前面提到的结构的本发明的移位寄存器中，通过第三信号线传送的将要输入到第N级(N为自然数)的控制信号、通过第三信号线传送的将要输入到第N+1级的控制信号和通过第三信号线传送的将要输入到第N+2级的控制信号具有120°的相位差。
在具有前面提到的结构的本发明的移位寄存器中，第一到第二十一晶体管的每个由非晶半导体形成。
在具有前面提到的结构的本发明的移位寄存器中，至少一个电源线提供在第一、第二以及第三信号线和第一到第二十一晶体管之间。
在具有前面提到的结构的本发明的移位寄存器中，第二晶体管的沟道区具有U形状。
在具有前面提到的结构的本发明的移位寄存器中，该移位寄存器的输出信号通过电平转移电路输出。
在具有前面提到的结构的本发明的移位寄存器中，输入到该移位寄存器的控制信号通过电平转移电路输入。
在具有前面提到的结构的本发明的移位寄存器中，通过移位寄存器的输出信号顺序地接通多个开关元件。
在具有前面提到的结构的本发明的显示器件中，提供像素、通过利用移位寄存器构成的栅极驱动器、向像素传送栅极驱动器的输出信号的栅极信号线、和向像素传送视频信号的源极信号线。栅极驱动器的输出信号选择像素，由此视频信号被写到所选择的像素。
此外，该像素至少包括液晶元件，其透射率根据施加的电压变化、和第二十二晶体管，其作为开关元件工作，其通过栅极信号线被控制接通或关断。视频信号通过导通的第二十二晶体管被写入液晶元件。
在本发明的显示器件中，栅极驱动器由非晶半导体形成的晶体管构成。栅极驱动器彼此相对地设置，并在相同的时序处选择相同的栅极信号线。
在本发明中，在非选择周期中，通过顺序地导通输出电源电压的多个晶体管，没有晶体管是一直导通的。因此可以抑制晶体管的特性退化。此外，在非选择周期中，当始终或在一定周期输出固定的电压时，可以降低噪声。
附图说明
图1是示出实施例模式1的图。
图2是示出实施例模式1的图。
图3是示出实施例模式1的图。
图4A和4B是示出实施例模式1的图。
图5是示出实施例模式2到4的图。
图6是示出实施例模式2的图。
图7A和7B是示出实施例模式2的图。
图8是示出实施例模式3的图。
图9A和9B是示出实施例模式3的图。
图10A和10B是示出实施例模式3的图。
图11是示出实施例模式4的图。
图12是示出实施例模式4的图。
图13是示出实施例模式5的图。
图14是示出实施例模式5的图。
图15是示出实施例模式5和6的图。
图16是示出实施例模式5和6的图。
图17是示出实施例模式5的图。
图18是示出实施例模式5的图。
图19是示出实施例模式5的图。
图20是示出实施例模式5的图。
图21是示出实施例模式6的图。
图22是示出实施例模式6的图。
图23是示出实施例模式6的图。
图24A和24B是示出实施例1的图。
图25A到25C是示出实施例6的图。
图26是示出实施例7的图。
图27A到27D是示出实施例8的图。
图28A和28B是示出实施例2的图。
图29A和29B是示出实施例2的图。
图30A和30B是示出实施例2的图。
图31A到31C是示出实施例3的图。
图32A到32D是示出实施例3的图。
图33A到33C是示出实施例3的图。
图34A到34D是示出实施例3的图。
图35A到35D是示出实施例3的图。
图36A到36D是示出实施例3的图。
图37A和37B是示出实施例3的图。
图38是示出实施例模式6的图。
图39是示出实施例模式6的图。
图40是示出实施例模式6的图。
图41A和41B是示出实施例5的图。
图42A和42B是示出实施例5的图。
图43A和43B是示出实施例5的图。
图44是示出实施例模式7的图。
图45是示出实施例模式7的图。
图46是示出实施例模式6的图。
图47是示出实施例模式6的图。
图48是示出实施例模式3的图。
图49是示出实施例模式6的图。
图50A和50B是示出实施例模式3的图。
图51是示出实施例模式1的图。
图52是示出实施例模式2的图。
图53是示出实施例模式3的图。
图54是示出实施例模式4的图。
图55是示出实施例模式1的图。
图56是示出实施例模式2的图。
图57是示出实施例模式3的图。
图58是示出实施例模式4的图。
图59A和59B是示出实施例模式1的图。
图60A和60B是示出实施例模式2的图。
图61A和61B是示出实施例模式3的图。
图62A和62B是示出实施例模式3和4的图。
图63是示出实施例模式4的图。
具体实施方式
虽然将参考附图借助实施例模式和实施例全面地描述本发明，但是应该理解，多种变化和修改对于本领域技术人员将是显而易见的。因此，除非这些变化和修改偏离了本发明的范围，否则它们应该被理解为包括于其中。
[实施例模式1]
在该实施例模式中，参考图1到4进行描述移位寄存器的结构和操作，其中通过每隔一定间隔输出VSS用于降低非选择周期中的输出电压的噪声来降低噪声。
如图1所示，电路10构成具有n个(n为2或更大的自然数)串联连接的电路SR(1)到SR(n)的移位寄存器电路。
输入端子11是用来在作为第一级的电路10的SR(1)中输入起始脉冲和用来在第二到第n级的电路10中输入来自前级的输出端子14的输出的输入端子。输入端子12是以这样的方式顺序输入CK1、CK2和CK3的输入端子：即CK1作为时钟信号输入到作为第一级的电路10的SR(1)，CK2作为时钟信号输入到作为第二级的电路10的SR(2)，CK3作为时钟信号输入到作为第三级的电路10的SR(3)，以及CK1输入到作为第四级的电路10的SR(4)。
输入端子13是以这样的方式顺序输入CK1、CK2和CK3的输入端子：即CK2输入给作为第一级的电路10的SR(1)，CK3输入给作为第二级的电路10的SR(2)，CK1输入给作为第三级的电路10的SR(3)，以及CK2输入给作为第四级的电路10的SR(4)。输出端子14是电路10的输出端子，其从作为第一级的电路10的SR(1)输出OUT(1)并向作为第二级的电路10的SR(2)的输入端子11输出OUT(1)，从作为第二级的电路10的SR(2)输出OUT(2)并向作为第三级的电路10的SR(3)的输入端子11输出OUT(2)。应该注意，输入端子11到14分别连接到各个线。
这里，SSP、CK1、CK2和CK3是每个都具有高和低的二进制值的1位信号。另外，OUT(1)、OUT(2)、OUT(3)、OUT(n-1)和OUT(n)是每个都具有高和低的二进制值的1位信号。高是与正电源VDD相同的电位，而低是与负电源VSS相同的电位。
参考图2示出的该实施例模式的时序图，描述图1示出的移位寄存器电路的操作。
在图2中，SSP是变成高的开始脉冲，其脉冲宽度变成CK1、CK2和CK3的周期的三分之一。CK1、CK2和CK3是三相时钟信号。在图1中，优选在CK3变成高时SSP变成高。节点P(1)具有后面描述的图3示出的节点P的电位。OUT(1)是作为第一级的电路10的SR(1)的输出，OUT(2)是作为第二级的电路10的SR(2)的输出，以及OUT(3)是作为第三级的电路10的SR(3)的输出，OUT(n-1)是作为第n-1级的电路10的SR(n-1)的输出，以及OUT(n)是作为第n级的电路10的SR(n)的输出。
如图2的时序图所示，当在周期T1中SSP变成高时，在周期T2中OUT(1)变成高，然后在周期T3中OUT(2)变成高。用这种方式，通过移动SSP的输出实现移位寄存器电路。
接下来，参考图3描述第一级的电路10的结构。
图3所示的电路10由输入端子11、输入端子12、输入端子13、输出端子14、晶体管31、晶体管32、电容器33、电路34和电路35构成。注意输入端子11到13连接到各个线。输入端子11到13和输出端子14同图1中描述的那些类似。晶体管31和32是由非晶半导体、多晶半导体或单晶半导体形成的n沟道晶体管。电容器33是具有两个电极的电容器。电路34是在CK2为高时向节点P输出低以及在CK2为低时其输出变为浮置状态的电路。电路35是在CK2为高时向输出端子14输出低以及在CK2为低时其输出变为浮置状态的电路。
描述图3所示电路中的连接。晶体管31的栅极连接到输入端子11，其源极和漏极中的一个连接到VDD，并且源极和漏极中的另一个连接到电容器33的一个电极、晶体管32的栅极和电路34的输出端子，即节点P。此外，晶体管32的源极和漏极中的一个连接到输入端子12，且其源极和漏极中的另一个连接到电路35的输出端子、电容器33的另一个端子和输出端子14。输入端子13连接到电路34的输入端子和电路35的输入端子。
参考图2中示出的该实施例模式的时序图，分别描述图3中示出的电路在周期T1、周期T2、和周期T3中的操作。而且，节点P和OUT(1)的电位在初始状态为VSS。
在周期T1中，SSP变为高，CK1变为低，CK2变为低，且CK3变为高。在这时晶体管31的栅极电位为VDD，其源极和漏极中的一个的电位为VDD，以及其源极和漏极中的另一个的电位为VSS。因此，晶体管31导通，并且节点P的电位开始上升。当节点P的电位变为比VDD低了晶体管31的阈值电压的电位时，节点P的电位的上升停止，由此晶体管31关断。在这时节点P的电位为Vn1。此外，当CK2为低时，电路34和35的输出处于浮置状态。因此，当电荷没有提供到节点P时，节点P变为浮置状态。在这时晶体管32的栅极电位是Vn1，其源极和漏极中的一个的电位为VSS，且其源极和漏极中的另一个为VSS，由此晶体管32导通。然而，当源极和漏极中的一个的电位和其另一个的电位相同时，没有电荷移动，由此没有电流流动和没有电位变化。电容器33保持作为输出端子14的电位的VSS和作为节点P的电位的Vn1之间的电位差。
在周期T2中，SSP变为低，CK1变为高，CK2变为低，且CK3变为低。在这时，晶体管31的栅极电位为VSS，其源极和漏极中的一个的电位为VDD，且其源极和漏极中的另一个的电位为Vn1，由此晶体管31关断。当CK2为低时，电路34和35的输出变为浮置状态。在这时晶体管32的栅极电位为Vn1，其源极和漏极中的一个的电位为VDD，且其源极和漏极中的另一个的电位，即输出端子14的电位变为VSS，由此晶体管32导通，并且输出端子14的电位开始上升。然后，连接在晶体管32的栅极和源极与漏极中的另一个之间的电容器33按照原状保持在周T1中保持的电位差；因此，在源极和漏极中的另一个的电位上升时，栅电压同时上升。在这时节点P的电位为Vn2。当节点P的电位上升到与VDD和晶体管32的阈值电压的和一样高时，输出端子14的电位的上升停止在VDD，其与CK1相同。换句话说，通过自举操作，输出端子14的电位可以被提高得与VDD一样高，其是CK1的高电位。
在周期T3中，SSP为低，CK1为低，CK2为高，且CK3为低。在这时，当CK2为高并且从电路34输出VSS时，节点P的电位变为VSS，以及当从电路35输出VSS时，OUT(1)的电位变为VSS。在这时晶体管31的栅极电位变为VSS，源极和漏极中的一个的电位变为VDD，且其源极和漏极中的另一个的电位变为VSS，由此晶体管31关断。晶体管32的栅极电位变为VSS，其源极和漏极中的一个的电位变为VSS，且源极和漏极中的另一个的电位变为VSS，由此晶体管32关断。
通过上面描述的在周期T1、T2和T3中的操作，当在周期T1中输入SSP时，在周期T2中输出OUT(1)。即，通过连接n级电路10配置移位寄存器，其每一个输出具有时钟信号的周期的三分之一的移动的SSP。
在图3中，示出了作为第一级的电路10的SR(1)。参考图51描述作为第n级的电路10的SR(n)。在图51中，晶体管31、晶体管32、电容器33、电路34、电路35、输入端子11、输入端子12、输入端子13和输出端子14同图3中示出的那些相似。从输入端子11输入的输入信号连接到前级的电路10的输出端子14。
注意，晶体管31的栅极和晶体管32的源极和漏极中的另一个可以连接到用作电源线的线(下文称为“电源线”)，例如，连接到例如正电源VDD和负电源VSS的电源线，另一电源线，或用作另一信号线的线(在下文中称为“信号线”)。而且，晶体管31的源极和漏极中的另一个可以连接到另外的信号线，例如，连接到例如CK1、CK2、CK3和SSP的信号线，另一信号线，或另一电源线。
用于图3所示的移位寄存器电路的晶体管全部是n沟道晶体管，从而形成单极电路，然而，还可以仅使用p沟道晶体管。不必说，p沟道晶体管和n沟道晶体管可以组合使用。参考图55描述所有晶体管都是p沟道晶体管的移位寄存器电路。
在图55示出的电路结构中，正电源VDD、负电源VSS、输入端子11、输入端子12、输入端子13和输出端子14可以同图3中的那些相似。晶体管551和552是由非晶半导体、多晶半导体或单晶半导体形成的p沟道晶体管。电容器553具有两个电极。在CK2为低时电路554向节点P输出高，且在CK2为高时其输出变为浮置状态。在CK2为低时电路555向输出端子14输出高，且在CK2为高时其输出变为浮置状态。
描述图55中示出的电路的连接。晶体管551的栅极连接到输入端子11，其源极和漏极中的一个连接到正电源VSS，其源极和漏极中的另一个连接到电容器553的一个电极、晶体管552的栅极和电路554的输出端子，即节点P。晶体管552的源极和漏极中的一个连接到输入端子12，其源极和漏极中的另一个连接到电路555的输出端子、电容器553的另一个电极和输出端子14。输入端子13连接到电路554的输入端子和电路555的输入端子。
晶体管551的栅极和晶体管552的源极和漏极中的另一个可以连接到电源线，例如，连接到例如正电源VDD和负电源VSS的电源线，另一电源线，或另一信号线。此外，晶体管551的源极和漏极中的另一个可以连接到信号线，例如，连接到例如CK1、CK2、CK3和SSP的信号线，另一信号线，或另一电源线。
参考图59A描述图55中示出的电路554的结构实例。如图59A的电路554所示，输入端子13和节点P与图55中的那些类似。晶体管591是由非晶半导体、多晶半导体或单晶半导体形成的p沟道晶体管。
描述图59A中示出的电路的连接。晶体管591的栅极连接到输入端子13，其源极和漏极中的一个连接到VDD，且其源极和漏极中的另一个连接到节点P。
描述图59A的操作。当从输入端子13输入的CK2为低时晶体管591导通，由此VDD输出到节点P，而当CK2为高时晶体管591关断，由此向节点P什么也不输出。以这种方式，电路554具有在CK2为低时输出高以及在CK2为高时其输出变为浮置状态的功能。此外，可以使用具有相同功能的另一电路结构代替前面提到的电路结构。
注意，晶体管591的源极和漏极中的一个可以连接到信号线，例如，连接到例如CK1、CK2、CK3和SSP的信号线，另一信号线，或另一电源线。此外，晶体管591的栅极可以连接到电源线，例如，连接到例如正电源VDD和负电源VSS的电源线，另一电源线，或另一信号线。
参考图59B描述图55中示出的电路555的结构实例。如图59B的电路555所示，输入端子13和输出端子14与图55中的那些类似。晶体管592是由非晶半导体、多晶半导体或单晶半导体形成的p沟道晶体管。
描述图59B中示出的电路的操作。当从输入端子13输入的CK2为低时晶体管592导通，由此VDD输出到输出端子14，而当CK2为高时晶体管592关断，由此向输出端子14什么也不输出。以这种方式，电路555具有在CK2为低时输出高以及在CK2为高时其输出变为浮置状态的功能。此外，可以使用具有相同功能的另一电路结构代替前面提到的电路结构。
注意，晶体管592的源极和漏极中的一个可以连接到信号线，例如，连接到例如CK1、CK2、CK3和SSP的信号线，另一信号线，或另一电源线。此外，晶体管592的栅极可以连接到电源线，例如，连接到例如正电源VDD和负电源VSS的电源线，另一电源线，或另一信号线。
接下来，参考图4A描述图3中示出的电路34的结构实例。
在图4A示出的电路34中，输入端子13和节点P同图3中的那些类似。晶体管41是由非晶半导体、多晶半导体或单晶半导体形成的n沟道晶体管。
描述图4A示出的电路的连接。晶体管41的栅极连接到输入端子13，其源极和漏极中的一个连接到VSS，且其源极和漏极中的另一个连接到节点P。
描述图4A示出的电路的操作。当从输入端子13输入的CK2为高时晶体管41导通，由此VSS输出到节点P，而当CK2为低时晶体管41关断，由此向节点P什么也不输出。以这种方式，电路34具有在CK2为高时输出低以及在CK2为低时其输出变为浮置状态的功能。此外，可以使用具有相同功能的另一电路结构代替前面提到的电路结构。
注意，晶体管41的源极和漏极中的一个可以连接到信号线，例如，连接到例如CK1、CK2、CK3和SSP的信号线，另一信号线，或另一电源线。此外，晶体管41的栅极可以连接到电源线，例如，连接到例如正电源VDD和负电源VSS的电源线，另一电源线，或另一信号线。
参考图4B描述图3中示出的电路35的结构实例。
在图4B示出的电路35中，输入端子13和输出端子14同图3中的那些类似。晶体管42是由非晶半导体、多晶半导体或单晶半导体形成的n沟道晶体管。
描述图4B示出的电路的操作。当从输入端子13输入的CK2为高时晶体管42导通，由此VSS输出到输出端子14，而当CK2为低时晶体管42关断，由此向输出端子14什么也不输出。以这种方式，电路35具有在CK2为高时输出低以及在CK2为低时其输出变为浮置状态的功能。此外，可以使用具有相同功能的另一电路结构代替前面提到的电路结构。
注意，晶体管42的源极和漏极中的一个可以连接到信号线，例如，连接到例如CK1、CK2、CK3和SSP的信号线，另一信号线，或另一电源线。不必说，晶体管42的源极和漏极中的一个可以连接到具有VSS的线，晶体管41的源极和漏极中的一个与其连接。此外，晶体管42的栅极可以连接到电源线，例如，连接到例如正电源VDD和负电源VSS的电源线，另一电源线，或另一信号线。
即，在图3和4示出的结构中，提供第一晶体管(晶体管31)、第二晶体管(晶体管32)、第三晶体管(晶体管41)和第四晶体管(晶体管42)。第一晶体管的源极和漏极中的一个连接到第一线(VDD)，源极和漏极中的另一个连接到第二晶体管的栅电极和第三晶体管的源极和漏极中的另一个，第一晶体管的栅电极连接到第五线(输入端子11)，第二晶体管的源极和漏极中的一个连接到第三线(输入端子12)，源极和漏极中的另一个连接到第六线(输出端子14)，第三晶体管的源极和漏极中的一个连接到第二线(VSS)，其源极和漏极中的另一个连接到第二晶体管的栅电极，第三晶体管的栅电极连接到第四线(输入端子13)，第四晶体管的源极和漏极中的一个连接到第二线(VSS)，第四晶体管的源极和漏极中的另一个连接到第六线(输出端子14)，以及其栅电极连接到第四线(输入端子13)。此外，第一晶体管的源极和漏极中的一个可以连接到第五线(输入端子11)。
在如上所述的移位寄存器电路中，当CK2变为高时，VSS可以施加到节点P和输出端子14。即，通过在非选择周期中每隔一定间隔输入VSS，可以降低噪声。而且，由于不存在固定导通的晶体管，因此可以抑制晶体管的特性退化。另外，由于至少四个晶体管可以用于操作，所以可以减少整个移位寄存器电路中的元件数目，这能够在绝缘衬底上的小区域内形成内部电路。
下文描述的是该实施例模式的一些结构实例和操作实例，其是可变的。下面描述的结构实例和操作实例可以应用到“发明内容”、实施例模式和实施例。
如图1所示，当电路10处于非选择周期中时，输入CK1、CK2和CK3的时钟信号，然而，可以提供开关元件等，以便在非选择周期中不向电路10输入这些时钟信号。结果，可以降低时钟信号线上的负荷，而且可以降低功耗。
此外，在图1中，可以反向地扫描上面描述的移位寄存器电路。例如，第n级的电路10的输出可以输入到第(n-1)级的电路10。通过在所有级中重复这样，可以实现反向扫描。
如图2所示，SSP、CK1、CK2和CK3的脉冲宽度是三分之一周期，该脉冲宽度可以比三分之一周期短一点。结果，可以抑制瞬时流动的电流，例如直通电流，并且可以实现具有高操作容限和低功耗的操作。在执行自举操作的电路结构中，存在处于浮置状态的节点，其有利于执行正常的自举操作。
在图2中，在SSP为高的周期中，CK3为具有相同脉冲宽度的高。然而，本发明不限于此。例如，当信号从外部电路传送到内部电路时，根据缓冲电路、改变信号幅度的电平转移电路等，延迟时间可以在控制信号之间变化。
在图3中，连接电容器33用于自举操作。然而，如果在晶体管32的栅极以及源极和漏极中的另一个之间存在栅-源电容等，其大得足以用于自举操作，那么不总是需要提供电容器33。而且，可以通过任何方法形成电容器33。例如，可以在半导体层和栅极布线层之间或在非晶半导体层和线之间形成电容器。有利的是在半导体层和栅极布线层之间形成电容器，因为不论底栅晶体管或顶栅晶体管，可以用插入其间的薄GI膜(栅极绝缘膜)形成电容器，这能够以较小的区域获得更大的电容。
在图3中，SSP输入到晶体管31的栅极，然而，其栅极以及源极和漏极中的一个可以彼此连接，对其可以输入SSP。结果，由于不需要正电源VDD，所以可以减少一个电源线。因此，用来形成移位寄存器电路的区域可以更小。从而，可以提供具有更高分辨率和更窄框架的显示器件。
图3示出的电路34和35可以是如上面描述的在CK2为高时输出VSS以及在CK2为低时其输出变为浮置状态的任何电路。而且，下一级的电路10的输出可以输入到电路34的输入端子，后一级的电路10的输出可以类似地输入到电路35的输入端子，或后一级的电路10的输出可以输入到电路34和35的输入端子。通过利用后一级的电路10的输出，可以使电路34和35不仅和控制信号同步，还和移位寄存器电路的实际输出也同步；因此，优点是可以根据该移位寄存器电路的操作适当改变电位。
如图3所示，电容器可以连接在节点P和VSS或VDD之间。通过连接电容器，可以稳定节点P的电位。
注意，在图3中不总是需要电路34。即，当通过电路35每隔一定间隔输出VSS时，即使在节点P具有噪声时，晶体管32也将关断。结果，可以减少元件的数量。在那时，电容器可以连接在节点P和VSS或VDD之间。
[实施例模式2]
在该实施模式中，参考图2和5到7描述移位寄存器电路的结构和操作，其中通过每隔一定间隔输出VSS，降低了在非选择周期中输出电压的噪声。
如图5所示，电路50借助串联连接的n个(n为2或更大的自然数)电路SR(1)到SR(n)形成移位寄存器电路。
输入端子51是用来在作为第一级的电路50的SR(1)中输入起始脉冲和用来在作为第二到第n级的电路50的SR(2)中输入来自前级的输出端子55的输出的输入端子。输入端子52是用于以CK1作为时钟信号输入给作为第一级的电路50的SR(1)、CK2作为时钟信号输入给作为第二级的电路50的SR(2)、CK3作为时钟信号输入给作为第三级的电路50的SR(3)、以及CK1输入给作为第四级的电路50的SR(4)的这种方式，来顺序输入CK1、CK2和CK3的输入端子。输入端子53是用于以CK2输入给作为第一级的电路50的SR(1)、CK3输入给作为第二级的电路50的SR(2)、CK1输入给作为第三级的电路50的SR(3)、以及CK2输入给作为第四级的电路50的SR(4)的这种方式，来顺序输入时钟信号的输入端子。输入端子54是用于以CK3输入给作为第一级的电路50的SR(1)、CK1输入给作为第二级的电路50的SR(2)、CK2输入给作为第三级的电路50的SR(3)、以及CK3输入给作为第四级的电路50的SR(4)的这种方式，来顺序输入时钟信号的输入端子。输出端子55是电路50的输出端子，其从作为第一级的电路50的SR(1)输出OUT(1)并向作为第二级的电路50的SR(2)的输入端子51输出OUT(1)，从作为第二级的电路50的SR(2)输出OUT(2)并向作为第三级的电路50的SR(3)的输入端子51输出OUT(2)。
这里，SSP、CK1、CK2和CK3是每个都具有高和低的二进制值的1位信号。高是与正电源VDD相同的电位，而低是与负电源VSS相同的电位。这里，SSP、CK1、CK2和CK3是每个都具有高和低的二进制值的1位信号。而且，OUT(1)、OUT(2)、OUT(3)、OUT(n-1)和OUT(n)是每个都具有二进制值的1位信号。高是与正电源VDD相同的电位，而低是与负电源VSS相同的电位。
参考图2示出的该实施例模式的时序图，描述图5示出的移位寄存器电路的操作。
SSP、CK1、CK2和CK3可以与实施例模式1中的那些类似。注意，节点P(1)是与后面描述的图6中的节点P相同的电位。OUT(1)是作为第一级的电路50的SR(1)的输出，OUT(2)是作为第二级的电路50的SR(2)的输出，OUT(3)是作为第三级的电路50的SR(3)的输出，OUT(n-1)是作为第n-1级的电路50的SR(n-1)的输出，以及OUT(n)是作为第n级的电路50的SR(n)的输出。
在图2的时序图中，当在周期T1中SSP如所示变成高时，在周期T2中OUT(1)如所示变成高，并且在周期T3中OUT(2)如所示变成高。用这种方式，通过移动SSP的输出实现移位寄存器电路。
接下来，参考图6描述第一级的电路50的结构。
图6所示的电路50利用输入端子51、输入端子52、输入端子53、输入端子54、输出端子55、晶体管31、晶体管32、电容器33、电路34和电路35来配置。输入端子51、输入端子52、输入端子53、输入端子54和输出端子55类似于图5中描述的那些。晶体管31和晶体管32类似于图3中示出的那些。电路61具有在CK2为高时向节点P输出低和在CK2为低时其输出变为浮置状态的功能。电路62具有在CK2或CK3中的任一个为高时向输出端子55输出低和在CK2和CK3为低时其输出变为浮置状态的功能。
对图6所示电路的连接进行描述。晶体管31的栅极连接到输入端子51，其源极和漏极中的一个连接到VDD，并且其源极和漏极中的另一个连接到电容器33的一个电极、晶体管32的栅极和电路61的输出端子，即连接到节点P。晶体管32的源极和漏极中的一个连接到输入端子52，且其源极和漏极中的另一个连接到电路62的输出端子、电容器33的另一个电极和输出端子55。输入端子53连接到电路61的输入端子和电路62的输入端子。输入端子54连接到电路62的输入端子。
参考图2中示出的该实施例模式的时序图，分别描述图6中示出的电路在周期T1、周期T2和周期T3中的操作。而且，节点P和OUT(1)的电位在初始状态为VSS。
在周期T1中，SSP变为高，CK1变为低，CK2变为低，且CK3变为高。在这时晶体管31的栅极电位为VDD，其源极和漏极中的一个的电位为VDD，以及其源极和漏极中的另一个的电位为VSS。因此，晶体管31导通，并且节点P的电位开始从VSS上升。当节点P的电位变为比VDD低了晶体管31的阈值电压的电位时，节点P的电位停止上升，由此晶体管31关断。在这时节点P的电位为Vn1。此外，当CK2为低时，电路61的输出处于浮置状态。因此，当电荷没有施加到节点P时，所以节点P变为浮置状态。当CK2为低且CK3为高时，电路62输出低。在这时晶体管32的栅极电位是Vn1，其源极和漏极中的一个的电位为VSS，且其源极和漏极中的另一个为VSS，这样晶体管32导通。然而，当源极和漏极中的一个的电位和其另一个的电位相同时，没有电荷移动，由此没有电流流动和没有电位变化。电容器33保持作为输出端子55的电位的VSS和作为节点P的电位的Vn1之间的电位差。
在周期T2中，SSP变为低，CK1变为高，CK2变为低，且CK3变为低。在这时，晶体管31的栅极电位为VSS，其源极和漏极中的一个的电位为VDD，且其源极和漏极中的另一个的电位为Vn1，由此晶体管31关断。当CK2为低时，电路61的输出变为浮置状态。当CK2为低且CK3为低时，电路62的输出变为浮置状态。在这时晶体管32的栅极电位为Vn1，其源极和漏极中的一个的电位为VDD，且其源极和漏极中的另一个的电位，即输出端子55的电位变为VSS，由此晶体管32导通，并且输出端子55的电位开始上升。然后，连接在晶体管32的栅极以及源极和漏极中的另一个之间的电容器33按照原状保持在周期T1中保持的电位差；因此，在源极和漏极中的另一个的电位上升时，栅电压同时上升。在这时节点P的电位为Vn2。当节点P的电位上升得与VDD和晶体管32的阈值电压的和一样高时，输出端子14的电位的上升停止在VDD，其与CK1相同。换句话说，通过自举操作，输出端子55的电位可以被提高得与CK1的高电位VDD一样高。
在周期T3中，SSP为低，CK1为低，CK2为高，且CK3为低。在这时，当CK2为高并且从电路61输出VSS时，节点P的电位变为VSS，以及当从电路62输出VSS时，OUT(1)的电位变为VSS。在这时晶体管31的栅极电位变为VSS，源极和漏极中的一个的电位变为VDD，且其源极和漏极中的另一个的电位变为VSS，由此晶体管31关断。晶体管32的栅极电位变为VSS，其源极和漏极中的一个的电位变为VSS，且源极和漏极中的另一个的电位变为VSS，由此晶体管32关断。
通过上面描述的在周期T1、T2和T3中的操作，当在周期T1中输入SSP时，在周期T2中输出OUT(1)。即，通过连接n级电路50配置移位寄存器电路，其每一个输出时钟信号的周期的三分之一的移动的SSP。
虽然已描述了图6示出的第一级的电路50，但是现在参考图52描述第n级的电路50。在图52中，晶体管31、晶体管32、电容器33、电路61、电路62、输入端子51、输入端子52、输入端子53、输入端子54和输出端子55同图6中描述的那些相似。该电路的特点是，从输入端子51输入的输入信号连接到前级的电路的输出端子55。
注意，晶体管31的栅极和晶体管32的源极和漏极中的另一个可以连接到电源线，例如，连接到例如正电源VDD和负电源VSS的电源线，另一电源线，或另一信号线。而且，晶体管31的源极和漏极中的另一个可以连接到信号线，例如，连接到例如CK1、CK2、CK3和SSP的信号线，另一信号线，或另一电源线。
用于图6所示的移位寄存器电路的晶体管全部是n沟道晶体管，从而形成单极电路，然而，也可以仅使用p沟道晶体管。不必说，p沟道晶体管和n沟道晶体管可以组合使用。参考图56描述所有晶体管都是p沟道晶体管的移位寄存器电路。
在图56示出的电路结构中，正电源VDD、负电源VSS、输入端子51、输入端子52、输入端子53、输入端子54、晶体管551、晶体管552和电容器553可以同图55中的那些相似。电路561具有在CK2为低时向节点P输出高和在CK2为高时其输出变为浮置状态的功能。电路562具有在CK2或CK3中的任一个为低时向节点P输出高和在CK2和CK3为高时其输出变为浮置状态的功能。
描述图56中示出的电路的连接。晶体管551的栅极连接到输入端子51，其源极和漏极中的一个连接到正电源VSS，以及其源极和漏极中的另一个连接到电容器553的一个电极、晶体管552的栅极和电路561的输出端子，即连接到节点P。晶体管552的源极和漏极中的一个连接到输入端子52，以及其源极和漏极中的另一个连接到电路562的输出端子、电容器553的另一个电极和输出端子55。输入端子53连接到电路561的输入端子和电路562的第一输入端子。输入端子54连接到电路562中的第一晶体管的第二输入端子。
注意，晶体管551的栅极和晶体管552的源极和漏极中的另一个可以连接到电源线，例如，连接到例如正电源VDD和负电源VSS的电源线，另一电源线，或另一信号线。此外，晶体管551的漏极和漏极中的另一个可以连接到信号线，例如，连接到例如CK1、CK2、CK3和SSP的信号线，另一信号线，或另一电源线。
接下来，参考图60A描述图56中示出的电路561的结构实例。
图60A示出的电路561中的输入端子53和节点P与图55中的那些类似。晶体管601是由非晶半导体、多晶半导体或单晶半导体形成的p沟道晶体管。
描述图60A中示出的电路的连接。晶体管601的栅极连接到输入端子53，其源极和漏极中的一个连接到VDD，且其源极和漏极中的另一个连接到节点P。
描述图60A示出的电路的操作。当从输入端子53输入的CK2为低时晶体管601导通，由此VDD输出到节点P，而当CK2为高时晶体管601关断，由此向节点P什么也不输出。以这种方式，电路561具有在CK2为低时输出高和在CK2为高时其输出变为浮置状态的功能。此外，可以使用具有相同功能的另一电路结构代替前面提到的电路结构。
注意，晶体管601的源极和漏极中的一个可以连接到信号线，例如，连接到例如CK1、CK2、CK3和SSP的信号线，另一信号线，或另一电源线。此外，晶体管601的栅极可以连接到电源线，例如，连接到例如正电源VDD和负电源VSS的电源线，另一电源线，或另一信号线。
参考图60B描述图56中示出的电路562的结构实例。
在图60B所示的电路562中，输入端子53和54以及输出端子55与图55中的那些类似。晶体管602和603是由非晶半导体、多晶半导体或单晶半导体形成的p沟道晶体管。
描述图60B中示出的电路的操作。当从输入端子53输入的CK2为低时晶体管602导通，由此VDD输出到输出端子55，而当CK2为高时晶体管602关断，由此向输出端子55什么也不输出。当从输入端子54输入的CK3为低时晶体管603导通，由此VDD输出到输出端子55，而当CK3为高时向输出端子55什么也不输出。以这种方式，电路562具有在CK2和CK3为低时输出高以及在CK2和CK3为高时其输出变为浮置状态的功能。此外，可以使用具有相同功能的另一电路结构代替前面提到的电路结构。
注意，晶体管592的源极和漏极中的一个可以连接到信号线，例如，连接到例如CK1、CK2、CK3和SSP的信号线，另一信号线，或另一电源线。此外，晶体管592的栅极可以连接到电源线，例如，连接到例如正电源VDD和负电源VSS的电源线，另一电源线，或另一信号线。
接下来，参考图7A描述图6中示出的电路61的结构实例。
如图7A示出的电路61所示，输入端子53和节点P同图6中的那些类似。晶体管71是由非晶半导体、多晶半导体或单晶半导体形成的n沟道晶体管。
描述图7A示出的电路的连接。晶体管71的栅极连接到输入端子53，其源极和漏极中的一个连接到VSS，且源极和漏极中的另一个连接到节点P。
描述图7A示出的电路的操作。当从输入端子53输入的CK2为高时晶体管71导通，由此VSS输出到节点P，而当CK2为低时晶体管71关断，由此向节点P什么也不输出。以这种方式，电路71具有在CK2为高时输出低和在CK2为低时其输出变为浮置状态的功能。此外，可以使用具有相同功能的另一电路结构代替前面提到的电路结构。
晶体管71的源极和漏极中的一个可以连接到信号线，例如，连接到例如CK1、CK2、CK3和SSP的信号线，另一信号线，或另一电源线。晶体管71的栅极可以连接到电源线，例如，连接到例如正电源VDD和负电源VSS的电源线，另一电源线，或另一信号线。
参考图7B描述图6中示出的电路62的结构实例。
如图7B示出的电路62所示，输入端子53、输入端子54和OUT(1)同图6中的那些类似。晶体管72和73是由非晶半导体、多晶半导体或单晶半导体形成的n沟道晶体管。
描述图7B示出的电路的连接。晶体管72的栅极连接到输入端子53，其源极和漏极中的一个连接到VSS，且其源极和漏极中的另一个连接到输出端子55。晶体管73的栅极连接到输入端子54，其源极和漏极中的一个连接到VSS，且源极和漏极中的另一个连接到输出端子55。不必说，晶体管72和73的源极和漏极中的一个可以连接到具有VSS的线，晶体管71的源极和漏极中的一个与其连接。
描述图7B示出的电路的操作。当从输入端子53输入的CK2为高时晶体管72导通，由此VSS输出到OUT(1)，而当CK2为低时晶体管72关断，由此向OUT(1)什么也不输出。当从输入端子54输入的CK3为高时晶体管73导通，由此VSS输出到OUT(1)，而当CK3为低时晶体管73关断，由此向OUT(1)什么也不输出。以这种方式，电路62具有在CK2或CK3中的任一个为高时向OUT(1)输出低以及在CK2和CK3为低时其输出变为浮置状态的功能。此外，可以使用具有相同功能的另一电路结构代替前面提到的电路结构。
注意，晶体管72和晶体管73中的每一个的源极和漏极中的一个可以连接到信号线，例如，连接到例如CK1、CK2、CK3和SSP的信号线，另一信号线，或另一电源线。此外，晶体管72的栅极可以连接到电源线，例如，连接到例如正电源VDD和负电源VSS的电源线，另一电源线，或另一信号线。晶体管73的栅极可以连接到电源线，例如，连接到例如正电源VDD和负电源VSS的电源线，另一电源线，或另一信号线。
即，在图6和7示出的结构中，提供第一晶体管(晶体管31)、第二晶体管(晶体管32)、第三晶体管(晶体管71)、第四晶体管(晶体管72)和第五晶体管(晶体管73)。第一晶体管的源极和漏极中的一个连接到第一线(VDD)，源极和漏极中的另一个连接到第二晶体管的栅电极和第三晶体管的源极和漏极中的另一个，第一晶体管的栅电极连接到第五线(输入端子51)，第二晶体管的源极和漏极中的一个连接到第三线(输入端子52)，源极和漏极中的另一个连接到第六线(输出端子55)，第三晶体管的源极和漏极中的一个连接到第二线(VSS)，其源极和漏极中的另一个连接到第二晶体管的栅电极，第三晶体管的栅电极连接到第四线(输入端子53)，第四晶体管的源极和漏极中的一个连接到第二线(VSS)，第四晶体管的源极和漏极中的另一个连接到第六线(输出端子55)，以及其栅电极连接到第四线(输入端子53)，第五晶体管的源极和漏极中的一个连接到第二线(VSS)，其源极和漏极中的另一个连接到第六线(输出端子55)，且其栅电极连接到第七线(输入端子54)。此外，第一晶体管的源极和漏极中的一个可以连接到第五线(输入端子51)。
在如上所述的移位寄存器电路中，当CK2或CK3中的任一个变为高时，VSS可以施加到输出端子55。即，通过在非选择周期中每隔一定间隔输入VSS，可以降低噪声。而且，由于不存在固定导通的晶体管，所以可以抑制晶体管的特性退化。另外，如在非选择周期中所示的，与实施例模式1相比，可以向输出端子55提供VSS两倍周期长。因此，可以进一步抑制噪声。
下文描述的是该实施例模式的一些结构实例和操作实例，其是可变的。下面描述的结构实例和操作实例可以应用到“发明内容”、实施例模式和实施例。在实施例模式1中描述的结构实例和操作实例可以应用到该实施例模式。
如图6所示，可以在节点P和VSS或VDD之间提供电容器。通过连接电容器，可以稳定节点P的电位。
在图6中，连接电容器33用于自举操作。然而，如果在晶体管32的栅极以及源极和漏极中的另一个之间存在电容等，其大得足以用于自举操作，那么不总是需要提供电容器33。而且，可以在任何地方形成电容器33。例如，可以在非晶半导体层和栅极布线层之间或在非晶半导体层和线之间形成电容器。有利的是在半导体层和栅极布线层之间形成电容器，因为不论底栅晶体管或顶栅晶体管，可以用插入其间的薄GI膜(栅极绝缘膜)形成电容器，这能够以较小的区域获得更大的电容。
注意，在图6中电路61不总是被需要的。即，当通过电路62每隔一定间隔输出VSS时，晶体管32将关断，即使在节点P具有噪声时。结果，可以减少元件的数量。在那时，电容器可以连接在节点P和VSS或VDD之间。
一个级的电路50的输出可以输入到电路62的输入端子，后一级的电路50的输出可以类似地输入到电路35的输入端子，或后一级的电路50的输出可以输入到电路61和62的输入端子。通过利用后一级的电路50的输出，可以使信号不仅和控制信号同步，还和移位寄存器的实际输出也同步；因此，优点是可以根据该移位寄存器电路的操作改变电位。
如图6所示，电容器可以连接在节点P和VSS或VDD之间。通过连接电容器，可以稳定节点P的电位。
[实施例模式3]
在该实施例模式中，参考图2、5、以及8到10描述移位寄存器电路的结构和操作，其中通过在非选择周期中输出VSS，降低了在非选择周期中的输出电压的噪声。
图5示出的移位寄存器电路的结构和其操作与实施例模式2中描述的那些相似。
参考图8描述作为第一级的电路50的SR(1)的结构。图8所示的电路50利用输入端子51、输入端子52、输入端子53、输入端子54、输出端子55、晶体管31、晶体管32、电容器33、电路81、电路82和电路83来配置。
输入端子51、输入端子52、输入端子53、输入端子54、输出端子55、晶体管31、晶体管32和电容器33类似于图5中示出的那些。
电路81具有在CK2为高时向节点P输出低以及在CK2为低时其输出变为浮置状态的功能。电路82具有在电路83的输出为高且CK1、CK2和CK3中的任何一个为高时向输出端子55输出低以及在CK1、CK2和CK3为低时其输出变为浮置状态的功能。电路83具有在节点P的电位大约为VDD或等于或高于VDD时向电路82输出低以及在节点P的电位为VSS时向电路82输出高的功能。
对图8所示电路的连接进行描述。晶体管31的栅极连接输入端子51，其源极和漏极中的一个连接到VDD，并且源极和漏极中的另一个连接到电容器33的一个电极、晶体管32的栅极、电路83的输入端子和电路81的输出端子，即连接到节点P。晶体管32的源极和漏极中的一个连接到输入端子52，源极和漏极中的另一个连接到电路82的输出端子、电容器33的另一个端子和输出端子55。输入端子52连接到电路82的输入端子，输入端子53连接到电路81的输入端子和电路82的输入端子。输入端子54连接到电路82的输入端子。电路83的输出端子连接到电路82的输入端子。
参考图2中示出的该实施例模式的时序图，分别描述图8中示出的电路在周期T1、周期T2和周期T3中的操作。而且，节点P和OUT(1)的电位在初始状态为VSS。
在周期T1中，SSP变为高，CK1变为低，CK2变为低，且CK3变为高。在这时晶体管31的栅极电位为VDD，其源极和漏极中的一个的电位为VDD，以及其源极和漏极中的另一个的电位为VSS。因此，晶体管31导通，并且节点P的电位开始从VSS上升。当节点P的电位变为比VDD低了晶体管31的阈值电压的电位时，节点P的电位停止上升，由此晶体管31关断。在这时节点P的电位为Vn1。此外，当CK2为低时，电路81的输出处于浮置状态。因此，当电荷没有提供到节点P时，节点P变为浮置状态。当电路83输出低，CK1为低，CK2为低，且CK3为高时，电路82输出低。在这时晶体管32的栅极电位是Vn1，其源极和漏极中的一个的电位为VSS，且其源极和漏极中的另一个为VSS，这样晶体管32导通。然而，当源极和漏极中的一个的电位和其另一个的电位相同时，没有电荷移动，由此没有电流流动和没有电位变化。电容器33保持作为输出端子55的电位的VSS和作为节点P的电位的Vn1之间的电位差。
在周期T2中，SSP变为低，CK1变为高，CK2变为低，且CK3变为低。在这时，晶体管31的栅极电位为VSS，其源极和漏极中的一个的电位为VDD，且其源极和漏极中的另一个的电位为Vn1，由此晶体管31关断。当CK2为低时，电路61的输出变为浮置状态。当节点P的电位为Vn1时，电路83向电路82的输入端子输出低。当电路83的输出为低，CK1为高，CK2为低，且CK3为低时，电路82的输出变为浮置状态。在这时晶体管32的栅极电位为Vn1，其源极和漏极中的一个的电位为VDD，且其源极和漏极中的另一个的电位，即输出端子55的电位变为VSS，由此晶体管32导通，并且输出端子55的电位开始上升。然后，连接在晶体管32的栅极以及源极和漏极中的另一个之间的电容器33按照原状保持在周期T1中保持的电位差；因此，在源极和漏极中的另一个的电位上升时，栅电压同时上升。在这时节点P的电位为Vn2。当节点P的电位上升得与VDD和晶体管32的阈值电压的和一样高时，输出端子55的电位的上升停止在VDD，其与CK1相同。换句话说，通过自举操作，输出端子55的电位可以被提高得与CK1的高电位VDD一样高。
在周期T3中，SSP为低，CK1为低，CK2为高，且CK3为低。在这时，当CK2为高并且从电路81输出VSS时，节点P的电位变为VSS，由此电路83向电路82的输入端子输出高。当从电路82输出VSS时，OUT(1)的电位变为VSS。在这时晶体管31的栅极电位变为VSS，源极和漏极中的一个的电位变为VDD，且其源极和漏极中的另一个的电位变为VSS，由此晶体管31关断。晶体管32的栅极电位变为VSS，其源极和漏极中的一个的电位变为VSS，且源极和漏极中的另一个的电位变为VSS，由此晶体管32关断。
通过上面描述的在周期T1、T2和T3中的操作，当在周期T1中输入SSP时，在周期T2中输出OUT(1)。即，通过连接n级电路50配置移位寄存器，其每一个输出具有时钟信号的周期的三分之一的移动的SSP。
虽然已描述了图8示出的第一级的电路50，但是现在参考图53描述第n级的电路。
在图53中，晶体管31和32，电容器33，电路81、82和83，输入端子51、52、53和54，以及输出端子55同图8中示出的那些相似。该电路的特点是，从输入端子51输入的输入信号连接到前级的电路的输出端子55。
用于图8所示的移位寄存器电路的晶体管全部是n沟道晶体管，从而形成单极电路，然而，也可以仅使用p沟道晶体管。不必说，p沟道晶体管和n沟道晶体管可以组合使用。参考图57描述所有晶体管都是p沟道晶体管的移位寄存器电路。
在图57示出的电路结构中，正电源VDD、负电源VSS、输入端子51、输入端子52、输入端子53、输入端子54、晶体管551、晶体管552和电容器553可以同图55中的那些相似。电路571具有在CK2为低时向节点P输出高和在CK2为高时其输出变为浮置状态的功能。电路572在CK1、CK2和CK3中的任何一个为低时向输出端子55输出高。
描述图57中示出的电路的连接。晶体管551的栅极连接到输入端子51，其源极和漏极中的一个连接到正电源VSS，其源极和漏极中的另一个连接到电容器553的一个电极、晶体管552的栅极和电路571的输出端子，即连接到节点P。晶体管552的源极和漏极中的一个连接到输入端子52，其源极和漏极中的另一个连接到电路572的输出端子、电容器553的另一个电极和输出端子55。输入端子52连接到电路572的输入端子。输入端子53连接到电路571的输入端子和电路572的第一输入端子。输入端子54连接到电路572中的第一晶体管的第二输入端子。
注意，晶体管551的栅极和晶体管552的源极和漏极中的另一个可以连接到电源线，例如，连接到例如正电源VDD和负电源VSS的电源线，另一电源线，或另一信号线。此外，晶体管551的源极和漏极中的另一个可以连接到信号线，例如，连接到例如CK1、CK2、CK3和SSP的信号线，另一信号线，或另一电源线。
接下来，参考图9A描述图8中示出的电路81结构实例。
在图9A示出的电路81中，输入端子53和节点P与图8中的那些类似。晶体管91是由非晶半导体、多晶半导体或单晶半导体形成的n沟道晶体管。
描述图9A中示出的电路的连接。晶体管91的栅极连接到输入端子53，其源极和漏极中的一个连接到VSS，且其源极和漏极中的另一个连接到节点P。
描述图9A示出的电路的操作。当从输入端子53输入的CK2为高时晶体管91导通，由此VSS输出到节点P，而当CK2为低时晶体管91关断，由此向节点P什么也不输出。以这种方式，电路91具有在CK2为高时输出低和在CK2为低时其输出变为浮置状态的功能。此外，可以使用具有相同功能的另一电路结构代替前面提到的电路结构。图61示出了使用p沟道晶体管的情况的结构实例。这种变化可以容易地被本领域的技术人员实现。
注意，晶体管91的源极和漏极中的一个可以连接到信号线，例如，连接到例如CK1、CK2、CK3和SSP的信号线，另一信号线，或另一电源线。此外，晶体管91的栅极可以连接到电源线，例如，连接到例如正电源VDD和负电源VSS的电源线，另一电源线，或另一信号线。
接下来，参考图9B描述图8中示出的电路82的结构实例。
在图9B所示的电路82中，输入端子52、53和54以及OUT(1)与图8中的那些类似。晶体管92、93、94和95是由非晶半导体、多晶半导体或单晶半导体形成的n沟道晶体管。Vout是电路82的输出。
对图9B所示电路的连接进行描述。晶体管95的栅极连接到Vout，其源极和漏极中的一个连接到输入端子52，并且其源极和漏极中的另一个连接到晶体管92的栅极。晶体管92的源极和漏极中的一个连接到VSS，且其源极和漏极中的另一个连接到输出端子55。晶体管93的栅极连接到输入端子53，其源极和漏极中的一个连接到VSS，且其源极和漏极中的另一个连接到输出端子55。晶体管94的栅极连接到输入端子54，其源极和漏极中的一个连接到VSS，且其源极和漏极中的另一个连接到输出端子55。
描述图9B中示出的电路的操作。当从电路82的输出输入的Vout为高时晶体管95导通，由此CK1传送到晶体管92的栅极，而当Vout为低时晶体管95关断，由此CK1不传送到晶体管92的栅极，其保持处于以前的状态。这里，当晶体管95导通且从输入端子52输入的CK1为高时，晶体管92导通并向OUT(1)输出VSS，而当CK1为低时晶体管92关断，由此向OUT(1)什么也不输出。当从输入端子53输入的CK2为高时晶体管93导通，由此向OUT(1)输出VSS，而当CK2为低时晶体管93关断，由此向OUT(1)什么也不输出。当从输入端子54输入的CK3为高时晶体管94导通，由此向OUT(1)输出VSS，而当CK3为低时晶体管94关断，由此向OUT(1)什么也不输出。以这种方式，电路82具有在电路82输出高且CK1为高或者CK2或CK3为高时向输出端子55输出低和当CK1、CK2和CK3为低时其输出变为浮置状态的功能，以及在电路83输出低且CK2或CK3中的任一个为高时向输出端子55输出低以及在CK2和CK3为低时其输出变为浮置状态的功能。此外，可以使用具有相同功能的另一电路结构代替前面提到的电路结构。
注意，晶体管92的源极和漏极中的一个、晶体管93的源极和漏极中的一个、以及晶体管94的源极和漏极中的一个可以连接到信号线，例如，连接到例如CK1、CK2、CK3和SSP的信号线，另一信号线，或另一电源线。此外，晶体管95的源极和漏极中的一个、晶体管92的栅极、晶体管93的栅极、以及晶体管94的栅极可以连接到电源线，例如，连接到例如正电源VDD和负电源VSS的电源线，另一电源线，或另一信号线。
接下来，参考图10A描述图8中示出的电路83的结构实例。
在10A示出的电路83中，节点P和Vout同图8中的那些类似。晶体管101是由非晶半导体、多晶半导体或单晶半导体形成的n沟道晶体管。电阻器102具有电阻分量。任何线性元件或非线性元件都可以被使用，只要它具有电阻分量。例如，可以使用二极管连接的晶体管。
参考图48描述使用晶体管作为电阻器102的结构实例。节点P、Vout、晶体管101、正电源VDD和负电源VSS同图10中的那些类似。晶体管481是由非晶半导体、多晶半导体或单晶半导体形成的n沟道晶体管。晶体管481的源极和漏极中的一个连接到正电源VDD，其源极和漏极中的另一个连接到Vout，且其栅极连接到源极和漏极中的一个，由此晶体管481是二极管连接的。Vout是通过从VDD减去晶体管481的阈值电压获得的电位，除非电荷从VSS通过导通的晶体管101提供。以这种方式，当节点P变为低时，晶体管101关断，且Vout的电位变为通过从VDD减去晶体管481的阈值电压获得的电位，而当节点P变为高且晶体管101导通时，Vout的电位变得同VSS一样高。
描述图10A示出的电路的连接。晶体管101的栅极连接到节点P，晶体管101的源极和漏极中的一个连接到电阻器102的一个端子和Vout，且其源极和漏极中的另一个连接到VSS。电阻器102的另一个端子连接到VDD。
描述图10A示出的电路的操作。当节点P的电位等于或高于VSS和晶体管101的阈值电压的和时晶体管101导通，由此VSS输出到Vout。当节点P的电位低于VSS和晶体管101的阈值电压的和时晶体管101关断，由此VDD通过电阻器102输出到Vout。以这种方式，电路83具有在节点P的电位等于或高于VSS和晶体管101的阈值电压的和时向电路82的输入端子输出低以及在节点P的电位低于VSS和晶体管101的阈值电压的和时向电路82的输入端子输出高的功能。此外，可以使用具有相同功能的另一电路结构代替前面提到的电路结构。图62示出了对应于图10示出的结构实例的结构实例，其使用p沟道晶体管。
注意，晶体管101的源极和漏极中的另一个可以连接到信号线，例如，连接到例如CK1、CK2、CK3和SSP的信号线，另一信号线，或另一电源线。此外，晶体管101的栅极可以连接到电源线，例如，连接到例如正电源VDD和负电源VSS的电源线，另一电源线，或另一信号线。
参考图10B描述图8中示出的电路83的另一结构实例。
如图10B示出的电路83中所示，节点P和Vout同图8中的那些相似。OUT(2)是相邻第二级的电路50的输出。例如，如果电路83是第n级的电路50，那么其OUT(2)对应于第(n+1)级的电路50的输出。晶体管102和103是由非晶半导体、多晶半导体或单晶半导体形成的n沟道晶体管。电容器104具有两个电极。
描述图10B示出的电路的连接。晶体管102的栅极连接到OUT(2)，其源极和漏极中的一个连接到VDD，且其源极和漏极中的另一个连接到晶体管103的源极和漏极中的一个、电容器104的一个电极和Vout。晶体管103的栅极连接到节点P，以及其源极和漏极中的另一个连接到VSS。电容器104的另一个电极连接到VSS。
描述图10B示出的电路的操作。当节点P的电位等于或高于VSS和晶体管103的阈值电压的和时晶体管103导通，由此VSS输出到Vout。当节点P的电位低于VSS和晶体管103的阈值电压的和时晶体管103关断，由此电路83的输出变为浮置状态。当OUT(2)为高时晶体管102导通，由此对应于VDD和晶体管102的阈值电压之间的差的电压输出到Vout。当OUT(2)为低时晶体管102关断，由此电路83的输出变为浮置状态。即，当节点P的电位大约是、等于或高于VDD时Vout输出低，而当节点P的电位为VSS时Vout输出高。此外，可以使用具有相同功能的另一电路结构代替前面提到的电路结构。
晶体管102的栅极和晶体管103的栅极可以连接到电源线，例如，连接到例如正电源VDD和负电源VSS的电源线，另一电源线，或另一信号线。此外，晶体管103的源极和漏极中的另一个可以连接到信号线，例如，连接到例如CK1、CK2、CK3和SSP的信号线，另一信号线，或另一电源线。
在如上所述的移位寄存器中，当CK1、CK2和CK3中的任何一个如同在非操作周期中那样为高时，VSS可以提供到输出端子55。即，当在非选择周期中VSS提供到输出端子55时，可以稳定电位，可以降低噪声，且不存在固定导通的晶体管；因此，可以抑制特性退化。另外，通过每隔一定间隔向节点P提供VSS，晶体管32可以确定地关断。
下文描述的是该实施例模式的一些结构实例和操作实例，其是可变的。下面描述的结构实例和操作实例可以应用到“发明内容”、实施例模式和实施例。在实施例模式1中描述的结构实例和操作实例可以应用到该实施例模式。
如图9A和9B所示，当晶体管95关断时，晶体管92的栅极处于浮置状态。因此，当保持电位的晶体管92的栅极电容不足够大时，电容器可另外被连接。在那种情况下，电容器优选连接在晶体管92的栅极和VDD或VSS之间。
如图10B所示，电容器104可以连接到Vout，然而，当连接到Vout的元件具有足够的电容时电容器104可以被省略。通过省略连接到Vout的电容器104，可以实现更快的操作。
如图10B所示，节点P连接到晶体管103的栅极，然而，输入端子51可以与其连接。通过连接输入端子51，当晶体管102和103同时导通时不存在周期，并由此没有产生流过晶体管102和103的直通电流。结果，不容易产生故障，且可以降低功耗。
[实施例模式4]
在该实施例模式中，参考图2、5、11和12描述移位寄存器电路的结构和操作，其中通过每隔一定间隔输出VSS，降低了在非选择周期中输出电压的噪声。
图5示出的移位寄存器电路的结构和操作可以与实施例模式2中描述的那些相似。
参考图11描述作为第一级的电路50的SR(1)的结构。图11所示的电路50利用输入端子51、输入端子52、输入端子53、输入端子54、输出端子55、晶体管31、晶体管32、电容器33、电路111、电路82、和电路83来配置。输入端子51、52、53、和54，输出端子55，电路82和83，晶体管31和32，电容器33，和节点P类似于图8中示出的那些。
在电路83输出高且CK1、CK2和CK3中的任何一个为高时电路111向节点P输出低，而在CK1、CK2和CK3为低时其输出变为浮置状态。电路111具有在电路83输出低且CK2为高时向节点P输出低和在CK2为低时其输出变为浮置状态的功能。
对图11所示电路的连接进行描述。晶体管31的栅极连接到输入端子51，其源极和漏极中的一个连接到VDD，并且其源极和漏极中的另一个连接到电容器33的一个电极、晶体管32的栅极、电路83的输入端子、和电路111的输出端子，即节点P。晶体管32的源极和漏极中的一个连接到输入端子52，其源极和漏极中的另一个连接到电路82的输出端子、电容器33的另一个电极和输出端子55。输入端子52连接到电路82的输入端子和电路111的输入端子，输入端子53连接到电路82的输入端子和电路111的输入端子，并且输入端子54连接到电路82的输入端子和电路111的输入端子。电路83的输出端子连接到电路82的输入端子和电路111的输入端子。
参考图2中示出的该实施例模式的时序图，分别描述图11中示出的电路在周期T1、周期T2和周期T3中的操作。而且，节点P和OUT(1)的电位在初始状态为VSS。
在周期T1中，SSP变为高，CK1变为低，CK2变为低，且CK3变为高。在这时晶体管31的栅极电位为VDD，其源极和漏极中的一个的电位为VDD，以及其源极和漏极中的另一个的电位为VSS。因此，晶体管31导通，并且节点P的电位开始从VSS上升。当节点P的电位变为比VDD低了晶体管31的阈值电压的电位时，节点P的电位停止上升，由此晶体管31关断。在这时节点P的电位为Vn1。当节点P的电位为Vn1时，电路83向电路82和83的输入端子输出低。当电路83输出低，CK1为低，CK2为低，且CK3为高时，电路111的输出变为浮置状态。当电路83输出低，CK1为低，CK2为低，且CK3为高时，电路82向输出端子55输出低。电容器33保持作为输出端子55的电位的VSS和作为节点P的电位的Vn1之间的电位差。
在周期T2中，SSP变为低，CK1变为高，CK2变为低，且CK3变为低。在这时，晶体管31的栅极电位为VSS，其源极和漏极中的一个的电位为VDD，且其源极和漏极中的另一个的电位为Vn1，由此晶体管31关断。当节点P的电位为Vn1时，电路83向电路82的输入端子和电路111的输入端子输出低。当电路83的输出为低，CK1为高，CK2为低，且CK3为低时，电路111的输出变为浮置状态。当电路83的输出为低，CK1为高，CK2为低，且CK3为低时，电路82的输出变为浮置状态。在这时晶体管32的栅极电位为Vn1，其源极和漏极中的一个的电位为VDD，且其源极和漏极中的另一个的电位，即输出端子55的电位变为VSS，由此晶体管32导通，并且输出端子55的电位开始上升。然后，连接在晶体管32的栅极以及源极和漏极中的另一个之间的电容器33按照原状保持在周期T1中保持的电位差；因此，在源极和漏极中的另一个的电位上升时，栅极电位同时上升。在这时节点P的电位为Vn2。当节点P的电位上升得与VDD和晶体管32的阈值电压的和一样高时，输出端子55的电位的上升停止在VDD，其与CK1相同。换句话说，通过自举操作，输出端子55的电位可以被提高得与CK1的高电位VDD一样高。
在周期T3中，SSP为低，CK1为低，CK2为高，且CK3为低。在这时，当CK2为高并且从电路111输出VSS时，节点P的电位变为VSS，由此电路83向电路82的输入端子输出高。当从电路82输出VSS时，OUT(1)的电位变为VSS。在这时晶体管31的栅极电位变为VSS，源极和漏极中的一个的电位变为VDD，且其源极和漏极中的另一个的电位变为VSS，由此晶体管31关断。晶体管32的栅极电位变为VSS，其源极和漏极中的一个的电位变为VSS，且源极和漏极中的另一个的电位变为VSS，由此晶体管32关断。
通过上面描述的在周期T1、T2和T3中的操作，当在周期T1中输入SSP时，在周期T2中输出OUT(1)。即，通过连接n级电路50来配置移位寄存器电路，其输出具有时钟信号的周期的三分之一的移动的SSP。
用于图11所示的移位寄存器电路的晶体管全部是n沟道晶体管，从而形成单极电路，然而，也可以仅使用p沟道晶体管。不必说，p沟道晶体管和n沟道晶体管可以组合使用。参考图58描述所有晶体管都是p沟道晶体管的移位寄存器电路。
在图58示出的电路结构中，正电源VDD、负电源VSS、输入端子51、输入端子52、输入端子53、输入端子54、晶体管551、晶体管552和电容器553可以同图55中的那些相似。电路572和573可以同图57中的那些相似。在CK1、CK2和CK3中的任何一个为低时电路581向输出端子55输出高。
描述图58中示出的电路的连接。晶体管551的栅极连接到输入端子51，其源极和漏极中的一个连接到正电源VSS，其源极和漏极中的另一个连接到电容器553的一个电极、晶体管552的栅极和电路581的输出端子，即节点P。晶体管552的源极和漏极中的一个连接到输入端子52，其源极和漏极中的另一个连接到电路572的输出端子、电容器553的另一个电极和输出端子55。输入端子52连接到电路572的输入端子。输入端子53连接到电路581的输入端子和电路572的第一输入端子。输入端子54连接到电路562的第一晶体管的第二输入端子。
注意，晶体管551的栅极和晶体管552的源极和漏极中的另一个可以连接到电源线，例如，连接到例如正电源VDD和负电源VSS的电源线，另一电源线，或另一信号线。此外，晶体管551的源极和漏极中的另一个可以连接到信号线，例如，连接到例如CK1、CK2、CK3和SSP的信号线，另一信号线，或另一电源线。
已经描述了图11中示出的第一级的电路50，但是现在参考图54描述第n级的电路56。在图54中，晶体管31、晶体管32、电容器33、电路111、电路82、电路83、输入端子51、输入端子52、输入端子53、输入端子54和输出端子55同图11中描述的那些相似。电路50的特点是从输入端子51输入的输入信号连接到前级的电路的输出端子55。
接下来，参考图12描述图11中示出的电路111的结构实例。
在图12示出的电路111中，输入端子52、输入端子53、输入端子54和OUT(1)与图5和11中的那些类似。晶体管121、晶体管122、晶体管123、晶体管124和晶体管125是由非晶半导体、多晶半导体或单晶半导体形成的n沟道晶体管。Vout是电路111的输出。
对图12所示电路的连接进行描述。晶体管124的栅极连接到Vout，其源极和漏极中的一个连接到输入端子52，并且其源极和漏极中的另一个连接到晶体管121的栅极。晶体管121的源极和漏极中的一个连接到VSS，且其源极和漏极中的另一个连接到节点P。晶体管122的栅极连接到输入端子53，其源极和漏极中的一个连接到VSS，且其源极和漏极中的另一个连接到节点P。晶体管125的栅极连接到Vout，其源极和漏极中的一个连接到输入端子54，且其源极和漏极中的另一个连接到晶体管123的栅极。晶体管123的源极和漏极中的一个连接到VSS，且其源极和漏极中的另一个连接到节点P。
描述图12中示出的电路的操作。当从电路83的输出输入的Vout为高时晶体管124和125导通，由此CK1传送到晶体管121的栅极且CK3传送到晶体管123的栅极。当Vout为低时晶体管124和125关断，由此CK1没有传送到晶体管121的栅极，其保持处于以前的状态。当CK3没有传送到晶体管123的栅极时，晶体管123保持处于以前的状态。这里，当晶体管124导通且从输入端子52输入的CK1为高时，晶体管121导通，由此向节点P输出VSS，而当CK1为低时晶体管121关断，由此向节点P什么也不输出。当从输入端子53输入的CK2为高时晶体管122导通，由此向节点P输出VSS，而当CK2为低时晶体管122关断，由此向节点P什么也不输出。当晶体管125导通且从输入端子54输入的CK3为高时晶体管123导通，由此向节点P输出VSS，而当CK3为低时晶体管123关断，由此向节点P什么也不输出。以这种方式，电路111在电路83输出高且CK1、CK2与CK3中的任何一个为高时向输出端子55输出低，以及当CK1、CK2和CK3为低时其输出变为浮置状态。由此，电路111具有在电路83输出高且CK2为高时向输出端子55输出低以及当CK2为低时其输出变为浮置状态的功能。此外，可以使用具有相同功能的另一电路结构代替前面提到的电路结构。图63示出了利用p沟道晶体管的结构实例。
注意，晶体管124的源极和漏极中的另一个、晶体管121的栅极、晶体管122的栅极、晶体管125的源极和漏极中的一个、以及晶体管123的栅极可以连接到信号线，例如，连接到例如CK1、CK2、CK3和SSP的信号线，另一信号线，或另一电源线。此外，晶体管121的源极和漏极中的另一个、晶体管122的源极和漏极中的另一个、以及晶体管123的源极和漏极中的另一个可以连接到信号线，例如，连接到例如CK1、CK2、CK3和SSP的信号线，另一信号线，或另一电源线。
在如上所述的移位寄存器电路中，当CK1、CK2和CK3中的任何一个如同在非操作周期中那样为高时，VSS可以提供到输出端子55和节点P。即，由于在非选择周期中VSS总是提供到输出端子55和节点P，所以可以稳定电位，可以降低噪声，且不存在固定导通的晶体管；因此，可以抑制特性退化。
下文描述的是该实施例模式的一些结构实例和操作实例，其是可变的。下面描述的结构实例和操作实例可以应用到“发明内容”、实施例模式和实施例。在实施例模式1中描述的结构实例和操作实例可以应用到该实施例模式。
如图12所示，输入到晶体管121的栅极的信号可以和在电路82中输入到晶体管92的栅极的信号相同。结果，可以减少晶体管的数目。
如图12所示，当晶体管124关断时晶体管121的栅极处于浮置状态。因此，当保持电位的晶体管121的栅极电容不足够大时，可以另外连接电容器。在那种情况下，电容器优选连接在晶体管121的栅极和VDD或VSS之间。
如图12所示，当晶体管125关断时晶体管123的栅极处于浮置状态。因此，当保持电位的晶体管123的栅极电容不足够大时，可以另外连接电容器。在那种情况下，电容器优选连接在晶体管123的栅极和VDD或VSS之间。
[实施例模式5]
在该实施例模式中，描述利用实施例模式1到4中描述的移位寄存器电路的电路的一些结构实例。
参考图13描述通过实施例模式1到4中描述的移位寄存器电路扫描像素的栅极驱动器的结构实例。在图14中示出了其时序图。
图13中示出的栅极驱动器电路由实施例模式1到4中描述的移位寄存器电路131形成。然后，从移位寄存器电路131输出的输出信号OUT1到OUTn作为栅极信号被传送给像素。
以图14示出的类似于实施例模式1到4中描述的那些的时序，SSP、CK1、CK2和CK3作为控制信号输入到移位寄存器电路131。作为电源，输入正电源VDD和负电源VSS。控制信号的振幅电压对应于正电源VDD和负电源VSS。当如图14所示输入SSP时，栅极信号线顺序地从OUT(1)选择(该操作在下文中还称为扫描)。以这种方式，移位寄存器131的输出作为栅极信号输出到栅极信号线G1到Gn而没有变化。
这里，优选，正电源VDD的电位比后面描述的像素的视频信号的最大值高，并且负电源VSS的电位比视频信号的最小值低。以这种方式，可以确保视频信号写入到像素；因此，可以提供具有较高图像质量的显示器件。
图13中描述的栅极驱动器输出移位寄存器电路131的输出作为栅极信号而没有变化。这对减小栅极驱动器部分的面积是有利的。此外，由于栅极驱动器部分中的元件的数目也减少了，所以有利的是可以增加产量。
参考图15，对通过改变实施例模式1到4中描述的移位寄存器电路的输出信号的振幅电压来扫描像素的栅极驱动器进行描述。图16示出了其时序图。
图15示出的栅极驱动器电路利用实施例模式1到4中描述的移位寄存器电路151和电平转移电路152来配置。然后，通过栅极信号线G1到Gn从移位寄存器电路151输出的输出信号OUT(1)到OUT(n)作为栅极信号通过电平转移电路152被传输。
参考图50A和50B描述图15中示出的电平转移电路152。图50中示出的电平转移电路不仅可以应用到图15示出的电平转移电路152，还可以应用到其它图、实施例模式和实施例。
在图50A示出的电平转移电路中，至少提供作为第n行的移位寄存器电路151的输出的OUT(n)、其电位比OUT(n)的振幅电压的最大值高的电源VDDH、负电源VSS、具有电阻分量的电阻器502和晶体管501。OUT(n)输入到晶体管501的栅极，其源极和漏极中的一个连接到负电源VSS，其源极和漏极中的另一个连接到电阻器502的一个端子和栅极信号线，并且电阻器502的另一个端子连接到电源VDDH。
在图50B示出的电平转移电路中，至少提供作为第n行的移位寄存器电路151的输出的OUT(n)、其电位比OUT(n)的振幅电压的最大值高的电源VDDH、负电源VSS、晶体管503、晶体管504和倒相电路505。OUT(n)输入到晶体管504的栅极，并且通过倒相电路505倒相的OUT(n)输入到晶体管503的栅极。晶体管504的源极和漏极中的一个连接到负电源VSS，并且晶体管503的源极和漏极中的一个连接到电源VDD。晶体管504的源极和漏极中的另一个和晶体管505的源极和漏极中的另一个连接到栅极信号线。
如图16所示，SSP、CK1、CK2和CK3作为控制信号以类似于实施例模式1到4中的那些的时序输入到移位寄存器电路151。作为电源，输入正电源VDD和负电源VSS。根据正电源VDD和负电源VSS，设置控制信号的振幅电压。当如图16所示输入SSP时，栅极信号线顺序地从OUT(1)选择(该操作在下文还称为扫描)。以这种方式，移位寄存器电路151的输出可以输入到电平转移电路152。在这时移位寄存器电路151的输出信号的振幅具有为正电源VDD的高电位和为负电源VSS的低电位。
电平转移电路152具有改变输入到其的移位寄存器电路151的输出信号的振幅电压的功能。例如，当输入高时，电平转移电路152将电位从正电源VDD的电位变成正电源VDDH的电位，而当输入低时，电平转移电路152将电位从负电源VSS的电位变成负电源VSSL的电位，以输出到栅极信号线。正电源VDDH的电位比正电源VDD的电位高，并且负电源VSSL的电位比负电源VSS的电位低。仅高信号的振幅电压可以改变，或仅低信号的振幅电压也可以改变。
这里，优选，正电源VDDH的电位比输入到后面描述的像素的视频信号的最大值高，并且负电源VSSL的电位比视频信号的最小值低。以这种方式，可以确保视频信号写入到像素；因此，可以提供具有较高图像质量的显示器件。
图15示出的栅极驱动器经由电平转移电路152通过改变其振幅电压将移位寄存器电路151的输出信号输出到栅极信号线。以这种方式，通过具有较小的振幅电压的控制信号和电源，可以驱动移位寄存器电略151。因此，有利于降低功耗。
参考图17，对通过电平转移电路向实施例模式1到4中描述的移位寄存器电路输入控制信号的栅极驱动器电路进行描述。图18示出了其时序图。
图17示出的栅极驱动器电路利用实施例模式1到4中描述的移位寄存器电路171和172来配置，并且向像素传送输出信号OUT1到OUTn，其通过栅极信号线G1到Gn从移位寄存器电路151输出。
电平转移电路172是用来改变输入信号的振幅电压的电路。例如，电平转移电路172可以将输入信号的高电位变成作为移位寄存器电路171的电源的正电源VDD的电位，并且将其低电位变成负电源VSS的电位。在图17的情况下，输入到电平转移电路172的控制信号SSP、CK1、CK2和CK3的振幅电压可以变成对应于正电源VDD和负电源VSS的振幅电压。即，通过经由电平转移电路172将控制信号的振幅电压变成对应于正电源VDD和负电源VSS的振幅电压，可以将用小振幅例如用已知的外部电路的振幅输入的控制信号输入到移位寄存器电路171。结果，可以驱动图17示出的栅极驱动器电路而与使用外部电路的振幅电压无关，且没有必要另外研究外部电路。因此，有利于降低显示器件的成本。
被变成具有对应于正电源VDD和负电源VSS的振幅电压的SSP、CK1、CK2和CK3，以类似于实施例模式1到4中描述的图18所示的时序，输入到移位寄存器电路171。作为电源，正电源VDD和负电源VSS输入到移位寄存器电路171。如图18所示，当输入SSP时，栅极信号线顺序地从OUT(1)选择。以这种方式，当移位寄存器电路171的输出作为栅极信号时，它们被输出到栅极信号线G1到Gn。即，顺序地扫描栅极信号线。
这里，优选，正电源VDD的电位比输入到后面描述的像素的视频信号的最大值高，并且负电源VSS的电位比视频信号的最小值低。以这种方式，可以确保视频信号写入到像素；因此，可以提供具有较高图像质量的显示器件。
参考图19，描述利用实施例模式1到4中描述的移位寄存器电路的源极驱动器电路。图20示出了其时序图。
图19示出的源极驱动器电路利用在实施例模式1到4中描述的移位寄存器电路191和开关元件192来配置。通过移位寄存器电路191的输出信号，开关元件192顺序地从作为第一列的SW1向SWm接通。开关元件192的一个端子连接到传送视频信号的视频信号线，且开关元件192的另一个端子连接到源极信号线；因此，当开关元件192接通时，视频信号可以输出到源极信号线。如图20所示，视频信号根据接通的列的源极信号线变化。由此，在所有列中，任意的视频信号可以输出到源极信号线。当源极信号线连接到像素时，视频信号可以传送像素。
这里，移位寄存器192的输出信号是如实施例模式1到4中描述的高和低的1位信号。高电位是正电源VDD的电位，而低电位是负电源VSS的电位。通过移位寄存器电路191的输出控制开关元件192。因此，需要正电源VDD和负电源VSS的电位为能够确保接通或关断开关元件192的电位，与视频信号无关。即，正电源VDD的电位优选高于视频信号的电位的最大值，以及负电源VSS的电位优选低于视频信号的电位的最小值。类似地，输入到移位寄存器电路191的控制信号需要具有与正电源VDD和负电源VSS的电位相对应的振幅电压。
优选，开关元件192由n沟道晶体管形成。n沟道晶体管的栅极连接到移位寄存器电路191的输出，其源极和漏极中的一个连接到视频信号线，且其源极和漏极中的另一个连接到源极信号线。以这种方式，当移位寄存器电路191的输出为高时，该n沟道晶体管导通，以及当移位寄存器电路191的输出为低时，该n沟道晶体管可以关断。通过利用n沟道晶体管作为开关元件192，非晶硅可用于形成晶体管。即，优点是可以在相同的衬底上形成开关元件192、像素部分和仅由n沟道晶体管构成的移位寄存器电路。
并没有限制作为开关元件可应用于本发明的晶体管的类型。用于本发明的晶体管可以是利用由非晶硅或多晶硅代表的非单晶半导体膜的晶体管、利用半导体衬底或SOI衬底形成的MOS晶体管、结型晶体管、双极晶体管、利用有机半导体或碳纳米管的晶体管等。此外，上面安装有晶体管的衬底不专门地局限于特定类型。它可以是单晶衬底、SOI衬底、石英衬底、玻璃衬底、树脂衬底等。
当晶体管仅简单地作为开关元件操作时，没有特别限制其极性(导电类型)，并且可以使用n沟道晶体管或p沟道晶体管。然而，当关断电流优选更小时，优选使用具有较低关断电流的晶体管。作为具有较低关断电流的晶体管，存在在沟道形成区和源区或漏区之间具有对其以低浓度加入给予导电类型的杂质元素的区(称为LDD区)的晶体管。
当晶体管用更接近低电位侧电源的源极电位操作时优选使用n沟道晶体管。相反，当晶体管用更接近高电位侧电源的源极电位操作时优选使用p沟道晶体管。利用这种结构，晶体管的栅-源电压的绝对值可以被设置为大；因此，晶体管可易于用作开关。注意，可以通过利用n沟道晶体管和p沟道晶体管形成CMOS开关元件。
图19示出了一个视频信号线，然而，也可以提供多个视频信号线。例如，当提供两个视频信号线时，通过移位寄存器电路191的输出控制两个开关元件192，且另一个视频信号线连接到每个开关元件192。结果，这两个开关元件192同时接通，且另外的视频信号可以输出到另外的源极信号线。即，利用相同数目列的源极信号线，移位寄存器电路191的级数可以减少到一半。因此，优点是用来形成移位寄存器电路191的区域可以减小到一半。而且，由于整体地减少了元件的数目，所以可以期望改善产量。
如图19所示，可以在移位寄存器电路191的输出和开关元件192之间另外提供电平转移电路。结果，可以用小振幅电压操作移位寄存器电路191，并且可以通过电平转移电路增大移位寄存器电路191的输出信号，以输入到开关元件192。即，通过用小振幅电压操作移位寄存器电路191可以降低功耗。通过经由电平转移电路向开关元件192输入移位寄存器电路191的输出信号，振幅电压可以比视频信号高。
如图19所示，控制信号可以经由电平转移电路输入到移位寄存器电路191。结果，可以利用已知的外部电路驱动本发明的显示器件。而且，电平转移电路可以连接到移位寄存器电路191的输出。
[实施例模式6]
在该实施例模式中，对利用栅极驱动器和源极驱动器的显示器件的一些结构实例进行描述，其具有实施例模式1到4中描述的移位寄存器电路。
参考图21，描述在实施例模式1到4中描述的移位寄存器电路用作栅极驱动器的情况下显示器件的结构实例。另外，为了方便，没有示出控制信号线、电源线、对电极等，然而，根据需要它们可以被另外提供。根据需要也可以另外提供栅极驱动器。另外，实施例模式5中描述的栅极驱动器优选用作图21示出的栅极驱动器。
图21示出的显示器件包括栅极驱动器212、像素211、栅极信号线G1到Gn和源极信号线S1到Sm。用来传送从栅极驱动器212输出的栅极信号的栅极信号线和用来传送从外部电路传送的视频信号的源极信号线控制像素211。
每个像素211包括例如液晶元件的显示元件和例如FED元件和EL元件的发光元件，且可以包括用来控制显示元件的开关元件或晶体管、用来保持视频信号或晶体管的阀值电压的电容器等。
栅极驱动器212是输出用来选择要写入视频信号的像素211的栅极信号的栅极驱动器电路。当选择像素时，栅极信号线顺序地从G1到Gn选择。另外，优选，从栅极信号线传送到像素的振幅电压高于视频信号的电位的最大值和最小值。另外，当视频信号为电流时，优选该视频信号具有比源极信号线的电位的最大值和最小值高的振幅电压，其是通过流动的电流来确定的。对于选择栅极信号线意味着从栅极驱动器212输出高信号。在栅极信号线没有被选择时的周期中，栅极驱动器212输出低信号。
源极信号线S1到Sm是用来将从外部电路输入的视频信号向像素传送的源极信号线。视频信号可以作为模拟信号、数字信号、电流或电压输入。输出视频信号的源极驱动器可以形成为内部电路，且源极驱动器的输出可以输出到源极信号线。另外，输入到源极信号线的视频信号可以通过线顺序驱动被同时输入所有列，或通过点顺序驱动每一列或多个列可以输入分开的视频信号。
图22示出了源极驱动器形成为内部电路的情况的结构实例。如图22所示，像素211、栅极驱动器212、栅极信号线和源极信号线同图21中的那些类似。源极驱动器221是用来通过点顺序驱动或线顺序驱动输出视频信号的源极驱动器。源极驱动器221的结构可以使用实施例模式5中描述的源极驱动器的结构。
如图21中的显示器件的结构实例所示的，需要m个视频信号输入到源极信号线的m列。当显示器件具有较高的分辨率和较大的尺寸时，视频信号的数目，也就是，通过外部电路、FPC等将视频信号输入到其的端子的数目因此被期望显著增加。考虑到这一点，在特定栅极信号线被栅极驱动器(输出高)选择时的周期分成多个周期，由此在分开的周期中视频信号输出到另外的源极信号线。参考图46描述其中减少视频信号输入到其的端子的数目的视频信号输入部分的结构实例。图47示出了图46的时序图。
图46示出了图21示出的显示器件的视频信号输入部分的实例。没有示出的其它部分，例如，像素211、栅极驱动器212等可以同图21中的那些类似。参考图46描述源极信号线分成R、G和B的情况的结构实例。另外，为了方便，提供两个用于视频信号的输入端子和六个源极信号线，然而，本发明并不限于此，并且端子和信号线的数目可以根据需要变化。
如图46所示，控制信号线R、控制信号线G、控制信号线B、视频信号输入端子S1(RGB)和视频信号输入端子S2(RGB)是控制信号从外部输入到其的输入端子。通过控制信号线R控制开关元件SW1R和开关元件SW2R接通或关断。通过控制信号线G控制开关元件SW1G和开关元件SW2G接通或关断。通过控制信号线B控制开关元件SW1B和开关元件SW2B接通或关断。源极信号线S1-R、源极信号线S1-G、源极信号线S1-B、源极信号线S2-R、源极信号线S2-G和源极信号线S2-B是用来向像素传送视频信号的源极信号线。
描述图46示出的电路的连接。视频信号输入端子S1(RGB)连接到开关元件SW1R的一个端子、开关元件SW1G的一个端子和开关元件SW1B的一个端子。开关元件SW1R的另一个端子连接到源极信号线S1-R，开关元件SW1G的另一个端子连接到源极信号线S1-G，以及开关元件SW1B的另一个端子连接到源极信号线S1-B。视频信号输入端子S2(RGB)，开关元件SW2R、SW2G、SW2B，和源极信号线S1-R、S1-G、和S1-B相似地被连接。
开关元件SW1R、SW1G、SW1B、SW2R、SW2G和SW2B可以由例如n沟道晶体管形成。该n沟道晶体管的源极和漏极中的一个连接到视频输入端子S1(RGB)，其源极和漏极中的另一个连接到视频输入端子S1(RGB)，以及其栅极连接到控制信号线R，由此可以实现作为开关元件的功能。通过利用n沟道晶体管作为开关元件，可以很容易地使用非晶半导体，其有利于降低成本和增大尺寸。除前面提到的开关之外，还可以使用用并联连接的n沟道晶体管和p沟道晶体管配置的普通模拟开关或能控制接通和关断的任何元件或电路。
图47示出了在向第n行和第(n+1)行的像素211写视频信号的情况下的时序图。如上所述，将视频信号写入第n行时的周期(在下文中还称为一个栅极选择周期)分成三个周期。视频信号S1-Rn、S1-Gn和S1-Bn顺序地从外部电路输入到视频信号输入端子S1(RGB)。通过根据视频信号的变化控制开关元件的接通/关断，借助一个视频信号输入端子视频信号可以输出到前面提到的三个源极信号线。结果，可以减少视频信号输入端子的数目。
图46示出的驱动方法是用于其中在同一衬底上形成利用晶体管配置的栅极驱动器和由非晶半导体形成的像素的显示器件的有效方法。在其中仅形成第m行和第n列的像素、源极信号线和栅极信号线的显示器件的情况下，需要至少m×n个端子连接到外部电路。在相同衬底上形成栅极驱动器和像素的情况下，需要用来输入控制信号的端子、用于驱动栅极驱动器的电源的端子和用于n行的n个输入端子来作为输入端子。即，大约需要n个输入端子。这里，如图46所示，当该n个端子可以减少到(1/3)n个端子时，可以降低外部电路的规模。
对图21示出的电路的操作进行描述。如上所述，视频信号可以写入到通过栅极驱动器212选择的行的像素211。写入的视频信号确定像素211发射或透射了多少光。在栅极驱动器212选择结束之后，通过利用电容器或显示元件的电容保持视频信号直到进行下一次选择为止来保持亮度或透射率。以这种方式，可以实现有源矩阵驱动。
参考图49描述显示器件的结构实例，其中提供栅极驱动器使其彼此相对，如图21、22和46示出的显示器件的结构实例所示。虽然在图49中没有示出，但提供了源极信号线和像素211。
如图49所示，栅极驱动器212是以相同的时序输出栅极信号的栅极驱动器，且彼此的输出连接在相同的行内。这些栅极驱动器212可以类似于图21和22示出的栅极驱动器212。
如图49所示，在利用由非晶半导体形成的晶体管形成栅极驱动器212的情形下，通过彼此相对地提供的栅极驱动器212驱动一个栅极信号线的驱动方法是有利的，与栅极驱动器212的结构无关。由非晶半导体形成并具有低电荷迁移率的晶体管在性能上比多晶半导体和单晶半导体差得多。然而，这种晶体管可以通过简单的制造工艺制造并且适合增大尺寸。因此，已经开发了一种显示器件，其中在作为提供像素的衬底的同一衬底上提供例如栅极驱动器的内部电路部分。然而，在利用由非晶半导体形成的晶体管形成栅极驱动器的情况下，由于晶体管的低性能，需要具有宽沟道宽度的晶体管。因此，增大栅极驱动器的面积，这导致难以实现更窄的框架和更高的分辨率。考虑到这一点，通过借助彼此相对地提供的两个栅极驱动器来驱动一个栅极信号线，该栅极信号线即使具有低电流性能也可以被正常地扫描。
如图49所示，前面提到的栅极驱动器不需要使用实施例模式1到4中描述的移位寄存器电路。具体地，前面提到的栅极驱动器对于其中集成了栅极驱动器的显示器件是有利的，其是通过利用由非晶半导体形成的具有低性能的晶体管形成的。
在下文中描述图21、22和46示出的像素211的一些结构实例。
参考图23描述利用液晶元件的像素211的结构实例。
图23的像素211利用晶体管231、具有两个电极的电容器232、具有两个电极的液晶元件233、作为液晶元件233的另一个电极的对电极234、源极信号线、栅极信号线和作为电容器232的另一个电极的公共线来配置。源极信号线和栅极信号线与图21、22和46示出的那些相似。源极信号线传送作为视频信号的模拟信号电压。
晶体管231是用作开关的n沟道晶体管。晶体管231在栅极信号线的电位为高时导通，且在栅极信号线的电位为低时关断。当晶体管231导通时，电连接源极信号线和液晶元件233的一个电极以及电容器232的一个电极，由此从源极信号线传送的视频信号按照原状被传送到液晶元件233的一个电极和电容器232的一个电极。当晶体管231关断时，源极信号线和液晶元件233的一个电极以及电容器232的一个电极被电断开，由此没有电荷提供或移动到电容器232的一个电极和液晶元件233的一个电极。
电容器232是用来保持从源极信号线经过导通的晶体管231传送的视频信号的电容器。电容器232的另一个电极连接到具有恒定电位的公共线，施加到电容器232的一个电极的电位可以被保持特定周期。此外，电容器232的另一个电极可以连接到任何地方，只要其在操作中具有恒定的电位。例如，电容器232的另一个电极优选连接到前一行的栅极信号线。该前一行的栅极信号线刚刚被扫描；因此，几乎全部行的栅极信号线为低且在扫描周期中具有恒定的电位。由此，可以使用该前一行的栅极信号线代替公共线。
液晶元件233的另一个电极连接到具有恒定电位的对电极234。液晶元件233是其光透射率根据一个电极和对电极234之间的电位差而改变的液晶元件。液晶元件233的一个电极的电位通过经由源极信号线和晶体管231传输的视频信号来确定；因此，液晶元件233的透射率通过视频信号的电位来确定。在利用液晶元件233的显示器件的情况下，可以使用背光，可以使用反射电极，或者背光和反射电极可以两者都使用。液晶元件233具有电容分量。因此，当液晶元件233具有足够的电容分量来保持视频信号时，不需要提供电容器232和公共线。
参考图38描述利用发光元件的像素211的结构实例。
图38示出的像素211利用晶体管241、晶体管242、具有两个电极的电容器243、具有两个电极的发光元件244、作为发光元件244的另一个电极的对电极245、电源线、源极信号线和栅极信号线来配置。源极信号线和栅极信号线与图21、22和46示出的那些相似。源极信号线传送作为视频信号的模拟信号电压或1位数字信号电压。
晶体管241是用作开关的n沟道晶体管。晶体管241在栅极信号线的电位为高时导通，且在栅极信号线的电位为低时关断。当晶体管241导通时，源极信号线、晶体管242的栅极和电容器243的一个电极被电连接，由此从源极信号线传送的视频信号按照原状传送到晶体管242的栅极和电容器243的一个电极。当晶体管241关断时，源极信号线、晶体管242的栅极和电容器243的一个电极被电断开，由此没有电荷提供或移动到晶体管242的栅极和电容器243的一个电极。
晶体管242是工作在饱和区和线性区的n沟道驱动晶体管。当晶体管242工作在饱和区时，流过其的电流由施加到其栅极的电位决定，而当晶体管242工作在线性区时，通过施加在其栅极上的电位来导通或关断晶体管242。电源线具有恒定的电位，其高于对电极245的电位。因此，晶体管242的源极连接到电容器243的另一个电极，以及其漏极连接到电源线。
电容器243是用来保持从源极信号线经过导通的晶体管241传送的视频信号的电容器。电容器243的一个电极连接到晶体管242的栅极，且其另一个电极连接到晶体管242的源极。即，电容器243保持晶体管242的栅极和源极之间的电位差。因此，当晶体管242的源极电位改变时，晶体管242的栅极电位也通过电容耦合改变。因为晶体管242的源极电位根据提供到后面描述的发光元件244的电流变化，所以电容器243的另一个电极连接到晶体管242的源极。即，如果视频信号写入周期(晶体管241导通时的周期)以在瞬时状态的发光元件244的一个电极的电位终止，那么晶体管242的源极电位改变，且栅-源极电位改变，这导致电流值变化。如果在视频信号写入周期中发光元件244的一个电极的电位可以设定在稳定状态，那么电容器243的另一个电极可以连接到电源线、前一行的栅极信号线或具有恒定电位的任何地方。
发光元件244的亮度与提供到其的电流成比例地变化。即，亮度与通过晶体管242确定的电流值成比例地被确定。发光元件244的另一个电极连接到对电极245。优选对电极245具有恒定的电位；然而，可以改变该电位来补偿晶体管242的特性变化。
参考图39描述利用发光元件和像素电路来补偿驱动晶体管的特性变化的像素211的结构实例。
图39示出的像素211利用晶体管251、晶体管252、晶体管253、具有两个电极的电容器254、具有两个电极的发光元件244、作为发光元件244的另一个电极的对电极245、电源线、源极信号线和栅极信号线来配置。源极信号线和栅极信号线与图21、22和46示出的那些类似。发光元件244和对电极245与图38中的那些类似。源极信号线传送作为视频信号的模拟信号电流。
晶体管251是用作开关的n沟道晶体管。晶体管251在栅极信号线的电位为高时导通，且在栅极信号线的电位为低时关断。当晶体管251导通时，源极信号线、晶体管252的源极、电容器254的一个电极和发光元件244的一个电极被电连接，由此视频信号从源极信号线被传送。当晶体管251关断时，源极信号线、晶体管252的源极、电容器254的一个电极和发光元件244的一个电极被电断开，由此不传送视频信号。
晶体管252是用作开关的n沟道晶体管。晶体管252在栅极信号线的电位为高时导通，且在栅极信号线的电位为低时关断。当晶体管252导通时，电源线和晶体管253的栅极被电连接，由此晶体管253是二极管连接的。当晶体管252关断时，电源线和晶体管253的栅极被断开，由此没有电荷提供或移动到晶体管252的栅极。
晶体管253是工作在饱和区的n沟道晶体管。晶体管253是由流过其的电流确定其栅电压的驱动晶体管。在作为视频信号的电流从源极信号线经过借助具有高电位的栅极信号线导通的晶体管251和252输入时的写周期内，晶体管253是二极管连接的。晶体管253的源极连接到发光元件的一个电极，且其漏极连接到电源线，以便作为视频信号的电流从电源线侧流动。这里，当在视频信号写入周期中时，优选电源线的电位为使晶体管253的源极电位等于或低于对电极256的电位和发光元件244的阈值电压的和的电位。如果晶体管253的源极电位比对电极256的电位和发光元件244的阈值电压的和高，那么提供对于发光元件244来说足够大以发射光的电流，且发光元件244发射光。而且，视频信号不能精确地写入，这使显示质量退化。以这种方式，当视频信号写入时，根据该视频信号，视频信号保持在连接在晶体管253的栅极和源极之间的电容器254中。当晶体管253工作在饱和区时，如果保持源极和漏极电位之间的电位差，则恒定电流流过其中。以这种方式，写入视频信号，并关断晶体管251和252，由此晶体管253的栅极变为浮置状态。当在该状态下升高电源线的电位时，对应于视频信号的电流开始从电源线经过晶体管253向发光元件244流动。当电流开始流动时，对应于流动的电流的电位提供到发光元件244的一个电极，由此其电位逐渐升高。结果，由于电容器254保持晶体管253的栅极和源极之间的电位差，所以晶体管253的源极电位变化，并且同时晶体管253的栅极电位上升。即，即使在电源线的电位变高且电流开始向发光元件244流动时，晶体管253的栅极和源极之间的电位差也不改变。因此，对应于视频信号的电流值可以提供到发光元件244。
电容器254是用来保持晶体管253的栅极和源极之间的电位差的电容器。如上所述，电容器254的一个电极连接到晶体管253的源极和发光元件244的一个电极，同时其另一个电极连接到晶体管253的栅极。
如上所述，电源线在视频信号写入周期内具有低电位，以及在该写入周期结束时为高电位。即，电源线具有二进制值的电位。在实施例模式1到4中描述的移位寄存器电路可以用来驱动该电源线。该移位寄存器电路具有顺序输出高信号的结构。然而，通过利用在高和低之间转换的倒相电路，可实现作为电源线的功能。
参考图40，描述利用发光元件和像素电路来补偿驱动晶体管的特性的变化的像素211的结构实例。
图40示出的像素211利用晶体管261、晶体管262、晶体管263、晶体管264、具有两个电极的电容器265、作为电容器265的另一个电极的恒定电位线266、具有两个电极的发光元件244、作为发光元件244的另一个电极的对电极245、电源线、源极信号线和栅极信号线来配置。源极信号线和栅极信号线与图21、22和46描述的那些相似。发光元件244和对电极245与图38示出的那些相似。源极信号线传送作为视频信号的模拟信号电流。
晶体管261和262是用作开关的n沟道晶体管。晶体管261和262在栅极信号线的电位为高时导通，且在栅极信号线的电位为低时关断。当晶体管261和262导通时，源极信号线和晶体管263的栅极、晶体管264的栅极以及电容器265的一个电极被电连接，由此晶体管263是二极管连接的。视频信号是从源极信号线流动的电流。晶体管263和264的源极连接到发光元件的一个电极，以便电源线具有比发光元件的一个电极高的电位。晶体管263的漏极连接到晶体管262，且晶体管264的漏极连接到电源线。
晶体管263是工作在饱和区的n沟道晶体管。晶体管263是借助流过其的电流确定其栅电压的驱动晶体管。当栅极信号线具有高电位且晶体管261和262导通时，晶体管263是二极管连接的且视频信号从源极信号线输入。在那时晶体管263的栅极电位对应于视频信号，且晶体管263和264共同地具有栅极和漏极；因此，晶体管264的栅极电位也对应于视频信号。在那时晶体管263和264的栅极的电位保持在电容器265的一个电极。以这种方式，栅极信号线具有低电位，由此晶体管261和262关断。然后，晶体管263和264的栅极电位保持在电容器265中。晶体管263的漏极变为浮置状态；因此，电流没有经过晶体管263流到发光元件244。
作为电容器265的另一个电极的恒定电位线266可以是电源线或前一行的栅极信号线。可替换地，可以使用发光元件244的一个电极。以这种方式，在没有改变晶体管264的栅极和源极之间的电位差的情况下，即使当发光元件244的一个电极的电位改变时，对应于视频信号的电流也可以提供到发光元件。
[实施例模式7]
在该实施例模式中，描述实施例模式1到4中描述的移位寄存器电路的布局实例。
参考图44描述由底栅型晶体管形成实施例模式1中描述的移位寄存器电路的情况的结构实例。图44示出了实施例模式1中描述的移位寄存器电路的结构实例；然而，本发明并不限于此，且该实施例模式也可以应用于实施例模式2到4中描述的移位寄存器电路。另外，该实施例模式可以应用于除实施例模式1到4中描述的那些之外的移位寄存器电路。
图44包括晶体管31，晶体管32，晶体管41，晶体管42，用来传送控制信号CK1、CK2和CK3的三个控制信号线，具有正电源VDD的电位的电源线，以及每个都具有负电源VSS的电位的两个电源线。用来传送CK1的控制信号线称为控制信号线CK1，用来传送CK2的控制信号线称为控制信号线CK2，用来传送CK3的控制信号线称为控制信号线CK3，具有正电源VDD的电位的电源线称为电源线VDD，以及具有负电源VSS的电位的电源线称为电源线VSS。
描述图44中示出的移位寄存器电路的结构实例的一些特征。
该移位寄存器电路的特征是，电源线VDD和电源线VSS提供在作为移位寄存器电路的输出的OUT(1)以及控制信号线CK1、CK2和CK3之间。作为用来传送时钟信号的控制信号线的控制信号线CK1、CK2和K3具有不断变化的电位。因此，当在控制信号线之间产生寄生电容时，由于控制信号线电位的变化可能产生噪声。由于OUT(1)对应于后一级的移位寄存器电路的输入，因此如果在OUT(1)中产生噪声，则移位寄存器电路容易发生故障。因此，通过提供在控制信号线和OUT(1)之间具有恒定电位的电源线，可以降低在移位寄存器上由控制信号线产生的噪声的影响。
该移位寄存器电路的特征是，在用来连接晶体管32的输出和OUT(1)的金属布线层以及控制信号线CK1、CK2和CK3之间，提供电源线VDD、电源线VSS和晶体管。如上所述，如果在用来连接晶体管32的输出和OUT(1)的金属布线层中产生噪声，则可能发生移位寄存器电路的故障。而且，根据晶体管的设置，需要准备长线。因此，通过在控制信号线之间提供电源线和晶体管，可以防止噪声。
该移位寄存器电路的特征是，进行自举操作的晶体管32是由U形晶体管形成的。晶体管32是用来提供输出的正电源VDD的晶体管；因此，需要高电流性能。通过利用U形晶体管，沟道宽度可以被设置为宽的。
共同地使用晶体管41和42的源极或漏极中的一个。结果，由于用于移位寄存器电路的面积可以更小，因此有利的是能够提供具有更高分辨率和更窄框架的显示器件。
该移位寄存器电路的特征是，电源线和控制信号线具有相同的宽度。一般，大的瞬时电流流过电源线；因此，其宽度被形成为宽的以降低布线电阻。以这种方式，防止了由于瞬时电流致使电压降落而导致的故障。然而，在本发明中，控制信号线用来输出正电源VDD的电位；因此，大的瞬时电流也流过控制信号线。考虑到这一点，优选控制信号线的宽度是宽的。如果控制信号线的宽度与以前一样窄，那么由于大瞬时电流导致的电压降落，控制信号线不能保持电位，这导致移位寄存器电路的故障。考虑到这一点，优选控制信号线和电源线具有相同的宽度。此外，由于在本发明的移位寄存器电路中小电流流过电源线，所以控制信号线可以具有比电源线更宽的宽度。
参考图45描述由底栅型晶体管形成实施例模式1中描述的移位寄存器电路的情况的另一个结构实例。图45示出了实施例模式1中描述的移位寄存器电路的结构实例；然而，本发明并不限于此，且该实施例模式也可以应用于实施例模式2到4中描述的移位寄存器电路。另外，该实施例模式可以应用于除实施例模式1到4中描述的那些之外的移位寄存器电路。
图45中显示的电路利用下述来配置：晶体管31，晶体管32，晶体管41，晶体管42，用来传送控制信号CK1、CK2和CK3的三个控制信号线，以及两个电源线，其是具有正电源VDD的电位的电源线和具有负电源VSS的电位的电源线。用来传送CK1的控制信号线称为控制信号线CK1，用来传送CK2的控制信号线称为控制信号线CK2，用来传送CK3的控制信号线称为控制信号线CK3，具有正电源VDD的电位的电源线称为电源线VDD，以及具有负电源VSS的电位的电源线称为电源线VSS。
描述图45示出的移位寄存器电路的结构实例的一些特征。
该移位寄存器电路的特征是，构成移位寄存器电路的晶体管被设置为被具有恒定电位的电源线夹在中间。当使用自举操作时，由于存在处于浮置状态的节点，所以需要降低噪声。即，通过用具有恒定电位的电源线将晶体管夹在中间，可以降低由控制信号线或其它电路产生的噪声。
[实施例1]
在该实施例中，描述像素的结构实例。图24A和24B是每个都示出本发明的面板中的像素的截面图。它们示出了其中晶体管用作在像素中设置的开关元件以及发光元件用作在像素中设置的显示介质的例子。
在图24A和24B中，参考数字2400表示衬底，2401表示基膜，2402和2412的每个表示半导体层，2403表示第一绝缘膜，2404表示栅电极，2414表示电极，2405表示第二绝缘膜，2406表示可以用作源电极或漏电极的电极，2407表示第一电极，2408表示第三绝缘膜，2409表示发光层，2417表示第二电极，2410表示晶体管，2415表示发光元件，以及2411表示电容器。在图24A和24B中，晶体管2410和电容器2411被示为形成像素的元件的代表。描述图24A的结构。
衬底2400可以是例如硼硅酸钡玻璃衬底或硼硅酸铝玻璃衬底的玻璃衬底、石英衬底、陶瓷衬底等。可替换地，衬底2400可以是每个都具有其上方形成了绝缘膜的表面的金属衬底，包括不锈钢，或半导体衬底。可替换地，衬底2400可以由例如塑料的柔性合成树脂形成。衬底2400的表面可以预先通过例如CMP的抛光被平面化。
基膜2401可以是绝缘膜，例如氧化硅、氮化硅或氧氮化硅。基膜2401可以防止包含于衬底2400的碱土金属或例如Na的碱金属扩散到半导体层2402中并对晶体管2410的特性造成不利的影响。虽然在图24A和24B中，基膜2401由单层形成，但它可以由两层或更多层形成。注意，如同在使用石英衬底的情况下在杂质扩散不是大问题的情况下，不总是需要提供基膜2401。
作为半导体层2402和2412，可以使用图案化的结晶半导体膜和非晶半导体膜。可以通过结晶化非晶半导体膜获得结晶半导体膜。作为结晶化方法，可以使用激光结晶化、利用RTA或退火炉的热结晶化、使用用于促进结晶化的金属元素的热结晶化等。半导体层2402包括沟道形成区和对其加入赋予导电类型的杂质元素的一对杂质区。注意，可以在沟道形成区和该对杂质区之间提供以低浓度对其加入杂质元素的另一个杂质区。从而，半导体层2412可以具有其中赋予导电类型的杂质元素被加入整个半导体层2412的结构。
通过利用氧化硅、氮化硅、氧氮化硅等，第一绝缘膜2403可以由单层或多个膜的叠层形成。要注意，包含氢的层用作第一绝缘膜2403，且可以氢化半导体层2402。
栅电极2404和电极2414由选自Ta、W、Ti、Mo、Al、Cu、Cr和Nd的元素或包含这些元素的合金或混合物的单层或叠层形成。
晶体管2410包括半导体层2402、栅电极2404、和在半导体层2402和栅电极2404之间的第一绝缘膜2403。虽然在图24A和24B中，只有连接到发光元件2415的第一电极2407的晶体管2410被示为构成像素的晶体管，但是像素可以包括多个晶体管。此外，虽然在该实施例中，示出了晶体管2410作为顶栅晶体管，但是它也可以是在半导体层下具有栅电极的底栅晶体管，或在半导体层的上面和下面具有栅电极的双栅晶体管。
电容器2411包括作为电介质的第一绝缘膜2403和作为与插入其间的第一绝缘膜2403彼此面对的电极对的半导体层2412和电极2414。图24A和24B示出了一个实例，其中包含于像素中的电容器的该电极对中的一个为与晶体管2410的半导体层2402同时形成的半导体层2412，且另一个电极为与晶体管2410的栅电极2404同时形成的电极2414。然而，本发明并不限于此。
第二绝缘膜2405可以由无机绝缘膜或有机绝缘膜的单层或叠层形成。作为无机绝缘膜，可以使用通过CVD形成的氧化硅膜、通过SOG(玻璃上旋涂)施加的氧化硅膜等。作为有机绝缘膜，可以使用聚酰亚胺、聚酰胺、BCB(苯并环丁烯)、丙烯酸、正光敏有机树脂、负光敏有机树脂等的膜。
此外，作为第二绝缘膜2405，可以使用具有硅(Si)和氧(O)的结合的构架的材料。作为这种材料的取代基，使用至少包含氢的有机基团(例如，烷基或芳香烃)。可替换地，可以使用氟代基(fluoro group)、或至少包含氢的有机基团和氟代基两者作为取代基。
第二绝缘膜2405的表面可以用高密度等离子体来处理以被氮化。该高密度等离子体是通过利用具有高频率例如2.45GHz的微波产生的。注意，使用具有1×1011到1×1013cm-3的电子密度和0.2到2.0eV(更优选，0.5到1.5eV)的电子温度的高密度等离子体。由于具有低电子温度的特征的高密度等离子体具有如上面提到的活性中心的低动能，所以与常规等离子体处理相比，可以以较少的等离子体损伤形成具有较少缺陷的膜。在高密度等离子体处理中，衬底2400的温度设定在350到450℃。此外，在用于产生高密度等离子体的设备中，用来产生微波的天线和衬底2400之间的距离设定为20到80mm(优选，20到60mm)。
在氮(N2)和稀有气体(包含He、Ne、Ar、Kr和Xe中的至少一种)的气氛中，或在氮、氢(H2)和稀有气体的气氛中，或在氨(NH3)和稀有气体的气氛中，进行前面提到的高密度等离子体处理，以氮化第二绝缘膜2405的表面。通过用高密度等离子体的氮化处理形成的第二绝缘膜2405的表面与H或例如He、Ne、Ar、Kr或Xe的元素相混合。例如，氧化硅膜或氮氧化硅膜用作第二绝缘膜2405，并经受高密度等离子体处理以形成氮化硅膜。通过利用包含于由此形成的氮化硅膜中的氢，可以氢化晶体管2410的半导体层2402。注意，氢化处理可以结合前面提到的利用包含于第一绝缘膜2403中的氢的氢化处理。注意，可以在由前面提到的高密度等离子体处理形成的氮化物膜上形成绝缘膜，以便用作第二绝缘膜2405。
电极2406是由选自Al、Ni、C、W、Mo、Ti、Pt、Cu、Ta、Au和Mn的元素或包含这些元素的合金的单层或叠层形成的。
第一电极2407和第二电极2417的一个或两个可以是透光电极。作为透光电极，可以使用包含氧化钨的氧化铟(IWO)、包含氧化钨的氧化铟锌(IWZO)、包含氧化钛的氧化铟(ITiO)、包含氧化钛的氧化铟锡(ITTiO)等。可替换地，不必说，可以使用氧化铟锡(ITO)、氧化铟锌(IZO)、对其加入氧化硅的氧化铟锡(ITSO)等。
发光层2409优选由具有不同功能的多个层形成，例如，空穴注入/传输层、发光层和电子注入/传输层。
空穴注入/传输层优选由包括具有空穴传输特性的有机化合物材料和相对于有机化合物材料具有接受电子的特性的无机化合物材料的化合物材料形成。这种结构在最初几乎不具有固有载流子的有机化合物中产生许多空穴载流子，以便可以获得十分优良的空穴注入/传输特性。从而，驱动电压可以设为低于常规驱动电压。此外，由于在不升高驱动电压的情况下空穴注入/传输层可以被制作成厚的，所以可以抑制由于灰尘等导致的发光元件的短路。
作为具有空穴传输特性的有机化合物材料，作为例子给出了：4，4’，4”-三[N-(3-甲基苯基)-N-苯氨基]-三苯胺(4，4’，4”-tris[N-(3-methylphenyl)-N-phenylamino]-triphenylamine)(缩写为MTDATA)，1，3，5-三[N，N-二(m-甲苯基)氨基]苯(1，3，5-tris[N，N-di(m-tolyl)amino]benzene)(缩写为m-MTDAB)，N，N’-二苯基-N，N’-二(3-甲基苯基)-1，1’-联二苯-4，4’-二胺(N，N’-diphenyl-N，N’-bis(3-methylphenyl)-1，1′-biphenyl-4，4′-diamine)(缩写为TPD)，4，4’-二[N-(1-萘基)-N-苯氨基]联二苯(4，4′-bis[N-(1-naphthyl)-N-phenylamino]biphenyl)(缩写为NPB)等。然而，具有空穴传输特性的有机化合物材料并不限于该例子。
作为具有接受电子的特性的无机化合物材料，作为例子给出了：氧化钛、氧化锆、氧化钒、氧化钼、氧化钨、氧化铼、氧化钌和氧化锌等。具体地，氧化钒、氧化钼、氧化钨和氧化铼是优选的，因为这些氧化物可以容易地用于真空沉积。
电子注入/传输层是利用具有电子传输特性的有机化合物材料形成的。具体地，作为例子给出了：三(8-羟基喹啉)铝(tris(8-quinolinolato)aluminum)(缩写为Alq3)、三(4-甲基-8-羟基喹啉)铝(tris(4-methyl-8-quinolinolato)ahrminum)(缩写为Almq3)等。然而，具有电子传输特性的有机化合物材料不限于该例子。
作为发光层，可以给出下面的化合物作为例子：9，10-二(2-萘基)蒽(9，10-di(2-naphthyl)anthracene)(缩写为DNA)，9，10-二(2-萘基)-2-叔-丁基蒽(9，10-di(2-naphthyl)-2-tert-butylanthracene)(缩写为t-BuDNA)，4，4’-双(2，2-二苯基乙烯基)联二苯(4，4′-bis(2，2-diphenylvinyl)biphenyl)(缩写为DPVBi)，香豆素30，香豆素6，香豆素545，香豆素545T，二萘嵌苯(perylene)，红荧烯(rubrene)，periflanthene，2，5，8，11-四(叔-丁基)二萘嵌苯(2，5，8，11-tetra(tert-butyl)perylene)(缩写为TBP)，9，10-二苯基蒽(9，10-diphenylanthracene)(缩写为DPA)，5，12-二苯基丁省(5，12-diphenyltetracene)，4-(二氰基亚甲基)-2-甲基-[p-(二甲基氨基)苯乙烯基]-4H-吡喃(4-(dicyanomethylene)-2-methyl-[p-(dimethylamino)styryl]-4H-pyran)(缩写为DCM1)，4-(二氰基亚甲基)-2-甲基-6-[2-(久洛尼定-9-基)乙烯基]-4H-吡喃(4-(dicyanomethylene)-2-methyl-6-[2-julolidine-9-yl)ethenyl]-4H-pyran)(缩写为DCM2)，4-(二氰基亚甲基)-2，6-二[p-(二甲基氨基)苯乙烯基]-4H-吡喃(4-(dicyanomethylene)-2，6-bis[p-(dimethylamino)styryl]-4H-pyran)(缩写为BisDCM)，等等。可替换地，可以使用能够发射磷光的化合物，例如，二[2-(4’，6’-二氟代苯基)吡啶-N，C2’]铱(甲基吡啶)(bis[2-(4’，6’-difluorophenyl)pyridinato-N，C2’]iridium(picolinate))(缩写为FIrpic)，二{2-[3’，5’-二(三氟代甲基)苯基]吡啶-N，C2’}铱(甲基吡啶)(bis{2-[3’，5’-bis(trifluoromethyl)phenyl]pyridinato-N，C2’}iridium(picolinate))(缩写为Ir(CF3ppy)2(pic))，三(2-苯基吡啶-N，C2’)铱(tris(2-phenylpyridinato-N，C2’)iridium)(缩写为Ir(ppy)3)，二(2-苯基吡啶-N，C2’)铱(乙酰丙酮)(bis(2-phenylpyridinato-N，C2’)iridium(acetylacetonate))(缩写为Ir(ppy)2(acac))，二[2-(2’-噻嗯基)吡啶-N，C3’]铱(乙酰丙酮)(bis(2-(2’-thienyl)pyridinato-N，C3’]iridium(acetylacetonate))(缩写为Ir(thp)2(acac))，二(2-苯基喹啉-N，C2’)铱(乙酰丙酮)(bis(2-phenylquinolinato-N，C2’)iridium(acetylacetonate))(缩写为Ir(pq)2(acac))，或二[2-(2’-苯并噻嗯基)吡啶-N，C3’]铱(乙酰丙酮)(bis[2-(2’-benzothienyl)pyridinato-N，C3’]iridium(acetylacetonate))(缩写为Ir(btp)2(acac))。
此外，作为能用于形成发光层的高分子电致发光材料，作为例子给出了聚对苯撑1，2-亚乙烯基(polyparaphenylene vinylene)基材料、聚对苯撑基材料、聚噻吩基材料、或聚芴(polyfluorene)基材料。
在任一情况下，可以变化发光层的结构。因此，代替提供特定的空穴或电子注入/传输层或发光层，可以允许结构的修改，例如提供电极层以便用于空穴或电子注入/传输层或发光层，或提供分散的发光材料，直到可以获得作为发光元件的物体。
第一电极2407和第二电极2417中的另一个可以由非透光材料形成。例如，可以使用例如Li或Cs的碱金属，例如Mg、Ca或Sr的碱土金属，包含这些金属的合金(Mg:Ag，Al:Li，Mg:In等)，这些金属的化合物(CaF2或CaN)，或例如Yb或Er的稀土金属。
第三绝缘膜2408可以利用与第二绝缘膜2405相同的材料形成。在第一电极2407的外围上形成第三绝缘膜2408，以便覆盖第一电极2407的端部，并具有分开邻近像素之间的发光层2409的功能。
发光层2409由单层或多层形成。在其由多层形成的情况下，根据载流子传输特性，这些层可以分成空穴注入层、空穴传输层、发光层、电子传输层、电子注入层等。注意，层之间的边界不总是需要是清晰的，且存在构成邻近层的材料彼此混合使得界面不清晰的情况。有机材料或无机材料可以用于每个层。作为有机材料，可以使用高分子有机材料、中分子有机材料和低分子有机材料中的任何一种。
发光元件2415由发光层2409和将发光层2409插入其间的第一电极2407和第二电极2417形成。第一电极2407和第二电极2417中的一个对应于阳极，且另一个对应于阴极。当在阳极和阴极之间施加比阈值电压高的正向偏压时，电流从阳极流向阴极，因此发光元件2415发射光。
描述图24B的结构。注意，相同的参考数字用于图24A和24B中的公共部分，并省略描述。图24B示出了其中绝缘膜2418夹在图24A中的第二绝缘膜2405和第三绝缘膜2408之间的结构。在形成在绝缘膜2418中的接触孔中连接第二电极2416和第一电极2406。
绝缘膜2418可以具有与第二绝缘膜2405相同的结构。第二电极2416可以具有与第一电极2406相同的结构。
[实施例2]
在该实施例中，描述利用非晶硅(a-Si:H)膜作为晶体管的半导体层的情况。图28A和28B每个都示出了顶栅晶体管的情形，以及图29A至30B每个都示出了底栅晶体管的情形。
图28A示出了利用非晶硅作为半导体层的顶栅晶体管的截面图。在衬底2801上形成基膜2802。此外，在基膜2802上形成像素电极2803。另外，在相同的层中用与像素电极2803相同的材料形成第一电极2804。
作为衬底，可以使用玻璃衬底、石英衬底、陶瓷衬底等。基膜2802可以使用氮化铝、氧化硅、氮氧化硅等的单层或其叠层形成。
在基膜2802上形成线2805和2806，并用线2805覆盖像素电极2803的端部。分别在线2805和2806上形成每个都具有N型导电性的N型半导体层2807和2808。另外，在线2805和2806之间以及在基膜2802之上，形成半导体层2809，其部分地延伸以覆盖N型半导体层2807和2808。注意，这种半导体层是由非晶半导体膜形成的，例如非晶硅(a-Si:H)膜或微晶半导体(μ-Si:H)膜。然后，在半导体层2809上形成栅极绝缘膜2810，以及绝缘膜2811用与栅极绝缘膜2810相同的材料形成在相同的层中，并且也在第一电极2804上方。注意，作为栅极绝缘膜2810，可使用氧化硅膜、氮化硅膜等。
在栅极绝缘膜2810上形成栅电极2812。另外，第二电极2813用与栅电极相同的材料形成在相同的层中，并且也在第一电极2804上方，且绝缘膜2811插入其间。电容器2819对应于绝缘膜2811插入第一电极2804和第二电极2813之间的区域。形成层间绝缘膜2814，以便覆盖像素电极2803的端部、驱动晶体管2818和电容器2819。
在层间绝缘膜2814和位于层间绝缘膜2814的开口部分中的像素电极2803上形成包括有机化合物的层2815和对电极2816。由此，发光元件2817对应于包括有机化合物的层2815插入像素电极2803和对电极2816之间的区域。
图28A示出的第一电极2804可以由图28B示出的第一电极2820形成。在相同的层中用与线2805和2806相同的材料形成第一电极2820。
图29A和29B是具有利用非晶硅作为其半导体层的底栅晶体管的显示面板的部分截面图。在衬底2901上形成栅电极2903。此外，在相同的层中用与栅电极2903相同的材料形成第一电极2904。高熔点金属可以用于栅电极2903，例如Ti、Cr、Mo、W或Ta。
形成栅极绝缘膜2905，以覆盖栅电极2903和第一电极2904。作为栅极绝缘膜2905，使用氧化硅膜、氮化硅膜等。
在栅极绝缘膜2905上形成半导体层2906。另外，在相同的层中用与半导体层2906相同的材料形成半导体层2907。作为衬底，可以使用玻璃衬底、石英衬底、陶瓷衬底等。
在半导体层2906上形成具有N型导电性的N型半导体层2908和2909，且在半导体层2907上形成N型半导体层2910。分别在N型半导体层2908和2909上形成线2911和2912，且在N型半导体层2910上，在相同的层中用与线2911和2912相同的材料形成导电层2913。
由半导体层2907、N型半导体层2910和导电层2913形成第二电极。注意，形成具有其中在第二电极和第一电极2904之间插入栅极绝缘膜2905的结构的电容器2920。
延伸线2911的一个端部，并形成像素电极2914，使得其与延伸的线2911的上部接触。
然后，形成绝缘层2915以覆盖像素电极2914的端部、驱动晶体管2919和电容器2920。在像素电极2914和绝缘层2915上形成包括有机化合物的层2916和对电极2917。发光元件2918对应于包括有机化合物的层2916插入像素电极2914和对电极2917之间的区域。
不必需要半导体层2907和N型半导体层2910成为电容器的第二电极的一部分。即，第二电极可以是导电层2913，以便电容器可以具有栅极绝缘膜插入第一电极2904和导电层2913之间的这种结构。
注意，在图29A中，在形成线2911之前形成像素电极2914，由此可获得图29B示出的电容器2920，其具有栅极绝缘膜2905插入第一电极2904和由像素电极2914形成的第二电极2921之间的结构。
虽然图29A和29B示出了反转交错沟道蚀刻晶体管，但是可以使用沟道保护晶体管。参考图30A和30B描述沟道保护晶体管。
图30A示出的沟道保护晶体管与图29A示出的沟道蚀刻驱动晶体管2919的不同之处在于，在半导体层2906中的沟道形成区上提供用作蚀刻掩模的绝缘层3001。其它公共部分用相同的参考数字表示。
类似地，图30B示出的沟道保护晶体管与图29B示出的沟道蚀刻驱动晶体管2919的不同之处在于，在半导体层2906中的沟道形成区上提供用作蚀刻掩模的绝缘层3001。其它公共部分用相同的参考数字表示。
通过利用非晶半导体膜作为包含于该实施例的像素中的晶体管的半导体层(沟道形成区，源区，漏区等)，可以降低制造成本。例如，通过利用图6和7示出的像素结构，可以应用非晶半导体膜。
该实施例的像素结构可以应用于的晶体管和电容器的结构不限于上面描述的那些，并且可以使用多种晶体管和电容器结构。
可以与实施例1自由地结合来实施该实施例。
[实施例3]
在该实施例中，描述利用等离子体处理的半导体器件的制造方法，作为例如制造包括晶体管的半导体器件的方法。
图31A到31C示出了包括晶体管的半导体器件的结构实例。注意，图31B对应于沿着图31A中的线a-b的截面图，而图31C对应于沿着图31A中的线c-d的截面图。
图31A到31C示出的半导体器件包括提供在衬底4601上且绝缘膜4602插入其间的半导体膜4603a和4603b、提供在半导体膜4603a和4603b上且栅极绝缘层4604插入其间的栅电极4605、被提供以便覆盖栅电极4605的绝缘膜4606和4607、和提供在绝缘膜4607上并电连接到半导体膜4603a和4603b的源区或漏区的导电膜4608。虽然图31A到31C示出了提供利用半导体膜4603a的一部分作为沟道区的n沟道晶体管4610a、和利用半导体膜4603b的一部分作为沟道区的p沟道晶体管4610b的情形，但是本发明并不限于这种结构。例如，虽然在图31A到31C中，n沟道晶体管4610a被提供有LDD区，而p沟道晶体管4610b没有被提供LDD区，但是这些结构可以被提供为两个晶体管都被提供有LDD区或任何一个晶体管都不被提供有LDD区。
在该实施例中，图31A到31C示出的半导体器件是通过氧化或氮化半导体膜或绝缘膜，即通过对衬底4601、绝缘膜4602、半导体膜4603a和4603b、栅极绝缘膜4604、绝缘膜4606和绝缘膜4607中的至少一层进行等离子体氧化或氮化处理制造的。以这种方式，通过利用等离子体处理氧化或氮化半导体膜或绝缘膜，可以对该半导体膜或绝缘膜的表面改性，由此与通过CVD或溅射形成的绝缘膜相比，可以形成更致密的绝缘膜。因此，可以抑制例如针孔的缺陷，并由此可以改善半导体器件的特性等。
在该实施例中，参考各图描述通过利用等离子体处理氧化或氮化图31A到31C示出的半导体膜4603a和4603b或栅极绝缘膜4604的半导体器件的制造方法。
描述岛状半导体膜均被形成为具有几乎直角的边缘部分的情形。
首先，在衬底4601上形成具有岛形状的半导体膜4603a和4603b(图32A)。具有岛形状的半导体膜4603a和4603b可以通过下述来提供：利用含硅(Si)作为主要成分的材料(例如，SixGe1-x)在预先形成在衬底4601上的绝缘膜4602上，利用溅射、LPCVD、等离子体CVD等形成非晶半导体膜，然后结晶化该非晶半导体膜，并进一步选择性地蚀刻该半导体膜。注意，可以通过结晶化方法进行非晶半导体膜的结晶化，例如激光结晶化、利用RTA或退火炉的热结晶化、利用促进结晶化的金属元素的热结晶化、或其结合。注意，在图32A中，具有岛形状的半导体膜4603a和4603b均被形成为具有几乎直角(θ＝85到100°)的边缘部分。
随后，通过等离子体处理氧化或氮化半导体膜4603a和4603b，以分别在半导体膜4603a和4603b的表面上形成氧化物或氮化物膜4621a和4621b(在下文中还称为绝缘膜4621a和4621b)(图32B)。例如，当Si用于半导体膜4603a和4603b时，形成了氧化硅(SiOx)或氮化硅(SiNx)作为绝缘膜4621a和4621b。此外，在通过等离子体处理被氧化之后，半导体膜4603a和4603b可以再次经受等离子体处理以被氮化。在这种情况下，首先在半导体膜4603a和4603b上形成氧化硅，然后在氧化硅的表面上形成氧氮化硅(SiNxOy)(x＞y)。注意，在通过等离子体处理氧化半导体膜的情况下，该等离子体处理是在氧气氛(例如，包含氧(O2)和稀有气体(包含He、Ne、Ar、Kr和Xe中的至少一种)的气氛，包含氧、氢(H2)和稀有气体的气氛，或包含一氧化二氮和稀有气体的气氛)中进行的。同时，在通过等离子体处理氮化半导体膜的情况下，该等离子体处理是在氮气氛(例如，包含氮(N2)和稀有气体(包含He、Ne、Ar、Kr和Xe中的至少一种)的气氛，包含氮、氢和稀有气体的气氛，或包含NH3和稀有气体的气氛)中进行的。作为稀有气体，例如，可以使用Ar。可替换地，可以使用Ar和Kr的混合气体。因此，绝缘膜4621a和4621b含有用于等离子体处理的稀有气体(包含He、Ne、Ar、Kr和Xe中的至少一种)，且在使用Ar的情况下，绝缘膜4621a和4621b包含Ar。
由于等离子体处理是在包含前面提到的气体的气氛中进行的，并且条件是1×1011到1×1013cm-3的等离子体电子密度和0.5到1.5eV的等离子体电子温度。由于等离子体电子密度高且形成在衬底4601上的处理对象(这里是半导体膜4603a和4603b)的外围上的电子温度低，所以可以防止对处理对象的等离子体损伤。另外，由于等离子体电子密度与1×1011cm-3一样高或更高，所以与通过CVD、溅射等形成的膜相比，由利用等离子体处理氧化或氮化处理对象所形成的氧化物或氮化物膜在厚度的均匀性等和致密方面是有优势的。此外，由于等离子体电子温度与1eV一样低或更低，所以与常规的等离子体处理或热氧化相比，可以在更低的温度下进行氧化或氮化处理。例如，即使在比玻璃衬底的应变点低100度或更多的温度下进行等离子体处理时，仍可以充分地进行氧化或氮化处理。注意，作为产生等离子体的频率，可以使用高频，例如微波(2.45GHz)。注意，除非下面说明，否则等离子体处理将在前面提到的条件下进行。
随后，形成栅极绝缘膜4604以覆盖绝缘膜4621a和4621b(图32C)。可通过溅射、LPCVD或等离子体CVD形成栅极绝缘膜4604，以具有包含氧或氮的绝缘膜的单层结构或叠层结构，例如氧化硅、氮化硅、氮氧化硅(SiOxNy)(x＞y)或氧氮化硅(SiNxOy)(x＞y)。例如，当Si用于半导体膜4603a和4603b，且在半导体膜4603a和4603b的表面上Si通过等离子体处理被氧化以形成氧化硅作为绝缘膜4621a和4621b时，形成氧化硅作为绝缘膜4621a和4621b上的栅极绝缘膜。另外，在图32B中，当通过用等离子体处理氧化或氮化半导体膜4603a和4603b形成的绝缘膜4621a和4621b足够厚时，绝缘膜4621a和4621b可以用作栅极绝缘膜。
随后，通过在栅极绝缘膜4604上形成栅电极4605等，可制造具有n沟道晶体管4610a和p沟道晶体管4610b的半导体器件，其分别具有岛状的半导体膜4603a和4603b作为沟道区(图32D)。
以这种方式，通过在半导体膜4603a和4603b上提供栅极绝缘膜4604之前，利用等离子体处理氧化或氮化半导体膜4603a和4603b的表面，可以防止栅电极和半导体膜之间的短路等，其是由在沟道区的边缘部分4651a和4651b的栅极绝缘膜4604的覆盖缺陷导致的。即，如果岛状半导体膜的边缘部分具有几乎直角(θ＝85到100度)，那么所关注的是当形成栅极绝缘膜以覆盖通过CVD、溅射等形成的半导体膜时，可能导致覆盖缺陷，其是由在半导体膜的边缘部分栅极绝缘膜的破裂等造成的。然而，可以通过预先利用等离子体处理氧化或氮化半导体膜的表面来防止这种覆盖缺陷等。
可替换地，在图32C中，可以在形成栅极绝缘膜4604之后，通过进行等离子体处理氧化或氮化栅极绝缘膜4604。在这种情况下，通过对被形成以覆盖半导体膜4603a和4603b(图33B)的栅极绝缘膜4604进行等离子体处理来氧化或氮化栅极绝缘膜4604，在栅极绝缘膜4604的表面上形成氧化物或氮化物膜(在下文中也称为绝缘膜4623)(图33A)。可以用类似图32B中的那些的条件进行等离子体处理。另外，绝缘膜4623包含用于等离子体处理的稀有气体，并且例如当Ar用于等离子体处理时包含Ar。
可替换地，参考图33B，在通过在氧气氛中进行等离子体处理来氧化栅极绝缘膜4604之后，栅极绝缘膜4604可以再次在氮气氛中经受等离子体处理，以便被氮化。在这种情况下，首先形成氧化硅或氮氧化硅(SiOxNy)(x＞y)以具有半导体膜4603a和4603b的形状，然后形成氧氮化硅(SiNxOy)(x＞y)以与栅电极4605接触。在那之后，通过在绝缘膜4623上形成栅电极4605等，可制造具有n沟道晶体管4610a和p沟道晶体管4610b的半导体器件，其分别具有岛状的半导体膜4603a和4603b作为沟道区(图33C)。以这种方式，通过利用等离子体处理氧化或氮化栅极绝缘膜的表面，可以对栅极绝缘膜的表面改性以形成致密膜。与通过CVD或溅射形成的绝缘膜相比，通过等离子体处理获得的绝缘膜是致密的，并且具有很少的例如针孔的缺陷。因此，可以改善晶体管的特性。
虽然图33A到33C示出了通过预先对半导体膜4603a和4603a进行等离子体处理来氧化或氮化半导体膜4603a和4603a的表面的情况，但是可以使用不对半导体膜4603a和4603a进行等离子体处理，而在形成栅极绝缘膜4604之后进行等离子体处理的方法。以这种方式，通过在形成栅电极之前进行等离子体处理，即使由于诸如半导体膜边缘部分的栅极绝缘膜的破裂的覆盖缺陷导致暴露半导体膜，半导体膜也可以被氧化或氮化；因此，可以防止栅电极和半导体膜之间的短路等，其是由半导体膜边缘部分的栅极绝缘膜的覆盖缺陷造成的。
以这种方式，通过利用等离子体处理氧化或氮化半导体膜或栅极绝缘膜，即使形成岛状半导体膜以具有具有几乎直角的边缘部分，仍可以防止栅电极和半导体膜之间的短路等，其是由半导体膜边缘部分的栅极绝缘膜的覆盖缺陷造成的。
随后，示出了形成在衬底上的岛状半导体膜被提供有锥形的边缘部分(θ＝30到85°)的情形。
首先，在衬底4601上形成具有岛形状的半导体膜4603a和4603b(图34A)。具有岛形状的半导体膜4603a和4603b可以通过下述来提供：利用包含硅(Si)作为主要成分的材料(例如，SixGe1-x)等在预先形成在衬底4601上的绝缘膜4602上，利用溅射、LPCVD、等离子体CVD等形成非晶半导体膜，然后通过激光结晶化、利用RTA或退火炉的热结晶化、利用促进结晶化的金属元素的热结晶化来结晶化该非晶半导体膜，并进一步选择性地蚀刻该将要被去除的半导体膜。注意，在图34A中，形成岛状半导体膜以具有锥形的边缘部分(θ＝30到85°)。
随后，形成栅极绝缘膜4604以覆盖半导体膜4603a和4603b(图34B)。通过溅射、LPCVD、等离子体CVD等，可以提供栅极绝缘膜4604以具有绝缘膜的单层结构或叠层结构，该绝缘膜包含氧或氮，例如，氧化硅、氮化硅、氮氧化硅(SiOxNy)(x＞y)或氧氮化硅(SiNxOy)(x＞y)。
随后，通过利用等离子体处理氧化或氮化栅极绝缘膜4604，在栅极绝缘膜4604的表面上形成氧化物或氮化物膜(在下文中也称为绝缘膜4624)(图34C)。该等离子体处理可以在前面提到的条件下进行。例如，在氧化硅或氮氧化硅(SiOxNy)(x＞y)用作栅极绝缘膜4604的情况下，通过在氧气氛中进行等离子体处理氧化栅极绝缘膜4604，由此，与通过CVD、溅射等形成的栅极绝缘膜相比，可在栅极绝缘膜的表面上形成具有很少的缺陷例如针孔的致密膜。另一方面，当在氮气氛中通过等离子体处理氮化栅极绝缘膜4604时，在栅极绝缘膜4604的表面上可以提供氧氮化硅膜(SiNxOy)(x＞y)作为绝缘膜4624。可替换地，在通过在氧气氛中执行等离子体处理来氧化栅极绝缘膜4604之后，栅极绝缘膜4604可以在氮气氛中再次经受等离子体处理，以便被氮化。另外，绝缘膜4624包含用于等离子体处理的稀有气体，并且例如当Ar用于等离子体处理时包含Ar。
随后，通过在栅极绝缘膜4604上形成栅电极4605等，可制造具有n沟道晶体管4610a和p沟道晶体管4610b的半导体器件，其分别具有岛状的半导体膜4603a和4603b作为沟道区(图34D)。
以这种方式，通过对栅极绝缘膜进行等离子体处理，可以在栅极绝缘膜的表面上提供由氧化物或氮化物膜制成的绝缘膜，并由此可以对栅极绝缘膜的表面改性。由于与通过CVD或溅射形成的栅极绝缘膜相比，通过利用等离子体处理的氧化或氮化获得的绝缘膜是致密的并且具有很少的例如针孔的缺陷，所以可以改善晶体管的特性。另外，通过形成半导体膜以具有锥形的边缘部分，可以防止栅电极和半导体膜之间的短路等，其是由半导体膜边缘部分的栅极绝缘膜的覆盖缺陷造成的。而且，通过在形成栅极绝缘膜之后进行等离子体处理，可以更有效地防止栅电极和半导体膜之间的短路等。
随后，参考各图描述与图34A到34D中的不同的半导体器件的制造方法。具体地，示出对半导体膜的锥形边缘部分选择性地进行等离子体处理的情况。
首先，在衬底4601上形成具有岛形状的半导体膜4603a和4603b(图35A)。具有岛形状的半导体膜4603a和4603b可以通过下述来提供：利用包含硅(Si)作为主要成分的材料(例如，SixGe1-x)等，在预先形成在衬底4601上的绝缘膜4602上，利用溅射、LPCVD、等离子体CVD等形成非晶半导体膜，结晶化该非晶半导体膜，并进一步通过利用抗蚀剂4625a和4625b作为掩模选择性地蚀刻该半导体膜。注意，可以通过结晶化方法进行非晶半导体膜的结晶化，例如激光结晶化、利用RTA或退火炉的热结晶化、利用促进结晶化的金属元素的热结晶化、或其结合。
随后，在去除用来蚀刻半导体膜的抗蚀剂4625a和4625b之前，通过等离子体处理选择性地氧化或氮化具有岛形状的半导体膜4603a和4603b的边缘部分，由此在半导体层4603a和4603b的边缘部分上形成氧化物或氮化物膜(在下文中也称为绝缘膜4626)(图35B)。等离子体处理是在前面提到的条件下进行的。另外，绝缘膜4626包含用于等离子体处理的稀有气体。
随后，形成栅极绝缘膜4604以覆盖半导体膜4603a和4603b(图35C)。可以用与前面提到的类似的方式形成栅极绝缘膜4604。
随后，通过在栅极绝缘膜4604上形成栅电极4605等，可制造具有n沟道晶体管4610a和p沟道晶体管4610b的半导体器件，其分别具有岛状的半导体膜4603a和4603b作为沟道区(图35D)。
当半导体膜4603a和4603b被提供有锥形的边缘部分时，形成于半导体膜4603a和4603b的部分内的沟道区的边缘部分4652a和4652b也是锥形的，由此半导体膜和该部分内的栅极绝缘膜的厚度不同于中心部分内的厚度，其对晶体管的特性可能产生不利影响。由此，由沟道区边缘部分导致的对晶体管的这种影响，可以通过在半导体膜也就是沟道区的边缘部分上，这里通过利用等离子体处理选择性地氧化或氮化沟道区的边缘部分形成绝缘膜来降低。
虽然图35A到35D示出了通过等离子体处理仅氧化或氮化半导体膜4603a和4603b的边缘部分的实例，但是如图34C所示，也可以通过等离子体处理氧化或氮化栅极绝缘膜4604(图37A)。
接下来，参考各图描述与前面描述的不同的半导体器件的制造方法。具体地，示出了对具有锥形形状的半导体膜进行等离子体处理的情形。
首先，与前面提到的类似，在衬底4601上形成具有岛形状的半导体膜4603a和4603b(图36A)。
接下来，通过等离子体处理氧化或氮化半导体膜4603a和4603b，由此在半导体膜4603a和4603b的表面上形成氧化物或氮化物膜(在下文中也称为绝缘膜4627a和4627b)(图36B)。等离子体可以在前面提到的条件下进行。例如，当Si用于半导体膜4603a和4603b时，形成氧化硅或氮化硅作为绝缘膜4627a和4627b。另外，在通过等离子体处理被氧化之后，半导体膜4603a和4603b可以再次经受等离子体处理以被氮化。在这种情况下，首先在半导体膜4603a和4603b上形成氧化硅或氮氧化硅(SiOxNy)(x＞y)，然后在氧化硅上形成氧氮化硅(SiNxOy)(x＞y)。因此，绝缘膜4627a和4627b包含用于等离子体处理的稀有气体。注意，通过执行等离子体处理同时氧化或氮化半导体膜4603a和4603b的边缘部分。
接下来，形成栅极绝缘膜4604以覆盖绝缘膜4627a和4627b(图36C)。通过溅射、LPCVD、等离子体CVD等，可以形成栅极绝缘膜4604以具有包含氧或氮的绝缘膜的单层结构或叠层结构，例如氧化硅、氮化硅、氮氧化硅(SiOxNy)(x＞y)或氧氮化硅(SiNxOy)(x＞y)。例如，当Si用于半导体膜4603a和4603b，且通过等离子体处理氧化半导体膜4603a和4603b的表面以形成氧化硅作为绝缘膜4627a和4627b时，形成氧化硅作为绝缘膜4627a和4627b上的栅极绝缘膜。
接下来，通过在栅极绝缘膜4604上形成栅电极4605等，可制造具有n沟道晶体管4610a和p沟道晶体管4610b的半导体器件，其分别具有岛状的半导体膜4603a和4603b作为沟道区(图36D)。
当半导体膜被提供有锥形的边缘部分时，形成于部分半导体膜内的沟道区的边缘部分也是锥形的，其对半导体元件的特性有不利影响。可以通过利用等离子体处理氧化或氮化半导体膜来降低对半导体元件的这种影响，因为沟道区的边缘部分也可以相应地被氧化或氮化。
虽然图36A到36D示出了通过等离子体处理仅氧化或氮化半导体膜4603a和4603b的实例，但是不必说，如图34B所示，也可以通过利用等离子体处理氧化或氮化栅极绝缘膜4604(图37B)。在这种情况下，在通过在氧气氛中的等离子体处理被氧化之后，栅极绝缘膜4604可以再次经受等离子体处理以被氮化。在这种情况下，首先形成氧化硅(SiOx)或氮氧化硅(SiOxNy)(x＞y)以具有半导体膜4603a和4603b的形式，然后形成氧氮化硅(SiNxOy)(x＞y)以与栅电极4605接触。
在这时，灰尘4673处于通过简单地清洗例如刷洗可以容易地从绝缘膜4674的表面去除的状态。以这种方式，通过进行等离子体处理，即使已经粘附在绝缘膜或半导体膜的微尘也可以被容易地去除。注意，通过进行等离子体处理获得这种效果；因此，类似的事情不仅可以应用到该实施例，还可以应用到其它实施例。
以这种方式，通过利用等离子体处理的氧化或氮化对半导体膜或栅极绝缘膜的表面改性，可以形成致密的和高质量的绝缘膜。另外，通过清洗可以容易地去除已经粘附在绝缘膜的表面上的灰尘等。从而，即使在绝缘膜被形成为薄的时，也可以防止诸如针孔之类的缺陷，由此，可以实现半导体元件例如晶体管的高性能和微制造。
虽然该实施例示出了对半导体膜4603a和4603b或栅极绝缘膜4604进行等离子体处理以氧化或氮化半导体膜4603a和4603b或栅极绝缘膜4604的实例，但是将要经受等离子体处理的层并不限于这些。例如，可以对衬底4601或绝缘膜4602进行等离子体处理，或对绝缘膜4606或4607进行等离子体处理。
该实施例可以自由地结合实施例1或2实现。
[实施例4]
在该实施例中，参考图41A到43B，描述例如用于制造包括晶体管的半导体器件的掩模图案的实例。
图41A示出的半导体层5610和5611优选由硅或包含硅的结晶半导体形成。例如，可以使用单晶硅、通过利用激光退火结晶化硅膜获得的多晶硅等。可替换地，可以使用金属氧化物半导体、非晶硅、或有机半导体，只要其表现出半导体特性。
在任何情况下，在具有绝缘表面(具有比被限定作为晶体管的半导体区域的面积大的面积的区域)的衬底的整个或部分表面上提供首先将要形成的半导体。然后，通过光刻在半导体层上形成掩模图案。通过利用该掩模图案蚀刻半导体层，形成了每个具有特定岛形状的半导体层5610和5611，其包括晶体管的源和漏区以及沟道形成区。半导体层5610和5611根据布局的适当性来确定。
用来形成图41A示出的半导体层5610和5611的光掩模被提供有图41B示出的掩模图案5630。该掩模图案5630的形状根据用于光刻工艺的抗蚀剂是正型还是负型而不同。在使用正抗蚀剂的情况下，形成图41B示出的掩模图案5630作为光屏蔽部分。掩模图案5630具有去除了多边形的顶点A的这种形状。另外，角B具有提供多个角以便不形成直角的角的这种形状。在该光掩模的图案中，角被去除，以便例如每个去除的角(直角三角形)的一个边具有10μm或更小的长度。
图41A示出的半导体层5610和5611反映图41B示出的掩模图案5630。在这种情况下，掩模图案5630可以以形成类似于原始图案的图案或更加圆形化掩模图案5630的各角的方式被转移。即，与掩模图案5630的那些相比，可以提供具有更平滑的形状的略圆的角部分。
在半导体层5610和5611上形成至少部分地包含氧化硅和氮化硅的绝缘层。形成该绝缘层的一个目的是形成栅极绝缘层。然后，形成栅极线5712、5713和5714以与半导体层部分地重叠，如图42A所示。对应于半导体层5610形成栅极线5712。对应于半导体层5610和5611形成栅极线5713。对应于半导体层5610和5611形成栅极线5714。通过在绝缘层上沉积金属层或高度导电的半导体层，然后通过光刻将图案印在该层上，来形成栅极线。
用来形成栅极线的光掩模被提供有图42B示出的掩模图案5731。在该掩模图案5731中，用下面的方式去除它的角：每个去除的角(直角三角形)具有10μm或更小的一个边，或具有1/5到1/2的线宽度的一个边。图42A示出的栅极线5712、5713和5714反映图42B示出的掩模图案5731的形状。在这种情况下，虽然可以通过以形成类似于掩模图案5731的图案或进一步圆形化掩模图案5731的各个角的方式来转移掩模图案5731。即，与掩模图案5731的那些相比，可以提供具有更平滑的形状的略圆的角部分。具体地，形成栅极线5712、5713和5714的每个角以通过去除边缘部分变为略圆的，以便去除的角具有1/5到1/2的线宽度的长度。将角的突出部分形成为略圆的有助于在利用等离子体的干法蚀刻中抑制由于异常的放电产生细粉末。另外，通过将角的凹陷部分形成为略圆的，可以获得这种效果：即使在清洗时产生了细粉末，它们仍可以被清洗掉而没有聚集在该角中。结果，可以期待显著改善产量。
层间绝缘层是在形成栅极线5712、5713和5714之后将要形成的层。利用例如氧化硅的无机绝缘材料或例如聚酰亚胺或丙烯酸树脂的有机绝缘材料形成层间绝缘层。可以在该层间绝缘层和栅极线5712、5713和5714之间提供例如氮化硅或氧氮化硅的另一个绝缘层。进一步，也可以在该层间绝缘层上提供例如氮化硅或氧氮化硅的绝缘层。这种绝缘层可以防止半导体层和栅极绝缘层被具有对晶体管有不利影响的杂质，例如外来的金属离子或湿气污染。
在层间绝缘层的预定位置中形成开口。例如，在栅极线的对应部分和位于层间绝缘层下面的半导体层中提供开口。通过使用掩模图案的光刻形成具有单层或多层金属或金属化合物的布线层，然后将其蚀刻成预定的图案。然后，如图43A所示，形成线5815到5820以与半导体层部分地重叠。线连接在特定的元件之间，这意味着线不是线性地连接特定的元件而是由于布局的限制而包括角。另外，该线的宽度在接触部分和其它部分中变化。在接触孔的宽度等于或宽于该线宽度的情况下，在接触部分中的该线被形成为宽于其它部分的宽度。
用于形成线5815到5820的光掩模具有图43B示出的掩模图案5832。还是在这种情况下，形成每个线以具有这样的图案：在去除的三角形的一个边为10μm或更小，或具有1/5到1/2的线宽度的长度的条件下去除直角的角(直角三角形)，因此该角被圆形化。将角的突出部分形成为略圆的有助于在利用等离子体的干法蚀刻中抑制由于异常的放电产生细粉末。另外，通过将角的凹陷部分形成为略圆的，可以获得这种效果：即使在清洗时产生了细粉末，它们仍可以被清洗掉而没有聚集在该角中。由此，可以显著改善产量。当将线的各个角形成为略圆的时，可以预期导电。进一步，当平行形成多个线时，可以容易地清洗掉灰尘。
在图43A中，形成n沟道晶体管5821到5824和p沟道晶体管5825和5826。n沟道晶体管5823和p沟道晶体管5825，以及n沟道晶体管5824和p沟道晶体管5826分别构成倒相器5827和5828。注意，包括这六个晶体管的电路构成SRAM。可以在这些晶体管上形成例如氮化硅或氧化硅的绝缘层。
注意，该实施例可以自由地结合实施例1到3的任何一个实现。
[实施例5]
在该实施例中，参考图25A到25C，描述上面形成像素的衬底被密封的结构。图25A是上面形成了像素的衬底被密封的面板的顶视平面图，以及图25B和25C是沿着图25A的线A-A’的截面图。图25B和25C示出了通过不同的方法进行密封的实例。
在图25A到25C中，在衬底2501上提供具有多个像素的像素部分2502，并提供密封剂2506以围绕像素部分2502，同时对其附着密封材料2507。对于像素的这种结构，可以使用实施例模式或实施例1中描述的那些。
在图25B的显示面板中，图25A中的密封材料2507对应于对衬底2521。传播光的对衬底2521附着到利用密封剂2506作为粘合层的衬底2501上，并且因此通过衬底2501、对衬底2521和密封剂2506形成密封空间2522。对衬底2521被提供有滤色器2520和用来保护该滤色器的保护膜2523。从布置在像素部分2502内的发光元件发射的光通过滤色器2520发射到外面。用惰性树脂、液体等填充密封空间2522。注意，用来填充密封空间的2522的树脂可以是其中散布着吸湿剂的透光树脂。另外，相同的材料可以用于密封剂2506和填充在密封空间2522中的材料，以便可以同时进行对衬底2521的粘附和像素部分2502的密封。
在图25C示出的显示面板中，图25A中的密封材料2507对应于密封材料2524。密封材料2524附着在利用密封剂2506作为粘合层的衬底2501上，并通过衬底2501、密封剂2506和密封材料2524形成密封空间2508。该密封材料2524在其凹陷部分预先被提供有吸湿剂2509，并且吸湿剂2509通过吸收湿气、氧等用于在密封空间2508中保持干净的气氛，并抑制发光元件的退化。该凹陷部分用细孔覆盖材料2510覆盖。覆盖材料2510透过空气和湿气，而吸湿剂2509不透过它们。注意，可以用稀有气体例如氮或氩、以及惰性树脂或液体填充密封空间2508。
在衬底2501上提供用来向像素部分2502等传送信号的输入端子部分2511。通过FPC(柔性印刷电路)2512将信号例如视频信号传送到输入端子部分2511。在输入端子部分2511处，形成在衬底2501上的线借助于其中散布导体的树脂(各向异性导电树脂：ACF)电连接到提供在FPC2512中的线。
可以在衬底2501上整体地形成像素部分2502和用来向像素部分2502输入信号的驱动电路。可替换地，用来向像素部分2502输入信号的驱动电路可以形成为IC芯片，以通过COG(玻璃上芯片)连接到衬底2501上，或该IC芯片可以通过利用TAB(带自动接合)或印刷板设置在衬底2501上。
该实施例可以自由地结合实施例1到4中的任何一个实现。
[实施例6]
本发明可以应用于用来向面板输入信号的电路安装在该面板上的显示模块。
图26示出了面板2600与电路板2604组合的显示模块。虽然图26示出了在电路板2604上形成了控制器2605、信号除法电路2606等的实例，但是在电路板2604上形成的电路不限于这些。可以形成能够产生用于控制面板的信号的任何电路。
从形成在电路板2604上的电路输出的信号通过连接线2607输入到面板2600。
面板2600包括像素部分2601、源极驱动器2602和栅极驱动器2603。面板2600的结构可以与实施例1、2等中描述的那些类似。虽然图26示出了在与像素部分2601相同的衬底上形成了源极驱动器2602和栅极驱动器2603的实例，但是本发明的显示模块不限于此。可以仅栅极驱动器2603形成在与像素部分2601相同的衬底上，而源极驱动器2602形成在电路板上。可替换地，源极驱动器和栅极驱动器可以都形成在电路板上。
通过并入该显示模块可以形成多种电子设备的显示部分。
该实施例可以自由地结合实施例1到5中的任何一个实现。
[实施例7]
在该实施例中，描述根据本发明的电子设备。该电子设备包括照相机(摄像机、数字照相机等)、投影机、头戴式显示器(风镜式显示器)、导航系统、汽车立体声系统、个人计算机、游戏机、便携式信息终端(移动计算机、便携式电话、电子书等)、被提供有记录介质的图像再现设备(具体地，用来再现记录介质例如数字通用光盘(DVD)并具有能显示该再现的图像的显示器的设备)等。在图27A到27D示出了电子设备的例子。
图27A示出了个人计算机，其包括机身2711、外壳2712、显示部分2713、键盘2714、外部连接端口2715、指示鼠标2716等。本发明应用于显示部分2713。利用本发明，可以降低显示部分的功耗。
图27B示出了被提供有记录介质的图像再现设备(具体地，DVD再现设备)，其包括机身2721、外壳2722、第一显示部分2723、第二显示部分2724、记录介质(DVD等)读取部分2725、操作键2726、扬声器部分2727等。第一显示部分2723主要显示图像数据，而第二显示部分2724主要显示文本数据。本发明应用到第一显示部分2723和第二显示部分2724。利用本发明，可以降低显示部分的功耗。
图27C示出便携式电话，其包括机身2731、音频输出部分2732、音频输入部分2733、显示部分2734、操作开关2735、天线2736等。本发明应用到显示部分2734。利用本发明，可以降低显示部分的功耗。
图27D示出了照相机，其包括机身2741、显示部分2742、外壳2743、外部连接端口2744、遥控接收部分2745，图像接收部分2746，电池2747、音频输入部分2748、操作键2749等。本发明应用到显示部分2742。利用本发明，可以降低显示部分的功耗。
该实施例可以自由地结合实施例1到6中的任何一个实现。
本申请基于2005年10月18日在日本专利局提交的日本专利申请序列号no.2005-303771，在此并入其全部内容作为参考。

Claims (40)

1.一种半导体器件，包括：
第一晶体管、第二晶体管、第三晶体管和第四晶体管，
其中第一晶体管的源极和漏极中的一个连接到第一线，第一晶体管的源极和漏极中的另一个连接到第二晶体管的栅电极和第三晶体管的源极和漏极中的另一个，且第一晶体管的栅电极连接到第五线；
其中第二晶体管的源极和漏极中的一个连接到第三线，且第二晶体管的源极和漏极中的另一个连接到第六线；
其中第三晶体管的源极和漏极中的一个连接到第二线，第三晶体管的源极和漏极中的另一个连接到第二晶体管的栅电极，且第三晶体管的栅电极连接到第四线；以及
其中第四晶体管的源极和漏极中的一个连接到第二线，第四晶体管的源极和漏极中的另一个连接到第六线，且第四晶体管的栅电极连接到第四线。
2.一种半导体器件，包括：
第一晶体管、第二晶体管、第三晶体管和第四晶体管，
其中第一晶体管的源极和漏极中的一个连接到第五线，第一晶体管的源极和漏极中的另一个连接到第二晶体管的栅电极和第三晶体管的源极和漏极中的另一个，且第一晶体管的栅电极连接到第五线；
其中第二晶体管的源极和漏极中的一个连接到第三线，且第二晶体管的源极和漏极中的另一个连接到第六线；
第三晶体管的源极和漏极中的一个连接到第二线，第三晶体管的源极和漏极中的另一个连接到第二晶体管的栅电极，且第三晶体管的栅电极连接到第四线；以及
其中第四晶体管的源极和漏极中的一个连接到第二线，第四晶体管的源极和漏极中的另一个连接到第六线，且第四晶体管的栅电极连接到第四线。
3.根据权利要求1的半导体器件，
其中第一晶体管、第二晶体管、第三晶体管和第四晶体管是n沟道晶体管。
4.根据权利要求2的半导体器件，
其中第一晶体管、第二晶体管、第三晶体管和第四晶体管是n沟道晶体管。
5.根据权利要求1的半导体器件，
其中第一晶体管、第二晶体管、第三晶体管和第四晶体管是p沟道晶体管。
6.根据权利要求2的半导体器件，
其中第一晶体管、第二晶体管、第三晶体管和第四晶体管是p沟道晶体管。
7.根据权利要求1的半导体器件，
其中第一晶体管、第二晶体管、第三晶体管和第四晶体管的半导体层是由非晶硅形成的。
8.根据权利要求2的半导体器件，
其中第一晶体管、第二晶体管、第三晶体管和第四晶体管的半导体层是由非晶硅形成的。
9.一种半导体器件，包括：
第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管，
其中第一晶体管的源极和漏极中的一个连接到第一线，第一晶体管的源极和漏极中的另一个连接到第二晶体管的栅电极和第三晶体管的源极和漏极中的另一个，且第一晶体管的栅电极连接到第五线；
其中第二晶体管的源极和漏极中一个连接到第三线，且第二晶体管的源极和漏极中的另一个连接到第六线；
其中第三晶体管的源极和漏极中的一个连接到第二线，第三晶体管的源极和漏极中的另一个连接到第二晶体管的栅电极，且第三晶体管的栅电极连接到第四线；
其中第四晶体管的源极和漏极中的一个连接到第二线，第四晶体管的源极和漏极中的另一个连接到第六线，且第四晶体管的栅电极连接到第四线；以及
其中第五晶体管的源极和漏极中的一个连接到第二线，第五晶体管的源极和漏极中的另一个连接到第六线，且第五晶体管的栅电极连接到第七线。
10.一种半导体器件，包括：
第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管，
其中第一晶体管的源极和漏极中的一个连接到第五线，第一晶体管的源极和漏极中的另一个连接到第二晶体管的栅电极和第三晶体管的源极和漏极中的另一个，且第一晶体管的栅电极连接到第五线；
其中第二晶体管的源极和漏极中一个连接到第三线，且第二晶体管的源极和漏极中的另一个连接到第六线；
其中第三晶体管的源极和漏极中的一个连接到第二线，第三晶体管的源极和漏极中的另一个连接到第二晶体管的栅电极，且第三晶体管的栅电极连接到第四线；
其中第四晶体管的源极和漏极中的一个连接到第二线，第四晶体管的源极和漏极中的另一个连接到第六线，且其栅电极连接到第四线；以及
其中第五晶体管的源极和漏极中的一个连接到第二线，第五晶体管的源极和漏极中的另一个连接到第六线，且第五晶体管的栅电极连接到第七线。
11.根据权利要求9的半导体器件，
其中第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管是n沟道晶体管。
12.根据权利要求10的半导体器件，
其中第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管是n沟道晶体管。
13.根据权利要求9的半导体器件，
其中第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管是p沟道晶体管。
14.根据权利要求10的半导体器件，
其中第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管是p沟道晶体管。
15.根据权利要求9的半导体器件，
其中第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管的半导体层是由非晶硅形成的。
16.根据权利要求10的半导体器件，
其中第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管的半导体层是由非晶硅形成的。
17.根据权利要求1的半导体器件，
其中在第二晶体管的栅电极和第二晶体管的源极和漏极中的另一个之间提供电容器。
18.根据权利要求2的半导体器件，
其中在第二晶体管的栅电极和第二晶体管的源极和漏极中的另一个之间提供电容器。
19.根据权利要求9的半导体器件，
其中在第二晶体管的栅电极和第二晶体管的源极和漏极中的另一个之间提供电容器。
20.根据权利要求10的半导体器件，
其中在第二晶体管的栅电极和第二晶体管的源极和漏极中的另一个之间提供电容器。
21.一种移位寄存器，包括根据权利要求1的半导体器件。
22.一种移位寄存器，包括根据权利要求2的半导体器件。
23.一种移位寄存器，包括根据权利要求9的半导体器件。
24.一种移位寄存器，包括根据权利要求10的半导体器件。
25.一种显示器件，包括根据权利要求21的移位寄存器和设置成矩阵的多个像素，
其中该多个像素通过该移位寄存器来驱动。
26.一种显示器件，包括根据权利要求22的移位寄存器和设置成矩阵的多个像素，
其中该多个像素通过该移位寄存器来驱动。
27.一种显示器件，包括根据权利要求23的移位寄存器和设置成矩阵的多个像素，
其中该多个像素通过该移位寄存器来驱动。
28.一种显示器件，包括根据权利要求24的移位寄存器和设置成矩阵的多个像素，
其中该多个像素通过该移位寄存器来驱动。
29.一种显示器件，包括：
根据权利要求21的第一移位寄存器，根据权利要求21的第二移位寄存器，和设置成矩阵的多个像素，
其中该多个像素通过第一移位寄存器和第二移位寄存器被扫描；以及
其中第一移位寄存器扫描该多个像素且第二移位寄存器以相同的时序选择该多个像素。
30.一种显示器件，包括：
根据权利要求22的第一移位寄存器，根据权利要求22的第二移位寄存器，和设置成矩阵的多个像素，
其中该多个像素通过第一移位寄存器和第二移位寄存器被扫描；以及
其中第一移位寄存器扫描该多个像素且第二移位寄存器以相同的时序选择该多个像素。
31.一种显示器件，包括：
根据权利要求23的第一移位寄存器，根据权利要求23的第二移位寄存器，和设置成矩阵的多个像素，
其中该多个像素通过第一移位寄存器和第二移位寄存器被扫描；以及
其中第一移位寄存器扫描该多个像素且第二移位寄存器以相同的时序选择该多个像素。
32.一种显示器件，包括：
根据权利要求24的第一移位寄存器，根据权利要求24的第二移位寄存器，和设置成矩阵的多个像素，
其中该多个像素通过第一移位寄存器和第二移位寄存器被扫描；以及
其中第一移位寄存器扫描该多个像素且第二移位寄存器以相同的时序选择该多个像素。
33.一种被提供有根据权利要求25的显示器件的电子设备。
34.一种被提供有根据权利要求26的显示器件的电子设备。
35.一种被提供有根据权利要求27的显示器件的电子设备。
36.一种被提供有根据权利要求28的显示器件的电子设备。
37.一种被提供有根据权利要求29的显示器件的电子设备。
38.一种被提供有根据权利要求30的显示器件的电子设备。
39.一种被提供有根据权利要求31的显示器件的电子设备。
40.一种被提供有根据权利要求32的显示器件的电子设备。
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