TWI379306B - Apparatus and methods for multi-level sensing in a memory array - Google Patents

Apparatus and methods for multi-level sensing in a memory array Download PDF

Info

Publication number
TWI379306B
TWI379306B TW093137425A TW93137425A TWI379306B TW I379306 B TWI379306 B TW I379306B TW 093137425 A TW093137425 A TW 093137425A TW 93137425 A TW93137425 A TW 93137425A TW I379306 B TWI379306 B TW I379306B
Authority
TW
Taiwan
Prior art keywords
analog voltage
signal
cell
array
memory
Prior art date
Application number
TW093137425A
Other languages
English (en)
Other versions
TW200532708A (en
Inventor
Oleg Dadashev
Original Assignee
Spansion Israel Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Spansion Israel Ltd filed Critical Spansion Israel Ltd
Publication of TW200532708A publication Critical patent/TW200532708A/zh
Application granted granted Critical
Publication of TWI379306B publication Critical patent/TWI379306B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/563—Multilevel memory reading aspects
    • G11C2211/5634—Reference cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Measurement Of Current Or Voltage (AREA)

Description

% 93137425號申請案修正 九、發明說明· t發明所屬技術領域;3 發明領域 概略言之本發明係有關半導體記憶體，特別係有關多 位準感測接收自一記憶體胞元之信號之裝置。 發明背景 例如隨機存取§己憶體(RAM)、唯讀記憶體(r〇m)、非 依電性記憶體(NVM)等記憶體裝置為業界眾所周知。一記 憶體裝置包括一記憶體胞元陣列以及供管理 '程式規劃/抹 消及資料取還操作用之週邊支援系統。 此等裝置經由提供一輸出電信號來指示儲存於其中之 資料。一種稱作感測放大器（SA)之裝置係用於檢測該信 號，以及判定其邏輯内容。 通常，感測放大器係經由比較該胞元之輸出（電壓或電 流輸出）於臨限值位準（電壓或電流位準）來判定儲存於一胞 元之邏輯值。若該輸出係高於臨限值，則判定該胞元欲被 抹消（具有邏輯值1);而若輸出係低於臨限值，則該胞元判 定為欲被程式規劃（具有邏輯值0)。 臨限值位準典型係設定為預期之抹消位準與預期之程 式劃位準間之位準，該位準夠高（或該位準充分遠離二期望 位準）因此於該輸出之雜訊將不會造成假結果。 一先前技術感測放大器電路之範例顯示於第1圖。此種 感測放大器電路係類似核發給Alexander Kushnarenko和 1379306 专93137425號申請案修正冢^ 101.07.06
Oleg Dadashev，名稱「高速感測記憶體陣列之結構及方法」 之美國專利6,469,929所述之感測放大器。 第1圖顯示一記憶體陣列110之先前技術感測系統，該 記憶體陣列包括複數個記憶體胞元排列成任何數目之列及 5排列成任何數目之行。供舉例說明之用，假設欲讀取（亦即 欲感測）一記憶體胞元111。記憶體胞元111之汲極端及源極 端係耦合至陣列位元線BN及BN+1，而記憶體胞元111之控 制端係耦合至一字線W卜記憶體胞元111係使用一行解碼 器1〇4(用於選擇陣列位元線）以及一列解碼器1〇3(用於選擇 10字線）來選擇性耦合至一系統位元線BL·。系統位元線BL·包 括關聯之寄生電容CBL，寄生電容CBL係與耦合至該選定 之陣列位元線之記憶體胞元數目成正比。 同理，對一記憶體陣列112，一記憶體胞元113之汲極 端及源極端係耦合至陣列位元線BM及BM+1 ,及其控制端 15係耦合至一字線W1。記憶體胞元113係使用一行解碼器 1〇5(供選擇陣列位元線）、及一列解碼器1〇6(供選擇字線）來 選擇性耦合至系統位元線BL_REF。系統位元線BL包括關 聯之寄生電容CREF_BL，其係於輕合至該選定之位元陣列 線之記憶體胞元數目成正比。 〇 為了讀取（換言之感測）記憶體陣列110之記憶體胞元 ⑴之態，陣列位元線BN係耦合至系統位元線扯，陣列位 元線齡合至預定電塵(例如接地），以及字線…係耦 2至-讀取電壓(例如3伏特）。解碼器1〇3及1〇4操作來提供 前述耗合為取所周知，因此於此處不再詳加說明。
S 6 1379306 第93137425號申請案修正本 101.07.06 前段及後文說明若經適當修正’則對記憶體陣列112之 記憶體胞元113(換言之第1圖右側之陣列）亦為真。 為了確保感測放大器145可正確感測記憶體胞元in之 邏輯態，系統位元線BL可於感測記憶體胞元ill之前充電至 5預定位準（約2伏特）。系統位元線BL之最佳充電，有助於快 速轉換之預定電壓，而未超越此預定電壓。此項充電操作 可使用充電初始化裝置P2初始化，且較佳使用可快速有效 充電系統位元線BL之控制單元120(第1圖右側之控制單元 121)加以控制。 10 特別，為了初始化充電操作，一激活信號CHARGE導 通充電初始化裝置P2(第1圖右側之P7)。充電初始化裝置P2 包含一PMOS(p通道金氧半導體）電晶體，其中該激活信號 CHARGE為邏輯〇。當導通時，充電初始化裝置P2轉移由感 測放大器145(容後詳述)所提供之上拉信號給控制單元120。 15 控制單元120包含一包括NMOS(n通道金氧半導體）電 - 晶體N1(第1圖右側之N2)之靜態箝制電路，以及一包括 PMOS電晶體pi(第1圖右側之P8)之動態箝制電路。電晶體 N1之汲極可連結至充電初始化裝置P2,而其源極可連結至 系統位元線BL。電晶體N1於閘極接收偏壓電壓VB。偏壓 20電壓VB為電晶體N1之閘極偏壓電壓，定義為：
VTN < VB < VBLD+VTN 其中VBLD為位元線BL之期望電壓，以及VTN為η型電 晶體之臨限值電壓（例如0.6伏特）。藉此方式，電晶體Ν1極 為快速充電位元線BL至VB-VTN。此時，電晶體Ν1轉換成 多93137425號_請案修正太 101.07.06 非導通，亦即靜態箝制電路鈍化，而動態箝制電路被激活 (容後詳述）。 控制單元120之動態箝制電路可包括？河〇8電晶體ρι , PMOS電晶體pi之源極係連結至充電初始化裝置p2(電晶體 N1之汲極亦如此）’及其汲極係耦合至位元線BL(電晶體^^ 之源極亦如此）。動態箝制電路進一步包含一比較器C1(第1 圖右側之C2) ’其比較參考電壓別八3與該位元線電壓bl， 然後輸出該項比較之代表性信號VG。特別若VBL係低於 BIAS ’則比較器ci輪出低信號VG ;而若VBL係大於 BIAS(或若比較器C1被去能），則比較器C1輸出高信號VG。 參考電壓BIAS可約等於系統位元線bl之期望位元線電壓 VBLD。電晶體pi於控制閘接收信號Vg。 感測放大器14 5可包括第一階段13 〇及131及第二階段 140。第一階段130包括一上拉裝置n#nm〇S電晶體，其 汲極及閘極係連結至供應電壓VDD，及其源極係連結至充 電初始化裝置P2;以及包括一電流感測裝置P3，其為PM〇s 電晶體’其汲極及閘極係連結至充電初始化裝置P2，及其 源極係連結至供應電壓VDD。注意於此種組配狀態，電流 感測裝置P3較佳係作為二極體，然後詳述。 第一階段131具有與第一階段13〇相同之組配狀態。特 別’第一階段131包括一上拉裝置N3為NMOS電晶體，其汲 極及閘極係連結至供應電壓VDD ’及其源極係連結至充電 初始化裝置P7 ;以及包括一電流感測裝置P6，其為pm〇S 電晶體’其汲極及閘極係連結至充電初始化裝置p7，及其 1379306 第93Π7425號申請案修正本 101.07.06 源極係連結至供應電壓VDD。 於充電初始化裝置Ρ2(第1圖右側之Ρ7)被激活後，一上 拉電晶體Ν4 (Ν3)及電流感測裝置Ρ3(Ρ6)皆強力導通。於充 電操作期間’系統位元線BL最初透過上拉電晶體Ν4 (Ν3) 5 接收上拉電壓VDD-VTN。然後透過電流感測裝置Ρ3(Ρ6)， 系統位元線BL之電壓升高至VDD-VTP，其中VTP為PMOS 電晶體之臨限值電壓。注意電壓VDD-VTP實質係等於期望 系統位元線VBLD。此時，系統位元線BL增高之電壓關斷 上拉電晶體Ν4 (Ν3)。因電流感測裝置Ρ3(Ρ6)連結作為二極 10 體，故只檢測電流IBL(IBL_REF) ^因此依據感測記憶體胞 元之態而定，預定電流可流經電流感測裝置P3(P6)。 於第一階段130及131個別之電流感測裝置P3及P6具有 電流鏡設置於第二階段140。特別，流經電流感測裝置P3 之電流IBL係反映於流經PMOS電晶體P4之電流II ;而流經 15 電流感測裝置P6之電流IBL_REF係反映於流經PMOS電晶 體P5之電流12。流經電流感測裝置P3之電流與流經PMOS 電晶體P4之電流比，定義第一階段130之增益，而流經電流 感測裝置P6之電流與流經PMOS電晶體P6之電流比，定義第 一階段131之增益。閂鎖電路141(例如放大器區塊）可放大電 20 流II及12且可比較電流II及12。 感測放大器145除非於VDD供應電壓係大於最小 VDD_Mm，否則無法妥善操作，最小電壓定義如後：
VdD_MIN=Vdi〇DE_M AX+Vbl_MIN+Vp PP8+VP2/P7 ⑴
方程式⑴中，VD丨0DE MAX為跨PMOS電晶體P3或PMOS 9 第 93137425 號申請案i〇l.07.06 電晶體P6之最大電壓降’ VBL M1N為非依電性記憶體技術之 最小可接受之位元線電壓，▽1>1/1>8為？]^03電晶體P1 (或 PMOS電晶體P8)之汲極至源極電壓降，以及Vp2/p7係等於 PMOS電晶體P2 (或PM0S電晶體P7)之汲極至源極電壓降。 例如’若VDI0DE MAX係等於1.0伏特，vBL MIN等於1_8伏 特’及Vp1/p8與VP2/P7等於〇.〇5伏特，則最小供應電壓vDD__ 等於2.9伏特（1.8V+1V+0.05V+0.05V)。此種情況下，記憶 體裝置100無法用於使用低於2.9伏特之VDD供應電壓之應 用用途。 此外’感測放大器第一階段130及131對VDD供應電壓 之雜訊敏感。若於讀取操作期間，VDD供應電壓升高至 VDD_0VERSH00T之较高電壓，則於PMOS電晶體P3及P6 之沒極之電壓VSA1及VSA2升高至約等於
VDD—OVERSHOOT減二極體電壓降之位準。若隨後VDD 供應電壓降至較低電壓VDD—UNDERSHOOT，則電晶體P3 及P6可被關斷。此時，感測放大器第一階段13〇及131無法 操作’直至胞元電流IBL及IBL_REF放電電壓VSA1及VSA2 才可操作。若胞元電流IBL為低，則感測放大器第一階段130 將維持關斷’直至讀取操作的結束，藉此造成讀取操作的 失敗。 如此’希望提供一種可因應配合低供應電壓且忍受供 應電壓起伏波動之感測系統。 【福^明内容】 發明概要 1379306 第93137425號申請案修正本 101.07.06 ~ 本發明尋求提供於一記憶體陣列進行多位準感測之裝 置及方法，容後詳述。 本發明可於較低電壓操作達成多位準感測。多位準感 . 測可能對Vdd雜訊(超過量/不足量）敏感。 5 如此根據本發明之一具體例，提供一種感測一接收自 一記憶體陣列内部之一陣列胞元之信號之方法，該方法包 含下列步驟，生成一與該記憶體陣列之一選定陣列胞元之 電流成正比之類比電壓Vddr，以及比較該類比電壓Vddr與 一參考類比電壓Vcomp來生成一輸出數位信號。 10 根據本發明之一具體例，該方法進一步包括提供一參 考單元，該參考單元其具有與該陣列胞元類似之結構及類 似之電流路徑貫穿其中；以及提供一汲極驅動器，該汲極 驅動器供驅動記憶體陣列之汲極位元線及該參考單元之參 考汲極位元線，其中該汲極驅動器可產生該類比電壓Vddr。 15 此外根據本發明之一具體例，若類比電壓Vddr係大於 參考類比電壓Vcomp，則輸出一低輸出數位信號；以及若 該類比電壓Vddr係不大於該參考類比電壓Vcomp，則輸出 一高輸出數位信號。 根據本發明之一具體例，該方法進一步包括放電該記 20 憶體陣列及該參考單元；放電該記憶體陣列及該參考單 元，因而分別產生一陣列胞元信號及一參考信號及一時序 信號；當該時序信號到達預定電壓位準時產生一讀取信 號；以及一旦該讀取信號產生時，由該胞元信號與該參考 信號間之差產生一感測信號。 11 第93137425號申請案修正本 101.07.06 根據本發明之一具體例，也提供一種感測一記憶體胞 元之方法，該方法係用於經由將來自一記憶體胞元之信號 轉換成時間延遲；以及經由比較該時間延遲與一參考單元 之時間延遲來感測該記憶體胞元。可比較該時間延遲之上 升時間與下降時間中之至少一者。將來自該記憶體胞元之 信號轉換成為時間延遲，包括產生一與該記憶體胞元之電 流成正比之類比電壓Vddr。類比電壓Vddr可比較一參考類 比電壓Vcomp，來產生一輸出數位信號。 根據本發明之一具體例，也提供一種感測一接收自一 記憶體陣列内部之一陣列胞元之信號之裝置，該裝置包含 一汲極驅動器其適合產生一與該記憶體陣列之一選定陣列 胞元之電流成正比之類比電壓Vddr，以及一比較器其適合 比較該類比電壓Vddr與一參考類比電壓Vcomp來生成一輸 出數位信號。 根據本發明之一具體例，一參考單元可裝配有一參考 晶胞，其具有與陣列胞元類似之結構及類似之電流路徑貫 穿其中，其中該汲極驅動器係驅動該記憶體陣列之汲極位 元線、及該參考單元之參考汲極位元線。一資料單元可接 收該輸出數位信號。 此外，根據本發明之一具體例，該比較器比較類比電 壓Vddr與一參考類比電壓Vcomp，以及以下述方式產生輸 出數位信號：若類比電壓Vddr係大於參考類比電壓 Vcomp，則輸出一低輸出數位信號；以及若該類比電壓Vddr 係不大於該參考類比電壓Vcomp，則輸出一高輸出數位信 1379306 • 第93137425號申請案修正本 101.07.06 " 號。 根據本發明之一具體例，也提供一種感測一記憶體胞 元之裝置，該裝置包括一驅動器係適合轉換一得自記憶體 • 胞元之信號成為時間延遲，以及一比較器其係適合比較該 5 時間延遲與一參考單元之時間延遲。 圖式簡單說明 由前文詳細說明連同附圖將更完整了解與體會本發 明，附圖者： 第1圖為一先前技術記憶體陣列之感測系統之簡化說 10 明圖，該記憶體陣列包括複數個排列成任何數目之列及數 目之行之記憶體胞元； 第2圖為根據本發明之一具體例組成及操作之一種記 憶體感測系統之簡化方塊圖； 第3圖為根據本發明之一具體例，可藉該記憶體感測系 15 統讀取之一記憶體胞元陣列之簡化方塊圖； 第4圖為根據本發明之一具體例組成及操作之一種記 憶體感測系統之汲極驅動器之簡化方塊圖； 第5圖為根據本發明之一具體例，一種汲極驅動器信號 之波形之簡化線圖； 20 第6圖為根據本發明之一具體例，第2圖記憶體感測系 統之比較器信號之波形之簡化線圖； 第7圖為根據本發明之一具體例組成及操作之一種記 憶體感測系統之一資料單元之簡化方塊圖； 第8圖為根據本發明之一具體例，該記憶體感測系統之 13 第93137425號申請索修正本 1〇1.〇7.〇6__ 參考記憶體胞元之臨限電壓分布之簡化線圖； 第9圖為根據本發明之另一具體例，一種汲極驅動器信 號之波形之簡化線圖，該具體例係與第5圖不同； 第10圖為根據本發明之另一具體例，一種記憶體感測 系統之簡化方塊圖； 第11圖為根據本發明之一具體例組成及操作之第10圖 具體例之汲極驅動器之簡化方塊圖；以及 第12圖為第10圖具體例之汲極驅動器信號之簡化線 圖。 I：實施方式3 較佳實施例之詳細說明 現在參照第2圖，其顯示根據本發明之一具體例之記憶 體感測系統、其組成及其操作。也參照第3圖，第3圖顯示 根據本發明之一具體例，可藉記憶體感測系統讀取之一記 憶體胞元陣列10。 陣列10之c憶體胞元係排列成列及排列成行，各個記 憶體胞70於讀取、程式規劃或抹銷操作期間，經由施加字 線及位元線相關之適當電壓來評比。例如如第3圖指示，記 憶體胞TcMCji之閘極雜佳係連結字線(WL)WU，以及沒 極端及源極端較佳係連結至湖位元線(BLs)BLj及BLj+卜 陣列10之圮憶體胞元分別可根據輸入位置信號Xaddr <h.0>及Yaddixj^o〉，使用字線控制電路亦即列解碼器 12疋址’以及使用位元線控制電路亦即行解碼H 14定址。 列解碼$ 12提供適當字線電麈給乳。行解碼器μ連結一記 1379306 g~9313742TWf^l:正101·07·0[^^ 憶體胞元之選定之汲極位元線(DBL)及選定之源極位元線 (SBL)至對應dbl輸入端及SBL輸入端。 如第2圖及第3圖可知，多個連結至同一選定字線之記 憶體胞元可同時被存取。例如k+1記憶體胞元可同時存取。 5 如此，行解碼器14有k+1 DBL節點及SBL節點：DBL<k:〇 >，SBL< k:〇 >。如第3圖可知，根據感測方法之一具體例， 節點SBL<k:〇>於讀取操作期間可連結至地電位(GND)。 選定之記憶體胞元之源極電壓可接近(GND)。 如第2圖可知，記憶體感測系統可包含一或多個參考單 10 元16，帶有一個或多個參考記憶體胞元(RMCs)，其具有類 似陣列胞元結構及路徑之結構及電流路徑貫穿其令。該參 考單元可仿真於由節點DBL、通過欲讀取之MC、至節點 SBL之電流路徑上的元件。如此提供二路徑之RC(電阻·電 容）匹配。 15 汲極驅動器18可設置為驅動陣列1〇之汲極位元線、及 參考單元16之參考汲極位元線。現在參照第4圖，第4圖顯 示根據本發明之一具體例，適當汲極驅動器18之範例。汲 極驅動器18包含一PMOS(p-通道金氧半導體）上拉電晶體 M0，其中其閘極端接收一邏輯信號輸入(chargeb)，其源極 20端接收一電壓輸入VPS，及其汲極端係連结至節點2〇。可設 置一 Ν Μ Ο S (η -通道金氧半導體)箝制電晶體M丨，其汲極端係 透過節點20而連結至PMOS上拉電晶體M〇2汲極端，該箝 制電晶體Ml之閘極端係接收輸入Vblr，及其源極端係連結 至該行解碼器14之DBL輸入端。整合式電容器Cim可連結至 15 1379306 101.07.06 _第 93137425 號·？ggg^r 一節點21，節點21係連結至—節點2〇及一節點北卜 汲極驅動器18於讀取操作期間可執行兩項功能： a. 提供讀取操作期間一記憶體胞元所需汲極電壓，以及 b. 於節點ddr(電壓Vddr)產生一與選定之記憶體胞元電 5 流成比例之信號。 為了 it供所需淡極電壓，電壓VpS通過開放之PM〇s上 拉電晶體M0，而進入NMOS箝制電晶體Ml之汲極。NM〇S 電晶體Ml於其閘極端係由電壓Vblr控制，電晶體]^1箝制其 汲極電壓Vps’且傳輸較低電壓vd=vbir· VgsM丨給行解碼器 10 14之DBL輸入端。降低電壓係由行解碼器14移轉給陣列1〇 之該記憶體胞元之汲極端》 現在將參照第5圖說明於節點ddr之信號之產生，第5圖 顯示根據本發明之一具體例’沒極驅動器信號之波形圖。 於時間T1之前’邏輯信為高，因此PMOS上拉電 15晶體M0被關斷（未導通）。於時間T1，信號Chargeb走低至0 伏特，且導通PMOS上拉電晶體M0(亦即現在為導通）。恰於 時間T1後至時間T2間之該段時間，信號ddr升高至Vps，選 定之記憶體胞元（二DBL節點）之汲極位元線變成充電至電 壓Vd。電流開始流經該記憶體胞元。於充電至vd之過程完 20成後’路徑電流漸近穩定於記憶體胞元(MC)之讀取電流位 準 IMC。 隨後於時間T2，信號chargeb轉成其高位準VpS，藉此 再度關斷PMOS電晶體M0。直至時間T2，信號boost可選擇 性地耦合至地電位。恰在時間T2之後’信號boost可，由〇
S 16 137425號申諳案修正本 101.07.06 伏特升高至Vboost。回應於信號boost，節點ddr之電壓由其 先前位準VPS升高至電壓Vps+Vbst ,此處 Vbst^boost^C^/Cint (2) 其中Cj：為節點ddr之總容量； 因容量(^加係顯著大於節點ddr之其他（寄生電容器），故 %Cint及Vbst与Vboost 於時間T2後’電壓Vddr根據如下方程式下降 Vddr«(t)=Vps+Vboost— Ια *t/Cint. a =0,k (3) 其中Ια為通過節點DBLa之電流，該電流係等於iMC。 如方程式(3)可知，電流iMCji於電容器Cint積分。電壓 Vddr相對於選定電流IMCji呈線性改變，且相對於電 容器Cint之電容成反比改變。 只要Vddr大於Vd達某個邊際（例如約為〇_2_〇.3伏特）， 則NMOS電晶體Ml可飽和工作。節點ddr之電容可與及極位 元線電容獨立無關’汲極位元線電容可比Cint大數個次冪幅 度。節點DBL及節點BL之電壓於Vddr(t)發展期間可維持於
Vd，因此選定之記憶體胞元^^^丨之汲極_源極電壓也維持恆 定。 如刖述’供驅動陣列10之没極位元線之及極驅動薄 18(亦即第2圖之汲極驅動器<〇:k>)較佳為與參考單元16 之汲極驅動器（亦即第2圖之汲極驅動器<ref〇:refm>)相 同。因此信號rddr<m:0>係顓似ddr⑴發展：
Vrddr/s(t)=Vps+Vboost-I^ * t/Cint. /3=0，m (4) 其中 1379306 第93137425號申請案修正太 101.07.06 I办為第α參考記憶體胞元之讀取電流。 如第2圖可知，記憶體感測系統包含一或多個用於陣列 10之比較器22(亦即比較器<〇:k>)及用於參考單元16(亦 即比較器< ref0:refm〉）。比較器22比較類比電壓Vddr與一 5 參考類比電壓Vcomp ’且根據如下表1所示法則來產生一輸 出數位信號cmp : 表1 輸入電壓關係 Cmp Vddr> Vcomp 低 Vddr< Vcomp 南
信號Vcomp之電壓係位於間隔〔Vd，Vps+Vbst〕。如此 於T1至T2之時間間隔，全部信號cmp< 〇:k>皆為低(邏輯位 10 準「0」）。全部信號cmp於下述時間可反相為高邏輯位準：
Tcsa=T2+(Vps+Vboost— Vcomp)氺 Cint/Ia, a =0，k (5) 類似方程式決定比較器之輸出信號< refO+refm >可被 反相之時間： Φ Tresi=T2+(Vps+Vboost-Vcomp)* ¢1111/1/8,^=0,111 (6) 15 如由方程式（6)及(7)可知，Tcsa值與TrcsyS值為記憶體 胞元電流之反函數。 第6圖顯示根據本發明之一具體例及前文說明之比較 器信號之波形圖。 參照第2圖，比較器22之個別比較器信號可連同參考比 20較器之輸出信號lat<m:0>發送至一資料單元24之輸入 端。資料單元24可比較該比較器信號之上升時間Trise(cmp) 與參考比較器之輸出信號lat < m:〇〉之上升時間Trise(lat
S 18 1379306 第931374^^¾申請案修正本 101.07^06
Trise(cmp)>TnSe(latf) ξ Ofm 〇Ηπι-2) (H(m-3) 〇Km4) (H(m-6) (H(m-7) dt 000 001 010 Oil 100 101 110 111 現在參照第7圖，第7圖顯示根據本發明之一具體例組 成及操作之資料單元24範例。 5 信號cmp供給m個數位閂鎖26之低輸入端。各個數位閂 鎖26於其Eb-輸入端接收參考比較器之lat信號之一。數位閂 鎖26可依據下表3所示法則發揮功能。 表3
Eb Q 0 D 1 Hold 當Eb信號為低位準(邏輯「〇」）時，數位閂鎖26傳輸輸 10 入信號D至輸出端Q。當Eb信號變成變成高位準時（邏輯 「1」），數位閂鎖26傳輸前一值至輸出端Q。 第2圖所示參考單元16(編號〇至m)包含參考記憶體胞 元(RefO至Refm)。現在參照第8圖，第8圖顯示根據本發明 之一具體例，參考記憶體胞元之臨限電壓(VtrefO至Vtrefm) 15 之分布。臨限電壓可以固定間隔沿Vt軸分布於m+1個區 段。例如對應感測通道編號a(dbl< a >-ddr< a >-cmp< α >)之若干電壓之臨限電壓vto，可於區段r。如此表示 臨限電壓Vto係大於前一區段(換言之，vtrefO至Vtref( r -1)) 之臨限電壓，而小於次一區段（換言之，Vtrefr至¥的沅） 19 I第93137425號申請案修正本 101·_6_| 之臨限電壓。如此，該記憶體胞元之電流1〇係大於次一區 段(Iref r至Irefm)之電流，而小於前一區段(Iref〇至Iref( r 1))之電流。如此對應該胞元之信號cmp< α >比信號lat< τ >+lat<m> 更早上升，而比信號lat<0>+lat< 2： — 1 > 更晚上升。如此資料單元編號α之内部信號Q<m:0>可由 下式求出： Q<(r -1) ： 0>=0, Q<m:r >=1 資料解碼器可根據法則（以十進制形式），將信號Q< m:〇>轉成最末資料匯流排dt<y:〇> : dt十進制=Q<〇>+Q< 1 >+Q<2>+...+Q<m-l >+Q<m > 0 二進制形式資料可經由習知十進制轉成二進制之轉換 公式求出： dt 十進制=dq<0>*2A0+dq< 1>*2A1+ dq<2>*2A2+dq < 3> *2A3+...+dq< y> *2Ay » 或以表格形式列舉於表4 : ________ ill nil 11111 linn 1U1U1
參考通道數目（m)與信號dt(y)之位元數目間之關係可 表示如後： m=2Ay-l， 或以表格形式表示於表5 : 1379306 101.07.06 表5 m 1 3 7 15 31 y 1 2 3 4 5 §己憶體感測系統之操作電壓Vps等於：
Vps_min=VM, ds+v cd+VMCds+ycd (7) 此處VMlds為汲極驅動器之電晶體]^1之汲極/源極電 5 壓； VCd為行解碼器之電壓降；以及 VMCds為記憶體胞元之汲極/源極電壓。 如先前於發明背景之說明，先前技術之最低供應電壓 VDD—MIN等於2.9伏特，先前技術記憶體裝置1〇〇無法用於 10 VDD供應電壓VDD低於2.9伏特之應用用途。但於本發明， 最低供應電壓Vps係低於先前技術最低供應電壓 VDD_MIN(參考發明背景之上式⑴)達vDI〇DE—ΜΑχ，且 趨近最低電壓VBL-MIN。VDIODE—MAX例如約等於一伏 特。如此表示本發明可用於使用低於29伏特至低抵19伏特 15之VDD供應電壓之用途，改良程度超過34%。 如此本發明可將來自記憶體胞元之信號（例如電流）轉 成時間延遲(例如數位信號延遲），且比較該時間延遲與參考 單元之時間延遲（例如，信號之上升時間或下降時間）。及極 驅動器係於低電壓（接近最低電壓）操作來產生類比信號 20 Vddr。信號Vddr較佳係與記憶體胞元電流呈線性關係。記 憶體胞元電流較佳係於局部電容器積分。 本發明可用作為用於複數個參考單元之多位準感蜊系 統。此外本發明也可用於單一參考單元。 21 1379306 東93137425號申請案修正本 ΐ〇ι.〇7.〇6 注意於先前技術’來自記憶體胞元之信號係以一對一 之對應關係耦合至感測放大器。信號數目係與感測放大器 數目相等。但參考記憶體胞元係並聯耦合全部感測放大 器。如此導致二感測放大器輸入信號間之顯著不匹配，原 5因在於輸入信號中之一者（來自該陣列）係連結至單一感測 放大器，而另一者（來自參考）係連結至全部感測放大器。此 種不匹配可能導致讀取資料的錯誤。相反地，本發明中， 全部來自陣列胞元及來自參考單元之類比信號皆匹配，說 明如前。 10 現在參照第9圖，顯示根據本發明之另一具體例，沒極 驅動器信號之波形圖’該具體例係與第5圖之具體例不同。 本具體例中，節點Vps係連結至系統電壓供應Vdd直到時間 Tps，此時功率耗散對充電讀取路徑寄生電容器為最大。於 時間Tps，流經節點Vps之電流顯著較低（例如實際上等於 15 IMC)，節點Vps切換成比Vdd更高的電壓供應。本具體例可 用於增加可能之升壓範圍Vddr。現在參照第1〇圖，顯示根 據本發明之另一具體例之記憶體感測系統，以及參照第u 圖’第11圖顯示第10圖具體例之汲極驅動器。本具體例中， 節點SBL<k:0>可連結至比較器輸入端而非連結至ddr< k:o>信號，第ίο圖所示。汲極驅動器電路為第4圖之汲極 驅動器電路之簡化版本。第12圖顯示根據本發明之本具體 例之汲極驅動器信號之波形圖。信號SBL<k:〇>之發展可 如核發給Eitan及Dadashev之美國專利6 128,226所示，該案 係讓與本案受讓人。
S 22 1379306 - 第93137425號申請案修正本 101.07.06 熟諳技藝人士了解本發明非僅限前文特定顯示及說明 所限。反而本發明之範圍包括前文說明之各項特色之組合 及次組合，以及包括熟諳技藝人士研讀前文說明顯然易知 且非屬先前技術之修改例及變化例。 5 【圖式簡單說明】 第1圖為一先前技術記憶體陣列之感測系統之簡化說 明圖，該記憶體陣列包括複數個排列成任何數目之列及數 目之行之記憶體胞元； 第2圖為根據本發明之一具體例組成及操作之一種記 10 憶體感測系統之簡化方塊圖； 第3圖為根據本發明之一具體例，可藉該記憶體感測系 統讀取之一記憶體胞元陣列之簡化方塊圖； 第4圖為根據本發明之一具體例組成及操作之一種記 憶體感測系統之汲極驅動器之簡化方塊圖； 15 第5圖為根據本發明之一具體例，一種汲極驅動器信號 之波形之簡化線圖； 第6圖為根據本發明之一具體例，第2圖記憶體感測系 統之比較器信號之波形之簡化線圖； 第7圖為根據本發明之一具體例組成及操作之一種記 20 憶體感測系統之一資料單元之簡化方塊圖； 第8圖為根據本發明之一具體例，該記憶體感測系統之 參考記憶體胞元之臨限電壓分布之簡化線圖； 第9圖為根據本發明之另一具體例，一種汲極驅動器信 號之波形之簡化線圖，該具體例係與第5圖不同； 23 1379306 第93137425號申請案修正本 101.07.06 第10圖為根據本發明之另一具體例，一種記憶體感測 系統之簡化方塊圖； 第11圖為根據本發明之一具體例組成及操作之第10圖 具體例之汲極驅動器之簡化方塊圖；以及 5 第12圖為第10圖具體例之汲極驅動器信號之簡化線 圖。 【主要元件符號說明】
10...陣列 140...第二階段 12...列解碼器 145...感測放大器 14...行解碼器 BN...位元線 16...參考單元 C1...比較器 18...汲極驅動器 CBL...寄生電容 20、21…節點 DBL…汲極位元線 22...比較器 11...電流 24...汲極單元 IBL...電流 26...數位閂鎖 M0…PMOS上拉電晶體 103...列解碼器 M1...NMOS箝制電晶體 104...行解碼器 N...電晶體 105...行解碼器 N1…NMOS電晶體 106...列解碼器 N3、N4…上拉電晶體 110...記憶體陣列 P1…PMOS電晶體 111...記憶體胞元 P2、P7…充電初始化裝置 112...記憶體陣列 P3、P6...電流感測裝置 113...記憶體胞元 SBL...系統位元線，源極位元線 120…控制單元 VB...偏壓電壓 121...控制單元 130、131…第一階段 W1...字線
S 24

Claims (1)

1379306 第93137425號申請案修正本 101.07.06 十、申請專利範圍： 1 · 一種用以感測一接收自一記憶體陣列内部之一陣列胞 元之信號之方法，該方法包含下列步驟： • 生成一與該記憶體陣列之一選定陣列胞元之電流 . 5 成正比之類比電壓Vddr ;以及 比較該類比電壓Vddr與一參考類比電壓Vcomp來 生成一輸出數位信號。 2·如申請範圍第1項之方法，進一步包括提供具有一參考 胞元之一參考單元，該參考胞元其具有與該陣列胞元類 10 似之結構及類似之電流路徑貫穿其中；以及提供一汲極 驅動器，該汲極驅動器供驅動該記憶體陣列之汲極位元 線及該參考單元之參考汲極位元線，其中該汲極驅動器 產生該類比電壓Vddr。 3. 如申請範圍第1項之方法，其中若該類比電壓Vddr係大 15 於參考類比電壓Vcomp，則輸出一低輸出數位信號；以 及若該類比電壓Vddr係不大於該參考類比電壓 Vcomp，則輸出一高輸出數位信號。 4. 如申請範圍第2項之方法，進一步包含： 放電該記憶體陣列及該參考單元； 20 放電該記憶體陣列及該參考單元，因而分別產生一 陣列胞元信號及一參考信號及一時序信號； 當該時序信號到達一預定電壓位準時產生一讀取 信號；以及 一旦該讀取信號產生時，由該陣列胞元信號與該參 25 1379306 第93137425號申請案修正本 101.07.06 考信號間之差產生一感測信號。 5. —種用以感測一記憶體胞元之方法，該方法包含下列步 驟： 經由將來自一記憶體胞元之信號轉換成時間延 - 5 遲；以及 經由比較該時間延遲與一參考胞元之時間延遲來 感測該記憶體胞元。 6. 如申請範圍第5項之方法，其中該時間延遲包含一數位 信號延遲。 10 7.如申請範圍第5項之方法，其中比較該時間延遲與該參 考胞元之時間延遲係包含：比較該等時間延遲之上升時 間與下降時間中之至少一者。 8. 如申請範圍第5項之方法，其中將來自該記憶體胞元之 信號轉換成時間延遲係包含：產生與該記憶體胞元之一 15 電流成正比之一類比電壓Vddr。 9. 如申請範圍第8項之方法，其中比較該時間延遲與該參 考胞元之時間延遲係包含：比較該類比電壓Vddr與一參 考類比電壓Vcomp來產生一輸出數位信號。 10. —種用以感測一接收自一記憶體陣列内部之一陣列胞 20 元之信號之裝置，該裝置包含： 一汲極驅動器，其適合產生一與該記憶體陣列之一 選定陣列胞元之電流成正比之類比電壓Vddr;以及 一比較器，其適合比較該類比電壓Vddr與一參考類 比電壓Vcomp來生成一輸出數位信號。 S 26 1379306 101.07.06 IF93137425號申邊裏瓦^· U.如申請範園第H)項之裝置，進—步包含具有—參考胞元 之-參考單元，該參考胞元具有與陣__似之結構 及類似之電祕徑貫穿其中，其巾紐極_器適於驅 動該記憶體陣列之汲極位元線、及該參考單元之參考汲 5 極位元線。 12.如申請範圍第1G項之裝置，其中該比較器比較該類比電 壓Vddr與該參考類比電壓Vc〇mp，以及以下述方式產生 該輪出數位信號： 若類比電壓Wdr係大於參考類比電壓ν_ρ，則輸 出低輸出數位信號；以及若該類比電壓係不大於 。亥參考類比電壓Vcomp，則輸出—高輪出數位信號。 •如申請範圍第10項之裝置，進—步包含一可接收該輸出 數位信號之資料單元。 4·種用以感測—記憶體胞元之裂置，該裝置包括： 一驅動器，其係適於轉換一得自一記憶體胞元之信 號成為一時間延遲；以及 一比較器，其係適於比較該時間延遲與一參考胞元 之時間延遲。 15_如申請範圍第“項之裝置，其中該時間延遲包含一數位 信說延遲。 6.如申請範圍第14項之裝置，其中該比較器比較該時間延 遲之上升時間及下降時間中之至少一者。 17’如申請範圍第14項之裝置’其中該比較器比較類比電壓 Vddr與一參考類比電壓Vcomp，以及以下述方式產生輸 27 1379306 第93137425號申請案修正本 101.07.06 -. 出數位信號：若該類比電壓Vddr係大於該參考類比電壓 • Vcomp，貝ij輸出一低輸出數位信號；以及若該類比電壓 Vddr係不大於該參考類比電壓Vcomp，則輸出一高輸出 數位信號。 S
28 1379306 第93137425號申請案修正本 101.07.06 七、指定代表圖： (一） 本案指定代表圖為：第（2 )圖。 (二) 本代表圖之元件符號簡單說明： 10.. .陣列 12.. .列解碼器 14.. .行解碼器 16.. .參考單元 18.. .汲極驅動器 22.. .比較器 24.. .汲極單元 八、本案若有化學式時，請揭示最能顯示發明特徵的化學式：
TW093137425A 2004-03-29 2004-12-03 Apparatus and methods for multi-level sensing in a memory array TWI379306B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US10/810,683 US7142464B2 (en) 2003-04-29 2004-03-29 Apparatus and methods for multi-level sensing in a memory array

Publications (2)

Publication Number Publication Date
TW200532708A TW200532708A (en) 2005-10-01
TWI379306B true TWI379306B (en) 2012-12-11

Family

ID=35056605

Family Applications (1)

Application Number Title Priority Date Filing Date
TW093137425A TWI379306B (en) 2004-03-29 2004-12-03 Apparatus and methods for multi-level sensing in a memory array

Country Status (3)

Country Link
US (2) US7142464B2 (zh)
TW (1) TWI379306B (zh)
WO (1) WO2005091714A2 (zh)

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7312641B2 (en) * 2004-12-28 2007-12-25 Spansion Llc Sense amplifiers with high voltage swing
CN101095275B (zh) * 2004-12-30 2010-06-16 Nxp股份有限公司 监控电荷泵的外部电容器的温度依赖性以及基于此的改进电荷泵
US7558149B2 (en) * 2006-01-24 2009-07-07 Macronix International Co., Ltd. Method and apparatus to control sensing time for nonvolatile memory
CN101536106B (zh) * 2006-11-08 2014-09-17 Nxp股份有限公司 存储器的读增强
US7580297B2 (en) * 2007-03-30 2009-08-25 Infineon Technologies Ag Readout of multi-level storage cells
US20090129166A1 (en) * 2007-11-15 2009-05-21 Eduardo Maayan Method, circuit and system for sensing a cell in a non-volatile memory array
US8717802B2 (en) 2010-09-13 2014-05-06 International Business Machines Corporation Reconfigurable multi-level sensing scheme for semiconductor memories
CN103366804B (zh) * 2012-03-30 2017-10-13 硅存储技术公司 具有电流注入读出放大器的非易失性存储装置
US20140233339A1 (en) * 2013-02-18 2014-08-21 Spansion Llc. Apparatus and method to reduce bit line disturbs
US9911492B2 (en) 2014-01-17 2018-03-06 International Business Machines Corporation Writing multiple levels in a phase change memory using a write reference voltage that incrementally ramps over a write period
US9830999B2 (en) * 2014-06-05 2017-11-28 Micron Technology, Inc. Comparison operations in memory
US9898252B2 (en) 2014-09-03 2018-02-20 Micron Technology, Inc. Multiplication operations in memory
US9747961B2 (en) 2014-09-03 2017-08-29 Micron Technology, Inc. Division operations in memory
US9904515B2 (en) 2014-09-03 2018-02-27 Micron Technology, Inc. Multiplication operations in memory
US9589602B2 (en) 2014-09-03 2017-03-07 Micron Technology, Inc. Comparison operations in memory
US10032493B2 (en) 2015-01-07 2018-07-24 Micron Technology, Inc. Longest element length determination in memory
US9460760B2 (en) * 2015-01-23 2016-10-04 Globalfoundries Inc. Data-dependent self-biased differential sense amplifier
US9583163B2 (en) 2015-02-03 2017-02-28 Micron Technology, Inc. Loop structure for operations in memory
US9898253B2 (en) 2015-03-11 2018-02-20 Micron Technology, Inc. Division operations on variable length elements in memory
US9741399B2 (en) 2015-03-11 2017-08-22 Micron Technology, Inc. Data shift by elements of a vector in memory
US10146537B2 (en) 2015-03-13 2018-12-04 Micron Technology, Inc. Vector population count determination in memory
US9892767B2 (en) 2016-02-12 2018-02-13 Micron Technology, Inc. Data gathering in memory
US9697876B1 (en) 2016-03-01 2017-07-04 Micron Technology, Inc. Vertical bit vector shift in memory
US9910637B2 (en) 2016-03-17 2018-03-06 Micron Technology, Inc. Signed division in memory
US10607665B2 (en) 2016-04-07 2020-03-31 Micron Technology, Inc. Span mask generation
US10153008B2 (en) 2016-04-20 2018-12-11 Micron Technology, Inc. Apparatuses and methods for performing corner turn operations using sensing circuitry
US9659605B1 (en) 2016-04-20 2017-05-23 Micron Technology, Inc. Apparatuses and methods for performing corner turn operations using sensing circuitry
US10042608B2 (en) 2016-05-11 2018-08-07 Micron Technology, Inc. Signed division in memory
US11029951B2 (en) 2016-08-15 2021-06-08 Micron Technology, Inc. Smallest or largest value element determination
US10147467B2 (en) 2017-04-17 2018-12-04 Micron Technology, Inc. Element value comparison in memory
US10043570B1 (en) 2017-04-17 2018-08-07 Micron Technology, Inc. Signed element compare in memory
CN112242172A (zh) * 2019-07-19 2021-01-19 四川省豆萁科技股份有限公司 一种nor闪存及其参考电流比较电路
US11342010B2 (en) * 2019-10-01 2022-05-24 Macronix International Co., Ltd. Managing bit line voltage generating circuits in memory devices

Family Cites Families (246)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1392599A (en) 1971-07-28 1975-04-30 Mullard Ltd Semiconductor memory elements
US3881180A (en) 1971-11-30 1975-04-29 Texas Instruments Inc Non-volatile memory cell
US3895360A (en) 1974-01-29 1975-07-15 Westinghouse Electric Corp Block oriented random access memory
US4016588A (en) 1974-12-27 1977-04-05 Nippon Electric Company, Ltd. Non-volatile semiconductor memory device
US4017888A (en) 1975-12-31 1977-04-12 International Business Machines Corporation Non-volatile metal nitride oxide semiconductor device
US4151021A (en) 1977-01-26 1979-04-24 Texas Instruments Incorporated Method of making a high density floating gate electrically programmable ROM
US4145703A (en) 1977-04-15 1979-03-20 Supertex, Inc. High power MOS device and fabrication method therefor
US4173791A (en) 1977-09-16 1979-11-06 Fairchild Camera And Instrument Corporation Insulated gate field-effect transistor read-only memory array
US4173766A (en) 1977-09-16 1979-11-06 Fairchild Camera And Instrument Corporation Insulated gate field-effect transistor read-only memory cell
US4373248A (en) 1978-07-12 1983-02-15 Texas Instruments Incorporated Method of making high density semiconductor device such as floating gate electrically programmable ROM or the like
DE2832388C2 (de) 1978-07-24 1986-08-14 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren zum Herstellen von MNOS- und MOS-Transistoren in Silizium-Gate-Technologie auf einem Halbleitersubstrat
US4360900A (en) 1978-11-27 1982-11-23 Texas Instruments Incorporated Non-volatile semiconductor memory elements
US4247861A (en) 1979-03-09 1981-01-27 Rca Corporation High performance electrically alterable read-only memory (EAROM)
DE2923995C2 (de) 1979-06-13 1985-11-07 Siemens AG, 1000 Berlin und 8000 München Verfahren zum Herstellen von integrierten MOS-Schaltungen mit MOS-Transistoren und MNOS-Speichertransistoren in Silizium-Gate-Technologie
JPS5656677A (en) 1979-10-13 1981-05-18 Toshiba Corp Semiconductor memory device
US4281397A (en) 1979-10-29 1981-07-28 Texas Instruments Incorporated Virtual ground MOS EPROM or ROM matrix
DE2947350A1 (de) 1979-11-23 1981-05-27 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von mnos-speichertransistoren mit sehr kurzer kanallaenge in silizium-gate-technologie
JPS56120166A (en) 1980-02-27 1981-09-21 Hitachi Ltd Semiconductor ic device and manufacture thereof
US4342102A (en) 1980-06-18 1982-07-27 Signetics Corporation Semiconductor memory array
US4380057A (en) 1980-10-27 1983-04-12 International Business Machines Corporation Electrically alterable double dense memory
US4521796A (en) 1980-12-11 1985-06-04 General Instrument Corporation Memory implant profile for improved channel shielding in electrically alterable read only memory semiconductor device
EP0056195B1 (en) 1980-12-25 1986-06-18 Fujitsu Limited Nonvolatile semiconductor memory device
US4448400A (en) 1981-07-13 1984-05-15 Eliyahou Harari Highly scalable dynamic RAM cell with self-signal amplification
US4404747A (en) 1981-07-29 1983-09-20 Schur, Inc. Knife and sheath assembly
US4389705A (en) 1981-08-21 1983-06-21 Mostek Corporation Semiconductor memory circuit with depletion data transfer transistor
US4388705A (en) 1981-10-01 1983-06-14 Mostek Corporation Semiconductor memory circuit
US4435786A (en) 1981-11-23 1984-03-06 Fairchild Camera And Instrument Corporation Self-refreshing memory cell
US4494016A (en) 1982-07-26 1985-01-15 Sperry Corporation High performance MESFET transistor for VLSI implementation
US4527257A (en) 1982-08-25 1985-07-02 Westinghouse Electric Corp. Common memory gate non-volatile transistor memory
JPS5949022A (ja) 1982-09-13 1984-03-21 Toshiba Corp 多値論理回路
US4613956A (en) 1983-02-23 1986-09-23 Texas Instruments Incorporated Floating gate memory with improved dielectric
US4769340A (en) 1983-11-28 1988-09-06 Exel Microelectronics, Inc. Method for making electrically programmable memory device by doping the floating gate by implant
US4725984A (en) 1984-02-21 1988-02-16 Seeq Technology, Inc. CMOS eprom sense amplifier
JPS60182174A (ja) 1984-02-28 1985-09-17 Nec Corp 不揮発性半導体メモリ
US4663645A (en) 1984-05-23 1987-05-05 Hitachi, Ltd. Semiconductor device of an LDD structure having a floating gate
US5352620A (en) 1984-05-23 1994-10-04 Hitachi, Ltd. Method of making semiconductor device with memory cells and peripheral transistors
US4665426A (en) 1985-02-01 1987-05-12 Advanced Micro Devices, Inc. EPROM with ultraviolet radiation transparent silicon nitride passivation layer
US4761764A (en) 1985-04-18 1988-08-02 Nec Corporation Programmable read only memory operable with reduced programming power consumption
US4667217A (en) 1985-04-19 1987-05-19 Ncr Corporation Two bit vertically/horizontally integrated memory cell
JPH0831789B2 (ja) 1985-09-04 1996-03-27 沖電気工業株式会社 出力回路
US4742491A (en) 1985-09-26 1988-05-03 Advanced Micro Devices, Inc. Memory cell having hot-hole injection erase mode
US4760555A (en) 1986-04-21 1988-07-26 Texas Instruments Incorporated Memory array with an array reorganizer
JPH0828431B2 (ja) 1986-04-22 1996-03-21 日本電気株式会社 半導体記憶装置
US4758869A (en) 1986-08-29 1988-07-19 Waferscale Integration, Inc. Nonvolatile floating gate transistor structure
US5168334A (en) 1987-07-31 1992-12-01 Texas Instruments, Incorporated Non-volatile semiconductor memory
US4780424A (en) 1987-09-28 1988-10-25 Intel Corporation Process for fabricating electrically alterable floating gate memory devices
US4870470A (en) 1987-10-16 1989-09-26 International Business Machines Corporation Non-volatile memory cell having Si rich silicon nitride charge trapping layer
US4839705A (en) 1987-12-16 1989-06-13 Texas Instruments Incorporated X-cell EEPROM array
JPH07120720B2 (ja) 1987-12-17 1995-12-20 三菱電機株式会社 不揮発性半導体記憶装置
US5159570A (en) 1987-12-22 1992-10-27 Texas Instruments Incorporated Four memory state EEPROM
US4888735A (en) 1987-12-30 1989-12-19 Elite Semiconductor & Systems Int'l., Inc. ROM cell and array configuration
US4857770A (en) 1988-02-29 1989-08-15 Advanced Micro Devices, Inc. Output buffer arrangement for reducing chip noise without speed penalty
US5268870A (en) 1988-06-08 1993-12-07 Eliyahou Harari Flash EEPROM system and intelligent programming and erasing methods therefor
US4941028A (en) 1988-08-10 1990-07-10 Actel Corporation Structure for protecting thin dielectrics during processing
JPH0271493A (ja) 1988-09-06 1990-03-12 Mitsubishi Electric Corp 半導体メモリ装置
US5042009A (en) 1988-12-09 1991-08-20 Waferscale Integration, Inc. Method for programming a floating gate memory device
US5293563A (en) 1988-12-29 1994-03-08 Sharp Kabushiki Kaisha Multi-level memory cell with increased read-out margin
US5120672A (en) 1989-02-22 1992-06-09 Texas Instruments Incorporated Fabricating a single level merged EEPROM cell having an ONO memory stack substantially spaced from the source region
US5142495A (en) 1989-03-10 1992-08-25 Intel Corporation Variable load for margin mode
DE3931596A1 (de) 1989-03-25 1990-10-04 Eurosil Electronic Gmbh Spannungsvervielfacherschaltung
US5172338B1 (en) 1989-04-13 1997-07-08 Sandisk Corp Multi-state eeprom read and write circuits and techniques
US4961010A (en) 1989-05-19 1990-10-02 National Semiconductor Corporation Output buffer for reducing switching induced noise
US5104819A (en) 1989-08-07 1992-04-14 Intel Corporation Fabrication of interpoly dielctric for EPROM-related technologies
US5027321A (en) 1989-11-21 1991-06-25 Intel Corporation Apparatus and method for improved reading/programming of virtual ground EPROM arrays
US4992391A (en) 1989-11-29 1991-02-12 Advanced Micro Devices, Inc. Process for fabricating a control gate for a floating gate FET
US5204835A (en) 1990-06-13 1993-04-20 Waferscale Integration Inc. Eprom virtual ground array
EP0461904A3 (en) 1990-06-14 1992-09-09 Creative Integrated Systems, Inc. An improved semiconductor read-only vlsi memory
US5075245A (en) 1990-08-03 1991-12-24 Intel Corporation Method for improving erase characteristics of buried bit line flash EPROM devices without using sacrificial oxide growth and removal steps
US5618710A (en) * 1990-08-03 1997-04-08 Vertex Pharmaceuticals, Inc. Crosslinked enzyme crystals
US5289406A (en) * 1990-08-28 1994-02-22 Mitsubishi Denki Kabushiki Kaisha Read only memory for storing multi-data
US5117389A (en) 1990-09-05 1992-05-26 Macronix International Co., Ltd. Flat-cell read-only-memory integrated circuit
US5892013A (en) * 1990-09-13 1999-04-06 Novo Nordisk A/S Lipase variants
KR920006991A (ko) 1990-09-25 1992-04-28 김광호 반도체메모리 장치의 고전압발생회로
US5081371A (en) 1990-11-07 1992-01-14 U.S. Philips Corp. Integrated charge pump circuit with back bias voltage reduction
JP2987193B2 (ja) 1990-11-20 1999-12-06 富士通株式会社 半導体記憶装置
US5086325A (en) 1990-11-21 1992-02-04 Atmel Corporation Narrow width EEPROM with single diffusion electrode formation
US5094968A (en) 1990-11-21 1992-03-10 Atmel Corporation Fabricating a narrow width EEPROM with single diffusion electrode formation
US6002614A (en) 1991-02-08 1999-12-14 Btg International Inc. Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell
JP2612969B2 (ja) 1991-02-08 1997-05-21 シャープ株式会社 半導体装置の製造方法
US5218569A (en) * 1991-02-08 1993-06-08 Banks Gerald J Electrically alterable non-volatile memory with n-bits per memory cell
JPH04311900A (ja) 1991-04-10 1992-11-04 Sharp Corp 半導体読み出し専用メモリ
JP2930440B2 (ja) 1991-04-15 1999-08-03 沖電気工業株式会社 半導体集積回路
US5424567A (en) * 1991-05-15 1995-06-13 North American Philips Corporation Protected programmable transistor with reduced parasitic capacitances and method of fabrication
US5142496A (en) 1991-06-03 1992-08-25 Advanced Micro Devices, Inc. Method for measuring VT 's less than zero without applying negative voltages
WO1993000924A1 (de) * 1991-07-01 1993-01-21 Basf Aktiengesellschaft Verwendung von lipasen zur herstellung von arzneimitteln
US5245572A (en) 1991-07-30 1993-09-14 Intel Corporation Floating gate nonvolatile memory with reading while writing capability
JP2965415B2 (ja) 1991-08-27 1999-10-18 松下電器産業株式会社 半導体記憶装置
EP0740854B1 (en) * 1991-08-29 2003-04-23 Hyundai Electronics Industries Co., Ltd. A self-aligned dual-bit split gate (dsg) flash eeprom cell
KR960013022B1 (ko) 1991-09-11 1996-09-25 가와사끼 세이데쯔 가부시끼가이샤 반도체 집적회로
US5175120A (en) 1991-10-11 1992-12-29 Micron Technology, Inc. Method of processing a semiconductor wafer to form an array of nonvolatile memory devices employing floating gate transistors and peripheral area having CMOS transistors
JPH05110114A (ja) 1991-10-17 1993-04-30 Rohm Co Ltd 不揮発性半導体記憶素子
JP3358663B2 (ja) 1991-10-25 2002-12-24 ローム株式会社 半導体記憶装置およびその記憶情報読出方法
US5338954A (en) 1991-10-31 1994-08-16 Rohm Co., Ltd. Semiconductor memory device having an insulating film and a trap film joined in a channel region
US5357134A (en) 1991-10-31 1994-10-18 Rohm Co., Ltd. Nonvolatile semiconductor device having charge trap film containing silicon crystal grains
JPH05129284A (ja) 1991-11-06 1993-05-25 Sony Corp プラズマＳｉＮ成膜条件の設定方法及び半導体装置の製造方法
US5260593A (en) 1991-12-10 1993-11-09 Micron Technology, Inc. Semiconductor floating gate device having improved channel-floating gate interaction
JP2564067B2 (ja) 1992-01-09 1996-12-18 株式会社東芝 センス回路を有する読み出し出力回路
US6222762B1 (en) 1992-01-14 2001-04-24 Sandisk Corporation Multi-state memory
JP2851962B2 (ja) 1992-01-21 1999-01-27 シャープ株式会社 半導体読み出し専用メモリ
EP1032034A1 (en) * 1992-01-22 2000-08-30 Macronix International Co., Ltd. Method of making memory device
US5324675A (en) 1992-03-31 1994-06-28 Kawasaki Steel Corporation Method of producing semiconductor devices of a MONOS type
JPH05290584A (ja) 1992-04-08 1993-11-05 Nec Corp 半導体記憶装置
US5657332A (en) 1992-05-20 1997-08-12 Sandisk Corporation Soft errors handling in EEPROM devices
WO1993024959A1 (en) * 1992-05-29 1993-12-09 Citizen Watch Co., Ltd. Semiconductor nonvolatile storage device, semiconductor device, and its manufacture method
US5289412A (en) 1992-06-19 1994-02-22 Intel Corporation High-speed bias-stabilized current-mirror referencing circuit for non-volatile memories
JPH065823A (ja) 1992-06-19 1994-01-14 Toshiba Corp 不揮発性半導体記憶装置及びその使用方法
US5315541A (en) 1992-07-24 1994-05-24 Sundisk Corporation Segmented column memory array
GB9217743D0 (en) * 1992-08-19 1992-09-30 Philips Electronics Uk Ltd A semiconductor memory device
JP3036565B2 (ja) 1992-08-28 2000-04-24 日本電気株式会社 不揮発性半導体記憶装置の製造方法
US5450354A (en) 1992-08-31 1995-09-12 Nippon Steel Corporation Non-volatile semiconductor memory device detachable deterioration of memory cells
US5412601A (en) * 1992-08-31 1995-05-02 Nippon Steel Corporation Non-volatile semiconductor memory device capable of storing multi-value data in each memory cell
US5450341A (en) 1992-08-31 1995-09-12 Nippon Steel Corporation Non-volatile semiconductor memory device having memory cells, each for at least three different data writable thereinto selectively and a method of using the same
US5412238A (en) 1992-09-08 1995-05-02 National Semiconductor Corporation Source-coupling, split-gate, virtual ground flash EEPROM array
US5280420A (en) 1992-10-02 1994-01-18 National Semiconductor Corporation Charge pump which operates on a low voltage power supply
US5350568A (en) * 1992-11-09 1994-09-27 Tetra Alfa Holdings, S.A. Method and apparatus for sterilizing cartons and breaking carton score lines
US5377153A (en) * 1992-11-30 1994-12-27 Sgs-Thomson Microelectronics, Inc. Virtual ground read only memory circuit
US5418743A (en) 1992-12-07 1995-05-23 Nippon Steel Corporation Method of writing into non-volatile semiconductor memory
US5319593A (en) * 1992-12-21 1994-06-07 National Semiconductor Corp. Memory array with field oxide islands eliminated and method
DK154292D0 (da) * 1992-12-23 1992-12-23 Novo Nordisk As Nyt enzym
JPH07114792A (ja) * 1993-10-19 1995-05-02 Mitsubishi Electric Corp 半導体記憶装置
US5424978A (en) * 1993-03-15 1995-06-13 Nippon Steel Corporation Non-volatile semiconductor memory cell capable of storing more than two different data and method of using the same
DK39693D0 (da) * 1993-04-02 1993-04-02 Novo Nordisk As Enzym
US5393701A (en) 1993-04-08 1995-02-28 United Microelectronics Corporation Layout design to eliminate process antenna effect
US5335198A (en) 1993-05-06 1994-08-02 Advanced Micro Devices, Inc. Flash EEPROM array with high endurance
US5463586A (en) 1993-05-28 1995-10-31 Macronix International Co., Ltd. Erase and program verification circuit for non-volatile memory
US5350710A (en) 1993-06-24 1994-09-27 United Microelectronics Corporation Device for preventing antenna effect on circuit
US5400286A (en) * 1993-08-17 1995-03-21 Catalyst Semiconductor Corp. Self-recovering erase scheme to enhance flash memory endurance
US5477499A (en) 1993-10-13 1995-12-19 Advanced Micro Devices, Inc. Memory architecture for a three volt flash EEPROM
US5828601A (en) 1993-12-01 1998-10-27 Advanced Micro Devices, Inc. Programmed reference
JP3076185B2 (ja) 1993-12-07 2000-08-14 日本電気株式会社 半導体メモリ装置及びその検査方法
US5435481A (en) * 1994-01-18 1995-07-25 Motorola, Inc. Soldering process
US5440505A (en) * 1994-01-21 1995-08-08 Intel Corporation Method and circuitry for storing discrete amounts of charge in a single memory element
FR2715782B1 (fr) * 1994-01-31 1996-03-22 Sgs Thomson Microelectronics Bascule bistable non volatile programmable, à état initial prédéfini, notamment pour circuit de redondance de mémoire.
FR2715758B1 (fr) * 1994-01-31 1996-03-22 Sgs Thomson Microelectronics Bascule bistable non volatile programmable par la source, notamment pour circuit de redondance de mémoire.
US5418176A (en) * 1994-02-17 1995-05-23 United Microelectronics Corporation Process for producing memory devices having narrow buried N+ lines
DE4408152A1 (de) * 1994-03-11 1995-09-14 Studiengesellschaft Kohle Mbh Immobilisierte Lipasen in hydrophoben Sol-Gel-Materialien
EP0678871B1 (en) 1994-03-22 2000-05-31 STMicroelectronics S.r.l. Memory array cell reading device
CA2189441C (en) * 1994-05-04 2009-06-30 Wolfgang Aehle Lipases with improved surfactant resistance
US5568085A (en) 1994-05-16 1996-10-22 Waferscale Integration Inc. Unit for stabilizing voltage on a capacitive node
US5523972A (en) * 1994-06-02 1996-06-04 Intel Corporation Method and apparatus for verifying the programming of multi-level flash EEPROM memory
US5508968A (en) 1994-08-12 1996-04-16 International Business Machines Corporation Dynamic random access memory persistent page implemented as processor register sets
US5822256A (en) 1994-09-06 1998-10-13 Intel Corporation Method and circuitry for usage of partially functional nonvolatile memory
KR100372905B1 (ko) * 1994-09-13 2003-05-01 애질런트 테크놀로지스, 인크. 산화물영역보호장치
US5583808A (en) 1994-09-16 1996-12-10 National Semiconductor Corporation EPROM array segmented for high performance and method for controlling same
US5523251A (en) * 1994-10-05 1996-06-04 United Microelectronics Corp. Method for fabricating a self aligned mask ROM
US5694356A (en) 1994-11-02 1997-12-02 Invoice Technology, Inc. High resolution analog storage EPROM and flash EPROM
US5537358A (en) 1994-12-06 1996-07-16 National Semiconductor Corporation Flash memory having adaptive sensing and method
US5661060A (en) * 1994-12-28 1997-08-26 National Semiconductor Corporation Method for forming field oxide regions
CA2142644C (en) * 1995-02-16 1996-11-26 Marc Etienne Bonneville Standby power circuit arrangement
US5518942A (en) * 1995-02-22 1996-05-21 Alliance Semiconductor Corporation Method of making flash EPROM cell having improved erase characteristics by using a tilt angle implant
US6353554B1 (en) 1995-02-27 2002-03-05 Btg International Inc. Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell
EP0740307B1 (en) 1995-04-28 2001-12-12 STMicroelectronics S.r.l. Sense amplifier circuit for semiconductor memory devices
KR100187656B1 (ko) 1995-05-16 1999-06-01 김주용 플래쉬 이이피롬 셀의 제조방법 및 그 프로그램 방법
ES2236738T3 (es) * 1995-05-31 2005-07-16 Medzyme N.V. Composicion para mejorar la digestibilidad y la utilizacion de nutrientes.
AU6185196A (en) 1995-07-03 1997-02-05 Elvira Gulerson Method of fabricating a fast programming flash e2prm cell
US5903031A (en) * 1995-07-04 1999-05-11 Matsushita Electric Industrial Co., Ltd. MIS device, method of manufacturing the same, and method of diagnosing the same
DE69514790T2 (de) 1995-07-14 2000-08-03 St Microelectronics Srl Verfahren zur Einstellung der Schwellspannung einer Referenzspeicherzelle
JP2830800B2 (ja) * 1995-09-29 1998-12-02 日本電気株式会社 電流差動増幅回路
US5633603A (en) 1995-12-26 1997-05-27 Hyundai Electronics Industries Co., Ltd. Data output buffer using pass transistors biased with a reference voltage and a precharged data input
US5748534A (en) 1996-03-26 1998-05-05 Invox Technology Feedback loop for reading threshold voltage
US5777923A (en) 1996-06-17 1998-07-07 Aplus Integrated Circuits, Inc. Flash memory read/write controller
US5712815A (en) 1996-04-22 1998-01-27 Advanced Micro Devices, Inc. Multiple bits per-cell flash EEPROM capable of concurrently programming and verifying memory cells and reference cells
US5847441A (en) 1996-05-10 1998-12-08 Micron Technology, Inc. Semiconductor junction antifuse circuit
US5715193A (en) * 1996-05-23 1998-02-03 Micron Quantum Devices, Inc. Flash memory system and method for monitoring the disturb effect on memory cell blocks due to high voltage conditions of other memory cell blocks
WO2004090908A1 (ja) 1996-06-11 2004-10-21 Nobuyoshi Takeuchi ベリファイ機能を有する不揮発性記憶装置
EP0907954B1 (en) 1996-06-24 2000-06-07 Advanced Micro Devices, Inc. A method for a multiple bits-per-cell flash eeprom with page mode program and read
KR100265574B1 (ko) 1996-06-29 2000-09-15 김영환 반도체 메모리장치의 감지증폭기
US5787484A (en) * 1996-08-08 1998-07-28 Micron Technology, Inc. System and method which compares data preread from memory cells to data to be written to the cells
US5812456A (en) 1996-10-01 1998-09-22 Microchip Technology Incorporated Switched ground read for EPROM memory array
US5717632A (en) 1996-11-27 1998-02-10 Advanced Micro Devices, Inc. Apparatus and method for multiple-level storage in non-volatile memories
TW367503B (en) * 1996-11-29 1999-08-21 Sanyo Electric Co Non-volatile semiconductor device
JP3532725B2 (ja) 1997-02-27 2004-05-31 株式会社東芝 半導体集積回路
JP3920415B2 (ja) 1997-03-31 2007-05-30 三洋電機株式会社 不揮発性半導体メモリ装置
US6252799B1 (en) 1997-04-11 2001-06-26 Programmable Silicon Solutions Device with embedded flash and EEPROM memories
US5805500A (en) 1997-06-18 1998-09-08 Sgs-Thomson Microelectronics S.R.L. Circuit and method for generating a read reference signal for nonvolatile memory cells
JP3189740B2 (ja) 1997-06-20 2001-07-16 日本電気株式会社 不揮発性半導体メモリのデータ修復方法
JP3039458B2 (ja) 1997-07-07 2000-05-08 日本電気株式会社 不揮発性半導体メモリ
IL125604A (en) 1997-07-30 2004-03-28 Saifun Semiconductors Ltd Non-volatile electrically erasable and programmble semiconductor memory cell utilizing asymmetrical charge
US6768165B1 (en) 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
US5926409A (en) * 1997-09-05 1999-07-20 Information Storage Devices, Inc. Method and apparatus for an adaptive ramp amplitude controller in nonvolatile memory application
US5940332A (en) 1997-11-13 1999-08-17 Stmicroelectronics, Inc. Programmed memory with improved speed and power consumption
US5867429A (en) 1997-11-19 1999-02-02 Sandisk Corporation High density non-volatile flash memory without adverse effects of electric field coupling between adjacent floating gates
JP3599541B2 (ja) * 1997-11-27 2004-12-08 シャープ株式会社 不揮発性半導体記憶装置
US5949728A (en) 1997-12-12 1999-09-07 Scenix Semiconductor, Inc. High speed, noise immune, single ended sensing scheme for non-volatile memories
KR100327421B1 (ko) * 1997-12-31 2002-07-27 주식회사 하이닉스반도체 비휘발성 메모리 소자의 프로그램 시스템 및 그의 프로그램 방법
US6046591A (en) * 1998-03-16 2000-04-04 General Electric Company MRI system with fractional decimation of acquired data
US5946258A (en) 1998-03-16 1999-08-31 Intel Corporation Pump supply self regulation for flash memory cell pair reference circuit
KR100339024B1 (ko) * 1998-03-28 2002-09-18 주식회사 하이닉스반도체 플래쉬메모리장치의센스앰프회로
JP3346274B2 (ja) * 1998-04-27 2002-11-18 日本電気株式会社 不揮発性半導体記憶装置
US6030871A (en) * 1998-05-05 2000-02-29 Saifun Semiconductors Ltd. Process for producing two bit ROM cell utilizing angled implant
US6215148B1 (en) * 1998-05-20 2001-04-10 Saifun Semiconductors Ltd. NROM cell with improved programming, erasing and cycling
US6348711B1 (en) * 1998-05-20 2002-02-19 Saifun Semiconductors Ltd. NROM cell with self-aligned programming and erasure areas
US6042823A (en) * 1998-07-02 2000-03-28 Amano Pharmaceuticals Co., Ltd. Enzyme composition and use thereof
GB9818548D0 (en) * 1998-08-25 1998-10-21 Microbiological Res Authority Treatment of mucas hypersecretion
JP3999900B2 (ja) 1998-09-10 2007-10-31 株式会社東芝 不揮発性半導体メモリ
DE69828966D1 (de) 1998-09-15 2005-03-17 St Microelectronics Srl Verfahren zum Schutz des Inhalts nichtflüchtiger Speicherzellen
US6219290B1 (en) * 1998-10-14 2001-04-17 Macronix International Co., Ltd. Memory cell sense amplifier
US6044019A (en) 1998-10-23 2000-03-28 Sandisk Corporation Non-volatile memory with improved sensing and method therefor
US6108240A (en) 1999-02-04 2000-08-22 Tower Semiconductor Ltd. Implementation of EEPROM using intermediate gate voltage to avoid disturb conditions
US6134156A (en) 1999-02-04 2000-10-17 Saifun Semiconductors Ltd. Method for initiating a retrieval procedure in virtual ground arrays
US6128226A (en) 1999-02-04 2000-10-03 Saifun Semiconductors Ltd. Method and apparatus for operating with a close to ground signal
US6233180B1 (en) 1999-02-04 2001-05-15 Saifun Semiconductors Ltd. Device for determining the validity of word line conditions and for delaying data sensing operation
US6147904A (en) 1999-02-04 2000-11-14 Tower Semiconductor Ltd. Redundancy method and structure for 2-bit non-volatile memory cells
US6075724A (en) * 1999-02-22 2000-06-13 Vantis Corporation Method for sorting semiconductor devices having a plurality of non-volatile memory cells
US6044022A (en) 1999-02-26 2000-03-28 Tower Semiconductor Ltd. Programmable configuration for EEPROMS including 2-bit non-volatile memory cell arrays
US6084794A (en) 1999-05-28 2000-07-04 Winbond Electronics Corp. High speed flat-cell mask ROM structure with select lines
US6108241A (en) * 1999-07-01 2000-08-22 Micron Technology, Inc. Leakage detection in flash memory cell
US6469935B2 (en) 1999-08-05 2002-10-22 Halo Lsi Design & Device Technology, Inc. Array architecture nonvolatile memory and its operation methods
JP3912937B2 (ja) 1999-08-10 2007-05-09 スパンション インク 非導電性のチャージトラップゲートを利用した多ビット不揮発性メモリ
JP3348432B2 (ja) 1999-09-14 2002-11-20 日本電気株式会社 半導体装置および半導体記憶装置
US6181605B1 (en) * 1999-10-06 2001-01-30 Advanced Micro Devices, Inc. Global erase/program verification apparatus and method
US6331950B1 (en) 1999-10-19 2001-12-18 Fujitsu Limited Write protect input implementation for a simultaneous operation flash memory device
US6175523B1 (en) * 1999-10-25 2001-01-16 Advanced Micro Devices, Inc Precharging mechanism and method for NAND-based flash memory devices
IT1308856B1 (it) * 1999-10-29 2002-01-11 St Microelectronics Srl Circuito di lettura per una memoria non volatile.
US6272047B1 (en) * 1999-12-17 2001-08-07 Micron Technology, Inc. Flash memory cell
US6201737B1 (en) 2000-01-28 2001-03-13 Advanced Micro Devices, Inc. Apparatus and method to characterize the threshold distribution in an NROM virtual ground array
US6185143B1 (en) 2000-02-04 2001-02-06 Hewlett-Packard Company Magnetic random access memory (MRAM) device including differential sense amplifiers
US6266281B1 (en) * 2000-02-16 2001-07-24 Advanced Micro Devices, Inc. Method of erasing non-volatile memory cells
US6215702B1 (en) * 2000-02-16 2001-04-10 Advanced Micro Devices, Inc. Method of maintaining constant erasing speeds for non-volatile memory cells
US6205056B1 (en) 2000-03-14 2001-03-20 Advanced Micro Devices, Inc. Automated reference cell trimming verify
US6240040B1 (en) 2000-03-15 2001-05-29 Advanced Micro Devices, Inc. Multiple bank simultaneous operation for a flash memory
US6396741B1 (en) * 2000-05-04 2002-05-28 Saifun Semiconductors Ltd. Programming of nonvolatile memory cells
CA2310295C (en) * 2000-05-31 2010-10-05 Mosaid Technologies Incorporated Multiple match detection circuit and method
KR100597060B1 (ko) * 2000-08-03 2006-07-06 후지쯔 가부시끼가이샤 비휘발성 반도체 기억 장치 및 데이터 판독 방법
JP2002184190A (ja) 2000-12-11 2002-06-28 Toshiba Corp 不揮発性半導体記憶装置
US6614692B2 (en) * 2001-01-18 2003-09-02 Saifun Semiconductors Ltd. EEPROM array and method for operation thereof
JP4467815B2 (ja) 2001-02-26 2010-05-26 富士通マイクロエレクトロニクス株式会社 不揮発性半導体メモリの読み出し動作方法および不揮発性半導体メモリ
US6351415B1 (en) 2001-03-28 2002-02-26 Tower Semiconductor Ltd. Symmetrical non-volatile memory array architecture without neighbor effect
US6535434B2 (en) 2001-04-05 2003-03-18 Saifun Semiconductors Ltd. Architecture and scheme for a non-strobed read sequence
JP2002319287A (ja) 2001-04-20 2002-10-31 Fujitsu Ltd 不揮発性半導体メモリ
US6636440B2 (en) 2001-04-25 2003-10-21 Saifun Semiconductors Ltd. Method for operation of an EEPROM array, including refresh thereof
US6522585B2 (en) 2001-05-25 2003-02-18 Sandisk Corporation Dual-cell soft programming for virtual-ground memory arrays
US6574139B2 (en) 2001-06-20 2003-06-03 Fujitsu Limited Method and device for reading dual bit memory cells using multiple reference cells with two side read
US6643178B2 (en) 2001-07-31 2003-11-04 Fujitsu Limited System for source side sensing
US6525969B1 (en) 2001-08-10 2003-02-25 Advanced Micro Devices, Inc. Decoder apparatus and methods for pre-charging bit lines
US6469929B1 (en) 2001-08-21 2002-10-22 Tower Semiconductor Ltd. Structure and method for high speed sensing of memory arrays
US6510082B1 (en) 2001-10-23 2003-01-21 Advanced Micro Devices, Inc. Drain side sensing scheme for virtual ground flash EPROM array with adjacent bit charge and hold
TW506123B (en) 2001-10-24 2002-10-11 Macronix Int Co Ltd Multi-level NROM memory cell and its operating method
US6885585B2 (en) * 2001-12-20 2005-04-26 Saifun Semiconductors Ltd. NROM NOR array
US6529412B1 (en) 2002-01-16 2003-03-04 Advanced Micro Devices, Inc. Source side sensing scheme for virtual ground read of flash eprom array with adjacent bit precharge
US6975536B2 (en) * 2002-01-31 2005-12-13 Saifun Semiconductors Ltd. Mass storage array and methods for operation thereof
US6639844B1 (en) 2002-03-13 2003-10-28 Advanced Micro Devices, Inc. Overerase correction method
US6594181B1 (en) 2002-05-10 2003-07-15 Fujitsu Limited System for reading a double-bit memory cell
US6917544B2 (en) * 2002-07-10 2005-07-12 Saifun Semiconductors Ltd. Multiple use memory chip
US6813189B2 (en) * 2002-07-16 2004-11-02 Fujitsu Limited System for using a dynamic reference in a double-bit cell memory
JP4260434B2 (ja) * 2002-07-16 2009-04-30 富士通マイクロエレクトロニクス株式会社 不揮発性半導体メモリ及びその動作方法

Also Published As

Publication number Publication date
US7142464B2 (en) 2006-11-28
US7532529B2 (en) 2009-05-12
TW200532708A (en) 2005-10-01
US20040218426A1 (en) 2004-11-04
US20060285402A1 (en) 2006-12-21
WO2005091714A3 (en) 2006-05-04
WO2005091714A2 (en) 2005-10-06

Similar Documents

Publication Publication Date Title
TWI379306B (en) Apparatus and methods for multi-level sensing in a memory array
JP4344769B2 (ja) 低電圧動作のメモリ検知回路および方法
TWI310559B (en) Low power multiple bit sense amplifier and method for performing a sensing operation on a memory array
US6259627B1 (en) Read and write operations using constant row line voltage and variable column line load
JP4420823B2 (ja) 感知動作が改善された不揮発性メモリおよび方法
JP2732826B2 (ja) 不揮発性半導体メモリ装置とそのワードライン駆動方法
US7327619B2 (en) Reference sense amplifier for non-volatile memory
US7764547B2 (en) Regulation of source potential to combat cell source IR drop
EP1729302A1 (en) A circuit for retrieving data stored in semiconductor memory cells
US10332593B2 (en) Semiconductor memory device configured to sense memory cell threshold voltages in ascending order
TW201232542A (en) Word line kicking when sensing non-volatile storage
JP5667260B1 (ja) 半導体記憶装置
JP2013524391A (ja) 不揮発性記憶装置における複数の状態の同時読み出し又は同時検証
US7440332B2 (en) Low power multiple bit sense amplifier
JP4593668B2 (ja) 不揮発性メモリにおける補償感知のための基準センス増幅器および方法
JP2020102291A (ja) 半導体装置
US7826284B2 (en) Sense amplifier circuit and method for semiconductor memories with reduced current consumption
JPH0991971A (ja) 不揮発性半導体多値記憶装置
CN114783488A (zh) 页缓冲器、编程方法、存储器装置及系统
EP1473732A1 (en) Apparatus and method of multi-level sensing in a memory array
KR100965078B1 (ko) 불휘발성 메모리 소자 및 그 동작 방법