KR20100044716A - 반도체 장치의 제작 방법 - Google Patents

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KR20100044716A
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layer
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히데오미 수자와
신야 사사가와
타이가 무라오카
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

산화물 반도체를 사용한 반도체 장치를 제작할 때의 가공 기술을 확립하는 것을 과제의 하나로 한다.
기판 위에 게이트 전극과, 상기 게이트 전극 상방의 게이트 절연층과, 상기 게이트 절연층 상방의 산화물 반도체층을 형성하고, 웨트 에칭에 의해, 산화물 반도체층을 가공하여 섬 형상의 산화물 반도체층을 형성하고, 섬 형상의 산화물 반도체층 위에 도전층을 형성하고, 드라이 에칭에 의해, 도전층을 가공하여 소스 전극 및 드레인 전극을 형성하고, 섬 형상의 산화물 반도체층의 일부를 제거하고, 섬 형상의 산화물 반도체층에 오목부를 형성한다.
반도체 장치, 산화물 반도체, 웨트 에칭, 드라이 에칭, 에칭 레이트, 산화실리콘

Description

반도체 장치의 제작 방법{Method for manufacturing semiconductor device}
산화물 반도체를 사용한 반도체 장치의 제작 방법에 관한 것이다.
최근, 산화물 반도체를 사용하여 박막 트랜지스터(TFT라고도 부름)를 제작하여, 전자 디바이스 등에 응용하는 기술이 주목을 모으고 있다. 예를 들어, 특허문헌 1이나 특허문헌 2에는, 산화물 반도체막으로서 산화아연이나 In-Ga-Zn-O계 산화물 반도체 등을 사용하여, 화상 표시 장치의 스위칭 소자 등을 제작하는 기술이 개시되어 있다.
산화물 반도체를 가공하는 기술로서는 에칭 처리가 대표적이지만 (특허문헌 3, 특허문헌 4 등 참조), 예를 들어, 웨트 에칭은 등방적인 에칭이기 때문에, 소자의 미세화에는 적합하지 않다는 문제가 있다. 또한, 약액을 사용하는 처리이기 때문에, 제어성의 면에서 과제가 있다. 한편으로, 드라이 에칭은, 미세화, 제어성의 면에서는 유리하지만, 에칭 레이트가 작고, 처리에 시간이 걸린다는 문제가 있다. 또한, 사용하는 장치에 따라서는, 에칭의 면내 편차가 생길 가능성이 높다.
[선행 기술 문헌]
[특허문헌]
[특허문헌 1] 일본 공개특허공보 2007-123861호
[특허문헌 2] 일본 공개특허공보 2007-96055호
[특허문헌 3] 일본 공개특허공보 2008-41695호
[특허문헌 4] 일본 공개특허공보 2008-42067호
이와 같이, 산화물 반도체를 가공하는 기술은 이미 몇 개인가 존재하고 있었지만, 산화물 반도체를 사용하여 반도체 장치를 제작하고자 하는 경우에 요구되는 조건을 만족시키는 가공 기술은, 아직 확립되어 있지 않았다.
또한, 산화물 반도체에는 인듐 등의 희소 금속이 사용되고 있지만, 종래의 에칭을 비롯한 가공 기술에 있어서는, 이들의 고가의 금속류를 함유하는 산화물 반도체층은, 성막된 막 중 대부분이 제거됨과 함께 폐기되고 있었다. 이 때문에, 종래의 가공 기술에서는 산화물 반도체를 적용하는 반도체 장치의 제작에 드는 비용을 저감하는 것은 곤란하였다. 또한, 자원 절약 문제에 대한 대응이 요구되고 있다.
상기 문제점을 감안하여, 산화물 반도체를 사용한 반도체 장치를 제작할 때의 가공 기술을 확립하는 것을 과제의 하나로 한다. 또는, 자원 절약 문제에 대응한 반도체 장치의 제작 방법을 제공하는 것을 과제의 하나로 한다.
개시하는 발명의 일 예는, 활성층으로서 기능하는 섬 형상의 산화물 반도체층과, 그것을 덮는 도전층을, 드라이 에칭에 의해 가공한다. 예를 들어, 염소와 산소를 포함하는 가스를 사용한 드라이 에칭에 의해, 도전층을 가공하여 소스 전극 및 드레인 전극을 형성함과 함께, 산화물 반도체층의 일부를 제거하고, 섬 형상의 산화물 반도체층에 오목부를 형성한다. 이 때, 섬 형상의 산화물 반도체층의 하방 에 존재하는 게이트 절연층에는, 산화실리콘을 포함하는 재료를 사용하는 것이 바람직하다.
또는, 게이트 절연층 상방의 산화물 반도체층을, 웨트 에칭에 의해 섬 형상의 산화물 반도체층으로 가공한다.
보다 상세하게는, 다음과 같다.
개시하는 발명의 일 예는, 기판 위에 게이트 전극과, 상기 게이트 전극 상방의 게이트 절연층과, 상기 게이트 절연층 상방의 산화물 반도체층을 형성하고, 웨트 에칭에 의해, 산화물 반도체층을 가공하여 섬 형상의 산화물 반도체층을 형성하고, 섬 형상의 산화물 반도체층 위에 도전층을 형성하고, 드라이 에칭에 의해, 도전층을 가공하여 소스 전극 및 드레인 전극을 형성하고(형성함과 함께), 섬 형상의 산화물 반도체층의 일부를 제거하고, 섬 형상의 산화물 반도체층에 오목부를 형성하는 것을 특징으로 한다.
개시하는 발명의 다른 일 예는, 기판 위에 게이트 전극과, 상기 게이트 전극 상방의 게이트 절연층과, 상기 게이트 절연층 상방의 제 1 산화물 반도체층을 형성하고, 제 1 산화물 반도체층 위에, 제 1 산화물 반도체층보다 도전율이 높은 제 2 산화물 반도체층을 형성하고, 웨트 에칭에 의해, 제 1 산화물 반도체층 및 제 2 산화물 반도체층을 가공하여 섬 형상의 제 1 산화물 반도체층 및 섬 형상의 제 2 산화물 반도체층을 형성하고, 섬 형상의 제 2 산화물 반도체층 위에 도전층을 형성하고, 드라이 에칭에 의해, 도전층을 가공하여 소스 전극 및 드레인 전극을 형성하고(형성함과 함께), 섬 형상의 제 1 산화물 반도체층 및 섬 형상의 제 2 산화물 반 도체층의 일부를 제거하고, 섬 형상의 제 1 산화물 반도체층에 오목부를 형성하는 것을 특징으로 한다.
상기에 있어서, 산화물 반도체층(제 1 산화물 반도체층, 및 제 2 산화물 반도체층을 포함함)은, 인듐, 갈륨, 및 아연을 포함하고 있어도 좋다. 또한, 도전층으로서, 산화물 반도체층(제 1 산화물 반도체층, 및 제 2 산화물 반도체층을 포함함)에 사용하는 재료보다 드라이 에칭에 있어서의 에칭 레이트가 큰 재료를 사용할 수 있다.
또, 상기 드라이 에칭은, 염소를 포함하는 가스를 사용하여 행할 수 있다. 이 경우, 게이트 절연층은, 산화실리콘을 포함하는 재료를 사용하여 형성하고, 염소를 포함하는 가스는 산소를 포함하고 있는 것이 바람직하다. 또한, 산소의 함유량을, 염소를 포함하는 가스의 15체적% 이상으로 하여도 좋다.
또, 상기 웨트 에칭의 폐액으로부터, 금속 원소를 회수할 수도 있다.
개시하는 발명의 일 예는, 기판 위에 게이트 전극과, 상기 게이트 전극 상방의 게이트 절연층과, 상기 게이트 절연층 상방의 섬 형상의 산화물 반도체층을 형성하고, 섬 형상의 산화물 반도체층 위에 도전층을 형성하고, 염소와 산소를 포함하는 가스를 사용한 드라이 에칭에 의해, 도전층을 가공하여 소스 전극 및 드레인 전극을 형성하고(형성함과 함께), 산화물 반도체층의 일부를 제거하고, 섬 형상의 산화물 반도체층에 오목부를 형성하는 것을 특징으로 한다.
상기에 있어서, 산화물 반도체층은, 인듐, 갈륨, 및 아연을 포함하고 있어도 좋다. 또한, 도전층으로서, 산화물 반도체층에 사용하는 재료보다 드라이 에칭에 있어서의 에칭 레이트가 큰 재료를 사용할 수 있다. 또한, 게이트 절연층은, 산화실리콘을 포함하는 재료를 사용하여 형성하면 좋다. 또한, 산소의 함유량을, 염소와 산소를 포함하는 가스의 15체적% 이상으로 하여도 좋다.
또, 「에칭 레이트」란 단위시간당에 에칭되는 양(피에칭량)을 의미한다. 따라서, 「에칭 레이트가 크다」란, 보다 에칭되기 쉬운 것을 의미하고, 「에칭 레이트가 작다」란, 보다 에칭되기 어려운 것을 의미한다. 또한, 「에칭 선택비가 얻어진다」란, 예를 들어, A층과 B층을 에칭하는 경우에, A층의 에칭 레이트와 B층의 에칭 레이트에 충분한 차이를 가짐으로써, A층과 B층의 한쪽을 보다 많이 에칭할 수 있는 것을 의미한다.
또, 본 명세서 중에서 사용할 수 있는 산화물 반도체의 일 예로서는, InMO3(ZnO)m(m>0)로 표기되는 것이 있다. 여기에서, M은, 갈륨(Ga), 철(Fe), 니켈(Ni), 망간(Mn) 및 코발트(Co)로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 예를 들어 M으로서 Ga가 선택되는 경우에는, Ga뿐인 경우 외에, Ga와 Ni나, Ga와 Fe 등, Ga 이외의 상기 금속 원소가 선택되는 경우를 포함한다. 또한, 상기 산화물 반도체에 있어서, M으로서 포함되는 금속 원소 외에, 불순물 원소로서 Fe, Ni 그 외의 천이 금속 원소, 또는 상기 천이 금속의 산화물이 포함되어 있는 것이 있다. 본 명세서에 있어서는, 상기 산화물 반도체 중, M으로서 적어도 갈륨을 포함하는 것을 In-Ga-Zn-O계 산화물 반도체라고 부르고, 상기 재료를 사용한 박막을 In-Ga-Zn-O계 비단결정막이라고 부르는 경우가 있다.
또, 본 명세서 중에서 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 표시 장치, 반도체 회로 및 전자기기는 모두 반도체 장치에 포함된다.
또는, 산화물 반도체층을 섬 형상으로 가공할 때에 웨트 에칭을 사용하여 행하고, 상기 에칭 후의 폐액으로부터 산화물 반도체층에 포함되는 인듐 등의 재료를 회수하여 재이용함으로써, 자원을 유효 활용하여 저비용화할 수 있다.
개시하는 발명에 있어서, 활성층으로서 기능하는 섬 형상의 산화물 반도체층과, 그것을 덮는 도전층을, 드라이 에칭에 의해 가공함으로써 반도체 장치의 미세화가 가능해지고, 반도체 장치의 성능이 향상된다. 또는, 게이트 절연층 상방의 산화물 반도체층을, 웨트 에칭에 의해 섬 형상의 산화물 반도체층으로 가공함으로써, 스루풋을 향상시킬 수 있다.
또는, 비교적 에칭의 제어성이 요구되지 않은 게이트 절연층 상방의 산화물 반도체층의 에칭(섬형상 산화물 반도체층으로의 가공)을 웨트 에칭에 의해 행하고, 미세화나 에칭의 제어성이 요구되는 채널 에치를 드라이 에칭에 의해 행함으로써, 제작 프로세스 전체로서 스루풋을 향상시킴과 함께 반도체 장치를 고성능화할 수 있다.
실시형태에 대하여, 도면을 사용하여 상세하게 설명한다. 단, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정되지 않고, 발명의 취지로부터 벗어남 이 없이 형태 및 상세를 다양하게 변경할 수 있는 것은 당업자에게 있어서 자명하다. 또한, 다른 실시형태에 관련되는 구성은, 적절하게 조합하여 실시할 수 있다. 또, 이하에 설명하는 발명의 구성에 있어서, 동일 부분 또는 동일 기능을 갖는 부분에는 동일한 부호를 사용하고, 그 반복 설명은 생략한다.
(실시형태 1)
본 실시형태에서는, 반도체 장치의 제작 공정의 일 예에 대해서, 도 1을 사용하여 설명한다.
처음에, 절연 표면을 가지는 기판(200) 위에 게이트 전극(202)을 형성하고, 계속해서 상기 게이트 전극(202) 위에 게이트 절연층(204)과 산화물 반도체층(206)을 형성한다(도 1a 참조).
절연 표면을 가지는 기판(200)으로서는, 예를 들어, 액정 표시 장치 등에 사용되는 가시광 투과성을 가지는 유리 기판을 사용할 수 있다. 상기의 유리 기판은 무알칼리 유리 기판인 것이 바람직하다. 무알칼리 유리 기판에는, 예를 들어, 알루미노 실리케이트 유리, 알루미노 보로 실리케이트 유리, 바륨 보로 실리케이트 유리 등의 유리 재료가 사용되고 있다. 그 외에도, 절연 표면을 가지는 기판(200)으로서, 세라믹 기판, 석영 기판이나 사파이어 기판 등의 절연체로 이루어지는 절연성 기판, 실리콘 등의 반도체 재료로 이루어지는 반도체 기판의 표면을 절연 재료로 피복한 것, 금속이나 스테인리스 등의 도전체로 이루어지는 도전성 기판의 표면을 절연 재료로 피복한 것 등을 사용할 수 있다.
게이트 전극(202)은, 도전층을 기판(200) 전체면에 형성한 후, 포토리소그래 피법에 의해 형성된 레지스트 마스크를 사용하여, 선택적으로 도전층을 에칭함으로써 형성할 수 있다. 이 때, 후에 형성되는 게이트 절연층(204)의 피복성을 향상하고, 단절(段切)을 방지하기 위해서, 게이트 전극(202)의 단부가 테이퍼 형상이 되도록 에칭하는 것이 바람직하다. 또, 게이트 전극(202)에는 게이트 배선 등, 상기 도전층에 의해 형성되는 전극이나 배선이 포함된다.
게이트 전극(202)은, 알루미늄(Al)이나 구리(Cu) 등의 저저항 도전성 재료로 형성하는 것이 바람직하다. 또, 배선 및 전극으로서 알루미늄을 사용하는 경우, 알루미늄 단체에서는 내열성이 낮고, 부식하기 쉬운 등의 문제점이 있기 때문에, 내열성 도전성 재료로 조합하여 형성하는 것이 바람직하다.
내열성 도전성 재료는 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), Nd(네오디뮴), 스칸듐(Sc)으로부터 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나, 상술한 원소를 조합시킨 합금막, 또는 상술한 원소를 성분으로 하는 질화물로 형성한다. 이들의 내열성 도전성 재료로 이루어지는 막과 알루미늄(또는 구리)을 적층시켜서, 배선이나 전극을 형성할 수 있다.
게이트 절연층(204)은, 산화실리콘막, 산화질화실리콘막, 질화실리콘막, 질화산화실리콘막, 산화알루미늄막 또는 산화탄탈막 등으로 형성할 수 있다. 또한, 이들의 막을 적층시켜서 형성하여도 좋다. 이들의 막은, 스퍼터법 등을 사용하여 막 두께를 50nm 이상 250nm 이하로 형성할 수 있다. 예를 들어, 게이트 절연층(204)으로서, 스퍼터법에 의해 산화실리콘막을 100nm의 두께로 형성할 수 있다.
또, 게이트 절연층(204) 위에 산화물 반도체층(206)을 형성하기 전에, 게이 트 절연층(204)의 표면에 플라즈마 처리를 행하여도 좋다. 플라즈마 처리를 행함으로써, 게이트 절연층(204)의 표면에 부착되어 있는 먼지를 제거할 수 있다.
플라즈마 처리는, 진공 상태의 쳄버에 아르곤(Ar) 가스 등의 불활성 가스를 도입하고, 피처리물(여기서는, 게이트 절연층(204)이 형성된 기판(200))에 바이어스 전압을 인가하여 플라즈마 상태로서 행할 수 있다. 이 경우, 플라즈마 중에는 전자와 Ar의 양 이온이 존재하고, 음극 방향(기판(200)측)에 Ar의 양 이온이 가속된다. 가속된 Ar의 양 이온이 게이트 절연층(204)의 표면에 충돌함으로써, 상기 게이트 절연층(204)의 표면이 스퍼터 에칭되고, 그 표면을 개질할 수 있다. 또, 아르곤 가스 대신에, 헬륨 가스를 사용하여도 좋다. 또한, 아르곤 분위기에 산소, 수소, 질소 등을 첨가한 분위기에서 행하여도 좋다. 또한, 아르곤 분위기에 Cl2, CF4 등을 가한 분위기에서 행하여도 좋다. 이러한 플라즈마 처리를 「역스퍼터」라고 부르기도 한다.
산화물 반도체층(206)은, In-Ga-Zn-O계 비단결정막으로 형성할 수 있다. 예를 들어, In, Ga, 및 Zn을 포함하는 산화물 반도체 타깃(In2O3:Ga2O3:ZnO=1:1:1)을 사용한 스퍼터법으로, 산화물 반도체층(206)을 형성한다. 스퍼터의 조건으로서는, 예를 들어, 기판(200)과 타깃의 거리를 30mm 내지 500mm, 압력을 0.1Pa 내지 2.0Pa, 직류(DC) 전원을 0.25kW 내지 5.0kW(직경 8인치의 타깃 사용 시), 분위기를 아르곤 분위기, 산소 분위기, 또는 아르곤과 산소의 혼합 분위기로 할 수 있다.
또, 펄스 직류(DC) 전원을 사용하면, 먼지를 경감할 수 있고, 막 두께 분포 도 균일하게 되기 때문에 바람직하다. 또한, 상술한 플라즈마 처리를 행한 후, 대기에 노출시키지 않고 산화물 반도체층(206)을 형성함으로써, 게이트 절연층(204)과 산화물 반도체층(206)의 계면에 먼지나 수분이 부착되는 것을 억제할 수 있다. 또한, 산화물 반도체층(206)의 막 두께는, 5nm 내지 200nm 정도로 하면 좋다.
상기의 스퍼터법으로서는, 스퍼터용 전원에 고주파 전원을 사용하는 RF 스퍼터법이나, DC 스퍼터법, 펄스적으로 직류 바이어스를 더하는 펄스 DC 스퍼터법 등을 사용할 수 있다.
또, 재료의 다른 타깃을 복수 설치할 수 있는 다원 스퍼터 장치를 사용하여도 좋다. 다원 스퍼터 장치에서는, 동일 쳄버에서 다른 막을 적층 형성할 수도 있고, 동일 챔버에서 복수 종류의 재료를 동시에 스퍼터하여 하나의 막을 형성할 수도 있다. 또한, 쳄버 내부에 자계 발생 기구를 구비한 스퍼터 장치를 사용하는 방법(마그네트론 스퍼터법)이나, 마이크로파를 사용하여 발생시킨 플라즈마를 사용하는 ECR 스퍼터법 등을 사용하여도 좋다. 또한, 성막 중에 타깃 물질과 스퍼터 가스 성분을 화학 반응시켜서 이들의 화합물을 형성하는 리액티브 스퍼터법이나, 성막 중에 기판에도 전압을 가하는 바이어스 스퍼터법 등을 사용하여도 좋다.
다음에, 산화물 반도체층(206) 위에 레지스트 마스크(208)를 형성하고, 상기 레지스트 마스크(208)를 사용하여 산화물 반도체층(206)을 선택적으로 에칭하여 섬 형상의 산화물 반도체층(210)을 형성한다(도 1b 참조).
여기서는, ITO07N(Kanto Chemical Co.,Inc. 제조) 또는 아세트산과 질산과 인산의 혼합액을 사용한 웨트 에칭에 의해, 산화물 반도체층(206)의 사용하지 않은 부분을 제거하고, 섬 형상의 산화물 반도체층(210)을 형성한다. 또, 상기 에칭 후에는 레지스트 마스크(208)는 제거한다. 또한, 웨트 에칭에 사용하는 에천트는 산화물 반도체층(206)을 에칭할 수 있는 것이면 좋고 상술한 것에 한정되지 않는다.
상기의 에칭으로서는, 웨트 에칭을 사용하는 것이 바람직하다. 웨트 에칭을 사용함으로써, 대면적을 균일하게, 또한, 단시간으로 가공하는 것이 가능해지기 때문이다. 또, 웨트 에칭을 사용하는 경우에는, 에칭 후의 폐액으로부터 인듐 등의 재료를 회수하여 재이용할 수도 있다. 자원의 유효 활용이라는 관점에서도, 상기의 에칭으로서 웨트 에칭을 사용하는 것이 바람직하다. 한편, 드라이 에칭을 사용하는 경우라도 섬 형상의 산화물 반도체층(210)을 형성하는 것은 가능하기 때문에, 상기의 에칭으로부터 드라이 에칭을 제외하는 것이 아니다.
다음에, 섬 형상의 산화물 반도체층(210) 위에 도전층(212)을 형성한다(도 1c 참조).
도전층(212)으로서, 스퍼터법이나 진공 증착법 등을 사용하여, 알루미늄(Al), 구리(Cu), 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 스칸듐(Sc)으로부터 선택된 원소를 포함하는 금속, 상술한 원소를 성분으로 하는 합금, 또는, 상술한 원소를 성분으로 하는 질화물 등으로 이루어지는 재료로 형성할 수 있다. 또, 도전층(212)의 형성 후에 열처리(예를 들어, 200 내지 600℃ 정도의 열처리)를 하는 경우에는, 도전층(212)에 소정의 내열성을 가지게 하는 것이 바람직하다.
예를 들어, 도전층(212)으로서 티타늄막의 단층 구조로 형성할 수 있다. 또 한, 도전층(212)을 적층 구조로 하여도 좋고, 예를 들어, 알루미늄막과 티타늄막의 적층 구조로 할 수 있다. 또한, 티타늄막과, 네오디뮴을 포함하는 알루미늄(Al-Nd)막과, 티타늄막의 3층 구조로 하여도 좋다. 또한, 도전층(212)을, 실리콘을 포함하는 알루미늄막의 단층 구조로 하여도 좋다.
다음에, 도전층(212) 위에 레지스트 마스크(214a), 레지스트 마스크(214b), 레지스트 마스크(214c)를 형성하고, 도전층(212)을 선택적으로 에칭하여, 도전층(216a, 216b, 218)을 형성함과 함께, 섬 형상의 산화물 반도체층(210)의 일부(표면 부근의 일부)를 제거(채널에치)하여 상기 섬 형상의 산화물 반도체층(210)에 오목부(220)를 형성한다(도 1d 참조).
섬 형상의 산화물 반도체층(210)의 일부가 제거되어 형성되는 오목부(220)는, 도전층(216a)과 도전층(216b)의 사이의 영역에 해당한다. 따라서, 도전층(216a)은 트랜지스터의 소스 전극 또는 드레인 전극의 한쪽으로서 기능하고, 도전층(216b)은 트랜지스터의 소스 전극 또는 드레인 전극의 다른쪽으로서 기능한다. 도 1d에 도시하는 바와 같이, 산화물 반도체층(210)의 일부를 제거하여 오목부(220)를 형성함으로써, 도전층(216a)과 도전층(216b)을 확실하게 전기적으로 절연 상태로 할 수 있다. 또한, 도전층(218)은, 트랜지스터 등의 소자를 전기적으로 접속하는 배선으로서 기능한다.
또, 상기 에칭 후에는 레지스트 마스크(214a), 레지스트 마스크(214b), 레지스트 마스크(214c)는 제거한다.
이 때의 에칭으로서는 드라이 에칭을 사용하는 것이 바람직하다. 드라이 에 칭을 사용함으로써, 웨트 에칭을 사용하는 경우와 비교하여 배선 구조 등의 미세화가 가능해진다. 또한, 드라이 에칭을 사용함으로써, 에칭의 제어성이 좋기 때문에, 섬 형상의 산화물 반도체층(210)의 제거(오목부(220)의 형성)를 제어성 좋게 행할 수 있다.
상기 드라이 에칭으로서는, 특히, 염소를 함유하는 가스를 사용한 드라이 에칭을 사용하면 좋다. 염소를 함유하는 가스를 사용하여 에칭을 행함으로써, 염소를 함유하지 않는 가스를 사용하는 경우와 비교하여, 에칭의 면내 편차를 저감할 수 있기 때문이다.
상기 염소를 함유하는 가스에는, 산소가 첨가되어 있으면 보다 바람직하다. 염소와 산소를 함유하는 가스를 사용함으로써, 게이트 절연층(204)과 섬 형상의 산화물 반도체층(210)의 에칭 선택비가 얻어지기 쉽고, 게이트 절연층(204)으로의 대미지를 충분하게 저감할 수 있기 때문이다. 또, 이 경우에는, 게이트 절연층(204)으로서 산화실리콘이나 산화질화실리콘, 질화산화실리콘과 같은 산화실리콘을 포함하는 재료를 사용하는 것이 바람직하다. 또한, 에칭 가스 중의 산소 가스의 함유량을 15체적% 이상으로 함으로써, 게이트 절연층(204)과 섬 형상의 산화물 반도체층(210)의 에칭 선택비를 크게 하고, 게이트 절연층(204)으로의 대미지를 효과적으로 저감할 수 있다.
드라이 에칭에 사용하는 가스로서는, 염소(Cl2)의 외에, 염화붕소(BCl3), 염화실리콘(SiCl4), 사염화탄소(CCl4) 등의 염소계 가스나, 사불화탄소(CF4), 불화유 황(SF6), 불화질소(NF3), 트리플루오로메탄(CHF3) 등의 불소계 가스, 브롬화수소(HBr), 산소(O2), 이들의 가스에 헬륨(He)이나 아르곤(Ar) 등의 희가스를 첨가한 가스 등을 사용할 수 있다.
또, 도전층(212)의 재료로서, 섬 형상의 산화물 반도체층(210)보다 에칭 레이트가 높은 재료를 사용하는 것이 바람직하다. 이것은, 드라이 에칭에 의해, 도전층(212)과 섬 형상의 산화물 반도체층(210)을 1회로 에칭하는 경우, 섬 형상의 산화물 반도체층(210)의 에칭 레이트를 도전층(212)의 에칭 레이트보다 작게 함으로써, 섬 형상의 산화물 반도체층(210)이 과도하게 에칭되는 것을 억제할 수 있기 때문이다. 그 결과, 산화물 반도체층(210)의 소실을 억제하는 것이 가능해진다.
그 후, 200℃ 내지 600℃, 대표적으로는 300℃ 내지 500℃의 열처리를 행하면 좋다. 여기에서는, 질소 분위기 하에서 350℃, 1시간의 열처리를 행한다. 이 열처리에 의해 섬 형상의 산화물 반도체층(210)을 구성하는 In-Ga-Zn-O계 산화물 반도체의 원자 레벨의 재배열이 행해진다. 이 열처리(광 어닐링 등도 포함함)는, 섬 형상의 산화물 반도체층(210) 중에 있어서의 캐리어의 이동을 저해하는 변형을 해방할 수 있는 점에서 중요하다. 또, 상기의 열처리를 행하는 타이밍은, 산화물 반도체층(206)의 형성 후라면 특히 한정되지 않는다.
또, 노출되어 있는 섬 형상의 산화물 반도체층(210)의 오목부(220)에 대하여 산소 라디칼 처리를 행하여도 좋다. 산소 라디칼 처리를 행함으로써 섬 형상의 산화물 반도체층(210)을 채널 형성 영역으로 하는 박막 트랜지스터를 노멀리 오프로 할 수 있다. 또한, 라디칼 처리를 행함으로써, 섬 형상의 산화물 반도체층(210)의 에칭에 의한 대미지를 회복할 수 있다. 라디칼 처리는, O2, N2O, 산소를 포함하는 N2, He, Ar 등의 분위기 하에서 행하는 것이 바람직하다. 또한, 상기 분위기에 Cl2, CF4를 가한 분위기 하에서 행하여도 좋다. 또, 라디칼 처리는, 기판(100)측에 바이어스 전압을 인가하지 않고 행하는 것이 바람직하다.
다음에, 게이트 전극(202), 섬 형상의 산화물 반도체층(210), 도전층(216a, 216b) 등을 포함하는 박막 트랜지스터(250)를 덮도록, 보호 절연층(222)을 형성한다(도 1e 참조). 보호 절연층(222)으로서는, 스퍼터법 등을 사용하여, 질화실리콘, 산화실리콘, 질화산화실리콘, 산화질화실리콘, 산화알루미늄, 산화탄탈 등의 재료를 포함하는 층을 형성하면 좋다.
그 후, 각종 전극이나 배선을 형성함으로써 반도체 장치가 완성된다.
이상과 같이, 본 실시형태에서는, 활성층으로서 기능하는 섬 형상의 산화물 반도체층과, 그것을 덮는 도전층을, 드라이 에칭에 의해 가공함으로써, 반도체 장치의 미세화가 가능해지고, 반도체 장치의 성능을 향상시킬 수 있다. 또는, 게이트 절연층 상방의 산화물 반도체층을, 웨트 에칭에 의해 섬 형상의 산화물 반도체층으로 가공함으로써, 스루풋을 향상시킬 수 있다. 즉, 비교적 에칭의 제어성이 요구되지 않는 게이트 절연층 상방의 산화물 반도체층의 에칭(섬형상 산화물 반도체층으로의 가공)을 웨트 에칭에 의해 행하고, 미세화나 에칭의 제어성이 요구되는 채널 에치를 드라이 에칭에 의해 행함으로써, 제작 프로세스 전체로서 스루풋을 향 상시킴과 함께 반도체 장치를 고성능화할 수 있다. 또한, 산화물 반도체층을 섬 형상으로 가공할 때 웨트 에칭을 사용하여 행하고, 상기 에칭 후의 폐액으로부터 산화물 반도체층에 포함되는 인듐 등의 재료를 회수하여 재이용함으로써, 자원을 유효 활용하여 저비용화할 수 있다.
본 실시형태에 의해, 높은 특성을 가지는 반도체 장치를 저렴한 가격으로 제공할 수 있다. 또, 본 실시형태는, 다른 실시형태와 적절하게 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는, 반도체 장치의 제작 공정에 대해서 상기 실시형태와 다른 경우에 대해서, 도면을 사용하여 설명한다. 또, 본 실시형태에 있어서의 반도체 장치의 제작 공정은 많은 부분에서 실시형태 1과 공통적이다. 따라서, 이하에 있어서는, 중복하는 부분의 설명은 생략하고, 다른 점에 대해서 상세하게 설명한다.
먼저, 절연 표면을 가지는 기판(200) 위에 게이트 전극(202)을 형성하고, 계속해서 상기 게이트 전극(202) 위에 게이트 절연층(204)을 형성한 후, 산화물 반도체층(206)과 산화물 반도체층(207)을 적층하여 형성한다(도 2a 참조).
게이트 전극(202), 게이트 절연층(204), 산화물 반도체층(206)의 재료나 제작 방법에 대해서는, 실시형태 1을 참조할 수 있다.
산화물 반도체층(207)은, In-Ga-Zn-O계 비단결정막으로 형성할 수 있다. 예 를 들어, In, Ga, 및 Zn을 포함하는 산화물 반도체 타깃(In2O3:Ga2O3:ZnO=1:1:1)을 사용한 스퍼터법에서, 산화물 반도체층(206) 위에 산화물 반도체층(207)을 형성할 수 있다. 이 때에, 산화물 반도체층(206)을 대기에 노출시키지 않고 산화물 반도체층(207)을 연속하여 형성하는 것이 바람직하다.
또, 산화물 반도체층(206)의 형성 시에 사용한 타깃(In2O3:Ga2O3:ZnO=1:1:1)을 사용하여, 산화물 반도체층(207)을 형성할 수 있다. 스퍼터의 조건은, 예를 들어, 온도를 20℃ 내지 100℃, 압력을 0.1Pa 내지 2.0Pa, 전력을 250W 내지 3kW(8인치φ 시 )로 할 수 있다. 또한, 유량이 40sccm인 아르곤 가스를 도입하고 있다. 또, 타깃의 성분비나, 그 외 스퍼터의 성막 조건 등을 적절하게 조절함으로써, 결정 입자의 유무나, 결정 입자의 밀도 등을 조절할 수 있다. 결정 입자의 직경 사이즈는, 대략 1nm 내지 10nm의 범위로 할 수 있다. 산화물 반도체층(207)의 막 두께는, 2nm 내지 20nm 정도로 하면 좋다. 물론, 막 중에 결정 입자가 포함되는 경우에는, 포함되는 결정 입자의 사이즈는 막 두께를 초과하는 크기로 되지 않는다.
여기서, 상기의 산화물 반도체층(206)과 산화물 반도체층(207)의 성막 조건을 다르게 하는 것이 바람직하다. 예를 들어, 산화물 반도체층(206)의 성막 조건에 있어서는, 산화물 반도체층(207)의 성막 조건보다, 아르곤 가스의 유량에 대한 산소 가스의 유량비를 크게 한다. 구체적으로는, 산화물 반도체층(207)의 성막 조건은, 희가스(아르곤, 또는 헬륨 등) 분위기 하, 또는, 산소 가스 10% 이하, 희가스 90% 이상의 분위기 하로 하고, 산화물 반도체층(206)의 성막 조건은, 산소 분위 기 하, 또는, 희가스에 대한 산소 가스의 유량비가 1 이상인 분위기 하로 한다.
또, 산화물 반도체층(206)과 산화물 반도체층(207)은 서로 다른 재료를 사용하여 형성하여도 좋다.
다음에, 산화물 반도체층(207) 위에 레지스트 마스크(208)를 형성하고, 상기 레지스트 마스크(208)를 사용하여 산화물 반도체층(206) 및 산화물 반도체층(207)을 선택적으로 에칭하여, 섬 형상의 산화물 반도체층(210) 및 섬 형상의 산화물 반도체층(211)을 형성한다(도 2b참조).
여기서는 ITO07N(Kanto Chemical Co.,Inc. 제조) 또는 아세트산과 질산과 인산의 혼합액을 사용한 웨트 에칭에 의해, 산화물 반도체층(206) 및 산화물 반도체층(207)의 불필요한 부분을 제거하고, 섬 형상의 산화물 반도체층(210) 및 섬 형상의 산화물 반도체층(211)을 형성한다. 또, 상기 에칭 후에는 레지스트 마스크(208)는 제거한다. 또한, 웨트 에칭에 사용하는 에천트는 산화물 반도체층(206) 및 산화물 반도체층(207)을 에칭할 수 있는 것이면 좋고, 상술한 것에 한정되지 않는다.
상기의 에칭으로서는, 웨트 에칭을 사용하는 것이 바람직하다. 웨트 에칭을 사용함으로써, 대면적을 균일하게, 또한, 단시간에 가공하는 것이 가능해지기 때문이다. 또, 웨트 에칭을 사용하는 경우에는, 에칭 후의 폐액으로부터 인듐 등의 재료를 회수하여 재이용할 수도 있다. 자원의 유효 활용이라는 관점에서도, 상기의 에칭으로서 웨트 에칭을 사용하는 것이 바람직하다. 한편, 드라이 에칭을 사용하는 경우라도 섬 형상의 산화물 반도체층(210) 및 섬 형상의 산화물 반도체층(211) 을 형성하는 것은 가능하기 때문에, 상기의 에칭으로부터 드라이 에칭을 제외하는 것이 아니다.
다음에, 섬 형상의 산화물 반도체층(211) 위에 도전층(212)을 형성한다(도 2c 참조). 도전층(212)의 재료나 제작 방법에 대해서는, 실시형태 1을 참조할 수 있다.
다음에, 도전층(212) 위에 레지스트 마스크(214a), 레지스트 마스크(214b), 레지스트 마스크(214c)를 형성하고, 도전층(212)을 선택적으로 에칭하여, 도전층(216a, 216b, 218)을 형성함과 함께, 섬 형상의 산화물 반도체층(211)을 에칭하여 도전율이 높은 반도체 영역(215a, 215b)을 형성하고, 섬 형상의 산화물 반도체층(210)의 일부(표면 부근의 일부)를 제거(채널 에치)한다(도 2d 참조).
섬 형상의 산화물 반도체층(210)의 일부가 제거되어 형성되는 오목부(220)는, 도전층(216a)과 도전층(216b)의 사이, 및 도전율이 높은 반도체 영역(215a)과 도전율이 높은 반도체 영역(215b)의 사이의 영역에 해당한다. 따라서, 도전층(216a)은 트랜지스터의 소스 전극 또는 드레인 전극의 한쪽으로서 기능하고, 도전층(216b)은 트랜지스터의 소스 전극 또는 드레인 전극의 다른쪽으로서 기능한다.
또, 상기 에칭 후에는 레지스트 마스크(214a), 레지스트 마스크(214b), 레지스트 마스크(214c)는 제거한다.
이 때의 에칭으로서는 드라이 에칭을 사용하는 것이 바람직하다. 드라이 에칭을 사용함으로써, 웨트 에칭을 사용하는 경우와 비교하여 배선 구조 등의 미세화가 가능해진다. 또한, 드라이 에칭을 사용함으로써, 에칭의 제어성이 좋기 때문 에, 섬 형상의 산화물 반도체층(210)의 제거(오목부(220)의 형성)를 제어성 좋게 행할 수 있다.
상기 드라이 에칭으로서는, 특히, 염소를 함유하는 가스를 사용한 드라이 에칭을 사용하면 좋다. 염소를 함유하는 가스를 사용하여 에칭을 행함으로써, 염소를 함유하지 않은 가스를 사용하는 경우와 비교하여, 에칭의 면내 편차를 저감할 수 있기 때문이다.
상기 염소를 함유하는 가스에는, 산소가 첨가되어 있으면 더욱 바람직하다. 염소와 산소를 함유하는 가스를 사용함으로써, 게이트 절연층(204)과 섬 형상의 산화물 반도체층(210)(및 섬 형상의 산화물 반도체층(211))과의 에칭 선택비가 얻어지기 쉽고, 게이트 절연층(204)으로의 대미지를 충분히 저감할 수 있기 때문이다. 또, 이 경우에는, 게이트 절연층(204)으로서 산화실리콘이나 산화질화실리콘, 질화산화실리콘과 같은 산화실리콘을 포함하는 재료를 사용하는 것이 바람직하다. 또한, 에칭 가스 중의 산소 가스의 함유량을 15체적% 이상으로 함으로써, 게이트 절연층(204)과 섬 형상의 산화물 반도체층(210)의 에칭 선택비를 크게 하고, 게이트 절연층(204)으로의 대미지를 효과적으로 저감할 수 있다.
드라이 에칭에 사용하는 가스로서는, 염소(Cl2) 외에, 염화붕소(BCl3), 염화실리콘(SiCl4), 사염화탄소(CCl4) 등의 염소계 가스나, 사불화탄소(CF4), 불화유황(SF6), 불화질소(NF3), 트리플루오로메탄(CHF3) 등의 불소계 가스, 브롬화수소(HBr), 산소(O2), 이들의 가스에 헬륨(He)이나 아르곤(Ar) 등의 희가스를 첨가한 가스 등을 사용할 수 있다.
또, 도전층(212)의 재료로서, 섬 형상의 산화물 반도체층(210), 섬 형상의 산화물 반도체층(211)보다 에칭 레이트가 큰 재료를 사용하는 것이 바람직하다. 이것은, 드라이 에칭에 의해, 도전층(212), 섬 형상의 산화물 반도체층(210), 및 섬 형상의 산화물 반도체층(211)을 1회로 에칭하는 경우에, 섬 형상의 산화물 반도체층(210) 및 섬 형상의 산화물 반도체층(211)의 에칭 레이트를 도전층(212)의 에칭 레이트보다 작게 함으로써, 섬 형상의 산화물 반도체층(210)이 과도하게 에칭되는 것을 억제할 수 있기 때문이다. 특히, 도전층(212)보다 에칭 레이트가 작은 섬 형상의 산화물 반도체층(211)을 형성함으로써, 섬 형상의 산화물 반도체층(210)이 과도하게 에칭되는 것을 효과적으로 억제할 수 있다.
또, 섬 형상의 산화물 반도체층(211)의 에칭 레이트가 섬 형상의 산화물 반도체층(210)의 에칭 레이트보다 높은 경우에는, 도전율이 높은 반도체 영역(215a)과 도전율이 높은 반도체 영역(215b)의 분리, 및, 섬 형상의 산화물 반도체층(210)의 일부의 제거를 양호하게 할 수 있기 때문에, 바람직하다.
그 후, 200℃ 내지 600℃, 대표적으로는 300℃ 내지 500℃의 열처리를 행하면 좋다. 또한, 노출되어 있는 섬 형상의 산화물 반도체층(210)의 오목부(220)에 대하여 산소 라디칼 처리를 행하여도 좋다. 상세한 것에 대해서는, 실시형태 1을 참조할 수 있다.
다음에, 게이트 전극(202), 섬 형상의 산화물 반도체층(210), 섬 형상의 산화물 반도체층(211), 도전층(216a), 도전층(216b) 등을 포함하는 박막 트랜지스 터(250)를 덮도록, 보호 절연층(222)을 형성한다(도 2e 참조). 보호 절연층(222)으로서는, 스퍼터법 등을 사용하여, 질화실리콘, 산화실리콘, 질화산화실리콘, 산화질화실리콘, 산화알루미늄, 산화탄탈 등의 재료를 포함하는 층을 형성하면 좋다.
그 후, 각종 전극이나 배선을 형성함으로써 반도체 장치가 완성된다.
이상과 같이, 본 실시형태에서는, 활성층으로서 기능하는 섬 형상의 산화물 반도체층과, 그것을 덮는 도전층을, 드라이 에칭에 의해 가공함으로써, 반도체 장치의 미세화가 가능해지고, 반도체 장치의 성능이 향상된다. 또는, 게이트 절연층 상방의 산화물 반도체층을, 웨트 에칭에 의해 섬 형상의 산화물 반도체층으로 가공함으로써, 스루풋을 향상시킬 수 있다. 즉, 비교적 에칭의 제어성이 요구되지 않는 게이트 절연층 상방의 산화물 반도체층의 에칭(섬형상 산화물 반도체층으로의 가공)을 웨트 에칭에 의해 행하고, 미세화나 에칭의 제어성이 요구되는 채널 에치를 드라이 에칭에 의해 행함으로써, 제작 프로세스 전체로서 스루풋을 향상시킴과 함께 반도체 장치를 고성능화할 수 있다. 또한, 산화물 반도체층을 섬 형상으로 가공할 때 웨트 에칭을 사용하여 행하고, 상기 에칭 후의 폐액으로부터 산화물 반도체층에 포함되는 인듐 등의 재료를 회수하여 재이용함으로써, 자원을 유효 활용하여 저비용화할 수 있다.
또한, 본 실시형태에서는, 섬 형상의 산화물 반도체층(210)과 도전층(216a)의 사이에, 도전율이 높은 반도체 영역(215a)을, 섬 형상의 산화물 반도체층(210)과 도전층(216b)의 사이에, 도전율이 높은 반도체 영역(215b)을 형성하고 있다.
또, 본 실시형태에 있어서는, 산화물 반도체층(206) 위에 산화물 반도체 층(207)을 형성하고, 산화물 반도체층(206)과 산화물 반도체층(207)을 한번에 가공하는 경우에 대해서 나타내고 있지만, 본 실시형태는 이 제작 순서에 한정되지 않는다. 예를 들어, 산화물 반도체층(206)을 형성한 후(도 3a 참조), 섬 형상의 산화물 반도체층(210)으로 가공하고(도 3b 참조), 그 후, 섬 형상의 산화물 반도체층(210)을 덮도록 산화물 반도체층(207) 및 도전층(212)을 형성하고(도 3c 참조), 산화물 반도체층(207)과 도전층(212)을 1회에 가공하는 공정으로 하여도 좋다(도 3d, 도 3e 참조). 이 경우, 도전층(212)을 에칭할 때에, 노출되는 게이트 절연층(204)의 손상을 저감할 수 있다. 특히, 도전층(212)보다 에칭 레이트가 작은 산화물 반도체층(207)을 형성함으로써, 노출되는 게이트 절연층(204)의 손상을 효과적으로 저감할 수 있다.
본 실시형태에 의해, 높은 특성을 가지는 반도체 장치를 저렴한 가격으로 제공할 수 있다. 또, 본 실시형태는, 다른 실시형태와 적절하게 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는, 반도체 장치의 사용 형태의 일 예인 표시 장치의 제작 공정에 대해서, 도면을 사용하여 설명한다. 또, 본 실시형태에서 나타내는 제작 공정은 많은 부분에서 실시형태 1 또는 실시형태 2와 공통한다. 따라서, 이하에 있어서는, 중복하는 부분의 설명은 생략하고, 다른 점에 대해서 상세하게 설명한다. 또, 이하의 설명에 있어서, 도 5, 도 6은 단면도를 도시하고, 도 7 내지 도 10은 상면도를 도시한다.
먼저, 절연 표면을 가지는 기판(200) 위에 배선 및 전극(게이트 전극(202)을 포함하는 게이트 배선, 용량 배선(108), 제 1 단자(121))을 형성한다(도 5a, 도 7참조).
용량 배선(108), 제 1 단자(121)는 게이트 전극(202)과 동일한 재료를 사용하여 동시에 형성할 수 있다. 또, 게이트 전극(202)의 재료나 제작 방법에 대해서는, 실시형태 1을 참조할 수 있다.
다음에, 게이트 전극(202) 위에 게이트 절연층(204)을 사이에 두고 섬 형상의 산화물 반도체층(210) 및 섬 형상의 산화물 반도체층(211)을 형성한다(도 5b, 도 8 참조). 섬 형상의 산화물 반도체층(210) 및 섬 형상의 산화물 반도체층(211)의 재료나 제작 방법에 대해서는, 실시형태 1, 2를 참조할 수 있다.
다음에, 제 1 단자(121)를 노출시키도록 게이트 절연층(204)에 콘택트 홀(213)을 형성한 후, 게이트 절연층(204), 섬 형상의 산화물 반도체층(210) 및 섬 형상의 산화물 반도체층(211)을 덮도록 도전층(212)을 형성한다(도 5c 참조).
도전층(212)의 재료나 제작 방법에 대해서는, 실시형태 1을 참조할 수 있다. 또, 본 실시형태에서는, 도전층(212)과 제 1 단자(121)가 콘택트 홀(213)을 사이에 두고 전기적으로 접속된다.
다음에, 도전층(212) 위에 레지스트 마스크(214)를 형성하고, 도전층(212)을 선택적으로 에칭하여, 도전층(216a), 도전층(216b), 접속 전극(120), 제 2 단자(122)를 형성함과 함께, 산화물 반도체층(211)을 에칭하여 도전율이 높은 반도체 영역(215a), 도전율이 높은 반도체 영역(215b)을 형성하고, 산화물 반도체층(210) 의 일부(표면 부근의 일부)를 제거하여 상기 산화물 반도체층(210)에 오목부(220)를 형성한다(도 6a, 도 9 참조).
제 2 단자(122)는, 소스 배선(도전층(216a) 또는 도전층(216b)을 포함하는 소스 배선)과 전기적으로 접속하는 구성으로 할 수 있다. 또한, 접속 전극(120)은, 게이트 절연층(204)에 형성된 콘택트 홀(213)을 사이에 두고 제 1 단자(121)와 직접 접속하는 구성으로 할 수 있다.
또, 이 때의 에칭으로서는 드라이 에칭을 사용하는 것이 바람직하다. 드라이 에칭을 사용함으로써, 웨트 에칭을 사용하는 경우와 비교하여 배선 구조 등의 미세화가 가능해진다. 또한, 드라이 에칭을 사용함으로써, 에칭의 제어성이 좋기 때문에, 섬 형상의 산화물 반도체층(210)의 제거(오목부(220)의 형성)를 제어성 좋게 행할 수 있다. 또, 드라이 에칭에 사용하는 가스 등에 대해서는 상기 실시형태를 참조할 수 있다.
다음에, 200℃ 내지 600℃, 대표적으로는 300℃ 내지 500℃의 열처리를 행하는 것이 바람직하다. 예를 들어, 질소 분위기 하에서 350℃, 1시간의 열처리를 행한다. 이 열처리에 의해 섬 형상의 산화물 반도체층(210)을 구성하는 In-Ga-Zn-O계 비단결정막의 원자 레벨의 재배열이 행해진다. 이 열처리에 의해 캐리어의 이동을 저해하는 변형이 해방되기 때문에, 여기에서의 열처리(광 어닐링도 포함함)는 효과적이다. 또, 열처리를 행하는 타이밍은, 산화물 반도체층(211)의 성막 후이면 특히 한정되지 않고, 예를 들어, 화소 전극 형성 후에 행하여도 좋다.
또, 노출되어 있는 섬 형상의 산화물 반도체층(210)에, 산소 라디칼 처리를 행하여도 좋다. 산소 라디칼 처리를 행함으로써 섬 형상의 산화물 반도체층(210)을 채널 형성 영역으로 하는 박막 트랜지스터를 노멀리 오프로 할 수 있다. 또한, 라디칼 처리를 행함으로써, 섬 형상의 산화물 반도체층(210)의 에칭에 의한 대미지를 회복할 수 있다. 라디칼 처리는 O2, N2O, 바람직하게는 산소를 포함하는 N2, He, Ar분위기 하에서 행하는 것이 바람직하다. 또한, 상기 분위기에 Cl2, CF4을 가한 분위기 하에서 행하여도 좋다.
다음에, 레지스트 마스크(214)를 제거한 후, 박막 트랜지스터(250)를 덮는 보호 절연층(222)을 형성하고, 상기 보호 절연층(222)을 선택적으로 에칭하여 도전층(216b)에 이르는 콘택트 홀(125), 접속 전극(120)에 달하는 콘택트 홀(126) 및 제 2 단자(122)에 도달하는 콘택트 홀(127)을 형성한다(도 6b 참조).
다음에, 도전층(216)과 전기적으로 접속하는 투명 도전층(110), 접속 전극(120)에 전기적으로 접속하는 투명 도전층(128) 및 제 2 단자(122)에 전기적으로 접속하는 투명 도전층(129)을 형성한다(도 6c, 도 10 참조).
투명 도전층(110)은 화소 전극으로서 기능하고, 투명 도전층(128, 129)은 FPC와의 접속에 사용되는 전극 또는 배선이 된다. 보다 구체적으로는, 접속 전극(120) 위에 형성된 투명 도전층(128)을 게이트 배선의 입력 단자로서 기능하는 접속용의 단자전극으로서 사용하여, 제 2 단자(122) 위에 형성된 투명 도전층(129)을 소스 배선의 입력 단자로서 기능하는 접속용의 단자전극으로서 사용할 수 있다.
또, 용량 배선(108), 게이트 절연층(204), 보호 절연층(222) 및 투명 도전 층(110)에 의해 유지용량을 형성할 수 있다. 이 경우, 용량 배선(108)과 투명 도전층(110)이 전극이 되고, 게이트 절연층(204)과 보호 절연층(222)이 유전체가 된다.
투명 도전층(110, 128, 129)은, 산화인듐(In2O3), 산화인듐산화주석 합금(In2O3-SnO2, ITO라고 약기함), 산화인듐산화아연합금(In2O3-ZnO) 등을 스퍼터법이나 진공증착법 등을 사용하여 형성할 수 있다. 예를 들어, 투명 도전막을 성막한 후, 상기 투명 도전막 위에 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거함으로써 투명 도전층(110, 128, 129)을 형성할 수 있다.
또, 도 11a1, 도 11a2는, 이 단계에서의 게이트 배선 단자부의 상면도 및 단면도를 각각 도시한다. 도 11a1은 도 11a2 중의 C1-C2선에 따른 단면도에 상당한다. 도 11a1에 있어서, 보호 절연층(222) 위에 형성되는 투명 도전층(128)은, 입력 단자로서 기능하는 접속용의 단자전극이다. 또한, 도 11a1에 있어서, 단자부에서는, 게이트 배선과 같은 재료로 형성되는 제 1 단자(121)와, 소스 배선과 같은 재료로 형성되는 접속 전극(120)이 게이트 절연층(204)을 사이에 두고 겹쳐 직접 접하여 도통시킨다. 또한, 접속 전극(120)과 투명 도전층(128)이 보호 절연층(222)에 형성된 콘택트 홀을 사이에 두고 직접 접하여 도통시킨다.
또, 도 11b1, 및 도 11b2는, 소스 배선 단자부의 상면도 및 단면도를 각각 도시한다. 또한, 도 11b1은 도 11b2 중의 D1-D2선에 따른 단면도에 상당한다. 도 11b1에 있어서, 보호 절연층(222) 위에 형성되는 투명 도전층(129)은, 입력 단자로 서 기능하는 접속용의 단자전극이다. 또한, 도 11b1에 있어서, 단자부에서는, 게이트 배선과 같은 재료로 형성되는 전극(156)이, 소스 배선과 전기적으로 접속되는 제 2 단자(122)의 하방에 게이트 절연층(204)을 사이에 두고 겹치는 경우를 나타내고 있다. 전극(156)은 제 2 단자(122)와는 전기적으로 접속하고 있지 않고, 전극(156)을 제 2 단자(122)와 다른 전위, 예를 들어 플로팅, GND, 0V 등에 설정하면, 노이즈 대책을 위한 용량 또는 정전기 대책을 위한 용량을 형성할 수 있다. 또한, 제 2 단자(122)는, 보호 절연층(222)을 사이에 두고 투명 도전층(129)과 전기적으로 접속하고 있다.
게이트 배선, 소스 배선, 및 용량 배선은 화소 밀도에 따라서 복수개 형성된다. 또한, 단자부에 있어서는, 게이트 배선과 동전위의 제 1 단자, 소스 배선과 동전위의 제 2 단자, 용량 배선과 동전위의 제 3 단자 등이 복수 나란하게 배치된다. 각각의 단자의 수는, 각각 임의의 수로 형성하면 좋은 것으로 하고, 실시자가 적절하게 결정하면 좋다.
이상의 공정에 의해, 6매의 포토 마스크를 사용하여, 보텀 게이트형의 n채널형 박막 트랜지스터나 유지용량 등의 소자를 완성시킬 수 있다. 그리고, 이들의 소자를 각각의 화소에 대응하여 매트릭스 형상으로 배치함으로써, 액티브 매트릭스형의 표시 장치를 제작하기 위한 한쪽의 기판으로 할 수 있다. 본 명세서에서는 편의상 이러한 기판을 액티브 매트릭스 기판이라고 부른다.
액티브 매트릭스형의 액정 표시 장치를 제작하는 경우에는, 액티브 매트릭스 기판과, 대향 전극이 형성된 대향 기판의 사이에 액정층을 형성하고, 액티브 매트 릭스 기판과 대향 기판을 고정한다. 또, 대향 기판에 형성된 대향 전극과 전기적으로 접속하는 공통 전극을 액티브 매트릭스 기판 위에 형성하고, 공통 전극과 전기적으로 접속하는 제 4 단자를 단자부에 형성한다. 이 제 4 단자는, 공통 전극을 고정 전위, 예를 들어 GND, 0V 등에 설정하기 위한 단자이다.
또, 본 실시형태에서 나타내는 구성은, 도 10의 화소 구성에 한정되지 않는다. 다른 구성의 일 예를 도 12에 도시한다. 도 12는 용량 배선을 형성하지 않고, 화소 전극과, 인접하는 화소의 게이트 배선을 전극으로 하여 보호 절연층 및 게이트 절연층을 유전체로서 유지용량을 형성하는 구성을 나타낸다. 이 경우, 용량 배선 및 용량 배선과 접속하는 제 3 단자는 생략할 수 있다.
또, 본 실시형태는, 다른 실시형태와 적절하게 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는, 표시 장치에 있어서, 동일 기판 위에 적어도 구동 회로의 일부와, 화소부에 배치하는 박막 트랜지스터를 제작하는 예에 대해서 이하에 설명한다.
화소부에 배치하는 박막 트랜지스터는, 실시형태 3에 따라서 형성한다. 또한, 실시형태 3에 나타내는 박막 트랜지스터는 n채널형 TFT이기 때문에, 구동 회로 중, n채널형 TFT로 구성할 수 있는 구동 회로의 일부를 화소부의 박막 트랜지스터와 동일 기판 위에 형성한다.
표시 장치의 일 예인 액티브 매트릭스형 액정 표시 장치의 블록도의 일 예를 도 14a에 도시한다. 도 14a에 도시하는 표시 장치는, 기판(5300) 위에 표시 소자 를 구비한 화소를 복수 가지는 화소부(5301)와, 각 화소를 선택하는 주사선 구동 회로(5302)와, 선택된 화소로의 비디오 신호의 입력을 제어하는 신호선 구동 회로(5303)를 가진다.
또, 실시형태 3에 나타내는 박막 트랜지스터는, n채널형 TFT이며, n채널형 TFT로 구성하는 신호선 구동 회로에 대해서 도 15를 사용하여 설명한다.
도 15에 도시하는 신호선 구동 회로는, 드라이버 IC(5601), 스위치군(56021 내지 5602_M), 제 1 배선(5611), 제 2 배선(5612), 제 3 배선(5613) 및 배선(5621_1 내지 5621_M)을 가진다. 스위치군(5602_1 내지 5602_M) 각각은, 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)를 가진다.
드라이버 IC(5601)은 제 1 배선(5611), 제 2 배선(5612), 제 3 배선(5613) 및 배선(5621_1 내지 5621_M)에 접속된다. 그리고, 스위치군(5602_1 내지 5602_M) 각각은, 제 1 배선(5611), 제 2 배선(5612), 제 3 배선(5613) 및 스위치군(5602_1 내지 5602_M) 각각에 대응한 배선(5621_1 내지 5621_M)에 접속된다. 그리고, 배선(562l_1 내지 5621_M) 각각은, 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)를 사이에 두고, 3개의 신호선(신호선(Sm-2), 신호선(Sm-1), 신호선(Sm), (m=3M))에 접속된다. 예를 들어, J열째의 배선(562l_J; 배선(5621_1) 내지 배선(5621_M)의 중 어느 한쪽)은, 스위치군(5602_J)이 가지는 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)를 사이에 두고, 신호선(Sj-2), 신호선(Sj-1), 신 호선(Sj)(j=3J)에 접속된다.
또, 제 1 배선(5611), 제 2 배선(5612), 제 3 배선(5613)에는, 각각 신호가 입력된다.
또, 드라이버 IC(5601)는, 단결정 반도체를 사용하여 형성되어 있는 것이 바람직하다. 또한, 스위치군(5602_1 내지 5602_M)은, 화소부와 동일 기판 위에 형성되어 있는 것이 바람직하다. 따라서, 드라이버 IC(5601)와 스위치군(5602_1 내지 5602_M)은 FPC 등을 사이에 두고 접속하면 좋다. 또는, 화소부와 동일 기판 위에 접합 등의 방법에 의해 형성된 단결정 반도체를 사용하여 드라이버 IC(5601)를 형성하여도 좋다.
다음에, 도 15에 도시한 신호선 구동 회로의 동작에 대해서, 도 16의 타이밍 차트를 참조하여 설명한다. 또, 도 16의 타이밍 차트는, i행째의 주사선(Gi)이 선택되어 있을 경우의 타이밍 차트를 나타낸다. 또한, i행째의 주사선(Gi)의 선택 기간은, 제 1 서브 선택 기간(T1), 제 2 서브 선택 기간(T2) 및 제 3 서브 선택 기간(T3)으로 분할되어 있다. 또한, 도 15의 신호선 구동 회로는, 다른 행의 주사선이 선택되어 있는 경우라도 도 16과 같은 동작을 한다.
또, 도 16의 타이밍 차트는, J열째의 배선(5621_J)이 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)를 통하여, 신호선(Sj-2), 신호선(Sj-1), 신호선(Sj)에 접속되는 경우에 대하여 나타낸다.
또, 도 16의 타이밍 차트는, i행째의 주사선(Gi)이 선택되는 타이밍, 제 1 박막 트랜지스터(5603a)의 온 ·오프의 타이밍(5703a), 제 2 박막 트랜지스 터(5603b)의 온 ·오프의 타이밍(5703b), 제 3 박막 트랜지스터(5603c)의 온 ·오프의 타이밍(5703c) 및 J열째의 배선(5621_J)에 입력되는 신호(5721_J)를 나타낸다.
또, 배선(5621_1) 내지 배선(5621_M)에는 제 1 서브 선택 기간(T1), 제 2 서브 선택 기간(T2) 및 제 3 서브 선택 기간(T3)에 있어서, 각각 다른 비디오 신호가 입력된다. 예를 들어, 제 1 서브 선택 기간(T1)에 있어서 배선(5621_J)에 입력되는 비디오 신호는 신호선(Sj-2)에 입력되고, 제 2 서브 선택 기간(T2)에 있어서 배선(5621_J)에 입력되는 비디오 신호는 신호선(Sj-1)에 입력되고, 제 3 서브 선택 기간(T3)에 있어서 배선(5621_J)에 입력되는 비디오 신호는 신호선(Sj)에 입력된다. 또한, 제 1 서브 선택 기간(T1), 제 2 서브 선택 기간(T2) 및 제 3 서브 선택 기간(T3)에 있어서, 배선(5621_J)에 입력되는 비디오 신호를 각각 Data_j-2, Data_j-1, Data_j로 한다.
도 16에 도시하는 바와 같이, 제 1 서브 선택 기간(T1)에 있어서 제 1 박막 트랜지스터(5603a)가 온하고, 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)가 오프한다. 이 때, 배선(562l_J)에 입력되는 Data_j-2가, 제 1 박막 트랜지스터(5603a)를 통하여 신호선(Sj-2)에 입력된다. 제 2 서브 선택 기간(T2)에서는, 제 2 박막 트랜지스터(5603b)가 온하고, 제 1 박막 트랜지스터(5603a) 및 제 3 박막 트랜지스터(5603c)가 오프한다. 이 때, 배선(5621_J)에 입력되는 Data_j-1이, 제 2 박막 트랜지스터(5603b)를 통하여 신호선(Sj-1)에 입력된다. 제 3 서브 선택 기간(T3)에서는, 제 3 박막 트랜지스터(5603c)가 온하고, 제 1 박막 트랜지스터(5603a) 및 제 2 박막 트랜지스터(5603b)가 오프한다. 이 때, 배선(5621_J)에 입력되는 Data_j가, 제 3 박막 트랜지스터(5603c)를 통하여 신호선(Sj)에 입력된다.
이상의 사실로부터, 도 15의 신호선 구동 회로는, 1 게이트 선택 기간을 3개로 분할함으로써, 1 게이트 선택 기간 동안에 1개의 배선(5621)으로부터 3개의 신호선에 비디오 신호를 입력할 수 있다. 따라서, 도 15의 신호선 구동 회로는, 드라이버 IC(5601)가 형성되는 기판과, 화소부가 형성되어 있는 기판의 접속수를 신호선의 수와 비교하여 약 1/3로 할 수 있다. 접속수가 약 1/3로 됨으로써, 도 15의 신호선 구동 회로는, 신뢰성, 제조 수율 등을 향상시킬 수 있다.
또, 도 15와 같이, 1 게이트 선택 기간을 복수의 서브 선택 기간으로 분할하고, 복수의 서브 선택 기간 각각에 있어서, 어떤 1개의 배선으로부터 복수의 신호선 각각에 비디오 신호를 입력할 수 있다면, 박막 트랜지스터의 배치나 수, 구동 방법 등은 한정되지 않는다.
예를 들어, 3개 이상의 서브 선택 기간 각각에 있어서 1개의 배선으로부터 3개 이상의 신호선 각각 비디오 신호를 입력하는 경우는, 박막 트랜지스터 및 박막 트랜지스터를 제어하기 위한 배선을 추가하면 좋다. 단, 1 게이트 선택 기간을 4개 이상의 서브 선택 기간으로 분할하면, 1개의 서브 선택 기간이 짧아진다. 따라서, 1 게이트 선택 기간은, 2개 또는 3개의 서브 선택 기간으로 분할되는 것이 바람직하다.
다른 예로서, 도 17의 타이밍 차트에 나타내는 바와 같이, 1개의 선택 기간 을 프리챠지 기간(Tp), 제 1 서브 선택 기간(T1), 제 2 서브 선택 기간(T2), 제 3 선택 기간(T3)으로 분할하여도 좋다. 또한, 도 17의 타이밍 차트는, i행째의 주사선(Gi)이 선택되는 타이밍, 제 1 박막 트랜지스터(5603a)의 온 ·오프의 타이밍(5803a), 제 2 박막 트랜지스터(5603b)의 온 ·오프의 타이밍(5803b), 제 3 박막 트랜지스터(5603c)의 온 ·오프의 타이밍(5803c) 및 J열째의 배선(5621_J)에 입력되는 신호(5821_J)를 나타낸다. 도 17에 도시하는 바와 같이, 프리챠지 기간(Tp)에 있어서 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)가 온한다. 이 때, 배선(5621_J)에 입력되는 프리챠지 전압(Vp)이 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)를 통하여 각각 신호선(Sj-2), 신호선(Sj-1), 신호선(Sj)에 입력된다. 제 1 서브 선택 기간(T1)에 있어서 제 1 박막 트랜지스터(5603a)가 온하고, 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)가 오프한다. 이 때, 배선(5621_J)에 입력되는 Data_j-2가, 제 1 박막 트랜지스터(5603a)를 통하여 신호선(sj-2)에 입력된다. 제 2 서브 선택 기간(T2)에서는, 제 2 박막 트랜지스터(5603b)가 온하고, 제 1 박막 트랜지스터(5603a) 및 제 3 박막 트랜지스터(5603c)가 오프한다. 이 때, 배선(5621_J)에 입력되는 Data_j-1이, 제 2 박막 트랜지스터(5603b)를 통하여 신호선(Sj-1)에 입력된다. 제 3 서브 선택 기간(T3)에서는, 제 3 박막 트랜지스터(5603c)가 온하고, 제 1 박막 트랜지스터(5603a) 및 제 2 박막 트랜지스터(5603b)가 오프한다. 이 때, 배선(5621_J)에 입력되는 Data_j가, 제 3 박막 트랜지스터(5603c)를 통하여 신호선(Sj)에 입력된다.
이상의 사실부터, 도 17의 타이밍 차트를 적용한 도 15의 신호선 구동 회로는, 서브 선택 기간 전에 프리챠지 선택 기간을 설정함으로써, 신호선을 프리챠지할 수 있기 때문에, 화소로의 비디오 신호의 기록을 고속으로 행할 수 있다. 또, 도 17에 있어서, 도 16과 같은 것에 대해서는 공통의 부호를 사용하여 나타내고, 동일 부분 또는 같은 기능을 가지는 부분의 상세한 설명은 생략한다.
또, 주사선 구동 회로의 구성에 대해서 설명한다. 주사선 구동 회로는, 시프트 레지스터, 버퍼를 가지고 있다. 또 경우에 따라서는 레벨 시프터를 가지고 있어도 좋다. 주사선 구동 회로에 있어서, 시프트 레지스터에 클록 신호(CLK) 및 스타트 펄스 신호(SP)가 입력됨으로써, 선택 신호가 생성된다. 생성된 선택 신호는 버퍼에 있어서 완충 증폭되고, 대응하는 주사선에 공급된다. 주사선에는, 1라인분의 화소의 트랜지스터의 게이트 전극이 접속되어 있다. 그리고, 1라인분의 화소의 트랜지스터를 일제히 ON으로 하지 않으면 안되므로, 버퍼는 큰 전류를 흘려보낼 수 있는 것을 사용할 수 있다.
주사선 구동 회로의 일부에 사용하는 시프트 레지스터의 일 형태에 대해서 도 18 및 도 19를 사용하여 설명한다.
도 18에 시프트 레지스터의 회로 구성을 도시한다. 도 18에 도시하는 시프트 레지스터는, 플립 플롭(5701_1 내지 5701_n)과 같은 복수의 플립 플롭으로 구성된다. 또한, 제 1 클록 신호, 제 2 클록 신호, 스타트 펄스 신호, 리셋 신호가 입력되어 동작한다.
도 18의 시프트 레지스터의 접속 관계에 대해서 설명한다. 1 단계째의 플립 플롭(5701_1)은, 제 1 배선(5711), 제 2 배선(5712), 제 4 배선(5714), 제 5 배선(5715), 제 7 배선(5717_1), 및 제 7 배선(5717_2)과 접속된다. 또한, 2단계째의 플립 플롭(5701_2)은, 제 3 배선(5713), 제 4 배선(5714), 제 5 배선(5715), 제 7 배선(5717_1), 제 7 배선(5717_2) 및 제 7 배선(5717_3)과 접속된다.
마찬가지로, i단계째의 플립 플롭(570li; 플립 플롭(5701_1 내지 5701_n)중 어느 하나)은, 제 2 배선(5712) 또는 제 3 배선(5713)의 한쪽, 제 4 배선(5714), 제 5 배선(5715), 제 7 배선(5717_i-1), 제 7 배선(5717_i), 및 제 7 배선(5717_i+1)과 접속된다. 여기에서, i가 홀수인 경우에는, i단계째의 플립 플롭(5701_i)은 제 2 배선(5712)과 접속되고, i 이 짝수인 경우에는, i단계째의 플립 플롭(5701_i)은 제 3 배선(5712)과 접속되게 된다.
또, n단째의 플립 플롭(5701_n)은, 제 2 배선(5712) 또는 제 3 배선(5713)의 한쪽, 제 4 배선(5714), 제 5 배선(5715), 제 7 배선(5717_n-1), 제 7 배선(5717_i), 및 제 6 배선(5716)과 접속된다.
또, 제 1 배선(5711), 제 2 배선(5712), 제 3 배선(5713), 제 6 배선(5716)을, 각각 제 1 신호선, 제 2 신호선, 제 3 신호선, 제 4 신호선이라고 불러도 좋다. 또한, 제 4 배선(5714), 제 5 배선(5715)을, 각각 제 1 전원선, 제 2 전원선이라고 불러도 좋다.
다음에, 도 18에 도시하는 플립 플롭의 상세에 대해서, 도 19를 사용하여 설명한다. 도 19에 도시하는 플립 플롭은, 제 1 박막 트랜지스터(5571), 제 2 박막 트랜지스터(5572), 제 3 박막 트랜지스터(5573), 제 4 박막 트랜지스터(5574), 제 5 박막 트랜지스터(5575), 제 6 박막 트랜지스터(5576), 제 7 박막 트랜지스터(5577) 및 제 8 박막 트랜지스터(5578)를 가진다. 또, 제 1 박막 트랜지스터(5571), 제 2 박막 트랜지스터(5572), 제 3 박막 트랜지스터(5573), 제 4 박막 트랜지스터(5574), 제 5 박막 트랜지스터(5575), 제 6 박막 트랜지스터(5576), 제 7 박막 트랜지스터(5577) 및 제 8 박막 트랜지스터(5578)는, n채널형 트랜지스터이며, 게이트·소스간 전압(Vgs)이 임계치 전압(Vth)을 상회하였을 때 도통 상태가 되는 것으로 한다.
또, 도 19에 도시하는 플립 플롭은, 제 1 배선(5501), 제 2 배선(5502), 제 3 배선(5503), 제 4 배선(5504), 제 5 배선(5505), 및 제 6 배선(5506)을 가진다.
또, 여기에서는 모든 박막 트랜지스터를, 인핸스먼트형의 n채널형 트랜지스터로 하는 예를 나타내지만, 특히 한정되지 않고, 예를 들어, 디프레션형의 n채널형 트랜지스터를 사용하여 구동 회로를 구동시킬 수도 있다.
다음에, 도 18에 도시하는 플립 플롭의 접속 구성에 대해서, 이하에 나타낸다.
제 1 박막 트랜지스터(5571)의 제 1 전극(소스 전극 또는 드레인 전극의 한쪽)이 제 4 배선(5504)에 접속되고, 제 2 전극(소스 전극 또는 드레인 전극의 다른쪽)이 제 3 배선(5503)에 접속된다.
제 2 박막 트랜지스터(5572)의 제 1 전극이 제 6 배선(5506)에 접속되고, 제 2 전극이 제 3 배선(5503)에 접속된다.
제 3 박막 트랜지스터(5573)의 제 1 전극 및 게이트 전극이 제 5 배선(5505) 에 접속되고, 제 2 전극이 제 2 박막 트랜지스터(5572)의 게이트 전극에 접속된다.
제 4 박막 트랜지스터(5574)의 제 1 전극이 제 6 배선(5506)에 접속되고, 게이트 전극이 제 1 박막 트랜지스터(5571)의 게이트 전극에 접속되고, 제 2 전극이 제 2 박막 트랜지스터(5572)의 게이트 전극에 접속된다.
제 5 박막 트랜지스터(5575)의 제 1 전극이 제 5 배선(5505)에 접속되고, 게이트 전극이 제 1 배선(5501)에 접속되고, 제 2 전극이 제 1 박막 트랜지스터(5571)의 게이트 전극에 접속된다.
제 6 박막 트랜지스터(5576)의 제 1 전극이 제 6 배선(5506)에 접속되고, 게이트 전극이 제 2 박막 트랜지스터(5572)의 게이트 전극에 접속되고, 제 2 전극이 제 1 박막 트랜지스터(5571)의 게이트 전극에 접속된다.
제 7 박막 트랜지스터(5577)의 제 1 전극이 제 6 배선(5506)에 접속되고, 게이트 전극이 제 2 배선(5502)에 접속되고, 제 2 전극이 제 1 박막 트랜지스터(5571)의 게이트 전극에 접속된다.
제 8 박막 트랜지스터(5578)의 제 1 전극이 제 6 배선(5506)에 접속되고, 게이트 전극이 제 1 배선(5501)에 접속되고, 제 2 전극이 제 2 박막 트랜지스터(5572)의 게이트 전극에 접속된다.
또, 제 1 박막 트랜지스터(5571)의 게이트 전극, 제 4 박막 트랜지스터(5574)의 게이트 전극, 제 5 박막 트랜지스터(5575)의 제 2 전극, 제 6 박막 트랜지스터(5576)의 제 2 전극 및 제 7 박막 트랜지스터(5577)의 제 2 전극의 접속 개소를 노드(5543)라고 한다. 또한, 제 2 박막 트랜지스터(5572)의 게이트 전극, 제 3 박막 트랜지스터(5573)의 제 2 전극, 제 4 박막 트랜지스터(5574)의 제 2 전극, 제 6 박막 트랜지스터(5576)의 게이트 전극 및 제 8 박막 트랜지스터(5578)의 제 2 전극의 접속 개소를 노드(5544)로 한다.
또, 제 1 배선(5501), 제 2 배선(5502), 제 3 배선(5503) 및 제 4 배선(5504)을, 각각 제 1 신호선, 제 2 신호선, 제 3 신호선, 제 4 신호선이라고 불러도 좋다. 또한, 제 5 배선(5505)을 제 1 전원선, 제 6 배선(5506)을 제 2 전원선이라고 불러도 좋다.
i단계째의 플립 플롭(5701_i)에 있어서, 도 19 중의 제 1 배선(5501)과, 도 18 중의 제 7 배선(5717_i-1)이 접속된다. 또한, 도 19 중의 제 2 배선(5502)과, 도 18 중의 제 7 배선(5717_i+1)이 접속된다. 또한, 도 19 중의 제 3 배선(5503)과, 제 7 배선(5717_i)이 접속된다. 또한, 도 19 중의 제 6 배선(5506)과, 제 5 배선(5715)이 접속된다.
i가 홀수인 경우, 도 19 중의 4 배선(5504)은, 도 18 중의 제 2 배선(5712)과 접속되고, i가 짝수인 경우, 도 18 중의 제 3 배선(5713)과 접속된다. 또한, 도 19 중의 제 5 배선(5505)과, 도 18 중의 제 4 배선(5714)이 접속된다.
단, 1 단계째의 플립 플롭(5701_1)에 있어서, 도 19 중의 제 1 배선(5501)은 도 18 중의 제 1 배선(5711)에 접속된다. 또한, n단째의 플립 플롭(5701_n)에 있어서, 도 19 중의 제 2 배선(5502)은 도 18 중의 제 6 배선(5716)에 접속된다.
또, 신호선 구동 회로 및 주사선 구동 회로를 실시형태 3에 나타내는 n채널형 TFT만으로 제작할 수도 있다. 실시형태 3에 나타내는 n채널형 TFT는 트랜지스 터의 이동도가 크기 때문에, 구동 회로의 구동 주파수를 높게 하는 것이 가능해진다. 또한, 실시형태 3에 나타내는 n채널형 TFT는 In-Ga-Zn-O계 비단결정막인 소스 영역 또는 드레인 영역에 의해 기생 용량이 저감되기 때문에, 주파수 특성(f 특성이라고 불림)이 높다. 예를 들어, 실시형태 3에 나타내는 n채널형 TFT를 사용한 주사선 구동 회로는, 고속으로 동작시킬 수 있기 때문에, 프레임 주파수를 높게 하는 것, 또는, 흑색 화면 삽입을 실현하는 것 등도 실현할 수 있다.
또, 주사선 구동 회로의 트랜지스터의 채널 폭을 크게 하는 것이나, 복수의 주사선 구동 회로를 배치하는 것 등에 의해, 더욱 높은 프레임 주파수를 실현할 수 있다. 복수의 주사선 구동 회로를 배치하는 경우는, 예를 들어, 짝수행의 주사선을 구동하기 위한 주사선 구동 회로를 한쪽에 배치하고, 홀수행의 주사선을 구동하기 위한 주사선 구동 회로를 그 반대측에 배치함으로써, 프레임 주파수를 높게 할 수 있다. 또한, 복수의 주사선 구동 회로에 의해, 같은 주사선에 신호를 출력하면, 표시 장치의 대형화에 유리하다.
또, 표시 장치의 일 예인 액티브 매트릭스형 발광 표시 장치를 제작하는 경우, 적어도 하나의 화소에 복수의 박막 트랜지스터를 배치하기 위해서, 주사선 구동 회로를 복수 배치하는 것이 바람직하다. 액티브 매트릭스형 발광 표시 장치의 블록도의 일 예를 도 14b에 도시한다.
도 14b에 도시하는 발광 표시 장치는, 기판(5400) 위에 표시 소자를 구비한 화소를 복수 가지는 화소부(5401)와, 각 화소를 선택하는 제 1 주사선 구동 회로(5402) 및 제 2 주사선 구동 회로(5404)와, 선택된 화소로의 비디오 신호의 입력 을 제어하는 신호선 구동 회로(5403)를 가진다.
도 14b에 도시하는 발광 표시 장치의 화소에 입력되는 비디오 신호를 디지털 형식으로 하는 경우, 화소는 트랜지스터의 온과 오프의 전환에 의해, 발광 또는 비발광 상태가 된다. 따라서, 면적 계조법 또는 시간 계조법을 사용하여 계조 표시를 할 수 있다. 면적 계조법은, 1화소를 복수의 부화소로 분할하고, 각 부화소를 독립으로 비디오 신호에 기초하여 구동시킴으로써, 계조 표시를 하는 구동법이다. 또한 시간 계조법은, 화소가 발광하는 기간을 제어함으로써, 계조 표시를 하는 구동법이다.
발광 소자는 액정 소자 등에 비하여 응답 속도가 높으므로, 액정 소자보다도 시간 계조법에 적합하다. 시간 계조법으로 표시를 하는 경우, 1프레임 기간을 복수의 서브 프레임 기간으로 분할한다. 그리고 비디오 신호에 따라서, 각서브 프레임 기간에 있어서 화소의 발광 소자를 발광 또는 비발광 상태로 한다. 복수의 서브 프레임 기간으로 분할함으로써, 1프레임 기간 동안에 화소가 발광하는 기간의 합계의 길이를, 비디오 신호에 의해 제어할 수 있고, 계조를 표시할 수 있다.
또, 도 14b에 도시하는 발광 표시 장치에서는, 1개의 화소에 2개의 스위칭용 TFT를 배치하는 경우로서, 한쪽의 스위칭용 TFT의 게이트 배선인 제 1 주사선에 입력되는 신호를 제 1주사선 구동 회로(5402)에서 생성하고, 다른쪽의 스위칭용 TFT의 게이트 배선인 제 2 주사선에 입력되는 신호를 제 2 주사선 구동 회로(5404)에서 생성하는 예를 나타내고 있지만, 제 1 주사선에 입력되는 신호와, 제 2 주사선에 입력되는 신호를, 모두 1개의 주사선 구동 회로에서 생성하도록 하여도 좋다. 또한, 예를 들어, 1개의 화소가 가지는 스위칭용 TFT의 수에 의해, 스위칭 소자의 동작을 제어하기 위해서 사용되는 주사선이, 각 화소에 복수 형성될 수도 있다. 이 경우, 복수의 주사선에 입력되는 신호를, 모두 1개의 주사선 구동 회로에서 생성하여도 좋고, 복수의 각 주사선 구동 회로에서 생성하여도 좋다.
또, 발광 표시 장치에 있어서도, 구동 회로 중, n채널형 TFT로 구성할 수 있는 구동 회로의 일부를 화소부의 박막 트랜지스터와 동일 기판 위에 형성할 수 있다. 또한, 신호선 구동 회로 및 주사선 구동 회로를 실시형태 3에 나타내는 n채널형 TFT만으로 제작할 수도 있다.
또, 상술한 구동 회로는, 액정 표시 장치나 발광 표시 장치에 한정되지 않고, 스위칭 소자와 전기적으로 접속하는 소자를 이용하여 전자 잉크를 구동시키는 전자 페이퍼에 사용하여도 좋다. 전자 페이퍼는, 전기 영동 표시 장치(전기 영동 디스플레이)라고도 불리고, 종이와 같은 읽기 용이하고, 다른 표시 장치와 비교하여 소비 전력을 억제하고, 또한, 박형, 경량으로 할 수 있다.
전기 영동 디스플레이는, 다양한 형태를 생각할 수 있지만, 예를 들어, 플러스의 전하를 가지는 제 1 입자와, 마이너스의 전하를 가지는 제 2 입자를 포함하는 마이크로 캡슐이 용매 또는 용질에 복수 분산된 구성으로 할 수 있고, 이 경우, 마이크로 캡슐에 전계를 인가함으로써, 마이크로 캡슐 중의 입자를 서로 반대 방향으로 이동시켜서 한쪽에 집합한 입자의 색만을 표시할 수 있다. 또, 제 1 입자 또는 제 2 입자는 염료를 포함하고, 전계가 없는 경우에 있어서 이동하지 않는다. 또한, 제 1 입자의 색과 제 2 입자의 색은 다른 것(무색을 포함함)으로 한다.
이와 같이, 전기 영동 디스플레이는, 전계 등에 의해 미립자가 이동하는 기구를 이용한 디스플레이이다. 전기 영동 디스플레이에서는, 액정 표시 장치에는 필요한 편광판이나, 대향 기판이 불필요하여, 두께나 무게를 현저하게 저감할 수 있다.
상기 마이크로 캡슐을 용매 중으로 분산되도록 한 것이 전자 잉크라고 불리는 것이며, 이 전자 잉크는 유리, 플라스틱, 천, 종이 등의 표면에 인쇄할 수 있다. 또한, 컬러 필터나 색소를 가지는 입자를 사용함으로써 컬러 표시도 가능하다.
액티브 매트릭스 기판 위에 마이크로 캡슐을 복수 배치하고, 액티브 매트릭스 기판에 형성된 전극과 다른 전극으로 마이크로 캡슐을 끼움으로써 액티브 매트릭스형의 표시 장치가 완성되고, 마이크로 캡슐에 전계를 인가하면 표시를 할 수 있다. 액티브 매트릭스 기판으로서는, 예를 들어, 실시형태 3의 박막 트랜지스터에 의해 얻어지는 액티브 매트릭스 기판을 사용할 수 있다.
또, 마이크로 캡슐 중의 제 1 입자 및 제 2 입자는, 도전체 재료, 절연체 재료, 반도체 재료, 자성 재료, 액정 재료, 강유전성 재료, 일렉트로루미네선트 재료, 일렉트로 크로믹 재료, 자기영동 재료로 선택된 일종의 재료, 또는 이들의 복합 재료를 사용하면 좋다.
이상의 공정에 의해, 반도체 장치로서 신뢰성이 높은 표시 장치를 제작할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절하게 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는, 박막 트랜지스터를 제작하고, 상기 박막 트랜지스터를 화소부, 또한 구동 회로에 사용하여 표시 기능을 가지는 반도체 장치(표시 장치라고도 함)를 제작하는 경우에 있어서 설명한다. 또한, 박막 트랜지스터를, 구동 회로의 일부 또는 전체를, 화소부와 같은 기판 위에 일체로 형성하고, 시스템 온 패널을 형성할 수 있다.
표시 장치는 표시 소자를 포함한다. 표시 소자로서는 액정 소자(액정 표시 소자라고도 함), 발광 소자(발광 표시 소자라고도 함)를 사용할 수 있다. 발광 소자는, 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하고 있고, 구체적으로는 무기 EL(Electro Luminescence), 유기 EL 등이 포함된다. 또한, 전자 잉크 등, 전기적 작용에 의해 콘트래스트가 변화되는 표시 매체도 적용할 수 있다.
또, 표시 장치는, 표시 소자가 밀봉된 상태에 있는 패널과, 상기 패널에 컨트롤러를 포함하는 IC 등을 실장한 상태에 있는 모듈을 포함한다. 또한 표시 장치는, 상기 표시 장치를 제작하는 과정에 있어서의, 표시 소자가 완성되기 전의 일 형태에 상당하는 소자 기판에 관하여, 상기 소자 기판은, 전류를 표시 소자에 공급하기 위한 수단을 복수의 각 화소에 구비한다. 소자 기판은, 구체적으로는, 표시 소자의 화소 전극만이 형성된 상태라도 좋고, 화소 전극이 되는 도전막을 성막한 후로서, 에칭하여 화소 전극을 형성하기 전의 상태라도 좋고, 모든 형태가 적합하 다.
또, 본 명세서 중에 있어서의 표시 장치란 화상 표시 디바이스, 표시 디바이스, 또는 광원(조명 장치 포함함)을 가리킨다. 또한, 커넥터, 예를 들어 FPC(Flexible printed circuit) 또는 TAB(Tape Automated Bonding) 테이프 또는 TCP(Tape Carrier Package)가 부착된 모듈, TAB 테이프나 TCP의 끝에 프린트 배선판이 형성된 모듈, 또는 표시 소자에 COG(Chip On Glass) 방식에 의해 IC(집적 회로)가 직접 설치된 모듈도 모두 표시 장치에 포함하는 것으로 한다.
본 실시형태에서는, 반도체 장치로서 액정 표시 장치의 예를 나타낸다. 우선, 반도체 장치의 일 형태에 상당하는 액정 표시 패널의 외관 및 단면에 대해서, 도 22를 사용하여 설명한다. 도 22는 제 1 기판(4001) 위에 형성된 실시형태 3에서 나타낸 In-Ga-Zn-O계 비단결정막을 반도체층으로서 포함하는 신뢰성이 높은 박막 트랜지스터(4010, 4011), 및 액정 소자(4013)를, 제 2 기판(4006)과의 사이에 씰재(4005)에 의해 밀봉한, 패널의 상면도이며, 도 22b는 도 22a1, 22a2의 M-N에 있어서의 단면도에 상당한다.
제 1 기판(4001) 위에 형성된 화소부(4002)와, 주사선 구동 회로(4004)를 둘러싸도록 하여, 씰재(4005)가 형성되어 있다. 또 화소부(4002)와, 주사선 구동 회로(4004) 위에 제 2 기판(4006)이 형성되어 있다. 따라서 화소부(4002)와, 주사선 구동 회로(4004)는, 제 1 기판(4001)과 씰재(4005)와 제 2 기판(4006)에 의해, 액정층(4008)과 함께 밀봉되어 있다. 또 제 1 기판(4001) 위의 씰재(4005)에 의해 둘러싸여 있는 영역과는 다른 영역에, 별도 준비된 기판 위에 단결정 반도체막 또 는 다결정 반도체막으로 형성된 신호선 구동 회로(4003)가 설치되어 있다.
또, 별도 형성한 구동 회로의 접속 방법은, 특히 한정되지 않으며, COG 방법, 와이어 본딩 방법, 또는 TAB 방법 등을 사용할 수 있다. 도 22a1은 COG방법에 의해 신호선 구동 회로(4003)를 실장하는 예이며, 도 22a2는 TAB 방법에 의해 신호선 구동 회로(4003)를 실장하는 예이다.
또, 제 1 기판(4001) 위에 형성된 화소부(4002)와, 주사선 구동 회로(4004)는, 박막 트랜지스터를 복수 가지고 있고, 도 22b에서는, 화소부(4002)에 포함되는 박막 트랜지스터(4010)와, 주사선 구동 회로(4004)에 포함되는 박막 트랜지스터(4011)를 예시한다. 박막 트랜지스터(4010, 4011) 위에는 절연층(4020, 4021)이 형성되어 있다.
박막 트랜지스터(4010, 4011)는, In-Ga-Zn-O계 비단결정막을 반도체층으로서 포함하는 신뢰성이 높은 실시형태 3에 나타내는 박막 트랜지스터를 적용할 수 있다. 본 실시형태에 있어서, 박막 트랜지스터(4010, 4011)는 n채널형 박막 트랜지스터이다.
또, 액정 소자(4013)가 가지는 화소 전극층(4030)은, 박막 트랜지스터(4010)와 전기적으로 접속되어 있다. 그리고 액정 소자(4013)의 대향 전극층(4031)은 제 2 기판(4006) 위에 형성되어 있다. 화소 전극층(4030)과 대향 전극층(4031)과 액정층(4008)이 겹치고 있는 부분이, 액정 소자(4013)에 상당한다. 또, 화소 전극층(4030), 대향 전극층(4031)은 각각 배향막으로서 기능하는 절연층(4032, 4033)이 형성되고, 절연층(4032, 4033)을 사이에 두고 액정층(4008)을 끼우고 있다.
또, 제 1 기판(4001), 제 2 기판(4006)으로서는, 유리, 금속(대표적으로는 스테인리스), 세라믹스, 플라스틱을 사용할 수 있다. 플라스틱으로서는, FRP(Fiberglass-Reinforced Plastics)판, PVF(폴리비닐플루오라이드) 필름, 폴리에스테르 필름, 또는 아크릴수지 필름을 사용할 수 있다. 또한, 알루미늄 호일을 PVF 필름이나 폴리에스테르 필름으로 끼운 구조의 시트를 사용할 수도 있다.
또, 4035는 절연막을 선택적으로 에칭함으로써 얻어지는 기둥형상의 스페이서이며, 화소 전극층(4030)과 대향 전극층(4031)의 사이의 거리(셀 갭)를 제어하기 위해서 형성되어 있다. 또 원형의 스페이서를 사용하고 있어도 좋다. 또한, 대향 전극층(4031)은, 박막 트랜지스터(4010)와 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다. 공통 접속부를 사용하여, 한쌍의 기판 간에 배치되는 도전성 입자를 사이에 두고 대향 전극층(4031)과 공통 전위선과를 전기적으로 접속할 수 있다. 또, 도전성 입자는 씰재(4005)에 함유시킨다.
또, 배향막을 사용하지 않는 블루상을 나타내는 액정을 사용하여도 좋다. 블루상은 액정상의 하나이며, 코레스테릭 액정을 승온해 가면, 코레스테릭상으로부터 등방상으로 전위하기 전에 발현되는 상이다. 블루상은 좁은 온도 범위에서밖에 발현되지 않기 때문에, 온도 범위를 개선하기 위해서 5중량% 이상의 카이랄제를 혼합시킨 액정 조성물을 사용하여 액정층(4008)에 사용한다. 블루상을 나타내는 액정과 카이랄제를 포함하는 액정 조성물은, 응답 속도가 10μs 내지 100μs로 짧고, 광학적 등방성이기 때문에 배향 처리가 불필요하여, 시야각 의존성이 작다.
또, 본 실시형태에서 나타내는 액정 표시 장치는 투과형 액정 표시 장치의 예이지만, 액정 표시 장치는 반사형 액정 표시 장치라도 반투과형 액정 표시 장치라도 적용할 수 있다.
또, 본 실시형태에서 나타내는 액정 표시 장치에서는, 기판의 외측(시인측)에 편광판을 형성하고, 내측에 착색층, 표시 소자에 사용하는 전극층과 같은 순서대로 설치하는 예를 나타내지만, 편광판은 기판의 내측에 설치하여도 좋다. 또한, 편광판과 착색층의 적층 구조도 본 실시형태에 한정되지 않고, 편광판 및 착색층의 재료나 제작 공정 조건에 의해 적절하게 설정하면 좋다. 또한, 블랙 매트릭스로서 기능하는 차광막을 형성하여도 좋다.
또, 본 실시형태에서는, 박막 트랜지스터의 표면 요철을 저감하기 위해서, 및 박막 트랜지스터의 신뢰성을 향상시키기 위해서, 실시형태 3에서 얻어진 박막 트랜지스터를 보호막이나 평탄화 절연막으로서 기능하는 절연층(절연층(4020), 절연층(4021))으로 덮는 구성으로 되어 있다. 또, 보호막은, 대기중에 부유하는 유기물이나 금속물, 수증기 등의 오염 불순물의 침입을 막기 위한 것으로, 치밀한 막이 바람직하다. 보호막은, 스퍼터법을 사용하여, 산화실리콘막, 질화실리콘막, 산화질화실리콘막, 질화산화실리콘막, 산화알루미늄막, 질화 알루미늄막, 산화질화 알루미늄막, 또는 질화산화알루미늄막의 단층, 또는 적층으로 형성하면 좋다. 본 실시형태에서는 보호막을 스퍼터법으로 형성하는 예를 나타내지만, 특히 한정되지 않고 다양한 방법으로 형성하면 좋다.
여기서는, 보호막으로서 적층 구조의 절연층(4020)을 형성한다. 여기에서는, 절연층(4020)의 1층째로서, 스퍼터법을 사용하여 산화실리콘막을 형성한다. 보호막으로서 하기에서 산화실리콘막을 사용하면, 소스 전극층 및 드레인 전극층으로서 사용하는 알루미늄막의 힐록(hillock) 방지에 효과가 있다.
또, 보호막의 2층째로서 절연층을 형성한다. 여기에서는, 여기에서는, 절연층(4020)의 2층째로서, 스퍼터법을 사용하여 질화실리콘막을 형성한다. 보호막으로서 질화실리콘막을 사용하면, 나트륨 등의 가동 이온이 반도체 영역 중에 침입하여, TFT의 전기 특성을 변화시키는 것을 억제할 수 있다.
또, 보호막을 형성한 후에, 반도체층의 어닐링(300℃ 내지 400℃)을 행하여도 좋다.
또, 평탄화 절연막으로서 절연층(4021)을 형성한다. 절연층(4021)으로서는, 폴리이미드, 아크릴, 폴리이미드, 벤조시클로부텐, 폴리아미드, 에폭시 등의, 내열성을 가지는 유기재료를 사용할 수 있다. 또 상기 유기재료의 이외에, 저유전율 재료·(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(인붕소 유리) 등을 사용할 수 있다. 또, 이들의 재료로 형성되는 절연막을 복수 적층시킴으로써, 절연층(4021)을 형성하여도 좋다.
또 실록산계 수지란, 실록산계 재료를 출발 재료로서 형성된 Si-0-Si 결합을 포함하는 수지에 상당한다. 실록산계 수지는 치환기로서는 유기기(예를 들어 알킬기나 아릴기)나 플루오로기를 사용하여도 좋다. 또한, 유기기는 플루오로기를 가지고 있어도 좋다.
절연층(4021)의 형성법은, 특히 한정되지 않고, 그 재료에 따라서, 스퍼터법, SOG법, 스핀 코팅, 디핑, 스프레이 도포, 액적 토출법(잉크젯법, 스크린 인쇄, 오프셋 등), 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등을 사용할 수 있다. 절연층(4021)을 재료액을 사용하여 형성하는 경우, 베이크하는 공정에서 동시에, 반도체층의 어닐링(300℃ 내지 400℃)을 행하여도 좋다. 절연층(4021)의 소성 공정과 반도체층의 어닐을 겸함으로써 효율적으로 반도체 장치를 제작할 수 있게 된다.
화소 전극층(4030)、대향 전극층(4031)은, 산화텅스텐을 포함하는 인듐산화물, 산화텅스텐을 포함하는 인듐아연산화물, 산화티타늄을 포함하는 인듐 산화물, 산화티타늄을 포함하는 인듐주석산화물, 인듐주석산화물(이하, ITO라고 나타냄.), 인듐아연산화물, 산화실리콘를 첨가한 인듐주석산화물 등의 투광성을 가지는 도전성 재료를 사용할 수 있다.
또한, 화소 전극층(4030), 대향 전극층(4031)으로서, 도전성 고분자(도전성 폴리머라고도 함)를 포함하는 도전성 조성물을 사용하여 형성할 수 있다. 도전성 조성물을 사용하여 형성한 화소 전극은, 시트 저항이 1.0×104Ω/sq. 이하, 파장 55Onm에 있어서의 투광률이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 포함되는 도전성 고분자의 저항율이 0.1Ω·cm 이하인 것이 바람직하다.
도전성 고분자로서는, 소위 π전자 공역계 도전성 고분자를 사용할 수 있다. 예를 들어, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리 티오펜 또는 그 유도체, 또는 이들의 2종 이상의 공중합체 등을 들 수 있다.
또 별도 형성된 신호선 구동 회로(4003)와, 주사선 구동 회로(4004) 또는 화 소부(4002)에 주어지는 각종 신호 및 전위는, FPC(4018)로부터 공급되어 있다.
본 실시형태에서는, 접속 단자전극(4015)이, 액정 소자(4013)가 가지는 화소 전극층(4030)과 같은 도전막으로 형성되고, 단자전극(4016)은, 박막 트랜지스터(4010, 4011)의 소스 전극층 및 드레인 전극층과 같은 도전막으로 형성되어 있다.
접속 단자전극(4015)은, FPC(4018)가 가지는 단자와, 이방성 도전막(4019)을 사이에 두고 전기적으로 접속되어 있다.
또 도 22에 있어서는, 신호선 구동 회로(4003)를 별도 형성하고, 제 1 기판(4001)에 실장하고 있는 예를 도시하지만, 본 실시형태는 이 구성에 한정되지 않는다. 주사선 구동 회로를 별도 형성하여 실장하여도 좋고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 별도 형성하여 실장하여도 좋다.
도 23은, 반도체 장치의 일 형태에 상당하는 액정 표시 모듈에 TFT 기판(2600)을 사용하여 구성하는 일예를 도시한다.
도 23은 액정 표시 모듈의 일 예이며, TFT 기판(2600)과 대향 기판(2601)이 씰재(2602)에 의해 고착되고, 그 사이에 TFT 등을 포함하는 화소부(2603), 액정층을 포함하는 표시 소자(2604), 착색층(2605), 편광판(2606)이 형성되어 표시 영역을 형성하고 있다. 착색층(2605)은 컬러 표시를 하는 경우에 필요하고, RGB 방식의 경우는, 빨강, 초록, 파랑 각색에 대응한 착색층이 각 화소에 대응하여 형성되어 있다. TFT 기판(2600)과 대향 기판(2601)의 외측에는 편광판(2606), 편광판(2607), 확산판(2613)이 배치되어 있다. 광원은 냉음극관(2610)과 반사판(2611) 에 의해 구성되고, 회로 기판(2612)은, 플렉시블 배선 기판(2609)에 의해 TFT 기판(2600)의 배선 회로부(2608)와 접속되고, 컨트롤 회로나 전원회로 등의 외부회로가 내장되어 있다. 또 편광판과, 액정층의 사이에 위상차판을 가진 상태로 적층하여도 좋다.
액정 표시 모듈에는, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringc Field Switching) 모드, MVA(Multi-domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment), ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 등을 사용할 수 있다.
이상의 공정에 의해, 반도체 장치로서 신뢰성이 높은 액정 표시 장치를 제작할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절하게 조합하여 행할 수 있다.
(실시형태 6)
본 실시형태에서는, 반도체 장치의 일 예로서 전자 페이퍼를 나타낸다.
도 13은, 반도체 장치의 일 예로서 액티브 매트릭스형의 전자 페이퍼를 도시한다. 반도체 장치에 사용할 수 있는 박막 트랜지스터(581)로서는, 상기 실시형태 1 내지 3에서 나타내는 박막 트랜지스터와 동일하게 제작할 수 있다.
도 13의 전자 페이퍼는, 트위스트 볼 표시 방식을 사용한 표시 장치의 예이 다. 트위스트 볼 표시 방식이란, 백색과 흑색으로 구분하여 도포한 구형 (球形)입자를 표시 소자에 사용하는 전극층인 제 1 전극층 및 제 2 전극층의 사이에 배치하고, 제 1 전극층 및 제 2 전극층에 전위차를 생기게 함으로써, 구형 입자의 방향을 제어하여, 표시를 하는 방법이다.
기판(580) 위에 형성된 박막 트랜지스터(581)는 보텀 게이트 구조의 박막 트랜지스터이며, 소스 전극층 또는 드레인 전극층이 제 1 전극층(587)과, 절연층(583, 584, 585)에 형성된 콘택트 홀을 사이에 두고 전기적으로 접속하고 있다. 제 1 전극층(587)과 제 2 전극층(588)의 사이에는, 흑색 영역(590a) 및 백색 영역(590b)을 가지고, 주위에 액체로 채워져 있는 캐버티(594)를 포함하는 구형(球形) 입자(589)가 형성되어 있고, 구형 입자(589)의 주위는 수지 등의 충전재(595)가 형성되어 있다(도 13 참조). 도 13에 있어서는, 제 1 전극층(587)이 화소 전극에 상당하고, 제 2 전극층(588)이 공통 전극에 상당한다. 제 2 전극층(588)은, 박막 트랜지스터(58l)와 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다. 상기 실시형태에 나타내는 공통 접속부를 사용하여, 한쌍의 기판 간에 배치되는 도전성 입자를 사이에 두고, 기판(596)에 형성된 제 2 전극층(588)과 공통 전위선을 전기적으로 접속할 수 있다.
또, 트위스트 볼 대신에, 전기 영동 소자를 사용할 수도 있다. 그 경우, 투명한 액체와, 양(正)으로 대전한 흰 미립자와 음(負)으로 대전한 검은 미립자를 봉입한 직경 10μm 내지 200μm 정도의 마이크로 캡슐을 사용한다. 제 1 전극층과 제 2 전극층의 사이에 형성되는 마이크로 캡슐은, 제 1 전극층과 제 2 전극층에 의 해, 전장이 주어지면, 흰 미립자와, 검은 미립자가 반대 방향으로 이동하여, 백색 또는 흑색을 표시할 수 있다. 이러한 원리를 응용한 표시 소자가 전기 영동 표시 소자이며, 일반적으로 전자 페이퍼라고 불린다. 전기 영동 표시 소자는, 액정 표시 소자에 비하여 반사율이 높기 때문에, 보조 라이트는 불필요하여, 또 소비 전력이 작고, 어둑어둑한 장소에서도 표시부를 인식할 수 있다. 또한, 표시부에 전원이 공급되지 않는 경우라도, 1회 표시한 상을 유지할 수 있기 때문에, 전파 발신원으로부터 표시 기능이 있는 반도체 장치(단 표시 장치, 또는 표시 장치를 구비하는 반도체 장치라고도 함)를 멀리한 경우라도, 표시된 상을 보존해 두는 것이 가능해진다.
이상과 같이, 반도체 장치로서 신뢰성이 높은 전자 페이퍼를 제작할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절하게 조합하여 실시할 수 있다.
(실시형태 7)
본 실시형태에서는, 반도체 장치로서 발광 표시 장치의 예를 나타낸다. 표시 장치가 가지는 표시 소자로서는, 여기에서는 일렉트로루미네선스를 이용하는 발광 소자를 사용하여 나타낸다. 일렉트로루미네선스를 이용하는 발광 소자는, 발광 재료가 유기 화합물인지, 무기화합물인지에 따라 구별되고, 일반적으로, 전자는 유기 EL 소자, 후자는 무기 EL 소자라고 부른다.
유기 EL 소자는, 발광 소자에 전압을 인가함으로써, 한 쌍의 전극으로 전자 및 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되고, 전류가 흐른다. 그리고, 이들 캐리어(전자 및 정공)가 재결합함으로써, 발광성의 유기 화합물이 여기 상태를 형성하고, 그 여기 상태가 기저 상태로 돌아갈 때에 발광한다. 이러한 메커니즘으로부터, 이러한 발광 소자는, 전류 여기형의 발광 소자라고 불린다.
무기 EL 소자는, 그 소자 구성에 의해, 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는, 발광 재료의 입자를 바인더중으로 분산시킨 발광층을 가지는 것이며, 발광 메커니즘은 도너 준위와 억셉터 준위를 이용하는 도너 억셉터 재결합형 발광이다. 박막형 무기 EL 소자는, 발광층을 유전체층으로 끼우고, 또한 그것을 전극으로 끼운 구조이며, 발광 메커니즘은 금속 이온의 내각 전자 천이를 이용하는 국재형 발광이다. 또, 여기에서는, 발광 소자로서 유기 EL 소자를 사용하여 설명한다.
도 20은 반도체 장치의 일 예로서 디지털 시간 계조 구동을 적용가능한 화소 구성의 일 예를 도시하는 도면이다.
디지털 시간 계조 구동을 적용할 수 있는 화소의 구성 및 화소의 동작에 대해서 설명한다. 여기에서는 산화물 반도체층(In-Ga-Zn-O계 비단결정막)을 채널 형성 영역에 사용하는 n채널형의 트랜지스터를 1개의 화소에 2개 사용하는 예를 나타낸다.
화소(6400)는 스위칭용 트랜지스터(6401), 구동용 트랜지스터(6402), 발광 소자(6404) 및 용량 소자(6403)를 가지고 있다. 스위칭용 트랜지스터(6401)는 게이트가 주사선(6406)에 접속되고, 제 1 전극(소스 전극 및 드레인 전극의 한쪽)이 신호선(6405)에 접속되고, 제 2 전극(소스 전극 및 드레인 전극의 다른쪽)이 구동용 트랜지스터(6402)의 게이트에 접속되어 있다. 구동용 트랜지스터(6402)는, 게이트가 용량 소자(6403)를 사이에 두고 전원선(6407)에 접속되고, 제 1 전극이 전원선(6407)에 접속되고, 제 2 전극이 발광 소자(6404)의 제 1 전극(화소 전극)에 접속되어 있다.
발광 소자(6404)의 제 2 전극은 공통 전극(6408)에 상당한다. 공통 전극(6408)은, 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속되고, 그 접속 부분을 공통 접속부로 하여, 도 1a, 도 2a, 또는 도 3a에 도시하는 구조로 하면 좋다.
또, 발광 소자(6404)의 제 2 전극(공통 전극(6408))에는 저전원 전위가 설정되어 있다. 또, 저전원 전위란, 전원선(6407)에 설정되는 고전원 전위를 기준으로 하여 저전원 전위＜고전원 전위를 충족시키는 전위이며, 저전원 전위로서는 예를 들어 GND, 0V 등이 설정되어 있어도 좋다. 이 고전원 전위와 저전원 전위의 전위차를 발광 소자(6404)에 인가하여, 발광 소자(6404)에 전류를 흘려보내어 발광 소자(6404)를 발광시키기 위해서, 고전원 전위와 저전원 전위의 전위차가 발광 소자(6404)의 순방향 임계값 전압 이상이 되도록 각각의 전위를 설정한다.
또, 용량 소자(6403)는 구동용 트랜지스터(6402)의 게이트 용량을 대용하여 생략할 수도 있다. 구동용 트랜지스터(6402)의 게이트 용량에 대해서는, 채널 영역과 게이트 전극의 사이에서 용량이 형성되어 있어도 좋다.
여기서, 전압 입력 전압 구동 방식의 경우에는, 구동용 트랜지스터(6402)의 게이트에는, 구동용 트랜지스터(6402)가 충분히 온 할지, 오프 할지의 2개의 상태가 되는 비디오 신호를 입력한다. 즉, 구동용 트랜지스터(6402)는 선형영역에서 동작시킨다. 구동용 트랜지스터(6402)는 선형 영역에서 동작시키기 위해서, 전원선(6407)의 전압보다도 높은 전압을 구동용 트랜지스터(6402)의 게이트에 곱한다. 또, 신호선(6405)에는, (전원선 전압+구동용 트랜지스터(6402)의 Vth) 이상의 전압을 곱한다.
또한, 디지털 시간 계조 구동 대신에, 아날로그 계조 구동을 행하는 경우, 신호의 입력을 다르게 함으로써, 도 20과 같은 화소 구성을 사용할 수 있다.
아날로그 계조 구동을 행하는 경우, 구동용 트랜지스터(6402)의 게이트에 발광 소자(6404)의 순방향 전압+구동용 트랜지스터(6402)의 Vth 이상의 전압을 곱한다. 발광 소자(6404)의 순방향 전압이란, 원하는 휘도로 하는 경우의 전압을 가리키고 있고, 적어도 순방향 임계값 전압을 포함한다. 또, 구동용 트랜지스터(6402)가 포화 영역에서 동작하는 비디오 신호를 입력함으로써, 발광 소자(6404)에 전류를 흘려보낼 수 있다. 구동용 트랜지스터(6402)를 포화 영역에서 동작시키기 위해서, 전원선(6407)의 전위는, 구동용 트랜지스터(6402)의 게이트 전위보다도 높게 한다. 비디오 신호를 아날로그로 함으로써, 발광 소자(6404)에 비디오 신호에 따른 전류를 흘려보내고, 아날로그 계조 구동을 행할 수 있다.
또, 도 20에 도시하는 화소 구성은, 이것에 한정되지 않는다. 예를 들어, 도 20에 도시하는 화소에 새롭게 스위치, 저항 소자, 용량 소자, 트랜지스터 또는 논리 회로 등을 추가하여도 좋다.
다음에, 발광 소자의 구성에 대해서, 도 21을 사용하여 설명한다. 여기에서는, 구동용 TFT가 n형인 경우를 예로 들어, 화소의 단면 구조에 대해서 설명한다. 도 21a, 21b, 21c의 반도체 장치에 사용되는 구동용 TFT인 TFT(7001, 701l, 7021)는 실시형태 3에서 나타내는 박막 트랜지스터와 동일하게 제작할 수 있고, In-Ga-Zn-O계 비단결정막을 반도체층으로서 포함하는 신뢰성이 높은 박막 트랜지스터이다.
발광 소자는 발광을 추출하기 위해서 양극 또는 음극의 적어도 한 쪽이 투명하면 좋다. 그리고, 기판 위에 박막 트랜지스터 및 발광 소자를 형성하고, 기판과는 반대측의 면으로부터 발광을 추출하는 상면 사출이나, 기판측의 면으로부터 발광을 추출하는 하면 사출이나, 기판측 및 기판과는 반대측의 면으로부터 발광을 추출하는 양면 사출 구조의 발광 소자가 있고, 화소 구성은 어느 사출 구조의 발광 소자에도 적용할 수 있다.
상면 사출 구조의 발광 소자에 대해서 도 21a를 사용하여 설명한다.
도 21a에, 구동용 TFT인 TFT(7001)가 n형이며, 발광 소자(7002)로부터 발생하는 광이 양극(7005)측으로 빠지는 경우의, 화소의 단면도를 도시한다. 도 21a에서는, 발광 소자(7002)의 음극(7003)과 구동용 TFT인 TFT(7001)가 전기적으로 접속되고 있고, 음극(7003) 위에 발광층(7004), 양극(7005)이 순서대로 적층 되어 있다. 음극(7003)은 일함수가 작고, 또한 광을 반사하는 도전막이라면 다양한 재료를 사용할 수 있다. 예를 들어, Ca, Al, CaF, MgAg, AlLi 등이 바람직하다. 그리고 발광층(7004)은, 단수의 층으로 구성되어 있어도, 복수의 층이 적층 되도록 구 성되어 있어도 상관없다. 복수의 층으로 구성되어 있는 경우, 음극(7003) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 홀 주입층의 순서대로 적층한다. 또 이들의 층을 모두 형성할 필요는 없다. 양극(7005)은 광을 투과하는 투광성을 가지는 도전성 재료를 사용하여 형성하고, 예를 들어 산화텅스텐을 포함하는 인듐산화물, 산화텅스텐을 포함하는 인듐아연산화물, 산화티타늄을 포함하는 인듐산화물, 산화티타늄을 포함하는 인듐주석산화물, 인듐주석산화물(이하, ITO라고 나타냄.), 인듐아연산화물, 산화실리콘를 첨가한 인듐주석산화물 등의 투광성을 가지는 도전성 재료를 사용하여도 좋다.
음극(7003) 및 양극(7005)에서 발광층(7004)을 사이에 끼우는 영역이 발광 소자(7002)에 상당한다. 도 21a에 도시한 화소의 경우, 발광 소자(7002)로부터 발생하는 광은, 화살표로 나타내는 바와 같이 양극(7005)측으로 사출한다.
다음에, 하면 사출 구조의 발광 소자에 대해서 도 21b를 사용하여 설명한다. 구동용 TFT(7011)가 n형이며, 발광 소자(7012)로부터 발생되는 광이 음극(7013)측으로 사출하는 경우의, 화소의 단면도를 도시한다. 도 21b에서는, 구동용 TFT(7011)와 전기적으로 접속된 투광성을 가지는 도전막(7017) 위에, 발광 소자(7012)의 음극(7013)이 성막되어 있고, 음극(7013) 위에 발광층(7014), 양극(7015)이 순서대로 적층되어 있다. 또, 양극(7015)이 투광성을 가지는 경우, 양극 위를 덮도록, 광을 반사 또는 차폐하기 위한 차폐막(7016)이 성막되어 있어도 좋다. 음극(7013)은, 도 21a의 경우와 마찬가지로, 일함수가 작은 도전성 재료라면 여러 가지 재료를 사용할 수 있다. 단 그 막 두께는, 광을 투과하는 정도(바람 직하게는 5nm 내지 30nm 정도)로 한다. 예를 들어 20nm의 막 두께를 가지는 알루미늄막을, 음극(7013)으로서 사용할 수 있다. 그리고 발광층(7014)은, 도 21a와 마찬가지로, 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 좋다. 양극(7015)은 광을 투과할 필요는 없지만, 도 21a과 마찬가지로, 투광성을 가지는 도전성 재료를 사용하여 형성할 수 있다. 그리고 차폐막(7016)은, 예를 들어 광을 반사하는 금속 등을 사용할 수 있지만, 금속막에 한정되지 않는다. 예를 들어 흑색 안료를 첨가한 수지 등을 사용할 수 있다.
음극(7013) 및 양극(7015)에서, 발광층(7014)을 사이에 끼우는 영역이 발광 소자(7012)에 상당한다. 도 21b에 도시한 화소의 경우, 발광 소자(7012)로부터 발생하는 광은, 화살표로 나타내는 바와 같이 음극(7013)측으로 사출한다.
다음에, 양면 사출 구조의 발광 소자에 대해서, 도 21c를 사용하여 설명한다. 도 21c에서는, 구동용 TFT(7021)와 전기적으로 접속된 투광성을 가지는 도전막(7027) 위에, 발광 소자(7022)의 음극(7023)이 성막되어 있고, 음극(7023) 위에 발광층(7024), 양극(7025)이 순서대로 적층되어 있다. 음극(7023)은, 도 21a의 경우와 마찬가지로, 일함수가 작은 도전성 재료라면 여러 가지 재료를 사용할 수 있다. 단 그 막 두께는, 광을 투과하는 정도로 한다. 예를 들어 20nm의 막 두께를 가지는 Al을, 음극(7023)으로서 사용할 수 있다. 그리고 발광층(7024)은, 도 21a와 마찬가지로, 단수 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 좋다. 양극(7025)은, 도 21a와 마찬가지로, 광을 투과하는 투광성을 가지는 도전성 재료를 사용하여 형성할 수 있다.
음극(7023)과, 발광층(7024)과, 양극(7025)이 겹치고 있는 부분이 발광 소자(7022)에 상당한다. 도 21c에 도시한 화소의 경우, 발광 소자(7022)로부터 발생하는 광은, 화살표로 나타내는 바와 같이 양극(7025)측과 음극(7023)측의 양쪽으로 사출한다.
또, 여기에서는, 발광 소자로서 유기 EL 소자에 대해서 기술하였지만, 발광 소자로서 무기 EL 소자를 형성할 수도 있다.
또 본 실시형태에서는, 발광 소자의 구동을 제어하는 박막 트랜지스터(구동용 TFT)와 발광 소자가 전기적으로 접속되어 있는 예를 나타내었지만, 구동용 TFT와 발광 소자의 사이에 전류 제어용 TFT가 접속되어 있는 구성이라도 좋다.
또 본 실시형태에서 나타내는 반도체 장치는, 도 21에 도시한 구성에 한정되지 않으며, 본 발명의 기술적 사상에 기초하는 각종 변형이 가능하다.
다음에, 반도체 장치의 일 형태에 상당하는 발광 표시 패널(발광 패널이라고도 함)의 외관 및 단면에 대해서, 도 24를 사용하여 설명한다. 도 24는 제 1 기판(4051) 위에 형성된 실시형태 3에서 나타낸 In-Ga-Zn-O계 비단결정막을 반도체층으로서 포함하는 신뢰성이 높은 박막 트랜지스터(4509, 4510) 및 발광 소자(4511)를, 제 2 기판(4506)과의 사이에 씰재(4505)에 의해 밀봉한, 패널의 상면도이며, 도 24b는 도 24a의 H-I에 있어서의 단면도에 상당한다.
제 1 기판(4501) 위에 형성된 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)를 둘러싸도록 하여, 씰재(4505)가 형성되어 있다. 또 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b) 위에 제 2 기판(4506)이 형성되어 있다. 따라서 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는, 제 1 기판(4501)과 씰재(4505)와 제 2 기판(4506)에 의해, 충전재(4507)와 함께 밀봉되어 있다. 이렇게 외기에 노출되지 않도록 기밀성이 높고, 탈가스가 적은 보호 필름(접합 필름, 자외선 경화 수지 필름 등)이나 커버 재료로 패키징(봉입)하는 것이 바람직하다.
또 제 1 기판(4501) 위에 형성된 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는, 박막 트랜지스터를 복수 가지고 있고, 도 24b에서는, 화소부(4502)에 포함되는 박막 트랜지스터(4510)와, 신호선 구동 회로(4503a)에 포함되는 박막 트랜지스터(4509)를 예시한다.
박막 트랜지스터(4509, 4510)는, In-Ga-Zn-O계 비단결정막을 반도체층으로서 포함하는 신뢰성이 높은 실시형태 3에 나타내는 박막 트랜지스터를 적용할 수 있다. 본 실시형태에 있어서, 박막 트랜지스터(4509, 4510)는 n채널형 박막 트랜지스터이다.
또 4511은 발광 소자에 상당하고, 발광 소자(4511)가 가지는 화소 전극인 제 1 전극층(4517)은, 박막 트랜지스터(4510)의 소스 전극층 또는 드레인 전극층과 전기적으로 접속되어 있다. 또 발광 소자(4511)의 구성은, 제 1 전극층(4517), 전계발광층(4512), 제 2 전극층(4513)의 적층 구조이지만, 본 실시형태에 나타낸 구성에 한정되지 않는다. 발광 소자(4511)로부터 추출되는 광의 방향 등에 맞추어, 발광 소자(4511)의 구성은 적절하게 바꿀 수 있다.
격벽(4520)은, 유기수지막, 무기절연막 또는 유기폴리실록산을 사용하여 형성한다. 특히 감광성의 재료를 사용하여, 제 1 전극층(4517) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속된 곡률을 갖고 형성되는 경사면이 되도록 형성하는 것이 바람직하다.
전계발광층(4512)은, 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 좋다.
발광 소자(4511)에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록, 제 2 전극층(4513) 및 격벽(4520) 위에 보호막을 형성하여도 좋다. 보호막으로서는, 질화실리콘막, 질화산화실리콘막, DLC막 등을 형성할 수 있다.
또, 신호선 구동 회로(4503a, 4503b), 주사선 구동 회로(4504a, 4504b), 또는 화소부(4502)에 주어지는 각종 신호 및 전위는, FPC(4518a, 4518b)로부터 공급되어 있다.
본 실시형태에서는, 접속 단자전극(4515)이, 발광 소자(4511)가 가지는 제 1 전극층(4517)과 같은 도전막으로 형성되고, 단자전극(4516)은, 박막 트랜지스터(4509, 4510)가 가지는 소스 전극층 및 드레인 전극층과 같은 도전막으로 형성되어 있다.
접속 단자전극(4515)은, FPC(4518a)가 가지는 단자와, 이방성 도전막(4519)을 사이에 두고 전기적으로 접속되어 있다.
발광 소자(4511)로부터의 광의 추출 방향에 위치하는 기판에는, 제 2 기판은 투광성이 아니면 안 된다. 그 경우에는, 유리판, 플라스틱판, 폴리에스테르 필름 또는 아크릴 필름과 같은 투광성을 가지는 재료를 사용한다.
또, 충전재(4507)로서는 질소나 아르곤 등의 불활성인 기체 외에, 자외선 경화 수지 또는 열경화 수지를 사용할 수 있고, PVC(폴리비닐클로라이드), 아크릴, 폴리이미드, 에폭시 수지, 실리콘 수지, PVB(폴리비닐부티랄) 또는 EVA(에틸렌비닐아세테이트)를 사용할 수 있다. 본 실시형태는 충전재로서 질소를 사용한다.
또, 필요하다면, 발광 소자의 사출면에 편광판, 또는 원평광판(타원편광판을 포함함), 위상차판(λ/4판, λ/2판), 컬러 필터 등의 광학 필름을 적절하게 형성하여도 좋다. 또한, 편광판 또는 원평광판에 반사 방지막을 설치하여도 좋다. 예를 들어, 표면의 요철에 의해 반사광을 확산하여, 눈부심을 저감할 수 있는 눈부심 방지 처리를 행할 수 있다.
신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)은, 별도로 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막에 의해 형성된 구동 회로로 실장되고 있어도 좋다. 또한, 신호선 구동 회로만, 또는 일부, 또는 주사선 구동 회로만, 또는 일부만을 별도로 형성하여 설치해도 좋으며, 본 실시형태는 도 24의 구성에 한정되지 않는다.
이상의 공정에 의해, 반도체 장치로서 신뢰성이 높은 발광 표시 장치(표시 패널)를 제작할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절하게 조합하여 실시할 수 있다.
(실시형태 8)
반도체 장치는, 전자 페이퍼로서 적용할 수 있다. 전자 페이퍼는, 정보를 표시하는 것이라면 모든 분야의 전자기기에 사용할 수 있다. 예를 들어, 전자 페이퍼를 사용하여, 전자서적(전자 북), 포스터, 전차 등의 탈것의 차내 광고, 크레디트 카드 등의 각종 카드에 있어서의 표시 등에 적용할 수 있다. 전자기기의 일 예를 도 25, 도 26에 도시한다.
도 25a는 전자 페이퍼로 만들어진 포스터(2631)를 도시한다. 광고 매체가 종이 인쇄물인 경우에는, 광고의 교환은 사람 손에 의해 행해지지만, 전자 페이퍼를 사용하면 단시간에 광고 표시를 바꿀 수 있다. 또한, 표시도 흐트러지지 않고 안정된 화상이 얻어진다. 또, 포스터는 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다.
또, 도 25b는 전차 등의 탈것의 차내광고(2632)를 도시한다. 광고 매체가 종이 인쇄물인 경우에는, 광고의 교환은 사람 손에 의해 행해지지만, 전자 페이퍼를 사용하면 사람 손을 많이 거치지 않고 단시간에 광고 표시를 바꿀 수 있다. 또 표시도 흐트러지지 않고 안정된 화상이 얻어진다. 또, 차내광고는 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다.
또, 도 26은 전자서적(2700)의 일 예를 도시한다. 예를 들어, 전자서적(2700)은, 하우징(2701) 및 하우징(2703)의 2개의 하우징으로 구성되어 있다. 하우징(2701) 및 하우징(2703)은, 축부(2711)에 의해 일체로 하고 있어, 상기 축부(2711)를 축으로서 개폐 동작을 행할 수 있다. 이러한 구성에 의해, 종이 서적과 같은 동작을 행할 수 있게 된다.
하우징(2701)에는 표시부(2705)가 구비되고, 하우징(2703)에는 표시부(2707)가 구비되어 있다. 표시부(2705) 및 표시부(2707)는, 계속 화면을 표시하는 구성으로 하여도 좋고, 다른 화면을 표시하는 구성으로 하여도 좋다. 다른 화면을 표시하는 구성으로 함으로써, 예를 들어 우측 표시부(도 26에서는 표시부(205))에 문장을 표시하고, 좌측의 표시부(도 26에서는 표시부(2707))에 화상을 표시할 수 있다.
또, 도 26에서는, 하우징(2701)에 조작부 등을 구비한 예를 도시한다. 예를 들어, 하우징(2701)에 있어서, 전원(2721), 조작 키(2723), 스피커(2725) 등을 구비한다. 조작 키(2723)에 의해, 페이지를 보낼 수 있다. 또, 하우징의 표시부와 동일 면에 키보드나 포인팅 디바이스 등을 구비하는 구성이라도 좋다. 또한, 하우징의 뒷면이나 측면에, 외부 접속용 단자(이어폰 단자, USB단자, 또는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능한 단자 등 ), 기록 매체 삽입부 등을 구비하는 구성으로 하여도 좋다. 또한, 전자서적(2700)은, 전자사전으로서의 기능을 구비한 구성으로 하여도 좋다.
또, 전자서적(2700)은, 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의해, 전자서적 서버로부터, 원하는 서적 데이터 등을 구입하여, 다운 로드하는 구성으로 할 수도 있다.
(실시형태 9)
반도체 장치는, 다양한 전자기기(유기기도 포함함)에 적용할 수 있다. 전자기기로서는, 예를 들어, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함 ), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오카메라, 디지털 포토 프레임, 휴대전화기(휴대전화, 휴대전화장치라고도 함), 휴대형 게임기, 휴대 정보단말, 음향재생장치, 파친코기 등의 대형 게임기 등을 들 수 있다.
도 27a는 텔레비전 장치(9600)의 일 예를 도시한다. 텔레비전 장치(9600)는, 하우징(9601)에 표시부(9603)가 구비되어 있다. 표시부(9603)에 의해, 영상을 표시할 수 있다. 또한, 여기에서는, 스탠드(9605)에 의해 하우징(9601)을 지지한 구성을 나타낸다.
텔레비전 장치(9600)의 조작은, 하우징(9601)이 구비하는 조작 스위치나, 별체의 리모트 컨트롤 조작기(9610)에 의해 행할 수 있다. 리모트 컨트롤 조작기(9610)가 구비하는 조작 키(9609)에 의해, 채널이나 음량을 조작할 수 있고, 표시부(9603)에 표시되는 영상을 조작할 수 있다. 또한, 리모트 컨트롤 조작기(9610)에, 상기 리모트 컨트롤 조작기(9610)로부터 출력하는 정보를 표시하는 표시부(9607)를 설치하는 구성으로 하여도 좋다.
또, 텔레비전 장치(9600)는, 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의해 일반 텔레비전 방송을 수신할 수 있고, 또한 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일 방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자간끼리 등의 정보 통신을 행하는 것도 가능하다.
도 27b는 디지털 포토 프레임(9700)의 일 예를 도시한다. 예를 들어, 디지털 포토 프레임(9700)은, 하우징(9701)에 표시부(9703)가 구비되어 있다. 표시 부(9703)는, 각종 화상을 표시하는 것이 가능하여, 예를 들어 디지털 카메라 등으로 촬영한 화상 데이터를 표시시킴으로써, 통상의 사진 프레임과 마찬가지로 기능시킬 수 있다.
또, 디지털 포토 프레임(9700)은, 조작부, 외부 접속용 단자(USB 단자, USB 케이블 등의 각종 케이블과 접속 가능한 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 한다. 이들의 구성은, 표시부와 동일 면에 구비되어 있어도 좋지만, 측면이나 뒷면에 구비하면 디자인성이 향상되기 때문에 바람직하다. 예를 들어, 디지털 포토 프레임의 기록 매체 삽입부에, 디지털 카메라로 촬영한 화상 데이터를 기억한 메모리를 삽입하여 화상 데이터를 받아들이고, 받아들인 화상 데이터를 표시부(9703)에 표시시킬 수 있다.
또한, 디지털 포토 프레임(9700)은, 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의해, 원하는 화상 데이터를 받아들이고, 표시시키는 구성으로 할 수도 있다.
도 28a는 휴대형 유기기이며, 하우징(9881)과 하우징(9891)의 2개의 하우징으로 구성되어 있고, 연결부(9893)에 의해, 개폐 가능하게 연결되어 있다. 하우징(9881)에는 표시부(9882)가 구비되고, 하우징(9891)에는 표시부(9883)가 구비되어 있다. 또한, 도 28a에 도시하는 휴대형 유기기는, 그 외, 스피커부(9884), 기록 매체 삽입부(9886), LED 램프(9890), 입력 수단(조작 키(9885), 접속 단자(9887), 센서(9888; 힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액, 자기, 온도, 화학물질, 음성, 시간, 경도, 전장, 전류, 전압, 전력, 방사선, 유량, 습도, 경도, 진동, 냄새 또는 적외선을 측정하는 기능을 포함하는 것), 마이크로폰(9889)) 등을 구비하고 있다. 물론, 휴대형 유기기의 구성은 상기의 것에 한정되지 않고, 적어도 반도체 장치를 구비한 구성이면 좋고, 그 외 부속 설비가 적절하게 형성된 구성으로 할 수 있다. 도 28a에 도시하는 휴대형 유기기는, 기록 매체에 기록되어 있는 프로그램 또는 데이터를 판독 표시부에 표시하는 기능이나, 다른 휴대형 유기기와 무선 통신을 행하여 정보를 공유하는 기능을 가진다. 또, 도 28a에 도시하는 휴대형 유기기가 가지는 기능은 이것에 한정되지 않고, 다양한 기능을 가질 수 있다.
도 28b는 대형 유기기인 슬롯 머신(9900)의 일 예를 도시한다. 슬롯 머신(9900)은, 하우징(9901)에 표시부(9903)가 구비되어 있다. 또한, 슬롯 머신(9900)은, 그 외, 스타트 레버나 스톱 스위치 등의 조작 수단, 코인 투입구, 스피커 등을 구비한다. 물론, 슬롯 머신(9900)의 구성은 상기의 것에 한정되지 않고, 적어도 반도체 장치를 구비한 구성이면 좋고, 그 외 부속 설비가 적절하게 형성된 구성으로 할 수 있다.
도 29a는 휴대전화기(1000)의 일 예를 도시한다. 휴대전화기(1000)는, 하우징(1001)에 구비된 표시부(1002) 외에, 조작 버튼(1003), 외부 접속 포트(1004), 스피커(1005), 마이크(1006) 등을 구비한다.
도 29a에 도시하는 휴대전화기(1000)는, 표시부(1002)를 손가락 등으로 접촉함으로써, 정보를 입력할 수 있다. 또한, 전화를 걸거나, 또는 메일을 치는 등의 조작은, 표시부(1002)를 손가락 등으로 접촉함으로써 행할 수 있다.
표시부(1002)의 화면은 주로 3개의 모드가 있다. 제 1은, 화상의 표시를 주로 하는 표시 모드이며, 제 2는, 문자 등의 정보의 입력을 주로 하는 입력 모드다. 제 3은 표시 모드와 입력 모드의 2개의 모드가 혼합한 표시+입력 모드이다.
예를 들어, 전화를 걸거나, 또는 메일을 작성하는 경우는, 표시부(1002)를 문자의 입력을 주로 하는 문자 입력 모드로 하여 화면에 표시시킨 문자의 입력 조작을 행하면 좋다. 이 경우, 표시부(1002)의 화면의 대부분에 키보드 또는 번호 버튼을 표시시키는 것이 바람직하다.
또한, 휴대전화기(1000) 내부에, 자이로콤퍼스, 가속도 센서 등의 기울기를 검출하는 센서를 가지는 검출 장치를 설치함으로써, 휴대전화기(1000)의 방향(세로인지 가로인지)을 판단하고, 표시부(1002)의 화면 표시를 자동적으로 바꾸도록 할 수 있다.
또, 화면 모드의 전환은, 표시부(1002)를 접촉하는 것, 또는 하우징(1001)의 조작 버튼(1003)의 조작에 의해 행해진다. 또한, 표시부(1002)에 표시 되는 화상의 종류에 따라 바꾸도록 할 수도 있다. 예를 들어, 표시부에 표시하는 화상 신호가 동화의 데이터이면 표시 모드, 텍스트 데이터라면 입력 모드로 바꾼다.
또, 입력 모드에 있어서, 표시부(1002)의 광센서에서 검출되는 신호를 검지하고, 표시부(1002)의 터치 조작에 의한 입력이 일정 기간 없는 경우에는, 화면의 모드를 입력 모드로부터 표시 모드로 바꾸도록 제어하여도 좋다.
표시부(1002)는, 이미지 센서로서 기능시킬 수도 있다. 예를 들어, 표시부(1002)에 손바닥이나 손가락을 접촉함으로써, 장문, 지문 등을 촬상함으로써, 본 인 인증을 행할 수 있다. 또한, 표시부에 근적외광을 발광하는 백라이트 또는 근적외광을 발광하는 센싱용 광원을 사용하면, 손가락 정맥, 손바닥 정맥 등을 촬상할 수도 있다.
도 29b도 휴대전화기의 일 예이다. 도 29b의 휴대전화기는, 하우징(9411)에, 표시부(9412), 및 조작 버튼(9413)을 포함하는 표시 장치(9410)와, 하우징(9401)에 조작 버튼(9402), 외부 입력 단자(9403), 마이크(9404), 스피커(9405), 및 착신 시에 발광하는 발광부(9406)를 포함하는 통신 장치(9400)를 가지고 있고, 표시 기능을 가지는 표시 장치(9410)는 전화 기능을 가지는 통신 장치(9400)와 화살표의 2방향으로 착탈 가능하다. 따라서, 표시 장치(9410)와 통신 장치(9400)의 단축끼리를 부착하는 것도, 표시 장치(9410)와 통신 장치(9400)의 장축끼리를 부착할 수도 있다. 또한, 표시 기능만을 필요로 하는 경우, 통신 장치(9400)보다 표시 장치(9410)를 분리하여, 표시 장치(9410)를 단독으로 사용할 수도 있다. 통신 장치(9400)와 표시 장치(9410)는 무선 통신 또는 유선 통신에 의해 화상 또는 입력 정보를 수수할 수 있고, 각각 충전 가능한 배터리를 가진다.
[실시예 1]
본 실시예에서는, 산화물 반도체층과 절연막에 대해서, 염소 가스 및 산소 가스를 사용하여 드라이 에칭을 실시한 결과에 대해서 설명한다.
본 실시예에서 사용한 시료에 대해서 설명한다. 제 1 산화물 반도체층으로서, 유리 기판 위에 스퍼터법에 의해 150nm의 In-Ga-Zn-O계 비단결정막을 성막하였다. 성막 조건은, 압력을 0.4Pa로 하고 전력을 500W로 하고 성막 온도를 25℃로 하고 아르곤 가스 유량을 10sccm으로 하고 산소 유량을 5sccm로 하고 기판과 타깃 간의 거리는, 17Omm로 하였다. 타깃은, In2O3:Ga2O3:ZnO=1:1:1로 한 타깃(ln:Ga:Zn=1:1:0.5)을 사용하였다. 이 성막 조건으로 얻어진 제 1 산화물 반도체층의 조성을 유도 결합 플라즈마 질량 분석법(Inductively Coupled Plasma Mass Spectrometry: ICP-MS 분석법)에 의해 측정한 결과는, InGa0 .94Zn0 .40O3 .3l이었다.
다음에, 제 1 산화물 반도체층보다 도전율이 높은 제 2 산화물 반도체층으로서, 유리 기판 위에 스퍼터법에 의해 150nm의 In-Ga-Zn-O계 비단결정막을 성막하였다. 성막 조건은, 압력을 0.4Pa로 하고 전력을 500W로 하고 성막 온도를 25℃로 하고 아르곤 가스 유량을 40sccm로 하고 기판과 타깃 간의 거리는, 170mm로 하였다. 타깃은, In2O3:Ga2O3:ZnO=1:1:1로 한 타깃(In:Ga:Zn=1:1:0.5)을 사용하였다. 이 성막 조건으로 얻어진 제 2 산화물 반도체층의 조성을 유도 결합 플라즈마 질량 분석법에 의해 측정한 결과는, InGa0 .95Zn0 .4 lO3 .33이었다.
다음에, 절연막으로서 유리 기판 위에 CVD법에 의해 200nm의 산화질화실리콘막을 성막하였다. 성막 조건은, 압력을 39.99Pa로 하고 성막 온도를 400℃로 하고 실란의 유량을 4sccm으로 하고 N2O의 유량을 800sccm로 하고 RF 파워를 150W로 하고 전극 간 거리는 28mm로 하였다.
다음에, 제 1 산화물 반도체층, 제 2 산화물 반도체층, 및 절연막의 에칭 레이트에 대해서 측정하였다. 제작한 제 1 산화물 반도체층, 제 2 산화물 반도체층, 및 절연막의 각각에 대하여, 포토레지스트 등에 의한 마스크를 사용하여, 각각의 막이 잔존하는 정도의 시간으로 에칭을 행하였다(하프 에칭). 그 후, 제 1 산화물 반도체층, 제 2 산화물 반도체층, 및 절연막의 에칭량을 단차 측정기에서 측정하여, 에칭량과 에칭 시간의 관계로 에칭 레이트(nm/min)를 산출하였다.
에칭은 ICP 에칭법을 사용하여, ICP 전력을 1500W(전극 사이즈: 370mm×470mm), RF 바이어스를 200W, 압력을 1.5Pa, 기판 온도를 -10℃로 하였다. 이 때, 에칭 가스인 염소 가스와 산소 가스의 유량이 다른 4개의 조건(염소 가스의 유량:산소 가스의 유량=100sccm:0sccm, 85sccm:15sccm, 70sccm:30sccm, 55sccm:45sccm)으로 에칭을 행하고, 각각의 조건에 있어서의 에칭 레이트를 산출하였다.
에칭 레이트를 산출한 결과를 도 4에 도시한다. 도 4에 있어서, 가로축은, 에칭 가스(염소 가스와 산소 가스의 합계) 중의 산소 가스의 함유량(체적%)이며, 좌측 세로축은, 에칭 레이트(nm/min)이며, 우측 세로축은, 선택비이다. 또한, 도 4에 있어서, 동그라미 표시는 제 1 산화물 반도체층의 에칭 레이트를 나타내고, 삼각 표시는, 제 2 산화물 반도체층의 에칭 레이트를 나타내고, 사각 표시는, 절연막의 에칭 레이트를 나타내고, 가위 표시는, 선택비를 나타낸다. 또, 도 4에 도시하는 선택비는, 절연막의 에칭 레이트에 대한 제 1 산화물 반도체층의 에칭 레이트를 가리킨다.
도 4의 결과로부터, 제 1 산화물 반도체층 및 제 2 산화물 반도체층은, 에칭 가스 중의 산소 가스의 함유량(체적%)을 상승시켜도, 에칭 레이트에 유의차는 보여지지 않았다. 한편, 절연막은, 에칭 가스 중의 산소 가스의 함유량(체적%)을 상승 시킴으로써, 에칭 레이트가 작아진다는 결과가 얻어졌다. 특히, 에칭 가스 중의 산소 가스의 함유량이 15체적% 이상으로 되면, 절연막의 에칭 레이트가 작아진다는 결과가 얻어졌다.
또, 절연막에 대한 제 1 산화물 반도체층의 선택비(절연막의 에칭 레이트와 제 1 산화물 반도체층의 에칭 레이트의 비교)를 구하면, 도 4에 도시하는 바와 같이, 에칭 가스 중에 산소가 첨가되어 있지 않는 상태에서는 1 미만이었던 선택비가, 에칭 가스에 산소를 첨가함으로써 최대 4.2까지 증가하는 것을 알았다. 또한, 제 1 산화물 반도체층 및 제 2 산화물 반도체층의 에칭 레이트에 유의차는 보여지지 않기 때문에, 절연막에 대한 제 2 산화물 반도체층의 선택비에 있어서도, 절연막에 대한 제 1 산화물 반도체층의 선택비와 같은 결과가 얻어진다.
이상에 의해, 산소 가스의 첨가율을 상승시킴으로써, 절연막의 에칭 레이트를 제 1 및 제 2 산화물 반도체층보다도 작게 할 수 있는 것을 알았다. 또한, 에칭 가스 중의 산소 가스의 함유량을 15체적% 이상으로 함으로써, 절연막에 대한 제 1 및 제 2 산화막 반도체층의 선택비를 높일 수 있는 것을 알았다. 이렇게 에칭 가스 중에 산소 가스를 함유시킴으로써, 절연층과 산화물 반도체층의 선택비를 크게 할 수 있다. 이로써, 절연층의 위에 형성된 산화물 반도체층의 일부(표면 부근의 일부)를 제거(채널 에치)하는 경우라도, 노출되어 있는 절연층으로의 대미지를 억제하는 것이 가능해진다.
도 1은 실시형태 1에 따른 반도체 장치를 설명하는 도면.
도 2는 실시형태 2에 따른 반도체 장치를 설명하는 도면.
도 3은 실시형태 2에 따른 반도체 장치의 제작 방법을 설명하는 도면.
도 4는 에칭 레이트 및 선택비의 산소 함유량 의존성을 도시하는 도면.
도 5는 실시형태 3에 따른 반도체 장치의 제작 방법을 설명하는 도면.
도 6은 실시형태 3에 따른 반도체 장치의 제작 방법을 설명하는 도면.
도 7은 실시형태 3에 따른 반도체 장치의 제작 방법을 설명하는 도면.
도 8은 실시형태 3에 따른 반도체 장치의 제작 방법을 설명하는 도면.
도 9는 실시형태 3에 따른 반도체 장치의 제작 방법을 설명하는 도면.
도 10은 실시형태 3에 따른 반도체 장치를 설명하는 도면.
도 11은 실시형태 3에 따른 반도체 장치를 설명하는 도면.
도 12는 실시형태 3에 따른 반도체 장치를 설명하는 도면.
도 13은 실시형태 4에 따른 반도체 장치를 설명하는 도면.
도 14는 반도체 장치의 블록도를 설명하는 도면.
도 15는 신호선 구동 회로의 구성을 설명하는 도면.
도 16은 신호선 구동 회로의 동작을 설명하는 타이밍차트.
도 17은 신호선 구동 회로의 동작을 설명하는 타이밍 차트.
도 18은 시프트 레지스터의 구성을 설명하는 도면.
도 19는 도 18에 도시하는 플립 플롭의 접속 구성을 설명하는 도면.
도 20은 실시형태 6에 따른 반도체 장치의 화소　등가 회로를 설명하는 도면.
도 21은 실시형태 6에 따른 반도체 장치를 설명하는 도면.
도 22는 실시형태 5에 따른 반도체 장치를 설명하는 도면.
도 23은 실시형태 6에 따른 반도체 장치를 설명하는 도면.
도 24는 실시형태 6에 따른 반도체 장치를 설명하는 도면.
도 25는 전자 페이퍼의 사용 형태의 예를 설명하는 도면.
도 26은 전자서적의 일 예를 도시하는 외관도.
도 27은 텔레비전 장치 및 디지털 포토
도 28은 유기기의 예를 도시하는 외관도.
도 29는 휴대전화기의 일 예를 도시하는 외관도.
〈도면의 주요 부분에 대한 부호의 설명〉
200: 기판 202: 게이트 전극
204: 게이트 절연층 206: 산화물 반도체층
208: 산화물 반도체층 210: 산화물 반도체층
212: 도전층 214a: 레지스트 마스크
214b: 레지스트 마스크 214c: 레지스트 마스크
216a: 도전층 218: 도전층
220: 오목부 222: 보호 절연층
250: 박막 트랜지스터

Claims (28)

  1. 기판 위에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 위에 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층 위에 산화물 반도체층을 형성하는 단계;
    웨트 에칭(wet etching)에 의해 상기 산화물 반도체층을 가공하여 섬 형상의 산화물 반도체층을 형성하는 단계;
    상기 섬 형상의 산화물 반도체층 위에 도전층을 형성하는 단계;
    제 1 드라이 에칭에 의해 상기 도전층을 가공하여 소스 전극 및 드레인 전극을 형성하는 단계; 및
    제 2 드라이 에칭에 의해 상기 섬 형상의 산화물 반도체층의 일부를 제거하여, 상기 섬 형상의 산화물 반도체층에 오목부를 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  2. 제 1 항에 있어서,
    상기 산화물 반도체층은 인듐, 갈륨, 및 아연을 포함하는, 반도체 장치의 제작 방법.
  3. 제 1 항에 있어서,
    상기 도전층은 상기 산화물 반도체층에 사용하는 재료보다 상기 드라이 에칭 에 있어서의 에칭 레이트가 큰 재료를 사용하여 형성되는, 반도체 장치의 제작 방법.
  4. 제 1 항에 있어서,
    상기 드라이 에칭은 염소를 포함하는 가스를 사용하여 행해지는, 반도체 장치의 제작 방법.
  5. 제 4 항에 있어서,
    상기 게이트 절연층은 산화실리콘을 포함하는 재료를 사용하여 형성되고,
    상기 염소를 포함하는 가스는 산소를 포함하는, 반도체 장치의 제작 방법.
  6. 제 5 항에 있어서,
    상기 산소의 함유량은 상기 염소를 포함하는 가스의 15체적% 이상인, 반도체 장치의 제작 방법.
  7. 기판 위에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 위에 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층 위에 산화물 반도체층을 형성하는 단계;
    웨트 에칭에 의해 상기 산화물 반도체층을 가공하여 섬 형상의 산화물 반도체층을 형성하는 단계;
    상기 섬 형상의 산화물 반도체층 위에 도전층을 형성하는 단계;
    드라이 에칭에 의해 상기 도전층을 가공하여 소스 전극 및 드레인 전극을 형성하는 단계; 및
    상기 드라이 에칭에 의해 상기 섬 형상의 산화물 반도체층의 일부를 제거하여, 상기 섬 형상의 산화물 반도체층에 오목부를 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  8. 제 7 항에 있어서,
    상기 산화물 반도체층은 인듐, 갈륨, 및 아연을 포함하는, 반도체 장치의 제작 방법.
  9. 제 7 항에 있어서,
    상기 도전층은 상기 산화물 반도체층에 사용하는 재료보다 상기 드라이 에칭에 있어서의 에칭 레이트가 큰 재료를 사용하여 형성되는, 반도체 장치의 제작 방법.
  10. 제 7 항에 있어서,
    상기 드라이 에칭은 염소를 포함하는 가스를 사용하여 행해지는, 반도체 장치의 제작 방법.
  11. 제 10 항에 있어서,
    상기 게이트 절연층은 산화실리콘을 포함하는 재료를 사용하여 형성되고,
    상기 염소를 포함하는 가스는 산소를 포함하는, 반도체 장치의 제작 방법.
  12. 제 11 항에 있어서,
    상기 산소의 함유량은 상기 염소를 포함하는 가스의 15체적% 이상인, 반도체 장치의 제작 방법.
  13. 기판 위에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 위에 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층 위에 제 1 산화물 반도체층을 형성하는 단계;
    상기 제 1 산화물 반도체층 위에, 상기 제 1 산화물 반도체층보다 도전율이 높은 제 2 산화물 반도체층을 형성하는 단계;
    웨트 에칭에 의해 상기 제 1 산화물 반도체층 및 상기 제 2 산화물 반도체층을 가공하여 섬 형상의 제 1 산화물 반도체층 및 섬 형상의 제 2 산화물 반도체층을 형성하는 단계;
    상기 섬 형상의 제 2 산화물 반도체층 위에 도전층을 형성하는 단계;
    제 1 드라이 에칭에 의해 상기 도전층을 가공하여 소스 전극 및 드레인 전극을 형성하는 단계; 및
    제 2 드라이 에칭에 의해 상기 섬 형상의 제 1 산화물 반도체층의 일부 및 상기 섬 형상의 제 2 산화물 반도체층의 일부를 제거하여, 상기 섬 형상의 제 1 산화물 반도체층에 오목부를 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  14. 제 13 항에 있어서,
    상기 제 1 산화물 반도체층 및 상기 제 2 산화물 반도체층 각각은 인듐, 갈륨, 및 아연을 포함하는, 반도체 장치의 제작 방법.
  15. 제 13 항에 있어서,
    상기 도전층은 상기 제 2 산화물 반도체층에 사용하는 재료보다 상기 드라이 에칭에 있어서의 에칭 레이트가 큰 재료를 사용하여 형성되는, 반도체 장치의 제작 방법.
  16. 제 13 항에 있어서,
    상기 드라이 에칭은 염소를 포함하는 가스를 사용하여 행해지는, 반도체 장치의 제작 방법.
  17. 제 16 항에 있어서,
    상기 게이트 절연층은 산화실리콘을 포함하는 재료를 사용하여 형성되고,
    상기 염소를 포함하는 가스는 산소를 포함하는, 반도체 장치의 제작 방법.
  18. 제 17 항에 있어서,
    상기 산소의 함유량은 상기 염소를 포함하는 가스의 15체적% 이상인, 반도체 장치의 제작 방법.
  19. 기판 위에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 위에 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층 위에 제 1 산화물 반도체층을 형성하는 단계;
    상기 제 1 산화물 반도체층 위에, 상기 제 1 산화물 반도체층보다 도전율이 높은 제 2 산화물 반도체층을 형성하는 단계;
    웨트 에칭에 의해 상기 제 1 산화물 반도체층 및 상기 제 2 산화물 반도체층을 가공하여 섬 형상의 제 1 산화물 반도체층 및 섬 형상의 제 2 산화물 반도체층을 형성하는 단계;
    상기 섬 형상의 제 2 산화물 반도체층 위에 도전층을 형성하는 단계;
    드라이 에칭에 의해 상기 도전층을 가공하여 소스 전극 및 드레인 전극을 형성하는 단계; 및
    상기 드라이 에칭에 의해 상기 섬 형상의 제 1 산화물 반도체층의 일부 및 상기 섬 형상의 제 2 산화물 반도체층의 일부를 제거하여, 상기 섬 형상의 제 1 산화물 반도체층에 오목부를 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  20. 제 19 항에 있어서,
    상기 제 1 산화물 반도체층 및 상기 제 2 산화물 반도체층 각각은 인듐, 갈륨, 및 아연을 포함하는, 반도체 장치의 제작 방법.
  21. 제 19 항에 있어서,
    상기 도전층은 상기 제 2 산화물 반도체층에 사용되는 재료보다 상기 드라이 에칭에 있어서의 에칭 레이트가 큰 재료를 사용하여 형성되는, 반도체 장치의 제작 방법.
  22. 제 19 항에 있어서,
    상기 드라이 에칭은 염소를 포함하는 가스를 사용하여 행해지는, 반도체 장치의 제작 방법.
  23. 제 22 항에 있어서,
    상기 게이트 절연층은 산화실리콘을 포함하는 재료를 사용하여 형성되고,
    상기 염소를 포함하는 가스는 산소를 포함하는, 반도체 장치의 제작 방법.
  24. 제 23 항에 있어서,
    상기 산소의 함유량은 상기 염소를 포함하는 가스의 15체적% 이상인, 반도체 장치의 제작 방법.
  25. 기판 위에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 위에 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층 위에 섬 형상의 산화물 반도체층을 형성하는 단계;
    상기 섬 형상의 산화물 반도체층 위에 도전층을 형성하는 단계;
    염소와 산소를 포함하는 가스를 사용한 드라이 에칭에 의해 상기 도전층을 가공하여, 소스 전극 및 드레인 전극을 형성하는 단계; 및
    상기 드라이 에칭에 의해 상기 섬 형상의 산화물 반도체층의 일부를 제거하여, 상기 섬 형상의 산화물 반도체층에 오목부를 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  26. 제 25 항에 있어서,
    상기 섬 형상의 산화물 반도체층은 인듐, 갈륨, 및 아연을 포함하는, 반도체 장치의 제작 방법.
  27. 제 25 항에 있어서,
    상기 도전층은 상기 섬 형상의 산화물 반도체층에 사용하는 재료보다 상기 드라이 에칭에 있어서의 에칭 레이트가 큰 재료를 사용하여 형성되는, 반도체 장치의 제작 방법.
  28. 제 25 항에 있어서,
    상기 산소의 함유량은 상기 염소와 산소를 포함하는 가스의 15체적% 이상인, 반도체 장치의 제작 방법.
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