KR20010007315A - 통합된 낮은 수치의 절연 상수를 갖는 절연체 및 에칭스톱 - Google Patents

통합된 낮은 수치의 절연 상수를 갖는 절연체 및 에칭스톱 Download PDF

Info

Publication number
KR20010007315A
KR20010007315A KR1020000031621A KR20000031621A KR20010007315A KR 20010007315 A KR20010007315 A KR 20010007315A KR 1020000031621 A KR1020000031621 A KR 1020000031621A KR 20000031621 A KR20000031621 A KR 20000031621A KR 20010007315 A KR20010007315 A KR 20010007315A
Authority
KR
South Korea
Prior art keywords
insulating layer
carbon
oxygen
etching
layer
Prior art date
Application number
KR1020000031621A
Other languages
English (en)
Other versions
KR100661201B1 (ko
Inventor
클래스에이취. 브조크맨
유멜리사 민
홍큉 샨
데이비드더블유. 층
와이-팬 요
나스린가자라 쵸프라
제랄드제야오 윈
파해드 모가담
주디에이취. 후앙
데니스제이. 요스트
섬-이베티 탕
김윤상
쿠오-웨이 리우
Original Assignee
조셉 제이. 스위니
어플라이드 머티어리얼스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 조셉 제이. 스위니, 어플라이드 머티어리얼스, 인코포레이티드 filed Critical 조셉 제이. 스위니
Publication of KR20010007315A publication Critical patent/KR20010007315A/ko
Application granted granted Critical
Publication of KR100661201B1 publication Critical patent/KR100661201B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76835—Combinations of two or more different dielectric layers having a low dielectric constant
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40—Oxides
    • C23C16/401—Oxides containing silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02304—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment formation of intermediate layers, e.g. buffer layers, layers to improve adhesion, lattice match or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312—Organic layers, e.g. photoresist
    • H01L21/3121—Layers comprising organo-silicon compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31608—Deposition of SiO2
    • H01L21/31612—Deposition of SiO2 on a silicon body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31633—Deposition of carbon doped silicon oxide, e.g. SiOC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Mechanical Engineering (AREA)
  • Materials Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

낮은 절연 상수 및 수평 상호접속물의 형성을 위해 적어도 3:1로 변경되는 에칭 속도를 갖는 절연층을 증착하고 에칭하기 위한 방법이 개시되어져 있다. 절연층 내의 탄소 또는 수소의 양은 대머신 분야에서 에칭 스톱층 또는 종래의 절연층을 교체할 수 있는 낮은 수치의 k 값을 갖는(k≤4.0) 절연층을 제공하기 위해 증착 조건을 변경시킴으로써 변경된다. 대략 4 이하의 절연 상수를 갖는 두개 이상의 절연층을 갖는 이중 대머신(dual damascene) 구성은 단일 반응기 내에서 증착되어, 일산화탄소 등의 탄소:산소 가스의 농도를 변경시킴으로써 수직 및 수평 상호접속물을 형성하기 위해 에칭된다.수직 상호접속물을 형성하기 위한 에칭 가스는 바람직하게 CO 및 탄화불소를 포함하며, CO는 수평 상호접속물을 형성하기 위한 에칭 가스로부터 제외된다.

Description

통합된 낮은 수치의 절연 상수를 갖는 절연체 및 에칭 스톱 {INTEGRATED LOW K DIELECTRICS AND ETCH STOPS}
본 발명은 집적 회로의 제조에 관한 것이다. 보다 상세히 설명하면, 본 발명은 기판 상에 절연층을 증착하고 에칭하기 위한 방법 및 장치에 관한 것이다.
반도체 디바이스의 형상은 수십년전에 최초로 소개된 이래로 크기면에서 상당히 작아져 왔다. 그 이후로, 집적 회로는 일반적으로 칩 상에 설치될 장치의 숫자가 2년마다 그 크기가 절반으로 줄어드는 것을 의미하는 2년마다 그 크기가 반응로 줄어듬(two year/half-size rule:종종 모어의 법칙으로 불려짐)을 따라왔다. 현재의 제조 플랜트는 0.35㎛ 및 심지어 0.18㎛의 피쳐 크기를 가지며, 미래의 플랜트는 더 작은 형상을 갖는 디바이스를 제조하게 될 것이다.
집적 회로 상에서 디바이스의 크기를 보다 감소시키기 위해서는, 인접한 금속 라인 사이의 용량 결합을 감소시키기 위해 낮은 절연 상수를 갖는(k≤4.0) 절연체 및 낮은 저항성의 도전성 재료를 이용할 필요가 있다. 주요한 도전성 재료는 전기화학 증착에 의해 마이크론 이하의 피쳐에 증착될 수 있는 구리이다. 주요한 절연 재료는 탄소를 함유한 실리콘 산화물이다. 그러나, 구리가 금속 라인을 형성하기 위해 용이하게 에칭되지 않기 때문에 실리콘 산화물 재료 및 구리의 조합으로 수직 및 수평 상호접속물(vertical and horizontal interconnects)을 제조하기 위한 신규한 증착 방법을 초래하였다. 상기 방법은 수직 및 수평 상호접속물을 증착하기 위한 대머신 및 이중 대머신(dual damascene) 방법을 포함하며, 하나 이상의 절연 재료는 도전성 재료가 채워진 수직 또는 수평 상호접속물을 형성하기 위해 증착되며 에칭된다.
절연층이 특정 단계에 제공된 처리 챔버 사이에 기판의 빈번한 전달을 요하는 다단게에서 증착되고, 에칭되고, 그리고 금속으로 채워진다. 절연층을 증착하기 위한 바람직한 방법은 라인 및 트렌치가 바이어스 및 접촉물로 동시에 채워지는 두개의 우세한 이중 대머신 방법을 포함한다. 카운트-보어(counter-bore) 구성에서, 본 발명의 다양한 실시에에 대해 보다 상세히 기술되어질 것처럼 일련의 절연층이 기판상에 증착된다. 이때 바이어스 및 접촉물 등의 수직 상호접속물은 모든 층을 통해 에칭되며 라인 및 트렌치 등의 수평 상호접속물은 상부층을 통해 에칭된다. 또 다른 실시예에서, 라인 및 트렌치는 상부 층에서 에칭되며 바이어스 및 접촉물은 바닥층을 통해 에칭된다. 도전성 재료는 수직 및 수평 상호접속물에 모두 증착된다.
이중 대머신 구조물을 발생시키기 위한 다른 주 구성은 "자체 정열 접촉물" (SAC:self aligning contact) 구성으로 공지되어져 있다. SAC 구성은 에칭 스톱층 (etch stop layer)이 바닥 절연층 상에 증착되고 에칭 스톱층의 상부에 다른 절연층이 증착되기 이전에 바이어스 및 접촉물을 형성하기 이해 에칭되는 것을 제외하고는, 카운드 보어 구성과 유사하다. 수직 및 수평 상호접속물은 단일 단계에서 에칭되고 도전성 재료는 수직 및 수평 상호접속물에서 모두 증착된다.
카운드-보어 구성은 상부 절연층이 하부층에 대한 대응 에칭 속도 보다 적어도 3배 더 큰 상부 층에 대한 에칭 속도(즉, 적어도 대략 3:1의 에칭 선택도)를 제공하는 조건을 이용하여 에칭될 수 있다면 절연층 사이에서 에칭 스톱층을 필요로 하지 않는다. 그러나, 종래의 낮은 k값을 갖는 절연층에 대한 에칭 공정의 선택도는 일반적으로 3:1 이하이며, 소정의 에칭 선택도를 제공하는 에칭 스톱층은 인접한 낮은 k 값을 갖는 절연층 사이에서 기계적으로 이용된다. 에칭 스톱층은 기판의 표면을 가로지른 수평 상호접속물 깊이의 균일성을 제공한다. 에칭 스톱층은 수평 상호접속물의 바닥이 외부 엣지에서 보다 깊게 하기 보다는 편평하도록 마이크로트렌치를 보다 감소시킨다. 에칭 스톱층은 수평 상호접속물의 에칭중에 이전에 에칭된 수직 상호접속물의 페이스팅(faceting) 또는 펜싱(fencing)을 보다 감소시키며, 수평 상호접속물의 바닥과 수직 상호접속물의 측벽 사이의 엣지는 수직 상호접속물의 측벽이 에칭 가스에 노출되느냐 또는 에칭 가스로부터 차폐되는냐에 따라 라운딩되거나(즉, 페이스트되거나) 또는 상승되는(즉, 펜싱되는) 대신에 날카롭게 된다.
종래의 에칭 스톱층은 대머신 적용에 대한 잇점을 제공하고 있으나, 일반적으로 4 이상의 절연 상수를 갖는다. 예를 들어, 실리콘 질화물은 대략 7의 절연 상수를 가지며, 낮은 k 값을 갖는(k≤4.0) 절연층 상에 이러한 에칭 스톱층의 증착은 결합된 층에 대한 절연 상수를 대체로 증가시킨다. 실리콘 질화물은 상호접속 라인 사이의 용량 결합을 증가시킬 수 있으며, 그렇지 않은 경우에도 낮은 k 값의 절연 재료가 주 절연체로서 이용된다. 이는 장치의 총괄 성능을 강등시키는 혼선(crosstalk) 및/또는 저항-용량(RC)을 초래한다.
이상적으로, 낮은 k 값을 갖는 절연층이 확인되고 에칭 공정이 형성되어 절연층에 대한 에칭 선택도가 이중 대머신 공정 등의 선택성 에칭 공정에서 이용하기 위해 적어도 대략 3:1이다. 바람직하게, 소정의 에칭 선택도를 제공하는 낮은 k 값을 갖는 절연층은 동일한 챔버 내에서 증착될 수 있다.
본 발명은 대략 4.0 또는 그 이하의 절연 상수(낮은 k 값)를 갖는 하나 이상의 절연층을 에칭하기 위한 방법을 제공하는 것으로서, 절연 조성의 차이는 적어도 3:1의 에칭 선택도를 제공한다. 본 발명은 실리콘, 산소, 탄소, 및 수소를 함유하는 절연층을 에칭하는 것으로서, 조성의 차이는 일산화탄소 등의 탄소:산소 가스의 부재시에 3:1 이상의 에칭 선택도를 제공한다. 탄소:산소 가스 대 하나 이상의 탄화불소 가스의 첨가는 고 선택도가 요구되지 않을 때 이용가능한 낮은 에칭 선택도에서 신속한 에칭 속도를 제공한다. 적어도 하나의 절연층은 바람직하게 높은 탄소 농도(원자 중량으로 대략 1% 이상) 또는 높은 수소 함량(원자 중량으로 대략 0.1% 이상)을 갖는다. 탄소: 산소 가스는 수평 상호접속물을 형성할 때 등의 인접한 절연층의 선택 에칭이 요구될 때 에칭 가스로부터 감소되거나 생략될 수 있다.
도 1a 내지 도 1 h는 본 발명의 이중 대머신 증착 순서의 제 1 실시예를 도시한 횡단면도.
도 2a 내지 도 2h는 본 발명의 이중 대머신 증착 순서의 제 2 실시예를 도시한 횡단면도.
도 3은 본 발명에 따라 배열된 CVD 플라즈마 반응기의 횡단면도.
도 4는 실리콘, 산소, 탄소, 및 수소를 함유한 낮은 k값을 갖는 (k≤4.0) 조성에서 탄소 및 수소의 상대량을 도시한 도면.
도 5는 본 발명의 에칭 공정을 수행하기에 적합한 에칭 공정 챔버를 개략적으로 도시한 수직 횡단면도.
*도면의 주요 부분에 대한 부호의 설명*
40 :제 2 절연층 42 : 제 1 절연층
44 : 제 3 절연층 46 : 방벽층
52 : 포토레지스트 층(또는 하드 마스크 층)
54 : 수직 상호접속물 56 : 수평 상호접속물
60 : 도전성 재료
본 발명은 챔버 사이로 기판의 전달이 감소되고 적어도 3:1의 인접한 절연층들 사이에서의 에칭 선택비로 낮은 k값을 갖는 인접한 절연 재료를 증착 및 에칭하기 위한 일체식 통합 방법을 또한 제공한다. 고 에칭 선택비는 종래의 에칭 스톱층없이 균일한 깊이 및 장방형 모서리를 갖는 수평 상호접속물을 제공한다. 적어도 하나의 절연층은 실리콘, 산소, 탄소, 및 수소를 포함한다. 스핀 온 증착 방법(spin on deposition method) 또는 확학 기상 증착 방법에 의해 발생되어진 것과 같이, 대략 4.0 이하의 절연 상수를 갖는 임의의 절연층이 추가의 절연층일 수 있다. 모든 절연층은 증착된 재료의 실리콘, 산소, 탄소, 및 수소 함량을 제어함으로써 에칭 선택도를 제어하기 위해 전력 레벨, 유량, 및 조성 변화를 이용하여 하나 이상의 유기실리콘 화합물의 화학 증기 증착에 의해 바람직하게 발생한다.
제 1 바람직한 이중 대머신 실시예에서, 낮은 k 값을 갖는 제 1 절연층 및 낮은 k값을 갖는 제 2 절연층은 수직 및 수평 상호접속물의 계속적인 에칭을 위해 메틸실란, CH3SiH3, 또는 트리메틸실록산, (CH3)3-Si-O-Si-(CH3)3,등의 하나 이상의 유기실리콘 화합물의 산화에 의해 기판 상에 증착된다. 제 1 절연층은 실리콘, 산소, 탄소, 및 수소 바람직하게, 원자 중량비로 적어도 대략 5%의 탄소 및 원자 중량비로 적어도 대략 1%의 수소를 포함하는 에칭 스톱층이다. 제 2 절연층은 바람직하게 제 2 절연층에 함유된 수소의 1/5이하의 수소 함량 및 2/3 이하의 탄소 를 함유한다. 수짓 및 수평 상호접속물은 탄화불소 가스를 이용하여 낮은 k 값의 절연층 내부로 에칭된다. 일산화탄소 등의 탄소:산소 화합물은 수직 상호접속물의 에칭중에 탄화불소 가스에 부가되며, 적어도 3:1의 에칭 선택도를 얻기 위해 수평 상호접속물의 에칭 중에 이용되지 않는다. 수평 및 수직 상호접속물은 구리 등의 도전성 재료로 채워질 수 있다.
제 2 바람직한 이중 대머신 실시예에서, 낮은 k 값을 갖는 제 1 절연층, 낮은 k값을 갖는 제 2 절연층, 낮은 k 값을 갖는 제 3 절연층은 수직 및 수평 상호접속물의 계속적인 에칭을 위해 메틸실란, CH3SiH3, 또는 트리메틸실록산, (CH3)3-Si-O-Si-(CH3)3,등의 하나 이상의 유기실리콘 화합물의 산화에 의해 기판 상에 증착된다. 제 2 절연층은 실리콘, 산소, 탄소, 및 수소 바람직하게, 원자 중량비로 적어도 대략 5%의 탄소 및 원자 중량비로 적어도 대략 1%의 수소를 포함하는 에칭 스톱층이다. 제 1 및 제 3 절연층은 바람직하게 제 2 절연층에 함유된 수소의 1/5이하의 수소 함량 및 2/3 이하의 탄소를 함유하며, 보다 바람직하게 1/2 이하의 탄소 및 1/10 이하의 수소를 함유한다. 수직 및 수평 상호접속물은 탄화불소 가스를 이용하여 낮은 k 값의 절연층 내부로 에칭된다. 일산화탄소 등의 탄소:산소 화합물은 수직 상호접속물의 에칭중에 탄화불소 가스에 부가되며, 적어도 3:1의 에칭 선택도를 얻기 위해 수평 상호접속물의 에칭 중에 이용되지 않는다. 수평 및 수직 상호접속물은 구리 등의 도전성 재료로 채워질 수 있다.
본 발명은 낮은 k값을 갖는 절연층(즉, 대략 4 또는 그 이하, 바람직하게는, 대략 3 이하)을 에칭하기 위한 방법을 제공하는 것이다. 본 발명은 하나 이상의 절연층을 에칭하는 것으로서, 절연 조성의 차이는 적어도 3:1의 에칭 선택도를 제공한다. 상기 방법은 낮은 k 값을 갖는 절연층 내에 형성된 상호접속물 내부에, 구리 등의 도전성 재료를 증착하는 이중 대머신 등의 선택 에칭 공정에 이상적으로 적합하다. 바람직한 실시예에서, 본 발명은 수소 및 탄소를 함유하는 낮은 k 값을 갖는 절연층에 대한 에칭 선택도를 제어하기 위해 탄화불소 에칭 가스로 탄소:산소 가스의 결합을 제어하는 단계를 포함한다. 본 발명은 또한 낮은 절연 상수를 얻기 위해 인접한 절연층의 탄소 및 수소 함량, 및 상기 절연층 중의 하나를 만족하는 적어도 3:1의 에칭 선택도를 제어하는 단계를 포함한다. 따라서, 낮은 k 값을 갖는 절연층은 대머신 방법 등의 증착 및 에칭 공정으로부터 실리콘 질화물 등의 고 절연 상수를 갖는 종래의 에칭 스톱 재료를 배제하기 위해 충분한 에칭 선택도를 제공한다. 낮은 절연 상수 및 낮은 에칭 속도를 갖는 절연층은 본문에 기술된 동일한 에칭 조건을 이용한 다른 절연층과 비교하여 다숭의 공정에서 에칭 스톱층을 교체하거나 제거할 수 있다. 본 발명에 따른 통합된 증착 및 에칭 방법은 모든 절연층이 에칭 단계 이전에 단일 챔버에서 증착되도록 함으로써 챔버 사이에서의 기판의 전달을 감소시킨다.
본 발명에 따른 방법은 실리콘,탄소, 산소, 및 수소를 함유하는 낮은 k 값을 갖는 제 1 절연층을 포함하는 이중 대머신 공정을 제공하고 있다. 상기 제 1 절연층 위에 증착된 낮은 k 값을 갖는 제 2 절연층은 제 1 절연층 내에 함유된 1/5 이하의 수소 또는 2/3 이하의 탄소, 보다 바람직하게는 1/2 이항의 탄소 및 1/10 이하의 수소를 함유하고 있다. 두 절연층은 가파른 측벽 및 날카로운 모서리를 갖는 수직 상호접속물을 형성하기 위해 일산화탄소 등의 탄소:산소 화합물 및 탄화불소 화합물로 에칭될 수 있다. 낮은 함량의 탄소 또는 수소를 갖는 절연층은 낮은 탄소 또는 수소 함령을 갖는 절연층을 만족하는 적어도 3:1의 선택도를 제공하기 위해 탄소:산소 가스의 유량을 감소시키거나 또는 제거함으로써 선택적으로 에칭된다.
원자 중량비로 적어도 1%의 탄소, 및 원자 중량비로 적어도 0.1%의 수소를 함유한 실리콘 산화물 층은 증착된 재료의 탄소 함량 및 수소 함량을 제어하기 위해 전력 레벨, 유량, 및 조성 변화 등을 이용하여 하나 이상의 유기실리콘 화합물의 화학 증기 증착, 또는 스핀 온(spin on) 방법에 의해 생성된다. 가변 탄소 또는 수소 함량을 갖는 낮은 k값을 갖는 절연층은 이중 대머신 방법에서 모든 절연층을 제공하기 위해 단일 챔버 내에서 증착될 수 있다. 증착된 절연층은 대략 4이하, 바람직하게는 대략 3 이항의 절연 상수를 갖는 인접한 절연층 사이에서 적어도 3:1의 에칭 선택도를 제공하기 위해 에칭된 피쳐의 표면 상에서 패시베이션 증착물을 제어하는 가스로 에칭된다.
본 발명은 넓게 낮은 k값을 갖는 인접한 절연층의 에칭 또한 포함한다. 하기에 청구된 본 발명의 영역은 탄소 또는 수소를 함유한 절연층을 에칭 도는 증착하기 위한 다음의 바람직한 실시예의 설명에 의해 지지된다.
제 1 바람직한 이중 대머신 공정
도 1a 내지 도 1h에 도시된 바람직한 이중 대머신 공정은 낮은 k 수치를 갖는 두개의 인접한 절연층(10,12)을 포함하며, 두개의 층 사이의 에칭 선택도는 에칭 가스가 탄화불소를 함유하고 있으며, 실질적으로 탄소:산소 화합물을 함유하고 있지 않을 때 적어도 3:1의 비를 갖는다. 즉, 인접한 낮은 k 수치의 절연층은 다른 조성을 가지며, 제 2 층(12)은 에칭 가스가 탄소: 산소 가스의 실질적인 양없이 탄화불소 가스를 함유하고 있을 때 제 1 층(10)의 에칭 속도의 적어도 3배에 이르는 에칭 속도를 갖는다. 제 1 절연층(10)은 제 2 절연층(12)의 에칭중에 에칭 스톱층으로서 작동한다. 일산화탄소 대 에칭 가스 등의 탄소:산소 화합물의 부가는 절연층(10,12)에 대한 에칭 속도를 변경시켜 두개의 층이 에칭 가스 조성 내의 실질적인 변경없이 에칭될 수 있도록 한다.
도 1a를 참조하면, 실리콘, 산소, 탄소, 및 수소를 포함한 제 1 낮은 수치의 k값을 갖는 절연층(10) 또는 C-H 결합 및 C-Si 결합을 포함한 유기실리콘 화합물의 산화에 의해 증착된 CVD 층은 방벽층(14) 위에 증착된다. 제 1 절연층(10)은 원자 중량비로 적어도 대략 5%의 탄소 또는 원자 중량비로 적어도 대략 1%의 수소를 함유하고 있다. 낮은 수치의 k값을 갖는 스핀 등의 제 2 절연층(12) 또는 유기실리콘 화합물의 산화에 의해 증착된 CVD 층은 제 1 절연층(10) 내에 대략 2/3 이하의 탄소 및 대략 1/5 이하의 수소 바람직하게, 1/2 이하의 탄소 및 1/10 이하의 수소를 함유한다. 절연층(10,12)은 일반적으로 절연층이 종래의 절연층(18) 내에 피쳐를 충전시키는 구리 등의 도전성 재료(16)의 확산을 방지하는 실리콘 질화물 또는 실리콘 카바이드 등의 방벽층(14) 위에 증착된다. 제 1 절연층(10)과 방벽층(14) 사이의 에칭 선택도는 적어도 2:1이다. 포토레지스트 층(20) 또는 하드 마스크 층은 절연층 내에 에칭된 패턴을 전달하기 위해 절연층(10,12)의 스택 상에 증착된다. 제 1 절연층(10)은 하나 이상의 탄화불소 가스를 함유하고 있으며 탄소:산소 가스 없이 에칭될 때 제 2 절연층(12)에 대한 에칭 속도 보다 적어도 3배 적은 에칭 속도를 갖기 위해 충분한 탄소 또는 수소를 함유한다.
가변 함량의 탄소 및 수소을 얻기 위해 제 1 및 제 2 절연층(10,12)을 증착시키기 위한 방법은 하기에 상세히 설명되어질 것이다. 낮은 탄소 함량(원자 중량비로 대략 1% 이하) 및 낮은 수소 함량(원자 중량비로 대략 0.1% 이하)을 갖는 낮은 수치의 k 값을 갖는 절연층은 테트라에톡시실란으로 공지된 테트라에틸오르토실리케이트(TEOS)의 산화에 의해 실리콘 산화물을 증착시키기 위한 종래의 공정을 이용하여 수행될 수 있다.
제 1 절연층(10)는 대략 5,000 내지 10,000의 두께로 바람직하게 증착된다. 제 2 절연층(12)은 대략 5,000 내지 10,000의 두께로 증착된다. 절연층(10,12)은 하기에 기술되어진 유량 및 전력 레벨을 변경시킴으로써, 메틸실란 또는 트리메틸실로산 등의 동일한 반응제를 이용하여 동일한 챔버 내에서 증착될 수 있다. 방벽층(14)이 실리콘 카바이드 층일때, 방벽층은 동일한 오르가노실리콘 화합물을 이용한 절연층과 동일한 챔버 내에서 증착될 수 있다.
제 1 절연층이 제 2 절연층의 증착 이전에 에칭된다 하더라도, 탄화불소 및 탄소:산소 가스를 결합시키는 가스로 에칭하기 이전에 두개의 절연층을 증착시키는 것이 바람직하다.
도 1b를 참조하면, 포토레지스트 또는 하드 마스트(20)는 제 2 절연층(12) 내에 에칭되어질 수평 상호접속물(22)을 형성하기 위해 패턴화된다. 하기에 기술되어진 바와 같이, 수직 상호접속물을 형성하는 패턴이 먼저 이용될 수 있다. 실리콘 산화물 층에 대한 일반적인 포토레지스트는 네모아 케미컬 컴퍼니의 듀퐁에 의해 제조된 "RISTON"이다. 포토레지스트는 패턴을 형성하기 위해 UV 광에 노출되며, 포토레지스트의 부분이 스트리핑된다. 탄소 또는 수소를 함유한 실리콘 산화물 층 등의 하드 마스크는 포토레지스트 아래에 이용될 수 있으며 포토레지스트 내에 패턴이 전개된 이후에 하기에 기술되어진 것처럼 에칭된다. 포토레지스트 또는 하드 마스크는 하부 층에 전달된 패턴을 제공한다.
도 1c를 참조하면, 수평 상호접속물(22)은 탄소:산소 가스의 실제량없이 하나 이상의 탄화불소를 결합시키는 가스를 이용하여 제 2 절연층(12)으로 에칭된다. 수평 상호접속물을 형성하기 위한 절연층의 에칭은 아르곤 및 CF4, C2F6, 및 C4F8로부터 선택된 하나 이상의 가스 혼합물로 수행된다. 수평 상호접속물(22)을 패턴화시키기 위해 이용되는 포토레지스트(20) 또는 다른 재료는 바람직하게 산소/수소 애쉬 공정 예를 들어, 산소 및 암모니아 가스의 결합 또는 다른 적합한 공정에 의해 스트리핑된다.
도 1d를 참조하면 제 2 레지스트 층(24) 또는 하드 마스크는 수평 상호접속물(22) 상에 증착되며, 평면은 수직 상호접속물(26)을 형성하는 패턴을 전달하기 위해 제공된다. 포토레지스트는 패턴을 형성하기 위해 UV 광에 노출되며, 포토레지스트 부분은 수직 상호접속물(26)을 형성하기 위해 제거된다. 포토레지스트(24) 또는 하드 마스크는 계속되는 에칭 중에 하부층에 전달되는 패턴을 제공한다. 수직 상호접속물이 다음 실시예에서 기술되어진 것과 같이 먼저 에칭된다면, 제 2 레지스트 층 또는 하드 마스크는 수평 상호접속물을 형성하기 위해 이용될 수 있다.
도 1e를 참조하면, 제 1 절연층(10) 및 방벽층(14)은 하나 이상의 탄화불소 및 탄소:산소 가스를 결합시키는 가스를 이용하여 수직 상호접속물(26)을 완료시키기 위해 에칭된다. 수직 상호접속물을 형성하기 위한 절연층의 에칭은 바람직하게 아르곤, CO, CF4, C2F6, 및 C4F8로부터 선택된 하나 이상의 가스를 포함한 가스 혼합물로 수행된다. 도 1f를 참조하면, 수직 상호접속물(26)을 패턴화시키기 위해 이용되는 임의의 포토레지스트 또는 다른 재료는 바람직하게 산소 및 암모니아 가스의 결합 또는 다른 적합한 공정에 의해 산소/수소 애쉬 공정을 이용하여 스트리핑된다.
도 1g를 참조하면, 탄탈륨 질화물 등의 적합한 방벽층(28)은 둘러싸고 있는 실리콘 및/또는 절연 재료 내부로 금속의 이동을 방지하기 위해 수평 및 수직 상호접속물(22,26) 내에서 먼저 균일하게 증착된다. 도 1h를 참조하면, 수평 및 수직 상호접속물(22,26)은 알루미늄, 구리, 텅스텐, 또는 그 결합 등의 도전성 재료(30)로 채워진다. 현재, 구리의 저 저항성(알루미늄에 대한 3.1 mW-cm과 비교하여 1.7mW-cm) 으로 인해 보다 소형의 피쳐를 형성하기 위해 구리를 이용하는 경향을 갖는다. 구리는 도전성 구조를 형성하기 위해 화학 증기 증착, 물리 증기 증착, 전기도금, 또는 그 결합으로 증착된다. 상기 구조가 구리 또는 다른 금속으로 채워지면, 표면은 도 1h에 도시되어진 것처럼, 화학 기계식 연마를 이용하여 평면화된다.
또 다른 실시예에서, 도 1a 내지 도 1h의 제 1 절연층(10)은 방벽층(!4)이 실리콘 질화물이고 절연층이 원자 중량비로 5% 이상의 탄소 및 원자 중량비로 1% 이상의 수소를 함유하고 있을 때와 같이, 제 1 절연층(10)과 방벽층(14) 사이의 에칭 선택도가 2:1 이하일 때 TEOS의 산화에 의해 얻어진 것과 같이 초기 실리콘 산화물 층(도시되지 않음) 상에 증착될 수 있다. 초기 절연층은 방벽층이 수직 상호접속물의 일부로부터 전체적으로 제거되기 이전에 완전히 에칭되도록 방벽층(14)에 대해 적어도 2:1의 에칭 선택도를 갖도록 선택된다. 초기 산화물 층은 방벽층에 완료되도록 수직 상호접속물에 대한 시간을 제공하기 위해 대략 1000Å 내지 3000Å의 두께를 갖는 것이 바람직하다.
제 2 바람직한 이중 대머신 공정
도 2a 내지 도 2h에 도시된 또 다른 바람직한 이중 상검 공정은 종래의 에칭 스톱층을 두개의 낮은 수치의 k 값을 갖는 절연층(42,44) 사이에 에칭 스톱층(40)으로서 작동하는 낮은 수치의 k값을 갖는 절연층으로 교체된다. 절연층(42,44)은 에칭 가스가 탄화불소 가스를 포함하고 탄소:산소 화합물을 포함하지 않을 때 에칭 스톱층(40)의 에칭 속도 보다 적어도 3배 더큰 에칭 속도를 갖는다. 바랍직하게, 절연층 및 에칭 스톱층은 에칭 스톱층이 고 함량의 탄소 또는 수소를 포함하는 것을 제외하고는 동일한 조성을 갖는다.
도 2a를 참조하면, 제 1 낮은 수치의 k값을 갖는 절연층(42) 및 제 3 낮은 수치의 k 값을 갖는 절연층(44)은 오르가노실리콘 화합물의 산화에 의해 증착된 CVD층,또는 낮은 수치의 k값을 갖는 절연체(도핑되거나 도핑되지 않은) 스핀 온 등의 등의, 낮은 함량의 탄소 및 수소를 포함한다. 제 2 낮은 수치의 k 값을 갖는 절연층(40), 에칭 스톱층은 C-H 결합 및 C-Si 결합을 갖는 오르가노실리콘 화합물의 산화에 의해 증착된 스핀 온 낮은 수치의 k값을 갖는 절연체(도핑되거나 도핑되지 않은) 또는 CVD 층 등의, 고함량의 탄소 및 수소를 포함한다. 제 2 낮은 수치의 k 값을 갖는 절연층(40)은 바람직하게 원자 중량비로 적어도 대략 5%의 탄소 및 원자 중량비로 적어도 대략 1%의 수소를 함유한다. 제 1 및 제 3 낮은 k절연층(42,22)은 제 2 절연층(40) 내에 함유된 수소의 1/5 이하 또는 2/3 이하의 탄소 바람직하게, 1/2 이하의 탄소 및 1/10 이하의 수소를 함유한다. 절연층(42,40,44)은 일반적으로 실리콘 질화물 또는 실리콘 카바이드 등의 방벽층(46) 상에 증착되며, 하부 절연층(50) 내에 피쳐를 채우는 구리 등의 도전성 재료(48)를 보호한다. 제 1 절연층(42) 및 방벽층(14)의 에칭 선택도는 적어도 2:1이다.
포토레지스트 또는 하드 마스크 층(52)은 절연층 내부로 에칭된 패턴을 전달하기 위해 절연층(40,42,44)의 스택 상에 증착된다. 에칭 스톱층(40)은 에칭 가스가 실질량의 탄소:산소 가스를 함유하고 있지 않을 때 제 1 및 제 3 절연층(42,44)에 대한 에칭 속도 보다 적어도 3배 낮은 에칭 속도를 갖기 위해 충분한 탄소 또는 수소를 함유한다. 가변 함량의 탄소 및 수소를 갖기 위한 절연층의 증착은 하기에 보다 상세히 기술된다.
제 1 및 제 3 절연층(42,44)은 바람직하게 대략 5000 내지 10,000Å의 두께로 증착된다. 에칭 스톱층(40)은 바람직하게 500 내지 1,000Å의 두께로 증착된다. 제 1 및 제 3 절연층(42,44) 및 에칭 스톱층(40)은 하기에 기술되어진 유량 및 전력 레벨을 변화시킴으로써 동일한 반응제를 이용하여 동일한 챔버 내에서 증착될 수 있다. 방벽층(46)이 실리콘 카바이드 층일때, 방벽층은 절연층과 동일한 챔버 내에서 증착될 수 있다.
도 2b를 참조하면, 포토레지스트(52) 및 하드 마스크는 제 1 및 제 3 저 k 절연층(42,44) 및 에칭 스톱층(40) 내에서 에칭되어질 수직 상호접속물(54)을 형성하기 위해 패턴화된다. 전술한 제 1 실시예에서 도시되어진 것처럼, 수평 상호접속물을 형성하는 패턴은 먼저 이용될 수 있다. 실리콘 산화물 층에 대한 포토레지스트는 네모아 케미컬 컴퍼니의 듀퐁에 의해 제조된 "RISTON"이다. 포토레지스트는 패턴을 형성하기 위해 UV 광에 노출되며 포토레지스트 부분은 스트리핑된다. 탄소 또는 수소를 함유한 실리콘 산화물 층 등의 하드 마스크는 포토레지스트 아래에서 이용될 수 있으며, 패턴이 포토레지스트 내에 전개된 이후에 하기에 기술되어진 것처럼 에칭된다. 포토레지스트 또는 하드 마스크는 하부 층에 전달되는 패턴을 제공한다.
도 2c를 참조하면, 수직 상호접속물(54)은 낮은 k값을 갖는 제 1 및 제 3 절연층(42,44), 낮은 k 값을 갖는 에칭 스톱층(40), 및 탄화불소 및 탄소:산소 가스를 결합시키는 가스를 이용한 방벽층(46) 내부로 에칭된다. 수직 상호접속물을 형성하기 위해 절연층의 에칭은 바람직하게 아르곤, CO 를 포함한 가스 혼합물, CF4C2F6, C4F8로부터 선택된 하나 이상의 가스로 수행된다. 수직 상호접속물(54)을 패턴화시키기 위해 이용되는 임의의 포토레지스트(52) 또는 다른 재료는 산소 및 암모니아 가스의 결합, 또는 필요하다면 또 다른 적합한 공정에 의해 산소/수소 애쉬 공정을 이용하여 스트리핑된다.
도 2d를 참조하면, 제 2 레지스트 층(55) 또는 하드 마스크는 증착되며 수평 상호접속물(56)을 형성하기 위해 패턴화된다. 포토레지스트는 패턴을 형성하기 위해 UV광에 노출되며 포토레제스트 부분은 수평 상호접속물(56)을 형성하기 위해 제거된다. 수평 상호접속물이 먼저 에칭된다면, 제 2 레지스트 층 또는 하드 마스크는 제 1 실시예에 대해 전술된 바와 같이 수직 상호접속물을 형성하기 위해 이용될 수 있다. 포토레지스트는 필요하다면 하부층(48)의 에칭을 감소시키기 위해 수직 상호접속물(54)의 바닥에 남겨진다.
도 2e를 참조하면, 제 3 절연층(44)은 탄소:산소의 실제적인 가스량없이 하나 이상의 탄화불소를 포함하는 가스를 이용하여 수평 상호접속물(56)을 완료하기 위해 에칭된다. 수평 상호접속물(56)을 형성하기 위해 절연층의 에칭은 에칭 스톱층(40)에 대해 적어도 3:1의 선택도를 제공하기 위해 CF4,C2F6,및 C4F8로부터 선택된 하나 이상의 가스 및 아르곤으로부터 선택된 가스 혼합물로 수행된다. 탄소:산소 가스는 에칭 스톱층(40)에 대한 하부 에칭 속도를 제공하기 위해 감소시켜 없앤다. 도 2를 참조하면, 수평 상호접속물(56)을 패턴화하기 위해 이용되는 임의의 포토레지스트 또는 다른 재료는 수평 및 수직 상호접속물(56,54)로 채우기 이전에 스트리핑된다. 포토레지스트는 바람직하게 산소 및 암모니아 가스의 결합, 또는 다른 적합한 공정에 의해 산소/수소 애쉬 공정을 이용하여 스트리핑된다.
도 2g를 참조하면, 탄탈륨 질화물 등의 적합한 방벽층(58)은 실리콘 및/또는 절연 재료 내부로 금속의 이동을 방지하기 위해 수평 및 수직 상호접속물(56,54) 내에서 균일하게 먼저 증착된다. 도 2h를 참조하면, 수평 및 수직 상호접속물(56,54)은 제 1 실시예에서 기술한 알루미늄, 구리, 텅스텐, 또는 그 혼합물 등의 도전성 재료(60)로 채워진다.
에칭 공정의 선택도에 따라, 수평 및 수직 상호접속물은 각각의 절연층이 증착된 이후에 에칭될 수 있다. 또 다른 실시예에서, 에칭 스톱층은 제 3 절연층이 증착되기 이전에 에칭될 수 있다. 그러나, 챔버 사이의 기판의 부가적인 전달은 절연층의 증착 및 에칭 사이에서 요구된다.
또 다른 실시예에서, 도 2a 및 도 2h에서 에칭 스톱층(40)은 대략 4.0 이상의 절연 상수를 갖는 종래의 절연층(42) 상에 증착된 실리콘 질화물 또는 실리콘 카바이드 층일 수 있다. 따라서, 낮은 수치의 k값을 갖는 절연층(44)은 종래의 절연층(42)이 수직 상호접속물(54)과 충분히 고립되어 있는 동안에 수평 상호접속물(56)의 고립을 강화시킨다.
낮은 수치의 k 값(k≤4.0)을 갖는 절연층의 증착
본 발명은 낮은 절연 상수(대략 4.0 이하의 k)를 가지며 절연층에 대한 수평 상호접속물을 형성하기 위해 적합한 에칭 조건 하에서 인접한 낮은 k 절연층에 대한 에칭 속도보다 적어도 3배 낮은 에칭 속도를 갖는다. 상기 낮은 절연 상수 k 값을 갖는 절연층은 탄소 및 수소가 함유된 실리콘 카바이드 층 또는 실리콘 산화물 층이 형성된 스핀 온 또는 CVD 방법에 의해 발생될 수 있다. 가변 에칭 속도를 갖는 낮은 k 절연층은 다음의 설명에서 기술되어진 공정 가스의 양을 변경시킴으로써 동일한 챔버 내에서 발생될 수 있다.
바람직한 낮은 k 절연층은 메틸실란, CH3SiH3, 디메틸실란, (CH3)2SiH2, 트리메틸실란, (CH3)3SiH, 1,1,3,3-테트라메틸디실록산, (CH3)2-SiH-O-SiH-(CH3)2, 또는 트리메틸실록산, (CH3)3-Si-O-Si-(CH3)3등의 C-H 결합 및 C-Si 결합을 함유한 오르가노실리콘 화합물의 산화에 의해 생성된다. 실리콘 산화물 층은 특성을 안정화시키기 위해 저압 및 고온에서 경화된다. 증착된 절연층의 탄소 및 수소 함량은 다른 오르가노실리콘 화합물을 변경시키거나, 산소, 오존, 일산화질소, 및 물 등의 다양한 산화 가스와 산화되거나, 증착중에 RF 전력 레벨을 변경시키거나 공정 가스의 유량을 변경시킴으로써 공정 조건을 변경시킴으로써 제어된다.
실리콘 산화물 또는 실리콘 카바이드 층 내에 잔존하는 탄소 또는 수소는 저 절연 상수, 양호한 방벽 특성, 및 감소된 에칭 속도에 기여한다. 실리콘 산화물 또는 실리콘 카바이드 층은 처리 조건에서 산화에 의해 쉽게 제거되지 않는 유기성 군 내에 탄소를 함유한 실리콘 화합물로부터 생성된다. 바람직하게, 알칼리 또는 아릴리 군 등의 C-H 결합이 포함된다. 적합한 유기성 군은 또한 알케닐, 및 시클로헥세닐 군 및 작동 유동체등을 포함한다. 유기성실리콘 화합물은 탄소 대 실리콘 가변비를 포함하며, 다음을 포함한다.
메틸실란, CH3- SiH3
디메틸실란, (CH3)2-SiH2
트리메틸실란, (CH3)3-SiH
테트라메틸실란 , (CH3)4-Si
디메틸실란디올, (CH3)2-CH2-(OH)2
에틸실란, CH3- CH2- SiH3
페닐실란, C6H5- SiH3
디페닐실란 , (C6H5)2- SiH2
디페닐실란디올, (C6H5)2-Si-(OH)3
메틸페닐실란, C6H5-SiH2-CH3
디실란노메탄, SiH3-CH2-SiH3
비스(메틸실라노)메탄, CH3-SiH2-CH2-SiH2-CH3
1,2-디실라노에탄, SiH3-CH2-CH2-SiH3
1,2-비스(메틸시라노)에탄, CH3-SiH2-CH2-CH2-SiH2-CH3
2,2-디실라노프로판, SiH3-C(CH3)2-SiH3
1,3,5-트리실라노-2,4,6-트리메틸렌, -(-SiH2CH2-)3- (고리형)
1,3-디메틸디실록산, CH3-SiH2-O-SiH2-CH3
1,1,3,3-테트라메틸디실록산, (CH3)2-SiH-O-SiH-(CH3)2
트리메틸실록산, (CH3)3-Si-O-Si-(CH3)3
1,3-비스(실라노메틸렌)디실록산, (SiH3-CH2-SiH2-)2-O
비스(1-메틸디실록사닐)메탄, (CH3-SiH2-O-SiH2-)2-CH2
2,2-비스(1-메틸디실록사닐)프로판, (CH3-SiH2-O-SiH2-)2-C(CH3)2
2,4,6,8-테트라메틸시클로테트라실록산, -(-SiHCH3-O-)4-(고리형)
옥타메틸시클로테트라실록산, -(-Si(CH3)2-O-)4-(고리형)
2,4,6,8,10-펜타메틸시클로펜타실록산, -(-SiHCH3-O-)5-(고리형)
1,3,5,7-테트라실라노-2,6-디옥시-4,8-디메틸렌,
-(-SiH2-CH2-SiH2-O-)2-(고리형)
2,4,6-트리실란테트라하이드로피란, 및
-SiH2-CH2-SiH2-CH2-SiH2-O-(고리형)
2,5-디실란테트라하이드로푸란 -SiH2-CH2-CH2-SiH2-O-(고리형)
및 그 유도체.
유기 실리콘 화합물은 일산화질소(N2O), 오존(O3), 이산화탄소(CO2), 및 물(H2O), 바람직하게 O2또는 N2O 등의 산소(O2) 또는 산소 함유 화합물과의 반응에 의해 증착중에 바람직하게 산화되어, 증착된 층의 탄소 함량이 원자 중량비로 적어도 1%이며 증착된 층의 수소 함량은 원자 중량비로 적어도 0.1%이다. 산화된 유기실리콘 층은 바람직하게 대략 3.0 또는 그 이하의 절연 상수를 가는다. 산화된 유기실리콘 층은 종래의 실리콘 산화물 화합물과 비교하여 낮은 에칭 속도를 제공한다.
유기실리콘 화합물은 화합물을 해리시키기 위해 충분한 에너지를 제공함으로써 실리콘 카바이드 층으로 증착될 수 있다. 실리콘 카바이드 층은 증착된 층에 대한 가변 에칭 속도를 증진시키기 위해 소량의 산소를 함유할 수 있다.
유기실란 및 유기실록산 내의 탄화수소 군은 C-H 결합을 C-F 결합으로 변화시키기 위해 부분적으로 불소화될 수 있다. 바람직한 유기실란 및 유기실록산 화합물 중의 다수는 상업상 이용가능하다. 두개 이상의 유기실란 또는 유기실록산의 결합은 절연 상수, 산화물 함량, 소수성(hydrophobicity), 필름 응력, 및 플라즈마 에칭 특성등의 혼합된 소정의 특성을 제공하기 위해 이용될 수 있다.
산소 및 산소 함유 화합물은 증착된 층 내에 소정의 탄소 함량을 달성하기 위해 필요할 때 반응성을 증가시키기 위해 바람직하게 분리된다. 산화 화합물의 분리를 증가시키기 위해 증착 챔버에 RF 전력이 결합될 수 있다. 감소된 함량의 산소 ㄸ는 산소의 감소된 분리는 고 농도의 탄소 함량, 특히 Si-O 결합과 비교하여 고함량의 C-H 또는 Si-CH3결합을 초래한다. 산화 화합물은 실리콘 함유 화합물의 과다 분리를 감소시키기 위해 증착 챔버에 유입되기 이전에 마이크로파 챔버 내에서 분리될 수 있다. 실리콘 산화물 층의 증착은 연속 또는 불연속이다. 단일 증착 챔버 내에서 증착이 발생한다 하더라도, 상기 층은 두개 이상의 증착 챔버 내에서 계속적으로 증착될 수 있다. 더욱이, RF 전력은 기판의 가열을 감소시키고 증차된 층 내에서 더 큰 다공성을 증진시키기 위해 순환되거나 또는 펄스화된다. 실리콘 산화물 층의 증착중에, 기판은 대략 -20℃ 내지 대략 400℃의 온도에서 유지되며, 바람직하게 대략 -20℃ 내지 40℃의 온도에서 유지된다.
산화된 유기실리콘 화합물은 증착된 층을 형성하기 위해 반도체 기판의 패턴화된 층 등의 접촉된 표면에 부착된다. 증착된 층은 층의 방벽 특성을 안정화시키기 위해 대략 100 내지 450℃의 온도 바람직하게, 대략 400℃ 의 온도 및 저압 상태에서 경화된다. 증착된 층은 방벽층을 제공하기 위해 충분한 수소 함량을 갖는다. 탄소 함량은 바랍직하게 우수한 수분 방벽인 소수 층을 제공하기 위해 C-H 또는 C-F 결합을 포함한다.
본 발명에 따른 방법은 반응 영역을 포함하는 용기, 반응 영역 내에 기판을 위치선정하기 위한 음극 받침대, 및 진공 시스템을 갖춘 기판 처리 시스템을 포함한다. 처리 시스템은 유기실란 또는 유기실록산 화합물, 산화 가스, 및 비활성 가스 공급원 반응 영역의 용기를 결합시키는 가스/액체 분포 시스템, 및 반응 영역 내에 플라즈마를 발생시키기 위한 가스 분포 시스템에 결합된 RF 발생기를 더 포함한다. 처리 시스템은 용기를 제어하기 위한 컴퓨터, 가스 분포 시스템, 및 RF 발생기를 포함하는 제어기, 제어기에 결합된 메모리를 포함하며, 메모리는 유기실란 또는 유기실록산 화합물의 플라즈마 및 산화 가스를 갖는 저 절연상수를 갖는 층의 공정 단계를 선택하기 위한 컴퓨터로 판독가능한 프로그램 코드를 포함하는 컴퓨터 이용가능한 매체를 포함한다.
증착된 실리콘 산화물 층의 에칭은 미국 특허 제 5,843,847호에 기술된 종래의 에칭 챔버 내에서 수행될 수 있으며, 본 명세서에 참고로 기술되어 있다. 바람직한 에칭 챔버는 미국 캘리포니아 산타 클라라 소재의 어플라이드 머티어리얼스 인코포레이티드로부터 이용가능한 IPS 챔버이다. 상기 특허는 절연층의 에칭을 기술하고 있으며, 본 명세서에 참고로 기술되어져 있다.
본 발명의 또 다른 상세설명은 본 발명의 실리콘 산화물 층을 증착하고 에칭하기 위한 특정 장치와, 그리고 이중 대머신 실리콘 산화물 층을 제조하기 위한 바람직한 증착 및 에칭 서열에 관한 것이다.
CVD 플라즈마 반응기 및 공정
본 발명이 수행된 방법인 적합한 CVD 플라즈마 반응기는 고 진공 영역(115)을 갖는 평행 플레이트 화학 증기 증착 반응기(110)의 수직 횡단면도인 도 3에 도시되어져 있다. 반응기(110)는 리프트 모터(114)에 의해상승 도는 하강되는 기판 지지판 또는 서셉터(112) 상에 놓여져 있는 기판 또는 웨이퍼(도시되지 않음)에 매니폴드 내의 천공을 통해 공정 가스를 분산시키기 위한 가스 분포 매니폴드(110)를 포함하고 있다. TEOS의 액체 분사에 일반적으로 이용되는 액체 분사 시스템(도시되지 않음)은 액체 유기실레인 및/또는 유기실록산 화합물을 분사시키기 위해 제공된다. 바람직한 유기실란은 가스이다.
반응기(110)는 저항성 가열 코일(도시되지 않음) 또는 외부 램프(도시되지 않음) 등의 공정 가스 및 기판을 가열을 포함한다. 도 3을 참조하면, 서셉터(112)는 지지 스템(113) 상에 장착되어 서셉터(112) (및 서셉터(112)의 상부면 상에 지지된 웨이퍼)는 매니폴드(111)에 인접한 하부 로딩/오프 로딩 위치와 상부 처리 위이 사이에서 제어가능하게 이동될 수 있다.
서셉터(112) 및 웨이퍼가 처리 위치(114)에 놓여져 있을 때, 서셉터는 매니폴드(124) 내부로 절연체(117) 및 공정 가스에 의해 둘러싸여져 있다. 처리 중에, 매니폴드(111)에 가스 유입구는 웨이퍼의 표면을 가로질러 반경방향으로 균일하게 분포되어 있다. 절기 밸브를 갖는 진공 펌프(132)는 챔버로부터 가스의 배기 속도를 제어한다.
매니폴드(111)에 도달하기 이전에, 증착 및 캐리어 가스는 결합되어 매니폴드(111)에 발송된 혼합 시스템(119)으로 가스 라인을 통해 입력된다. 선택적인 마이크로파 어플리케이터(128)는 산화 가스만을 분리시키는 부가의 에너지를 베공하기 위해 산화 가스에 대한 입력 가스 라인 상에 위치될 수 있다. 마이크로파 어플리케이터는 0 내지 6000 W를 제공한다. 일반적으로, 공정 가스 각각에 대한 공정 가스 공급 라인(118)은 (i)챔버 내부로 공정 가스의 유동을 자동 또는 수동으로 차단하기 위해 이용가능한 안전 차단 밸브(도시되지 않음), 및 (ii) 가스 공급 라인을 통해 가스 유동을 측정하는 물질 유동 제어기(도시되지 않음)을 또한 포함한다. 독서 가스가 공정 중에서 이용될 때, 일부 안전 차단 밸브는 종래의 배열에서 각각의 가스 라인 상에 위치된다.
반응기(110) 내에서 수행된 증착 공정은 열 공정 또는 플라즈마 강화 공정일 수 있다. 플라즈마 공정에서, 제어된 플라즈마는 일반적으로 (접지된 서셉터(112(와 함께) RF 전력 공급원(125)으로부터 분포 매니폴드(111)에 인가된 RF 에너지에 의해 웨이퍼에 인접하게 형성된다. 선택적으로, RF 전력은 서셉터(112)에 제공될 수 있으며, RF 전력은 다른 주파수에서 다른 성분에 제공될 수 있다. RF전력 공급원(125)은 고 진공 영역(115) 내부로 유입된 반으성 종의 분해를 강화시키기 위해 단일 또는 혼합된 주파수 RF 전력을 공급할 수 있다. 혼합된 주파수 RF 전력은 13.56MHz의 고 RF 주파수(RF1)에서 분포 매니폴드(111)에, 360 KHz의 저 RF 주파수(RF2)에서 서셉터(112)에 전력을 공급한다. 본 발명의 실리콘 산화물 층은일정한 저 레벨의 고 주파수의 RF 전력 또는 펄스 레벨의 고 주파수 RF 전력을 이용하여 생성될 수 있다. 펄스화된 RF 전력은 듀티 사이클의 대략 10 내지 30% 중에 대략 20W 내지 500 W에서 13.56MHz의 고 RF 전력, 가장 바람직하게 20W 내지 250W의 전력을 제공한다. 일정한 RF 전력은 바람직하게 대략 10W 내지 200 W에서 13.56MHz의 고 RF 전력, 가장 바람직하게 20W 내지 100W의 전력을 제공한다. 낮은 전력의 증착은 대략 -20℃ 내지 40℃의 온도에서 발생한다. 바람직한 온도 범위에서, 증착된 층은 증착 중에 부분적으로 중합되고 계속저인 층의 경화중에 중합이 완료된다.
실리콘 카바이드 층의 증착에 대해, 반응 영역 내부로 도입된 실질적인 산소량 없이 반응이 발생한다. 바람직하게, 13.56 MHz RF 전력원은 유기실리콘 화합물과 함께 챔버 내에서 플라즈마를 형성하기 위해 양극 및 음극에 대략 4.3 내지 10 와트/cm2의 전력 밀도로 대략 300 내지 700 와트를 인가시킨다. 기판 표면의 온도는 SiC의 증착 중에 대략 200 내지 400℃로 유지된다. 보다 최적의 공정에서, 트리메틸실란 또는 메틸실란 유량은 대략 50 내지 200 sccm이며, 헬륨 또는 아르곤의 유량은 대략 200 내지 1000 sccm이며, 챔버 압력은 대략 6 내지 10 Torr이며, RF 전력은 대략 5.7 내지 8.6 와트/cm2의 전력 밀도로 대략 400 내지 600 와트의 범위이며, 기판 표면 온도는 대략 300 내지 400℃에서 유지된다.
일반적으로, 챔버 라이닝, 분포 매니폴드(111), 서셉터(112), 및 다양한 다른 반응기 하드웨어는 알루미늄 또는 양극처리된 알루미늄 등의 재료로 제조된다. 이러한 CVD 반응기의 예는 본 발명의 양수인인 어플라이드 머티어리얼스 인코포레이티드에 의해 양도된 왕(Wang) 등에 의해 특허 허여된 "열 CVD/PECVD 반응기 및 실리콘 이산화물의 열 화학 증기 증착의 이용 및 원위치 다단 평면화 공정"으로 제목붙혀진 미국 특허 제 5,000,113호에 개시되어져 있다.
리프트 모터(114)는 처리 위치 및 하강, 웨이퍼 로딩 위치 사이에서 서셉터(112)를 상승 및 하강시킨다. 모터, 가스 혼합 시스템(119), 및 RF전력 공급원(125)은 제어 라인(136)을 거쳐 시스템 제어기(134)에 의해 제어된다. 반응기는 바람직한 실시예에서는 하드 디스크 드라이브인 메모리(138) 내에 저장된 시스템 제어 소프트웨어를 실행하는 시스템 제어기(134)에 의해 제어된 물질 유량 제어기(MFCs) 및 표준 또는 펄스화된 RF 발생기 등의 아나로그 어셈블리를 포함한다. 모터 및 광학 센서는 진공 펌프(132)의 절기 밸브 및 서셉터(112)를 위치선정하기 위한 모터 등의 이동가능한 기계식 어셈블리의 위치를 이동시키고 측정하기 위해 이용된다.
전술한 CVD 시스템은 단지 예시적인 목적으로 개시되어져 있으며, 전극 사이클로트론 공명(ECR) 플라즈마 CVD 장치, 유도 결합된 RF 고 밀도 플라즈마 CVD 장치, 또는 그 유사 장치등의 다른 플라즈마 CVD 설비가 이용될 수 있다. 부가적으로, 서셉터 설계, 히터 설계, RF 전력 접속부의 위치 등의 전술한 시스템의 변형이 또한 가능하다. 예를 들어, 웨이퍼는 저항 가열된 서셉터에 의해 지지되고 가열될 수 있다. 본 발명에 따른 예비가열된 층을 형성하기 위한 전처리 및 방법은 임의의 특정 장치 또는 임의의 특정 플라즈마 여기 방법으로 제한되지 않는다.
처리 챔버 내에 증착된 낮은 수치의 k 절연체의 에칭 속도는 소정의 탄소 및 수소 함량을 갖는 절연층을 증착하기 위해 공정 가스 유량 및 반응기 전력 레벨을 ㅈ절함으로써 제어된다. 표 1에 기술된 바람직한 절연층(A-D) 에 대한 Si-CH3, Si-H, 또는 C-H 결합 대 Si-O 결합의 상대 비는 도 4에 도시되어져 있다. 층(D)의 원자 분석에 근거하여, 층(A-D)의 추정된 수소 및 탄소 함량은 원자 중량 분율로 표 1에 도시되어져 있다. 도 4에서, A-C는 34 sccm의 메틸실란 유량을 나타내며, d는 68sccm의 유량을 나타낸다. A 및 D는 80W의 전력 레벨에 놓여져 있으며 B는 300W의 전력 레벨, 그리고 C는 20W의 전력 레벨을 나타낸다. 층(A-D)을 증착시키기 위한 나머지 조건은 표 1에 나타나 있다. 표 1 및 도 4는 본 발명의 실시예인 공정 조건의 변화에 따른 수소 및 탄소 함량의 가변도를 나타내고 있다. 탄소 또는 수소 함량의 변동은 하기에 보다 상세히 설명되어질 것처럼 낮은 탄소 함량 또는 낮은 수소 함량을 갖는 층의 에칭을 제공하기 위해 이용된다.
표 1. 가변 탄소 및 수소 함량에 대한 공정 조건
방법 A B C D
메틸실란(sccm) 34 34 34 68
N2O(sccm) 360 360 360 360
He(sccm) 2000 2000 2000 2000
전력(W) 80 300 20 80
간극(mils) 320 320 320 320
압력(torr) 3.0 3.0 3.0 3.0
추정 탄소 함량(원자 중량%) 8 5 9.5 10.5
추정 수소 함량(원자 중량%) 5 0.3 2.5 3
에칭 공정 및 챔버
절연층에 대한 바람직한 에칭 공정은 1998년 12월 1일 특허 허여된 미국 특허 제 5,843,847호에 개시되어져 있으며, 본 명세서에 참고로 기술되어져 있다. 바람직한 공정에서, 수직 및 수평 상호접속물 내의 측벽의 에칭은 측벽 상에서 응축되고 측벽의 에칭을 감소시키는 패시베이션 증착의 형성에 의해 제어된다. 에칭 가스는 탄소:산소 가스의 량에 따라 달라지는 고 선택도 또는 저 선택도를 제공하는 양으로 결합된 탄화불소 가스 및 탄소 산소 가스를 포함한다. 에칭 조성은 또한 대형 및 소형 크기의 프쳐에 대한 에칭 속도의 차이를 측정하는 저 마이크로로딩을 제공한다.
수소 및 탄소를 포함하는 실리콘 산화물 층에 대한 고 선택도의 에칭 및 간소된 마이크로로딘을 제공하기 위해, 탄소:산소 가스는 절연층으로부터 방출된 탄소 및 수소로 부터 에칭된 피쳐의 표면 상에 조성되는 과다 패시베이션 화합물을 제거하기 위해 실질적으로 조력한다. 에칭된 피쳐의 표면 상에 과다 패시베이션 층은 탄소:산소 가스가 에칭 가스 내에 포함되어 있을 대 측벽의 에칭을 제한하며, 패시베이션 층의 감소는 탄소:산소 가스의 유동을 감소시키거나 중지시킴으로써 발생한다.
도 5는 미국 캘리포니아 산타 클라라 소재의 어플라이드 머티어리얼스 인코포레이티드로부터 상업상 이용가능한 IPS ETCH 챔버 등의 단일 웨이퍼 처림 챔버(40)를 갖는 유동 결합된 RF 플라즈마 에칭 챔버를 도시하고 있다. 본 명세서에 도시된 에칭 챔버의 특정 실시예는 본 발명을 예시하기 위한 목적으로만 제공되며, 본 발명의 영역을 제한하려는 것이 아니다. 또 다른 유도 결합된 챔버는 또한 어플라이드 머티어리얼스 인코포레이티드로부터 이용가능한 절연체 에칭 MxP+ 챔버 등의 절연층을 에칭하기 위해 이용가능하다. 절연층은 평행한 평면 플라즈마 챔버 내에서 에칭될 수 있다.
도 5에 도시된 에칭 챔버는 일반적으로 대략 150 mTorr 이하의 압력으로 진공화되며, 기판은 처리 챔버(140)로 이송된다. 처리 챔버(140)의 중심과 일치하는 대칭(146) 축 둘레로 비평면 형식으로 집중되는 와인딩(144,192)을 갖는 이중 솔레노이드 코일(142,190)에 의해 처리 챔버 내에서 플라즈마가 발생된다. 선택적인 코일(194) 등의 다른 코일 배치가 당업자들에게는 명백할 것이다.
처리 챔버(140)는 원통형 측벽(150) 및 실링(152)에 의해 둘러싸여져 있다. 처리 영역(140)의 바닥에서 받침대(154)는 기판(156)을 지지한다. 처리 챔버(140)는 처리 챔버(140)의 하부를 둘러싼 펌프 환형 고리(160)로 환형 통로(158)를 통해 진공화된다. 환형 고리(160)의 내부는 바람직하게 교체가능한 라이너(160a)로 덮혀져 있다. 받침대(154)를 둘러싼 처분가능한 링(162) 및 측벽(150)의 바닥 엣지(150a)에 의해 환형 통로(158)가 형성된다. 공정 가스가 하나 이상의 가스 공급측(164A-C)을 통해 제공된다.
중심 솔레노이드 코일(142)는 중심 방사 히터(172)를 둘러싼 하우징(166) 둘레로 감겨져 있다. 제 1 플라즈마 공급원 RF 전력 공급측(168)은 내부 코일(142)에 연결되어 있으며, 제 2 전력 공급원(196)은 외부 코일(190)에 연결되어 있다. 또 다른 실시예에서, 단일 전력 공급원(197a)은 스플리터(196)를 이용하여 두 코일에 연결될 수 있다. 바이어스 전력 공급원(170)은 받침대(154)에 연결된다. 할로겐 램프 등의 부가의 방사 히터(172)는 실링 및 실링 위에 놓여진 냉각제 통로(174A)를 갖는 냉각판(174)의 비점유 영역에 장착된다. 원환체(175)는 챔버 실링(152) 위의 냉각판(174)을 고정시킨다. 복수의 축을 갖는 구멍(175A)은 히터 또는 램프(172)를 장착시키기 위한 원환체(175)를 통해 연장한다. 실링의 온도는 열전쌍(176)에 의해 감지된다. 우수한 열 접촉을 위해, 열 도전성 재료(173)는 원환체(175)와 챔버 실링(152), 및 원환체(175)와 냉각판(174) 사이에 위치된다.
텅스텐 할로겐 램프 등의 방사 히터(177)는 윈도우(178)를 통해 링을 가열시키기 위해 처분가능한 링(162) 아래에 위치된다. 링(162)의 온도는 링(162) 내의 구멍(162A) 내부로 연장가능한 온도 센서(179)를 이용하여 제어된다.
플라즈마를 국한하는 마그넷(180,182)은 플라즈마가 펌프 원형 고리(160)로 유동하는 것을 방지하거나 감소시키기 위해 완형의 개구(158)에 인접하게 제공된다. 교체가능한 라이너(160A)는 바람직하게 환형 고리(160)에 유입하는 임의의 활성 모노머 또는 종을 수집하는 온도로 냉각된다. 펌프 환형 고리(160)의 벽 내의 웨이퍼 슬릿(184)은 웨이퍼 유입 및 유출을 도모한다.
본 발명에 따른 에칭 공정은 고 에칭 속도 및 기판 상에 고 선택도를 갖는 절연층의 에칭을 제공한다. 에칭 공정에 이용되는 공정 가스는 (i) 절연층을 에칭하고 기판 상에 패시베이션 증착물을 형성하기 위한 탄화불소 가스 (ii) 패시베이션 증착물의 형성을 감소시키기 위한 탄소-산소 가스, 및 (iii) 기판 상에 패시베이션 증착물을 제거하기 위한 아르곤 또는 질소 함유 가스를 포함한다. 상기 가스의 조성 및 이에 대한 바람직한 용적 유량 비는 기술되지 않을 것이다.
탄화불소 가스는 기판 상에 절연층을 에칭하는 불소 함유 종을 형성할 수 있다. 예를 들어, 실리콘 이산화물 층은 처리 챔버(140)로부터 배기되는 휘발성 SiFX를 형성하기 위해 불소 함유 이온 및 중성원자에 의해 에칭된다. 적합한 탄화불소 가스는 탄소, 불소, 및 CF3,CF4, CH3F, CHF3, CH2F2, C2H4F6, C2F6, C3F6, C4F8, C2HF5, 및 C4F10등의 수소를 포함한다. 일반적으로, 공정 가스 내에 수소의 부재는 이방성 에칭 및 증가된 에칭 선택도를 초래하는 CF2라디컬 및 유리 탄소의 양을 증가시킨다. 바람직한 가스는 CF4, C2F6, 및 C4F8을 포함한다.
탄소:산소 가스는 필요할 때 기판 상에 패시베이션 증착물을 형성하는 탄소 함유 종의 형성 및 제거를 제어함으로써 에칭 선택도를 제공하기 위해 이용된다. 또한, 탄소:산소 가스는 패시베이션 증착물에서와 같이 에칭된 피쳐의 표면 상에 증착되는 중합체의 형성을 감소시키기 위해 다른 종과 반응하는 유리 산소 종의 형성을 강화시킨다. 예를 들어, CF2라디컬은 수직 이방성 에칭을 개선시키는 패시베이션 증착물로서 신규 에칭된 피쳐의 측벽 상에 증착되는 중합체를 형성하기 위해 중합된다. 이러한 이유로 인해, 탄소-산소 가스의 유량은 하부층 에칭 선택도에 고 절연체, 및 이방성 에칭을 제공하는 동시에 절연층을 신속하게 에칭하기 위해 충분한 불소 함유 종을 제공하기 위해 감소되거나 제거된다. 적합한 탄소:산소 가느는 예를 들어 CO,HCOOH,HCHO를 포함하며, CO에서 CO2가 바람직하다. 산소는 바이어스 및 트렌치의 측벽상에 형성되는 과다 패시베이션 증착물의 제거를 위해 부가된다.
산소 함유 가스는 처림 챔버(140)로부터 배기되는 휘발성 라디컬을 형성하기 위해 CF2라디컬의 일부와 반응하는 것으로 여겨진다. 종의 표면 또는 플라즈마 영역 내에서 산소 종의 증가는 기판 상에 형성된 패시베이션 증착물의 양을 감소시키기 위해 유리 탄소와 반응하며, 에칭 공정을 중지할 수 있는 과다하게 두꺼운 패시베이션 증착물의 증착을 방지한다.
선택적인 에칭을 위해, 탄화불소/탄소:산소 가스의 용적 유량비는 신규하게 에칭된 피쳐의 표면 상에 패시베이션 증착물의 형성 속도가 상이하게 낮은 k 값을 갖는 절연 재료에 대해 서로 다르도록 선택된다. 보다 신속한 에칭 속도를 갖는 절연 재료에 대해, 패시베이션 증착물의 형성 속도는 패시베이션 증착물의 제거 속도와 거의 동일하다. 보다 느린 에칭 속도를 갖는 낮은 절연재료에 대해, 패시베이션 증착물의 형성 속도는 패시베이션 증착물의 제거 속도를 초과한다. 이는 고 에칭 선택도 비를 제공하며, 예를 들어, 적어도 대략 3:1의 에칭 선택비를 제공하는 동시에 적어도 대략 400 nm/min, 보다 일반적으로 600 내지 900 nm/min의 고 에칭 속도에서 절연층을 에칭하며, 에칭 속도 마이크로로딩이 감소된다. 기판이 실리콘 질화물 또는 실리콘 카바이드 등의 절연층 아래에 하부층 재료를 포함할 때, 탄화불소/탄소:산소 가스의 용적 유량비는 에칭 절연체 대 레지스트의 에칭 선택도, 확산 방벽층, 또는 반사 방지 층 등의 재료의 특정 결합에 대한 에칭 선택도 비를 증가시키기 위해 맞출 수 있다. 탄화불소/탄소:산소 함유 가스의 용적 유량비는 에칭된 피쳐의 측벽이 기판 상에 절연층의 표면과 적어도 대략 87°의 각도를 형성하는 완만한 표면을 갖도록 조절될 수 있다. 용적 유량비는 본 발명의 영역으로부터 벗어남없이 특정 에칭 선택도, 에칭 속도 마이크로로딩, 도는 에칭 속도를 달성하기 위해 피쳐의 화상비 등의 재료의 상이한 조합, 및 피쳐의 형상에 대해 맞출 수 있다.
바람직하게, 신규하게 에칭된 피쳐의 측벽 상에 패시베이션 증착물을 스퍼터링 오프하는 이온화된 스퍼터링 종을 형성하기 위해 공정 가스에 비활성 가스가 부가된다. 비활성 가스는 고정 가스의 분리를 강화시키는 이온화된 준안정 상태를 형성하기 위해 또한 이온화된다. 따라서, 비활성 가스가 광번위한 여기 에너지를 갖는 것이 바람직하며, 공정 가스의 해리를 증진시키는 에너지 전달 반응이 여기된 비활성 가스 및 공정 가스 사이에서 발생한다. 적합한 비활성 가스는 아르곤, 헬륨, 네온, 크세논, 및 크립톤을 포함하며, 그 중 아르곤이 바함직하다. 적합한 비활성 가스는 기판의 패시베이션 증착물을 스퍼터링을 조력하고 공정 가스의 분리를 강화시키기 위해 공정 가스에 부가된다. 그러나, 과다한 비활성 가스의 유동은 기판 상에 레지스트의 과다한 스퍼터링을 발생시켜, 레지스트 페이스팅, 레지스트 하부의 절연층의 에칭, 및 고 프로파일의 마이크로 로딩을 초래한다.
실리콘 산화물 층을 함유한 탄소를 에칭하기 위해 적합한 바람직한 공정 가스의 조성은 아르곤, CO, 및 CF4, C2F6, C4F8로부터 선택된 하나 이상의 가스 혼합물을 포함한다. 본문에 기술된 공정 챔버의 용적에 대해, (i) CF4의 적합한 유량이 대략 0 내지 80 sccm의 범위를 갖는다. (ii) C4F8의 적합한 유량은 대략 0 내지 40 sccm, 보다 바람직하게 대략 5 내지 30 sccm의 범위를 갖는다. (iii) CO의 적합한 유량은 대략 0 내지 200 sccm, 보다 바람직하게 대략 20 내지 150 sccm의 범위를 갖는다. 그리고 (iv) 아르곤의 적합한 유량은 대략 50 내지 400 sccm, 보다 바람직하게 대략 100 내지 300 sccm의 범위를 갖는다. 실제적인 유량이 챔버(140)의 체적에 다라 달라짐으로 인해, 본 발명은 본문에 기술된 유량으로 제한되지 않는다.
8인치의 기판 상에서 바람직한 절연층에 수직 상호접속물의 에칭을 위해, 에칭 가스는 바람직하게 대략 10 내지 80 sccm의 하나 이상의 탄화불소 및 대략 100 내지 200 sccm의 탄소:산소 가스의 범위를 갖는다. 수직 상호접속물의 에칭 중에, 탄화불소 가스의 혼합물은 패시베이션 증착물이 특정 탄화불소 가스의 상대적인 양을 변경시키거나 탄화불소 가스 및 탄소:산소 가스의 상대적인 양을 변경시킴으로써 제어될 수 있다. 바람직한 캐리어 가스는 대략 100 내지 300 sccm의 아르곤으로 구성된다.
8인치의 기판 상에서 바람직한 절연층에 수평 상호접속물의 에칭을 위해, 에칭 가스는 바람직하게 대략 5 내지 80 sccm의 하나 이상의 탄화불소 및 대략 5 sccm 이하의 탄소:산소 가스의 범위를 갖는다. 수평 상호접속물의 에칭 중에, 탄화불소 가스의 혼합물은 패시베이션 증착물이 탄화불소 가스의 유량을 조절함으로써 쉽게 제어된다 하더라도, 패시베이션을 제어하는데 이용될 수 있다. 바람직한 캐리어 가스는 대략 100 내지 300 sccm의 아르곤으로 구성된다.
본 발명의 에칭 공정은 에칭 속도 마이크로로딩 및 절연 에칭 속도를 희생시키지 않고 탄소를 함유한 절연층의 비선택 또는 선택 에칭을 제공한다. 에칭 선택비에 의해, 절연층의 에칭 속도 대 다른 재료의 인접한 층의 에칭 속도의 비는 하부 반사 방지, 확산 방벽, 실리콘 질화물, 또는 실리콘 카바이드 및 상부 레지스트 층을 포함한다. 고 에칭 속도, 저 마이크로로딩, 및 고 에칭 선택도의 결합은 기판으로부터 패시베이션 종의 증착 및 제거 속도를 균형을 맞추거나 절연층을 에칭하기위해 이용가능한 불소 함유 종의 량을 제어함으로써 얻어진다. 과다 패시베이션 증착물이 총괄적인 절연 에칭 속도를 감소시키고 에칭 속도 마이크로로딩을 증가시키는 중에, 증착의 억제 또는 중합체의 형성은 에칭 선택도를 감소시킨다.
본 발명은 하기의 실시예에 의해 보다 상세히 기술되어질 것이며 본 발명의 영역을 제한하려는 것은 아니다.
실시예 1
제 1 산화 메틸실란 층은 어플라이드 머티어리얼스, 인코포레이티드로부터 이용가능한 DxZ 챔버 내에 위치된 8인치 실리콘 기판 상에 증착되며, 3.0 Torr의 챔버 압력 및 15℃의 온도에서 반응성 가스는 하기와 같이 유동한다.
메틸실란, CH3-SiH334 sccm
일산화질소, N2O 360 sccm
헬륨, He 2000 sccm
기판은 가스 분포 샤워헤드로부터 320 mil 떨어져 위치되며, 300 W의 고 주파 RF 전력(13MHz)은 원자 중량비로 대략 5%의 탄소, 및 원자 중량비로 대략 0.3%의 수소를 함유한 제 1 산화된 메틸실란 층의 플라즈마가 강화된 증착에 대해 샤워헤드에 인가되며, 상기 제 1 층은 적어도 5000Å의 두께를 갖는다. 이때, 메틸실란의 유량은 68 sccm으로 증가되며, 원자 중량비로 10.5%의 탄소 및 원자 중량비로 대략 3%의 수소를 함유한 제 2 산화된 메틸실란 층은 80W의 전력 레벨에서 증착되며, 상기 제 2 층은 적어도 1000Å의 두께를 갖는다. 이때, 메틸실란의 유동은 34 sccm으로 감소되며, 대략 5%의 탄소 및 0.3%의 수소를 함유한 제 3 산화된 메틸실란 층의 증착은 300W의전력 레벨에서 증착된다. 증착된 절연층은 잔여 수분을 제거하기 위해 400℃에서 경화되며, 기판은 이중 대머신 구조를 에칭하기 위해 이동된다.
종래의 포토리소그래픽 공정에서, 네모아 케미컬 컴퍼니의 듀퐁에 의해 제조된 "RISTON"등의 포토레지스트는 제 3 산화된 메틸실란 층 상에 대략 0.4 내지 1.3 마이크론 두께로 적용되며, 절연층 내에 에칭되어질 바이어스는 피쳐의 소정의 형상에 대응하는 마스크를 통해 광 패턴에 레지스트를 노출시킴으로써 형성된다. 레지스트의 노출되지 않은 부분 아래의 절연층은 어플라이드 머티어리얼스 인코포레이티드로부터 이용가능한 IPS ETCH 챔버 내에서 에칭되며, 하기의 공정 가스 량을 이용한다.
C4F820 sccm
CF440 sccm
CO150 sccm
아르곤 Ar250 sccm
패턴화된 기판은 에칭 챔버의 음극 받침대 상에 위치되며, 챔버는 대략 30 mTorr의 압력에서 유지된다. 대략 2000 와트의 전력 레벨에서 이중 솔레노이드 코일에 RF 전압을 인가시킴으로써 플라즈마가 발생된다. 1000 와트의 바이어스 전력은 음극 받침대에 인가된다. 기판은 신규하게 에칭된 피쳐의 측벽 상에 얇은 층의 패시베이션 증착물을 유지하기 위해 이면 헬륨의 유동을 이용하여 -10℃로 냉각 또는 가열된다. 에칭 공정은 제 3 산화된 메틸실란 층 내에 바이어스를 에칭하기 위해 충분한 시간동안 수행된다. 제 2 산화된 메틸실란 층을 통한 계속된 바이어스의 에칭은 하기의 가스 유량으로 30 mTorr에서 수행된다.
C4F80 sccm
CF460 sccm
CO150 sccm
아르곤 Ar250 sccm
에칭 공정은 제 2 산화된 메틸실란 층을 통해 에칭하기 위해 충분한 시간동안 수행된다. 제 1 산화된 메틸실란 층을 통한 계속된 에칭은 하기의 가스 유량으로 30 mTorr에서 수행된다.
C4F820 sccm
CF440 sccm
CO150 sccm
아르곤 Ar250 sccm
에칭 공정은 제 1 산화된 메틸실란 층을 통해 에칭하기 위해 충분한 시간동안 수행된다. 과다 에칭은 유량에서 하기의 변화로 수행된다.
C4F820 sccm
CF440 sccm
CO100 sccm
아르곤 Ar250 sccm
오버에칭 공정은 제 1 산화된 메틸실란 층을 통해 모든 바이어스를 완료하기 위해 충분한 시간동안 1600 W의 이중 솔레노이드 전력 레벨, 및 1000W의 음극 받침대 전력 레벨에서 수행된다.
에칭된 웨이퍼의 SEM 포토는 (i)절연 에칭 속도, (ii) 절연 에칭 대 포토레지스트 에칭의 에칭 선택도 비, (iii) 에칭 속도 균일도, 및 (iv) % 에칭 속도 마이크로로딩을 측정하기 위해 이용된다. 바이어스 에칭 속도에 대한 결과는 하기에 나타나 있다. 에칭 속도는 기판 내에서 에칭된 피쳐의 깊이를 측정함으로써 계산된다. 에칭 선택도 비는 절연층(20)의 에칭 속도 대 포토레지스트 층의 에칭 속도의 비로부터 계산된다. 에칭 속도 균일도는 적어도 15개의 상이하게 측정된 점을 이용하여 계산된다. % 에칭 속도 마이크로로딩은 기판 상에 상이한 크기를 갖는 피쳐를 에칭할 때 얻어진 에칭 속도의 차이의 측정치다. 하기의 실시예에서, % 에칭 속도 마이크로로딩은 대략 0.5 마이크론의 직경 및 대략 0.25 마이크론의 직경을 갖는 소형 구경을 갖는 대형 구경에 대해 측정되며, 에칭 속도는 기판의 중심 및 주변부 엣지에 대해 평균화된다.
구형 포토레지스트는 산소 플라즈마에 의해 스트리핑되며 포토레지스트는 트렌치 등의 수평 상호접속물을 형성하기 위해 재인가되며 패턴화된다. 노출되지 않은 레지스트 부분의 아래의 절연층은 IPS ETCH 챔버 내에서 에칭 스톱 층 아래로 선택적으로 에칭되며, 하기의 가스 유량으로 7 mTorr에서 수행된다.
C4F819 sccm
CF40 sccm
CO0 sccm
아르곤 Ar100 sccm
대략 1400 와트의 전력 레벨을 갖는 이중 솔레노이드 코일에 RF 전압을 인가시킴으로써 플라즈마가 발생된다. 음극 받침대 전력 레벨은 1500 와트에서 설정된다. 기판은 신규하게 에칭된 피쳐의 측벽 상에 얇은 층의 패시베이션 증착물을 유지하기 위해 이면 헬륨의 유동을 이용하여 +10℃로 냉각 또는 가열된다. 에칭 공정은 제 3 산화된 메틸실란 층을 통해 모든 트렌치를 에칭하기 위해 충분한 시간동안 수행된다.
또 다른 실시예로서, 트렌치의 에칭은 대략 50%의 가스 유량을 증가시키고, 솔레노이드 코일에 전력을 대략 1000 W로 증가시킴으로써 20 mTorr의 고압에서 개시되며, 에칭 조건은 제 2 산화된 메틸실란 층 위에서 중지하기 위해 트렌치의 비 활성적인 에칭에 대해 7mTorr의 저압에서 변경될 수 있다.
에칭된 웨이퍼의 SEM 포토는 에칭 성능을 측정하기 위해 다시 이용되며, 그 결과는 에칭 단계의 에칭에 대해 하기에 도시되어져 있다.
표 2. 실시예 1에 대한 에칭 성능
) 제 1 Via 제 2 Via 제 3 Via OE 트렌치
에칭 속도(Å/min) 750 1200 750 1700 2400
선택도 3:1 3.5:1 3:1 3.5:1 1.2:1
균일도 ±10% ±5% ±10% ±5% ±5%
μ-로딩 -% 10% -% 10% 15%
실시예 2
전술한 실시예는 실리콘 화합물의 유동 및 전력 레벨을 변경시킴으로써 단일 챔버 내에서 절연층을 증착시킨다. 이러한 실시예는 하기에서와 같이 제 1 절연층에 대해 메틸실란을 TEOS 로 교체함으로써 제 1 실시예를 변경시킨다.
제 1 산화된 TEOS 층은 어플라이드 머티어리얼스, 인코포레이티드로부터 이용가능한 DxZ 챔버 내에 위치된 8인치 실리콘 기판 상에 증착되며, 3.0 Torr의 챔버 압력 및 350℃의 온도에서 반응성 가스는 하기와 같이 유동한다.
TEOS,(CH3-CH2-O-)4-Si34 sccm
산소, O2360 sccm
헬륨, He 2000 sccm
기판은 가스 분포 샤워헤드로부터 320 mil떨어져 위치되며, 750 W의 고 주파 RF 전력(13MHz)은 원자 중량비로 대략 1%의 탄소, 및 원자 중량비로 대략 0.1%의 수소를 함유한 실리콘 산화물 층의 플라즈마가 강화된 증착에 대해 샤워헤드에 인가되며, 상기 제 1 층은 적어도 5000Å의 두께를 갖는다. 그리고 나서, 제 2 및 제 3 절연층의 증착은 실시예 1에 기술되어진 메틸실란을 이용하여 계속된다.
이중 대머신 구조의 에칭은 증착된 TEOS 층 내에 수직 상호접속물을 형성하고 수직 상호접속물의 오버에칭에 대한 에칭 조건을 제외한 실시예 1 에서 기술되어진 것과 같이 하기에 따라 수행된다.
C4F815 sccm
CF420 sccm
CO0 sccm
아르곤 Ar350 sccm.
하부 실리콘 산화물 층의 에칭 및 수직 상호 연결물의 과다 에칭중에, 이중 솔레노이드 코일에 2200W의 RF 전력 및 바이어스 전극에 1400 W의 RF 전력을 인가함으로써 플라즈마가 발생된다. 기판은 신규하게 에칭된 피쳐의 측벽 상에 얇은 층의 패시베이션 증착물을 유지하기 위해 이면 헬륨의 유동을 이용하여 -10℃로 냉각 또는 가열된다.
상기 설명에서는 본 발명의 바람직한 실시예를 참조하여 본 발명을 상세하게 설명하였지만, 본 기술 분야의 숙련된 당업자들은 하기의 특허 청구범위에 기재된 본 발명의 사상 및 영역을 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명은 대략 4.0 또는 그 이하의 절연 상수(낮은 k 값)를 갖는 하나 이상의 절연층을 에칭하기 위한 방법으로서, 탄소:산소 가스 대 하나 이상의 탄화불소 가스의 첨가로 낮은 에칭 선택도에서 신속한 에칭 속도를 제공할 수 있다. 또한, 탄소: 산소 가스는 수평 상호접속물을 형성할 때 등의 인접한 절연층의 선택 에칭이 요구될 때 에칭 가스로부터 감소되거나 생략될 수 있다.

Claims (20)

  1. 금속간 절연층을 증착시키고 에칭하기 위한 방법에 있어서,
    대략 4.0 이하의 절연 상수를 갖는 제 1 절연층을 증착시키는 단계와,
    상기 제 1 절연층 상에 대략 4.0 이하의 절연 상수를 갖는 제 2 절연층을 증착시키는 단계와, 그리고
    제 2 절연층이 제 1 절연층에 대한 에칭 속도 보다 적어도 3배 더 큰 에칭 속도를 갖는 조건 하에서 상기 제 2 절연층을 에칭하는 단계를 포함하는 방법.
  2. 제 1 항에 있어서, 상기 제 1 절연층은 실리콘, 산소, 및 원자 중량비로 적어도 5%의 탄소를 포함하며, 상기 제 2 절연층은 실리콘, 산소, 및 상기 제 1 절연층 내에 함유된 상기 탄소 함량의 대략 2/3 이하의 탄소를 함유하는 방법.
  3. 제 2항에 있어서, 상기 제 1 절연층은 하나 이상의 탄화불소 화합물 및 하나 이상의 탄소:산소 화합물을 포함하는 제 1 가스 혼합물과 수직 상호접속물을 형성하기 위해 에칭되며, 상기 제 2 절연층은 하나 이상의 탄화불소 화합물를 포함하며 주로 탄소:산소 화합물을 포함하지 않는 제 2 가스 혼합물과 수평 상호접속물을 형성하기 위해 에칭되는 방법.
  4. 제 3 항에 있어서, 상기 탄소:산소 화합물은 일산화탄소로 구성되는 방법.
  5. 제 1 항에 있어서, 상기 제 1 절연층은 실리콘, 산소, 탄소, 및 원자 중량비로 적어도 1%의 수소를 포함하며, 상기 제 2 절연층은 실리콘, 산소, 탄소, 및 상기 제 1 절연층에 함유된 수소 함량의 적어도 1/5 이하의 수소를 포함하는 방법.
  6. 제 5 항에 있어서, 상기 제 1 절연층은 하나 이상의 탄화불소 화합물 및 하나 이상의 탄소:산소 화합물을 포함하는 제 1 가스 혼합물과 수직 상호접속물을 형성하기 위해 에칭되며, 상기 제 2 절연층은 하나 이상의 탄화불소 화합물을 포함하며 주로 탄소:산소 화합물을 포함하지 않는 제 2 가스 혼합물과 수평 상호접속물을 형성하기 위해 에칭되는 방법.
  7. 제 6항에 있어서, 상기 탄소:산소 화합물은 일산화탄소로 구성되는 방법.
  8. 제 1 항에 있어서, 상기 제 1 및 제 2 절연층은 유기실리콘 화합물을 산화시킴으로써 증착되는 방법.
  9. 제 8항에 있어서, 상기 유기실리콘 화합물은 메틸실란 또는 트리메틸실록산으로 구성되는 방법.
  10. 제 1항에 있어서, 상기 제 1 절연층은 대략 4.0 이하의 절연 상수를 갖는 제 3 절연층 위에 증착되는 방법.
  11. 금속간 절연층을 증착시키기 위한 이중 대머신 방법에 있어서,
    제 1 유기실리콘 화합물을 산화시킴으로써 적어도 4 이하의 절연 상수를 갖는 제 1 절연층을 증착시키는 단계와,
    제 2 유기실리콘 화합물을 산화시킴으로써 적어도 4 이하의 절연 상수를 갖는 제 2 절연층을 증착시키는 단계와,
    제 3 유기실리콘 화합물을 산화시킴으로서 적어도 4 이하의 절연 상수를 갖는 제 3 절연층을 증착시키는 단계와,
    수직 상호접속물을 형성하기 위해 상기 제 1 및 제 2 절연층을 에칭하는 단계와, 그리고
    상기 제 3 절연층이 상기 제 2 절연층에 대한 에칭 속도 보다 적어도 3배 더 큰 에칭 속도를 갖는 조건 하에서 수평 상호접속물을 형성하기 위해 상기 제 3 절연층을 에칭하는 단계를 포함하는 방법.
  12. 제 11항에 있어서, 상기 제 1 , 제 2, 및 제 3 유기실리콘 화합물은 동일한 화합물인 방법.
  13. 제 12항에 있어서, 상기 유기실리콘 화합물은 메틸실란 및 트리메틸실록산으로 구성되는 군으로부터 선택되는 방법.
  14. 제 12항에 있어서, 상기 제 2 절연층은 실리콘, 산소, 원자 중량비로 적어도 5%의 탄소, 및 원자 중량비로 적어도 1%의 수소를 포함하며, 상기 제 1 및 제 3 절연층은 실리콘, 산소, 상기 제 2 절연층 내의 탄소 함량의 2/3 이하의 탄소, 및 상기 제 2 절연층 내의 수소 함량의 1/5 이하의 수소를 포함하는 방법.
  15. 제 12항에 있어서, 상기 제 2 절연층은 하나 이상의 탄화불소 화합물 및 하나 이상의 탄소 :산소 화합물을 포함하는 제 1 가스 혼합물을 갖는 수직 상호접속물을 형성하기 위해 에칭되며, 제 1 가스 혼합물은 상기 탄화불소 화합물의 총괄 체적 보다 더 큰 상기 탄소:산소 화합물의 총괄 체적을 포함하며, 그리고
    상기 제 3 절연층은 하나 이상의 탄화불소 화합물을 포함하는 제 2 가스 혼합물을 갖는 수평 상호접속물을 형성하기 위해 에칭되며, 제 2 가스 혼합물은 상기 탄소:산소 화합물의 총괄 체적 보다 더 큰 상기 탄화불소 화합물의 총괄 체적을 포함하는 방법.
  16. 제 15항에 있어서, 상기 수직 상호접속물은 일산화탄소를 함유하고 있는 가스로 에칭되며, 상기 수평 상호접속물은 일산화탄소를 포함하지 않는 가스로 에칭되는 방법.
  17. 저 절연 상수를 갖는 층을 증착하기 위한 방법에 있어서,
    가변 함량의 실리콘, 산소, 탄소, 및 수소를 가지며 대략 4 이하의 절연 상수를 갖는 제 1 및 제 2 절연층을 얻기 위해 유기실리콘 화합물을 증착하기 위한 하나 이상의 공정 조건을 변경시키는 단계와, 그리고
    상기 제 2 절연층이 상기 제 1 절연층에 대한 에칭 속도 보다 적어도 3배 더 큰 에칭 속도를 갖는 조건을 이용하여 상기 제 2 절연층을 에칭하는 단계를 포함하는 방법.
  18. 제 17항에 있어서, 상기 제 1 절연층은 원자 중량비로 적어도 5%의 탄소, 또는 원자 중량비로 적어도 1%의 수소를 포함하며, 상기 제 2 절연층은 제 1 실리콘 산화물 층에서의 상기 탄소의 2/3 이하 또는 상기 제 1 실리콘 산화물 층에서의 상기 수소의 1/5 이하를 함유하는 방법.
  19. 제 18항에 있어서, 상기 제 2 절연층은 하나 이상의 탄화불소를 포함하며 주로 탄소:산소 화합물을 포함하지 않는 제 1 가스 혼합물로 수평 상호접속물을 형성하기 위해 에칭되는 방법.
  20. 제 17항에 있어서, 상기 제 2 절연층과 유사한 실리콘, 산소, 탄소, 및 수소 함량을 갖는 제 3 절연층 위에 상기 제 1 절연층을 증착시키는 단계를 더 포함하는 방법.
KR1020000031621A 1999-06-09 2000-06-09 절연층을 증착하고 에칭하기 위한 방법 KR100661201B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/329,012 US6340435B1 (en) 1998-02-11 1999-06-09 Integrated low K dielectrics and etch stops
US09/329,012 1999-06-09

Publications (2)

Publication Number Publication Date
KR20010007315A true KR20010007315A (ko) 2001-01-26
KR100661201B1 KR100661201B1 (ko) 2006-12-22

Family

ID=23283469

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000031621A KR100661201B1 (ko) 1999-06-09 2000-06-09 절연층을 증착하고 에칭하기 위한 방법

Country Status (5)

Country Link
US (4) US6340435B1 (ko)
EP (1) EP1059664A3 (ko)
JP (1) JP2001110789A (ko)
KR (1) KR100661201B1 (ko)
TW (1) TW473870B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101046467B1 (ko) * 2004-03-15 2011-07-04 어플라이드 머티어리얼스, 인코포레이티드 낮은 ｋ 유전체들의 접착력을 증가시키기 위한 플라즈마처리 방법
KR20180119133A (ko) * 2017-04-24 2018-11-01 램 리써치 코포레이션 패터닝 애플리케이션들을 위한 ale (atomic layer etch), 반응성 전구체들 및 에너제틱 소스들

Families Citing this family (378)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6660656B2 (en) 1998-02-11 2003-12-09 Applied Materials Inc. Plasma processes for depositing low dielectric constant films
US6287990B1 (en) 1998-02-11 2001-09-11 Applied Materials, Inc. CVD plasma assisted low dielectric constant films
US6054379A (en) 1998-02-11 2000-04-25 Applied Materials, Inc. Method of depositing a low k dielectric with organo silane
US6593247B1 (en) 1998-02-11 2003-07-15 Applied Materials, Inc. Method of depositing low k films using an oxidizing plasma
US6340435B1 (en) 1998-02-11 2002-01-22 Applied Materials, Inc. Integrated low K dielectrics and etch stops
US6303523B2 (en) 1998-02-11 2001-10-16 Applied Materials, Inc. Plasma processes for depositing low dielectric constant films
WO1999052135A1 (en) * 1998-04-02 1999-10-14 Applied Materials, Inc. Method for etching low k dielectrics
US6680248B2 (en) 1998-06-01 2004-01-20 United Microelectronics Corporation Method of forming dual damascene structure
US6759306B1 (en) 1998-07-10 2004-07-06 Micron Technology, Inc. Methods of forming silicon dioxide layers and methods of forming trench isolation regions
JP2000106397A (ja) * 1998-07-31 2000-04-11 Sony Corp 半導体装置における配線構造及びその形成方法
US6635583B2 (en) * 1998-10-01 2003-10-21 Applied Materials, Inc. Silicon carbide deposition for use as a low-dielectric constant anti-reflective coating
JP2000174123A (ja) * 1998-12-09 2000-06-23 Nec Corp 半導体装置及びその製造方法
US6503818B1 (en) * 1999-04-02 2003-01-07 Taiwan Semiconductor Manufacturing Company Delamination resistant multi-layer composite dielectric layer employing low dielectric constant dielectric material
US6821571B2 (en) * 1999-06-18 2004-11-23 Applied Materials Inc. Plasma treatment to enhance adhesion and to minimize oxidation of carbon-containing layers
WO2000079586A1 (fr) * 1999-06-24 2000-12-28 Hitachi, Ltd. Procede de production de dispositif a circuit integre semi-conducteur et dispositif a circuit integre semi-conducteur
US6251770B1 (en) * 1999-06-30 2001-06-26 Lam Research Corp. Dual-damascene dielectric structures and methods for making the same
US6727588B1 (en) * 1999-08-19 2004-04-27 Agere Systems Inc. Diffusion preventing barrier layer in integrated circuit inter-metal layer dielectrics
TW455948B (en) * 1999-09-13 2001-09-21 Motorola Inc Process for etching an insulating layer and forming a semiconductor device
US6593653B2 (en) * 1999-09-30 2003-07-15 Novellus Systems, Inc. Low leakage current silicon carbonitride prepared using methane, ammonia and silane for copper diffusion barrier, etchstop and passivation applications
US6156743A (en) * 1999-10-18 2000-12-05 Whitcomb; John E. Method of decreasing fatigue
JP4381526B2 (ja) * 1999-10-26 2009-12-09 東京エレクトロン株式会社 プラズマエッチング方法
GB0001179D0 (en) * 2000-01-19 2000-03-08 Trikon Holdings Ltd Methods & apparatus for forming a film on a substrate
GB2398168B (en) * 2000-01-19 2004-09-15 Trikon Holdings Ltd Methods and apparatus for forming a film on a substrate
WO2001084626A1 (en) * 2000-04-28 2001-11-08 Tokyo Electron Limited Semiconductor device having a low dielectric film and fabrication process thereof
US6562189B1 (en) * 2000-05-19 2003-05-13 Applied Materials Inc. Plasma reactor with a tri-magnet plasma confinement apparatus
KR100326317B1 (ko) * 2000-07-06 2002-03-08 윤종용 실리카 미세 구조물의 제작 방법
US6607675B1 (en) * 2000-08-29 2003-08-19 Applied Materials Inc. Method of etching carbon-containing silicon oxide films
US6762132B1 (en) 2000-08-31 2004-07-13 Micron Technology, Inc. Compositions for dissolution of low-K dielectric films, and methods of use
US6465366B1 (en) * 2000-09-12 2002-10-15 Applied Materials, Inc. Dual frequency plasma enhanced chemical vapor deposition of silicon carbide layers
US6531398B1 (en) 2000-10-30 2003-03-11 Applied Materials, Inc. Method of depositing organosillicate layers
TW479315B (en) * 2000-10-31 2002-03-11 Applied Materials Inc Continuous depostiton process
US6753258B1 (en) * 2000-11-03 2004-06-22 Applied Materials Inc. Integration scheme for dual damascene structure
US6737727B2 (en) * 2001-01-12 2004-05-18 International Business Machines Corporation Electronic structures with reduced capacitance
US6893969B2 (en) * 2001-02-12 2005-05-17 Lam Research Corporation Use of ammonia for etching organic low-k dielectrics
US6537733B2 (en) * 2001-02-23 2003-03-25 Applied Materials, Inc. Method of depositing low dielectric constant silicon carbide layers
US6603204B2 (en) * 2001-02-28 2003-08-05 International Business Machines Corporation Low-k interconnect structure comprised of a multilayer of spin-on porous dielectrics
US6710450B2 (en) * 2001-02-28 2004-03-23 International Business Machines Corporation Interconnect structure with precise conductor resistance and method to form same
US7781327B1 (en) 2001-03-13 2010-08-24 Novellus Systems, Inc. Resputtering process for eliminating dielectric damage
US8043484B1 (en) 2001-03-13 2011-10-25 Novellus Systems, Inc. Methods and apparatus for resputtering process that improves barrier coverage
US6764940B1 (en) 2001-03-13 2004-07-20 Novellus Systems, Inc. Method for depositing a diffusion barrier for copper interconnect applications
US7186648B1 (en) 2001-03-13 2007-03-06 Novellus Systems, Inc. Barrier first method for single damascene trench applications
US6896968B2 (en) * 2001-04-06 2005-05-24 Honeywell International Inc. Coatings and method for protecting carbon-containing components from oxidation
US6486059B2 (en) * 2001-04-19 2002-11-26 Silicon Intergrated Systems Corp. Dual damascene process using an oxide liner for a dielectric barrier layer
US6879046B2 (en) * 2001-06-28 2005-04-12 Agere Systems Inc. Split barrier layer including nitrogen-containing portion and oxygen-containing portion
US6410426B1 (en) * 2001-07-09 2002-06-25 Texas Instruments Incorporated Damascene cap layer process for integrated circuit interconnects
US20030008490A1 (en) * 2001-07-09 2003-01-09 Guoqiang Xing Dual hardmask process for the formation of copper/low-k interconnects
GB0117600D0 (en) * 2001-07-19 2001-09-12 Trikon Holdings Ltd Semiconductor structure
US6570256B2 (en) * 2001-07-20 2003-05-27 International Business Machines Corporation Carbon-graded layer for improved adhesion of low-k dielectrics to silicon substrates
US6727183B1 (en) * 2001-07-27 2004-04-27 Taiwan Semiconductor Manufacturing Company Prevention of spiking in ultra low dielectric constant material
US20030027413A1 (en) * 2001-08-01 2003-02-06 Ting Tsui Method to improve the adhesion of dielectric layers to copper
US20030027427A1 (en) * 2001-08-06 2003-02-06 Applied Materials, Inc. Integrated system for oxide etching and metal liner deposition
US6762127B2 (en) * 2001-08-23 2004-07-13 Yves Pierre Boiteux Etch process for dielectric materials comprising oxidized organo silane materials
US7067440B1 (en) 2001-08-24 2006-06-27 Novellus Systems, Inc. Gap fill for high aspect ratio structures
US6914004B2 (en) * 2001-09-28 2005-07-05 Texas Instruments Incorporated Method for via etching in organo-silica-glass
US6864180B2 (en) * 2001-10-02 2005-03-08 International Business Machines Corporation Method for reworking low-k polymers used in semiconductor structures
US6759327B2 (en) 2001-10-09 2004-07-06 Applied Materials Inc. Method of depositing low k barrier layers
US7303995B2 (en) * 2001-10-18 2007-12-04 Macronix International Co., Ltd. Method for reducing dimensions between patterns on a photoresist
US6905968B2 (en) * 2001-12-12 2005-06-14 Applied Materials, Inc. Process for selectively etching dielectric layers
US6838393B2 (en) * 2001-12-14 2005-01-04 Applied Materials, Inc. Method for producing semiconductor including forming a layer containing at least silicon carbide and forming a second layer containing at least silicon oxygen carbide
US7091137B2 (en) * 2001-12-14 2006-08-15 Applied Materials Bi-layer approach for a hermetic low dielectric constant layer for barrier applications
US6699784B2 (en) 2001-12-14 2004-03-02 Applied Materials Inc. Method for depositing a low k dielectric film (K>3.5) for hard mask application
US6890850B2 (en) * 2001-12-14 2005-05-10 Applied Materials, Inc. Method of depositing dielectric materials in damascene applications
US6797628B2 (en) * 2002-01-16 2004-09-28 Micron Technology, Inc. Methods of forming integrated circuitry, semiconductor processing methods, and processing method of forming MRAM circuitry
US20030183905A1 (en) * 2002-02-14 2003-10-02 Fujitsu Limited Interconnection structure and interconnection structure formation method
US20030181034A1 (en) * 2002-03-19 2003-09-25 Ping Jiang Methods for forming vias and trenches with controlled SiC etch rate and selectivity
US7390755B1 (en) 2002-03-26 2008-06-24 Novellus Systems, Inc. Methods for post etch cleans
US20030194496A1 (en) * 2002-04-11 2003-10-16 Applied Materials, Inc. Methods for depositing dielectric material
US20030206337A1 (en) * 2002-05-06 2003-11-06 Eastman Kodak Company Exposure apparatus for irradiating a sensitized substrate
US7008484B2 (en) * 2002-05-06 2006-03-07 Applied Materials Inc. Method and apparatus for deposition of low dielectric constant materials
US6686293B2 (en) 2002-05-10 2004-02-03 Applied Materials, Inc Method of etching a trench in a silicon-containing dielectric material
US20040002210A1 (en) * 2002-06-28 2004-01-01 Goldberg Cindy K. Interconnect structure and method for forming
US6927178B2 (en) * 2002-07-11 2005-08-09 Applied Materials, Inc. Nitrogen-free dielectric anti-reflective coating and hardmask
US7105460B2 (en) * 2002-07-11 2006-09-12 Applied Materials Nitrogen-free dielectric anti-reflective coating and hardmask
US20070158178A1 (en) * 2002-07-23 2007-07-12 Tosoh Smd, Inc. Method and apparatus for deposition of low-k dielectric materials
AU2003282533A1 (en) * 2002-08-08 2004-02-25 Trikon Technologies Limited Improvements to showerheads
DE10240099A1 (de) * 2002-08-30 2004-03-11 Infineon Technologies Ag Herstellungsverfahren für eine Halbleiterstruktur
DE10240176A1 (de) * 2002-08-30 2004-04-29 Advanced Micro Devices, Inc., Sunnyvale Ein dielektrischer Schichtstapel mit kleiner Dielektrizitätskonstante einschliesslich einer Ätzindikatorschicht zur Anwendung in der dualen Damaszenertechnik
US6946033B2 (en) * 2002-09-16 2005-09-20 Applied Materials Inc. Heated gas distribution plate for a processing chamber
US20040052969A1 (en) * 2002-09-16 2004-03-18 Applied Materials, Inc. Methods for operating a chemical vapor deposition chamber using a heated gas distribution plate
US7141483B2 (en) * 2002-09-19 2006-11-28 Applied Materials, Inc. Nitrous oxide anneal of TEOS/ozone CVD for improved gapfill
US20070212850A1 (en) * 2002-09-19 2007-09-13 Applied Materials, Inc. Gap-fill depositions in the formation of silicon containing dielectric materials
US7335609B2 (en) * 2004-08-27 2008-02-26 Applied Materials, Inc. Gap-fill depositions introducing hydroxyl-containing precursors in the formation of silicon containing dielectric materials
US7431967B2 (en) 2002-09-19 2008-10-07 Applied Materials, Inc. Limited thermal budget formation of PMD layers
US7456116B2 (en) * 2002-09-19 2008-11-25 Applied Materials, Inc. Gap-fill depositions in the formation of silicon containing dielectric materials
US6905940B2 (en) * 2002-09-19 2005-06-14 Applied Materials, Inc. Method using TEOS ramp-up during TEOS/ozone CVD for improved gap-fill
KR100441685B1 (ko) * 2002-09-19 2004-07-27 삼성전자주식회사 듀얼 다마신 공정
US7781850B2 (en) * 2002-09-20 2010-08-24 Qualcomm Mems Technologies, Inc. Controlling electromechanical behavior of structures within a microelectromechanical systems device
JP2004274020A (ja) * 2002-09-24 2004-09-30 Rohm & Haas Electronic Materials Llc 電子デバイス製造
KR100458594B1 (ko) * 2002-10-02 2004-12-03 아남반도체 주식회사 반도체 소자 제조 방법
US7749563B2 (en) * 2002-10-07 2010-07-06 Applied Materials, Inc. Two-layer film for next generation damascene barrier application with good oxidation resistance
JP4606713B2 (ja) * 2002-10-17 2011-01-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN100352036C (zh) * 2002-10-17 2007-11-28 株式会社瑞萨科技 半导体器件及其制造方法
US7071112B2 (en) * 2002-10-21 2006-07-04 Applied Materials, Inc. BARC shaping for improved fabrication of dual damascene integrated circuit features
JP4109531B2 (ja) * 2002-10-25 2008-07-02 松下電器産業株式会社 半導体装置及びその製造方法
US6815332B2 (en) * 2002-10-30 2004-11-09 Asm Japan K.K. Method for forming integrated dielectric layers
US7109119B2 (en) * 2002-10-31 2006-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Scum solution for chemically amplified resist patterning in cu/low k dual damascene
DE10250889B4 (de) * 2002-10-31 2006-12-07 Advanced Micro Devices, Inc., Sunnyvale Verbesserte SiC-Barrierenschicht für eine Kupfermetallisierungsschicht mit einem Dielektrikum mit kleinem ε und Verfahren zur Herstellung derselben
US7214609B2 (en) * 2002-12-05 2007-05-08 Texas Instruments Incorporated Methods for forming single damascene via or trench cavities and for forming dual damascene via cavities
US7122485B1 (en) * 2002-12-09 2006-10-17 Novellus Systems, Inc. Deposition profile modification through process chemistry
KR100587600B1 (ko) * 2002-12-10 2006-06-08 매그나칩 반도체 유한회사 듀얼 다마신 공정을 이용한 금속배선 형성방법
KR100465057B1 (ko) * 2002-12-23 2005-01-05 매그나칩 반도체 유한회사 반도체 소자의 듀얼 다마신 패턴 형성 방법
US7270713B2 (en) * 2003-01-07 2007-09-18 Applied Materials, Inc. Tunable gas distribution plate assembly
JP4028393B2 (ja) * 2003-01-09 2007-12-26 株式会社東芝 半導体装置およびその製造方法
US6790788B2 (en) * 2003-01-13 2004-09-14 Applied Materials Inc. Method of improving stability in low k barrier layers
JP4651076B2 (ja) * 2003-01-24 2011-03-16 日本エー・エス・エム株式会社 半導体基板上の絶縁膜の形成方法
JP4746829B2 (ja) * 2003-01-31 2011-08-10 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2004235548A (ja) * 2003-01-31 2004-08-19 Nec Electronics Corp 半導体装置およびその製造方法
JP2004241675A (ja) * 2003-02-07 2004-08-26 Renesas Technology Corp 配線接続構造を有する電子デバイスの製造方法
US7238393B2 (en) * 2003-02-13 2007-07-03 Asm Japan K.K. Method of forming silicon carbide films
US7011890B2 (en) * 2003-03-03 2006-03-14 Applied Materials Inc. Modulated/composited CVD low-k films with improved mechanical and electrical properties for nanoelectronic devices
US7176122B2 (en) * 2003-03-04 2007-02-13 Intel Corporation Dielectric with sidewall passivating layer
US6913992B2 (en) * 2003-03-07 2005-07-05 Applied Materials, Inc. Method of modifying interlayer adhesion
JP4454242B2 (ja) 2003-03-25 2010-04-21 株式会社ルネサステクノロジ 半導体装置およびその製造方法
US20040192058A1 (en) * 2003-03-28 2004-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Pre-etching plasma treatment to form dual damascene with improved profile
US8298933B2 (en) 2003-04-11 2012-10-30 Novellus Systems, Inc. Conformal films on semiconductor substrates
US7842605B1 (en) 2003-04-11 2010-11-30 Novellus Systems, Inc. Atomic layer profiling of diffusion barrier and metal seed layers
US6942753B2 (en) 2003-04-16 2005-09-13 Applied Materials, Inc. Gas distribution plate assembly for large area plasma enhanced chemical vapor deposition
US6753269B1 (en) * 2003-05-08 2004-06-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method for low k dielectric deposition
US20040224524A1 (en) * 2003-05-09 2004-11-11 Applied Materials, Inc. Maintaining the dimensions of features being etched on a lithographic mask
US7256134B2 (en) 2003-08-01 2007-08-14 Applied Materials, Inc. Selective etching of carbon-doped low-k dielectrics
US7067437B2 (en) * 2003-09-12 2006-06-27 International Business Machines Corporation Structures with improved interfacial strength of SiCOH dielectrics and method for preparing the same
US6949460B2 (en) * 2003-11-12 2005-09-27 Lam Research Corporation Line edge roughness reduction for trench etch
US7476621B1 (en) 2003-12-10 2009-01-13 Novellus Systems, Inc. Halogen-free noble gas assisted H2 plasma etch process in deposition-etch-deposition gap fill
US7344996B1 (en) 2005-06-22 2008-03-18 Novellus Systems, Inc. Helium-based etch process in deposition-etch-deposition gap fill
JP4917249B2 (ja) * 2004-02-03 2012-04-18 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
SG120976A1 (en) * 2004-02-11 2006-04-26 Taiwan Semiconductor Mfg Method for forming openings in low-k dielectric layers
US20060051966A1 (en) * 2004-02-26 2006-03-09 Applied Materials, Inc. In-situ chamber clean process to remove by-product deposits from chemical vapor etch chamber
US20050230350A1 (en) 2004-02-26 2005-10-20 Applied Materials, Inc. In-situ dry clean chamber for front end of line fabrication
US20050214457A1 (en) * 2004-03-29 2005-09-29 Applied Materials, Inc. Deposition of low dielectric constant films by N2O addition
US7015133B2 (en) * 2004-04-14 2006-03-21 Taiwan Semiconductor Manufacturing Company Dual damascene structure formed of low-k dielectric materials
US20050233555A1 (en) * 2004-04-19 2005-10-20 Nagarajan Rajagopalan Adhesion improvement for low k dielectrics to conductive materials
US7229911B2 (en) * 2004-04-19 2007-06-12 Applied Materials, Inc. Adhesion improvement for low k dielectrics to conductive materials
US7528051B2 (en) * 2004-05-14 2009-05-05 Applied Materials, Inc. Method of inducing stresses in the channel region of a transistor
US20050263901A1 (en) * 2004-05-27 2005-12-01 International Business Machines Corporation Semiconductor device formed by in-situ modification of dielectric layer and related methods
US20050277302A1 (en) * 2004-05-28 2005-12-15 Nguyen Son V Advanced low dielectric constant barrier layers
US7229041B2 (en) * 2004-06-30 2007-06-12 Ohio Central Steel Company Lifting lid crusher
US7473644B2 (en) * 2004-07-01 2009-01-06 Micron Technology, Inc. Method for forming controlled geometry hardmasks including subresolution elements
US7288205B2 (en) * 2004-07-09 2007-10-30 Applied Materials, Inc. Hermetic low dielectric constant layer for barrier applications
US7288484B1 (en) 2004-07-13 2007-10-30 Novellus Systems, Inc. Photoresist strip method for low-k dielectrics
KR101354520B1 (ko) * 2004-07-29 2014-01-21 퀄컴 엠이엠에스 테크놀로지스, 인크. 간섭 변조기의 미소기전 동작을 위한 시스템 및 방법
US20060021703A1 (en) * 2004-07-29 2006-02-02 Applied Materials, Inc. Dual gas faceplate for a showerhead in a semiconductor wafer processing system
US7642171B2 (en) * 2004-08-04 2010-01-05 Applied Materials, Inc. Multi-step anneal of thin films for film densification and improved gap-fill
US20070212847A1 (en) * 2004-08-04 2007-09-13 Applied Materials, Inc. Multi-step anneal of thin films for film densification and improved gap-fill
US7217658B1 (en) 2004-09-07 2007-05-15 Novellus Systems, Inc. Process modulation to prevent structure erosion during gap fill
US7176039B1 (en) 2004-09-21 2007-02-13 Novellus Systems, Inc. Dynamic modification of gap fill process characteristics
US7327510B2 (en) * 2004-09-27 2008-02-05 Idc, Llc Process for modifying offset voltage characteristics of an interferometric modulator
US7373026B2 (en) * 2004-09-27 2008-05-13 Idc, Llc MEMS device fabricated on a pre-patterned substrate
US7369296B2 (en) * 2004-09-27 2008-05-06 Idc, Llc Device and method for modifying actuation voltage thresholds of a deformable membrane in an interferometric modulator
JP4316469B2 (ja) * 2004-10-15 2009-08-19 株式会社東芝 自動設計装置
US7381451B1 (en) 2004-11-17 2008-06-03 Novellus Systems, Inc. Strain engineering—HDP thin film with tensile stress for FEOL and other applications
US7253116B2 (en) * 2004-11-18 2007-08-07 International Business Machines Corporation High ion energy and reative species partial pressure plasma ash process
KR100668831B1 (ko) * 2004-11-19 2007-01-16 주식회사 하이닉스반도체 반도체 소자의 랜딩 플러그 폴리 형성방법
US7202176B1 (en) * 2004-12-13 2007-04-10 Novellus Systems, Inc. Enhanced stripping of low-k films using downstream gas mixing
US8193096B2 (en) 2004-12-13 2012-06-05 Novellus Systems, Inc. High dose implantation strip (HDIS) in H2 base chemistry
US7253123B2 (en) * 2005-01-10 2007-08-07 Applied Materials, Inc. Method for producing gate stack sidewall spacers
US7259111B2 (en) * 2005-01-19 2007-08-21 Applied Materials, Inc. Interface engineering to improve adhesion between low k stacks
US20060166491A1 (en) * 2005-01-21 2006-07-27 Kensaku Ida Dual damascene interconnection having low k layer and cap layer formed in a common PECVD process
DE102005004409B4 (de) * 2005-01-31 2011-01-20 Advanced Micro Devices, Inc., Sunnyvale Technik zur Erhöhung der Prozessflexibilität während der Herstellung von Kontaktdurchführungen und Gräben in Zwischenschichtdielektrika mit kleinem ε
TW200628877A (en) * 2005-02-04 2006-08-16 Prime View Int Co Ltd Method of manufacturing optical interference type color display
US7309653B2 (en) * 2005-02-24 2007-12-18 International Business Machines Corporation Method of forming damascene filament wires and the structure so formed
US7211525B1 (en) 2005-03-16 2007-05-01 Novellus Systems, Inc. Hydrogen treatment enhanced gap fill
JP4927343B2 (ja) * 2005-03-18 2012-05-09 ルネサスエレクトロニクス株式会社 半導体チップおよびその製造方法
US8598044B2 (en) * 2005-03-25 2013-12-03 Renesas Electronics Corporation Method of fabricating a semiconductor device
JP4701776B2 (ja) * 2005-03-25 2011-06-15 東京エレクトロン株式会社 エッチング方法及びエッチング装置
US7972441B2 (en) 2005-04-05 2011-07-05 Applied Materials, Inc. Thermal oxidation of silicon using ozone
US7332425B2 (en) * 2005-05-11 2008-02-19 Texas Instruments Incorporated Simultaneous deposition and etch process for barrier layer formation in microelectronic device interconnects
US7396755B2 (en) * 2005-05-11 2008-07-08 Texas Instruments Incorporated Process and integration scheme for a high sidewall coverage ultra-thin metal seed layer
US8129281B1 (en) 2005-05-12 2012-03-06 Novellus Systems, Inc. Plasma based photoresist removal system for cleaning post ash residue
EP2495212A3 (en) * 2005-07-22 2012-10-31 QUALCOMM MEMS Technologies, Inc. Mems devices having support structures and methods of fabricating the same
US7915735B2 (en) * 2005-08-05 2011-03-29 Micron Technology, Inc. Selective metal deposition over dielectric layers
US7341941B2 (en) * 2005-08-19 2008-03-11 Texas Instruments Incorporated Methods to facilitate etch uniformity and selectivity
US7394154B2 (en) * 2005-09-13 2008-07-01 International Business Machines Corporation Embedded barrier for dielectric encapsulation
JP2009509786A (ja) 2005-09-30 2009-03-12 クォルコム・メムズ・テクノロジーズ・インコーポレーテッド Ｍｅｍｓ装置及びｍｅｍｓ装置における相互接続
US7432189B2 (en) * 2005-11-30 2008-10-07 Lam Research Corporation Device with self aligned gaps for capacitance reduction
US7390749B2 (en) * 2005-11-30 2008-06-24 Lam Research Corporation Self-aligned pitch reduction
US7485581B2 (en) 2005-11-30 2009-02-03 Lam Research Corporation Device with gaps for capacitance reduction
US7560388B2 (en) * 2005-11-30 2009-07-14 Lam Research Corporation Self-aligned pitch reduction
US7652814B2 (en) 2006-01-27 2010-01-26 Qualcomm Mems Technologies, Inc. MEMS device with integrated optical element
JP4788415B2 (ja) 2006-03-15 2011-10-05 ソニー株式会社 半導体装置の製造方法
US20070238254A1 (en) * 2006-03-28 2007-10-11 Applied Materials, Inc. Method of etching low dielectric constant films
US7643203B2 (en) * 2006-04-10 2010-01-05 Qualcomm Mems Technologies, Inc. Interferometric optical display system with broadband characteristics
US7369292B2 (en) * 2006-05-03 2008-05-06 Qualcomm Mems Technologies, Inc. Electrode and interconnect materials for MEMS devices
US20070264843A1 (en) * 2006-05-09 2007-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Formation and applications of nitrogen-free silicon carbide in semiconductor manufacturing
US7482245B1 (en) 2006-06-20 2009-01-27 Novellus Systems, Inc. Stress profile modulation in STI gap fill
US7645696B1 (en) * 2006-06-22 2010-01-12 Novellus Systems, Inc. Deposition of thin continuous PVD seed layers having improved adhesion to the barrier layer
US7855147B1 (en) 2006-06-22 2010-12-21 Novellus Systems, Inc. Methods and apparatus for engineering an interface between a diffusion barrier layer and a seed layer
US7297376B1 (en) 2006-07-07 2007-11-20 Applied Materials, Inc. Method to reduce gas-phase reactions in a PECVD process with silicon and organic precursors to deposit defect-free initial layers
JPWO2008020592A1 (ja) * 2006-08-15 2010-01-07 Jsr株式会社 膜形成用材料、ならびにケイ素含有絶縁膜およびその形成方法
US7740768B1 (en) 2006-10-12 2010-06-22 Novellus Systems, Inc. Simultaneous front side ash and backside clean
US7923819B2 (en) * 2006-11-09 2011-04-12 National Iniversity Corporation Tohoku University Interlayer insulating film, wiring structure and electronic device and methods of manufacturing the same
US7510634B1 (en) 2006-11-10 2009-03-31 Novellus Systems, Inc. Apparatus and methods for deposition and/or etch selectivity
KR100802226B1 (ko) * 2006-12-21 2008-02-11 주식회사 하이닉스반도체 듀얼 다마신 패턴 형성 방법
US7682966B1 (en) 2007-02-01 2010-03-23 Novellus Systems, Inc. Multistep method of depositing metal seed layers
CN101611043B (zh) * 2007-02-14 2013-03-13 Jsr株式会社 含硅膜形成用材料、以及含硅绝缘膜及其形成方法
US7733552B2 (en) * 2007-03-21 2010-06-08 Qualcomm Mems Technologies, Inc MEMS cavity-coating layers and methods
US8435895B2 (en) 2007-04-04 2013-05-07 Novellus Systems, Inc. Methods for stripping photoresist and/or cleaning metal regions
US7807579B2 (en) * 2007-04-19 2010-10-05 Applied Materials, Inc. Hydrogen ashing enhanced with water vapor and diluent gas
US7719752B2 (en) 2007-05-11 2010-05-18 Qualcomm Mems Technologies, Inc. MEMS structures, methods of fabricating MEMS components on separate substrates and assembly of same
US7897516B1 (en) 2007-05-24 2011-03-01 Novellus Systems, Inc. Use of ultra-high magnetic fields in resputter and plasma etching
US7922880B1 (en) 2007-05-24 2011-04-12 Novellus Systems, Inc. Method and apparatus for increasing local plasma density in magnetically confined plasma
US20100261925A1 (en) * 2007-07-10 2010-10-14 Jsr Corporation Method for producing silicon compound
US7570415B2 (en) * 2007-08-07 2009-08-04 Qualcomm Mems Technologies, Inc. MEMS device and interconnects for same
KR100897826B1 (ko) * 2007-08-31 2009-05-18 주식회사 동부하이텍 반도체 소자의 제조 방법
US7659197B1 (en) 2007-09-21 2010-02-09 Novellus Systems, Inc. Selective resputtering of metal seed layers
US8017523B1 (en) 2008-05-16 2011-09-13 Novellus Systems, Inc. Deposition of doped copper seed layers having improved reliability
US8133797B2 (en) * 2008-05-16 2012-03-13 Novellus Systems, Inc. Protective layer to enable damage free gap fill
US20100015816A1 (en) * 2008-07-15 2010-01-21 Kelvin Chan Methods to promote adhesion between barrier layer and porous low-k film deposited from multiple liquid precursors
US8591661B2 (en) 2009-12-11 2013-11-26 Novellus Systems, Inc. Low damage photoresist strip method for low-K dielectrics
KR20170048609A (ko) * 2009-04-09 2017-05-08 램 리써치 코포레이션 감소된 손상을 갖는 로우-ｋ 유전체 에칭을 위한 방법
US8278758B1 (en) * 2009-04-29 2012-10-02 Massachusetts Institute Of Technology Multilevel reservoirs for integrated circuit interconnects
WO2011072061A2 (en) * 2009-12-11 2011-06-16 Novellus Systems, Inc. Enhanced passivation process to protect silicon prior to high dose implant strip
US20110143548A1 (en) 2009-12-11 2011-06-16 David Cheung Ultra low silicon loss high dose implant strip
US9324576B2 (en) 2010-05-27 2016-04-26 Applied Materials, Inc. Selective etch for silicon films
US10283321B2 (en) 2011-01-18 2019-05-07 Applied Materials, Inc. Semiconductor processing system and methods using capacitively coupled plasma
US8771539B2 (en) 2011-02-22 2014-07-08 Applied Materials, Inc. Remotely-excited fluorine and water vapor etch
US8999856B2 (en) 2011-03-14 2015-04-07 Applied Materials, Inc. Methods for etch of sin films
US9064815B2 (en) 2011-03-14 2015-06-23 Applied Materials, Inc. Methods for etch of metal and metal-oxide films
US8771536B2 (en) 2011-08-01 2014-07-08 Applied Materials, Inc. Dry-etch for silicon-and-carbon-containing films
US9613825B2 (en) 2011-08-26 2017-04-04 Novellus Systems, Inc. Photoresist strip processes for improved device integrity
US8679982B2 (en) 2011-08-26 2014-03-25 Applied Materials, Inc. Selective suppression of dry-etch rate of materials containing both silicon and oxygen
US8679983B2 (en) 2011-09-01 2014-03-25 Applied Materials, Inc. Selective suppression of dry-etch rate of materials containing both silicon and nitrogen
US8927390B2 (en) 2011-09-26 2015-01-06 Applied Materials, Inc. Intrench profile
US8808563B2 (en) 2011-10-07 2014-08-19 Applied Materials, Inc. Selective etch of silicon by way of metastable hydrogen termination
WO2013070436A1 (en) 2011-11-08 2013-05-16 Applied Materials, Inc. Methods of reducing substrate dislocation during gapfill processing
US8637403B2 (en) 2011-12-12 2014-01-28 International Business Machines Corporation Locally tailoring chemical mechanical polishing (CMP) polish rate for dielectrics
KR20130081073A (ko) * 2012-01-06 2013-07-16 삼성전자주식회사 반도체 장치
US8994178B2 (en) 2012-03-29 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method for forming the same
US8853831B2 (en) * 2012-03-29 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method for forming the same
US9267739B2 (en) 2012-07-18 2016-02-23 Applied Materials, Inc. Pedestal with multi-zone temperature control and multiple purge capabilities
US9373517B2 (en) 2012-08-02 2016-06-21 Applied Materials, Inc. Semiconductor processing with DC assisted RF power for improved control
US9034770B2 (en) 2012-09-17 2015-05-19 Applied Materials, Inc. Differential silicon oxide etch
US9023734B2 (en) 2012-09-18 2015-05-05 Applied Materials, Inc. Radical-component oxide etch
US9390937B2 (en) 2012-09-20 2016-07-12 Applied Materials, Inc. Silicon-carbon-nitride selective etch
US9132436B2 (en) 2012-09-21 2015-09-15 Applied Materials, Inc. Chemical control features in wafer process equipment
JP6096470B2 (ja) * 2012-10-29 2017-03-15 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
US8765574B2 (en) 2012-11-09 2014-07-01 Applied Materials, Inc. Dry etch process
US8969212B2 (en) 2012-11-20 2015-03-03 Applied Materials, Inc. Dry-etch selectivity
CN103839867A (zh) * 2012-11-21 2014-06-04 上海华虹宏力半导体制造有限公司 改善浅沟槽隔离介电材料刻蚀形貌的方法
US8980763B2 (en) 2012-11-30 2015-03-17 Applied Materials, Inc. Dry-etch for selective tungsten removal
US9064816B2 (en) 2012-11-30 2015-06-23 Applied Materials, Inc. Dry-etch for selective oxidation removal
US9111877B2 (en) 2012-12-18 2015-08-18 Applied Materials, Inc. Non-local plasma oxide etch
US8921234B2 (en) 2012-12-21 2014-12-30 Applied Materials, Inc. Selective titanium nitride etching
US8901007B2 (en) * 2013-01-03 2014-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Addition of carboxyl groups plasma during etching for interconnect reliability enhancement
US9018108B2 (en) 2013-01-25 2015-04-28 Applied Materials, Inc. Low shrinkage dielectric films
US10256079B2 (en) 2013-02-08 2019-04-09 Applied Materials, Inc. Semiconductor processing systems having multiple plasma configurations
US9362130B2 (en) 2013-03-01 2016-06-07 Applied Materials, Inc. Enhanced etching processes using remote plasma sources
US9040422B2 (en) 2013-03-05 2015-05-26 Applied Materials, Inc. Selective titanium nitride removal
US8801952B1 (en) 2013-03-07 2014-08-12 Applied Materials, Inc. Conformal oxide dry etch
US10170282B2 (en) 2013-03-08 2019-01-01 Applied Materials, Inc. Insulated semiconductor faceplate designs
US20140271097A1 (en) 2013-03-15 2014-09-18 Applied Materials, Inc. Processing systems and methods for halide scavenging
US8895449B1 (en) 2013-05-16 2014-11-25 Applied Materials, Inc. Delicate dry clean
US9114438B2 (en) 2013-05-21 2015-08-25 Applied Materials, Inc. Copper residue chamber clean
US9493879B2 (en) 2013-07-12 2016-11-15 Applied Materials, Inc. Selective sputtering for pattern transfer
US9773648B2 (en) 2013-08-30 2017-09-26 Applied Materials, Inc. Dual discharge modes operation for remote plasma
US8956980B1 (en) 2013-09-16 2015-02-17 Applied Materials, Inc. Selective etch of silicon nitride
US8951429B1 (en) 2013-10-29 2015-02-10 Applied Materials, Inc. Tungsten oxide processing
US9576809B2 (en) 2013-11-04 2017-02-21 Applied Materials, Inc. Etch suppression with germanium
US9236265B2 (en) 2013-11-04 2016-01-12 Applied Materials, Inc. Silicon germanium processing
US9520303B2 (en) 2013-11-12 2016-12-13 Applied Materials, Inc. Aluminum selective etch
US9245762B2 (en) 2013-12-02 2016-01-26 Applied Materials, Inc. Procedure for etch rate consistency
US9117855B2 (en) 2013-12-04 2015-08-25 Applied Materials, Inc. Polarity control for remote plasma
US9263278B2 (en) 2013-12-17 2016-02-16 Applied Materials, Inc. Dopant etch selectivity control
US9287095B2 (en) 2013-12-17 2016-03-15 Applied Materials, Inc. Semiconductor system assemblies and methods of operation
US9190293B2 (en) 2013-12-18 2015-11-17 Applied Materials, Inc. Even tungsten etch for high aspect ratio trenches
US9287134B2 (en) 2014-01-17 2016-03-15 Applied Materials, Inc. Titanium oxide etch
US9396989B2 (en) 2014-01-27 2016-07-19 Applied Materials, Inc. Air gaps between copper lines
US9293568B2 (en) 2014-01-27 2016-03-22 Applied Materials, Inc. Method of fin patterning
US9385028B2 (en) 2014-02-03 2016-07-05 Applied Materials, Inc. Air gap process
US9499898B2 (en) 2014-03-03 2016-11-22 Applied Materials, Inc. Layered thin film heater and method of fabrication
US9299575B2 (en) 2014-03-17 2016-03-29 Applied Materials, Inc. Gas-phase tungsten etch
US9299538B2 (en) 2014-03-20 2016-03-29 Applied Materials, Inc. Radial waveguide systems and methods for post-match control of microwaves
US9299537B2 (en) 2014-03-20 2016-03-29 Applied Materials, Inc. Radial waveguide systems and methods for post-match control of microwaves
US9136273B1 (en) 2014-03-21 2015-09-15 Applied Materials, Inc. Flash gate air gap
US9903020B2 (en) 2014-03-31 2018-02-27 Applied Materials, Inc. Generation of compact alumina passivation layers on aluminum plasma equipment components
US9269590B2 (en) 2014-04-07 2016-02-23 Applied Materials, Inc. Spacer formation
US9309598B2 (en) 2014-05-28 2016-04-12 Applied Materials, Inc. Oxide and metal removal
US9847289B2 (en) 2014-05-30 2017-12-19 Applied Materials, Inc. Protective via cap for improved interconnect performance
US9514954B2 (en) 2014-06-10 2016-12-06 Lam Research Corporation Peroxide-vapor treatment for enhancing photoresist-strip performance and modifying organic films
US9378969B2 (en) 2014-06-19 2016-06-28 Applied Materials, Inc. Low temperature gas-phase carbon removal
US9406523B2 (en) 2014-06-19 2016-08-02 Applied Materials, Inc. Highly selective doped oxide removal method
US9425058B2 (en) 2014-07-24 2016-08-23 Applied Materials, Inc. Simplified litho-etch-litho-etch process
US9159606B1 (en) 2014-07-31 2015-10-13 Applied Materials, Inc. Metal air gap
US9496167B2 (en) 2014-07-31 2016-11-15 Applied Materials, Inc. Integrated bit-line airgap formation and gate stack post clean
US9378978B2 (en) 2014-07-31 2016-06-28 Applied Materials, Inc. Integrated oxide recess and floating gate fin trimming
US9165786B1 (en) 2014-08-05 2015-10-20 Applied Materials, Inc. Integrated oxide and nitride recess for better channel contact in 3D architectures
US9659753B2 (en) 2014-08-07 2017-05-23 Applied Materials, Inc. Grooved insulator to reduce leakage current
US9553102B2 (en) 2014-08-19 2017-01-24 Applied Materials, Inc. Tungsten separation
US9355856B2 (en) 2014-09-12 2016-05-31 Applied Materials, Inc. V trench dry etch
US9368364B2 (en) 2014-09-24 2016-06-14 Applied Materials, Inc. Silicon etch process with tunable selectivity to SiO2 and other materials
US9478434B2 (en) 2014-09-24 2016-10-25 Applied Materials, Inc. Chlorine-based hardmask removal
US9613822B2 (en) 2014-09-25 2017-04-04 Applied Materials, Inc. Oxide etch selectivity enhancement
US9966240B2 (en) 2014-10-14 2018-05-08 Applied Materials, Inc. Systems and methods for internal surface conditioning assessment in plasma processing equipment
US9355922B2 (en) 2014-10-14 2016-05-31 Applied Materials, Inc. Systems and methods for internal surface conditioning in plasma processing equipment
US11637002B2 (en) 2014-11-26 2023-04-25 Applied Materials, Inc. Methods and systems to enhance process uniformity
US9299583B1 (en) 2014-12-05 2016-03-29 Applied Materials, Inc. Aluminum oxide selective etch
US10224210B2 (en) 2014-12-09 2019-03-05 Applied Materials, Inc. Plasma processing system with direct outlet toroidal plasma source
US10573496B2 (en) 2014-12-09 2020-02-25 Applied Materials, Inc. Direct outlet toroidal plasma source
US9502258B2 (en) 2014-12-23 2016-11-22 Applied Materials, Inc. Anisotropic gap etch
US9343272B1 (en) 2015-01-08 2016-05-17 Applied Materials, Inc. Self-aligned process
US11257693B2 (en) 2015-01-09 2022-02-22 Applied Materials, Inc. Methods and systems to improve pedestal temperature control
US9373522B1 (en) 2015-01-22 2016-06-21 Applied Mateials, Inc. Titanium nitride removal
US9449846B2 (en) 2015-01-28 2016-09-20 Applied Materials, Inc. Vertical gate separation
US9728437B2 (en) 2015-02-03 2017-08-08 Applied Materials, Inc. High temperature chuck for plasma processing systems
US20160225652A1 (en) 2015-02-03 2016-08-04 Applied Materials, Inc. Low temperature chuck for plasma processing systems
US9881805B2 (en) 2015-03-02 2018-01-30 Applied Materials, Inc. Silicon selective removal
US9691645B2 (en) 2015-08-06 2017-06-27 Applied Materials, Inc. Bolted wafer chuck thermal management systems and methods for wafer processing systems
US9741593B2 (en) 2015-08-06 2017-08-22 Applied Materials, Inc. Thermal management systems and methods for wafer processing systems
US9349605B1 (en) 2015-08-07 2016-05-24 Applied Materials, Inc. Oxide etch selectivity systems and methods
US10504700B2 (en) 2015-08-27 2019-12-10 Applied Materials, Inc. Plasma etching systems and methods with secondary plasma injection
US9934984B2 (en) * 2015-09-09 2018-04-03 International Business Machines Corporation Hydrofluorocarbon gas-assisted plasma etch for interconnect fabrication
US9490143B1 (en) * 2015-11-25 2016-11-08 Texas Instruments Incorporated Method of fabricating semiconductors
US10522371B2 (en) 2016-05-19 2019-12-31 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US10504754B2 (en) 2016-05-19 2019-12-10 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US9865484B1 (en) 2016-06-29 2018-01-09 Applied Materials, Inc. Selective etch using material modification and RF pulsing
US10629473B2 (en) 2016-09-09 2020-04-21 Applied Materials, Inc. Footing removal for nitride spacer
US10062575B2 (en) 2016-09-09 2018-08-28 Applied Materials, Inc. Poly directional etch by oxidation
US9934942B1 (en) 2016-10-04 2018-04-03 Applied Materials, Inc. Chamber with flow-through source
US9721789B1 (en) 2016-10-04 2017-08-01 Applied Materials, Inc. Saving ion-damaged spacers
US10546729B2 (en) 2016-10-04 2020-01-28 Applied Materials, Inc. Dual-channel showerhead with improved profile
US10062585B2 (en) 2016-10-04 2018-08-28 Applied Materials, Inc. Oxygen compatible plasma source
US10062579B2 (en) 2016-10-07 2018-08-28 Applied Materials, Inc. Selective SiN lateral recess
US9947549B1 (en) 2016-10-10 2018-04-17 Applied Materials, Inc. Cobalt-containing material removal
US9768034B1 (en) 2016-11-11 2017-09-19 Applied Materials, Inc. Removal methods for high aspect ratio structures
US10163696B2 (en) 2016-11-11 2018-12-25 Applied Materials, Inc. Selective cobalt removal for bottom up gapfill
US10026621B2 (en) 2016-11-14 2018-07-17 Applied Materials, Inc. SiN spacer profile patterning
US10242908B2 (en) 2016-11-14 2019-03-26 Applied Materials, Inc. Airgap formation with damage-free copper
US10566206B2 (en) 2016-12-27 2020-02-18 Applied Materials, Inc. Systems and methods for anisotropic material breakthrough
US10403507B2 (en) 2017-02-03 2019-09-03 Applied Materials, Inc. Shaped etch profile with oxidation
US10431429B2 (en) 2017-02-03 2019-10-01 Applied Materials, Inc. Systems and methods for radial and azimuthal control of plasma uniformity
US10043684B1 (en) 2017-02-06 2018-08-07 Applied Materials, Inc. Self-limiting atomic thermal etching systems and methods
US10319739B2 (en) 2017-02-08 2019-06-11 Applied Materials, Inc. Accommodating imperfectly aligned memory holes
US10943834B2 (en) 2017-03-13 2021-03-09 Applied Materials, Inc. Replacement contact process
US10319649B2 (en) 2017-04-11 2019-06-11 Applied Materials, Inc. Optical emission spectroscopy (OES) for remote plasma monitoring
US11276590B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Multi-zone semiconductor substrate supports
US11276559B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Semiconductor processing chamber for multiple precursor flow
US10497579B2 (en) 2017-05-31 2019-12-03 Applied Materials, Inc. Water-free etching methods
US10049891B1 (en) 2017-05-31 2018-08-14 Applied Materials, Inc. Selective in situ cobalt residue removal
US10920320B2 (en) 2017-06-16 2021-02-16 Applied Materials, Inc. Plasma health determination in semiconductor substrate processing reactors
US10541246B2 (en) 2017-06-26 2020-01-21 Applied Materials, Inc. 3D flash memory cells which discourage cross-cell electrical tunneling
US10727080B2 (en) 2017-07-07 2020-07-28 Applied Materials, Inc. Tantalum-containing material removal
US10541184B2 (en) 2017-07-11 2020-01-21 Applied Materials, Inc. Optical emission spectroscopic techniques for monitoring etching
US10354889B2 (en) 2017-07-17 2019-07-16 Applied Materials, Inc. Non-halogen etching of silicon-containing materials
US10170336B1 (en) 2017-08-04 2019-01-01 Applied Materials, Inc. Methods for anisotropic control of selective silicon removal
US10043674B1 (en) 2017-08-04 2018-08-07 Applied Materials, Inc. Germanium etching systems and methods
US10297458B2 (en) 2017-08-07 2019-05-21 Applied Materials, Inc. Process window widening using coated parts in plasma etch processes
US10283324B1 (en) 2017-10-24 2019-05-07 Applied Materials, Inc. Oxygen treatment for nitride etching
US10128086B1 (en) 2017-10-24 2018-11-13 Applied Materials, Inc. Silicon pretreatment for nitride removal
US10256112B1 (en) 2017-12-08 2019-04-09 Applied Materials, Inc. Selective tungsten removal
US10903054B2 (en) 2017-12-19 2021-01-26 Applied Materials, Inc. Multi-zone gas distribution systems and methods
US11328909B2 (en) 2017-12-22 2022-05-10 Applied Materials, Inc. Chamber conditioning and removal processes
US10854426B2 (en) 2018-01-08 2020-12-01 Applied Materials, Inc. Metal recess for semiconductor structures
US10586801B2 (en) 2018-01-12 2020-03-10 Intel Corporation Flash memory cells
US10679870B2 (en) 2018-02-15 2020-06-09 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus
US10964512B2 (en) 2018-02-15 2021-03-30 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus and methods
TWI716818B (zh) 2018-02-28 2021-01-21 美商應用材料股份有限公司 形成氣隙的系統及方法
US10593560B2 (en) 2018-03-01 2020-03-17 Applied Materials, Inc. Magnetic induction plasma source for semiconductor processes and equipment
US10319600B1 (en) 2018-03-12 2019-06-11 Applied Materials, Inc. Thermal silicon etch
US10497573B2 (en) 2018-03-13 2019-12-03 Applied Materials, Inc. Selective atomic layer etching of semiconductor materials
US10573527B2 (en) 2018-04-06 2020-02-25 Applied Materials, Inc. Gas-phase selective etching systems and methods
US10490406B2 (en) 2018-04-10 2019-11-26 Appled Materials, Inc. Systems and methods for material breakthrough
US10699879B2 (en) 2018-04-17 2020-06-30 Applied Materials, Inc. Two piece electrode assembly with gap for plasma control
US10886137B2 (en) 2018-04-30 2021-01-05 Applied Materials, Inc. Selective nitride removal
US10755941B2 (en) 2018-07-06 2020-08-25 Applied Materials, Inc. Self-limiting selective etching systems and methods
US10872778B2 (en) 2018-07-06 2020-12-22 Applied Materials, Inc. Systems and methods utilizing solid-phase etchants
US10672642B2 (en) 2018-07-24 2020-06-02 Applied Materials, Inc. Systems and methods for pedestal configuration
US10892198B2 (en) 2018-09-14 2021-01-12 Applied Materials, Inc. Systems and methods for improved performance in semiconductor processing
US11049755B2 (en) 2018-09-14 2021-06-29 Applied Materials, Inc. Semiconductor substrate supports with embedded RF shield
US11062887B2 (en) 2018-09-17 2021-07-13 Applied Materials, Inc. High temperature RF heater pedestals
US11417534B2 (en) 2018-09-21 2022-08-16 Applied Materials, Inc. Selective material removal
US11682560B2 (en) 2018-10-11 2023-06-20 Applied Materials, Inc. Systems and methods for hafnium-containing film removal
US11121002B2 (en) 2018-10-24 2021-09-14 Applied Materials, Inc. Systems and methods for etching metals and metal derivatives
US10950549B2 (en) 2018-11-16 2021-03-16 International Business Machines Corporation ILD gap fill for memory device stack array
US11437242B2 (en) 2018-11-27 2022-09-06 Applied Materials, Inc. Selective removal of silicon-containing materials
US11721527B2 (en) 2019-01-07 2023-08-08 Applied Materials, Inc. Processing chamber mixing systems
US10741609B2 (en) 2019-01-08 2020-08-11 International Business Machines Corporation Pre-patterned etch stop for interconnect trench formation overlying embedded MRAM structures
US10920319B2 (en) 2019-01-11 2021-02-16 Applied Materials, Inc. Ceramic showerheads with conductive electrodes
US11177170B2 (en) 2020-01-16 2021-11-16 International Business Machines Corporation Removal of barrier and liner layers from a bottom of a via
CN115775768B (zh) * 2023-02-13 2023-07-04 长鑫存储技术有限公司 半导体结构及其制作方法

Family Cites Families (106)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4303632A (en) 1979-12-14 1981-12-01 E. I. Du Pont De Nemours And Company Preparation of hydrogen peroxide
US4845054A (en) 1985-06-14 1989-07-04 Focus Semiconductor Systems, Inc. Low temperature chemical vapor deposition of silicon dioxide films
US4789648A (en) 1985-10-28 1988-12-06 International Business Machines Corporation Method for producing coplanar multi-level metal/insulator films on a substrate and for forming patterned conductive lines simultaneously with stud vias
US4676867A (en) * 1986-06-06 1987-06-30 Rockwell International Corporation Planarization process for double metal MOS using spin-on glass as a sacrificial layer
JPS6343157A (ja) * 1986-08-11 1988-02-24 Toshiba Corp 電子写真感光体
US5000113A (en) 1986-12-19 1991-03-19 Applied Materials, Inc. Thermal CVD/PECVD reactor and use for thermal chemical vapor deposition of silicon dioxide and in-situ multi-step planarized process
ZA884511B (en) 1987-07-15 1989-03-29 Boc Group Inc Method of plasma enhanced silicon oxide deposition
JPH077759B2 (ja) 1987-08-20 1995-01-30 株式会社半導体エネルギ−研究所 絶縁膜形成方法
US4900591A (en) 1988-01-20 1990-02-13 The United States Of America As Represented By The Secretary Of The Air Force Method for the deposition of high quality silicon dioxide at low temperature
US4808259A (en) * 1988-01-25 1989-02-28 Intel Corporation Plasma etching process for MOS circuit pregate etching utiliizing a multi-step power reduction recipe
CA1317740C (en) 1988-10-24 1993-05-18 Karl T. Chuang Production of hydrogen peroxide
KR910010516A (ko) 1989-11-15 1991-06-29 아오이 죠이치 반도체 메모리장치
CA2048168A1 (en) 1990-08-03 1992-02-04 John T. Felts Silicon oxide based thin film vapour barriers
US5356515A (en) 1990-10-19 1994-10-18 Tokyo Electron Limited Dry etching method
US5262279A (en) 1990-12-21 1993-11-16 Intel Corporation Dry process for stripping photoresist from a polyimide surface
EP0519079B1 (en) 1991-01-08 1999-03-03 Fujitsu Limited Process for forming silicon oxide film
US5389581A (en) * 1991-06-07 1995-02-14 Intel Corporation High density TEOS-based film for intermetal dielectrics
US6238588B1 (en) 1991-06-27 2001-05-29 Applied Materials, Inc. High pressure high non-reactive diluent gas content high plasma ion density plasma oxide etch process
US5246887A (en) 1991-07-10 1993-09-21 At&T Bell Laboratories Dielectric deposition
US5204141A (en) 1991-09-18 1993-04-20 Air Products And Chemicals, Inc. Deposition of silicon dioxide films at temperatures as low as 100 degree c. by lpcvd using organodisilane sources
JPH05267480A (ja) 1992-03-21 1993-10-15 Ricoh Co Ltd 半導体装置とその製造方法
JP2934353B2 (ja) 1992-06-24 1999-08-16 三菱電機株式会社 半導体装置およびその製造方法
US5739579A (en) 1992-06-29 1998-04-14 Intel Corporation Method for forming interconnections for semiconductor fabrication and semiconductor device having such interconnections
JP3262334B2 (ja) 1992-07-04 2002-03-04 トリコン ホルディングズ リミテッド 半導体ウエハーを処理する方法
US5271972A (en) 1992-08-17 1993-12-21 Applied Materials, Inc. Method for depositing ozone/TEOS silicon oxide films of reduced surface sensitivity
JPH0795548B2 (ja) 1992-09-10 1995-10-11 アプライド マテリアルズ インコーポレイテッド 二酸化珪素膜の気相成長法
US5610105A (en) 1992-10-23 1997-03-11 Vlsi Technology, Inc. Densification in an intermetal dielectric film
JP2684942B2 (ja) 1992-11-30 1997-12-03 日本電気株式会社 化学気相成長法と化学気相成長装置および多層配線の製造方法
GB9402486D0 (en) 1994-02-09 1994-03-30 Electrotech Ltd Forming a layer
US5486493A (en) 1994-02-25 1996-01-23 Jeng; Shin-Puu Planarized multi-level interconnect scheme with embedded low-dielectric constant insulators
US5509553A (en) 1994-04-22 1996-04-23 Litel Instruments Direct etch processes for the manufacture of high density multichip modules
US5858880A (en) 1994-05-14 1999-01-12 Trikon Equipment Limited Method of treating a semi-conductor wafer
US5488015A (en) 1994-05-20 1996-01-30 Texas Instruments Incorporated Method of making an interconnect structure with an integrated low density dielectric
JPH0855913A (ja) 1994-06-07 1996-02-27 Texas Instr Inc <Ti> サブミクロン相互接続の選択的空隙充填方法
US5492736A (en) 1994-11-28 1996-02-20 Air Products And Chemicals, Inc. Fluorine doped silicon oxide process
US5550405A (en) 1994-12-21 1996-08-27 Advanced Micro Devices, Incorporated Processing techniques for achieving production-worthy, low dielectric, low interconnect resistance and high performance ICS
US5559055A (en) 1994-12-21 1996-09-24 Advanced Micro Devices, Inc. Method of decreased interlayer dielectric constant in a multilayer interconnect structure to increase device speed performance
JPH08181210A (ja) 1994-12-26 1996-07-12 Toshiba Corp 半導体装置の製造方法
JPH08181276A (ja) 1994-12-26 1996-07-12 Toshiba Corp 半導体装置の製造方法
TW285753B (ko) 1995-01-04 1996-09-11 Air Prod & Chem
US5534462A (en) 1995-02-24 1996-07-09 Motorola, Inc. Method for forming a plug and semiconductor device having the same
FR2734402B1 (fr) 1995-05-15 1997-07-18 Brouquet Pierre Procede pour l'isolement electrique en micro-electronique, applicable aux cavites etroites, par depot d'oxyde a l'etat visqueux et dispositif correspondant
JP3463416B2 (ja) 1995-06-23 2003-11-05 ソニー株式会社 絶縁膜の製造方法および半導体装置
KR0161422B1 (ko) 1995-07-31 1999-02-01 김광호 접촉창을 용이하게 매몰한 반도체 장치 및 그 제조 방법
JPH09116011A (ja) 1995-10-23 1997-05-02 Mitsubishi Electric Corp 半導体装置およびその製造方法
TW328971B (en) 1995-10-30 1998-04-01 Dow Corning Method for depositing Si-O containing coatings
US5968324A (en) * 1995-12-05 1999-10-19 Applied Materials, Inc. Method and apparatus for depositing antireflective coating
JPH09237785A (ja) 1995-12-28 1997-09-09 Toshiba Corp 半導体装置およびその製造方法
US5843847A (en) 1996-04-29 1998-12-01 Applied Materials, Inc. Method for etching dielectric layers with high selectivity and low microloading
US5710079A (en) 1996-05-24 1998-01-20 Lsi Logic Corporation Method and apparatus for forming dielectric films
US6127262A (en) * 1996-06-28 2000-10-03 Applied Materials, Inc. Method and apparatus for depositing an etch stop layer
US6156149A (en) * 1997-05-07 2000-12-05 Applied Materials, Inc. In situ deposition of a dielectric oxide layer and anti-reflective coating
US6083852A (en) * 1997-05-07 2000-07-04 Applied Materials, Inc. Method for applying films using reduced deposition rates
US5693563A (en) 1996-07-15 1997-12-02 Chartered Semiconductor Manufacturing Pte Ltd. Etch stop for copper damascene process
US5807785A (en) 1996-08-02 1998-09-15 Applied Materials, Inc. Low dielectric constant silicon dioxide sandwich layer
KR100440233B1 (ko) 1996-08-24 2004-07-15 트리콘 이큅먼츠 리미티드 반도체 기판 처리방법
GB9618620D0 (en) 1996-09-06 1996-10-16 Electrotech Equipments Ltd A method of forming a layer
US5812403A (en) 1996-11-13 1998-09-22 Applied Materials, Inc. Methods and apparatus for cleaning surfaces in a substrate processing system
JP3773340B2 (ja) 1996-12-18 2006-05-10 大日本印刷株式会社 低屈折率ＳｉＯ２ 膜及びその製造方法
US5691247A (en) 1996-12-19 1997-11-25 Tower Semiconductor Ltd. Method for depositing a flow fill layer on an integrated circuit wafer
KR19980064444A (ko) 1996-12-20 1998-10-07 윌리엄비.켐플러 다층 집적 회로 유전체 구조의 에칭 방법
US6077764A (en) * 1997-04-21 2000-06-20 Applied Materials, Inc. Process for depositing high deposition rate halogen-doped silicon oxide layer
EP0885983A1 (en) 1997-06-19 1998-12-23 N.V. Bekaert S.A. Method for coating a substrate with a diamond like nanocomposite composition
DE19804375B4 (de) 1997-06-26 2005-05-19 Mitsubishi Denki K.K. Verfahren zur Herstellung eines Zwischenschichtisolierfilmes
JPH1116904A (ja) 1997-06-26 1999-01-22 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5891799A (en) 1997-08-18 1999-04-06 Industrial Technology Research Institute Method for making stacked and borderless via structures for multilevel metal interconnections on semiconductor substrates
US6035803A (en) * 1997-09-29 2000-03-14 Applied Materials, Inc. Method and apparatus for controlling the deposition of a fluorinated carbon film
US5908672A (en) * 1997-10-15 1999-06-01 Applied Materials, Inc. Method and apparatus for depositing a planarized passivation layer
US6291334B1 (en) * 1997-12-19 2001-09-18 Applied Materials, Inc. Etch stop layer for dual damascene process
US6140226A (en) 1998-01-16 2000-10-31 International Business Machines Corporation Dual damascene processing for semiconductor chip interconnects
US6514880B2 (en) 1998-02-05 2003-02-04 Asm Japan K.K. Siloxan polymer film on semiconductor substrate and method for forming same
TW437017B (en) 1998-02-05 2001-05-28 Asm Japan Kk Silicone polymer insulation film on semiconductor substrate and method for formation thereof
US6287990B1 (en) * 1998-02-11 2001-09-11 Applied Materials, Inc. CVD plasma assisted low dielectric constant films
US6413583B1 (en) 1998-02-11 2002-07-02 Applied Materials, Inc. Formation of a liquid-like silica layer by reaction of an organosilicon compound and a hydroxyl forming compound
US6340435B1 (en) 1998-02-11 2002-01-22 Applied Materials, Inc. Integrated low K dielectrics and etch stops
US6054379A (en) 1998-02-11 2000-04-25 Applied Materials, Inc. Method of depositing a low k dielectric with organo silane
US6303523B2 (en) 1998-02-11 2001-10-16 Applied Materials, Inc. Plasma processes for depositing low dielectric constant films
US6068884A (en) 1998-04-28 2000-05-30 Silcon Valley Group Thermal Systems, Llc Method of making low κ dielectric inorganic/organic hybrid films
US6159871A (en) 1998-05-29 2000-12-12 Dow Corning Corporation Method for producing hydrogenated silicon oxycarbide films having low dielectric constant
US6232235B1 (en) * 1998-06-03 2001-05-15 Motorola, Inc. Method of forming a semiconductor device
US6054206A (en) 1998-06-22 2000-04-25 Novellus Systems, Inc. Chemical vapor deposition of low density silicon dioxide films
US6316167B1 (en) 2000-01-10 2001-11-13 International Business Machines Corporation Tunabale vapor deposited materials as antireflective coatings, hardmasks and as combined antireflective coating/hardmasks and methods of fabrication thereof and application thereof
US6147009A (en) * 1998-06-29 2000-11-14 International Business Machines Corporation Hydrogenated oxidized silicon carbon material
US6248429B1 (en) * 1998-07-06 2001-06-19 Micron Technology, Inc. Metallized recess in a substrate
US6211092B1 (en) * 1998-07-09 2001-04-03 Applied Materials, Inc. Counterbore dielectric plasma etch process particularly useful for dual damascene
TW437040B (en) 1998-08-12 2001-05-28 Applied Materials Inc Interconnect line formed by dual damascene using dielectric layers having dissimilar etching characteristics
US6284149B1 (en) * 1998-09-18 2001-09-04 Applied Materials, Inc. High-density plasma etching of carbon-based low-k materials in a integrated circuit
US6181055B1 (en) * 1998-10-12 2001-01-30 Extreme Devices, Inc. Multilayer carbon-based field emission electron device for high current density applications
US6228758B1 (en) * 1998-10-14 2001-05-08 Advanced Micro Devices, Inc. Method of making dual damascene conductive interconnections and integrated circuit device comprising same
US6225211B1 (en) * 1999-04-29 2001-05-01 Industrial Technology Research Institute Method for making stacked and borderless via structures on semiconductor substrates for integrated circuits
US6251770B1 (en) 1999-06-30 2001-06-26 Lam Research Corp. Dual-damascene dielectric structures and methods for making the same
JP2001044191A (ja) 1999-07-27 2001-02-16 Sony Corp 積層絶縁膜とその製造方法および半導体装置とその製造方法
US6756674B1 (en) 1999-10-22 2004-06-29 Lsi Logic Corporation Low dielectric constant silicon oxide-based dielectric layer for integrated circuit structures having improved compatibility with via filler materials, and method of making same
US6350670B1 (en) 1999-12-17 2002-02-26 Intel Corporation Method for making a semiconductor device having a carbon doped oxide insulating layer
EP1123991A3 (en) 2000-02-08 2002-11-13 Asm Japan K.K. Low dielectric constant materials and processes
US6362091B1 (en) * 2000-03-14 2002-03-26 Intel Corporation Method for making a semiconductor device having a low-k dielectric layer
US6363091B1 (en) 2000-06-05 2002-03-26 Agilent Technologies, Inc Coherent population trapping-based method for generating a frequency standard having a reduced magnitude of total a.c. stark shift
EP1172847A3 (en) * 2000-07-10 2004-07-28 Interuniversitair Micro-Elektronica Centrum Vzw A method to produce a porous oxygen-silicon layer
US6451683B1 (en) 2000-08-28 2002-09-17 Micron Technology, Inc. Damascene structure and method of making
US6395632B1 (en) 2000-08-31 2002-05-28 Micron Technology, Inc. Etch stop in damascene interconnect structure and method of making
US6518646B1 (en) 2001-03-29 2003-02-11 Advanced Micro Devices, Inc. Semiconductor device with variable composition low-k inter-layer dielectric and method of making
US7311852B2 (en) 2001-03-30 2007-12-25 Lam Research Corporation Method of plasma etching low-k dielectric materials
US6570256B2 (en) * 2001-07-20 2003-05-27 International Business Machines Corporation Carbon-graded layer for improved adhesion of low-k dielectrics to silicon substrates
US6887780B2 (en) 2001-08-31 2005-05-03 Intel Corporation Concentration graded carbon doped oxide
US6972253B2 (en) 2003-09-09 2005-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming dielectric barrier layer in damascene structure
US7008882B2 (en) 2003-11-28 2006-03-07 United Microelectronics Corp. Method and structure for the adhesion between dielectric layers

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101046467B1 (ko) * 2004-03-15 2011-07-04 어플라이드 머티어리얼스, 인코포레이티드 낮은 ｋ 유전체들의 접착력을 증가시키기 위한 플라즈마처리 방법
KR20180119133A (ko) * 2017-04-24 2018-11-01 램 리써치 코포레이션 패터닝 애플리케이션들을 위한 ale (atomic layer etch), 반응성 전구체들 및 에너제틱 소스들

Also Published As

Publication number Publication date
US6858153B2 (en) 2005-02-22
KR100661201B1 (ko) 2006-12-22
US20020084257A1 (en) 2002-07-04
US20020074309A1 (en) 2002-06-20
US6669858B2 (en) 2003-12-30
TW473870B (en) 2002-01-21
US7227244B2 (en) 2007-06-05
JP2001110789A (ja) 2001-04-20
US6340435B1 (en) 2002-01-22
EP1059664A2 (en) 2000-12-13
US20050023694A1 (en) 2005-02-03
EP1059664A3 (en) 2001-10-10

Similar Documents

Publication Publication Date Title
KR100661201B1 (ko) 절연층을 증착하고 에칭하기 위한 방법
US6806207B2 (en) Method of depositing low K films
KR100696035B1 (ko) Ｃｖｄ 나노포러스 실리카 저유전상수 막
JP5090430B2 (ja) 低誘電率膜の堆積処理方法、基板処理システム、デュアルダマシン構造の形成方法、およびデュアルダマシン構造
EP1055012B1 (en) Plasma processes for depositing low dielectric constant films
US6245690B1 (en) Method of improving moisture resistance of low dielectric constant films
US7034409B2 (en) Method of eliminating photoresist poisoning in damascene applications
US20020045361A1 (en) Plasma processes for depositing low dielectric constant films
US20040214446A1 (en) Nitrogen-free dielectric anti-reflective coating and hardmask
US7105460B2 (en) Nitrogen-free dielectric anti-reflective coating and hardmask
EP1607493B1 (en) Plasma processes for depositing low dielectric constant films
KR101106425B1 (ko) 질소-비함유 유전성 반사방지 코팅부 및 하드마스크

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121129

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20131129

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20141027

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20161125

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170929

Year of fee payment: 12