KR20000023242A - 반도체 장치 - Google Patents

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시미즈히로야
니시무라아사오
미야모또도시오
다나까히데끼
미우라히데오
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가나이 쓰토무
가부시키가이샤 히타치세이사쿠쇼
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Abstract

신뢰성이 높으며 저노이즈로 고속 동작 가능한 반도체 장치를 제공한다.
전원 배선(1003a)과 그라운드 배선(1003b)과 신호 배선(1003c)을 동일한 면 내에 형성하고, 신호 배선 중 적어도 일 부분의 양측에 인접하여 전원 배선이나 또는 그라운드 배선을 형성한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 패드와 외부 접속용 범프를 배선으로 접속한 반도체 장치에 관한 것으로, 특히, 수백 ㎒ 이상의 클럭 주파수에서의 저노이즈 동작을 가능하게 한 반도체 장치에 관한 것이다.
최근, 반도체 장치는 그 고밀도, 고집적, 저가격 및 고속화에 대한 요구가 증가하고 있다. 이 때문에, 예를 들면 특개평 8-250498호 공보 등에 대표된 바와 같이, 반도체 소자의 패드 형성면에 패드에 도통하는 배선과 범프를 형성한 반도체 장치가 고안되고 있다. 도 17에 도시한 바와 같이, 이러한 기술에 따르면 복수의 패드를 갖는 반도체 소자의 패드 형성면에 이들 패드 내 중 하나로 도통하는 배선부를 복수 형성하고 이 배선부의 소정의 위치에 범프를 형성하였기 때문에, 이 소정의 위치를 미리 설정해둠으로써 패드의 위치나 간격에 제한되는 일 없이 범프가 임의의 간격으로 형성할 수 있게 된다. 이 때문에, 반도체 장치의 외형 치수는 거의 반도체 소자를 탑재한 칩의 치수와 동등해지며 고밀도, 고집적화 및 저가격화가 가능해졌다.
또한, LSI 칩의 전원 노이즈를 저감하고 고속화를 꾀하기 위해서 예를 들면, 특개평 6-163822호 공보 등에 있듯이 칩 표면의 신호용 전극 패드를 제외한 개략 전면에 면형 전원 배선 패턴을 형성하는 것이 있다. 도 18에 도시하는 본 기술에 의해 면형의 전원면으로부터 바로 하측의 회로 소자로 직접 전원이 공급됨으로써, 인덕턴스가 저감하고 전원 노이즈를 저감할 수 있으므로 결과적으로 반도체 장치의 고속 동작이 가능해진다.
이와 같이, 반도체 소자의 패드 형성면에, 패드, 범프, 배선을 형성함으로써, 고밀도, 고집적, 저가격화가 가능하지만, 이 반도체 장치에는 고속화라는 과제가 남는다.
예를 들면, 200㎒의 클럭 주파수로 전원 전압 3.3V의 반도체 장치가 동작하는 경우에는 개략, 클럭 주기 5㎱의 10%의 시간 500㎰에서 신호 전압이 하이 상태(전원 전압)로부터 로우 상태(그라운드 전압)로 변환할 필요가 있다. 이 때의 부하 용량이 개략 10㎊라고 하면, 이에 축적되는 전하는 10㎊×3.3V에서 33pC이다. 변환 시에 흐르는 전류는 이 전하의 시간 미분으로 나타내며, 33pC/500㎰에서 0.066A가 된다. 이러한 신호가 변환 시에 흐르는 과도 전류는 예를 들면, 이. 이. 데이드슨(E. E. Davidson) 등 저술, IBM J. Res. Dev. May 1982, vol. 26에 기재되어 있듯이, 배선계의 인덕턴스에 의해 노이즈 전압을 생기게 하고 반도체 장치의 오동작을 야기하는 것이 알려져 있다. 이 노이즈 전압은 인덕턴스와 과도 전류의 시간 변화율로 나타낼 수 있으며 예를 들면, 반도체 장치의 1개의 리드 인덕턴스를 10nH라고 가정하면, 10nH×0.066A/500㎰에서 1개당 약 1.3V의 노이즈 전압이 생기게 된다. 이러한 노이즈가 전원, 그라운드 또는 신호선에 생기면, 본래의 하이 또는 로우의 상태를 잘못 판독하고 오동작이 생기게 된다. 이 노이즈는 상술한 바와 같이, 개략 동작 속도 즉 동작 주파수에 비례하기 때문에, 이것을 저감하려고 하면 고속화라는 과제에 대답할 수 없다. 따라서, 고속화를 달성하기 위해서는 노이즈를 결정하는 별도의 파라메터인 반도체 장치의 배선계의 인덕턴스를 저감할 필요가 있다.
먼저 예를 든 특개평 8-250498호 공보의 반도체 장치의 예에서는 패드 형성면에 패드, 범프, 배선을 형성함으로써 종래의 표면 실장형 반도체 장치에 비하여 소형의 반도체 장치를 제공할 수 있다. 이 때문에, 배선계의 인덕턴스도 종래의 표면 실장형 반도체 장치에 비하여 저감할 수 있는 것이다. 그러나, 일반적으로 수㎜의 길이의 도체는 개략 수 nH의 인덕턴스를 갖는 것을 생각하면, 최근의 고속화가 진행된 각 종 시스템 내에서는 앞의 반도체 장치도 또 충분한 저인덕턴스화를 달성하였다고는 하기 어렵다.
또한, 특개평 6-163822호 공보에 나타내는 반도체 장치에서는 후술하는 바와 같이, 전원 배선측의 인덕턴스 저감에는 고려하고 있지만, 그라운드 배선측의 인덕턴스 저감에 관해서는 고려되어 있지 않고, 따라서 그라운드 배선측에 생기는 노이즈는 저감할 수 없다. 또한, 칩 표면에는 패드가 흩어져 있으며 또한 본 칩을 범프 등에 의해 실장 기판에 실장할 때는 범프도 흩어지게 되므로, 용이하게는 면형의 도체층을 형성할 수는 없다.
본 발명은 상기 문제점에 감안하여 제조 공정을 복잡하게 하는 일 없이 또한 고밀도, 고집적, 저가격 등의 요구를 만족하면서 수백 ㎒ 이상의 클럭 주파수에서의 저노이즈의 동작을 가능하게 하기 때문에, 배선계의 인덕턴스를 저감한 반도체 장치를 제공하는 것을 목적으로 한다. 또한 그 때에는 전원 배선측 뿐만아니라 그라운드 배선측에 생기는 노이즈에 대해서도 이것을 저감함과 함께, 패드, 범프가 칩 표면에 존재하기 때문에, 배선계의 인덕턴스 저감이 곤란한 일반적인 경우에서 그 해결 방법을 제공한다.
상기 목적을 달성하기 위해서 본 원 발명의 반도체 장치는 이하의 구성을 갖는 것을 특징으로 한다.
(1) : 전원 전위를 공급하기 위한 전원 패드와, 그라운드 전위를 공급하기 위한 그라운드 패드와, 신호를 입출력하기 위한 신호 패드가 일주면에 형성된 반도체 소자와, 상기 전원 패드와 전원 배선으로 접속된 외부 접속용 전원 범프와, 상기 그라운드 패드와 그라운드 배선으로 접속된 외부 접속용 그라운드 범프와, 상기 신호 패드와 신호 배선으로 접속된 외부 접속용 신호 범프를 구비한 반도체 장치에서, 상기 신호 배선의 양측에는 상기 전원 배선 또는 상기 그라운드 배선이 인접하여 배치되어 있는 것.
(2) : 반도체 소자의 일주면측에 형성된 복수의 패드와, 복수의 범프와, 상기 패드와 상기 범프를 접속하는 복수의 배선을 구비한 반도체 장치에서, 상기 복수의 패드는 전원 패드와 그라운드 패드와 신호 패드로 이루어지며, 상기 복수의 범프는 전원 범프와 그라운드 범프와 신호 범프로 이루어지며, 상기 복수의 배선은 전원 배선과 그라운드 배선과 신호 배선으로 이루어지며, 상기 신호 배선 중 적어도 일부분의 양측에 인접하여 상기 전원 배선 또는 상기 그라운드 배선이 형성되어 있는 것.
(3) : (1) 또는 (2)에서, 상기 그라운드 배선과 상기 신호 배선은 모두 상기 반도체 소자의 일주면에 형성된 수 N개의 층을 통하여 배치되어 있는 것.
(4) : (1) 또는 (2)에서, 상기 전원 배선과 상기 그라운드 배선과 상기 신호 배선은 모두 상기 반도체 소자의 일주면에 형성된 수 N개의 층을 통하여 배치되어 있는 것.
(5) : (1) 내지 (4) 중 어느 하나에서, 상기 전원 배선의 폭 및 상기 그라운드 배선의 폭이 상기 신호 배선의 폭보다도 넓은 것.
(6) : (5)에 있어서, 상기 반도체 소자의 일주면의 외주측 영역을 덮도록 상기 전원 배선 또는 상기 그라운드 배선이 배치되어 있는 것.
(7) : 전원 전위를 공급하기 위한 전원 패드와, 그라운드 전위를 공급하기 위한 그라운드 패드와, 신호를 입출력하기 위한 신호 패드가 일주면에 형성된 반도체 소자와, 상기 전원 패드와 전원 배선으로 접속된 외부 접속용 전원 범프와, 상기 그라운드 패드와 그라운드 배선으로 접속된 외부 접속용 그라운드 범프와, 상기 신호 패드와 신호 배선으로 접속된 외부 접속용 신호 범프를 구비한 반도체 장치에서, 상기 전원 배선의 폭 및 상기 그라운드 배선의 폭은 상기 신호 배선의 폭보다도 넓고 상기 반도체 소자의 일주면의 외주측 영역을 덮도록 상기 전원 배선 또는 상기 그라운드 배선이 배치되어 있는 것.
(8) : 전원 전위를 공급하기 위한 전원 패드와, 그라운드 전위를 공급하기 위한 그라운드 패드와, 신호를 입출력하기 위한 신호 패드가 일주면에 형성된 반도체 소자와, 상기 전원 패드와 전원 배선으로 접속된 외부 접속용 전원 범프와, 상기 그라운드 패드와 그라운드 배선으로 접속된 외부 접속용 그라운드 범프와, 상기 신호 패드와 신호 배선으로 접속된 외부 접속용 신호 범프를 구비한 반도체 장치에서 상기 반도체 소자의 일주면의 중앙부에는 상기 반도체 소자의 외연부의 한 변에 따르는 방향으로 1개의 상기 전원 패드, 1개의 상기 그라운드 패드, 1개의 상기 신호 패드라는 순서의 반복으로 패드가 배치된 패드열이 있으며, 상기 1개의 전원 패드는 상기 패드열의 양측에 배치된 적어도 2개의 상기 전원 범프와 상기 전원 배선에 의해 접속되며, 상기 1개의 그라운드 패드는 상기 패드열의 양측에 배치된 적어도 2개의 상기 그라운드 범프와 상기 그라운드 배선에 의해 접속되며, 상기 1개의 신호 패드는 상기 패드열의 양측 중 어느 하나에 배치된 상기 1개의 신호 패드와 상기 신호 배선에 의해 접속되어 있는 것.
(9) : 전원 전위를 공급하기 위한 전원 패드와, 그라운드 전위를 공급하기 위한 그라운드 패드와, 신호를 입출력하기 위한 신호 패드가 일주면에 형성된 반도체 소자와, 상기 전원 패드와 전원 배선으로 접속된 외부 접속용 전원 범프와, 상기 그라운드 패드와 그라운드 배선으로 접속된 외부 접속용 그라운드 범프와, 상기 신호 패드와 신호 배선으로 접속된 외부 접속용 신호 범프를 구비한 반도체 장치에서, 상기 반도체 소자의 일주면의 중앙부에는 상기 반도체 소자의 외연부의 한 변에 따르는 방향으로 1개의 상기 전원 패드, 1개의 상기 그라운드 패드, 2개 이상의 상기 신호 패드라는 순서의 반복으로 패드가 배치된 패드열이 있으며, 상기 1개의 전원 패드는 상기 패드열의 양측에 배치된 적어도 2개의 상기 전원 범프와 상기 전원 배선에 의해 접속되며, 상기 1개의 그라운드 패드는 상기 패드열의 양측에 배치된 적어도 2개의 상기 그라운드 범프와 상기 그라운드 배선에 의해 접속되며, 상기 2개 이상의 신호 패드 각각은 전기 패드열의 양측에 배치된 상기 신호 패드와 1 대 1로 상기 신호 배선에 의해 접속되어 있으며, 상기 신호 배선은 상기 패드열의 양측에 교대로 신장하고 있는 것.
(10) : (8) 또는 (9)에서, 상기 전원 배선과 상기 그라운드 배선과 상기 신호 배선 모두가 상기 반도체 소자의 일주면에 형성된 수 N개의 층을 통하여 배치되어 있으며,
상기 전원 배선의 폭 및 상기 그라운드 배선의 폭이 상기 신호 배선의 폭보다도 넓은 것.
(11) : (8) 또는 (9)에서, 상기 신호 패드는 데이타, 클럭, 라이트 인에이블, 데이타 마스크 내 중 어느 한 종류나 또는 두 종류 이상의 임의의 조합인 것.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 배선 패턴을 나타내는 평면도.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 단면도.
도 3은 노이즈 발생의 원인을 나타내는 등가 회로도.
도 4는 노이즈 발생의 원인을 나타내는 등가 회로도.
도 5는 본 발명의 다른 실시예에 따른 반도체 장치의 배선 패턴을 나타내는 평면도.
도 6은 본 발명의 다른 실시예에 따른 반도체 장치의 배선 패턴을 나타내는 평면도.
도 7은 본 발명의 다른 실시예에 따른 반도체 장치의 배선 패턴을 나타내는 평면도.
도 8은 본 발명의 다른 실시예에 따른 반도체 장치의 배선 패턴을 나타내는 평면도.
도 9는 반도체 장치와 칩 컨덴서의 실장 상황을 나타내는 사시도.
도 10은 본 발명의 다른 실시예에 따른 반도체 장치의 배선 패턴을 나타내는 평면도.
도 11은 본 발명의 다른 실시예에 따른 반도체 장치의 배선 패턴을 나타내는 평면도.
도 12는 본 발명의 다른 실시예에 따른 반도체 장치의 배선 패턴을 나타내는 평면도.
도 13은 본 발명의 다른 실시예에 따른 반도체 장치의 배선 패턴을 나타내는 평면도.
도 14는 본 발명의 다른 실시예에 따른 반도체 장치의 배선 패턴을 나타내는 평면도.
도 15는 본 발명의 다른 실시예에 따른 반도체 장치의 단면도.
도 16은 본 발명의 다른 실시예에 따른 반도체 장치의 배선 패턴을 나타내는 평면도.
도 17은 종래의 기술에 의한 반도체 장치의 평면도.
도 18은 다른 종래의 기술에 의한 반도체 장치의 평면도.
도 19는 본 발명의 다른 실시예에 따른 반도체 장치의 배선 패턴을 나타내는 평면도.
<도면의 주요 부분에 대한 부호의 설명>
1000 : 반도체 장치
1001 : 패드
1002 : 범프
1003 : 배선
1004 : 범프 형성부
1100 : 반도체 소자
1900 : 스크라이브 라인으로부터의 릴리프
1901 : 구멍
2000 : 패드 형성면
4000 : 퓨즈 부분을 노출시키기 위한 개구부
5003 : 범프 형성부의 도체를 이용한 제2 그라운드 배선
5004 : 단락 방지를 위한 제2 그라운드 배선의 제거 부분
5005 : 범프의 위치, 사이즈를 국한하기 위한 간극
5005 : 제2 그라운드 배선을 그라운드 패드에 접속하기 위한 제2 유전체층의 제거 부분
이하, 본 발명의 실시예를 도면을 이용하여 설명한다.
도 1은 본 발명의 제1 실시예인 반도체 장치의 패드 형성면의 평면도이다. 본 반도체 장치(1000)는 도 2의 단면도에 도시한 수밀리 내지 수십밀리의 변을 갖는 개략 직사각형의 실리콘 칩으로 이루어지는 반도체 소자(1100)의 패드 형성면(2000) 상에 복수의 패드(1001)와, 범프 형성부(1004)와, 복수의 범프(1002)와, 이들을 접속하는 복수의 배선(1003)으로 구성되고 있다. 이들은 또한, 전원 패드(1001a), 그라운드 패드(1001b) 및 신호 패드(1001c)와, 전원 범프(1002a), 그라운드 범프(1002b) 및 신호 범프(1002c)와, 전원 배선(1003a), 그라운드 배선(1003b) 및 신호 배선(1003c)으로 크게 구별할 수 있다. 또, 본 도면에 도시한 바와 같이, 다른 도면에서도 전원, 그라운드, 신호의 각 범프, 패드, 배선을 구별하기 쉽도록 전원, 그라운드의 상기 구성 요소에 대해서는 해칭을 실시하고 있는 경우가 있다. 본 실시예에서는 전원 배선(1003a)과 그라운드 배선(1003b) 이외의 신호 배선(1003c)에 관해서는, 반도체 장치의 좌측에 있는 신호 배선 중 적어도 일부분의 양측에 인접하여 그라운드 배선(1003b)을 반도체 장치의 우측에 있는 신호 배선 중 적어도 일부분의 양측에 인접하여 전원 배선(1003a)을 각각 배치한 것이다. 이들의 배선 폭은 10㎛ 내지 100㎛ 정도가 일반적으로는 이용된다.
단면 구조는 도 2의 (A), (B), (C)에 개략 도시한 바와 같이, 반도체 소자(1100) 상에 소자의 보호를 위한 산화 실리콘층(1101) 또는 질화 실리콘층(1102), 신호 배선(1003c)을 반도체 소자와 절연하기 위한 제1 유전체층(1103), 반도체 소자(1100)와 반도체 장치(1000)를 탑재하는 실장 기판을 신호 패드(1001c)와, 신호 범프(1002c)를 통하여 전기적으로 접속하기 위한 신호 배선(1003c), 반도체 소자(1100)의 그라운드 패드(1001b)와 실장 기판을 그라운드 범프(1002b)를 통하여 전기적으로 접속하기 위한 그라운드 배선(1003b) 또한 도 2에서는 도시하지 않은 전원 배선(1003c), 배선(1003), 패드(1001), 반도체 소자(1100)를 보호하고 실장 기판과 절연하기 위한 제2 유전체층(1104), 범프(1102)를 형성하는 토대가 되는 범프 형성부(1104)가 적층되어 있는 것이다. 여기서, 신호 배선(1003c)과 전원 배선(1003a)과 그라운드 배선(1003b)은 동일한 공정에서 형성되기 때문에, 제조 공정이 복잡해지는 일은 없다. 여기서 질화 실리콘층(1102)은 1 내지 2㎛ 정도의 두께로 특히 바람직하게는 1.3㎛ 정도의 두께로 플라즈마 프로세스에 의해 형성하고, 제1 유전체층은 질화 실리콘 혹은 감광성 PIQ 등의 유기 절연체를 이용하여, 3 내지 7㎛의 두께로 특히 바람직하게는 5㎛ 정도의 두께로, 제2 절연층은 감광성 PIQ 등의 유기 절연체를 이용하여 3 내지 7㎛의 두께로 특히 바람직하게는 5㎛ 정도의 두께로 형성하는 것이 적합하다. 또한, 패드(1001)는 알루미늄을 주체로 하여 0.6 내지 1㎛ 정도의 두께로 배선(1003)은 반도체 소자에 가까운 측으로부터 크롬 0.1㎛, 구리 3㎛, 크롬 0.05㎛의 적층 구조나 또는 알루미늄을 주체로 하여 0.8 내지 1㎛ 정도의 두께로 형성하는것이 적합하다. 범프 형성부(1004)는 반도체 소자에 가까운 측으로부터 크롬 0.05㎛, 니켈과 텅스텐의 합금 2㎛, 금 0.05㎛에서 형성하는 것이 적합하다. 범프(1002)는 땜납이 이용된다. 또한, 도시하지 않았지만, 특개평 9-260389에 개시되어 있듯이, 범프 형성부(1004)에서 최외측 표면부의 금을 도체 전면에 형성하는 것이 아니라, 범프(1002)와 범프 형성부(1004)의 접촉 부분에만 원형에 형성하여도 좋은 것은 당연하다. 도 2의 (C)는 배선층을 상기한 알루미늄 주체의 적층 구조로 하고, 보호층을 산화 실리콘층으로 형성한 것이지만, 본 실시예에서는 상기 산화 실리콘층이 도 2의 (A) 및 도 2의 (B)에서의 질화 실리콘층(1102)과 제1 유전체층(1103)을 겸하고 있다. 이 경우, 실리콘 산화층(1101)은 0.1 내지 1㎛ 정도의 두께로 특히 바람직하게는 0.3㎛ 정도의 두께로 플라즈마 프로세스에 의해 형성하는 것이 바람직하다. 또한, 본 실시예에서는 배선 상에 중복되는 유전체층은 감광성 PIQ로 이루어지는 제2 유전체층과 질화실리콘층(1105)의 2층으로 이루어져 있다.
도 2에 도시한 바와 같이, 본 발명에서는 전원 배선 또는 그라운드 배선과 이외의 신호 배선은 동일한 면 내로 형성하고 있다.
다음으로, 본 실시예에 나타내는 반도체 장치의 목적으로 하는 고속 동작을 본 발명이 어떻게 가능하게 할지를 설명한다.
도 3은 반도체 장치에서의 출력 버퍼 부근을 등가 회로로서 나타낸 것이다. 여기서, 특히 데이타 핀(2)의 전위가 로우의 상태(그라운드 전위)로부터 하이의 상태(전원 전위)에 천이하는 경우를 생각한다. 이 때, 출력 버퍼 최종단(4)을 구성하는 트랜지스터 내, 전원측의 트랜지스터가 도통 상태가 되며, 전원 핀(1)으로부터 데이타 핀(2)으로 출력 버퍼 최종단을 경유하여 전류(100)가 흐른다. 이 전류는 데이타 핀(2)에 접속되는 부하를 충전하고, 이 핀의 전위를 로우로부터 하이로 전환하는 것이다. 동시에, 전원 핀(1)으로부터 출력 버퍼 최종단(4)을 경유하여 그라운드 핀(3)으로 전류(101)가 흐른다. 이 전류는 일반적으로 관통 전류라고 불리며 반도체 장치에서는 바람직한 것은 아니지만, 버퍼가 변환할 때에 버퍼를 구성하고 있는 트랜지스터가 중간 도통 상태가 되는 좁은 시간 범위에 전원으로부터 그라운드로 흐르는 전류로서 이해되고 있다. 데이타 핀(2)의 상태가 반대로 로우로부터 하이로 천이할 때는 도 3에서 전류(100)에 상당하는 것은 도 3과는 다르며, 데이타 핀(2)으로부터 그라운드 핀(3)으로 흐르며, 전류(101)에 상당하는 것은 도 3과 동일하게 전원 핀(1)으로부터 그라운드 핀(3)으로 흐르는 것은 물론이다.
이와 같이, 반도체 장치의 신호 핀 내, 데이타 핀의 전위의 천이에 따라, 예를 들면 도 3에 도시한 바와 같은 전류가 과도적으로 흐르게 된다. 중요한 것은 이러한 과도 전류가 흐르면, 전류 경로에 따른 각 핀의 인덕턴스와 상기 과도 전류의 시간 변화율에 비례한 노이즈 전압이 생기는 것이다. 이 때문에, 노이즈는 동작 속도 즉 동작 주파수를 늘림에 따라서 커지며, 어느 인덕턴스의 값에 대하여 동작 가능한 상한의 주파수가 존재한다. 이 상한을 크게 하기 위해서는 인덕턴스를 가능한 한 저감하는 것이 필요하다. 예를 들면, 먼저 종래의 기술로서 언급한 반도체 장치는 반도체 장치의 치수가 비교적 작기 때문에, 리드 프레임을 이용한 반도체 장치에 비하여 작은 인덕턴스를 갖는 것이다. 본 발명에서는, 이들과 개략 동일한 치수이면서 보다 작은 인덕턴스를 갖는 반도체 장치를 제공한다. 이것을 이해하기 위해서는 도 3의 과도 전류(100)가 영향을 받는 인덕턴스는 데이타 핀(2)의 인덕턴스(12)와 전원 핀(1)의 인덕턴스(11) 및 도시하지 않은 전원 핀(1)과 데이타 핀(2)의 상호 인덕턴스 M으로부터 구하는 실효적 인덕턴스인 것을 알 필요가 있다. 예를 들면, 전원 핀의 인덕턴스가 L1, 데이타 핀의 인덕턴스가 L2, 이들 간의 상호 인덕턴스가 M이면 도 3에 도시한 과도 전류(100)의 경로에 관한 상기 실효 인덕턴스는 일반적으로 L1+L2-2×M으로 나타난다. 노이즈는 전류 경로의 인덕턴스 즉 상기 실효 인덕턴스에 비례하므로, 데이타 핀의 인덕턴스 L2와 전원 핀의 인덕턴스 L1이 변화하지 않은 조건으로는 이들 간의 상호 인덕턴스 M을 크게함으로써 전체의 실효 인덕턴스를 저감 가능하다. 도 3의 관통 전류(101)에 대하여도 마찬가지의 의론이 성립하는 것은 분명하며, 이 경우는 전원 핀(1)과 그라운드 핀(3) 간의 상호 인덕턴스를 크게함으로써 전체의 실효 인덕턴스가 저감 가능하다.
도 4는 반도체 장치에서의 어드레스 핀(6)과 입력 버퍼 부근을 등가 회로로서 나타낸 것이다. 여기서, 특히, 어드레스 핀(6)의 전위가 로우의 상태(그라운드 전위)로부터 하이의 상태(전원 전위)로 천이하는 경우를 생각한다. 이 경우도 천이에 따라, 어드레스 핀(6)으로부터 입력 버퍼(5)를 거쳐서 전원 핀(1) 및 그라운드 핀(3)으로 흐르는 과도 전류(102)와, 전원 핀(1)으로부터 그라운드 핀(3)으로 흐르는 관통 전류(103)가 생긴다. 전자는 입력 용량을 충전하기 위한 후자는 먼저 설명한 버퍼 전환에 따르는 과도 전류이다. 따라서, 신호 핀 내, 어드레스 핀 등의 입력 핀에서도 신호의 변환에 따른 과도 전류가 생기며, 이 과도 전류와 전류 경로에 따른 도체의 인덕턴스에 의해 노이즈가 생기는 것은 데이타 핀과 마찬가지이며 이것을 저감하기 위한 수법도 마찬가지이다.
일반적인 프린트 배선판 등에서는 실효 인덕턴스의 저감을 달성하기 위해서 전체를 다층 기판으로 구성하고, 신호선의 바로 아래에 그라운드 또는 전원을 박판형의 도체로 형성하고 상기 실효 인덕턴스의 저감을 꾀한다. 그러나, 본 발명이 대상으로 하고 있는 반도체 장치에서는, 그와 같은 다층 구성을 취하는 것은 비용 상의 제약으로부터 곤란하며 전원, 그라운드를 포함한 배선층은 한층 더 구성으로 한다. 이 때문에, 예를 들면 도 1과 같은 구성을 취함으로써 전원 또는 그라운드 배선과 신호 배선의 거리를 축소할 수 있으며, 따라서 전원 또는 그라운드 배선과 신호 배선을 맞춘 계의 실효 인덕턴스를 저감하는 것이 가능하다.
도 1에 나타내는 실시예에서는 특히 신호 배선(1003c)과 전원 배선(1003a) 또는 신호 배선(1003c)과 그라운드 배선(1003b)의 실효 인덕턴스를 저감하기 위해서, 전원 배선(1003a)과 그라운드 배선(1003b)을 메쉬 형상으로 하여 신호 배선(1003c)의 주위에 배치한 것이다. 여기서 중요한 것은 신호 배선의 주위에 배치한 도체가 도 3과 도 4에 도시한 바와 같은 반도체 소자 내의 출력 버퍼(4), 입력 버퍼(5)에서의 전원과 그라운드를 반도체 장치가 실장되는 실장 기판의 전원과 그라운드에 전기적으로 접속하는 전류의 경로로 하는 것이다. 이 때문에, 도 1의 신호 배선(1003c)의 주위의 도체는 전원 배선(1003a)에 대해서는 전원 패드(1001a)와 전원 범프(1002a)에, 그라운드 배선(1003b)에 대해서는 그라운드 패드(1001b)와 그라운드 범프(1002b)에 각각 접속되어 있을 필요가 있다.
도 5는 본 발명에서의 다른 실시예의 반도체 장치의 평면도를 나타낸다. 본 실시예에서는 전원, 그라운드 이외의 신호 배선 중 적어도 일부분의 양측에 인접하고, 한쪽 측에는 전원 배선(1003a)과 전원 패드(1001a) 및 전원 범프(1002a)를 다른 한쪽 측에는 그라운드 배선(1003b)과 그라운드 패드(1001b) 및 그라운드 범프(1002b)를 배치한 것이다. 이러한 배치를 취함으로써, 도 1에 도시한 실시예에 비하여 어느 정도 패드, 배선, 범프수가 증가하지만, 모든 신호선이 전원, 그라운드에 끼워지는 구조가 된다. 이 때문에, 신호선(1003c)의 전위의 천이에 따르는 전원, 그라운드에 생기는 과도 전류는 천이가 어떠한 방향으로 발생하는 경우라도 해당 신호선에 인접하고 있는 전원 배선(1003a) 또는 그라운드 배선(1003b)을 흐르기 때문에, 이들의 전류 경로의 실효 인덕턴스를 충분하게 작게 할 수 있다. 또한, 이러한 구조를 취함으로써 도 4에서 도시한 어드레스핀의 전위의 천이에 따라 전원 핀과 그라운드 핀 양쪽에 생기는 과도 전류의 경로에 따른 실효 인덕턴스를 전원 또는 그라운드 배선 중 한쪽이 신호선에 인접하여 생기는 경우에 비하여 작게 하는 것이 가능하다.
도 6에 도시된 것은, 도 5에 도시한 실시예에서 문제가 되기 쉬운 패드, 범프, 배선의 증가를 억제하기 위한 구조를 취한 실시예의 평면도이다. 이와 같이, 모든 신호 배선(1003c) 중 적어도 일부분 한쪽에 인접하여 전원 배선(1003a)이나 또는 그라운드 배선(1003b) 중 어느 한쪽을 형성함으로써, 도 5에 도시한 실시예에 비하여 과도 전류가 흐르는 경로의 실효 인덕턴스는 약간 커지지 않을 수가 없지만 합계의 핀 수를 적게 할 수 있다는 이점이 있다. 실제, 본 실시예는 도 5의 실시예와 동일한 수의 신호 핀을 갖지만 전 핀수는 적다.
여기까지 설명한 실시예에서는, 전원 배선(1003a), 그라운드 배선(1003b)은 신호선과 배선폭 등이 동등인 것을 전제로 해왔지만, 도 7 및 도 8에 도시하는 본 발명의 다른 실시예와 같이, 전원 배선, 그라운드 배선의 배선 폭을 신호선에 비하여 큰 것으로 하고, 도 5, 도 6의 실시예에서는 독립하여 여러개 존재하는 전원 배선, 그라운드 배선을 각각 접속함으로써, 전원, 그라운드의 실효 인덕턴스의 한층 더 저감이 가능하다. 또한, 반도체 소자의 차광이라는 이점도 생긴다. 일반적으로 실리콘 등을 주체로 한 반도체 소자는 적외광으로의 폭로에 의해 오동작을 일으키는 것이 알려져 있다. 본 실시예에 도시한 바와 같이, 반도체 소자의 활성 부분과 적외광에 노출되기 쉬운 주변부를 전원 배선, 그라운드 배선에 의해 덮음으로써, 오동작을 저감할 수 있다. 또한, 땜납 등 중금속을 포함한 부재로부터 방사되는 알파선을 본 실시예의 베타층에 가까운 전원, 그라운드 배선에 의해 차폐할 수 있으므로 알파선에 의한 반도체 장치의 오동작을 방지할 수 있는 이점도 있다.
본 실시예와 같은 베타층에 가까운 도체를 반도체 장치(1000)의 패드 형성면(2000) 상에 설치하는 경우, 실리콘 칩으로 이루어지는 반도체 장치(1000)의 최외주부로부터 약간 내측으로 들어간 부분에 형성하는 것이 바람직하다. 본 실시예의 반도체 장치는 실리콘 웨이퍼 상에서 일괄하여 반도체 소자나 패드, 배선, 범프 등을 형성한 후, 스크라이브 라인에 따라서 각 칩으로 절단된다. 이 때, 절단을 위한 블레이드가 실리콘 칩뿐만아니라 본 발명의 반도체 장치의 그라운드층이나 전원층 등 금속층을 절단하면, 블레이드가 손상하기 쉽고 또한 절단 시의 금속층으로부터 버어가 생겨서 박리의 원인으로 되게 버린다. 이것을 회피하기 위해서는 본 실시예에 도시한 바와 같이, 도체층은 스크라이브 라인의 릴리프(1900)를 반도체 장치 최외주부에 설치하고 그 내측에 형성하는 것이 바람직하다.
도체층의 부착성을 향상하여 신뢰성을 늘리기 위해서는 면적이 큰 도체층을 형성할 때는 도체층의 부착성을 향상시키기 위한 구멍(1901)을 면 내에 설치하는 것이 바람직하다. 이 구멍은 부착성을 향상시킴과 함께, 계면에 발생하는 가스를 추출하는 효과도 있다. 이것을 설치하는 경우에는 전류의 흐름을 방해하지 못하게 크기를 작게하거나 패드와 범프를 흐르는 전류를 방해하지 못하게 전류 방향에 따라서 길게 신장한 형태로 하는 것이 적합하다.
도 7에 도시하는 실시예에서는, 전원 배선 또는 그라운드 배선 중 어느 한쪽의 배선폭을 신호 배선에 비하여 확대함으로써 베타층에 가까운 도체로 한 것이며, 특히 도 7에서는 그라운드 배선에 대하여 상기 구조를 적용한 것을 나타내고 있다. 본 구조에 의해, 그라운드 배선의 실효 인덕턴스를 저감할 수 있음과 함께, 차광성의 향상 알파선에 대한 차폐층 등의 이점이 생기지만, 도 8에 도시한 바와 같이 그라운드 배선, 전원 배선 양쪽의 배선폭을 확대하고, 베타층에 가까운 구조로 함으로써 한층 더 이점이 생긴다. 도 3에서 설명한 바와 같이, 데이타의 변환 방향에 의해 과도 전류는 신호 배선 외에 전원 배선을 흐르거나 그라운드 배선을 흐르거나 혹은 그 양쪽을 흐르기도 한다. 이 때문에, 도 8과 같이, 전원 배선, 그라운드 배선의 양쪽을 평등하게 취급하고, 양쪽과도 배선폭을 확대함으로써 어떠한 신호의 변환에 대하여도 과도 전류 경로에 따른 경로의 실효 인덕턴스를 저감할 수 있다.
또한, 본 실시예와 같이 전원 배선, 그라운드 배선을 박판형으로 확대하고 반도체 장치의 패드 형성면을 덮어 전원 배선(1003a)과 그라운드 배선(1003b)을 접근하여 배치함으로써 고주파 특성에 우수한 패스 컨덴서를 구성할 수 있다는 이점이 있다. 일반적으로 반도체 장치에서는 도 9에 도시한 바와 같이, 반도체 장치의 전원 핀, 그라운드 핀으로부터 실장 기판(100) 상에 전원 배선(102) 및 그라운드 배선(103)을 인출하고, 패스 컨덴서로서 소형의 칩 컨덴서를 기판 상에 배치하여 상기 배선과 전기적으로 접속하고 있다. 이 때문에, 반도체 장치로부터 칩 컨덴서로 이르는 경로가 길고 이 경로의 실효 인덕턴스가 비교적 크게 된다. 따라서, 칩 컨덴서 단체로서의 주파수 특성은 양호하여도 통상 주파수가 수십 ㎒ 이상의 노이즈에 대해서는 패스 컨덴서로서의 역할을 다할 수 없게 되는 경우가 많다. 본 발명에 따른 패스 컨덴서는 전원 배선(1003a)과 그라운드 배선(1003b) 그 자체에서 구성되게 되므로, 패스 컨덴서와 반도체 장치 간의 실효 인덕턴스는 각별히 작게 된다. 이 때문에, 통상 사용되는 칩 컨덴서의 개략 열배 정도의 주파수까지 패스 컨덴서로서의 역할을 다하는 것이 가능하다. 여기에서 주의해야만 하는 것은 본 실시예에 의해 구성된 패스 컨덴서는 수 ㎊ 정도의 용량이며, 일반적으로 0.1 내지 수 μF 정도의 용량이 사용되는 칩 컨덴서에 완전히 취하여 바뀌는 것은 아니다. 따라서, 실장 기판 상에서 본 실시예의 반도체 장치를 사용하는 경우에도 통상의 칩 컨덴서를 사용하게 된다. 그러나, 작은 실효 인덕턴스로 반도체 장치의 전원, 그라운드에 접속된 본 실시예의 반도체 장치가 갖는 패스 컨덴서와, 통상의 용량은 크지만 약간 고주파 특성이 떨어지는 칩 컨덴서가 병렬로 접속됨으로써 넓은 주파수 범위에서 노이즈의 저감이 가능해진다.
또, 본 실시예는 전원 배선과 그라운드 배선이 거대한 한 장의 박판형은 아니고 면 내에 많은 톱니 모양을 가지며, 전원 배선과 그라운드 배선이 서로 뒤얽힌 구조로 되어 있기 때문에, 배선층 형성에 따르는 내부 응력의 저감에 도움이 되며 따라서 상기 내부 응력에 기인하는 도체층의 박리 등을 방지하는 효과가 있다. 또한 도체층의 부착성을 향상하여 신뢰성을 늘리기 위해서는 면적이 큰 도체층을 형성할 때는 도체층의 부착성을 향상시키기 위한 구멍(1901)을 면 내에 설치하는 것이 바람직하다. 이것을 설치하는 경우에는 전류의 흐름을 방해하지 못하게 크기가 작은 것으로 하거나 패드와 범프를 흐르는 전류를 방해하지 못하게 전류 방향에 따라서 길게 신장한 형태로 하는 것이 적합하다. 또한, 이 구멍은 계면에 생기는 가스를 추출하는 효과도 있다.
도 7 및 도 8의 실시예는 특개평 6-163822호 공보에 개시되어 있는 반도체 장치에서 도시되지 않은 패드, 범프가 칩 표면에 다수 존재하고 있는 경우에 어떻게 면형의 전원층, 그라운드층을 배치하는지의 문제점을 해결하기 위한 수법이다. 또한, 도 8은 동일하게 특개평 6-163822호 공보에 개시되어 있는 반도체 장치에서 고려되지 않았던 전원 배선, 그라운드 배선의 양쪽에 생기는 노이즈를 저감하는 구조를 제공하는 것이다.
도 10은 반도체 장치 내 메모리 디바이스에 이용되는 것이 많은 중앙 부근에 1열의 패드열을 갖는 센터 패드의 반도체 장치에서의 본 발명의 다른 실시예이다. 본 실시예에서는 상기 중앙 부근의 일렬의 패드를 전원 패드(1001a), 그라운드 패드(1001b), 적어도 1개의 신호 패드(1001c)라는 순서로 반복하는 구조로 되어 있다. 또한, 전원 패드(1001a)와 그라운드 패드(1001b)로부터의 배선은 좌우 양측으로 인출하고, 각각 대응하는 전원 범프(1002a)와 그라운드 범프(1002b)에 각각 2개소에서 접속되도록 하고 있다. 이러한 구성으로 함으로써, 모든 신호 배선(1003c)은 전원 배선(1003a)과 그라운드 배선(1003b)에 끼워지게 되므로, 먼저 다른 실시예에서 나타낸 바와 같이 신호선(1003c)의 전위가 어떠한 상태에 천이하여도 전원 배선(1003a)이 그라운드 배선(1003b) 중 인접하는 것에 과도 전류가 흐르기 때문에, 과도 전류의 경로의 실효 인덕턴스를 저감할 수 있으며 따라서 저노이즈로 고속 동작 가능한 반도체 장치가 제공 가능하다.
도 11은 상기 실시예의 전원 배선(1003a)과 그라운드 배선(1003b)의 배선폭을 확대하고 또한 전원 범프(1002a)와 그라운드 범프(1002b) 중 서로 접속 가능한 것을 서로 접속한 것이다. 그 때, 최외부에 있는 전원 범프(1002a), 그라운드 범프(1002b)의 수를 감소시킴으로써 신호 범프(1002c)에 의해 실장 기판에 접속된 신호 배선이 실장 기판의 표층 배선(1500)을 경유하여 외부에 인출하기 쉬운 구조로 되어 있다. 통상, 실장 기판 상의 배선은 본 실시예와 같은 반도체 장치 상의 배선에 비하여 배선폭, 배선 피치도 크게 되므로, 반도체 장치 최외부에 다수의 전원 범프, 그라운드 범프가 존재한 경우, 실장 기판의 표층의 배선을 이용하여 상기 범프 간을 통하여 신호 배선을 인출하는 것이 곤란해지는 경우도 있다. 본 실시예의 구조에 의해 반도체 장치로부터 실장 기판 상에 신호 배선을 인출하기 위해서 실장 기판 중에서 관통 구멍과 내층을 사용하지 않고 해결되며, 실장 기판의 저비용화를 달성할 수 있다. 또, 본 실시예와 같이 최외부의 전원 범프(1002a)나 그라운드 범프(1002b)의 수를 감소시켜도, 전원 범프, 그라운드 범프 각각을 배선폭이 큰 전원 배선, 그라운드 배선에 의해 서로 접속하고 있기 때문에, 과도 전류 경로에 따른 실효 인덕턴스는 충분히 작다. 또한, 적외광을 포함한 빛이 입사하기 쉬운 반도체 장치의 외주부를 박판형의 전원 배선, 그라운드 배선으로 덮는 구조로 되어 있기 때문에, 오동작을 방지하는 효과가 있다. 또한, 본 실시예와 같이 전원 배선(1003a), 그라운드 배선(1003b)의 배선폭을 확대함으로서, 방열성이 좋은 반도체 장치를 제공할 수 있는 이점도 있다. 도 11에 도시한 바와 같이, 방열 성능 향상을 위한 범프(1002d)를 필요에 따라서 전원 배선(1003a) 또는 그라운드 배선(1003b) 상에 배치할 수 있으므로, 예상되는 발열량에 대응하여 범프 배치가 가능한 부분이 존재하는 만큼 상기 방열을 위한 범프를 배치할 수 있다. 본 실시예에서 나타내는 상기 방열 성능 향상을 위한 범프는 배선 폭이 큰 전원 배선(1003a), 그라운드 배선(1003b)과 전원 패드(1001a), 그라운드 패드(1001b)를 통하여 반도체 소자와 접속되어 있는 것, 반도체 소자의 외주부에 설치 가능하기 때문에 반도체 소자와 전기적으로 접속되어 있지 않은 더미 범프를 방열을 위해 설치하거나 신호 범프를 방열을 위해 이용하는 수법에 비하여 보다 큰 방열 성능의 향상을 기대할 수 있다. 더 부언하면, 방열 성능 향상을 위해 부가된 범프(1002d) 내, 반도체 장치의 외주부 특히 개략 직사각형 반도체 장치의 각부 부근에 부가된 범프는 반도체 장치의 기계적 신뢰성 향상에도 효과가 있다. 일반적으로, 반도체 장치가 실리콘을 주체로 한 것인데 대하여 실장 기판은 유기 재료 주체인 것이 많기 때문에, 실장 기판에 반도체 장치를 실장한 상태에서는 열팽창 계수의 차에 기인한 스트레스가 반도체 장치와 실장 기판과의 접합 부분인 범프 특히 각부의 범프에 유기된다. 이 스트레스에 의해 범프의 재료로서 통상 사용되고 있는 땜납으로 크랙이 들어가 전기적 접속이 유지되지 않는다는 장해가 생길 경우가 있다. 본 실시예에서 부가된 방열 성능 향상을 위한 범프(1002d)는 그것이 각부에 있음으로써 방열 성능 향상뿐만아니라 보강의 역할을 다함으로써 반도체 장치의 기계적 신뢰성 향상이라는 이점을 가져온다.
본 실시예는 반도체 장치(1000)가 각각 한 종류의 전원과 그라운드를 갖는 것을 전제로 해왔다. 그러나, 최근의 반도체 장치에서는 예를 들면, 출력 버퍼용 전원, 그라운드와, 그 이외의 전원, 그라운드를 별도로 필요로 하거나 다른 전압의 복수의 전원을 필요로 하는 경우가 있다. 이러한 경우에도 본 발명은 유효하다. 도 12에 반도체 장치가 출력 버퍼용 전원, 그라운드와, 그 이외의 전원, 그라운드를 별도의 패드로 갖는 경우에 본 발명을 적용한 예를 나타낸다. 본 실시예는 상기 출력 버퍼용 전원 패드, 그라운드 패드와 회로용 전원 패드, 그라운드 패드에 대응하여 각각 출력 버퍼용 전원 배선(2003a), 출력 버퍼용 그라운드 배선(2003b)과 회로용 전원 배선(3003a), 그라운드 배선(3003b)을 개별로 갖도록 한 것이다. 그 때, 출력 버퍼 즉 데이타 핀의 패드는 도면 중 상반에 배치하고, 이에 대응하여 출력 버퍼의 전원 배선(2003a), 출력 버퍼의 그라운드 배선(2003b) 및 이들 배선에 접속하는 전원 범프(1002a), 그라운드 범프(1002b)도 상측 반정도로 배치하고 있다. 한편, 데이타 핀 이외의 신호 핀의 패드 예를 들면, 어드레스 패드 등은 도면 중 하측 반정도로 배치하고, 이에 대응하여 출력 버퍼 이외의 회로에 패드를 통하여 접속하고 있는 전원 배선(3003a), 그라운드 배선(3003b) 및 이들 배선에 접속하는 전원 범프(1002a), 그라운드 범프(1002b)도 하측 반정도로 배치하고 있다. 이와 같이 배치함으로써, 반도체 장치의 반도체 소자 내부에서 출력 버퍼 최종단(4)에 접속하고 있는 데이타 핀(2)과, 출력 버퍼 최종단(4)에 접속하고 있는 전원 핀(1), 그라운드 핀(3)이 접근하여 배치되므로, 과도 전류 경로의 실효 인덕턴스를 저감할 수 있으며 따라서 저노이즈로 고속인 동작이 가능한 반도체 장치를 제공할 수 있다.
도 13은 본 발명의 다른 실시예의 평면도이다. 본 실시예에서는, 도 11, 도 12 등에서 도시한 실시예가 모든 신호선의 양측에 각각 전원 배선과 그라운드 배선을 배치하는 구조를 위해, 과도 전류가 흐르는 경로의 실효 인덕턴스를 저감할 수 있으며, 저노이즈로 고속 동작이 가능하지만 한편, 반도체 장치의 패드(1001), 범프(1002), 배선(1003)의 수가 증가하기 쉽다는 문제를 극복한다. 본 실시예에서는, 반도체 장치(1000)의 개략 중앙에 배치한 패드(1001)의 열을 전원 패드(1001a), 그라운드 패드(1001b), 4개의 신호 패드(1001c)의 기본 패턴이 반복되게 하고, 임의의 신호선에 대하여 좌우에 인접하는 배선 중 적어도 한쪽은 전원 배선(1003a) 또는 그라운드 배선(1003c)이 되도록 형성한 것이다. 본 실시예에서는, 신호선의 양측에 전원 배선과 그라운드 배선 중 어느 한쪽만이 인접하여 존재하기 때문에, 양측에 전원 배선과 그라운드 배선 양쪽이 존재하는 경우에 비하여 과도 전류 경로의 실효 인덕턴스는 약간 커지지만, 패드, 배선, 범프의 수를 저감할 수 있기 때문에, 반도체 장치의 면적을 저감할 수 있으며 보다 소형으로 저가격인 반도체 장치를 제공할 수 있다. 또, 도면 중, 배선(1003)에 의해 패드에 접속되어 있지 않은 범프(1002)를 나타내고 있지만, 이 범프는 반도체 장치 내부에 전기적으로는 접속되지 않은 범프이다.
본 도면 중 4000은 반도체 소자 상의 퓨즈 부분을 노출시키기 위한 개구부를 나타낸다. 일반적으로 메모리 디바이스에서는 제조시의 수율을 고려하여, 규정의 용량보다도 다수개의 메모리 셀을 실리콘 칩 상에 형성하고, 이들의 여분의 메모리셀도 전부 패드에 접속하는 구조로 되어 있다. 그리고, 메모리 디바이스의 테스트 단계에서 불량이 된 메모리 셀을 포함하는 블럭으로부터 패드로 이르는 배선을 레이저 광 등의 조사에 의해 절단하고, 규정 용량의 메모리 디바이스를 취득하도록 되어 있다. 이, 레이저 광 조사에 의해 배선을 절단하기 위한 영역을 퓨즈라고 부른다. 이 때문에, 본 실시예에 나타내는 반도체 장치를 메모리 디바이스에 적용할 때는 레이저 광에 의해 반도체 소자 상의 배선을 절단할 수 있도록, 배선을 구성하는 도체가 퓨즈 부분을 피하도록 해야만 한다. 이를 위한 영역으로서 반도체 소자 상의 퓨즈 부분을 노출시키기 위한 개구부(4000)를 특히 면적이 큰 전원 배선 또는 그라운드 배선에 설치할 필요가 생기는 경우가 있다. 또, 이 영역은 반드시 구멍형 개구부일 필요는 없으며 기하학적 레이아웃이 가능하면, 단순히 퓨즈 영역을 도체가 피하는 구조이면 좋은 것은 당연하다.
도 14에 도시된 것은 상기 실시예와 다른 수법으로 핀수의 증가를 저감하면서, 과도 전류 경로의 실효 인덕턴스를 저감할 수 있으며, 저노이즈로 고속 동작 가능한 반도체 장치를 제공하기 위한 실시예이다. 본 실시예에서는, 반도체 장치의 신호 핀 내, 변환하는 빈도가 높으며, 그 때에 생기는 과도 전류도 큰 데이타, 클럭, 라이트 인에이블, 데이타 마스크의 각 핀에 대응하는 패드를 반도체 장치의 패드 형성면(2000)의 특정한 영역으로 배치하고, 이들의 패드에 대해서는 전원 패드(1001a), 그라운드 패드(1001b), 2개의 신호 패드라는 순서로 배치한 것이다. 이에 대하여, 상기 특정한 신호 이외의 예를 들면, 어드레스, 클럭 인에이블, 컬럼 어드레스 스트로브, 로우 어드레스 스트로브 등의 신호 핀은 변환하는 빈도가 낮으며, 생기는 과도 전류가 작기 때문에, 전원 패드, 그라운드 패드의 배치 갯수를 감하고 있다. 이 때문에, 노이즈를 발생하기 쉽고, 고속화를 방해하기 쉬운 데이타 배선에 대해서는 과도 전류 경로의 실효 인덕턴스를 저감하면서, 반도체 장치 전체로서는 배선, 범프, 패드수를 저감할 수 있으므로 고속 동작을 달성하면서 소형화 저가격화가 가능하다.
도 15는 본 발명의 다른 실시예의 단면도를 나타낸다. 본 실시예는 지금까지의 실시예에서는 땜납 등으로 이루어지는 범프의 형성부(1004)에만 사용하고 있던 도체층을 면적을 확대하고, 박판형의 도체로서 그라운드 배선 또는 전원 배선으로서 이용하는 것이다. 본 도면에서는 범프 형성부의 도체의 면적을 확대하고, 반도체 소자(1100)로부터의 높이가 통상의 신호 배선(1003c)이나 전원 배선(1003a), 그라운드 배선(1003b)과는 다른 별도의 그라운드층(5003)으로 한 것을 나타내고 있다. 물론, 반대로 이 도체를 별도의 전원층으로 해도 좋은 것은 당연하다. 본 실시예에서는, 신호 배선(1003c), 전원 배선(1003a)은 제1 유전체층 상에 형성하고 있으며, 그라운드층은 제2 유전체층 상에 형성하고 있다. 또한, 본 실시예의 그라운드층(5003)은 전원 패드(1001a), 신호 패드(1001c), 전원 범프(1002a), 신호 패드(1002c)와 전기적으로 단락하지 않도록, 이들의 패드, 범프 부분의 주위에는 프로세스 정밀도에 따라서 그라운드층의 제거 부분을 형성하고 있다. 또한, 본 실시예에서는 범프 형성부를 이용한 별도의 그라운드층(5003)의 범프 주위에 범프의 위치, 사이즈를 국한하기 위한 간극(5005)을 형성하고 있다. 이것은 통상 땜납 등으로 구성되는 범프가 그 형성 시, 도체와의 부착성, 습윤성이 양호하기 때문에, 자유롭게 흘러서 넓어지게 되며, 범프로서 그 위치와 형상이 흐트러지는 것을 막기 때문이다. 도 16에 도시한 바와 같이, 이 간극(5005)은 범프의 형상을 개략 휴게(休憩)로 유지하고 응력 집중부가 되는 각부를 만들지 않기 때문에, 복수의 원호로 이루어지는 형태가 적합하다. 본 실시예에서는 4분의 1의 원호를 4개 조합한 형태로 하고 있다. 5006은 가스 배출을 위한 구멍이다. 일반적으로 감광성 PIQ 상에 금속을 성막할 때는 계면에 발생하는 가스에 의해 도체의 부착성이 악화한다. 이 때문에, 가스 배출을 위한 구멍을 복수 형성하고 부착력의 저하를 방지하는 것이 바람직하다. 본 실시예에서는, 제2 그라운드 배선을 그라운드 패드에 접속하기 위한 제2 유전체층의 제거 부분(5005)이 필수가 된다. 이것은 제2 그라운드 배선을 그라운드 패드에 접속하기 위한 것이다.
본 발명의 평면도인 도 16에 도시한 바와 같이 본 실시예에 따르면, 반도체 장치(1000)의 주요 배선면을 프린트 배선판으로 사용되도록 2층의 도체로 형성할 수 있으므로, 신호 배선, 전원 배선, 그라운드 배선을 동일 평면 상의 도체로 형성하는 경우에 비하여, 용이하게 실효 인덕턴스를 더욱 저감하는 것이 가능해진다. 또한, 본 실시예에 따르면 거의 간극없이 반도체 장치의 패드 형성면측을 그라운드층(5004)에 의해 덮을 수 있으므로, 보다 차광성에 우수하고, 적외 영역의 전자파에 의한 오동작이 없는 반도체 장치가 제공 가능하다. 또한, 배선층으로 전원 배선을 구성하고, 범프 형성부의 도체로 그라운드층을 구성함으로써 면적이 크고 따라서 용량이 큰 패스 컨덴서를 구성하는 것이 가능하다. 이것은 먼저 진술한 바와 같이, 인덕턴스를 거의 갖지 않은 용량이기 때문에, 주파수 특성이 양호한 패스 컨덴서가 되며, 노이즈 저감에 의한 고속 동작 가능한 반도체 장치를 제공할 수 있다.
본 발명의 다른 실시예를 도 19에 도시한다. 본 실시예는 마이크로 컴퓨터 등에 많이 이용되는 반도체 장치의 주변부에 패드를 배치한 소위 주변 패드를 구비하는 반도체 장치에 본 발명을 적용한 예를 나타낸다. 이와 같이, 본 발명을 적용함으로써 주변부에 패드를 구비한 반도체 장치에서도 배선계의 인덕턴스를 저감하고 고속 동작을 가능하게 할 수 있다.
본 발명에 따르면, 반도체 장치의 동작 시에 생기는 과도 전류의 경로에 따른 실효 인덕턴스를 저감할 수 있으므로, 노이즈가 적고 고속 동작 가능한 반도체 장치를 제공할 수 있다. 또한, 적외 영역의 빛이나 알파선에 의한 오동작이 적은 신뢰성이 높은 반도체 장치를 제공할 수 있다.

Claims (17)

  1. 전원 전위를 공급하기 위한 전원 패드와, 그라운드 전위를 공급하기 위한 그라운드 패드와, 신호를 입출력하기 위한 신호 패드가 하나의 주면에 형성된 반도체 소자와,
    상기 전원 패드와 전원 배선으로 접속된 외부 접속용 전원 범프와,
    상기 그라운드 패드와 그라운드 배선으로 접속된 외부 접속용 그라운드 범프와,
    상기 신호 패드와 신호 배선으로 접속된 외부 접속용 신호 범프를 구비한 반도체 장치에 있어서,
    상기 신호 배선의 양측에는 상기 전원 배선 또는 상기 그라운드 배선이 인접하여 배치되어 있는 것을 특징으로 하는 반도체 장치.
  2. 반도체 소자의 일주면측에 형성된 복수의 패드와, 복수의 범프와, 상기 패드와 상기 범프를 접속하는 복수의 배선을 구비한 반도체 장치에 있어서,
    상기 복수의 패드는 전원 패드와 그라운드 패드와 신호 패드로 이루어지고, 상기 복수의 범프는 전원 범프와 그라운드 범프와 신호 범프로 이루어지고, 상기 복수의 배선은 전원 배선과 그라운드 배선과 신호 배선으로 이루어지며,
    상기 신호 배선 중 적어도 일부분의 양측에 인접하여 상기 전원 배선 또는 상기 그라운드 배선이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 그라운드 배선과 상기 신호 배선은 모두 상기 반도체 소자의 일주면에 형성된 수 N개의 층을 통하여 배치되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서, 상기 그라운드 배선과 상기 신호 배선은 모두 상기 반도체 소자의 일주면에 형성된 수 N개의 층을 통하여 배치되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 전원 배선, 상기 그라운드 배선 및 상기 신호 배선은 모두 상기 반도체 소자의 일주면에 형성된 수 N개의 층을 통하여 배치되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제2항에 있어서, 상기 전원 배선, 상기 그라운드 배선 및 상기 신호 배선은 모두 상기 반도체 소자의 일주면에 형성된 수 N개의 층을 통하여 배치되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 상기 전원 배선의 폭 및 상기 그라운드 배선의 폭이 상기 신호 배선의 폭보다도 넓은 것을 특징으로 하는 반도체 장치.
  8. 제2항에 있어서, 상기 전원 배선의 폭 및 상기 그라운드 배선의 폭이 상기 신호 배선의 폭보다도 넓은 것을 특징으로 하는 반도체 장치.
  9. 제7항에 있어서, 상기 반도체 소자의 일주면의 외주측 영역을 덮도록 상기 전원 배선 또는 상기 그라운드 배선이 배치되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제8항에 있어서, 상기 반도체 소자의 일주면의 외주측 영역을 덮도록 상기 전원 배선 또는 상기 그라운드 배선이 배치되어 있는 것을 특징으로 하는 반도체 장치.
  11. 전원 전위를 공급하기 위한 전원 패드와, 그라운드 전위를 공급하기 위한 그라운드 패드와, 신호를 입출력하기 위한 신호 패드가 일주면에 형성된 반도체 소자와,
    상기 전원 패드와 전원 배선으로 접속된 외부 접속용 전원 범프와,
    상기 그라운드 패드와 그라운드 배선으로 접속된 외부 접속용 그라운드 범프와,
    상기 신호 패드와 신호 배선으로 접속된 외부 접속용 신호 범프를 구비한 반도체 장치에 있어서,
    상기 전원 배선의 폭 및 상기 그라운드 배선의 폭은 상기 신호 배선의 폭보다도 넓으며, 상기 반도체 소자의 일주면의 외주측 영역을 덮도록 상기 전원 배선 또는 상기 그라운드 배선이 배치되어 있는 것을 특징으로 하는 반도체 장치.
  12. 전원 전위를 공급하기 위한 전원 패드와, 그라운드 전위를 공급하기 위한 그라운드 패드와, 신호를 입출력하기 위한 신호 패드가 일주면에 형성된 반도체 소자와,
    상기 전원 패드와 전원 배선으로 접속된 외부 접속용 전원 범프와,
    상기 그라운드 패드와 그라운드 배선으로 접속된 외부 접속용 그라운드 범프와,
    상기 신호 패드와 신호 배선으로 접속된 외부 접속용 신호 범프를 구비한 반도체 장치에 있어서,
    상기 반도체 소자의 일주면의 중앙부에는 상기 반도체 소자의 외연부(外緣部)의 한변을 따르는 방향으로 1개의 상기 전원 패드, 1개의 상기 그라운드 패드, 1개의 상기 신호 패드와 같은 순서의 반복으로 패드가 배치된 패드열이 있으며,
    상기 1개의 전원 패드는 상기 패드열의 양측에 배치된 적어도 2개의 상기 전원 범프와 상기 전원 배선에 의해 접속되며,
    상기 1개의 그라운드 패드는 상기 패드열의 양측에 배치된 적어도 2개의 상기 그라운드 범프와 상기 그라운드 배선에 의해 접속되며,
    상기 1개의 신호 패드는 상기 패드열의 양측 중 어느 하나에 배치된 상기 1개의 신호 패드와 상기 신호 배선에 의해 접속되어 있는 것을 특징으로 하는 반도체 장치.
  13. 전원 전위를 공급하기 위한 전원 패드와, 그라운드 전위를 공급하기 위한 그라운드 패드와, 신호를 입출력하기 위한 신호 패드가 일주면에 형성된 반도체 소자와,
    상기 전원 패드와 전원 배선으로 접속된 외부 접속용 전원 범프와,
    상기 그라운드 패드와 그라운드 배선으로 접속된 외부 접속용 그라운드 범프와,
    상기 신호 패드와 신호 배선으로 접속된 외부 접속용 신호 범프를 구비한 반도체 장치에 있어서,
    상기 반도체 소자의 일주면의 중앙부에는 상기 반도체 소자의 외연부의 한변을 따르는 방향으로 1개의 상기 전원 패드, 1개의 상기 그라운드 패드, 2개 이상의 상기 신호 패드라는 순서의 반복으로 패드가 배치된 패드열이 있으며,
    상기 1개의 전원 패드는 상기 패드열의 양측에 배치된 적어도 2개의 상기 전원 범프와 상기 전원 배선에 의해 접속되며,
    상기 1개의 그라운드 패드는 상기 패드열의 양측에 배치된 적어도 2개의 상기 그라운드 범프와 상기 그라운드 배선에 의해 접속되며,
    상기 2개 이상의 신호 패드 각각은 상기 패드열의 양측에 배치된 상기 신호 패드와 1 대 1로 상기 신호 배선에 의해 접속되어 있으며, 상기 신호 배선은 상기 패드열의 양측으로 교대로 연장되어 있는 것을 특징으로 하는 반도체 장치.
  14. 제12항에 있어서, 상기 전원 배선과 상기 그라운드 배선과 상기 신호 배선은 모두 상기 반도체 소자의 일주면에 형성된 수 N개의 층을 통해 배치되어 있으며,
    상기 전원 배선의 폭 및 상기 그라운드 배선의 폭이 상기 신호 배선의 폭보다도 넓은 것을 특징으로 하는 반도체 장치.
  15. 제13항에 있어서, 상기 전원 배선과 상기 그라운드 배선과 상기 신호 배선은 모두 상기 반도체 소자의 일주면에 형성된 수 N개의 층을 통해 배치되어 있으며,
    상기 전원 배선의 폭 및 상기 그라운드 배선의 폭이 상기 신호 배선의 폭보다도 넓은 것을 특징으로 하는 반도체 장치.
  16. 제12항에 있어서, 상기 신호 패드는, 데이타, 클럭, 라이트 인에이블, 데이타 마스크 내에서 어느 한 종류 또는 두 종류 이상의 임의의 조합인 것을 특징으로 하는 반도체 장치.
  17. 제13항에 있어서, 상기 신호 패드는, 데이타, 클럭, 라이트 인에이블, 데이타 마스크 내에서 어느 한 종류 또는 두 종류 이상의 임의의 조합인 것을 특징으로 하는 반도체 장치.
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