CN1250227A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN1250227A
CN1250227A CN99120218A CN99120218A CN1250227A CN 1250227 A CN1250227 A CN 1250227A CN 99120218 A CN99120218 A CN 99120218A CN 99120218 A CN99120218 A CN 99120218A CN 1250227 A CN1250227 A CN 1250227A
Authority
CN
China
Prior art keywords
mentioned
pad
wiring
power
ground connection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN99120218A
Other languages
English (en)
Other versions
CN1301554C (zh
Inventor
清水浩也
西村朝雄
宫本俊夫
田中英树
三浦英生
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Publication of CN1250227A publication Critical patent/CN1250227A/zh
Application granted granted Critical
Publication of CN1301554C publication Critical patent/CN1301554C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/645—Inductive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05024—Disposition the internal layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06135—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01077—Iridium [Ir]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Electromagnetism (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

提供可靠性高,能够以低噪声进行高速动作的半导体装置。在同一个面内形成电源布线1003a、接地布线1003b和电信号布线1003c,与信号布线至少一部分的两侧相邻地形成电源布线或者接地布线。

Description

半导体装置
本发明涉及用布线把半导体元件的焊盘与外部连接用的凸起连接起来的半导体装置，特别是涉及能够在数百MHz以上的时钟频率下进行低噪声动作的半导体装置。
近年来，半导体装置正在增长对于其高密度，高集成度，低价格以及高速化的要求。为此，例如如特开平8-250498号公报等所代表的那样，提出了在半导体元件的焊盘形成面上，形成了连通焊盘的布线和凸起的半导体装置。如图17所示，如果依据这样的技术，在具有多个焊盘的半导体元件的焊盘形成面上，形成多个连通这些焊盘之一的布线部分，在该布线部分的预定位置形成凸起，因此通过预先设定该预定位置能够不受焊盘的位置和间隔的限制以任意的间隔形成凸起。因而，半导体装置的外形尺寸几乎与搭载了半导体元件的芯片的尺寸相当，能够实现高密度，高集成度以及低价格化。
另外，为谋求降低LSI芯片的电源噪声，实现高速化，例如如特开平6-163822号公报等那样，在芯片表面除去信号用电极焊盘的大致整个面上形成面状的电源布线图形。依据图18所示的技术，通过从面状的电源面向正下方的电路元件直接供给电源，能够减少电感，降低电源噪声，其结果能够实现半导体装置的高速动作。
这样，通过在半导体元件的焊盘形成面上，形成焊盘、凸起和布线，能够实现高密度、高集成度、低价格化，但是在该半导体装置中，还有高速化的问题。
例如，在200MHz的时钟频率下电源电压3.3V的半导体装置动作的情况下，信号电源从高状态(电源电压)切换到低状态(接地电压)，大致需要时钟周期5ns的10％的时间500ps。如果设这时的负载电容大约是10pF，则在其上积蓄的电荷根据10pF×3.3V为33pC。切换时流过的电流以该电荷的时间微分表示，根据33pC/500ps成为0.066A。这种信号切换时流过的过渡电流例如在像E.E.Davidson等所著的IBM J.Res.Dev.May1982，Vol.26中记载的那样，已知由于布线系统的电感使噪声电压增加，将引起半导体装置的误动作。该噪声电压能够用电感和过渡电流的时间变化率表示，例如，假设半导体装置的一条引线电感为10nH，则根据10nH×0.066A/500ps，成为每一条大约产生1.3V的噪声电压。这样的噪声如果在电源、接地或者信号线中产生，则将错误地读取原来的高或者低的状况，产生误动作。该噪声如以上那样，由于大致与动作速度即动作频率成比例，因此如果要降低噪声，就不能够解决高速化的课题。从而，为了实现高速化，需要降低作为其它决定噪声的参数的半导体装置的布线系统的电感。
在前面举出的特开平8-250498号公报的半导体装置的例子中，通过在焊盘形成面上形成焊盘、凸起和布线，能够提供比以往的表面安装型半导体装置小的半导体装置。因此，布线系统的电感当然能够比以往的表面安装型半导体装置降低。然而，如果考虑到一般数mm长度的导体具有大约数nH的电感，则在近来的实现了高速化的各种系统内，还很难讲原来的半导体装置已经实现了充分的低电感化。
另外，在特开平6-163822号公报中示出的半导体装置中，如后述那样，虽然考虑了电源布线一侧的电感降低，然而没有考虑有关接地布线一侧的电感降低，从而，不能够降低由接地布线一侧产生的噪声。另外，在芯片表面焊盘分散，在使用凸起等把本芯片安装在安装底板上时，由于凸起也分散，因此不能够容易地形成面状的导体层。
本发明鉴于上述问题点，目的在于提供不使制造工艺复杂，而且在满足高密度、高集成度和低价格等要求的同时，为了能够进行数百MHz以上时钟频率下的低噪声动作而降低了布线系统的电感的半导体装置。另外，这时不仅降低电源布线一侧而且还降低接地布线一侧产生的噪声，同时，由于焊盘和凸起存在于芯片表面，因此在难以降低布线系统的电感的一般情况下提供其解决方法。
为实现上述目的，本发明的半导体装置特征在于具有以下的结构。
(1)：在具备在一个主面上形成了用于供给电源电位的电源焊盘、用于供给接地电位的接地焊盘和用于输入输出信号的信号焊盘的半导体元件，以及用电源布线与上述电源焊盘相连接的外部连接用的电源凸起、用接地布线与上述接地焊盘相连接的外部连接用的接地凸起和用信号布线与上述信号焊盘相连接的外部连接用的信号凸起的半导体装置中，在上述信号布线的两侧相邻设置上述电源布线或者上述接地布线。
(2)：在具备在半导体元件的一个主面侧形成了多个焊盘，多个凸起和把上述焊盘与上述凸起连接的多条布线的半导体装置中，上述多个焊盘由电源焊盘、接地焊盘和信号焊盘组成，上述多个凸起由电源凸起、接地凸起和信号凸起组成，上述多条布线由电源布线，接地布线和信号布线组成，上述信号布线的至少一部分的两侧相邻地形成上述电源布线或者上述接地布线。
(3)：在上述(1)或(2)中，上述接地布线和上述信号布线每一个都借助形成在上述半导体元件的一个主面上多个N层设置。
(4)：在(1)或(2)中，上述电源布线、上述接地布线和上述信号布线每一个都借助形成在上述半导体元件的一个主面上的多个N层设置。
(5)：在(1)至(4)的任一项中，上述电源布线的宽度以及上述接地布线的宽度比上述信号布线的宽度宽。
(6)：在(5)中，设置上述电源布线或者上述接地布线使得覆盖上述半导体元件的一个主面的外周侧区域。
(7)：在具备在一个主面上形成了用于供给电源电位的电源焊盘、用于供给接地电位的接地焊盘和用于输入输出信号的信号焊盘的半导体元件，以及用电源布线连接上述电源焊盘的外部连接用电源凸起，用接地布线连接上述接地焊盘的外部连接用的接地凸起和用信号布线连接上述信号焊盘的外部连接用的信号凸起的半导体装置中，上述电源布线的宽度以及上述接地布线的宽度比上述信号布线的宽度宽，设置上述电源布线或者上述接地布线使得覆盖上述半导体元件一个主面的外周侧区域。
(8)：在具备在一个主面上形成了用于供给电源电位的电源焊盘，用于供给接地电位的接地焊盘和用于输入输出信号的信号焊盘的半导体元件，以及用电源布线连接上述电源焊盘的外部连接用的电源凸起，用接地布线连接上述接地焊盘的外部连接用的接地凸起和用信号布线连接上述信号焊盘的外部连接用的信号凸起的半导体装置中，在上述半导体元件的一个主面的中央部分，具有沿着上述半导体元件外缘部分的一条边的方向，以一个上述电源焊盘、一个上述接地焊盘和一个上述信号焊盘的顺序反复地设置了焊盘的焊盘列，上述一个电源焊盘至少使用设置在上述焊盘列两侧的2个上述电源凸起和上述电源布线相连接，上述一个接地焊盘至少使用设置在上述焊盘列两侧的2个上述接地凸起和上述接地布线连接，上述一个信号焊盘使用设置在上述焊盘列两侧某一方的上述一个信号焊盘和上述信号线相连接。
(9)：在具备在一个主面上形成了用于供给电源电位的电源焊盘、用于供给接地电位的接地焊盘和用于输入输出信号的信号焊盘的半导体元件，以及用电源布线连接上述电源焊盘的外部连接用的电源凸起、用接地布线连接上述接地焊盘的外部连接用的接地凸起和用信号布线连接上述信号焊盘的外部连接用的信号凸起的半导体装置中，在上述半导体元件的一个主面的中央部分，具有沿着上述半导体元件外缘部分的一条边的方向，以一个上述电源焊盘、一个上述接地焊盘和2个以上的上述信号焊盘的顺序反复地设置了焊盘的焊盘列，上述一个电源焊盘至少使用设置在上述焊盘列两侧的2个上述电源凸起和上述电源线相连接，上述一个接地焊盘至少使用设置在上述焊盘列两侧的2个上述接地凸起和上述接地布线相连接，上述2个以上的信号焊盘的每一个使用设置在上述焊盘两侧的上述信号焊盘和一对一的上述信号布线相连接，上述信号布线沿着上述焊盘列的两侧交互地延伸。
(10)：在(8)或(9)中，上述电源布线、上述接地布线和上述信号布线每一个都借助形成在上述半导体元件的一个主面上的多个N层设置，上述电源布线的宽度以及上述接地布线的宽度比上述信号布线的宽度宽。
(11)：在(8)或(9)中，上述信号焊盘是数据、时钟、允许写入、数据屏蔽内的某一种或者两种以上的任意组合。
图1是示出本发明一实施例的半导体装置的布线图形的平面图。
图2A，2B，2C是本发明实施例的半导体装置的剖面图。
图3是示出噪声产生原因的等效电路图。
图4是示出噪声产生原因的等效电路图。
图5是示出本发明其它实施例的半导体装置的布线图形的平面图。
图6是示出本发明其它实施例的半导体装置的布线图形的平面图。
图7是示出本发明其它实施例的半导体装置的布线图形的平面图。
图8是示出本发明其它实施例的半导体装置的布线图形的平面图。
图9是示出半导体装置和芯片电容器的实际安装状况的斜视图。
图10是示出本发明其它实施例的半导体装置的布线图形的平面图。
图11是示出本发明其它实施例的半导体装置的布线图形的平面图。
图12是示出本发明其它实施例的半导体装置的布线图形的平面图。
图13是示出本发明其它实施例的半导体装置的布线图形的平面图。
图14是示出本发明其它实施例的半导体装置的布线图形的平面图。
图15是本发明其它实施例的半导体装置的剖面图。
图16是示出本发明其它实施例的半导体装置的布线图形的平面图。
图17是基于以往技术的半导体装置的平面图。
图18是另一个基于以往技术的半导体装置的平面图。
图19是示出本发明其它实施例的半导体装置的布线图形的平面图。
实施例
以下，使用附图说明本发明的实施例。
图1是作为本发明第一实施例的半导体装置的焊盘形成面的平面图。本半导体装置1000在如图2A，2B，2C的平面图所示的具有几毫米至十几毫米边长的大致长方形的硅芯片构成的半导体元件1100的焊盘形成面2000上，构成为多个焊盘1001，凸起形成部分1004，多个凸起1002和把它们进行连接的多条布线1003。进而能够把它们大致分为电源焊盘1001a，接地焊盘1001b以及信号焊盘1001c，电源凸起1002a，接地凸起1002b以及信号凸起1002c，电源布线1003a，接地布线1003b以及信号布线1003c。另外，也如本图所描述的那样，在其它附图中，为了容易地区别电源、接地、信号的各凸起、焊盘、布线，有时对电源、接地的上述构成要素画上阴影线。本实施例中，对于电源布线1003a和接地布线1003b以外的信号布线1003c，在位于半导体装置左侧信号布线的至少一部分的两侧相邻地设置接地布线1003b，在半导体装置右侧信号布线的至少一部分的两侧相邻地设置电源布线1003a。这些布线宽度一般使用10μm至100μm左右。
剖面构造如图2A，2B，2C大致所示的那样，在半导体元件1100以上，叠层了用于保护元件的氧化硅层1101或者氮化硅层1102，用于把信号布线1003c与半导体元件绝缘的第一介质层1103，用于经过信号焊盘1001c和信号凸起1002c把搭载了半导体元件1100和半导体装置1000的安装底板电连接的信号布线1003c，把半导体元件1100的接地焊盘1001b和安装底板，用于经过接地凸起1002b电连接的接地布线1003b，还有图2A，2B，2C中未图示的电源布线1003c，布线1003，焊盘1001，用于保护半导体元件1100，与安装底板绝缘的第二介质层1104，成为形成凸起1102的基础的凸起形成部分1104。这里，信号布线1003c、电源布线1003a和接地布线1003b由于在同一个工艺中形成，因此没有使制造工艺复杂。这里，氮化硅层1102是1～2μm左右的厚度，最好通过等离子处理形成为1.3μm左右的厚度，第一介质层使用氮化硅或者感光性PIQ等有机绝缘体，为3～7μm的厚度，最好是5μm左右的厚度，第二绝缘层使用感光性PIQ等有机绝缘体，为3～7μm的厚度，最好是5μm左右的厚度。另外，焊盘1001以铝为主体，形成为0.6～1μm左右的厚度，布线1003最好是从接近半导体元件一侧开始的铬0.1μm，铜3μm，铬0.05μm的叠层构造，或者以铝为主体形成为0.8～1μm左右的厚度。凸起形成部分1004最好是从接近半导体元件一侧开始，以铬0.05μm，镍与钨的合金2μm，金0.05μm形成。凸起1002使用焊锡。另外，虽然没有图示，但当然可以是如特开平9-260389号所公开的那样，在凸起形成部分1004中，不是在导体整个面上形成最表面部分的金，而是仅在凸起1002与凸起形成部分1004的接触部分上形成为圆形。图2(C)把布线层采用上述铝主体的叠层构造，把保护层形成为氧化硅层，而本实施例中，上述氧化硅层兼用为(A)以及(B)中的氮化硅层1102和第一介质层1103。这种情况下，氧化硅层1101是0.1～1μm左右的厚度，最好是通过等离子处理形成为0.3μm左右的厚度。另外，本实施例中，在布线的上方重叠的介质体层由感光性PIQ组成的第二介质层和氮化硅层1105这两层构成。
如图2A，2B，2C所示，本发明中，电源布线或者接地布线和这些布线以外的信号布线形成在同一个面内。
其次，说明本发明是如何实现作为本实施例所示的半导体装置的目的的高速动作。
图3以等效电路示出半导体装置中的输出缓冲器附近的状况。这里，特别地考虑了数据引线2的电位从低的状态(接地电位)转移到高的状态(电源电位)的情况。这时，构成输出缓冲器最末级4的晶体管内，电源侧的晶体管成为导通状态，从电源引线1向数据引线9经过输出缓冲器最末级流过电流100。该电流把连接到数据引线2上的负载进行充电，把该引线的电压从低切换为高。同时，从电源引线1经过输出缓冲器最末级4向接地引线3流过电流101。该电流一般称为贯通电流，对于半导体装置来讲虽然是不希望的，然而可以理解为当缓冲器切换时，构成缓冲器的晶体管处于半导通状态的狭窄时间范围内从电源向接地点流过的电流。反之，数据引线2的状态从低向高转移时，与图3中的电流100相当的电流与图3不同，从数据引线2流向接地引线3，与电流101相当的电流与图3相同，从电源引线1流向数据引线3。
这样，半导体装置的信号引线内，伴随着数据引线的电位的转移，例如过渡地流过图3所示那样的电流。重要的是，如果流过这样的过渡电流，则将沿着电流通路产生与各引线的电感和上述过渡电流的时间变化率成比例的噪声电压。因此，噪声随着动作速度即动作频率的增加而加大。对于某电感的值存在着能够动作的上限频率。为了加大该上限，需要尽可能地减少电感。例如，首先，作为以往的技术涉及的半导体装置，由于半导体装置的尺寸比较小，与使用了引线框架的半导体装置相比，当然具有小的电感。本发明中，提供与其尺寸大致相同而且具有更小的电感的半导体装置。为了理解这一点，需要知道受图3的过渡电流100影响的电感是从数据引线2的电感12和电源引线1的电感11以及未图示的电源引线1和数据引线2的互感M求出的有效电感。例如，如果电源引线的电感为L1，数据引线的电感为L2，它们的互感为M，则关于图3所示的过渡电流100通路的上述有效电感一般表示为L1+L2-2×M。噪声电压由于与电流通路的电感即上述有效电感成比例，因此在数据引线的电感L2和电源引线的电感L1不变化的条件下，通过加大它们的互感M则能够降低总体的有效电感。对于图3的贯通电流101也成立同样结论，这种情况下，通过加大电源引线1和接地引线3之间的互感能够降低总体的有效电感。
图4以等效电路示出半导体装置中的地址引线6和输入缓冲器附近的状况。这里，特别地考虑地址引线6的电位从低的状态(接地电位)转移到高的状态(电源电位)的情况。这种情况下，伴随着转移，也将产生从地址引线6经过输入缓冲器5流向电源引线1以及接地引线3的过渡电流102，从电源引线1流向接地引线3的贯通电流103。前者是用于把输入电容器充电的过渡电流，后者是前面说过的伴随着缓冲器切换的过渡电流。从而，信号引线内，在地址引线等输入引线中，产生伴随着信号切换的过渡电流，根据该过渡电流和沿着电流通路的导体的电感将产生噪声这一点与数据引线相同，用于降低噪声的方法也相同。
在一般的印刷布线板等中，为了实现降低有效电感，用多层基板构成总体，在信号线的正下方用薄板状的导体形成接地或者电源，谋求降低上述有效电感。然而，作为本发明对象的半导体装置中，采用这样的多层结构由于受到成本上的限制因而难以实现，因而希望包括电源和接地的布线层构成为一层。因此，例如通过采用图1那样的结构能够缩短电源或者接地布线与信号布线的距离，从而能够降低把电源或接地布线和信号布线汇总在一起的有效电感。
在图1所示的实施例中，特别为了降低信号布线1003c和电源布线1003a或者信号布线1003c和接地布线1003b的有效电感，以网格状在信号布线1003c的周围设置了电源布线1003a和接地布线1003b。这里重要的是，设置在信号布线周围的导体作为把图3和图4所示那样的半导体元件内的输出缓冲器4，输入缓冲器5中的电源和接地电连接在实际安装了半导体装置的安装底板的电源与接地线上的电流通路。因此，图1的信号布线1003c周围的导体对于电源布线1003b，连接在电源焊盘1001a和电源凸起1002a上，对于接地布线1003b连接在接地焊盘1001b和接地凸起1002b上。
图5是示出本发明其它实施例的半导体装置的平面图。本实施例中，在电源、接地以外的信号布线的至少一部分的两侧相邻地，在一侧设置了电源布线1003a和电源焊盘1001a以及电源凸起1002a，在另一侧设置了接地布线1003b和接地焊盘1001b以及接地凸起1002b。通过采用这样的设置，与图1所示的实施例相比较，虽然增加了若干焊盘，布线，凸起数，然而仍然成为所有的信号线夹在电源、接地之间。因此，伴随着信号线1003c的电位转移在电源、接地中产生的过渡电流，即使在任一方向上引起转移的情况下，由于流过与该信号线相邻的电源布线1003a或者接地布线1003b，因此能够充分地减小这些电流通路的有效电感。另外，通过采用这样的构造，与只是电源或者接地布线一方邻接的信号线产生的情况相比较，能够减小伴随着图4所示的地址引线的电位转移沿着在电源引线和接地引线双方产生的过渡电流的通路的有效电感。
图6所示的是采取了用于抑制在图5所示的实施例中易于成为问题的焊盘、凸起、布线数增加的构造的实施例的平面图。这样，通过在所有的信号布线1003c的至少一部分的单侧相邻地形成电源布线1003a或者接地布线1003b的某一方，与图5所示的实施例相比，虽然不得不稍稍加大过渡电流流过通路的有效电感，但可以减少总计的引线数。实际上，本实施例虽然具有与图5的实施例相同数量的信号引线但是全部引线数减少。
至此为止说明过的实施例中，前提是电源布线1003a，接地布线1003b与信号线布线宽度等相同，而如图7以及图8所示的本发明的其它实施例那样，通过把电源布线、接地布线的布线宽度设置为比信号宽度宽，分别连接图5，图6的实施例中独立存在的多个电源布线、接地布线，能够进一步降低电源、接地的有效电感。另外，还将产生半导体元件遮光的优点。已知一般以硅等为主体的半导体元件暴露在红外线光线下将产生误动作。如本实施例所示那样，使用电源布线、接地布线覆盖半导体元件激活部分和易于被照射红外线光线的周围部分，能够降低误动作。另外，由于从包括焊锡等重金属的材料放射的α射线能够通过用本实施例的β层附近的电源、接地布线遮蔽，因此还具有能够防止由于射线产生的半导体装置的误动作。
像本实施例这样，在把接近于β层的导体设置在半导体装置1000的焊盘形成面2000上的情况下，最好形成在从由硅芯片构成的半导体装置1000的最外周部分稍稍进入到内侧的部分。本实施例的半导体装置在硅芯片上一起形成半导体元件和焊盘、布线、凸起等以后，沿着划线切断各芯片。这时，用于切断的刀片如果不仅切断硅芯片还切断本发明的半导体装置的接地层和电源层等金属层，则刀片易于损伤，另外从切断时的金属层产生毛边，成为剥离的原因。为了避免这些问题，如本实施例所示那样，导体层最好把划线空刀槽1900设置在半导体装置最外部分上，在其内侧形成。
为了提高导体层的粘接性，增加可靠性，在形成大面积的导体层时，最好把用于提高半导体层粘接性的孔1901设置在面内。该孔在使粘接性提高的同时，还具有抽取出发生在界面的气体的效果。在设置了该孔的情况下，可以不妨碍电流流动那样减小尺寸，或者难以防碍流过焊盘和凸起的电流那样做成沿着电流方向加长延伸的形状。
在图7所示的实施例中，通过把电源布线或者接地布线的某一方的布线宽度比信号布线扩大做成接近于β层的导体，特别是在图7中示出对于接地布线适用了上述构造的情况。依据本构造，能够降低接地布线的有效电感的同时，还将产生提高遮光性以及对于α射线的屏蔽层等优点，而如图8所示，通过扩大接地布线，电源布线两方的布线宽度，做成接近β层的构造，将进一步具有优点。如在图3中说明过的那样，根据数据的切换方向，过渡电流除去信号布线以外，流过电源布线，或者流过接地布线，或者流过双方。因此，如图8那样，平等地处理电源布线，接地布线两方，通过两方都扩大布线宽度，对于任何信号的切换都能够减少沿着过渡电流通路的通路的有效电感。
进而，如本实施例这样，通过把电源布线，接地布线扩大为薄板形，覆盖半导体装置的焊盘形成面，接近设置电源布线1003a和接地布线1003b，具有能够构成高频特性出色的旁路电容器的优点。在一般的半导体装置中，如图9所示，从半导体装置的电源引线、接地引线在安装底板100上引出电源布线102以及接地布线103，作为旁路电容器，把小型的芯片电容器设置在基板上与上述布线进行电连接。因此，从半导体装置至芯片电容器的通路长，该通路的有效电感比较大。从而，即使作为芯片电容器单体的频率特性良好，然而对于通常频率为数十MHz以上的噪声，大多数情况下不能够起到旁路电容器的效果。本发明的旁路电容器，由于用电源布线1003a和接地布线1003b其自身构成，因此能够格外地减小旁路电容器和半导体装置之间的有效电感。因而，直到通常使用的芯片电容器的大致十倍左右的频率也能够起到旁路电容器的作用。这里必须注意的是，根据本实施例构成的旁路电容器是数pF左右的容量，并不能够完全代替一般使用的0.1至数μF容量的芯片电容器。从而，在安装底板上使用本实施例的半导体装置的情况下也使用通常的芯片电容器。而通过把以小的有效电感连接半导体装置的电源、接地的本实施例的半导体装置所具有的旁路电容器与通常的容量大但高频特性稍差的芯片电容器并联连接，能够在大频率范围内降低噪声。
图7以及图8的实施例是用于解决特开平6-163822号公报中所揭示的半导体装置中未示出的，在芯片表面上存在多个焊盘、凸起的情况下，如何设置面形的电源层、接地层的问题的方法。另外，图8还提供了同样是在特开平6-163822号公报中所揭示的半导体装置中未考虑到的，降低在电源布线、接地布线双方产生的噪声的构造。
图10是在半导体装置的内存设备中常用的，在中央附近具有一列焊盘列的中心焊盘的半导体装置中的本发明的其它实施例。本实施例中，成为把上述中央附近的一列焊盘以电源焊盘1001a、接地焊盘1001b、至少一个信号焊盘1001c的顺序反复的构造。进而，来自电源焊盘1001a和接地焊盘1001b的布线在左右两侧引出，在各自2个位置分别与对应的电源凸起1002a和接地凸起1002b相连接。通过采用这样的结构，由于所有的信号布线1003c夹在电源布线1003a和接地布线1003b之间，因此如前面其它实施例中所示，即使信号线1003c的电位转移为何种状态，由于电源布线1003b或者接地布线1003b中相邻的布线上流过过渡电流，因此能够降低过渡电流通路的有效电感，从而能够提供可以以低噪声进行高速动作的半导体装置。
图11放大了上述实施例的电源布线1003a和接地布线1003b的布线宽度，进而，把电源凸起1002a和接地凸起1002b中，能够相互连接的凸起相互连接起来。这时，通过减少位于最外部的电源凸起1002a、接地凸起1002b的数量，成为用信号凸起1002c连接到安装底板上的信号布线易于经过安装底板的表层布线1500引出到外部的构造。通常，安装底板上的布线与本实施例这样的半导体装置上的布线相比较，由于布线宽度、布线间隔都比较大，因此，在半导体装置最外部存在着多个电源凸起、接地凸起的情况下，有时使用安装底板的表层的布线难以通过上述凸起之间引出信号布线。根据本实施例的构造，由于从半导体装置向安装底板上引出信号布线，因此在安装底板中不使用贯通孔和内层即可，能够实现安装底板的低成本化。另外，即使减少最外部的电源凸起1002a和接地凸起1002b的数量，由于电源凸起、接地凸起分别用布线宽度大的电源布线、接地布线相互连接，因此沿过渡电流通路的有效电感充分小。另外，由于采用薄板形的电源布线、接地布线覆盖易于照射包括红外线光线的半导体装置的外周部分，因此具有防止误动作的效果。进而如本实施例这样，通过扩大电源布线1003a、接地布线1003b布线宽度，还具有可以提供散热性良好的半导体装置的优点。如图11所示，由于能够根据需要把用于提高散热性能的凸起1002设置在电源布线1003a或者接地布线1003b上，因此对应于预想的发热量，可以仅在能够设置凸起的部分设置用于上述放热的凸起。本实施例所示的用于提高上述放热性能的凸起通过布线宽度大的电源布线1003a，接地布线1003b和电源焊盘1001a，接地焊盘1001b与半导体元件相连接，能够设置在半导体元件的外周部分，因此设置用于放热的与半导体元件没有进行电连接的虚拟凸起，与用于放热而利用信号凸起的方法相比较，能够期待得到更大的放热性能。如果进一步说明，在为了提高放热性能而添加的凸起1002d内，在半导体装置的外周部分特别是大致长方形的半导体装置的角度附近所添加的凸起还具有可以提高半导体装置的机器可靠性的效果。一般，半导体装置以硅为主体，而与此不同，安装底板多为有机材料主体，因此在安装底板上安装半导体装置的状态下，将在半导体装置和安装底板的接口部分的凸起特别是角部的凸起上引发起因于热膨胀系数之差的应力。由于该应力，有时将产生在作为凸起材料的通常所使用的焊锡上加入裂纹难以维持电连接这样的故障。本实施例中所添加的用于提高放热性能的凸起1002d通过其位于角部，不仅提高放热性能，还起到增强的作用，因此还带来提高半导体装置的机械可靠性的优点。
本实施例中的半导体装置1000以分别具有一种电源和接地为前提。然而，在最近的半导体装置中，例如分别需要输出缓冲器用的电源、接地和除此以外的电源、接地，或者需要不同电压的多种电源。这种情况下本发明也是有效的。图12中示出半导体装置在以不同的焊盘具有输出缓冲器用的电源、接地和除此以外的电源、接地的情况下适用了本发明的例子。本实施例，对应于上述输出缓冲器用的电源焊盘、接地焊盘和电路用的电源焊盘、接地焊盘，分别单独地具有输出缓冲器用的电源布线2003a，输出缓冲器用的接地布线2003b和电路用的电源布线3003a、接地布线3003b。这时，输出缓冲器即数据引线的焊盘设置在图中上半部分，与此对应，输出缓冲器的电源布线2003a、输出缓冲器的接地布线2003b以及与这些布线连接的电源凸起1002a、接地凸起1002b也设置在上半部分。另一方面，数据引线以外的信号引线的焊盘，例如地址焊盘等设置在图中下半部分，与此对应，输出缓冲器以外的电路中通过焊盘连接的电源布线3003a、接地布线3003b以及与这些布线连接的电源凸起1002a、接地凸起1002b也设置在下半部分。通过这样设置，在半导体装置的半导体元件内部连接在输出缓冲器最末级4上的数据引线2、连接在输出缓冲器最末级4上的电源引线1以及接地引线3相互接近地设置，因此能够减少过渡电流通路的有效电感，从而能够提供可以以低噪声进行高速动作的半导体装置。
图13是本发明其它实施例的平面图。本实施例虽然是图11、图12等中示出的实施例，然而由于是在所有的信号布线的两侧分别设置电源布线和接地布线的构造，因此能够降低过渡电流流过通路的有效电感，能够以低噪声进行高速动作，而另一方面，还将克服易于增加半导体装置的焊盘1001、凸起1002、布线1003数量的问题。本实施例中，把设置在半导体装置1000大致中央的焊盘1001的排列做成反复电源焊盘1001a，接地焊盘1001b，4个信号焊盘1001c的基本图形，对于任意的信号线，左右相邻布线的至少一方形成为电源布线1003a或者接地布线1003c。本实施例中，由于仅是电源布线和接地布线中的某一方相邻地存在于信号线的两侧，因此与在两侧存在电源布线和接地布线两方的情况相比较，虽然稍稍加大了过渡电流通路的有效电感，然而由于能够减少焊盘、布线、凸起的数量，因此，能够减少半导体装置的面积，能够提供更小型的低价格的半导体装置。另外，图中，描绘了不使用布线1003连接焊盘的凸起1002，该凸起是在半导体装置内部不进行电连接的凸起。
本图中，4000示出用于使半导体元件上熔断部分露出来的开口部分。一般存储设备中，考虑到制造时的成品率，在硅芯片上形成比规定容量多的存储单元，采用这部分多出的存储单元也全部连接着焊盘上的构造。而且，在存储设备的试验阶段，把从包括成为不良的存储单元的块至焊盘的布线使用激光等的照射进行切断，获得规定容量的存储设备。把该用于使用激光照射切断布线的区域称为熔断区。因此，在把本发明所示的半导体装置适用于存储设备时，构成布线的导体必须避开熔断部分使得能够用激光切割半导体元件上的布线。作为这样的区域有时需要把用于使半导体元件上的熔断部分露出来了开口部分4000设置在面积大的电源布线或者接地布线上。另外，该区域不一定需要孔形的开口部分，只要几何学上的设计能够实现，则当然也可以是仅把熔断部分避开导体的构造。
图14所示的是用于提供使用与上述实施例不同的方法降低引线数量的增加，能够降低过渡电流通路的有效电感，能够以低噪声进行高速动作的半导体装置的实施例。本实施例中，与半导体装置的信号引线内切换频率高而且在其中产生的过渡电流也大的数据、时钟、写入允许、数据屏蔽的各引线相对应的焊盘设置在半导体装置的焊盘形成面2000的特定区域，对于这些焊盘，以电源焊盘1001a、接地焊盘1001b、2个信号焊盘的顺序设置。与此不同，上述特定信号以外的，例如地址、时钟允许、列地址选通，行地址选通等信号引线，切换频率低，产生的过渡电流小，因此减少电源焊盘、接地焊盘的设置数量。因此，对于易于发生噪声，易于成为高速障碍的数据布线，在减少过渡电流通路的有效电感的同时，作为半导体装置整体，由于可以减少布线、焊盘、凸起的数量，因而能够实现高速动作而且小型、低价。
图15示出本发明其它实施例的剖面图。本实施例是在至此为止的实施例中，把仅在由焊锡等构成的凸起的形成部分1004中使用的导体层扩大面积，作为薄板形的导体，利用为接地布线或者电源布线的例子。本图中，示出扩大凸起形成部分的导体的面积，从半导体元件1100的高度与通常的信号布线1003c和电源布线1003a、接地布线1003b不同的其它的接地层5003。当然，反之，也可以把该导体作为其它的电源层。本实施例中，信号布线1003c、电源布线1003a形成在第一介质层上，接地层形成在第二介质层上。另外，本实施例的接地层5003在这些焊盘、凸起部分的周围，根据制造精度形成着接地层的除去部分，使得电源焊盘1001a、信号焊盘1001c、电源凸起1002a、信号凸起1002c不被电短路。进而，本实施例中，在利用了凸起形成部分的其它接地层5003的凸起周围形成用于局限凸起位置、尺寸的缝隙5005。这是因为通常用焊锡等构成的凸起在其形成时，由于与导体的粘接性、润湿性良好，故自由地流动扩展，作为凸起其位置和形状紊乱的缘故。如图16所示那样，该缝隙5005为了把凸起的形状保持为大致球形，不做成应力集中部分的角度，最好是由多个圆弧构成的形状。本实施例中，采用把4个四分之一的圆弧组合在一起的形状。5006是气体抽出用的孔。一般在感光性PIQ上成膜金属时，由于在界面发生的气体导致导体的粘接性恶化。因此，最好形成多个气体抽出用的孔，防止粘接力降低。本实施例中，用于把第二接地布线连接在接地焊盘上的第二介质层的除去部分5005是必须的。这时为了把第二接地布线连接在接地焊盘上。
如作为本发明的平面图的图16所示那样，如果依据本实施例，由于能够把半导体装置1000的主要布线面用在印刷布线板中使用的两层导体形成，因此与用同一平面上的导体形成信号布线、电源布线、接地布线的情况相同比较，能够容易地进一步降低有效电感。另外，如果依据本实施例，则由于能够使用接地层5004几乎没有缝隙地覆盖半导体装置的焊盘形成面一侧，因此能够提供遮光性更出色，没有由于红外区的电磁波引起的误动作的半导体装置。进而，用布线层构成电源布线，用凸起形成部分的导体构成接地层，能够加大面积，从而构成容量大的旁路电容器。这是由于如前面所叙述的那样，由于是几乎不具有电感的电容器，因此成为频率特性良好的旁路电容器，可以提供降低噪声能够进行高速动作的半导体装置。
图19示出本发明的其它实施例。本实施例示出在微机等被广泛利用的半导体装置的周围部分设置了焊盘的所谓具有周边焊盘的半导体装置中使用了本发明的例子。这样，通过适用本发明，在周边部分具有焊盘的半导体装置中，也能够降低布线系统的电感，能够进行高速动作。
如果依据本发明，则由于能够降低沿着半导体装置动作时所产生的过渡电流的通路的有效电感，因此能够提供噪声少而且能够进行高速动作的半导体装置。另外，还能够提供红外区的光线和α射线产生的误动作少，可靠性高的半导体装置。

Claims (17)

1.一种半导体装置，在具备在一个主面上形成了用于供给电源电位的电源焊盘、用于供给接地电位的接地焊盘和用于输入输出信号的信号焊盘的半导体元件，以及用电源布线与上述电源焊盘相连接的外部连接用的电源凸起、用接地布线与上述接地焊盘相连接的外部连接用的接地凸起和用信号布线与上述信号焊盘相连接的外剖连接用的信号凸起的半导体装置中，特征在于：
在上述信号布线的两侧相邻设置上述电源布线或者上述接地布线。
2.一种半导体装置，在具备在半导体元件的一个主面侧形成了多个焊盘，多个凸起和把上述焊盘与上述凸起连接的多条布线的半导体装置中，特征在于：
上述多个焊盘由电源焊盘、接地焊盘和信号焊盘组成，上述多个凸起由电源凸起、接地凸起和信号凸起组成，上述多条布线由电源布线，接地布线和信号布线组成
上述信号布线的至少一部分的两侧相邻地形成上述电源布线或者上述接地布线。
3.如权利要求1中记述的半导体装置，特征在于：
上述接地布线和上述信号布线每一个都借助形成在上述半导体元件的一个主面上多个N层设置。
4.如权利要求2中记述的半导体装置，特征在于：
上述接地布线和上述信号布线每一个都借助形成在上述半导体元件的一个主面上的多个N层设置。
5.如权利要求1中记述的半导体装置，特征在于：
上述电源布线、上述接地布线和上述信号布线每一个都借助形成在上述半导体元件的一个主面上的多个N层设置。
6.如权利要求2中记述的半导体装置，特征在于：
上述电源布线、上述接地布线和上述信号布线每一个都借助形成在上述半导体元件的一个主面上的多个N层设置。
7.如权利要求1中记述的半导体装置，特征在于：
上述电源布线的宽度以及上述接地布线的宽度比上述信号布线的宽度宽。
8.如权利要求2中记述的半导体装置，特征在于：
上述电源布线的宽度以及上述接地布线的宽度比上述信号布线的宽度宽。
9.如权利要求7中记述的半导体装置，特征在于：
设置上述电源布线或者上述接地布线使得覆盖上述半导体元件的一个主面的外周侧区域。
10.如权利要求8中记述的半导体装置，特征在于：
设置上述电源布线或者上述接地布线使得覆盖上述半导体元件的一个主面的外周侧区域。
11.一种半导体装置，在具备在一个主面上形成了用于供给电源电位的电源焊盘、用于供给接地电位的接地焊盘和用于输入输出信号的信号焊盘的半导体元件，以及用电源布线连接上述电源焊盘的外部连接用电源凸起，用接地布线连接上述接地焊盘的外部连接用的接地凸起和用信号布线连接上述信号焊盘的外部连接用的信号凸起的半导体装置中，特征在于：
上述电源布线的宽度以及上述接地布线的宽度比上述信号布线的宽度宽，设置上述电源布线或者上述接地布线使得覆盖上述半导体元件一个主面的外周侧区域。
12.一种半导体装置，在具备在一个主面上形成了用于供给电源电位的电源焊盘，用于供给接地电位的接地焊盘和用于输入输出信号的信号焊盘的半导体元件，以及用电源布线连接上述电源焊盘的外部连接用的电源凸起，用接地布线连接上述接地焊盘的外部连接用的接地凸起和用信号布线连接上述信号焊盘的外部连接用的信号凸起的半导体装置中，特征在于：
在上述半导体元件的一个主面的中央部分，具有沿着上述半导体元件外缘部分的一条边的方向，以一个上述电源焊盘、一个上述接地焊盘和一个上述信号焊盘的顺序反复地设置了焊盘的焊盘列，
上述一个电源焊盘至少使用设置在上述焊盘列两侧的2个上述电源凸起和上述电源布线相连接，
上述一个接地焊盘至少使用设置在上述焊盘列两侧的2个上述接地凸起和上述接地布线连接，
上述一个信号焊盘使用设置在上述焊盘列两侧某一方的上述一个信号焊盘和上述信号线相连接。
13.一种半导体装置，在具备在一个主面上形成了用于供给电源电位的电源焊盘、用于供给接地电位的接地焊盘和用于输入输出信号的信号焊盘的半导体元件，以及用电源布线连接上述电源焊盘的外部连接用的电源凸起、用接地布线连接上述接地焊盘的外部连接用的接地凸起和用信号布线连接上述信号焊盘的外部连接用的信号凸起的半导体装置中，特征在于：
在上述半导体元件的一个主面的中央部分，沿着上述半导体元件外缘部分的一条边的方向，具有以一个上述电源焊盘、一个上述接地焊盘和2个以上的上述信号焊盘的顺序反复地设置了焊盘的焊盘列，
上述一个电源焊盘至少使用设置在上述焊盘列两侧的2个上述电源凸起和上述电源布线相连接，
上述一个接地焊盘至少使用设置在上述焊盘列两侧的2个上述接地凸起和上述接地布线相连接，
上述2个以上的信号焊盘的每一个使用设置在上述焊盘列两侧的上述信号焊盘和一对一的上述信号布线相连接，上述信号布线沿着上述焊盘列的两侧交互地延伸。
14.如权利要求12中记述的半导体装置，特征在于：
上述电源布线、上述接地布线和上述信号布线每一个都借助形成在上述半导体元件的一个主面上的多个N层设置，
上述电源布线的宽度以及上述接地布线的宽度比上述信号布线的宽度宽。
15.如权利要求13中记述的半导体装置，特征在于：
上述电源布线、上述接地布线和上述信号布线每一个都借助形成在上述半导体元件的一个主面上的多个N层设置，
上述电源布线的宽度以及上述接地布线的宽度比上述信号布线的宽度宽。
16.如权利要求12中记述的半导体装置，特征在于：
上述信号焊盘是数据、时钟、允许写入、数据屏蔽内的某一种或者两种以上的任意组合。
17.如权利要求13中记述的半导体装置，特征在于：
上述信号焊盘是数据、时钟、允许写入、数据屏蔽内的某一种或者两种以上的任意组合。
CNB99120218XA 1998-09-18 1999-09-17 半导体器件 Expired - Fee Related CN1301554C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP264300/1998 1998-09-18
JP10264300A JP2000100814A (ja) 1998-09-18 1998-09-18 半導体装置

Related Child Applications (4)

Application Number Title Priority Date Filing Date
CNA2007100067514A Division CN101009258A (zh) 1998-09-18 1999-09-17 半导体装置
CNA2007100067482A Division CN101009255A (zh) 1998-09-18 1999-09-17 半导体装置
CNA200710006750XA Division CN101009257A (zh) 1998-09-18 1999-09-17 半导体装置
CNA2007100067497A Division CN101009256A (zh) 1998-09-18 1999-09-17 半导体装置

Publications (2)

Publication Number Publication Date
CN1250227A true CN1250227A (zh) 2000-04-12
CN1301554C CN1301554C (zh) 2007-02-21

Family

ID=17401268

Family Applications (5)

Application Number Title Priority Date Filing Date
CNB99120218XA Expired - Fee Related CN1301554C (zh) 1998-09-18 1999-09-17 半导体器件
CNA2007100067482A Pending CN101009255A (zh) 1998-09-18 1999-09-17 半导体装置
CNA200710006750XA Pending CN101009257A (zh) 1998-09-18 1999-09-17 半导体装置
CNA2007100067514A Pending CN101009258A (zh) 1998-09-18 1999-09-17 半导体装置
CNA2007100067497A Pending CN101009256A (zh) 1998-09-18 1999-09-17 半导体装置

Family Applications After (4)

Application Number Title Priority Date Filing Date
CNA2007100067482A Pending CN101009255A (zh) 1998-09-18 1999-09-17 半导体装置
CNA200710006750XA Pending CN101009257A (zh) 1998-09-18 1999-09-17 半导体装置
CNA2007100067514A Pending CN101009258A (zh) 1998-09-18 1999-09-17 半导体装置
CNA2007100067497A Pending CN101009256A (zh) 1998-09-18 1999-09-17 半导体装置

Country Status (7)

Country Link
US (7) US6211576B1 (zh)
JP (1) JP2000100814A (zh)
KR (1) KR100311332B1 (zh)
CN (5) CN1301554C (zh)
MY (1) MY116797A (zh)
SG (1) SG76632A1 (zh)
TW (1) TW434654B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1328787C (zh) * 2004-01-15 2007-07-25 威盛电子股份有限公司 半导体芯片封装体的焊线排列结构
CN100463153C (zh) * 2005-01-05 2009-02-18 国际商业机器公司 具有电路焊盘的器件及其制造方法
CN1922728B (zh) * 2004-12-03 2010-05-05 罗姆股份有限公司 半导体装置

Families Citing this family (74)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6818110B1 (en) * 1997-09-30 2004-11-16 Symyx Technologies, Inc. Combinatorial electrochemical deposition and testing system
JP2000100814A (ja) * 1998-09-18 2000-04-07 Hitachi Ltd 半導体装置
JP3914651B2 (ja) * 1999-02-26 2007-05-16 エルピーダメモリ株式会社 メモリモジュールおよびその製造方法
US6207476B1 (en) 1999-06-10 2001-03-27 Vlsi Technology, Inc. Methods of packaging an integrated circuit and methods of forming an integrated circuit package
JP3213292B2 (ja) * 1999-07-12 2001-10-02 ソニーケミカル株式会社 多層基板、及びモジュール
TW469552B (en) * 1999-12-10 2001-12-21 Toshiba Corp TAB type semiconductor device
JP3578964B2 (ja) * 2000-03-21 2004-10-20 富士通株式会社 半導体装置及びその製造方法
US6418031B1 (en) * 2000-05-01 2002-07-09 International Business Machines Corporation Method and means for decoupling a printed circuit board
KR100408391B1 (ko) 2000-06-09 2003-12-06 삼성전자주식회사 전원 배선을 개선한 볼그리드 어레이 패키지 반도체 장치
US6501664B1 (en) * 2000-06-30 2002-12-31 Intel Corporation Decoupling structure and method for printed circuit board component
US6627999B2 (en) * 2000-08-31 2003-09-30 Micron Technology, Inc. Flip-chip with matched signal lines, ground plane and ground bumps adjacent signal bumps
US6462423B1 (en) 2000-08-31 2002-10-08 Micron Technology, Inc. Flip-chip with matched lines and ground plane
DE10126310B4 (de) * 2001-05-30 2006-05-18 Infineon Technologies Ag Leiterplattenvorrichtung, deren Verwendung und Halbleiterspeichervorrichtung
JP3813079B2 (ja) * 2001-10-11 2006-08-23 沖電気工業株式会社 チップサイズパッケージ
KR100429881B1 (ko) * 2001-11-02 2004-05-03 삼성전자주식회사 셀 영역 위에 퓨즈 회로부가 있는 반도체 소자 및 그제조방법
TW586207B (en) * 2002-01-29 2004-05-01 Via Tech Inc Flip-chip die
JP4313544B2 (ja) * 2002-05-15 2009-08-12 富士通マイクロエレクトロニクス株式会社 半導体集積回路
US7579681B2 (en) * 2002-06-11 2009-08-25 Micron Technology, Inc. Super high density module with integrated wafer level packages
JP2004104102A (ja) * 2002-08-21 2004-04-02 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
US20040061241A1 (en) * 2002-09-30 2004-04-01 Osburn Edward P. Semiconductor device power interconnect striping
US7005736B2 (en) 2002-09-30 2006-02-28 Intel Corporation Semiconductor device power interconnect striping
US6960830B2 (en) * 2002-10-31 2005-11-01 Rohm Co., Ltd. Semiconductor integrated circuit device with dummy bumps
US6903448B1 (en) * 2002-11-12 2005-06-07 Marvell International Ltd. High performance leadframe in electronic package
JP3808030B2 (ja) * 2002-11-28 2006-08-09 沖電気工業株式会社 半導体装置及びその製造方法
US20040124546A1 (en) * 2002-12-29 2004-07-01 Mukul Saran Reliable integrated circuit and package
JP2004241696A (ja) * 2003-02-07 2004-08-26 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
US7102217B2 (en) 2003-04-09 2006-09-05 Micron Technology, Inc. Interposer substrates with reinforced interconnect slots, and semiconductor die packages including same
US7781873B2 (en) * 2003-04-28 2010-08-24 Kingston Technology Corporation Encapsulated leadframe semiconductor package for random access memory integrated circuits
DE60336993D1 (de) * 2003-06-10 2011-06-16 St Microelectronics Srl Elektronische Halbleitervorrichtung und Verfahren zu deren Herstellung
DE10339762B4 (de) * 2003-08-27 2007-08-02 Infineon Technologies Ag Chipstapel von Halbleiterchips und Verfahren zur Herstellung desselben
US7565141B2 (en) * 2003-10-08 2009-07-21 Macaluso Anthony G Over the air provisioning of mobile device settings
US7466021B2 (en) * 2003-11-17 2008-12-16 Interconnect Portfolio, Llp Memory packages having stair step interconnection layers
JP3999759B2 (ja) * 2004-04-02 2007-10-31 富士通株式会社 基板及び電子機器
KR100583966B1 (ko) * 2004-06-08 2006-05-26 삼성전자주식회사 재배치된 금속 배선들을 갖는 집적회로 패키지들 및 그제조방법들
DE102005026229B4 (de) * 2004-06-08 2006-12-07 Samsung Electronics Co., Ltd., Suwon Halbleiter-Package, das ein Neuverteilungsmuster enthält, und Verfahren zu dessen Herstellung
US7547213B2 (en) * 2004-08-26 2009-06-16 Micron Technology, Inc. Memory modules and methods for manufacturing memory modules
JP2006080333A (ja) * 2004-09-10 2006-03-23 Toshiba Corp 半導体装置
JP2006106077A (ja) * 2004-09-30 2006-04-20 Seiko Epson Corp 電気光学装置及び電子機器
TWI251890B (en) * 2004-11-05 2006-03-21 Advanced Semiconductor Eng Wafer structure, chip structure and bumping process
KR100642643B1 (ko) 2005-03-18 2006-11-10 삼성전자주식회사 내부회로의 전원/접지선들과 직접 접속되는 재배치된전원/접지선들을 갖는 반도체 칩들 및 그 제조방법들
JP2006278805A (ja) * 2005-03-30 2006-10-12 Elpida Memory Inc 半導体装置
TWI258176B (en) * 2005-05-12 2006-07-11 Siliconware Precision Industries Co Ltd Semiconductor device and fabrication method thereof
US7381635B2 (en) * 2005-07-18 2008-06-03 International Business Machines Corporation Method and structure for reduction of soft error rates in integrated circuits
JP4353328B2 (ja) * 2005-09-28 2009-10-28 エルピーダメモリ株式会社 半導体パッケージの製造方法及び半導体パッケージ
JP4577690B2 (ja) * 2005-09-29 2010-11-10 エルピーダメモリ株式会社 半導体装置
KR100726646B1 (ko) * 2005-10-13 2007-06-11 엘지전자 주식회사 액정표시장치 구동 회로
JP2007180292A (ja) * 2005-12-28 2007-07-12 Fujitsu Ltd 回路基板
KR100719376B1 (ko) * 2006-01-05 2007-05-17 삼성전자주식회사 실장 불량을 줄일 수 있는 패드 구조체를 구비하는 반도체장치
KR100782483B1 (ko) 2006-01-19 2007-12-05 삼성전자주식회사 내부단자 배선을 갖는 패키지 보드 및 이를 채택하는반도체 패키지
KR100843220B1 (ko) 2006-12-19 2008-07-02 삼성전자주식회사 동일 평면상 엘.씨 벨런싱이 달성된 인쇄회로기판
JPWO2008126468A1 (ja) * 2007-03-30 2010-07-22 日本電気株式会社 半導体装置及び半導体装置の製造方法
JP2009141237A (ja) * 2007-12-10 2009-06-25 Panasonic Corp 半導体装置及びその製造方法
CN101600292B (zh) * 2008-06-02 2012-06-20 鸿富锦精密工业（深圳）有限公司 电路板
KR100951667B1 (ko) * 2008-08-19 2010-04-07 주식회사 하이닉스반도체 패드를 포함하는 반도체 메모리 장치
JPWO2010026956A1 (ja) * 2008-09-02 2012-02-02 日本電気株式会社 半導体装置及びその製造方法
US10034829B2 (en) 2010-10-27 2018-07-31 Noxell Corporation Semi-permanent mascara compositions
US9237992B2 (en) 2009-10-27 2016-01-19 The Procter & Gamble Company Two-step mascara product
US9216145B2 (en) 2009-10-27 2015-12-22 The Procter & Gamble Company Semi-permanent cosmetic concealer
US9004791B2 (en) 2010-04-30 2015-04-14 The Procter & Gamble Company Package for multiple personal care compositions
TWI429039B (zh) * 2010-10-21 2014-03-01 Via Tech Inc 積體電路晶片封裝及實體層介面排列
CN102110666B (zh) * 2010-11-23 2012-12-12 威盛电子股份有限公司 集成电路芯片封装及实体层介面排列
US9173824B2 (en) 2011-05-17 2015-11-03 The Procter & Gamble Company Mascara and applicator
US9368437B2 (en) 2011-12-31 2016-06-14 Intel Corporation High density package interconnects
US9257276B2 (en) 2011-12-31 2016-02-09 Intel Corporation Organic thin film passivation of metal interconnections
US9557370B2 (en) 2012-02-10 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of improving bump allocation for semiconductor devices and semiconductor devices with improved bump allocation
JP2015519954A (ja) 2012-05-15 2015-07-16 ザ プロクター アンド ギャンブルカンパニー 睫毛の凝集を定量的に判定する方法
JP5968713B2 (ja) 2012-07-30 2016-08-10 ルネサスエレクトロニクス株式会社 半導体装置
US10204876B2 (en) * 2013-03-07 2019-02-12 Maxim Integrated Products, Inc. Pad defined contact for wafer level package
KR102082466B1 (ko) * 2013-05-13 2020-02-27 에스케이하이닉스 주식회사 반도체 소자
WO2015099140A1 (ja) * 2013-12-27 2015-07-02 株式会社ニコン 撮像ユニット及び撮像装置
CN104869750B (zh) * 2015-05-08 2018-06-19 华为技术有限公司 一种印刷电路板
JP6317855B2 (ja) * 2015-06-26 2018-04-25 ルネサスエレクトロニクス株式会社 電子装置
JP2017045915A (ja) * 2015-08-28 2017-03-02 ルネサスエレクトロニクス株式会社 半導体装置
US12033945B2 (en) * 2020-03-27 2024-07-09 Micron Technology, Inc. Microelectronic device interface configurations, and associated methods, devices, and systems

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US127712A (en) * 1872-06-11 Improvement in rock-drilling machines
FR2494741A1 (fr) 1980-11-25 1982-05-28 Bouygues Sa Structure precontrainte en beton comprenant deux plaques reliees par un treillis, procede pour la fabriquer, elements pour la mise en oeuvre du procede et application a la construction d'un element de tablier de pont, de couverture ou de plancher
US5270253A (en) 1986-01-27 1993-12-14 Mitsubishi Denki Kabushiki Kaisha Method of producing semiconductor device
JP2708191B2 (ja) * 1988-09-20 1998-02-04 株式会社日立製作所 半導体装置
DE68916784T2 (de) * 1989-04-20 1995-01-05 Ibm Integrierte Schaltungspackung.
JP2567961B2 (ja) * 1989-12-01 1996-12-25 株式会社日立製作所 半導体装置及びリ−ドフレ−ム
JP2816239B2 (ja) * 1990-06-15 1998-10-27 株式会社日立製作所 樹脂封止型半導体装置
EP0464751A3 (en) * 1990-07-06 1992-07-22 Kabushiki Kaisha Toshiba Semiconductor device with protection circuit
EP0478240A3 (en) * 1990-09-24 1993-05-05 Texas Instruments Incorporated Insulated lead frame for integrated circuits and method of manufacture thereof
JPH05218281A (ja) * 1992-02-07 1993-08-27 Texas Instr Japan Ltd 半導体装置
EP0573965B1 (en) 1992-06-10 1999-09-08 Nec Corporation Semiconductor device having bonding optional circuit
JP3137749B2 (ja) * 1992-06-30 2001-02-26 株式会社日立製作所 半導体集積回路装置
JP2792795B2 (ja) 1992-10-29 1998-09-03 三菱電機株式会社 半導体集積装置
JP3171495B2 (ja) 1992-11-27 2001-05-28 シャープ株式会社 複合半導体装置
JP3299342B2 (ja) * 1993-06-11 2002-07-08 株式会社日立製作所 半導体メモリモジュール
JPH07130788A (ja) * 1993-09-09 1995-05-19 Mitsubishi Electric Corp 半導体集積回路装置
JP3378078B2 (ja) 1994-02-23 2003-02-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2888755B2 (ja) * 1994-04-28 1999-05-10 株式会社メガチップス 半導体装置
JPH0823000A (ja) 1994-07-07 1996-01-23 Hitachi Ltd 半導体集積回路装置
TW396480B (en) * 1994-12-19 2000-07-01 Matsushita Electric Ind Co Ltd Semiconductor chip and semiconductor wafer with power pads used for probing test
JP3056680B2 (ja) 1994-12-29 2000-06-26 日精樹脂工業株式会社 プリプラ式射出装置
US5825063A (en) * 1995-03-07 1998-10-20 California Institute Of Technology Three-terminal silicon synaptic device
JP3362545B2 (ja) 1995-03-09 2003-01-07 ソニー株式会社 半導体装置の製造方法
US5767583A (en) * 1995-05-01 1998-06-16 Hyundai Electronics Industries, Inc. Semiconductor chip I/O and power pin arrangement
JP3494502B2 (ja) * 1995-05-12 2004-02-09 株式会社ルネサステクノロジ 半導体記憶装置およびそのパッド配置方法
JP2716005B2 (ja) * 1995-07-04 1998-02-18 日本電気株式会社 ワイヤボンド型半導体装置
JPH0964310A (ja) 1995-08-21 1997-03-07 Hitachi Ltd 半導体集積回路装置
US5801440A (en) * 1995-10-10 1998-09-01 Acc Microelectronics Corporation Chip package board having utility rings
JP2795315B2 (ja) * 1996-05-16 1998-09-10 日本電気株式会社 半導体装置
US5952726A (en) * 1996-11-12 1999-09-14 Lsi Logic Corporation Flip chip bump distribution on die
US6175161B1 (en) * 1998-05-22 2001-01-16 Alpine Microsystems, Inc. System and method for packaging integrated circuits
JP2000100814A (ja) * 1998-09-18 2000-04-07 Hitachi Ltd 半導体装置
US6091140A (en) * 1998-10-23 2000-07-18 Texas Instruments Incorporated Thin chip-size integrated circuit package
US6246615B1 (en) * 1998-12-23 2001-06-12 Micron Technology, Inc. Redundancy mapping in a multichip semiconductor package
JP3425898B2 (ja) * 1999-07-09 2003-07-14 Ｎｅｃエレクトロニクス株式会社 エリアアレイ型半導体装置
US6249047B1 (en) * 1999-09-02 2001-06-19 Micron Technology, Inc. Ball array layout
JP4071914B2 (ja) * 2000-02-25 2008-04-02 沖電気工業株式会社 半導体素子及びこれを用いた半導体装置
TW536765B (en) * 2001-10-19 2003-06-11 Acer Labs Inc Chip package structure for array type bounding pad

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1328787C (zh) * 2004-01-15 2007-07-25 威盛电子股份有限公司 半导体芯片封装体的焊线排列结构
CN1922728B (zh) * 2004-12-03 2010-05-05 罗姆股份有限公司 半导体装置
CN101814458B (zh) * 2004-12-03 2012-05-30 罗姆股份有限公司 半导体装置
CN100463153C (zh) * 2005-01-05 2009-02-18 国际商业机器公司 具有电路焊盘的器件及其制造方法

Also Published As

Publication number Publication date
US6531785B2 (en) 2003-03-11
JP2000100814A (ja) 2000-04-07
US6882039B2 (en) 2005-04-19
US20050184391A1 (en) 2005-08-25
KR20000023242A (ko) 2000-04-25
US20010000116A1 (en) 2001-04-05
US20050006751A1 (en) 2005-01-13
SG76632A1 (en) 2000-11-21
CN101009258A (zh) 2007-08-01
KR100311332B1 (ko) 2001-10-18
US20060125078A1 (en) 2006-06-15
TW434654B (en) 2001-05-16
US6784533B2 (en) 2004-08-31
CN101009257A (zh) 2007-08-01
US20020047179A1 (en) 2002-04-25
US6211576B1 (en) 2001-04-03
US7119446B2 (en) 2006-10-10
US20020190336A1 (en) 2002-12-19
MY116797A (en) 2004-03-31
US7030478B2 (en) 2006-04-18
CN1301554C (zh) 2007-02-21
US6326699B2 (en) 2001-12-04
CN101009256A (zh) 2007-08-01
CN101009255A (zh) 2007-08-01

Similar Documents

Publication Publication Date Title
CN1301554C (zh) 半导体器件
US7202548B2 (en) Embedded capacitor with interdigitated structure
US7193263B2 (en) Electronic component having an integrated passive electronic component and associated production method
US11282776B2 (en) High density routing for heterogeneous package integration
US7405472B2 (en) Semiconductor device
US8053824B2 (en) Interdigitated mesh to provide distributed, high quality factor capacitive coupling
US6479845B2 (en) Pattern for routing power and ground for an integrated circuit chip
US7586756B2 (en) Split thin film capacitor for multiple voltages
EP0307722B1 (en) Semiconductor device having improved multilayered wirings
EP0405460A2 (en) Semiconductor device using standard cell system
US7659629B2 (en) Semiconductor integrated circuit
US6979896B2 (en) Power gridding scheme
US6784558B2 (en) Semiconductor device inlcluding optimized driver layout for integrated circuit with staggered bond pads
CN115835643A (zh) 具有接合电极的半导体存储装置
US7714363B2 (en) Semiconductor integrated circuit for driving the address of a display device
US20050071798A1 (en) Power supply layout for an integrated circuit
US7648903B2 (en) Modular bonding pad structure and method
US7067859B2 (en) Multi-layer staggered power bus layout design
US11406006B2 (en) Electromagnetic (EM) field rotation for interconnection between chip and circuit board
US20230275043A1 (en) Semiconductor devices and methods of manufacturing thereof
JP2005277429A (ja) 半導体装置
JPS6143471A (ja) 半導体装置の配線構造
US20050067669A1 (en) Fuse circuit and semiconductor device including the same
CN1334604A (zh) Tv窗口中双倍熔丝密度
CN116784011A (zh) 半导体存储装置

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: RENESAS ELECTRONICS CORPORATION

Free format text: FORMER OWNER: HITACHI LTD.

Effective date: 20121102

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20121102

Address after: Kanagawa, Japan

Patentee after: Renesas Electronics Corporation

Address before: Tokyo, Japan

Patentee before: Hitachi Ltd.

C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20070221

Termination date: 20130917