TW434654B - Semiconductor device - Google Patents

Semiconductor device Download PDF

Info

Publication number
TW434654B
TW434654B TW088116169A TW88116169A TW434654B TW 434654 B TW434654 B TW 434654B TW 088116169 A TW088116169 A TW 088116169A TW 88116169 A TW88116169 A TW 88116169A TW 434654 B TW434654 B TW 434654B
Authority
TW
Taiwan
Prior art keywords
wiring
ground
signal
power supply
pad
Prior art date
Application number
TW088116169A
Other languages
English (en)
Inventor
Hiroya Shimizu
Asao Nishimura
Tosiho Miyamoto
Hideki Tanaka
Hideo Miura
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Application granted granted Critical
Publication of TW434654B publication Critical patent/TW434654B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/552Protection against radiation, e.g. light or electromagnetic waves
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/58Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64Impedance arrangements
    • H01L23/645Inductive arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/58Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64Impedance arrangements
    • H01L23/66High-frequency adaptations
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05005Structure
    • H01L2224/05008Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/0502Disposition
    • H01L2224/05022Disposition the internal layer being at least partially embedded in the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/0502Disposition
    • H01L2224/05024Disposition the internal layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05569Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05571Disposition the external layer being disposed in a recess of the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05571Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061Disposition
    • H01L2224/0612Layout
    • H01L2224/0613Square or rectangular array
    • H01L2224/06134Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06135Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528Geometry or layout of the interconnection structure
    • H01L23/5286Arrangements of power or ground buses
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01023Vanadium [V]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01024Chromium [Cr]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01074Tungsten [W]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01077Iridium [Ir]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/102Material of the semiconductor or solid state bodies
    • H01L2924/1025Semiconducting materials
    • H01L2924/10251Elemental semiconductors, i.e. Group IV
    • H01L2924/10253Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12042LASER
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19041Component type being a capacitor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/30105Capacitance
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/30107Inductance
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3025Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

經濟部智慧財產局員工消費合作社印製 434654 * . A7 __I__;_B7__ 五、發明說明(1 ) 【發明所屬之技術領域】 本發明係關於半導體元件的墊片和外部連接用突起, 以配線連接的半導體裝置,尤其係關於在數百ΜΗ Z以上 •的時脈頻率而能在低噪音動作的半導體裝置。 【先行技術】 近年來,半導體裝置對於高密度、高集中 '低價格以 及高速化等的要求不斷增加。因此,出現了以例如特開平 8 - 2 5 0 4 9 8號公報等爲代表的,在半導體元件的墊 片形成面上,形成導通墊片的配線和突起的半導體裝置。 如圖1 7所示,如依照此種技術,在具有多個墊片的半導 體元件的墊片形成面上,形成多個導通此等墊片之中一個 的配線部,因在此配線部的所定位置上形成突起*事先設 定此所定位置,便不必受墊片的位置、間隔等所限制,而 可以任意的間隔形成突起。因此,半導體裝置外型的大小 ,大致和載置半導體元件的晶片的大小相等,而可達到高 密度、高集中以及低價格。 另外,爲減低L S I晶片的電源噪音、提高速度,在 例如特開平6 — 1 6 3 8 2 2號公報等,有在晶片表面除 了信號用電極墊片以外大致全面的平面上,形成面狀的電 源配線圖形。如圖1 8所布技術 '由面狀的電源面到正下 方的電路元件,供應直接電源,藉以減低電感,而減低電 源噪音,結果使得半導體裝置可高速動作。 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -4 - I I ^-----— — — — I! · I------— — — ·. <請先閱讀背面之注意事項再填寫本頁) 4 3 4 6 5 4 附件:第88116169號專利申請案 中文說明書修正頁 A7 联國90年1月呈 修正 MIL· 經濟部智慧財產局員工消費合作社印製 五、發明說明(2 ) 【本發明所欲解決之課題】 如此,在半導體元件的墊片形成面上,形成墊片、突 .變矣 起、以及配線,藉以使得高密度、高集中、低價格成爲可 能,但此半導體裝置,仍留有高速化的課題。 容/ 例如2 0 0MHz的時脈頻率,電源電壓3 3V的|月 半導體裝置動作時,大致需要時脈頻率5 n s的1 〇%的 修所· 時間,由5 0 0 p s的信號電壓的Η I狀態(電源電壓)正提 °之 切換爲L 0狀態(接地電壓)。此時的負荷容量大約爲 10pF的話,此所累積的電荷爲10pFx3 . 3V即 3 3 p C。其切換時的電流,以電荷的時間微分表示,爲 33pC/500ps即爲〇.066A。如此的信號切 換時流過的過渡電流,如E. E. Davidson等人所著的IBM J. Res. May 1982 vol.26所記載,已知將因配線系統的電感而 產生噪音電壓,引起半導體裝置的錯誤動作。此噪音電壓 ,可以電感和過渡電流的時間變化率表示,例如假定半導 體裝置的一條引腳電感爲1 0 nH的話,因1 〇 nHX 0·066A/500ps ,使得每一條大約產生 1 . 3 V的噪音電壓。電源、接地或信號線產生此種噪音 的話,將導致原來的HI ,LO狀態的誤讀,而產生錯誤 動作。此種噪音如上所述,和其槪略動作速度也就是動作 頻率成比率,故若要減低此噪音,就無法達成高速化的課 題。從而,爲達成高速化,必須使用其他方法減低半導體 裝置配線系統的電感。 以上所舉的特開平8 — 2 5 0 4 9 8的半導體裝置的 修填 4.秦 f員 (請先閱讀背面之注意事項再填寫本頁) 裝 * ----.1--- 1-------線 I - 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -5- 經濟部智慧財產局員工消費合作社印製 434654 A7 ___B7_ 五、發明說明(3 ) 例,藉由在墊片形成面上,形成導通墊片的配線和突起* 可提供較習知表面著裝型半導體裝置更小型的半導體裝置 。因此,配線系統的電感也應該較習知表面著裝型半導體 •裝置減低。但是,若考慮到一般長度數m m的導體,具有 大約數η Η的電感,最近高速化結果在各種系統內,先前 所述的半導體裝置仍難謂爲充分達成低電感化。 而且,在特開平6 - 1 6 3 8 2 2號公報所示的半導 體裝置中,雖然如後述般已考慮電源配線側的電感的減低 ,但仍未考慮接地配線側的電感的減低,因此接地配線側 所產生的噪音也無法減低。另外,將此晶片以突起等著裝 於電路板上時,因爲突起也太過分散,故無法輕易形成面 狀的導體層。 本發明案,有鑒於上述問題,在不使製造工程複雜的 情形下,且要滿足高密度、高集中、低價格等要求,使得 數百Μ Η ζ以上的時脈頻率下仍能以低噪音動作,故以提 供能減低配線系統的電感的半導體裝置爲目的。而且於此 之際,不僅電源配線側,接地配線側所產生的噪音也能降 低,同時因爲墊片、突起存在於晶片表面,故能提供在一 般情形下應該很困難的配線系統的減低電感的解決方法。 【解決課題之方法】 爲達成上述目的,本發明申請案的半導體裝置,特徵 爲具有下列構成: (1 )針對備有:使供應電源電位的電源墊片、供應 - -----------裳 il — ί 訂·!-線 <ti·先閲讀背面之注意事項再填客淖頁) 本紙張尺度適用中國國家標準(CNS>A4規格(210 X 297公釐) -6- 經濟部智慧財產局員工消費合作社印製 434654 A7 _B7_____ 五、發明說明(4 ) 接地電位的接地墊片、和輸出輸入信號的信號墊片’形成 在一主面上的半導體元件:以電源配線連接前述電源墊片 的外部連接用電源突起:以接地配線連接前述接地墊片的 外部連接用接地突起:以及以信號配線連接前述信號墊片 的外部連接用信號突起的半導體裝置, 其特徵爲:將前述電源配線或前述接地配線,鄰接配 設於前述信號配線的兩側。 (2 )針對備有:形成於半導體元件的一主面側的多 個墊片、多個'突起、以及連接該墊片和該突起的多條配線 的半導體裝置,其特徵爲:前述多個墊片,由電源墊片和 接地墊片和信號墊片所組成;前述多個突起,由電源突起 和接地突起和信號突起所組成:前述多條配線,電源配線 和接地配線和信號配線所組成,使得前述電源配線或前述 接地配線,形成於前述信號配線的至少一部分的兩側的鄰 近。 (3)在(1) 、(2)中,前述接地配線和前述信 號配線,兩者都經由形成於前述半導體元件的一主面上的 數N層而配設。 (4 )在(1 ) 、( 2 )中,前述電源配線和前述接 地配線和前述信號配線,三者都經由形成於前述半導體元 件的一主面上的數N層而配設。 (5)在(1) 、(2) 、(3) 、(4)中置,前 述電源配線的橫幅和前述接地配線的橫幅,比較前述信號 配線的橫幅更寬。 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -7 - ---^----------裝 - -----—訂-!!!-線 (諫先閱讀r面之注意事項再填寫4頁) A7 434654 ___B7 五、發明說明(5 ) (6 )在(5 )中,其配設前述電源配線或前述接地 配線,使其覆蓋前述半導體元件的一主面的外周圍側領域 〇 ‘ (7 )針對備有:使供應電源電位的電源墊片、供應 接地電位的接地墊片、和輸出輸入信號的信號墊片,形成 在一主面上的半導體元件:以電源配線連接前述電源墊片 的外部連接用電源突起;以接地配線連接前述接地墊片的 外部連接用接地突起:以及以信號配線連接前述信號墊片 的外部連接用信號突起的半導體裝置中,其特徵爲:前述 電源配線的橫幅和前述接地配線的橫幅,比較前述信號配 線的橫幅更寬,而配設前述電源配線或前述接地配線,使 其覆蓋前述半導體元件的一主面的外周圍側領域。 (8 )針對備有:使供應電源電位的電源墊片、供應 接地電位的接地墊片、和輸出輸入信號的信號墊片,形成 在一主面上的半導體元件;以電源配線連接前述電源墊片 的外部連接用電源突起;以接地配線連接前述接地墊片的 外部連接用接地突起;以及以信號配線連接前述信號墊片 的外部連接用信號突起的半導體裝置, 其特徵爲:前述半導體元件的一主面的中央部,在沿 著前述半導體元件的外緣部的一邊方向上配設有墊片列, 按照一個前述電源墊片、一個前述接地墊片、一個前述信 號墊片的順序反覆配設,前述一個電源墊片,和配設於前 述墊片列兩側的至少兩個前述電源墊片,藉由前述電源配 線連接,前述一個接地墊片,和配設於前述墊片列兩側的 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -8 - II^IIJIllllI — *----— II ^ - 11 I I I ί (t先閱讀背面之注意事項再填"本頁) 經濟部智慧財產局員工消費合作社印製 434654 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明(6 ) 至少兩個前述接地墊片,藉由前述接地配線連接,前述一 個信號墊片,和配設於前述墊片列兩側之中任何一側的一 個前述信號墊片,藉由前述信號配線連接。 (9 )針對備有:使供應電源電位的電源墊片、供應 接地電位的接地墊片、和輸出輸入信號的信號墊片,形成 在一主面上的半導體元件:以電源配線連接前述電源墊片 的外部連接用電源突起:以接地配線連接前述接地墊片的 外部連接用接地突起;以及以信號配線連接前述信號墊片 的外部連接用信號突起的半導體裝置, 其特徵爲:前述半導體元件的一主面的中央部,在沿 著前述半導體元件的外緣部的一邊方向上配設有墊片列, 按照一個前述電源墊片、一個前述接地墊片、兩個以上的 前述信號墊片的順序反覆配設,前述一個電源墊片,和配 設於前述墊片列兩側的至少兩個前述電源墊片,藉由前述 電源配線連接,前述一個接地墊片,和配設於前述墊片列 兩側的至少兩個前述接地墊片,藉由前述接地配線連接, 前述兩個以上的信號墊片,分別和配設於前述墊片列兩側 的一個前述信號墊片,一對一的藉由前述信號配線連接, 前述信號配線,在前述墊片列兩側交互延伸。. (10) 在(8) 、(9)中,前述電源配線和前述 接地配線和前述信號配線,三者都經由形成於前述半導體 元件的一主面上的數N層而配設,而前述電源配線的橫幅 和前述接地配線的橫幅,比較前述信號配線的橫幅更寬.。 (11) 在(8) 、(9)中,前述信號墊片,由資 ------- ---I I I I ------ 訂- !1! (請先閱讀背面之注意事項再填寫4頁) 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -9- 434654 A7 B7 五、發明說明(7 ) 料、時脈、可寫入智能、資料罩之中任何一種或兩種以上 任意組合而成。 '【本發明之實施形態】 以下參照圖面說明本發明之實施形態。 圖1爲顯示本發明之一實施例相關半導體裝置的配線 圖形的平面圖。本半導體裝置1 〇 0 〇,如圖2之斷面圖 所示’在具有數mm至十數mm的邊的槪略長方形矽晶片 所形成的半導體元件1 1 〇 〇的突起形成面2 0 〇 〇上, 由多個墊片1001、突起形成部1004、多個突起 1 002和將其等連接的多組配線1003所構成。此等 又可大致分爲:電源墊片1 00 1 a、接地墊片 1001b、信號墊片1001c :和電源突起 l〇02a、接地突起l〇〇2b、信號突起l〇〇2c ;以及電源配線1 0 Q 3 a、接地配線1 〇 〇 3 b、信號 配線1 0 0 3 c。如本圖所描繪,在其他圖面中,也將有 時會區分電源、接地、信號的各墊片、突起、配線,將上 述構成要素分組。在本實施例中,關於電源配線 1 0 0 3 a和接地配線1 〇 〇 3 b以外的信號配線 1 0 0 3 c ,在半導體裝置左側的信號配線的至少一部分 的兩側附近,配置接地配線1 0 0 3 b ;在半導體裝置右 側的信號配線的至少一部分的兩側附近配置電源配線 1003a,此等配線的寬度,一般採用ΙΟαπί〜 1 0 0 # m左右。 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -10- 請-先 閱 讀. 背 面 之 注 意 事 項 再 填 | I裝 頁 訂 經濟部智慧財產局員工消費合作社印製 434654 A7 B7 五、發明說明(8 ) 斷面構造如圖2 體元件1 1 0 0上, 矽層1 1 0 2、使信 的第一電介質層11 修正 經濟部智慧財產局員工消費合作社印製 半導體裝置 半導體元件 介由接地突 1 0 0 3 b 線 1 0 0 3 使與著裝基 1 1 0 2 的 信號配線1 1 0 0 3 b 雜。於此至 較適當,最 電介質層用 V m左右的 光性P I Q 是5 // m的 0 . 6 〜1 10 0 0 110 0 起1 0 0 、以及圖 、墊片1 板絕緣的 突起形成 0 0 3 c ,爲經由 氮化矽層 好是1 . 氮化矽或 厚度,最 等有機絕 厚度形成 V m的厚 附近,以鉻0 . 1 /2 積構造或是以銘爲 成較好。突起1 0 0 同特開平9 - 2 6 0 (A ) 、( B ) 保護元件的氧化 號配線1 0 0 3 0 3、將載有半 的著裝基板、信 的接地墊片1 0 2 b作電氣性連 2未表示的信號 0 0 1和保護半 第二電介質層1 部1 1 0 4所層 和電源配線1 0 同一過程所形成 1 1 0 2,爲 1 3 m的厚度以 感光性P I Q等 好是5 # m的厚 緣體1 3〜7 v 。然後,墊片1 度左右,配線1 m、銅 3 A m、 主體,0 . 8〜 2爲使用銲錫。 3 8 9所揭示, 、(C )所示 矽層1 1 0 1 c和半導體元 導體元件1 1 號墊片1 0 0 0 1 b和著裝 接的接地配線 配線1 0 0 3 導體元件1 1 1 0 4、形成 層堆積而成。 0 3 a和接地 ,故製造過程 〜2 # m左右 電漿過程形成 有機絕緣體, 度,第二絕緣 m左右的厚度 0 0 1以鋁爲 0 0 3於半導 鉻 0 . 0 5 // 1 μ m的厚度 又雖未圖示, 在突起形成部 ,半導 或氮化 件絕緣 0 0和 1 C和 基板, c、配0 0, 突起 於此, 配線 並不複 的厚度 ,第一 3〜7 層用感 1最好 主, 體元件 m的層 左右形 並非如 <請先閲讀背面之注意事項再填寫本頁)
I - — III· — — I ' I I I--I I I 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -11 -
434654 A7 ______B7 五、發明說明(9 ) 1 0 0 4上,最表面的金形成在導體表面,當然也可以僅 將突起1 0 0 2和突起形成部1 0 0 4的接觸部分形成圓 形。圖2 ( C )爲將配線層作爲前述鋁主體的層積構造, 以氧化矽層形成保護層,而於本實施例中,前述氧化矽層 ,在(A)和(B)中,兼具氮化矽層1 1 〇 2和第一電 介質層1103。此時氧化矽層1101爲〇. 1〜1 A m左右的厚度,最好是〇 . 3 μ m的厚度,以等離子過 程形成較好。而本實施例中,重疊於配線上的電介質層, 由感光性P I Q的第二電介質層和氮化矽層1 1 〇 5所形 成的兩層所成。 如圖2所示,本發明中,電源配線或接地配線和除此 以外的信號配線形成於同一面內。 接著說明如何達到本實施例所示半導體裝置的目的, 使得高速動作成爲可能。 經濟部智慧財產局員工消費合作社印製 圖3爲噪音發生原因的輸出緩衝器的等效電路圖。於 此所考慮的是資料接腳2的電位由L 0的狀態(接地電位 )移動至Η I的狀態(電源電位)的情形。此時,構成輸 出緩衝器最後段4的電晶體内,電源側的電晶體爲導通狀 態’電流1 0 0由電源接腳1輸出到資料接腳2流經輸出 緩衝器最後段。此電流連接於資料接腳2充電負荷,此接 腳的電位由L 0切換到Η I 。同時,電流1 〇 1由電源接 腳1經由輸出緩衝器最後段4流到接地接腳3。此電流一 般稱爲貫通電流,對於半導體裝置是不希望發生的,但是 據理解是在切換緩衝器時,構成緩衝器的電晶體成爲半導 -12- 本紙張尺度適用中國國家標準(CNS)A4规格(210 297公釐> ¢34654 A7 B7 五、發明說明(10)
經濟部智慧財產局具工消費合作社印製 通狀態在狹 接腳2的情 當於電流1 接地接腳3 接腳1流到 如此, 位的移動, 種過度電流 述過度電流 在動作速度 先前技術的 ,和使用引 本發明中, 半導體裝置 1 0 0受到 腳2的互感 L 1的話, 經過圖3所 2 X Μ。因 感成比率1 不變化的條 感就可減低 此時,電源 低整體的實 窄的時間範圍 形相反在由L 0 0的,在圖 ,相當於電流 接地接腳3。 半導體裝置的 例如圖3所示 流動時,沿著 的時間變化率 亦即動作頻率 半導體裝置, 腳框的半導體 雖然爲大致相 。爲理解此例 影響的電感, Μ所求的實效 資料接腳的電 75電流1 0 0 爲噪音和電流 資料接腳的電 件下,其間的 。對於圖3的 接腳1和接地 效電感。 內由電源流經接地的電流。資料 0移動到HI之際,在圖3中相 3中不同,爲由資料接腳2流到 1 0 1者,和圖3相同,由電源 信號接腳內1 ,電流過度流 電流通路發生 成比率的噪音 增加時連帶的 因爲其半導體 裝置相比較, 同大小,但是 ,必須知道圖 和未圖示的電 的電感。例如 感爲L 2,此 的前述實效的 通路的電感也 感L 2和電源 互感Μ增大的 貫通電流1 0 接腳3之間的 隨著資 動。重 各接腳 電壓。 增大。 裝置的 具有較 3的過 源接腳 電源接 料接腳的電 要的是,此 的電感和宵ϋ 因此,噪音 例如:前述 尺寸比較小 小的電感。 電感較小的 度電流 1和資料接 腳的電感爲 間互感爲Μ的話, 電感L1+L2— 就是前述實效的電 接腳的電感L 1在 話,整體實效的電 1也是同樣成立* 互感增大,即可減 <請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -13- 434654 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明(11 ) [ΐ.辟 爲於半導體裝置中,位址接腳6和輸入緩衝器附丨:毅 近的qif 電路。於此,尤其位址接腳6的電位由L0的狀 態(電位)移動至Η I的狀態(電源電位)的情形。 ’此時隨著移動,發生由位址接腳6經過輸入緩衝器5,流 向電源接腳1和接地接腳3的過度電流1 0 2,也發生由 電源接腳1流經接地接腳3的貫通電流1 0 3。前者爲輸 入容量充電的過度電流,後者爲前面敘述的切換緩衝器的 過度電流。因此,信號接腳內,在位址接腳等輸入接腳中 ,也隨著信號的切換發生過度電流,因沿著此過度電流和 電流通路的導體的電感而發生噪音,此點和資料接腳是同 樣的1故將其減低的方法也同樣。 一般在印刷電路板等中,爲達成減低實效電感的目的 ,將整體以多層電路板構成 '在信號線的正下方以薄板狀 的導體形成接地或電源,以減低前述實效電感。但是,本 發明案的對象的半導體裝置,在採用此種多層構成方面必 須受到成本的限制而增加困難,故希望能使包含電源、接 地的配線層都在同一層中構成。因此,例如以如圖1的構 成,可縮小電源或接地配線和信號配線的距離,從而可減 低電源或接地配線和信號配線配合時的實效電感。 如圖1所示之實施例中,尤其爲減低信號配線 1003c和電源配線l〇〇3a或信號配線1003c 和接地配線1 0 0 3 b的實效電感,使得成爲網狀而配置 於信號配線Γ 0 0 3 c的周圍。於此重要的是,配置於信 號配線周圍的導體,以如圖3、4所示半導體元件內的輸 1 1 1裝. — ill 訂----I I I I {价先閱讀背面之注意事項再填寫名頁) 本紙張尺度適用中國囷家標準(CNS)A4規格(210x297公笼) -14- 4 3 4 6 5 4 A7 B7 五、發明說明(12) (請先閱讀背面之注意事項再填氣本頁) 出緩衝器4、輸入緩衝器5的電源和接地,作爲裝設半導 體裝置的著裝電路板的電源和接地連接的電流通路。因此 ,圖1的信號配線1 0 0 3 c周圍的導體,必須將電源配 •線1 0 0 3 a連接於電源墊片1 0 0 1 a和電源突起 1002a,而將接地配線1003b連接於接地墊片 1001b和接地突起1002t)。 經濟部智慧財產局具工消費合作社印製 圖5顯示本發明之另一實施例相關半導體裝置的配線 圖形的平面圖。在本實施例中,除了電源、接地以外的信 號配線的至少一部分的兩側附近,一側配置電源配線 1 0 03 a和電源墊片1 00 1 a以及電源突起 1 0 0 2 a ;另一側配置接地配線1 0 0 3 b和接地墊片 1001b以及接地突起1002b。採取如此配置,相 較於圖1所示的實施例1雖然增加了少許墊片 '配線、突 起,但是所有的信號線都被電源、接地夾住的構造。因此 ,隨著信號配線1 0 0 3 C的電位移動,電源、接地所發 生的過度電流,無論移動發生在任何方向,因爲流過接近 改信號線的電源配線1 0 0 3 a或接地配線1 0 0 3 b ’ 此等電流通路的實效電感可充分減少。而且,採取此種構 造,可使得伴隨圖4所示之位址接腳的電位移動而發生的 電源接腳和接地接腳雙方的過度電流的通路沿線的實效電 感,相較於電源或接地配線的僅僅一方靠近信號線時所發 生的小。 圖6所示,爲圖5之實施例中*抑制較容易發生問題 的墊片、突起,配線的增加所採用的實施例的平面圖。在 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -15- 434654 A7 ___B7__ 五、發明說明(l3 ) 此全部的信號配線1 0 0 3 C的至少一部分的一邊附近, 形成電源配線1 0 0 3 a或接地配線1 〇 〇 3 b的其中之 一·,相較於圖5所示之實施例,流過過度電流通路的實效 電感會稍微大一些,但是優點是合計的接腳總數目可以減 少。實際上,本實施例雖然具有和圖5實施例相同的信號 接腳,但是全部的接腳數較少。 經濟部智慧財產局員工消費合作社印製 <^·先閱讀背面之注意事項再填寫才頁> 截至目前爲止的實施例,前提爲電源配線1 0 0 3 a 、和接地配線1 0 0 3 b,與信號線和配線寬度等都相同 ,但是圖7、'8所示之本發明其他實施例,電源配線、接 地配線的配線寬度比較信號線大,圖5、6中多組獨立存 在的電源配線、接地配線分別連接,可更進一步減低電源 、接地的實效電感。而且,也產生半導體元件的蔽光的優 點。一般以矽爲主體的半導體元件,常常因暴露在紅外線 下而引起錯誤動作。如本實施例所示,半導體元件的活性 部分和容易接觸紅外線的周邊部分,被電源配線、接地配 線覆蓋,因而能減低錯誤動作。而且*由含有銲錫等重金 屬的材料放射出來的α射線,可以被本實施例的靠近平貼 層的電源、接地配線所遮蔽,故因α射線引起的半導體裝 置的錯誤動作也可以防止。 如本實施例 > 靠近平貼層的導體,最好能形成在設於 半導體裝置1 0 0 0的突起形成面2 0 0 0上時,矽晶片 的半導體裝置1 〇 〇 〇的最外周稍微進入內側的部分。本 實施例的半導體裝置,在矽晶圓上,一次形成半導體元件 、墊片、配線、突起等之後,沿著劃分線切斷各晶片。此 本紙張尺度適用中國國家標準(CNS)A4規格(210x297公釐) -16· Α7 Β7 經濟部智慧財產局員工湞費合作社印製 五、發明說明(14) 時用來切斷的刀口,不僅切斷矽晶片,本發明的半導體裝 置的接地層、電源層、金屬層等都被切斷,很容易損傷刀 口,而且在切斷時金屬層會發生蹺起,成爲剝落的原因。 ‘爲避免此影響,本實施例所示,導體層避開劃分線設置在 半導體裝置的最外部,而設置於其內側。 爲使得導體層的附著性提昇增加可信度,形成較大面 積的導體層時,在內面設置提昇導體層的附著性的洞穴 1 9 0 1。此洞穴在提昇附著性之同時,也可以讓界面所 發生的氣體散出。設此洞穴最好不妨礙電流的流動,將其 大小儘量壓小,或不影響墊片和突起的流動電流,使得其 沿著電流方向伸出。 圖7所示的實施例中,電源配線或接地配線其中之一 的配線寬度比較信號配線擴大,使其成爲較接近平貼層的 導體,尤其圖7中展現上述構造適用於接地配線者。如依 照本構造,可在減低接地配線的實效電感之同時,提高蔽 光性,並且產生對α射線的遮蔽層。圖8所示,擴大接地 配線、電源配線雙方的配線寬度,使其成爲接近平貼層的 構造,更加有利。如圖3所說明,依照資料切換的方向, 過度電流除了信號配線外,流過電源配線、流過接地配線 ,或是兩者皆流過。因此,如圖8所示,使電源配線、接 地配線雙方皆平等,擴大雙方的配線寬度,無論對於任何 信號切換,沿著過度電流的通路的實效電感都可以減低。 而且,如本實施例,將電源配線、接地配線擴大爲薄 板狀,覆蓋在半導體裝置的墊片形成面上,將電源配線 --I--I.---- I I I *------ I ^illln-- (价先M11背面之注意事項再填寫4頁) 本紙張尺度適用中國國家標準(CNS)A4規格(210 x 297公釐〉 -17- 434654 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明(l5 ) 1 0 0 3 a和接地配線1 0 0 3 b接近配置,可構成高頻 特性的優良通路電容器。一般的半導體裝置中,如圖9所 示’由半導體裝置的電源接腳、接地接腳到著裝電路扳 1 0 0上,拉出電源配線1 〇 2和接地配線1 0 3,將小 型的晶片電容器配置於電路板上和上述配線作電氣性連接 。因此,半導體裝置到晶片電容器之通路較長,此通路的 實效電感變的較大。從而,即使單一的晶片電容器的頻率 特性良好,對於經常頻率在數十Μ Η z的噪音•常常不能 發揮電容器的效果。本發明的通路電容器,因爲由電源配 線1 0 0 3 a和接地配線1 〇 〇 3 b本身所構成,所以通 路電容器和半導體裝置之間的實效電感很小。因而,可發 揮通常所使用的晶片電容器的大約十倍左右的頻率以下的 通路電容器的效果。本實施例所構成的通路電容器爲數 PF左右的容量,並非完全取代一般使用的0.1〜數 # F左右的容量的晶片電容器。因此在電路板上使用本實 施例的半導體裝置時,也使用通常的晶片電容器。但是以 較小的實效電感連接半導體裝置的電源、接地,本實施例 的半導體裝置所具有的通路電容器、和一般容量較大但是 高頻特性較差的的晶片電容器並列連接,可以減低寬頻範 圍的噪音。 而本實施例,並非電源配線和接地配線爲一張巨大的 薄板狀,而在內面有較多切入,電源配線和接地配線互相 組合進入的構造,可隨著配線層形成而減低內部的應力, 從而防止前述內部應力所引起的導體層剝落。而且’爲使 —,—-------裝— (t先W讀背面之注意事項再填寫本頁) έί· --線_ 本紙張尺度適用中國國家標準(CNS)A4規格(210x297公釐) -18 - 4 3 46 5 4 * A7 __ B7 經濟部智慧財產局員工消費合作社印製 五、發明說明(〗6 ) 導體層的附著性提昇增加信賴性,在形成較大面積的導體 層時,最好在內面設置提昇導體層附著性的洞穴1 9 0 1 。此洞穴在提昇附著性之同時,也可以讓界面所發生的氣 體散出。設此洞穴最好不妨礙電流的流動,將其大小儘量 壓小 > 或不影響墊片和突起的流動電流,使得其沿著電流 方向伸出。 圖7、8所示之實施例,爲特開平6 — 1 63822 所揭示半導體裝置所無的,許多墊片、突起存在於晶片表 面時,如何配置面狀的電源層、接地層的問題,將以本實 施例解決此問題。另外提供特開平6 - 1 6 3 8 2 2所揭 示的半導體裝置中未加以考慮的電源配線、接地配線雙方 所產生的噪音,將此噪音減低的構造。 圖1 0爲另一實施例,在半導體裝置內的記億裝置中 常常使用在中央附近具有一列墊片列的中央墊片的半導體 裝置。本實施例中,將前述中央附近的一列墊片,以電源 墊片10〇13、接地墊片1〇〇1匕、至少一個信號墊 片1 0 0 1 c的順序反覆形成的構造。另外,電源墊片 1 0 0 1 a和接地墊片1 〇 〇 1 b兩側的配線向左右拉出 ,和分別相對應的電源突起1 〇 〇 2 a和接地突起 1 0 0 2 b個別在兩處連接。此構成因爲全部信號配線 1 003 c被電源配線1 〇〇3 a和接地配線1 〇〇 3b 夾住’如前述實施例所示,信號配線1 〇 〇 3 c的電位無 論如何移動電源配線1 〇 〇 3 a在接近接地配線 1 0 0 3 b時’過度電流就流動,故可減低過度電流的通 (免先閱讀背面之注意事項再填頁) 本紙張尺度適用t國國家標準(CNS)A4規格(2〗0 X 297公笼) 19 434654 Ά» __ Β7 五、發明說明(l7) 路的實效電感,從而可提供低噪音高速動作的半導體裝置 〇 (免先閱讀背面之注意事項再填寫为頁) 經濟部智慧財產局員工消費合作杜印製 圖1 1中,將前述實施例中電源配線1 〇 〇 3 a和接 •地配線1 0 0 3 b的配線寬度擴大,再將電源突起 1 0 0 2 a和接地突起1 〇 〇 2 b中可以連接的部分都互 相連接。此時,減少最外部的電源突起1 〇 〇 2 a、接地 突起1 0 0 2 b的數目,由信號突起1 〇 〇 2 C連結到著 裝電路板的信號配線,經由電路板表層配線1 5 0 0而容 易拉出外部的構造。通常,電路板上的配線,和本實施例 的半導體裝置上的配線相比較,配線寬度、配線間隔都較 大,半導體裝置最外部上存在有許多電源突起、接地突起 時,用電路板表層的配線通過前述突起之間,可能很難拉 出信號配線。如依照本實施例的構造,由半導體裝置將信 號配線拉到電路板上,可以不必於電路板中使用貫穿孔和 內層即可,故可達成電路板的低成本。而且如本實施例, 最外部電源突起1002a、接地突起l〇〇2b的數目 即使減少,也可將電源突起、接地突起互相以配線寬度大 的電源配線、接地配線互相連接,故沿著過度電流通路的 實效電感非常小。另外,含有紅外線的光較容易射入的半 導體裝置的外周部,被薄板狀的電源配線、接地配線所覆 蓋的構造,可防止錯誤動作。而如本實施例,擴大電源配 線1 0 0 3 a、接地配線1 0 0 3 b的配線寬度,可提供 散熱性良好时半導體裝置。圖1 1所示,可以將提昇散熱 性的突起1 0 0 2 d,依需要配置於電源配線1 0 0 3 a 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公爱) -20- A7 434654 B7 五、發明說明(18 > ί^·先閱讀背面之注意事項再填寫才頁) 經濟部智慧財產局員工消費合作社印製 或接地配線1 0 0 3 b上,可以在預期會發生熱度的地方 配置所需的突起。本實施例所示前述提昇散熱性的突起, 介由配線寬度較大的電源配線1 0 0 3 a、接地配線 •1003b和電源墊片1001a 、接地墊片l〇〇lb 連接於半導體元件,而可設置於半導體元件的外周部,故 和未與半導體元件連接的散熱手法相比較,可更期待其散 熱性的提昇。再加上,爲提昇散熱性所附加的突起 1 0 0 2 d內,在半導體裝置的外周圍部位尤其是槪略成 長方形的半導體裝置的角狀部附近所附加的突起,在提昇 半導體裝置的機械性可信賴度上更具有效果。一般而言, 半導體裝置相對於以矽爲主體者,著裝電路板多以有機材 料爲主體,故在將半導體裝置著裝於電路板上之狀態下, 因膨脹係數的差距而引起的壓力,在半導體裝置和電路板 的結合部分的突起,尤其是角狀部的突起被引起。此壓力 使得常被用作突起材料的銲錫產生裂痕•而使得電氣性連 接無法維持進而產生障礙。於本實施例中所附加的提昇散 熱性用的突起1 0 0 2 d,因爲正好在角狀部上,故不僅 能提昇散熱性,也能達成加強的作用,帶來提昇半導體裝 置機械性可信賴度的優點。 本實施例中,前提是半導體裝置1 0 0 0各具有一個 種類的電源和接地。但是,最近的半導體裝置中,例如輸 出緩衝器用的電源、接地和其他電源、接地,必須作區別 ,很多可能會需要多種不同電壓的電源。這種情形下使用 本發明也仍有效。圖12中爲半導體裝置不同的突起分別 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -21 - 4346l i A7 ___ B7 經濟部智慧財產局員工消費合作社印製 五、發明說明(19) 具有輸出用的電源、接地,和其他電源、接地的情形下適 用本發明的例。本實施例中,對應於前述輸出緩衝器用電 源突起、接地突起和電路用電源突起、接地突起,分別各 ’具有輸出緩衝器用電源配線2 0 0 3 a、輸出緩衝器用接 地配線2003b、以及電路用電源配線3003a、接 地配線3 0 0 3 b。此時,輸出緩衝器也就是資料接腳的 墊片,配置於圖中上半部,與其相對應的輸出緩衝器用電 源配線2003a 、輸出緩衝器用接地配線2003b以 及連接於此配線的電源突起1 0 0 2 a、接地突起 1 0 0 2 b也都配置於上半部。另一方面,除了資料接腳 以外的信號接腳的墊片,例如位址墊片等,配置於圖中的 下半部’對應於此的,除了輸出緩衝器以外的電路上,經 由墊片連接的電源配線3 0 0 3 a、接地配線3 0 0 3 b 以及連接於此配線的電源突起1 0 0 2 a、接地突起 1 0 0 2 b也都配置於下半部。藉由如此的配置,在半導 體裝置的半導體元件內部,連接於輸出緩衝器最後段4的 資料接腳2,和連接於輸出緩衝器最後段4的電源接腳1 、接地接腳3配置的很靠近,故可減低過渡電流通路的實 效電感,因此可提供可以低噪音高速動作的半導體裝置。 圖1 3爲本發明的另一實施例的平面圖。本實施例中 ,一方面具有圖1 1 、圖1 2所示實施例所具有的優點, 在全部信號線的兩側個別配置電源配線和接地配線,故可 減低過渡電流通路的實效電感,因此可提供可以低噪音高 速動作,另外,也克服了容易增加半導體裝置的墊片 請· 先 閲 讀· 背 & 之 注 意事 項 再 填 寫 4 頁 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -22- 4346§4 A7 B7 經濟部智慧財產局員工消費合作钍印製 五、發明說明(2〇) 1001、突起1002、配線1003的問題。本實施 例中,在半導體裝置1 0 0 0的大約中央配置的墊片 1001的旁邊,電源墊片1001 a、接地墊片 1001b、四個信號墊片_1001c的基本構造重複, 在任何信號線,左右相鄰的配線內至少其中之一爲電源配 線1 0 0 3 a或接地配線1 0 0 3 c所形成。本實施例中 ,信號線的兩側上,電源配線和接地配線中僅僅其中之一 會相鄰接存在,故和兩側都存在電源配線和接地配線的情 形相比較,雖然過渡電流的通路的實效電感較大一點,但 是因爲可以減低墊片、配線、突起的數目,所以可以減少 半導體裝置的面積,而可提供更小型且低廉的半導體裝置 。而且,圖中,描繪了沒有以配線1 0 0 3連接於墊片的 突起1 0 0 2,此突起爲沒有以電氣性連接於半導體裝置 內部的突起。 本圖中的4 0 0 0爲使半導體元件上的保險絲部分露 出的開口部。一般在記憶體裝置中,會顧慮到製造時的良 率*在矽晶片上形成比規定的容量多幾個的記憶格,而此 種備份的記憶格也全部都連接有墊片。然後,在記憶裝置 的測試階段,將含有不良記憶格的塊到墊片的配線,以雷 射光照射切斷,以取得規定容量的記億體裝置。此種以雷 射光照射切斷的領域被稱爲保險絲=因此,本實施例所示 半導體裝置在適用於記憶體裝置時,爲使雷射光能切斷半 導體元件上的配線,構成配線的導體必須避開保險絲部分 。因此必須將半導體元件上的保險絲部分露出的開口部 IHIII-H------------I ^' — — — ( — 111^- {洗先閱^賢面之注意事項再填寫才頁) 本紙張尺度適用中國國家標準(CNS)A4規格(210 x 297公釐) -23 - 434654 A7 B7 經濟部智慧財產局員工消費合作社印*1^ 五、發明說明(21 ) 4 0 0 0,設置於尤其是面積較大的電源配線或接地配線 上。而且,此領域,不必一定爲洞穴狀開口,如果爲幾何 學的配置可能的話,當然只要避開保險絲領域的構造即可 .〇 圖1 4所示,以與上述實施例不同的手法減少接腳數 目的增加,提供可減低過渡電流通路的實效電感,因此可 提供可以低噪音高速動作的半導體裝置。本實施例中,將 半導體裝置的信號接腳之中,切換頻繁、其所發生的過渡 電流大的資料’、脈衝、可寫入、資料罩等各接腳的對應墊 片,配置於半導體裝置的突起形成面2 0 0 0上的特定區 域,對於此等墊片,依照電源墊片1 0 0 1 a、接地墊片 1 0 0 1 b、兩個信號墊片的順序配置。相對於此,前述 特定信號以外的,例如位址、脈衝可動、列位址選通、行 位址選通等信號接腳,因爲切換的不頻繁,所產生的過渡 電流也小,故減少電源墊片、接地墊片的配置個數。因此 ,容易發生噪音,容易妨礙高速化,而在資料配線上,減 少過渡電流通路的實效電感,對於半導體裝置整體而言, 可減低突起、墊片數目,故能達到高速動作且小型化低價 格化。 圖1 5顯示本發明之另一實施例相關半導體裝置的斷 面圖。本實施例中,擴大其他實施例中銲錫形成的突起形 成部1 0 0 4所使用的導體層的面積,以薄板狀的導體作 爲接地配線戶電源配線。本圖中,擴大突起形成部的導體 面積,由半導體元件1 1 〇 〇起的高度,和通常的信號配 請· 先 閱 讀- 背 £r 事 項 再 填 I裝 訂 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -24- 434654 a7 B7 經濟部智慧財產局員工消費合作社印*J^ 五、發明說明(22) 線1003 c、電源配線1 003a、接地配線 1003b不同,另外有接地層5003。當然,也可以 反過來使此導體成爲別的電源層。本實施例中,信號配線 1 00 3 c、電源配線1 Q0 3 a,形成在第一電介質層 上,接地層形成在第二電介質層上。另外,本實施例的接 地層50 0 3,爲了不和電源墊片1001a、信號墊片 1001 c、電源突起l〇〇2a、信號突起l〇〇2c 電氣性短路,在此等墊片、突起的周圍部分,依照過程的 精確度形成接地層的除去部分。而且,在本實施例中,也 形成利用突起形成不的另一接地層5 0 0 3的突起周圍的 突起位置、用來尺寸用的間隙5 0 0 5。這通常以銲錫構 成的突起,在形成時,因導體的附著性、潮濕性良好,而 能自由流動造成擴張,防止突起的位置和形狀紊亂。圖 1 6所示,此間隙5 0 0 5,爲保持突起形狀的大致平穩 ,儘量不製造會成爲應力集中區域的角狀部,所以最好是 多個圓弧形狀。本實施例中,係由四個1/4的圓弧組合 成。5006爲讓氣體通過的洞穴。一般在感光性P I Q 上形成金屬膜之際,在界面上所發生的氣體會使得導體的 附著性惡化。因此,形成多個讓氣體通過的洞穴,可防止 附著性的惡化。本實施例中,必須要有將第二接地配線連 接於接地墊片的第二電介質層的除去部分5 0 0 5。此爲 將第二接地配線連接於接地墊片用者。 本發明爲圖1 6的平面圖所示,如依照本實施例,將 半導體裝置1 0 0 0的主要配線面,在印刷電路配線板使 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -~25 - --------------- I--I--I 訂·!ii- (绛先背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 4348§4 A7 __ _ B7 五、發明說明(23) 用,可形成2層導體,故相較於信號配線、電源配線、接 地配線都在同一平面上的導體而言,較容易減低實效電感 。而且,如依照本實施例,可以幾乎沒有間隙的將半導體 •裝置的突起形成面側以接地層5 0 0 4覆蓋,故防光性優 良,可提供不因紅外線區域的電磁波而導致錯誤動作的半 導體裝置。如此如同前述,幾乎完全不具有電感的容量, 故成爲頻率特性良好的匯流排電容器,可提供低噪音高速 動作的半導體裝置。 本發明之另一實施例如圖1 9顯示。本實施例爲在個 人電腦中常常運用的半導體裝置的周邊配置墊片的,具有 所謂的周邊墊片的半導體裝置,使用本發明時的例。如此 ,適用於本發明,在具有周邊墊片的半導體裝置中,也可 減低配線系統的電感,而高速動作。 【本發明之效果】 如依照本發明,半導體裝置動作時所產生的過渡電流 的沿路上的實效電感即可減低,故可提供噪音少而可以高 速動作的半導體裝置。而且,可提供較少紅外線光α射線 等所造成的錯誤動作的高可信賴的半導體裝置。 【圖面之簡單說明】 圖1爲顯示本發明之一實施例相關半導體裝置的配線 圖形的平面圖。 發明之一實施例相關半導體裝置的斷面圖。 - - ___ —一 本紙張尺度剌㈣ϋ家齡_NS)A4規格(210 X 297公髮)-26 I I ---I 1-1 I I I ---— — — — — — 訂.—— — — —-- (镣先閱氣背面之注意事項再填寫才頁) 434654 ^ A7 _ B7 經濟部智慧財產局員工消費合作社印製 五、發明說明(24) 圖3爲顯示噪音發生原因的_鍵_路圖。 I ^jL· : | 圖4爲顯示噪音發生原因的等丨醫:½路圖。 I,· ' !;; 圖5爲顯示本發明之另一實施^if+目關半導體裝置的配 •線圖形的平面圖。 圖6爲顯示本發明之另一實施例相關半導體裝置的配 線圖形的平面圖。 圖7爲顯示本發明之另一實施例相關半導體裝置_的配 線圖形的平面圖。 圖8爲顯示本發明之另一實施例相關半導體裝置的配 線圖形的平面圖。 圖9爲顯示半導體裝置和晶片電容器的著裝狀況的斜 視圖 圖1 0顯示本發明之另一實施例相關半導體裝置的配 線圖形的平面圖。 圖11顯示本發明之另一實施例相關半導體裝置的配 線圖形的平面圖。 圖1 2顯示本發明之另一實施例相關半導體裝置的配 線圖形的平面圖。 圖1 3顯示本發明之另一實施例相關半導體裝置的配 線圖形的平面圖。 圖1 4顯示本發明之另一實施例相關半導體裝置的配 線圖形的平面圖。 圖1 5顯示本發明之另一實施例相關半導體裝置的斷 面圖。 ---------------裝-------- 訂-! —--—--線 (靖先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用令國國家標準(CNS)A4規格(210 X 297公釐) -27- 經濟部智慧財產局員工消費合作社印製 434654 , A7 -------B7_ 五 '發明說明(25) 圖16顯示本發明之另一實施例相關半導體裝置的配 線圖形的平面圖。 圖17顯示向來技術的半導體裝置的平面圖。 圖18顯示另一向來技術的半導體裝置的平面圖。 圖19顯示本發明之另一實施例相關半導體裝置的配 線圖形的平面圖。 【符號說明】 1 0 0 0 :半導體裝置1 0 0 0 ; 1001 :墊片 1001 : 1002 :突起 1002 ; 1003 :配線 1003 , 1004:突起形成部1004; 1 1 0 0 :半導體元件1 1 0 0 ; 1 9 0 0 :避開劃線的部位1 9 0 0 ; 1 9 0 1 :洞穴 1 9 0 1 : 2000 :突起形成面2000 ; 4 0 0 0 :使保險絲露出的開口部4 0 0 0 ; 5 0 0 3 :利用突起形成部導體的第二接地配線 5 0 0 3; 5 0 0 4 :防止短路用的第二接地配線的除去部分 5 0 0 4; 5 0 0 5' :用來限制突起的位置、尺寸用的間隙 5 0 0 5: — ΙΊ--Jii!裝! I 1 訂·!!1-線 I . (請先閱讀背面之注意事項再填寫本頁> 本紙張尺度適用中國國家標準(CNS)A4規格(210 * 297公爱) -冰- A7 434 j _B7_ 五、發明說明(26) 5 Ο Ο 5 :將第二接地配線連接於接地墊片用的第二 電介體層。 n n n n n f— I • (請先閱讀背面之沒意事項再填寫本頁) 訂! ;線_ 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐)

Claims (1)

  1. 434iS4 A8 B8 C8 D8 年广月@ 修丨t. ν、申請專利範圍 第88 1 1 6 1 69號專利申請案 中文申請專利範圍修正本 民國90年1月修正 1. 一種半導體裝置,係針對備有:使供應電源電位\年 ίϊ f 的電源墊片、供應接地電位的接地墊片、和輸出輸入信號 t月 a 的信號墊片,形成在一主面上的半導體元件; & 以電源配線連接前述電源墊片的外部連接用電源突起正提 〇之 修煩 正请 坍 ΐ示 經濟部智慧財產局員工消費合作杜印製 以接地配線連接前述接地墊片的外部連接用接地突起 ;以及 以信號配線連接前述信號墊片的外部連接用信號突起 的半導體裝置, 其特徵爲:將前述電源配線或前述接地配線|鄰接配 設於前述信號配線的兩側。 2 . —種半導體裝置,係針對備有:形成於半導體元 件的-·主面側的多個墊片、多個突起 '以及連接該墊片和 該突起的多條配線的半導體裝置, 其特徵爲:、前述多個墊片,由電源墊片和接地墊片和 信號墊片所組成;前述多個突起,由電源突起和接地突起 和信號突起所組成;前述多條配線,電源配線和接地配線 和信號配線所組成, 使得前述電源配線或前述接地配線,形成於前述信號 配線的至少一部分的兩側的鄰近。 3 .如申請專利範圍第1、2項中任何一項之半導體 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐)-1 - (請先閱讀背面之注意事項再填窝本頁) I ϋ I 線 4346S4 六、申請專利範圍
    裝置,其中前述接地配線和前述信號配線,兩者都經由形 成於前述半導體元件的一主面上的數N層而配設。 4 如申請專利範圍第1、2項中任何一項之半導體 裝置’其中前述電源配線和前述接地配線和前述信號配線 ’三者都經由形成於前述半導體元件的一主面上的數N層 而配設。 5 .如申請專利範圍第1、2項中任何一項之半導體 裝置,其中前述電源配線的橫幅和前述接地配線的橫幅, 比較前述信號配線的橫幅更寬。 6 .如申請專利範圍第3項之半導體裝置,其中前述 電源配線的橫幅和前述接地配線的橫幅,比較前述信號配 線的橫幅更寬。 7 .如申請專利範圍第4項之半導體裝置,其中前述 電源配線的橫幅和前述接地配線的橫幅,比較前述信號配 線的橫幅更寬。 8 .如申請專利範圍第5項之半導體裝置’其中配設 前述電源配線或前述接地配線,使其覆蓋前述半導體元件 的一主面的外周圍側領域。 9 . 一種半導體裝置,係針對備有:使供應電源電位 的電源墊片、供應接地電位的接地墊片、和輸出輸入信號 的信號墊片,形成在一主而上的半導體元件; 以電源配線連接前述電源墊片的外部連接用電源突起 以接地配線連接前述接地墊片的外部連接用接地突起 (锖先閲讀背面之注意事項再填寫本頁) -1 _!1 訂·1!-線 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -2- 434@§4 A8B8C8D8 修」_E 六、申請專利範圍 -- :以及 (請先《讀背面之注意事項再填寫本頁> 以信號配線連接前述信號墊片的外部連接用信號突起 的半導體裝置, 其特徵爲:前述電源配線的橫幅和前述接地配線的橫 幅,比較前述信號配線的橫幅更寬,而配設前述電源配線 或前述接地配線,使其覆蓋前述半導體元件的一主面的外 周圍側領域。 1 〇 種半導體裝置,係針對備有:使供應電源電 位的電源墊片、供應接地電位的接地墊片、和輸出輸入信 號的信號墊片,形成在一主面上的半導體元件; 以電源配線連接前述電源墊片的外部連接用電源突起 t 以接地配線連接前述接地墊片的外部連接用接地突起 ;以及 以信號配線連接前述信號墊片的外部連接用信號突起 的半導體裝置,. 經濟部智慧財產局員工消費合作社印製 其特徵爲:前述半導體元件的一主面的中央部,在沿 著前述半導體元件的外緣部的一邊方向上配設有墊片列, 按照一個前述電源墊片、一個前述接地墊片、一個前述信 號墊片的順序反覆配設, 前述一個電源墊片,和配設於前述墊片列兩側的至少 兩個前述電源墊片,藉由前述電源配線連接, 前述一個接地墊片,和配設於前述墊片列兩側的至少 兩個前述接地墊片,藉由前述接地配線連接, 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 434iS4 A8SSD8 it..无 κ 六、申請專利範圍 前述一個信號墊片,和配設於前述墊片列兩側之中任 何一側的一個前述信號墊片,藉由前述信號配線連接。 1 1 · 一種半導體裝置,係針對備有:使供應電源電 位的電源墊片、供應接地電位的接地墊片 '和輸出輸入信 號的信號墊片,形成在一主面上的半導體元件; 以電源配線連接前述電源墊片的外部連接用電源突起 以接地配線連接前述接地墊片的外部連接用接地突起 :以及 以信號配線連接前述信號墊片的外部連接用信號突起 的半導體裝置, 其特徵爲:前述半導體元件的一主面的中央部,在沿 著前述半導體元件的外緣部的一邊方向上配設有墊片列, 按照一個前述電源墊片、一個前述接地墊片、兩個以上的 前述信號墊片的順序反覆配設, 前述一個電源墊片,和配設於前述墊片列兩側的至少 兩個前述電源墊片,藉由前述電源配線連接, 前述一個接地墊片,和配設於前述墊片列兩側的至少 兩個前述接地墊片,藉由前述接地配線連接, 前述兩個以上的信號墊片,分別和配設於前述墊片列 兩側的-·個前述信號墊片,一對一的藉由前述信號配線連 接,前述信號配線,在前述墊片列兩側交互延伸。 1 2 ·如申請專利範圍第8、9項中任何一項之半導 體裝置,其中前述電源配線和前述接地配線和前述信號配 <睛先閲讀背面之注意事項再填寫本頁) -I i111111 II111II 經濟部智慧財產局員工消費合作杜印製 本紙張尺度適用中國國家標_ (CNS)A4規格(210 X 297公釐) ~ 4 - 434§ A8 B8 C8 D8 六、申請專利範圍 線,三者都經由形成於前述半導體元件的一主面上的數N 層而配設, 而前述電源配線的橫幅和前述接地配線的橫幅,比較 前述信號配線的橫幅更寬。 1 3 .如申請專利範圍第8、9項中任何一項之半導 體裝置,其中前述信號墊片,由資料、時脈、寫入智能、 資料罩之中任何一種或兩種以上任意組合而成。 {諝先閲讀背面之注意事項再填寫本頁) I丨—丨訂! 線 經濟部智慧財產局員工消費合作社 嗅用中國國家標準(CNS)A4規格(210 X 297公釐) Γ5Τ
TW088116169A 1998-09-18 1999-09-18 Semiconductor device TW434654B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10264300A JP2000100814A (ja) 1998-09-18 1998-09-18 半導体装置

Publications (1)

Publication Number Publication Date
TW434654B true TW434654B (en) 2001-05-16

Family

ID=17401268

Family Applications (1)

Application Number Title Priority Date Filing Date
TW088116169A TW434654B (en) 1998-09-18 1999-09-18 Semiconductor device

Country Status (7)

Country Link
US (7) US6211576B1 (zh)
JP (1) JP2000100814A (zh)
KR (1) KR100311332B1 (zh)
CN (5) CN101009256A (zh)
MY (1) MY116797A (zh)
SG (1) SG76632A1 (zh)
TW (1) TW434654B (zh)

Families Citing this family (77)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6818110B1 (en) * 1997-09-30 2004-11-16 Symyx Technologies, Inc. Combinatorial electrochemical deposition and testing system
JP2000100814A (ja) * 1998-09-18 2000-04-07 Hitachi Ltd 半導体装置
JP3914651B2 (ja) * 1999-02-26 2007-05-16 エルピーダメモリ株式会社 メモリモジュールおよびその製造方法
US6207476B1 (en) 1999-06-10 2001-03-27 Vlsi Technology, Inc. Methods of packaging an integrated circuit and methods of forming an integrated circuit package
JP3213292B2 (ja) * 1999-07-12 2001-10-02 ソニーケミカル株式会社 多層基板、及びモジュール
TW469552B (en) * 1999-12-10 2001-12-21 Toshiba Corp TAB type semiconductor device
JP3578964B2 (ja) * 2000-03-21 2004-10-20 富士通株式会社 半導体装置及びその製造方法
US6418031B1 (en) * 2000-05-01 2002-07-09 International Business Machines Corporation Method and means for decoupling a printed circuit board
KR100408391B1 (ko) 2000-06-09 2003-12-06 삼성전자주식회사 전원 배선을 개선한 볼그리드 어레이 패키지 반도체 장치
US6501664B1 (en) * 2000-06-30 2002-12-31 Intel Corporation Decoupling structure and method for printed circuit board component
US6627999B2 (en) * 2000-08-31 2003-09-30 Micron Technology, Inc. Flip-chip with matched signal lines, ground plane and ground bumps adjacent signal bumps
US6462423B1 (en) 2000-08-31 2002-10-08 Micron Technology, Inc. Flip-chip with matched lines and ground plane
DE10126310B4 (de) * 2001-05-30 2006-05-18 Infineon Technologies Ag Leiterplattenvorrichtung, deren Verwendung und Halbleiterspeichervorrichtung
JP3813079B2 (ja) * 2001-10-11 2006-08-23 沖電気工業株式会社 チップサイズパッケージ
KR100429881B1 (ko) * 2001-11-02 2004-05-03 삼성전자주식회사 셀 영역 위에 퓨즈 회로부가 있는 반도체 소자 및 그제조방법
TW586207B (en) * 2002-01-29 2004-05-01 Via Tech Inc Flip-chip die
JP4313544B2 (ja) * 2002-05-15 2009-08-12 富士通マイクロエレクトロニクス株式会社 半導体集積回路
US7579681B2 (en) * 2002-06-11 2009-08-25 Micron Technology, Inc. Super high density module with integrated wafer level packages
JP2004104102A (ja) * 2002-08-21 2004-04-02 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
US20040061241A1 (en) * 2002-09-30 2004-04-01 Osburn Edward P. Semiconductor device power interconnect striping
US7005736B2 (en) 2002-09-30 2006-02-28 Intel Corporation Semiconductor device power interconnect striping
US6960830B2 (en) * 2002-10-31 2005-11-01 Rohm Co., Ltd. Semiconductor integrated circuit device with dummy bumps
US6903448B1 (en) 2002-11-12 2005-06-07 Marvell International Ltd. High performance leadframe in electronic package
JP3808030B2 (ja) * 2002-11-28 2006-08-09 沖電気工業株式会社 半導体装置及びその製造方法
US20040124546A1 (en) * 2002-12-29 2004-07-01 Mukul Saran Reliable integrated circuit and package
JP2004241696A (ja) * 2003-02-07 2004-08-26 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
US7102217B2 (en) 2003-04-09 2006-09-05 Micron Technology, Inc. Interposer substrates with reinforced interconnect slots, and semiconductor die packages including same
US7781873B2 (en) * 2003-04-28 2010-08-24 Kingston Technology Corporation Encapsulated leadframe semiconductor package for random access memory integrated circuits
DE60336993D1 (de) * 2003-06-10 2011-06-16 St Microelectronics Srl Elektronische Halbleitervorrichtung und Verfahren zu deren Herstellung
DE10339762B4 (de) * 2003-08-27 2007-08-02 Infineon Technologies Ag Chipstapel von Halbleiterchips und Verfahren zur Herstellung desselben
US7565141B2 (en) * 2003-10-08 2009-07-21 Macaluso Anthony G Over the air provisioning of mobile device settings
US7466021B2 (en) * 2003-11-17 2008-12-16 Interconnect Portfolio, Llp Memory packages having stair step interconnection layers
CN1328787C (zh) * 2004-01-15 2007-07-25 威盛电子股份有限公司 半导体芯片封装体的焊线排列结构
JP3999759B2 (ja) * 2004-04-02 2007-10-31 富士通株式会社 基板及び電子機器
KR100583966B1 (ko) * 2004-06-08 2006-05-26 삼성전자주식회사 재배치된 금속 배선들을 갖는 집적회로 패키지들 및 그제조방법들
DE102005026229B4 (de) * 2004-06-08 2006-12-07 Samsung Electronics Co., Ltd., Suwon Halbleiter-Package, das ein Neuverteilungsmuster enthält, und Verfahren zu dessen Herstellung
US7547213B2 (en) * 2004-08-26 2009-06-16 Micron Technology, Inc. Memory modules and methods for manufacturing memory modules
JP2006080333A (ja) * 2004-09-10 2006-03-23 Toshiba Corp 半導体装置
JP2006106077A (ja) * 2004-09-30 2006-04-20 Seiko Epson Corp 電気光学装置及び電子機器
TWI251890B (en) * 2004-11-05 2006-03-21 Advanced Semiconductor Eng Wafer structure, chip structure and bumping process
CN1922728B (zh) * 2004-12-03 2010-05-05 罗姆股份有限公司 半导体装置
US7566952B2 (en) * 2005-01-05 2009-07-28 International Business Machines Corporation On-chip circuit pad structure
KR100642643B1 (ko) 2005-03-18 2006-11-10 삼성전자주식회사 내부회로의 전원/접지선들과 직접 접속되는 재배치된전원/접지선들을 갖는 반도체 칩들 및 그 제조방법들
JP2006278805A (ja) * 2005-03-30 2006-10-12 Elpida Memory Inc 半導体装置
TWI258176B (en) * 2005-05-12 2006-07-11 Siliconware Precision Industries Co Ltd Semiconductor device and fabrication method thereof
US7381635B2 (en) * 2005-07-18 2008-06-03 International Business Machines Corporation Method and structure for reduction of soft error rates in integrated circuits
JP4353328B2 (ja) * 2005-09-28 2009-10-28 エルピーダメモリ株式会社 半導体パッケージの製造方法及び半導体パッケージ
JP4577690B2 (ja) * 2005-09-29 2010-11-10 エルピーダメモリ株式会社 半導体装置
KR100726646B1 (ko) * 2005-10-13 2007-06-11 엘지전자 주식회사 액정표시장치 구동 회로
JP2007180292A (ja) * 2005-12-28 2007-07-12 Fujitsu Ltd 回路基板
KR100719376B1 (ko) * 2006-01-05 2007-05-17 삼성전자주식회사 실장 불량을 줄일 수 있는 패드 구조체를 구비하는 반도체장치
KR100782483B1 (ko) 2006-01-19 2007-12-05 삼성전자주식회사 내부단자 배선을 갖는 패키지 보드 및 이를 채택하는반도체 패키지
KR100843220B1 (ko) 2006-12-19 2008-07-02 삼성전자주식회사 동일 평면상 엘.씨 벨런싱이 달성된 인쇄회로기판
JPWO2008126468A1 (ja) * 2007-03-30 2010-07-22 日本電気株式会社 半導体装置及び半導体装置の製造方法
JP2009141237A (ja) * 2007-12-10 2009-06-25 Panasonic Corp 半導体装置及びその製造方法
CN101600292B (zh) * 2008-06-02 2012-06-20 鸿富锦精密工业(深圳)有限公司 电路板
KR100951667B1 (ko) * 2008-08-19 2010-04-07 주식회사 하이닉스반도체 패드를 포함하는 반도체 메모리 장치
JPWO2010026956A1 (ja) * 2008-09-02 2012-02-02 日本電気株式会社 半導体装置及びその製造方法
US9237992B2 (en) 2009-10-27 2016-01-19 The Procter & Gamble Company Two-step mascara product
US9216145B2 (en) 2009-10-27 2015-12-22 The Procter & Gamble Company Semi-permanent cosmetic concealer
US10034829B2 (en) 2010-10-27 2018-07-31 Noxell Corporation Semi-permanent mascara compositions
US9004791B2 (en) 2010-04-30 2015-04-14 The Procter & Gamble Company Package for multiple personal care compositions
TWI429039B (zh) * 2010-10-21 2014-03-01 Via Tech Inc 積體電路晶片封裝及實體層介面排列
CN102110666B (zh) * 2010-11-23 2012-12-12 威盛电子股份有限公司 集成电路芯片封装及实体层介面排列
US9173824B2 (en) 2011-05-17 2015-11-03 The Procter & Gamble Company Mascara and applicator
US9257276B2 (en) 2011-12-31 2016-02-09 Intel Corporation Organic thin film passivation of metal interconnections
WO2013101243A1 (en) * 2011-12-31 2013-07-04 Intel Corporation High density package interconnects
US9557370B2 (en) * 2012-02-10 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of improving bump allocation for semiconductor devices and semiconductor devices with improved bump allocation
WO2013173452A2 (en) 2012-05-15 2013-11-21 The Procter & Gamble Company Method for quantitatively determining eyelash clumping
JP5968713B2 (ja) 2012-07-30 2016-08-10 ルネサスエレクトロニクス株式会社 半導体装置
US10204876B2 (en) * 2013-03-07 2019-02-12 Maxim Integrated Products, Inc. Pad defined contact for wafer level package
KR102082466B1 (ko) * 2013-05-13 2020-02-27 에스케이하이닉스 주식회사 반도체 소자
CN111432106B (zh) * 2013-12-27 2022-05-13 株式会社尼康 摄像单元以及摄像装置
CN104869750B (zh) * 2015-05-08 2018-06-19 华为技术有限公司 一种印刷电路板
JP6317855B2 (ja) * 2015-06-26 2018-04-25 ルネサスエレクトロニクス株式会社 電子装置
JP2017045915A (ja) * 2015-08-28 2017-03-02 ルネサスエレクトロニクス株式会社 半導体装置
US12033945B2 (en) * 2020-03-27 2024-07-09 Micron Technology, Inc. Microelectronic device interface configurations, and associated methods, devices, and systems

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US127712A (en) * 1872-06-11 Improvement in rock-drilling machines
FR2494741A1 (fr) 1980-11-25 1982-05-28 Bouygues Sa Structure precontrainte en beton comprenant deux plaques reliees par un treillis, procede pour la fabriquer, elements pour la mise en oeuvre du procede et application a la construction d'un element de tablier de pont, de couverture ou de plancher
US5270253A (en) * 1986-01-27 1993-12-14 Mitsubishi Denki Kabushiki Kaisha Method of producing semiconductor device
JP2708191B2 (ja) * 1988-09-20 1998-02-04 株式会社日立製作所 半導体装置
DE68916784T2 (de) * 1989-04-20 1995-01-05 Ibm Integrierte Schaltungspackung.
JP2567961B2 (ja) * 1989-12-01 1996-12-25 株式会社日立製作所 半導体装置及びリ−ドフレ−ム
JP2816239B2 (ja) * 1990-06-15 1998-10-27 株式会社日立製作所 樹脂封止型半導体装置
EP0464751A3 (en) * 1990-07-06 1992-07-22 Kabushiki Kaisha Toshiba Semiconductor device with protection circuit
EP0478240A3 (en) * 1990-09-24 1993-05-05 Texas Instruments Incorporated Insulated lead frame for integrated circuits and method of manufacture thereof
JPH05218281A (ja) * 1992-02-07 1993-08-27 Texas Instr Japan Ltd 半導体装置
EP0573965B1 (en) 1992-06-10 1999-09-08 Nec Corporation Semiconductor device having bonding optional circuit
JP3137749B2 (ja) * 1992-06-30 2001-02-26 株式会社日立製作所 半導体集積回路装置
JP2792795B2 (ja) 1992-10-29 1998-09-03 三菱電機株式会社 半導体集積装置
JP3171495B2 (ja) 1992-11-27 2001-05-28 シャープ株式会社 複合半導体装置
JP3299342B2 (ja) * 1993-06-11 2002-07-08 株式会社日立製作所 半導体メモリモジュール
JPH07130788A (ja) * 1993-09-09 1995-05-19 Mitsubishi Electric Corp 半導体集積回路装置
JP3378078B2 (ja) * 1994-02-23 2003-02-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2888755B2 (ja) * 1994-04-28 1999-05-10 株式会社メガチップス 半導体装置
JPH0823000A (ja) 1994-07-07 1996-01-23 Hitachi Ltd 半導体集積回路装置
TW396480B (en) * 1994-12-19 2000-07-01 Matsushita Electric Ind Co Ltd Semiconductor chip and semiconductor wafer with power pads used for probing test
JP3056680B2 (ja) 1994-12-29 2000-06-26 日精樹脂工業株式会社 プリプラ式射出装置
US5825063A (en) * 1995-03-07 1998-10-20 California Institute Of Technology Three-terminal silicon synaptic device
JP3362545B2 (ja) 1995-03-09 2003-01-07 ソニー株式会社 半導体装置の製造方法
US5767583A (en) * 1995-05-01 1998-06-16 Hyundai Electronics Industries, Inc. Semiconductor chip I/O and power pin arrangement
JP3494502B2 (ja) * 1995-05-12 2004-02-09 株式会社ルネサステクノロジ 半導体記憶装置およびそのパッド配置方法
JP2716005B2 (ja) * 1995-07-04 1998-02-18 日本電気株式会社 ワイヤボンド型半導体装置
JPH0964310A (ja) 1995-08-21 1997-03-07 Hitachi Ltd 半導体集積回路装置
US5801440A (en) * 1995-10-10 1998-09-01 Acc Microelectronics Corporation Chip package board having utility rings
JP2795315B2 (ja) * 1996-05-16 1998-09-10 日本電気株式会社 半導体装置
US5952726A (en) * 1996-11-12 1999-09-14 Lsi Logic Corporation Flip chip bump distribution on die
US6175161B1 (en) * 1998-05-22 2001-01-16 Alpine Microsystems, Inc. System and method for packaging integrated circuits
JP2000100814A (ja) * 1998-09-18 2000-04-07 Hitachi Ltd 半導体装置
US6091140A (en) * 1998-10-23 2000-07-18 Texas Instruments Incorporated Thin chip-size integrated circuit package
US6246615B1 (en) * 1998-12-23 2001-06-12 Micron Technology, Inc. Redundancy mapping in a multichip semiconductor package
JP3425898B2 (ja) * 1999-07-09 2003-07-14 Necエレクトロニクス株式会社 エリアアレイ型半導体装置
US6249047B1 (en) * 1999-09-02 2001-06-19 Micron Technology, Inc. Ball array layout
JP4071914B2 (ja) * 2000-02-25 2008-04-02 沖電気工業株式会社 半導体素子及びこれを用いた半導体装置
TW536765B (en) * 2001-10-19 2003-06-11 Acer Labs Inc Chip package structure for array type bounding pad

Also Published As

Publication number Publication date
US20050006751A1 (en) 2005-01-13
US20010000116A1 (en) 2001-04-05
CN101009257A (zh) 2007-08-01
US20060125078A1 (en) 2006-06-15
KR20000023242A (ko) 2000-04-25
US6211576B1 (en) 2001-04-03
US20020190336A1 (en) 2002-12-19
MY116797A (en) 2004-03-31
KR100311332B1 (ko) 2001-10-18
CN101009255A (zh) 2007-08-01
US20050184391A1 (en) 2005-08-25
CN101009256A (zh) 2007-08-01
US20020047179A1 (en) 2002-04-25
CN1301554C (zh) 2007-02-21
US7119446B2 (en) 2006-10-10
CN101009258A (zh) 2007-08-01
SG76632A1 (en) 2000-11-21
US7030478B2 (en) 2006-04-18
JP2000100814A (ja) 2000-04-07
US6882039B2 (en) 2005-04-19
US6326699B2 (en) 2001-12-04
CN1250227A (zh) 2000-04-12
US6784533B2 (en) 2004-08-31
US6531785B2 (en) 2003-03-11

Similar Documents

Publication Publication Date Title
TW434654B (en) Semiconductor device
TW493365B (en) Wiring board, semiconductor package, and semiconductor device
US7518881B2 (en) Interposer containing bypass capacitors for reducing voltage noise in an IC device
US6359237B1 (en) Multi-layer printed board
US7583511B2 (en) Semiconductor die package with internal bypass capacitors
TW484204B (en) Semiconductor device having improved electrical characteristic and method of producing the same
US12028965B2 (en) Circuit board and method for preparing same, and electronic device
CN205081096U (zh) Esd保护器件
JP2001185651A (ja) 半導体装置およびその製造方法
CN103824853B (zh) 应用于开关型调节器的集成电路组件
US10741536B2 (en) Magnetic small footprint inductor array module for on-package voltage regulator
UA59360C2 (uk) Карта з вмонтованою мікросхемою і спосіб її виготовлення
JP5084153B2 (ja) プリント基板
TW519706B (en) Semiconductor device having a power supply ring and a ground ring
JPH0536857A (ja) 半導体集積回路実装基板
TW398047B (en) Semiconductor device, method of manufacturing the same, and electronic apparatus
JP2006253498A (ja) 半導体集積回路装置
CN209119081U (zh) 半导体器件和焊盘结构
US20050161810A1 (en) Semiconductor device
JPH0530069B2 (zh)
US7902655B1 (en) Multichip package leadframe including electrical bussing
JP2005277429A (ja) 半導体装置
US20230187354A1 (en) Method and apparatus for electromigration reduction
TW423114B (en) Method of place and route for integrated circuit
WO2008015213A1 (en) Distributed esd protection

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent