JPH0689915A - 半導体チップ及びこの半導体チップの実装構造 - Google Patents

半導体チップ及びこの半導体チップの実装構造

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JPH0689915A
JPH0689915A JP26549292A JP26549292A JPH0689915A JP H0689915 A JPH0689915 A JP H0689915A JP 26549292 A JP26549292 A JP 26549292A JP 26549292 A JP26549292 A JP 26549292A JP H0689915 A JPH0689915 A JP H0689915A
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circuits
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則雄 国井
Toshio Yamamoto
利夫 山本
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Abstract

(57)【要約】 【目的】 半導体チップを最小の配線長で高密度に実装
することができ、歩留り低下の影響を受けることなく大
面積化或いは高集積度化を可能にする。 【構成】 必要とされる一機能を有する全体の大面積回
路を複数の小面積回路２ａに分割し、これら複数の小面
積回路２ａをそれぞれ複数個のチップブロック２に形成
する。複数個チップブロック２を固定用基板３上に縦横
に隙間なく配列し、隣接する小面積回路２ａの電極パッ
ド５間をボンディングワイヤ６によって接続する。これ
によって、歩留りの影響を受けることなく、大面積かつ
高集積度の半導体チップ１を最小の面積及び最小の配線
長で構成することができる。半導体チップ１は、プリン
ト配線基板やリードフレームさらにＴＡＢ方式等を用い
て実装することができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、複数個のチップブロッ
クからなる半導体チップ、及びこの半導体チップの実装
構造に関し、特に大面積かつ高集積度の半導体チップを
構成するのに最適なものである。
【０００２】
【従来の技術】周知のように、半導体チップは、チップ
の面積が大きく或いは集積度が高くなる程、歩留りが急
激に低下していく。即ち、大面積化或いは高集積度化す
る程、チップ内に不良回路部分の存在する確率が高くな
り、チップ内に一部でも不良回路部分が存在すると、他
の大部分の正常回路が全て無駄になるからである。この
ため、チップ面積の拡大或いは高集積度化には限度があ
った。
【０００３】そのため、大面積化或いは高集積度化が必
要な一機能の回路を構成するには、半導体チップを複数
個、プリント配線基板やリードフレーム等に搭載し、こ
れらプリント配線基板やリードフレーム等の導体部分を
介して、複数個の半導体チップ間の電気的な接続を行っ
ていた。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
たように従来は、プリント配線基板やリードフレーム等
の導体部分を介して複数個の半導体チップ間の導通をと
っていたので、各半導体チップ間の配線が非常に長くな
って容量や抵抗が増加する上に、各半導体チップ間に相
当な距離が必要となって実装スペースが増大するという
問題があった。
【０００５】そこで本発明は、半導体チップを最小の配
線長で高密度に実装することができ、歩留り低下の影響
を受けることなく大面積化或いは高集積度化が可能な半
導体チップ及びこの半導体チップの実装構造を提供する
ことを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明による半導体チップは、全体の大面積回路が
複数の小面積回路に分割されていると共に、これら複数
の小面積回路がそれぞれ複数個のチップブロックに形成
され、前記複数個のチップブロックが実質的に隙間なく
配列されていると共に、隣接する小面積回路の電極端子
間が配線によって接続されているものである。
【０００７】そして、本発明による半導体チップの実装
構造は、上述の半導体チップを構成する複数個のチップ
ブロックがプリント配線基板上に実質的に隙間なく配列
され、隣接する小面積回路の電極端子間がボンディング
ワイヤによって接続されていると共に、所定の小面積回
路の電極端子とプリント配線基板の導体パッドとがボン
ディングワイヤによって接続されているものである。ま
た、上記プリント配線基板に代えてリードフレームを用
いることができ、この場合には、複数個のチップブロッ
クがリードフレームのマウント部上に実質的に隙間なく
配列され、所定の小面積回路の電極端子がリードフレー
ムのリード部にボンディングワイヤによって接続され
る。さらに、上述の半導体チップをＴＡＢ方式によって
実装することもでき、この場合には、複数個のチップブ
ロックが固定用基板上に実質的に隙間なく配列され、隣
接する小面積回路の電極端子がフィルムキャリヤの内部
接続用リードに接合されると共に、所定の小面積回路の
電極端子がフィルムキャリヤの外部引出用リードに接合
される。
【０００８】
【作用】上記のように構成された本発明によれば、必要
とされる一機能を有する全体の大面積回路を複数の小面
積回路に分割して複数個のチップブロックに形成するこ
とによって、個々のチップブロックの回路面積が小さく
なるので、全体としての歩留り低下が防止される。これ
ら複数個のチップブロックを実質的に隙間なく配列する
ことによって、複数個のチップブロックにより構成され
る全体回路を最小面積にすることができる。そして、隣
接する小面積回路の電極端子間をワイヤボンディング等
で導通させることによって、小面積回路間が最小の配線
長で電気的に接続される。
【０００９】
【実施例】以下、本発明の実施例を図面を参照して説明
する。
【００１０】まず、図３に示すように、この半導体チッ
プ１は複数個のチップブロック２によって構成されてい
る。半導体チップ１に形成された全体の回路は一機能を
有する大面積回路１ａとなっているが、この大面積回路
１ａは複数の小面積回路２ａに分割され、これら複数の
小面積回路２ａがそれぞれ個々のチップブロック２に形
成されている。
【００１１】個々のチップブロック２は、それぞれ同一
大の正方形状または長方形状をなし、縦横に隙間なく配
列されている。そして、図１に示すように、個々のチッ
プブロック２は、樹脂や金属等によって形成された固定
用基板３上に絶縁性の接着剤４を介して固着されてい
る。
【００１２】そして、図１及び図２に示すように、各々
の小面積回路２ａの外周近傍には複数の電極パッド（端
子）５が列設され、互いに隣接する小面積回路２ａの電
極パッド５間がボンディングワイヤ６によって接続され
ている。なお、図３において、外周部に位置するチップ
ブロック２の小面積回路２ａの最外周の電極パッド（端
子）７は、半導体チップ１全体としての外部接続用であ
り、これらの電極パッド７と半導体チップ１の使われる
機器とが電気的に接続される。
【００１３】上記のように構成された半導体チップ１に
よれば、全体の大面積回路１ａを複数の小面積回路２ａ
に分割して、それぞれ複数個のチップブロック２に形成
しているので、個々のチップブロック２の小面積回路２
ａが小さくなり、半導体チップ１全体としての歩留り低
下を防止することができる。そして、複数個のチップブ
ロック２を隙間なく配列することにより、半導体チップ
１の大面積回路１ａを最小の面積で構成することができ
る。さらに、隣接する小面積回路２ａの電極パッド５間
をボンディングワイヤ６で導通させることにより、隣接
する小面積回路２ａ間を最小の配線長で電気的に接続す
ることができる。なお、離間する小面積回路２ａ間を接
続する場合は、隣接する小面積回路２ａを経由すればよ
い。
【００１４】次に、上記半導体チップ１を実装する場
合、プリント配線基板やリードフレームさらにＴＡＢ
（Tape Automated Bonding）方式等を用いることがで
き、その実装構造を図４〜図６を参照して説明する。
【００１５】まず、図４はプリント配線基板１０への実
装例を示すものである。複数個のチップブロック２がプ
リント配線基板１０上に縦横に隙間なく配列されてい
る。そして、隣接する小面積回路２ａの電極パッド５間
がボンディングワイヤ６によって接続されると共に、最
外周の電極パッド７とプリント配線基板１０に形成され
た導体パッド１１とがボンディングワイヤ１２によって
接続されている。この場合、プリント配線基板１０上に
個々のチップブロック２が配列されるので、専用の固定
用基板は不要となる。また、ボンディングワイヤ６によ
る各チップブロック２間の内部接続と、ボンディングワ
イヤ１２による半導体チップ１の外部接続とは、同時に
行うことができる。この後、複数個のチップブロック２
即ち半導体チップ１を、例えばポッティング法によって
樹脂１３で封止して外部環境から保護する。
【００１６】次に、図５はリードフレーム２０への実装
例を示すものである。複数個のチップブロック２がリー
ドフレーム２０のマウント部２１上に縦横に隙間なく配
列されている。そして、隣接する小面積回路２ａの電極
パッド５間がボンディングワイヤ６によって接続される
と共に、最外周の電極パッド７とリードフレーム２０の
リード部２２とがボンディングワイヤ１２によって接続
されている。この場合も、リードフレーム２０のマウン
ト部２１上に個々のチップブロック２が配列されるの
で、専用の固定用基板は不要となる。また同様に、ボン
ディングワイヤ６による各チップブロック２間の内部接
続と、ボンディングワイヤ１２による半導体チップ１の
外部接続とは、同時に行うことができる。この後、複数
個のチップブロック２即ち半導体チップ１を、例えばト
ランスファモールド法によって樹脂２３で封止して外部
環境から保護する。
【００１７】さらに、図６はＴＡＢ方式によるフィルム
キャリヤ３０への実装例を示すものである。複数個のチ
ップブロック２が固定用基板３（前述と同様のものでよ
い）上に縦横に隙間なく配列されている。そして、ポリ
イミド等からなるフィルム基材３１に形成された銅箔等
からなる内部接続用リード３２に、隣接する小面積回路
２ａの電極パッド５がバンプ３３を介して接合されると
共に、フィルムキャリヤ３０の外部引出用リード３４
に、最外周の電極パッド７がバンプ３３を介して接合さ
れている。この場合、内部接続用リード３２による各チ
ップブロック２間の内部接続と、外部引出用リード３４
による半導体チップ１の外部接続とは、一括接合によっ
て同時に行うことができる。この後、複数個のチップブ
ロック２即ち半導体チップ１を、例えばトランスファモ
ールド法によって樹脂２３で封止して外部環境から保護
する。
【００１８】以上、本発明の実施例に付き説明したが、
本発明は上記実施例に限定されることなく、本発明の技
術的思想に基づいて各種の有効な変更並びに応用が可能
である。例えば、実施例では複数個のチップブロックを
それぞれ同一大の矩形状に形成したが、これらチップブ
ロックの形状及び大きさは種々に変更可能である。
【００１９】
【発明の効果】以上説明したように、本発明によれば、
全体の大面積回路を複数の小面積回路に分割し、これら
の小面積回路をそれぞれ有する複数個のチップブロック
を実質的に隙間なく配列して、隣接する小面積回路の電
極パッド間を配線することによって、歩留り低下の影響
を受けることなく、大面積かつ高集積度の半導体チップ
を最小の面積で構成することができる。そして、各チッ
プブロック間の配線長が最小で済むため、容量や抵抗が
少なくて高速半導体チップとして最適なものが得られる
上に、実装スペースの大幅な縮小化により、高密度実装
が可能になる。
【図面の簡単な説明】
【図１】本発明による半導体チップの基本的な実施例に
おける要部断面図である。
【図２】上記実施例におけるチップブロックの小面積回
路の電極パッド間の接続を示す要部平面図である。
【図３】上記実施例における半導体チップの全体平面図
である。
【図４】本発明の半導体チップのプリント配線基板への
実装例を示す断面図である。
【図５】本発明の半導体チップのリードフレームへの実
装例を示す断面図である。
【図６】本発明の半導体チップのＴＡＢ方式による実装
例を示す断面図である。
【符号の説明】
１ 半導体チップ １ａ 大面積回路 ２ チップブロック ２ａ 小面積回路 ３ 固定用基板 ５、７ 電極パッド ６、１２ ボンディングワイヤ １０ プリント配線基板 １１ 導体パッド ２０ リードフレーム ２１ マウント部 ２２ リード部 ３０ フィルムキャリヤ ３１ フィルム基材 ３２ 内部接続用リード ３４ 外部引出用リード

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 所定の集積度で大きい回路面積を有する
    多数の半導体回路素子が集積された半導体チップにおい
    て、 全体の大面積回路が複数の小面積回路に分割されている
    と共に、これら複数の小面積回路がそれぞれ複数個のチ
    ップブロックに形成され、 前記複数個のチップブロックが実質的に隙間なく配列さ
    れていると共に、隣接する小面積回路の電極端子間が配
    線によって接続されていることを特徴とする半導体チッ
    プ。
  2. 【請求項２】 前記複数個のチップブロックがそれぞれ
    同一大の矩形状に形成されていることを特徴とする請求
    項１記載の半導体チップ。
  3. 【請求項３】 請求項１記載の半導体チップを構成する
    複数個のチップブロックがプリント配線基板上に実質的
    に隙間なく配列され、隣接する小面積回路の電極端子間
    がボンディングワイヤによって接続されていると共に、
    所定の小面積回路の電極端子と前記プリント配線基板の
    導体パッドとがボンディングワイヤによって接続されて
    いることを特徴とする半導体チップの実装構造。
  4. 【請求項４】 請求項１記載の半導体チップを構成する
    複数個のチップブロックがリードフレームのマウント部
    上に実質的に隙間なく配列され、隣接する小面積回路の
    電極端子間がボンディングワイヤによって接続されてい
    ると共に、所定の小面積回路の電極端子と前記リードフ
    レームのリード部とがボンディングワイヤによって接続
    されていることを特徴とする半導体チップの実装構造。
  5. 【請求項５】 請求項１記載の半導体チップを構成する
    複数個のチップブロックが固定用基板上に実質的に隙間
    なく配列され、隣接する小面積回路の電極端子がフィル
    ムキャリヤの内部接続用リードに接合されていると共
    に、所定の小面積回路の電極端子が前記フィルムキャリ
    ヤの外部引出用リードに接合されていることを特徴とす
    る半導体チップの実装構造。
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