KR19980701252A

KR19980701252A - 저emi전자기기, 저emi회로기판 및 그 제조방법 (low-emi electronic apparatus, low-emi circuit board, and method of manufacturing the low-emi circuit board)

Info

Publication number: KR19980701252A
Application number: KR1019970704641A
Authority: KR
Inventors: 유타카 아키바; 야스노리 나리즈카; 히라요시 다네이; 나오야 기타무라
Original assignee: 가나이 츠토무; 히다치세사쿠쇼(주)
Priority date: 1995-01-10
Filing date: 1996-01-10
Publication date: 1998-05-15
Also published as: TW349321B; US20020015293A1; US6707682B2; JP3684239B2; WO1996022008A1; KR100275414B1; US6353540B1

Abstract

IC, LSI소자나 회로의 고속화, 고밀도화에서 점점 중요하게 되는 EMC대응의 전자기기에 관한 것으로서, 탑재하는 회로기판 레벨로 불필요한 복사를 억제한 전자기기를 제공하기 위해, 다층회로기판의 전원층과 접지층에 대해서 저항체(저항체층)과 다른 하나의 접지층올 부가한 구조체를 형성하는 것에 의해 전원층과 접지층에서 본 고체층간 부유용량의 Q값을 등가적으로 감소시키고 또한 정합종단한 평행판선로와 밀폐형의 실드구조로 하였다.

이렇게 하는 것에 의해 부유용량의 Q값을 등가적으로 감소시켜서 전원공급 루프에 발생하는 전위변동(공진)을 흡수하고 정합종단된 평행판선로에서 정재파를 흡수함과 동시에 밀폐 실드하는 것에 의해 불필요한 복사를 대폭으로 억제한다는 효과가 있다.

Description

저EMI전자기기, 저EMI회로기판 및 그 제조방법

EMC는 EMI(노이즈를 내는 측)과 이뮤너티(immunity:노이즈를 받는 측)의 전자환경을 양립시키는 것을 목적으로 하고 있다. 근래, 제품의 고성능화에 따른 동작주파수의 고속화가 그 불필요한 복사의 방사강도를 증대시키고, 그 EMI를 엄격한 상황으로 유도하고 있다. 또, 이들 전자제품의 보급에 따라서도 전자제품 등의 EMI 대책은 심각화되고 있다.

금후, 예상되고 있는 불필요한 복사의 증가량은 4dB년이라고도 하고 있지만, 이와 같이 불필요한 복사가 증가하면 자계환경은 더욱 악화되고, 텔레비젼 화면이 불안정하게 되거나 항공기의 조종시스템이 제어불능으로 되는 등의 사회적인 문제를 야기시킴에 틀림없다.

그 때문에, 노이즈규제가 방사강도, 적용대상제품의 범위 등의 점에서 점점 강화되고 있고, 제조회사 각 사는 이 규제값을 클리어하도록 설계, 시뮬레이션 예측기술 등에 의해 제품의 EMC성능 향상을 도모하고 있는 것이 현상이다.

이들에 관한 기술문헌으로서는 일본국 특허공개 공보 평성3-14284호를 들 수 있다. 일본국 특허공개 공보 평성3-14284호에서는 제품의 실장밀도나 양산성을 고려해서 기존의 대책부품인 페라이트코어, 페라이트비즈의 개별부품에 대신하는 프린트기판으로의 조립구조를 개시한 것이다.

제품의 EMC성능 향상을 도모하기 위해서는 종래부터 I/O부, 전원코드의 공통모드초크나 필터, 바이패스 콘덴서 등의 각종 대책부품이 사용되고 있지만, 이들에는 1) 코스트의 상승, 2) 체적의 증가에 의한 제품의 소형화, 박형화, 경량화 등 소위 고밀도 실장으로의 장해, 3) 대책부품의 고도화, 4) 의관 디자인 설계의 제약조건 등의 단점도 있었다.

또, 이와 같은 종래기술에서는 제품의 동작주파수의 고속화에 따른 금후의 불필요한 복사의 증대에 대응하는 것에도 한계가 있다.

여기서, 대책부품을 사용해서 전자기기로부터의 불필요한 복사를 억제하는 데에 한계가 있는 것에 대해서 바이패스 콘덴서를 예로서 설명한다.

전자기기로부터의 불필요한 복사를 억제하는 수단의 1예로서는 안테나의 구동원으로 되는 접지계의 전위변동의 억제나 케이블에 대한 공통모드 코어 삽입 등을 들 수 있다. 그 중, 전위변동을 억제하는 수단에 바이패스 콘덴서를 사용한 방법이 있다.

도 13은 바이패스 콘덴서를 사용한 4층 회로기판의 단면구조의 모델을 도시한 도면이다. 4층 회로기판은 신호층(S₁), 전원층(V), 접지층(G), 신호층(S₂)로 구성된다. 단, 도 13에서 유전체층은 생략하고 있다. 또, 외부접속되는 회로구성부품으로서 인덕턴스Ld, 부하저항Rd 및 스위치SW의 직렬접속으로 이루어지는 디바이스 등가회로, 용량C₀을 갖는 바이패스 콘덴서, 직류전압원E₀와 인덕턴스Lg의 직렬접속으로 이루어지는 전원등가회로가 있다. 기판내부에는 전원층(V)와 접지층(G)에 의한 부유용량C₁, 배선패턴이나 스루홀 등에 의한 인덕턴스L₀, L₁이 형성되어 있다.

바이패스 콘덴서는 상술한 바와 같이 전위변동의 흡수를 도모하기 위해 마련되어 있다.

도 14에 도 13에 도시한 단면구조의 모델의 등가회로를 도시한다.

IC 소자 등의 스위칭시(도 14에 있어서의 SW의 온/오프에서 모델화) 디바이스의 전원리드에 전위변동V₀이 발생하기 때문에 바이패스 콘덴서가 접속되어 전위변동V₀의 흡수가 도모되고 있다.

그러나, 기판의 구조상, 바이패스 콘덴서C₀을 접속하기 위한 배선패턴이나 스루홀 등에 의한 인덕턴스L₀, L₁이 존재하므로, 부유용량C₁과의 사이에 공진루프가 발생해 버려 전위변동의 효과적인 억제는 곤란한 경우도 있다.

즉, 동작주파수가 증가하여 고주파성분의 주파수가 높아지면, 바이패스 콘덴서가 인덕턴스성분을 갖는 것에 의해 본래의 콘덴서 특성을 나타내지 않게 되어 접지계의 전위변동을 흡수할 수 없게 되어 버린다.

즉, 전자제품은 동작주파수가 증가하면 이와 같은 종래기술에서는 금후의 불필요한 복사의 증대에 대응할 수 없게 되어 버린다.

이 이외의 해결수단으로서는 최근의 노트형 퍼스컴에서 보여지는 바와 같은 플라스틱 케이스에 도금 등을 실시하는 것에 의해 불필요한 복사를 억제하는 실드구조로서도 좋지만, 이 실드구조에 대해서도 1) 코스트의 상승, 2) 플라스틱 케이스의 재활용화의 장해 등에서 그 제품의 부가가치를 저하시킨다는 단점이 있다.

이와 같은 것으로부터 전자기기에 대해서 부가가치를 저하시키지 않고 불필요한 복사를 억제하는 새로운 해결수단이 요망되고 있는 반면, 불필요한 복사의 메커니즘은 아직 해명되고 있지 않다. 학회 등에서도 문헌:신학기보EMCJ 94-88(1995-3)에 개시되어 있는 바와 같이, 공통모드 방사에 대한 방사원 모델의 메커니즘 해명이 지연되고 있어 금후의 과제로 되어 있는 것이 현상이다.

본 발명의 제1 목적은 탑재하는 회로기판 레벨로 불필요한 복사를 억제한 전자기기를 제공하는 것이다.

본 발명의 제2 목적은 상기 전자기기에 적용하는 회로기판 등의 구조체를 제공하는 것이다.

본 발명의 제3 목적은 상기 구조체를 여러가지 제조방법에 적용한 경우의 그 회로기판 및 제조방법을 제공하는 것이다.

본 발명은 특히, IC, LSI소자나 회로의 고속화, 고밀도화에서 점점 중요하게 되는 EMC대응의 전자기기에 관한 것으로서, 불필요한 복사노이즈의 억제수단을 필요로 하는 디바이스, 회로기판 및 전자장치와 그 제조방법에 관한 것이다.

도 1은 본 발명의 1실시예인 5층 회로기판의 단면도,

도 2는 본 발명의 또 다른 1실시예인 구조체의 단면도,

도 3은 도 2의 구조체에 대한 단면구조의 모델도,

도 4는 도 1의 5층 회로기판의 등가회로도,

도 5는 도 4를 특정 주파수영역에 부가한 경우의 등가회로도,

도 6은 본 발명의 또 다른 1실시예인 인덕턴스L₁의 저감구조를 부가하는 평면도,

도 7은 본 발명의 또 다른 1실시예인 구조체의 단면도,

도 8은 본 발명의 또 다른 1실시예인 구조체(51)을 대칭구조로 한 5층 회로기판의 단면도,

도 9는 도 8의 5층 회로기판에서 스루홀 접속을 고려한 등가회로도,

도 10은 본 발명의 또 다른 1실시예인 저항체를 디스크리트 부품으로 기판표면에 형성한 5층 회로기판의 단면도,

도 11은 본 발명의 또 다른 1실시예인 저항체층을 기판표면에 형성한 5층 회로기판의 단면도,

도 12는 본 발명의 또 다른 1실시예인 직렬회로의 구조체의 단면도 및 평면도,

도 13은 종래기술의 4층 회로기판에 있어서의 단면구조의 모델도,

도 14는 도 13에 도시한 4층 회로기판의 등가회로도,

도 15는 본 발명에 관한 저EMI 회로기판용 다층배선판의 구조방법의 1예를 도시한 공정도,

도 16은 본 발명에 관한 저EMI 회로기판용 다층배선판의 제조방법의 1예를 도시한 공정도.

도 17은 본 발명에 관한 저EMI 회로기판용 다층배선판의 제조방법의 1예를 도시한 공정도,

도 18은 본 발명에 관한 저EMI 회로기판용 다층배선판의 제조방법의 1예를 도시한 공정도,

도 19는 본 발명에 관한 저EMI 회로기판용 다층배선판의 제조방법의 1예를 도시한 공정도,

도 20은 본 발명에 의한 배선기판의 제조방법을 도시한 공정도,

도 21은 본 발명에 의한 배선기판의 입체구조를 도시한 단면개략도,

도 22는 도금법을 사용한 본 발명에 의한 배선기판의 단면구조도,

도 23a는 도금법을 사용한 본 발명에 의한 배선기판의 구조를 개량한 배선기판의 단면도,

도 23b는 도 23a에 도시한 구조의 개량예의 단면도,

도 24a는 본 발명에 의한 배선기판 중 기판끝부의 유전체막 측면을 사용한 기본적인 실시예에 의한 배선기판의 단면도,

도 24b는 도 24a의 예의 구조를 간략화한 배선기판의 구조를 도시한 단면도,

도 24c는 도 24b의 예의 구조를 간략화한 배선기판의 구조를 도시한 단면도,

도 25는 본 발명의 실시예 중 벽형상 구조체의 평면적인 형상 및 배치를 도시한 배선기판의 부감도,

도 26은 본 발명을 반도체 집적회로에 적용한 경우의 구조를 도시한 단면도,

도 27은 본 발명의 1실시예의 5층 회로기판의 단면도,

도 28은 본 발명의 1실시예의 5층 회로기판의 단면도,

도 29는 본 발명의 1실시예의 5층 회로기판의 정면도,

도 30은 본 발명의 1실시예의 5층 회로기판의 단면도,

도 31은 본 발명의 1실시예의 5층 회로기판의 단면도,

도 32는 본 발명의 1실시예의 5층 회로기판의 단면도,

도 33은 본 발명의 전자기기의 1예를 도시한 도면,

도 34는 본 발명의 1실시예로서, 전원층Vi를 2층, 접지층Gi를 2층 이상 갖는 9층 기판(간이모델에 의한 단면구조도)을 도시한 도면,

도 35는 본 발명의 또 다른 1실시예로서, 전원층Vi를 2층, 접지층Gi를 3층 갖는 9층 기판(간이모델에 의한 단면구조도)을 도시한 도면,

도 36은 본 발명의 또 다른 1실시예로서, 전원층Vi를 2층, 접지층Gi를 3층 갖고 접지층의 하나를 2개의 전원층 사이에 배치한 구조의 9층 기판(간이모델에 의한 단면구조도)을 도시한 도면,

도 37은 본 발명의 또 다른 1실시예로서, 여러개의 전원층Vi와 접지층Gi를 갖는 다층 회로기판(간이모델에 의한 단면구조도)을 도시한 도면,

도 38a는 본 발명의 다른 1실시예로서, 전원층V가 3개의 패턴으로 분할된 경우의 7층 회로기판(전원층V의 평면도)을 도시한 도면,

도 38b는 본 발명의 다른 1실시예로서, 전원층V가 3개의 패턴으로 분할된 경우의 A-A'단면도에 있어서의 7층 회로기판(A-A'선 단면도)을 도시한 도면,

도 39는 본 발명의 1실시예로서, 접지층, 전원층이 직사각형 형상이 아닌 경우의 다층 회로기판(평면도)을 도시한 도면,

도 40은 본 발명의 1실시예로서, 전원층V를 사이에 배치한 2개의 접지층G₁, G₂중 한쪽의 접지층에 차단선을 마련한 경우의 다층 회로기판(평면도)을 도시한 도면,

도 41은 본 발명의 1실시예로서, 정합종단화와 저Q화를 실시한 5층 회로기판(평면도와 단면도)을 도시한 도면,

도 42는 종래기판과 신기판의 방사특성(특성도)을 도시한 도면,

도 43은 종래기판에 대한 신기판의 억제효과(특성도)를 도시한 도면.

본 발명은 제1 목적을 달성하기 위해 전자부품과 적어도 한쪽이 전기적으로 접속된 제1 및 제2 접지층, 상기 제1 접지층과 상기 제2 접지층 사이에 마련되는 상기 전자부품과 전기적으로 접속된 전원층, 상기 제2 접지층과 상기 전원층을 접합하는 유전체층 및 상기 제1 접지층과 상기 제2 접지층을 전기적으로 접속하는 저항체를 구비하는 것에 의해 불필요한 복사를 억제한 기판을 이루고 이 기판을 케이스에 수용한 것이다.

또는 전자부품과 전기적으로 접속된 접지층과 전원층, 상기 제2 접지층과 상기 전원층을 접합하는 유전체층 및 상기 접지층과 상기 전원층 사이에 저항체층을 제1 유전체층과 제2 유전체층 사이에 배치하도록 마련하는 것에 의해 불필요한 복사를 억제한 기판을 이루고 이 기판을 케이스에 수용한 것이다.

본 발명은 제2 목적을 달성하기 위해, 제1, 제2 도체층, 상기 제1 도체층과 상기 제2 도체층 사이에 마련된 제3 도체층, 상기 제1 도체층과 상기 제3 도체층을 접합하는 제1 유전체층, 상기 제2 도체층과 상기 제3 도체층을 접합하는 제2 유전체층 및 상기 제1 도체층과 상기 제2 도체층을 접합하는 저항체를 구비하는 것이다.

또는 제1 도체층, 제2 도체층, 상기 제1 도체층과 상기 제2 도체층 사이에 마련되는 유전체층 및 저항체층으로 구성한 것이다.

이들은 구체적으로는 제1 도체층, 제2 도체층, 제3 도체층, 제1 유전체층, 제2 유전체층 및 저항체층을 포함하고, 상기 제1 도체층과 상기 제3 도체층 사이에 상기 제1 유전체층과 상기 제2 유전체층 사이에 배치된 상기 제2 도체층 및 상기 저항체층을 배치하고, 상기 제1 도체층과 상기 제2 도체층 사이에 상기 제1 유전체층을 배치해서 형성한 용량C₁및 상기 제2 도체층과 상기 제3 도체층 사이에 상기 제2 유전체층을 배치해서 형성한 용량C₂를 상기 제2 도체층을 거쳐서 직렬접속해서 형성한 용량C 및 상기 저항체층을 상기 제1 유전체층과 상기 제2 유전체층 사이에 배치된 상기 제2 도체층의 주위에 배치해서 형성한 저항R이 병렬회로를 구성한 것이다.

또는 제1 도체층, 제2 도체층, 제1 유전체층, 제2 유전체층 및 저항체층을 포함하고, 상기 제1 도체층과 상기 제2 도체층 사이에 상기 저항체층과 상기 제1 유전체층과 상기 제2 유전체층을 배치하고, 상기 저항체층을 상기 제1 유전체층과 상기 제2 유전체층 사이에 배치하는 구조로 형성한 것이다.

이 중, 전자의 구조체를 작용면에서 더욱 구체적으로 설명하면, 제1, 제2 도체층, 상기 제1 도체층과 상기 제2 도체층 사이에 마련된 제3 도체층, 상기 제1 도체층과 상기 제3 도체층을 접합하는 제1 유전체층, 상기 제2 도체층과 상기 제3 도체층을 접합하는 제2 유전체층 및 상기 제1 도체층과 상기 제2 도체층을 접합하는 저항체를 구비하고, 구조체가 갖는 Q값을 소정값 내로 하도록 상기 저항체를 배치한 것이다.

또는 제1 및 제2 도체층, 상기 제1 도체층과 상기 제2 도체층 사이에 마련된 제3 도체층, 상기 제1 도체층과 상기 제3 도체층을 접합하는 제1 유전체층, 상기 제2 도체층과 상기 제3 도체층을 접합하는 제2 유전체층 및 상기 제1 도체층과 상기 제2 도체층을 접합하는 저항체를 구비하고, 상기 제1 도체층과 상기 제2 도체층으로 형성하는 평행판선로를 정합종단하도록 상기 저항체를 배치한 것이다.

본 발명은 제3 목적을 달성하기 위해 적어도 접지층과 전원층으로 이루어지는 배선기판 또는 상기 배선기판을 다층으로 한 다층배선기판을 형성한 후에 상기 배선기판 또는 다층 배선기판의 측면에 또는 상기 접지층과 전원층에 있어서의 배선영역의 외주부의 적어도 일부에 저항체층을 형성하는 공정을 포함하는 것이다.

또는 제1 도체층, 제2 도체층, 제3 도체층, 제1 유전체층, 제2 유전체층 및 저항체층을 갖고, 상기 제1 도체층과 상기 제3 도체층 사이에 상기 제1 유전체층과 상기 제2 유전체층 사이에 배치된 상기 제2 도체층과 상기 저항체층을 배치하고, 상기 제1 도체층과 상기 제3 도체층 사이에 용량성분과 저항성분을 형성해서 이루어지는 저EMI회로를 기판상에 형성하는데 있어서 도체층으로서 금속층, 유전체층으로서 무기물 또는 유기물, 저항체층으로서 무기물층을 사용하고, 이들을 기판상에 적층하는 것에 의해서 다층 배선구조를 형성하고, 또 기판상의 유전체층의 외주 또는 유전체층 중에 자폐선(自閉線)형상으로 도체로 이루어지는 벽형상의 구조체를 형성하고, 상기 구조체에 의해 다른 여러층의 도체층을 저항체층을 거쳐서 전기적으로 접속한 것이다.

또는 2개의 접지 도체층의 층 사이에 전원 도체층과 저항체층를 배치하고, 상기 전원 도체층을 2개의 접지 도체층에 대해 유전체층을 거쳐서 배치하고, 상기 저항체층을 상기 유전체층의 주변에 배치하고 2개의 접지 도체층에 접속하는 구조를 특징으로 하는 저EMI회로에 있어서, 도체층을 은(Ag) 또는 파라듐(Pd) 또는 동(Cu) 또는 금(Au) 또는 그들의 합금 또는 그들의 혼합물로 이루어지는 금속과 유기용제에 용해된 유기고분자 수지의 혼합물인 도체페이스트를 후막인쇄법(thick film printing method)에 의해 형성하고, 저항체층을 산화루테듐(RuO₂) 또는 산화루테늄을 포함하는 화합물과 유기용제에 용해된 유기고분자 수지의 혼합물인 저항페이스트를 후막인쇄법에 의해 형성하고, 유전체층으로서는 저유전율 유전체층에 유리세라믹을 사용하여 고비유전률(高比誘電率) 유전체층에 페로브스 카이트형 강유전체를 사용한 것이다.

우선, 전자기기로부터의 불필요한 복사를 억제하는 본 발명의 윈리를 설명한다.

전자기기로부터의 불필요한 복사는 일반적으로 차동모드 방사와 공통모드방사의 2가지의 방사모드로 이루어진다.

예를 들면, 노이즈원의 중심인 회로기판의 경우, 차동모드 방사는 도체패턴으로 형성되는 루프에 흐르는 전류에 의해서 발생하는 것으로서, 그 루프는 자계를 발생하는 미소안테나로서 기능한다. 한편, 공통모드 방사는 접지계의 전위변동에 따라서 발생하는 것으로서, 외부케이블이 연결되면 전계를 발생하는 안테나로서 기능한다.

차동모드 방사는 설계나 레이아웃에 의해 대응할 수 있지만, 공통모드 방사는 접지계의 전위변동에서 발생하며 설계적으로 의도된 것이 아니므로 억제하는 것이 곤란하다. 또, 이 공통모드 방사는 기판이나 이것을 사용한 제품의 방사성능을 결정하는 큰 요인이기도 하다.

본 발명의 전자기기에서는 이 공통모드 방사를 회로기판 레벨로 억제시키고, 전자기기에서 방사되는 불필요한 복사를 억제하는 것으로 하였다. 즉, 「부품과 적어도 한쪽이 전기적으로 접속된 제1 및 제2 접지층, 상기 제1 접지층과 상기 제2 접지층 사이에 마련되는 상기 전자부품과 전기적으로 접속된 전원층, 상기 제2 접지층과 상기 전원층을 접합하는 유전체층 및 상기 제1 접지층과 상기 제2 접지층을 전기적으로-접속하는 저항체를 구비하는 것에 의해」 또는 「전자부품과 전기적으로 접속된 접지층과 전원층, 상기 제2 접지층과 상기 전원층을 접합하는 유전체층 및 상기 접지층과 상기 전원층 사이에 저항체층을 제1 유전체층과 제2 유전체층 사이에 배치하도록 마련하는 것에 의해」 불필요한 복사를 억제한 기판을 구성하고, 그 기판을 전자케이스에 수용하는 것에 의해 상술한 공통모드 방사를 회로기판 레벨로 억제시켜 전자기기에서 방사되는 불필요한 복사를 억제한다.

본 발명에서는 불필요한 복사를 회로기판 레벨로 억제하는 것에 주목했으므로, 종래 필요로 되고 있던 I/O부, 전원코드의 공통모드 초크나 필터, 바이패스 콘덴서 등의 각종 대책부품을 필요로 하지 않고, 전자기기의 1) 코스트의 상승, 2) 체적의 증가에 의한 제품의 소형화, 박형화, 경량화 등 소위 고밀도 실장으로의 장해, 3) 대책부품의 고도화, 4) 외관디자인 설계의 제약조건 등의 문제를 해결한다.

또, 최근의 노트형 퍼스컴에서 보여지는 바와 같은 플라스틱 케이스에 도금 동을 실시한 실드구조를 마련하지 않는 설계도 가능하므로, 실드구조를 필요로 하지 않는데 있어서의 1) 코스트의 저감, 2) 플라스틱 케이스의 재활용화도 도모할 수 있다.

물론, 종래의 대책부품을 본 발명의 전자기기에 마련하면, 금후의 불필요한 복사의 증대에도 대응할 수 있음과 동시에 불필요한 복사에 대한 고신뢰인 전자기기를 제공하게 된다.

다음에, 불필요한 복사를 회로기판 레벨로 억제하는 본 발명의 구조체 또는 회로기판에 대해서 설명한다.

현재, 공통모드 방사에 대한 방사원 모델의 메커니즘은 해명되고 있지 않지만, 본원의 발명자들은 전원층과 접지층 사이에서 발생하는 전위변동으로 가정하고 이 전위변동을 저항체(저항체층)을 마련하는 것에 의해 흡수하도록 하였다. 이 전위변동은 회로기판 등에 탑재되는 전자부품의 구동주파수에 의존하고 있고, 본 발명의 구조체 또는 회로기판을 1) 집중정수회로, 2) 분포정수회로로서 작용하는 경우의 크게 2가지로 나누어서 취급하는 것으로 하였다. 단, 양자 모두 기

본구성은 거의 동일하다.

우선, 집중정수회로로서 본 발명의 구조체 또는 회로기판이 작용하는 경우에 대해서 설명한다.

본 발명의 구조체 또는 회로기판에서는 도 14에 있어서, 전원층(V)와 접지층(G) 사이에 발생한 전위변동V₁을 흡수하기 위해 용량C₁에 대해서 기판 내부에 형성한 저항Rc를 접속해서 용량C₁과 저항Rc의 병렬회로(도2 등 참조), 또는 직렬회로(도 12 등 참조)를 형성하고 Q값을 작게 한다(Q값:10이하를 실현한다).

또, 병렬회로의 경우, 전원층(V)와 접지층(G) 사이에 저항Rc를 회로적으로 직접 접속하는 것이 곤란하므로 또 다른 하나의 접지층과 용량C₂를 형성하고, 저항Rc와 용량C₂를 직렬 접속해서 직류성분을 차단하도록 구성한다. 복사억제영역의 주파수에 대해서 용량C₂의 임피던스를 저항Rc에 비해 층분히 작게 하는 것에 의해 용량C₁과 저항Rc의 병렬회로를 실효적으로 형성한다(도 4의 C₂를 무시할 수 있어 도 5의 회로가 형성된다).

즉, 집중정수회로로서 본 발명의 구조체 또는 회로기판이 작용하는 경우에는 저항체를 마련하는 것에 의해 저Q화시켜 전위변동을 흡수시킨다.

다음에, 분포정수회로로서 본 발명의 구조체 또는 회로기판이 작용하는 경우에 대해서 설명한다.

도 13에 있어서, 전원층(V)와 접지층(G:G₁) 사이에 발생한 정재파(定在波)를 흡수하기 위해 또 다른 하나의 접지층(G₂)와 저항체(저항체층)을 사용하여 전원층(V)를 사이에 배치하는 형태로 배치된 2개의 접지층(G₁, G₂)으로 평행판선로를 형성하고, 선로끝부에 배치한 저항체(저항체층)으로 정합종단저항R₀을 인가한다.

이 경우, 전원층(V)와 접지층(G₁), 전원층(V)에 또 다른 하나의 접지층(G₂)로 형성되는 2개의 평행판선로는 선로종단이 개방되는 상태로 되므로, 특정주파수영역에서 끝부에 큰 전위변동이 발생한다. 그러나, 2개의 접지층(G₁, G₂)에 의해 형성된 평행판선로의 내부에 배치되므로 전위변동에 따른 정재파는 정합종단저항R₀에 의해 흡수된다.

즉, 분포정수회로로서 본 발명이 구조체 또는 회로기판이 작용하는 경우에 저항체에 의해 정합종단시켜 정재파 공진에 의한 전위변동을 흡수시킨다.

정합종단시키는 조건으로서는 저항체의 저항값R은 다음의 관계를 만족시키도록 설정할 필요가 있다.

h:G₁-V 간의 갭길이

a:직사각형 형상의 1변의 길이

ε₀:진공중(공기중)의 유전율

εr₁:G₁-V간을 만족시키는 유전체의 비유전율

μ₀:진공중(공기중)의 투자율

μr₁:유전체의 비투자율

상기 구조체에 있어서는 다음과 같은 조건을 가미하면 더욱 효과가 있다.

정합종단시키는 구조체에 있어서는 상기 제2 유전체층이 갖는 용량값C₂를 상기 제2 도체층과 상기 제3 도체층이 동일 전위로 되는 값으로 하면 제3 도체층(전원층)의 변동을 저항체로 흡수시킬 수 있다.

또, 지금까지의 구조체에 있어서는 상기 저항체가 갖는 저항값R과 상기 제2 유전체층이 갖는 용량값C₂가 다음의 관계를 만족시키는 것에 의해 구조체가 갖는 Q값을 저Q화할 수 있다.

R≫1/ωC2

단, C₂=ε₀*εr₂*S/d

ω:저EMI화를 필요로 하는 각(角)주파수(영역)

ε₀:진공중(공기중)의 유전율

εr₂:G₂-V간을 만족시키는 유전체의 비유전율

S:도체층의 면적

d:G₂-V간의 갭길이

마찬가지로, 상기 저항체가 갖는 저항값R과 상기 제1 유전체층이 갖는 용량값C₁이 다음의 관계를 만족시키는 것에 의해 구조체가 갖는 Q값을 원하는 값으로 설정할 수 있다.

Q≒ω*C₁*R

ω :저EMI화를 필요로 하는 각주파수영역

또, 지금까지의 구조체에 있어서는 상기 제1 유전체층과 상기 제2 유전체층을 동일 유전체로 구성하는 것에 의해 회로기판의 휘어짐을 저감시킬 수 있다.

또, 지금까지의 구조체에 있어서 접지층(제1 도체층)과 전원층(제3 도체층) 사이에 고속의 신호층(제5 도체층)을 마련하는 경우, 상기 제2 유전체층을 저유전율의 유전체로 할 필요가 있다.

이들 구조체에 있어서는 전원층을 2개의 접지층과 저항체(저항체층)으로 둘러싸면, 전원층과 접지층의 고체층(solid 1ayer) 사이에 발생하는 전위변동이나 정재파를 동시에 흡수 또는 실드하게 된다.

또, 저Q화만을 만족시키는 경우에는 Q값을 부가하는 관계식에서 저항체(저항체층)을 도체에 근접시키게 된다.

이하, 본 발명의 실시예를 설명한다.

도 33은 본 발명의 1실시예로서, 저EMI 회로기판을 사용한 전자장치(1)(퍼스널컴퓨터)의 외관도를 도시한 도면이다.

본 발명의 전자장치(1)은 고속CPU(2)를 탑재한 저EMI 회로기판(3)을 중심에 I/O커넥터(4)((4-1), …, (4-5)), 전원코드(5), 신호케이블(6), 케이스(7), LCD디스플레이(8), 키보드(9), 플로피디스크 드라이브(10), 하드디스크 드라이브(11), 배터리팩(12), IC카드(13) 등으로 이루어지는 각 구성요소가 전기적, 구조적으로 접속되어 있다. 여기에서의 저EMI 회로기판(3)에는 「부품과 적어도 한쪽이 전기적으로 접속된 제1 및 제2 접지층, 상기 제1 접지층과 상기 제2 접지층 사이에 마련되는 상기 전자부품과 전기적으로 접속된 전원층, 상기 제2 접지층과 상기 전원층을 접합하는 유전체층 및 상기 제1 접지층과 상기 제2 접지층을 전기적으로 접속하는 저항체를 구비하는 것」 또는 「전자부품과 전기적으로 접속된 접지층과 전원층, 상기 제2 접지층과 상기 전원층을 접합하는 유전체층 및 상기 접지층과 상기 전원층 사이에 저항체층을 제1 유전체층과 제2 유전체층 사이에 배치하도록 마련하는 것」 등으로 구성되어 있다. 이들 구조에 대해서 후술한다.

전자장치(1)의 큰 특징은 다음의 2가지를 들 수 있다.

하나는 도 33에 도시한 전자장치(1)은 노이즈원의 베이스로 되는 회로기판에 저EMI 회로기판(3)을 사용하는 깃에 의해 회로기판(3)과 전기적으로 접속된 다른 각 구성요소(안테나, 공진구조체)로부터의 방사를 억제시키고 있으며, 종래의 EMI 대책부품(페라이트비즈, 필터, 바이패스 콘덴서 등)을 필요로 하지 않은 점이다. 이것에 의해 기판상에서 거의 EMI 대책부품을 제거하게 되어 기판면적을 감소시켜 전자장치(1)의 소형화, 저코스트화를 실현한다.

구체적으로는 본 전자장치(1)의 기판주변부에 탑재되는 각종 I/O커넥터(4)에는 노이즈대책에 사용하는 종래의 실드케이스나 페라이트 코어는 마련하고 있지 않으며 그 구조를 간이구조, 소형경량으로 하고 있다.

또, 종래의 전원코드나 외부장치와 접속되는 각종 신호케이블(6)에 대해서도 본 전자장치(1)에서는 신호접지(SG) 자체가 각종 공진을 억제, 제거해서 전위변동을 없애므로 기본적으로 공통모드 코어 삽입이나 접지강화의 수단 등의 노이즈대책은 이루어지고 있지 않다. 이것은 디스플레이부와 전기적으로 접속되는 케이블의 경우에도 마찬가지이다. 또한, 각종 신호케이블에서는 통상 회로기판의 신호접지(SG)에 발생하는 전위변동에 의해 구동되어 불필요한 복사의 발생원으로 된다.

이와 같이 본 전자장치(1)에서는 방사억제수단의 1개인 공통모드 코어의 삽입이나 장치내부에서 접지강화의 1개의 수단인 판금실드나 케이스실드(Ni/Cu도금, 도전증착 등) 구조없이 불필요한 복사를 억제하고 있다. 또한, 공통모드 코어는 구동원에서 본 케이블의 임피던스를 증가시키는 것에 의해 공진전류를 억제하는 방법이며, 케이스실드 등은 금속박판 등에 의해 신호접지(SG)의 임피던스를 저하시켜 전위변동(노이즈원)을 억제하는 방법이다.

일반적으로, 전자장치의 동작주파수가 증대(50MHz∼1000MHz 부근)하여 회로기판으로부터의 불필요한 복사량(강도)이 증가하면 신호접지(SG)에 발생하는 전위변동의 억제가 곤란하게 되고, 이 대책으로서 노이즈 발생원인 기판전체를 포위하는 케이스 실드하는 방법도 있다. 본 전자장치(1)에서는 회로기판 레벨로 불필요한 복사를 억제하므로 원리상 동작주파수의 증대에 관계없이 불필요한 복사를 억제, 제거할 수 있어 플라스틱 케이스에 대해서 도전도금이나 박판의 금속판을 부착하는 방법도 기본적으로 불필요하게 된다. 지금까지 도전도금 등을 케이스에 실시하는 것에 의해 불필요한 복사를 억제하고 있던 전자장치에 본 전자장치(1)의 구조를 적용하면 케이스에는 실드 등을 마련하지 않아도 좋으므로, 케이스 재료의 재활용성의 향상, 경량화, 조립공정 저감 등을 실현하는 제품으로 된다.

또 다른 하나의 특징은 전자장치의 소형, 박형화를 실현하기 위해 내부에 조립된 하드디스크 드라이브, 플로피디스크 드라이브, IC카드 등의 부품은 회로기판에 대해 근접해서 배치하면, 회로기판도 포함한 각 구성부품 사이에서 신호접지(SG)를 거친 전기적, 전자기적인 결합이 발생하기 쉬워 신호의 노이즈 마진 저하나 오동작의 발생이 문제로 되지만, 본 발명의 전자장치(1)에서는 저EMl 회로기판(3)을 사용하고 있어 원리적으로 각종 공진에 대한 전위변동을 흡수하기 위해 상기의 문제를 없앨 수 있는 점이다. 따라서, 소형박형화의 요구에 대해서 전기적, 전자기적인 결합을 제어하기 위한 새로운 수단이 불필요하여 고밀도화에 유리한 전자장치(1)을 구성하고 있다.

이상과 같이, 본 발명인 고성능의 저EMI 회로기판(3)을 사용한 전자장치(1)은 상기한 수많은 문제점을 총합적으로 해결하고, 고부가 가치를 제공한다. 본 발명은 일반적인 전자장치에 대해서도 적용하여 전개할 수 있고, 기본적으로 고속신호 회로형성과 불필요한 복사의 억제를 양립시킨다.

또한, 본 전자장치(1)과 같이 회로기판 레벨로 불필요한 복사를 억제하면, 전자기기에서 발생하는 불필요한 복사를 억제할 뿐만 아니라 전자장치(1)의 외부에서 각종 I/O커넥터(4), 전원코드(5), 신호케이블(6)을 거쳐서 들어 오는 전자노이즈도 흡수할 수 있어 내노이즈성의 향상효과(고이뮤너티성)도 있다.

다음에, 도 33에 적용한 저EMI 회로기판(3)의 구조에 대해서 상세하게 기술한다.

본 발명은 상술한 바와 같이, 불필요한 복사를 회로기판레벨로 억제하는 것이다. 그 때문에 본원발명의 발명자들은 전원층과 접지층에 발생하는 전위변동을 억제하면 불필요한 복사를 억제할 수 있는 것을 원리적으로 해명하고, 또 그 변동을 억제하는 구조롤 발명하였다. 즉, 전원층과 접지층에 발생할 것이라고 가정되는 전위변동을 기본적으로 저항체에 의해 흡수시키기 위한 구조이다.

그 구조는 도 2, 도 7에 도시한 바와 같은 「부품과 적어도 한쪽이 전기적으로 접속된 제1 및 제2 접지층, 상기 제1 접지층과 상기 제2 접지층 사이에 마련되는 상기 전자부품과 전기적으로 접속된 전원층, 상기 제2 접지층과 상기 전원층을 접합하는 유전체층 및 상기 제1 접지층과 상기 제2 접지층에 전기적으로 접속되는 저항체를 구비한 구조체」 와 도 12에 도시한 「전자부품과 전기적으로 접속된 접지층과 전원층, 상기 제2 접지층과 상기 전원층을 접합하는 유전체층 및 상기 접지층과 상기 전원층 사이에 저항체층을 제1 유전체층과 제2 유전체층 사이에 배치하도록 마련한 구조체」 이다.

전자는 접지층을 1개 더 마련해서 2개의 접지층을 저항체에 의해 결합한 것이고, 후자는 전원층과 접지층 사이에 저항체층과 유전체층을 배치하도록 구성한 것이다.

이들의 포인트는 전원층과 접지층을 단락시키지 않도록 저항체층을 마련하고 있는 점이며, 각각 유전체층을 마련하는 것에 의해 해결하고 있다.

즉, 도 2에 도시한 구조체(도 2참조)는 전원층(V)(2)와 접지층(G₁)(3) 사이에 유전체층(14)를 배치하여 용량C₁을 형성하고, 전원층(V)(2)와 접지층(G₂)(5) 사이에 유전체층(15)를 배치하여 용량C₂를 형성하고, 또 접지층(G₁)(3)과 접지층(G₂)(5) 사이에 지항체층(6)을 배치하어 저항Rc를 형성하였다. 저항Rc를 형성하는 경우, 동시에 저항체층(6)의 재료로 용량Cc를 형성해도 좋다.

또, 구조체(13)의 내부에 마련한 유전체층(14) 내에 방사를 억제하기 위해 고속신호선, 활성소자(도시하지 않음)를 형성하는 경우도 있지만, 이 경우 유전체층(14)를 저유전률의 유전체로 한다.

마찬가지로, 도 7의 구조체(35)(도 7참조)는 전원층(V)(36)과 접지층(G₁)(37) 사이에 유전체층(38)을 배치하여 용량C₁을 형성하고, 전원층(V)(36)과 접지층(G₂)(39) 사이에 유전체층(40)을 배치하여 용량C₂를 형성하고, 또 접지층(G₁)(37)과 접지층(G₂)(39) 사이에 저항체층(41)((41-1), (41-2))을 배치하여 저항Rc를 형성하였다. 또, 전원층(V)(36)의 한쪽면(42), 저항체층(41)((41-1), (41-2))에 접속되는 접지층(G₂)(39)의 접속면(43)((43-1), (43-2))와의 높이를 맞춰 저항체층(41)을 유전체층(38)의 주위에 배치하였다.

이것에 의해 구조체(35)를 접지층(G₁)(37), 유전체층(38) 및 저항체층(41)((41-1), (41-2))로 이루어지는 구조체(44)와 접지층(G₂)(39), 유전체층(40) 및 전원층(V)(36)으로 이루어지는 구조체(45)로 분리하여 층형성을 간이화시키고 있다. 또, 정합종단저항R₀을 접속하는 평행판선로 구조를 접지층(G₁)(37), 유전체층(38) 및 전원층(V)(36)으로 이루어지는 간이구조로 등가적으로 부가하고 있다.

마찬가지로, 도 12에 도시한 구조체(도 12참조)는 유전체층(69)와 저항체층(70)을 전원층(V)(71)과 접지층(G)(72) 사이에 배치하여 구조체(68)을 형성하였다. 저항체층(70)을 전원층(V)(71)에 밀착시키는 구조를 부가하고 있지만, 또 저항체층을 하나 더 증가시켜서 접지층(G)(72)에 밀착시켜도 좋다.

도 12의 (b)는 도 12의 (a)의 저항체층(70)을 유전체층(69)의 내부중앙에 형성한 구조체(73)의 단면구조를 도시한 도면이다.

유전체층(69-1), (69-2) 사이에 저항체층(74)를 배치하는 구조로 하고 있다.

도 12의 (c)에 도시한 바와 같이, 도 12의 (a)의 구조체(68)에 있어서 저항체층(70)의 형상을 액자형으로 해도 좋다. 도 12의 (d)는 도 12의 (c)의 구조체(75)의 단면구조를 도시하고 있다.

도 12의 (a), (b)에 도시한 바와 같은 구조체는 다층의 형상으로 하는 것도 가능하고, 또 이와 같은 구조체는 그 측면에 또 저항체층을 형성해도 좋다.

다음에, 이들 구조체를 회로기판에 실제로 적용한 예를 다음에 설명한다.

도 1은 도 2의 구조체를 적용한 5층 회로기판의 단면구조를 도시한 도면이다.

5층 회로기판은 신호층(Sl)(1), 전원층(V)(2), 접지층(G:G₁)(3) 및 신호층(S₂)(4)로 이루어지는 4층 회로기판의 구성(도 1에서 유전체층은 생략)에 또 하나의 접지층(G₂)(5)와 저항체층(6)((6-1), (6-2))를 부가하고, 접지층(G₁)(3)과 접지층(G₂)(5) 사이에 전원층(V)(2)와 저항체층(6)을 배치하고 또한 저항체층(6)을 전원층(V)(2)의 주위에 배치하는 구조를 갖는다.

5층 회로기판이 직사각형 형상인 경우, 저항체층(6)의 형상을 접지층(G₁)(3)과 접지층(G₂)(5)의 외형형상에 맞추어 액자형으로 하였다.

IC부품(7), 바이패스 콘덴서(8) 등의 의부부품이 신호층(S₁)(1)에 탑재되어 있지만, 이 IC부품(7)의 전원 리이드(9), 접지 리이드(10)은 신호층(S₁)(1)상에 고체층을 에칭 등에 의해 형성하고, 전기적, 기계적 접속을 위해 마련한 도체패턴(11-1), (11-2)와 층 사이에 형성한 스루홀(12-1), (12-2)를 거쳐서 각각 전원층(V)(2), 접지층(G₁)(3)에 접속하였다. 바이패스 콘덴서(8)도 마찬가지로 접속되지만, 신호층(S₂)(4)에 탑재하는 경우도 있다.

스루홀(12)는 인덕턴스L을 작게 하기 위해 다점(multi point)의 스루홀구조로 하였다.

도 1에 도시한 IC부품(7)에 도 2에 도시한 바와 같은 구조체(13)을 직접 적용해도 좋고, IC부품(7)의 칩소자(도시하지 않음)를 유전체층(14)의 내부에 배치한다. 또, 칩소자(도시하지 않음)를 유전체층(15)에 배치해도 좋다. 이와 같이 회로기판 뿐만 아니라 기판에 탑재되는 IC부품(7)에 대해서도 구조체(13)을 동시에 형성하면 방사를 더욱 억제할 수도 있다.

이들 구조체, 회로기판이 불필요한 복사를 억제할 수 있는 것은 저항체에 의해 저Q화 또는 정합종단시킨 것에 의한다. 여기서, 저항체가 저Q화 또는 정합종단으로서 작용하는 것에 대해서 설명한다.

또한, 이 원리는 본 발명의 모든 실시예에 공통하는 것이지만, 설명을 위해 도 1, 도 2에 기재한 구조체, 회로기판을 예로 해서 설명한다.

우선, 저항체가 저Q화에 의해 발생하는 전위변동을 흡수하는 점에 대해서 설명한다.

도 3은 도 2에 도시한 구조체(13)의 단면구조를 저항 등의 등가회로로 모델화한 것이다.

용량(C₁)(19)에 발생한 전위변동(V₁)(2O)은 용량C₂의 전압(V₂)(21) 및 저항Rc(16)과 용량Cc(17)의 병렬회로의 전압Vr(22)로 분압된다.

도 4는 구조체(13)을 조립한 도 1의 5층 회로기판의 등가회로를 도시한 도면이다.

5층 회로기판은 용량(C₁)(19), IC부품(7)이 인덕턴스Ld, 부하저항Rd 및 스위치SW의 직렬접속으로 이루어지는 디바이스 등가회로(23), 신호층(S₁)(1)상에 형성된 도체패턴(11-1) 및 이 도체패턴(11-1)과 전원층(V)(2)를 부분적으로 접속한 스루홀(12-1)로 형성된 인덕턴스(L₁)(24), 바이패스 콘덴서(8)이 신호층(S₁)(1)상에 형성된 도체패턴(11-1), (11-3)에 접속되고 또한 도체패턴(11-3)이 스루홀(12-3)을 거쳐서 접지층(G₁)(3)에 접속된 용량C₀과 인덕턴스L₀의 직렬접속으로 이루어지는 바이패스 콘덴서 등가회로(25), 전원층(V)(2)와 접지층(G₁)(3)에 직류전압E₀(교류회로를 위해 도 4에서는 생략)을 공급하는 전원선 등에 의한 임피던스Zg(26)(도 1에서는 생략)으로 이루어지는 회로구성요소를 포함하고 있다.

이 디바이스 등가회로(23)과 바이패스 콘덴서회로(25)가 병렬회로를 형성하고, 이 병렬회로와 인덕턴스(L₁)(24)가 직렬회로를 형성하고, 이 직렬회로와 임피던스Zg(26)과 용량(C₁)(19)가 병렬회로를 형성하고 있다. 이 병렬회로에 대해 구조체(13)이 갖는 저항Rc(16)과 용량Cc(17)의 병렬회로에 용량(C₂)(18)을 직렬접속한 직렬회로를 병렬접속시킨 회로에서 등가적으로 나타낼 수 있다. 또한, 점선으로 둘러싼 부분이 도 3에 대한 구조체(13)의 부분이다.

도 5는 도 4를 특정 주파수영역(복사억제용역)에 부가한 경우의 등가회로를 도시한 도면이다.

특정 주파수영역에 있어서 저항Rc(16)을 용량Cc(17)의 임피던스Zcc에 비해 충분히 작게 하고, 또한 용량(C₂)(18)의 임피던스Zc₂에 비해 충분히 크게 하면, 전원층(V)(2)와 접지층(G₁)(3)에서 본 구조체(13)의 등가회로(27)을 용량(C₁)(19)와 저항Rc(16)의 병렬회로로 간주할 수 있다. 이때, 용량(C₂)(18)의 양단에 발생하는 전압(V₂)(21)을 0으로 간주할 수 있으므로 접지층(G₂)(5)와 전원층(V)(2)는 일치 한다.

즉, 특정 주파수영역을 각주파수ω를 사용해서

[식1]

ω min ≤ ω ≤ ω max

로 부가한 경우, 구조체(13)의 등가회로를 용량(C₁)(19)와 저항Rc(16)의 병렬회로(27)에 의해 부가하기 위해서는(도 5에 도시한 등가회로로 하기 위해서는),

[식2]

ω1≪ωmin 또한 ωmax≪ω2

단,

[식3]

ω 1=1/(C₂·Rc)

[식4]

ω 2=1/(Cc·Rc)

의 조건을 만족시킬 필요가 있다.

본 발명은 G₁과 V 사이에서 발생하는 전위변동, 즉 (C₁)(19)에 발생하는 전위변동을 저항체, 즉 Rc에 의해 흡수시키는 것이다. 축적한 에너지와 소비하는 에너지의 비를 나타내는 지수가 Q값이지만, 이Q값이 작을수록 축적한 에너지를 효율좋게 소비하게 된다. 예를 들면, Q=1인 경우, 1주기에 있어서 발생한 에너지를 그 1주기로 소비하는 것을 의미한다. 따라서, 도 5에 도시한 구조체의 Q값은 다음식에 의해 부가되므로,

[식 5]

Q= ω C₁Rc

Q값을 작게 하기 위해서는 저항값R을 작게 하지 않으면 안되는 것을 알수 있다. 즉, 저Q화에 있어서는 저항체는 도체라도 상관없는 것이다.

가령, 본 구조체의 저항체가 아니면 C₁에 발생하는 에너지를 소비하는 부분이 거의 없어져 버려(기판재료 그 자체가 고유하게 갖는 저항값 등에 의존할 뿐이며) 그 에너지가 불필요한 복사로서 방사에 기여해 버리는 것이라 고려된다.

따라서, 식 5의 Q값을 실험적으로 양호하다고 인식된 10이하로 해서 용량(C₁)(19)에 의해 반주기마다 교환되는 진동에너지를 동시에 저항Rc(16)에 의해 소비시키고, 전원층(V)(2)와 접지층(G₁)(3) 사이에 발생하는 전위변동(V₁)(20)을 흡수하여 불필요한 복사를 억제한다.

또, 도 5는 디바이스 등가회로(23)과 바이패스 콘덴서 등가회로(25)로 구성하는 루프1(28), 바이패스 콘덴서 등가회로(25)와 인덕턴스(L₁)(24)와 병렬회로(27)로 구성하는 루프2(29) 및 병렬회로(27)과 임피던스Zg(26)으로 구성하는 루프3(30)으로 이루어지는 3개의 폐루프를 갖는다. 전위변동L₁을 구동전압원으로 해서 발생하는 루프2, 루프3의 공진을 병렬회로(27)의 Q값을 작게 설정하는 것에 의해 억제할 수도 있다.

또, 전위변동(V₁)(20)은 디바이스 등가회로(23)의 스위칭시에 바이패스 콘덴서 등가회로(25)의 양단에 발생하는 전위변동(V₀)(31)이 병렬회로(27)과 인덕턴스(L₁)(24)의 임피던스비로 분압되어 부가된다.

전위 변동(V₁)(20)의 구동전압원으로 되는 전위 변동(V₀)(31)을 효과적으로 억제하기 위해 병렬회로(27)에 대한 임피던스(L₁)(24)의 임피던스비를 충분히 작게 하면 좋다. 단, 병렬회로(27)의 임피던스는 임피던스Zg(26)보다 층분히 작게 할 필요가 있다.

다음에, 구조체(13)에 있어서 정합종단에 의해 불필요한 복사를 억제하는 수단에 대해서 설명한다.

접지층(G₁)(3)과 접지층(G₂)(5)로 이루어지는 2개의 고체층에 의해 평행판 선로구조(A)를 형성하고, 선로끝부에 배치한 저항체층(6)에 의해 정합종단저항R0을 부가한다. 평행판선로 구조(A)는 판형상을 긴변의 길이:a0, 짧은변의 길이:b0을 갖는 직사각형으로 한 경우, 짧은 변방향 선로와 긴변방향 선로의 2개를 갖고, 각각 정합종단저항R0을 R01, R02로 해 두면 다음식으로 나타낼 수 있다.

[식6]

[식7]

Ro2=(a₀/b₀)·R₀1

단,

dc:접지층(G₁)(3)과 접지층(G₂)(5)의 갭길이

μr:구조체(13)의 구조, 재질로 결정되는 비유전률

εr:구조체(13)의 구조, 재질로 결정되는 비투자률

선로구조의 판형상이 직사각형 형상 이외의 경우에는 세분화해서 여러개의 직사각형 형상 선로의 집합체로서 취급하는 경우도 있다.

접지층(G₁)(3)과 접지층(G₂)(5)의 내부에 배치된 전원층(V)(2)에 의해 구조상 또 2개의 평행판선로구조(B), (C)가 형성된다. 이 경우, 개방종단(용량종단)으로 되므로, 전위변동(V₁)(20) 또는 전위변동(V₀)(31)에 따른 정재파가 발생하고, 그 주파수는 선로의 구조, 재질로 부가된다. 2개의 평행판선로구조(B), (C)가 평행판선로구조(A)의 내부에 형성되므로 발생한 정재파는 정합종단저항R0(R01, R02)에 의해 흡수된다.

또, 접지층(G₁)(3)에 대해 전위변동(V₁)을 발생하는 전원층(V)(2)를 접지층(G₁)(3), 접지층(G₂)(5) 및 저항체층(6)으로 이루어지는 밀폐형의 평행판선로구조(A)로 피복하는 것에 의해 실드효과를 얻고 있다.

전원층(V)(2)의 표면이나 접지층(G₁)(3)과 접지층(G₂)(5)가 서로 대향한 내면을 저항체막 등으로 피복하는 것에 의해 각 평행판선로의 감쇄정수α를 증가시켜서 선로끝부에 발생하는 전위변동(V₁)(20)(정재파)을 억제하는 경우도 있다.

병렬회로(27)을 저Q화(10이하)시키는 저항Rc와 정합종단저항R0(R01, R02)은 일정한 관계를 만족시켜도 좋다.

이것에 의해 IC소자 등의 스위칭시에 IC소자나 패케지부품을 포함하는 전류공급루프나 평행판선로에 발생하는 전위변동(공진)을 흡수하고, 전위변동에 따른 직접적인 불필요한 복사나 정재파의 발생에 의한 불필요한 복사를 동시에 억제한다.

도 6은 본 발명의 1실시예로서 인덕턴스(L₁)(24)를 저감하는 평면구조를 도시한 도면이다.

인덕턴스(L₁)(24)는 상기한 바와 같이 도체패턴(11-1)과 스루홀(12-1)의 형상, 구조로 형성된다. 특히, 스루홀과 도체패턴의 접속부에 전류가 집중하므로 외관상 인덕턴스(이하, 이것을 집중 인덕턴스Lc라 한다)가 증가한다.

인덕턴스L₁에서 이 집중 인덕턴스Lc를 제거하기 위해 신호층(S₁)(1)상에 형성되는 도체패턴(11-1)의 표면적을 증가시켜 단일의 스루홀(32-1), (32-2), (32-3) 등을 여러개 접속한 다점의 스루홀구조(12-1)을 사용하였다.

이 때, 표면적(11×12)(33)과 스루홀피치P(34)의 값에 대해서는 인덕턴스L₁에 대해 차지하는 집중 인덕턴스Lc의 비율을 작게 해서 도 5에 도시한 병렬회로(27)에 대한 인덕턴스(L₁)(24)의 임피던스비를 층분히 작게(0.1이하) 하였다.

도 5에 있어서, 상기한 수단에 의해 인덕턴스(Ll)(24)를 제거하면 병렬회로(27)과 바이패스 콘덴서 등가회로(25)가 등가적으로 병렬접속된다. 전위변동(V₀)(31)이 등가적으로 직접 병렬회로(27)에 인가되어 전위변동(V₁)(20)과 동일하게 된다. 바이패스 콘덴서 등가회로(25)와 병렬회로(27)을 병렬접속한 회로의 Q를 충분히 작게 해서 디바이스 등가회로(23)의 양단에 발생하는 전위변동(V₀)(31)을 효과적으로 흡수할 수 있다.

병렬회로(27)을 구성하는 용량C₁을 바이패스 콘덴서 등가회로(25)의 용량C₀으로 부가하는 것에 의해 바이패스 콘덴서 등가회로(25)의 기능이 병렬회로(27)에 부가되어 바이패스 콘덴서(8)을 제거할 수 있어 부품점수의 삭감으로도 된다.

도 8은 본 발명의 구조체를 적용한 5층 회로기판의 단면구조를 도시한 도면이다.

전원층(V)(46), 접지층(G₁)(47), 접지층(C₂)(48), 유전체층(49) 및 저항체층(50)((50-1), (50-2))로 이루어지는 구조체(51)의 단면구조는 전원층(V)(46) 주위에 대칭구조를 형성한다.

접지층(G₁)(47)과 전원층(V)(46)으로 형성하는 용량C₁및 접지층(G2)(48)과 전원층(V)(46)으로 형성하는 용량C₂에 있어서, 상기한 해결수단1은 유전체층(49)를 공통의 재질로 해서 조립, 접지층(G₁)(47), 접지층(G₂)(48) 및 저항체층(50)으로 형성하는 저항Rc를 용량C₁, 용량C₂의 임피던스에 대해서 충분히 크게 한다. 용량C₁, C₂를 형성하는 유전체층(49)를 다른 재질(유전률)로 부가하는 경우에도 저항Rc를 용량C₁, C₂의 임피던스에 대해 충분히 크게 취한다.

접지층(G₁)(47)과 전원층(V)(46), 접지층(G₂)(48)과 전원층(V)(46)에서 구조체(51)을 보면, 각각 용량C₁과 저항Rc, 용량C₂와 저항Rc의 병렬회로를 형성한다. 구조체(51)은 도 1에 도시한 구조체(13)과 비교하면, 용량C₁과 저항Rc의 병렬회로 이외에 용량C₂와 저항Rc로 이루어지는 다른 하나의 병렬회로를 갖으며 실효적으로 2개의 구조체를 형성한다. 각 병렬회로는 대칭구조이므로 기본적으로 동등한 특성을 갖고, 식 1에 의해 주어진 특정 주파수영역에 있어서 식 2∼식 4를 만족한다.

각 병렬회로의 Q1, Q2를 식 5에서 용량C₁, 용량C₂및 저항Rc로 충분히 작게 하는 것에 의해 접지층(G₁)(47)과 전원층(V)(46), 접지층(G₂)(48)과 전원층(V)(46) 사이에 발생하는 전위변동을 흡수한다.

또, 접지층(G₁)(47)과 접지층(G₂)(48)의 전위차를 작게 하기 위해 층간을 국부적으로 스루홀(52)((52-1), (52-2))등에 의해 접속한다.

도 9는 도 8의 5층 회로기판에 스루홀 접속을 고려한 경우의 등가회로를 도시한 도면이다.

구조체(51)은 접지층(G₁)(47)과 전원층(V)(46)의 사이 에서 보면, 스루홀(52)((52-1), (52-2)) 등에 의한 인덕턴스Ls(53)을 용량C₁(54)와 저항Rc(55)의 병렬회로에 대해서 등가적으로 병렬접속해서 병렬회로(56)을 구성한다. 접지층(G₂)(48)과 전원층(V)(46) 사이에서 보는 경우에도 용량(C₁)(54)를 용량C₂로 교체하는 것만으로 마찬가지의 병렬회로가 구성된다.

이 때, 병렬회로(56)의 Q는 다음식으로 주어진다.

[식8] Q=Rc/(ω·Ls)

[식9] =ω·C₁·Rc

[식10]

식 1∼식 4의 조건을 만족시키고 또한 식 8∼식 10의 Q값을 10이하로 하는 구조체(51)을 형성하는 것에 의해 접지층(G₁)(47)과 전원층(V)(46)에 발생하는 전위 변동(V₁)(57)을 흡수한다.

구조체(51)을 기본단위로 한 유닛을 여러개(N) 적층해서 유닛군(58)(58-1, 58-2, …, 58-N[N≥2])을 형성하고, 1개의 유닛(58-(K-1))[2≤K≤N]을 구성하는 접지층(G₁)(59-(K-1)), 접지층(G₂)(60-(K-1)) 및 전원층(V)(61-(K-1))을 각각 다른 유닛(58-K)를 구성하는 접지층(G₁)(59-K), 접지층(G₂) (60-K) 및 전원층(V)(61-K)와 스루홀 등을 거쳐서 부분적으로 접속하고, 각 유닛의 구성요소 간에 여러개의 병렬회로를 구성해서 다층회로기판(62)를 형성한다. 이것에 의해 유닛군(58)의 접지층(G₁)(59), 접지층(G₂)(60) 및 전원층(V)(61) 사이의 전위변동을 억제한다.

각 유닛간에는 필요에 따라서 1층 또는 여러개의 신호층을 형성한다. 또, 인접하는 2개의 유닛간의 접지층(G₂)(60-(K-1))과 접지층(G₁)(59-K) 사이에 1층 또는 여러개의 신호층(유전체층 포함)을 사이에 배치하고, 또한 접지층(G₂)(60-(K-1))과 접지층(G₁)(59-K)의 주변끝부의 내부에 저항체층(63-(K-1))을 배치하고, 접지층(G₂)(60-(K-1)), 접지층(Gl)(59-K) 및 저항체층(63-(K-1))로 이루어지는 평행판선로 구조(D)를 형성하는 경우도 있다. 이때, 선로끝부에 배치한 저항체층(63-(K-1))으로 정합종단저항R0을 부가한다. 정합종단한 평행판선로구조(D) 및 이것과 동시에 형성되는 실드구조에 의해 각 유닛간에 배치된 신호층으로부터의 불필요한 복사를 억제한다.

도 10은 다른 하나의 실시예로서, 도 8에 도시한 구조체(51)의 저항체층(50)을 칩저항 등의 디스크리트부품(64)((64-1), (64-2))으로 기판표면에 형성한 5층 회로기판(65)의 단면구조를 도시한다. 즉, 2개의 접지층을 스루홀 등에 의해 기판표면까지 도통시키고, 디스크리트부품(64)를 사용해서 저항체층을 마련한 것이다. 이 이점은 저항값 등을 설정하지 않으면 안 되는 경우에 용이하게

된다는 점에 있다.

도 11의 (a)는 다른 하나의 실시예로서, 도 10에 도시한 칩저항 등의 디스크리트부품(64) 대신에 저항체층(66)을 기판표면에 형성한 5층 회로기판(67)의 단면구조를 도시한 도면이다.

도 11의 (b)는 도 11의 (a)의 5층 회로기판(67)의 단면구조를 도시한 도면이다.

도 34는 본 발명의 1실시 예로서, 신호층(S₁)(14), 접지층(G₁)(15), 전원층(V₁)(16), 신호층(S₂)(17), 접지층(G₂)(18), 신호층(S₃)(19), 전원층(V₂)(20), 접지층(G₃)(21), 신호층(S4)(22)의 9층 기판(23)을 도시한 도면이다.

전원층(V₁)(16)과 접지층(G₁)(15), 전원층(V₂)(20)과 접지층(G₃)(21)로 형성되는 층간 부유용량C₂를 증가시키기 위해 층간재료의 비유전률(εr₂)(24)((24-1), (24-2))를 10이상, 층두께t를 80μm로 하고 있다.

접지층(G₁)(15)와 접지층(G₃)(21)로 형성되는 평행판선로(직사각형 형상인 경우, 2선로)의 끝부에 정합종단저항Rc(25)((25-1), (25-2))를 접속하고, 전원층(V₁)(16)이나 전원층(V₂)(20)의 전위변동(공진)을 흡수하고 있다.

IC, LSI 등의 스위칭시에 발생하는 노이즈 구동원은 등가적으로 전원층(V₁)(16)과 접지층(G₁)(15)에 접속되는 전압원(26)과 내부임피던스Z₀(27) 및 전원층(V₂)(20)과 접지층(G₁)(15)에 접속되는 전압원(28)과 내부 임피던스Z₀(29)의 2가지의 모델로 주어진다.

전압원(26)이 접속되는 선로는 종단이 개방되어 있지만, 집중정수회로에서는 전원층(V₁)(16)과 접지층(G₁)(15)로 형성되는 주파수특성이 양호한 층간부유용량C₂(바이패스 콘덴서)가 접속되고 전위변동이 흡수된다.

한편, 전압원(28)의 경우에는 전원층(V₂)(20)의 전위변동이 접지층(G₃)(21)로 전달되고 접지층(G₁)(15)와 접지층(G₃)(21)로 형성되는 선로에 정합종단저항Rc(25)((25-1), (25-2))를 접속하는 것에 의해 전위변동(정재파공진)을 흡수한다. 동시에, 전원층(V₁)(16)과 전원층(V₂)(20)으로 형성되는 층간부유용량C₁(층간재료의 비유전률εr₁:4.7)의 Q값도 감소시켜(10이하) 접지층(G₁)(15)에 대한 전원층(V₂)(2O)의 전위변동(공진)을 흡수하고 있다.

기판(23)의 층단면이 대칭구조(접지층(G₂)(18)이 없는 경우에도 포함)이므로 반대측면에 접속되는 노이즈 구동원에 대해서도 마찬가지의 효과가 얻어진다. 또, 접지층(G₂)(18)을 신호층 대신에 사용하는 경우도 있다.

도 35는 본 발명의 또 다른 실시예로서, 신호층(S₁)(30), 접지층(G₁)(31), 전원층(V₁)(32), 신호층(S₂)(33), 접지층(G₂)(34), 신호층(S₃)(35), 전원층(V₂)(36), 접지층(G₃)(37), 신호층(S₄)(38)의 9층 기판(39)를 도시한 도면이다. 전원층(V₁)(32)와 접지층(G₁)(31), 전원층(V₂)(36)과 접지층(G₃)(37)로 형성되는 층간부유용량C₂를 증가시키기 위해 층간재료의 비유전률(εr₂(40)((40-1), (40-2))를 10이상, 층두께t를 80μm로 하고 있다.

접지층(G₁)(31)과 전원층(V₁)(32), 전원층(V₂)(36)과 접지층(G₃)(37)의 2개의 층간을 제의하고 신호층Si를 더 삽입하는 경우도 있다.

접지층(G₁)(31)과 접지층(G₂)(34), 접지층(G₃)(37)과 접지층(G₂)(34)로 형성되는 2개의 평행판선로(직사각형 형상인 경우, 각 2선로)의 끝부에 각각 정합종단저항(Rc₁)(41)((41-1), (41-2)), 정합종단저항(Rc₂)(42)((42-1), (42-2))를 접속하고, 전원층(V₁)(32)나 전원층(V₂)(36)의 전위변동에 의해 발생하는 정재파 공진을 흡수하고 있다. 동시에, 접지층(G₂)(34)와 전원층(V₁)(32), 접지층(G₂)(34)와 전원층(V₂)(36)으로 형성되는 층간부유용량C₁(층간재료의 비유전률εr₁4.7)의 Q값도 감소시키고 있다(10이하). 통상은 정합종단의 저항값Rci(i= 1, 2)를 채용해도 Q값을 1정도(주파수f=30MHz∼1GHz)로 설계할 수 있다.

IC, LSI 등의 스위칭시에 발생하는 노이즈 구동원은 등가적으로 전원층(V₁)(32)와 접지층(G₁)(31)에 접속되는 전압원(43)과 내부 임피던스乙(44) 및 전원층(V₁)(32)와 접지층(G₂)(34)에 접속되는 전압원(45)와 내부 임피던스Z₀(46)의 2개의 모델로 주어진다.

전압원(43)이 접속되는 선로는 종단이 개방되어 있지만, 집중정수회로에서는전원층(V₁)(32)와 접지층(G₁)(31)로 형성되는 주파수특성이 양호한 층간부유용량C₂(바이패스 콘덴서)가 접속되고 전위변동이 흡수된다.

한편, 전압원(45)의 경우에는 전원층(V₁)(32)의 전위변동이 접지층(G₁₎(31)로 전달되고 접지층(G₁)(31)과 접지층(G₂)(34)로 형성되는 선로에 정합종단저항Rc(41)((41-1), (41-2))를 접속하는 것에 의해 전위변동(정재파공진)을 흡수한다. 동시에, 접지층(G₂)(34)와 전원층(V₁)(32)로 형성되는 층간부유용량C₁(층간재료의 비유전률εr₁4.7)의 Q값도 감소시키고 있다(10이하).

기판(39)의 층단면이 대칭구조이므로 반대측에 접속되는 노이즈 구동원에 대해서도 마찬가지의 효과가 얻어진다.

도 36은 본 발명의 1실시예로서, 신호층(S₁)(47), 접지층(G₁)(48), 신호층(S₂)(49), 전원층(V₁)(50), 접지층(G₂)(51), 전원층(V₂)(52), 신호층(S₃)(53), 접지층(G₃)(54) 및 신호층S₄(55)로 이루어지는 9층 기판(56)을 도시한 도면이다. 전원층(V₁)(50)과접지층(G₂)(51), 전원층(V₂)(52)와 접지층(G₂)(51)로 형성되는 층간부유용량C₂를 증가시키기 위해 층간재료의 비유전률(εr₂)(57)을 10이상, 층두께t를 80μm로 하고 있다. 용량값으로서 바이패스 콘덴서의 성능도 부가할 수 있는 값(예를 들면 0.01μF정도)을 제공하고 디스크리트부품의 바이패스 콘덴서를 제거하는 경우도 있다.

고유 전체층을 사이에 둔 접지층(G₂)(51)과 전원층(V₁)(50), 전원층(V₂)(52)와 접지층(G₂)(51)로 이루어지는 2개의 층간을 제외한 각 층간에 신호층Si를 더 삽입해서 9층 이상의 다층회로기판으로 하는 경우도 있다.

접지층(G₁)(48)과 접지층(G₂)(51), 접지층(G₃)(54)와 접지층(G₂)(51)로 형성되는 2개의 평행판선로(직사각형 형상인 경우, 각 2선로)의 끝부에 각각 정합종단저항(Rc₁)(58)((58-1), (58-2)), 정합종단저항(Rc₂)(59)((59-1), (59-2))를 접속하고, 전원층(V₁)(50)이나 전원층(V₂)(52)의 전위변동에 의해 발생하는 정재파 공진을 흡수하고 있다. 동시에, 접지층(G₁)(48)과 전원층(V₁)(50), 접지층(G₃)(54)와 전원층(V₂)(52)로 형성되는 층간부유용량C₁(층간재료의 비유전률εr₁4.7)의 Q값도 감소시키고 있다. Q값을 10이하로 하는 것에 의해 공진을 효과적으로 억제, 제거할 수 있다. 통상은 선로의 구조(εr, μr)에 의해 결정되는 정합종단의 저항값Rci(i= 1, 2)를 채용하고, Q값을 1정도(주파수f=30MHz∼1GHz)로 설계한다.

IC, LSI 동의 스위칭시에 발생하는 노이즈 구동원은 등가적으로 전원층(V₁)(50)과 접지층(G₁)(48)에 접속되는 전압원(60)과 내부 임피던스Z₀(61) 및 전원층(V₁)(50)과 접지층(G₂)(51)에 접속되는 전압원(62)와 내부 임피던스Z₀(63)의 2개의 모델로 주어진다.

전압원(62)가 접속되는 선로는 종단이 개방되어 있지만, 집중정수회로에서 전원층(V₁)(50)과 접지층(G₂)(51)로 형성되는 주파수특성이 양호한 층간부유용량C₂(바이패스 콘덴서)가 접속되고 전위변동이 흡수된다.

한편, 전압원(60)의 경우에는 전원층(V₁)(50)의 전위변동이 접지층(G₂)(51)로 전달되고 접지층(G₂)(51)과 접지층(G₁)(48)로 형성되는 선로에 정합종단저항(Rc₁)(58)((58-1), (58-2))를 접속하는 것에 의해 전위변동(정재파공진)을 흡수한다. 동시에, 접지층(G₁)(48)과 전원층(V₁)(50)으로 형성되는 충간부유용량C₁(층간재료의 비유전률εr₁4.7)의 Q값도 감소시키고 있다(10이하).

기판(59)의 층단면이 대칭구조이므로 반대측에 접속되는 노이즈 구동원에 대해서도 마찬가지의 효과가 얻어진다.

도 37은 본 발명의 또 다른 1실시예이다.

신호층(S₁)(64)의 패턴상에 전압원(82)와 내부 임피던스Z₀(83)의 직렬접속모델로 나타내는 IC구동원이 탑재되고, 그의 2단자가 접지층(G₁)(65)와 전원층(V₁)(68)에 접속되어 있다. 전원층(V₁)(68)이 신호층(S₂)(66), 신호층(S₃)(67)과 함께 접지층(G₁)(65)와 접지층(G₂)(69) 사이에 배치되어 있다. 전원층(V₁)(68)의 전위변동을 접지층(G₂)(69)에 의해 흡수하고, 선로를 형성하는 접지층(G₁)(65)와 접지층(G₂)(69)의 끝부에 정합종단저항(Rc₁)(71)((71-1), (71-2))를 접속해서 각종 공진에너지를 흡수, 제거하고 있다. 동시에, 전원층(V₁)(69)와 접지층(G₁)(65)로 형성되는 층간부유용량C₁의 값도 감소시키고 있다. 즉, 분포정수회로나 집중정수회로로 나타내는 공진을 억제하고 제거하고 있다.

상기한 접지층(G₁)(65)에서 접지층(G₂)(69)까지의 층구성을 기본단위(구성유닛)(86)으로 하고, 이것을 여러개 적층한 구조에 있어서 구성유닛(86)의 접지층(G₂)(69)와 인접하는 다른 구성유닛(87)의 접지층(G₃)(75)로 선로를 형성하고 있다. 선로끝부에서 정합종단저항Rc₂를 접속하는 것에 의해 구성유닛 간의 전위변동(공진)을 흡수, 제거하고 있다. 상기의 선로내부에 고유전체층을 사용하지 않기 때문에 신호층S4(72), 신호층S5(73), 신호층S6(74)를 배치하고 있다. 특히, 각 접지층은 서로 직류적으로 접속되어 있다.

도 38의 (a)는 본 발명의 1실시예로서, 각종 전원전압을 공급하기 위한 1개의 전원층(V)(88)이 각각 3개의 절연된 패턴Va(89), Vb(90), Vc(91)로 분할되어 있다. 이 전원층(V)(88)은 도 38의 (b)에 도시한 바와 같이 신호층(S₂)(92), 신호층(S₃)(93)과 함께 접지층(G₁)(94)와 접지층(G₂)(95) 사이에 배치되고, 접지층(G₂)(95)와 전원층V(88)의 층간에는 비유전률εr₂:10이상, 두께:80μm의 유전체층(96)을 사용하고 있다.

분할, 절연된 각 패턴Va(89), Vb(90), Vc(91)을 갖는 전원층(V)(88)의 전위변동(공진포함)을 저임피던스로 접속된 접지층(G₂)(95)가 흡수한다. 이 전위변동을 억제하고 제거하기 위해 접지층(G₁)(94)와 접지층(G₂)(95)로 형성한 선로(직사각형 형상의 기판:2선로)의 끝부에 접속된 정합종단저항Rc(도시생략)에 의해 쥴열로 변환하고 있다. 접지층(G₁)(94)에 대한 전원층(V)(883)의 전위변동을 역제하고 제거하기 위해 접지층(G₁)(94)와 전원층(V)(883)로 형성되는 층간부유용량C₁의 저Q화를 실시하는 경우에는 회로상 기판끝부에 한정하지 않고 저항체(단락구조)를 배치할 수 있다. 이 경우에는 집중정수회로에 의해 취급하는 방사원의 전위변동(공진)을 억제하고 제거한다.

또, 전원층(V)(88)과 접지층(G₁)(94)의 층 사이에는 비유전률εr₁:4.7의 유전체층(97)을 사용하고 신호층(S₂)(92), 신호층(S₃)(93)에 고속신호배선을 형성하고 있다. 전원층(V)(823)에 인접한 신호층(S₃)(93)에 배치되는 신호선의 리턴전류로는 전원층(V)(88), 즉 도 38의 (a)에 도시한 바와 같이 2개의 절연된 전원패턴Vb(90), Vc(91)에 형성된다. 이들 패턴간의 절연부(98)에서는 신호선(도시하지 않음)의 리턴전류, 임피던스의 흐트러짐이 발생하고, 신호파형의 왜곡이나 불필요한 복사증대의 요인으로 된다. 도 38의 (b)에 도시한 실시예에서는 접지층(G₂)(95)를 전원층(V)(88)에 80μm로 근접해서 배치하고, 또한 비유전률εr₂:10이상의 유전체층(96)을 사용해서 상기한 리턴전류로나 임피던스의 흐트러짐을 억제하고, 제거하고 있다.

도 39는 본 발명의 1실시예로서, 전원층(V)를 사이에 배치하는 2개의 접지층(G₁), (G₂)로 형성되는 선로에 있어서 선로끝부에 접속된 디스크리트 저항(칩저항)의 배치구조를 도시한 도면이다.

기본적으로 동일형상인 접지층(G₁)과 접지층(G₂)의 외형이 직사각형인 경우, 평행판선로 모델에 의한 계산식에서 정합종단저항Rci(i=1, 2)를 얻는다. 이 저항값을 칩저항(디스크리트 저항)으로 실현하기 위해 칩저항의 회로적인 접속을 접지층(G₁)과 접지층(G₂)에서 각각 기판의 표면층(신호층S₁)에 스루홀에 의해 인출해서 형성한 전극으로 실행하고 있다. 직사각형 형상인 경우, 짧은변방향과 긴변방향의 2선로가 형성되므로 각각 정합종단저항Rci(i=1, 2)를 접속하지만, 평면회로에 있어서의 정합종단조건을 확보하기 위해 스루홀이나 저항접속개소(점수(点數))에 의존하는 인덕턴스 성분을 가능한한 제거한 분포정수적인 접속구조를 사용하고 있다. 동시에 저Q화 조건을 확보하는 데에 있어서도 인덕턴스 성분의 발생을 억제하고 있다.

구체적으로는 접속하는 칩저항의 개수를 증가시켜서 전류집중에 의해 발생하는 집중 인덕턴스를 감소시키고 있다. 또, 스루홀에 대해서는 다점으로 하여 가능한한 넓은 면적의 전극에 형성하여 접속구조에 의존하는 인덕턴스 성분을 감소시키고 있다.

전원층과 접지층을 갖는 다층회로기판에서는 방사원으로 되는 2개의 공진(정재파공진과 루프공진)이 있고, 이들 공진을 억제하고 제거하기 위해 정합종단화와 저Q화로 대응하고 있다. 저항체를 칩저항으로 형성하는 경우, 칩저항의 접속구조에 의해 발생하는 인덕턴스 성분을 무시할 수 없게 되므로 정합종단화와 저Q화로 부가되는 제약조건이 다르다.

전자의 경우, 공진은 전원층과 접지층의 층간 도체면이 개방종단의 평행판선로를 형성하기 위해 발생하며 분포정수회로에서의 정합종단화가 요구된다. 따라서, 칩저항의 개수나 칩저황을 접속하는 전극구조 등에 의해 발생하는 인덕턴스 성분의 임피던스를 정합종단저항Rc에 비해 1자리 정도 작게 하여 정합종단조건에 영향을 미치지 않도록 하고 있다.

후자의 경우, 공진은 통상 바이패스 콘덴서가 인덕턴스로서 동작하는 주파수영역(10MHz∼1GHz)에서 전원층과 접지층의 층간에서 형성되는 층간부유용량과 바이패스 콘덴서의 인덕턴스 사이에서 발생한다. 이 경우, 기판에 탑재되고 전원층과 접지층의 층간에 접속되는 구동IC, 전원필터 등이 등가적으로 형성하는 인덕턴스 성분은 바이패스 콘덴서의 인덕턴스 성분에 비해 무시할 수 있다. 이 경우의 공진은 병렬공진이고, 바이패스 콘덴서의 개수가 증가함에 따라 인덕턴스성분이 감소하므로 공진주파수는 기판상에서의 실장조건에도 의존하지만 통상 증가경향을 나타낸다.

이와 같이 전원층과 접지층의 층간에 접속되는 인덕턴스가 감소하면, 저Q화 조건에서 필요로 되는 저항체의 접속구조에 의해 칩저항과 직렬접속되는 인덕턴스성분을 무시할 수 없게 된다. 층간부유용량에 병렬접속되는 바이패스 콘덴서의 인덕턴스성분이 칩저항의 접속시에 발생하는 인덕턴스성분보다 작아지면 층간부유용량의 저Q화가 방해받는다. 즉, 회로상은 층간부유용량 대신에 바이패스 콘덴서의 인덕턴스성분에 대한 저Q화가 곤란하게 된다. 헌상적으로는 층간부유용량에 축적된 전자에너지가 임피던스가 낮은 바이패스 콘덴서의 인덕턴스성분에 흐르므로 칩저항에 의해 쥴열로 변환할 수 없게 된다. 따라서, 이와 같은 경우, 저Q화조건을 만족시키기 위해 바이패스 콘덴서의 인덕턴스성분을 칩저항의 접속시에 발생하는 인덕턴스성분보다 크게 하고 있다.

바이패스 콘덴서 대신에 전원층과 접지층의 층간부유용량을 증가시켜서 사용하는 경우에는 바이패스 콘덴서의 인덕턴스성분이 없어지는 대신에 구동IC, 전원필터 등의 기판탑재부품이 등가회로적으로 형성하는 인덕턴스성분이 공진주파수에 영향을 미친다. 이 경우에도 마찬가지로 저Q화조건을 만족시키기 위해 칩저항의 접속시에 발생하는 인덕턴스성분이 층간부유용량에 병렬접속되는 인덕턴스성분보다 크게 되도록 설정한다.

칩저항을 분포정수적으로 접속하기 위해 1개/변에서 각각 m, n개/변(균등배치)으로 증가시키는 경우, 정합종단조건에서 각각 m배, n배의 저항값을 접속시킨다. 개수m, n의 설정은 정합종단저항에 미치는 인덕턴스성분의 영향이 충분히 작아지도록 한다. 다층 프린트 회로기판의 경우, 칩저항의 접속개소의 피치가 1인치정도이면 문제 없는 것을 실험적으로 확인하고 있다.

직사각형 형상에서 정합종단저항Rci(i= 1, 2)를 2종류 준비하고 있지만, 원리적으로는 1종류라도 좋다. 단, 이 경우에는 칩저항을 접속하는 피치P를 일정하게 할 필요가 있다. 반대로, 피치P가 k배로 크게 되는 경우에는 칩저항의 저항값을 1/k로 할 필요가 있다.

본 실시예와 같이 동일형상의 접지층(Gl)과 접지층(G₂)로 형성되는 평행판선로(99)가 직사각형 형상이 아닌 경우, 점선100으로 나타내는 부분에서 2개의 직사각형 형상의 선로A(101), 선로B(102)로 분할해서 취급한다. 단, 분할의 방법은 그 밖에도 선택할 수 있다. 선로A(101), 선로B(102)에 있어서 칩저항을 배치하는 피치P를 Po(103)의 일정값으로 하였다. 이 때 사용하는 저항값은 선로의 형상치수는 아니고 피치Po(103)으로 부가되고 있다. 선로B(102)의 긴쪽방향의 선로B1(104)에 대해서는 특히 정합종단조건을 정밀도 좋게 확보하기 위해 피치Po(103)의 절반의 피치P₁(105)를 사용하고 있다. 정합종단조건을 빼고 저Q화조건만을 사용하는 경우에는 칩처항의 접속구조로서 가능한한 전면에 균일배치를 취한다. 이 경우에도 인덕턴스성분의 영향을 제거하기 위해 일정량의 접속개수, 즉 단위면적당의 개수를 확보할 필요가 있다.

도 40은 본 발명의 1실시예로서, 전원층(V)에 대해서 용량결합을 느슨하게 한 접지층(Gl)(106)에 차단선(107)을 마련하고, 접지 영역(108)과 접지 영역(109), 접지영역(109)와 접지영역(110)의 임피던스를 높게 설정하고 있다. 각 접지영역간의 전위변동이 서로 잘 전달되지 않는 구조를 형성하여 신호회로에 있어서의 노이즈마진을 확보하고 있다. 한편, 전원층(V)에 대해서 용량결합을 빽빽하게 한 접지충(G2)에 대해서는 차단선을 마련해도 전원층(V)를 거쳐서 전위변동이 전달되므로 통상은 차단선을 실시하지 않는다. 특히, 전원층(V)가 분할되어 있는 경우에는 고속신호선의 리턴전류로의 형성에 양호한 특성을 나타낸다.

분할된 접지층(Gl)(106)에 발생하는 전위변동을 흡수하기 위해 접지층(G2)에 대해서 접지층(Gl)의 각 접지영역마다 평행판선로를 설정하고 있다. 공진구조를 고려해서 긴쪽방향의 선로(111), 선로(112), 선로(113), 선로(114), 선로(115)에 대해 정합종단조건을 형성하므로 각각 다른 피치P로 배치된 칩저항(116)(116-1, 2, 3, ……)이 접속되어 있다. 칩저항(116)의 접속은 표면층인 신호층S에 각 접지층에서 스루홀에 의해 인출되어 접속된 전극에 납땜에 의해 실행되고 있다.

도 41은 본 발명의 1실시예로서, 기판형상:290mm×230mm×1.6mm의 5층 프린트 회로기판(신(新)기판)(117)을 도시한 도면이다.

방사특성에 있어서의 정합종단화와 저Q화가 효과를 평가하므로 발진기(10MHz)(118)과 구동IC(119)를 기판중앙에 배치해서 도체케이스에 의해 국부적으

로 실드하고 있다. 출력전압의 파형은 직사각형파이고, 고주파성분에 대한 방사특성을 얻고 있다.

신기판(117)의 층구성은 신호층(S1)(120), 접지층(G₁)(121), 전원층(V)(122), 접지층(G₂)(123), 신호층(S₂)(124)의 5층이다. 전원층(V)(122)와 접지층(G₂)(123)의 층간은 비유전률εr:10, 층두께:80μm의 유전체층(125)를 사용해서 정합종단화와 저Q화의 조건을 확보하고 있다. 표면의 신호층(S1)(120)에 형성한 전극(126)((126-1),(126-2)),(127)((127-1),(127-2))에 대해 각각 접지층(G₂)(123)과 접지층(G₁)(121)에서 인출한 스루홀(128)((128-1),(128-2)),(129)((129-1),(129-2))를 접속하고 있다. 전극(126)과 전극(127)의 형상, 배치는 기판의 외조변을 따른 이중의 액자형상이다. 전극간에 디스크리트 부품의 칩부품(130)((130-1),(130-2),…‥·)을 여러개 접속한다. 정합종단저항을 형성하기 위해 긴변, 짧은변에 약 10Ω의 칩저항을 10개정도 접속하고 있다. 주파수영역:30MlHz∼1GHz에 대해서 Q값이 10이하로 되어 저Q화도 동시에 실현하고 있다. 이 때, 스루홀은 다점에서 고밀도로 형성하여 정합종단화나 저Q화의 조건에 인덕턴스성분의 영향이 미치지 않도록 고려하고 있다.

칩저항 대신에 인쇄저항을 사용하는 경우도 있다. 전극(126)과 (127)의 형상에 맞추어 액자형상의 저항체를 형성하게 된다. 또, 인쇄저항을 접지층(G₁)(121) 또는 접지층(G₂)(123)의 전극을 사용해서 기판내부에 형성하는 경우(내층저항)도 있다. 스루홀에 의해 인출할 필요가 없으므로 인덕턴스성분을 저감한다. 또, 표면층에 칩저항을 실장하지 않으므로 실장밀도를 향상시키는 것도 가능하다.

특히, 접지층(G₁)(121)이나 접 지층(G₂)(123)에 액자형상의 내층저항을 형성해서 저Q화조건만을 만족시키는 경우, 전원층(V)(122)를 접지층(G₁)(121)과 접지층(G2)(123) 사이에 배치하여 주변을 다점 스루홀이나 도체벽으로 피복하는 방법을 취한다. 이 때, 내층저항체의 접속구조에 의한 인덕턴스성분을 대폭으로 감소시킬 수 있으므로 전원층(V)(122)나 접지층(G₁)(121)의 층간에 접속되는 바이패콘덴서, 구동IC 등의 기판탑재부품에 의해 등가회로적으로 형성되는 인덕턴스성분이 충분히 저하한 경우에도 저Q화조건을 만족시킬 수 있다.

다음에, 이들 구조체가 어느 정도 종래품에 비해 저EMI화할지를 도 42 및 도 43을 사용해서 설명한다.

도 42는 도 41에서 설명한 신기판(5층 프린트 회로기판)(117)과 종래기판의 방사특성을 도시한 도면이다. 종래기판은 도시하고 있지 않지만, 신기판(117)과 구동조건 등도 포함해서 동일조건에서 비교할 수 있는 4층 프린트 회로기판이다. 방사특성은 방사원에서 3m 떨어진 점에서의 주파수에 대한 최대방사전계강도(dBμV/m)를 나타낸다. 신기판의 특성(130)은 종래기판의 특성(131)에 비해 특이한 주파수부근(100,270과 310,510과 620 등)에서 방사량의 중대가 보이지 않아 방사량이 전체적으로 하회하고 있는 것을 나타낸다. 종래기판의 특성(131)에서 보여지는 방사량의 증가는 공진에 의한 것으로서, 신기판의특성(130)에서는 정합종단화와 저Q화의 조건을 기판에 조립한 것에 의해 제거되어 있다.

도 43은 도 42에 따라서 신기판의 방사특성에 있어서의 억제효과로서, 신기판의 특성(130)에서 종래기판의 특성(131)을 뺀 특성(132)를 도시한 도면이다. 효과는 약 5∼25dB이고,1자리수 정도 전계강도를 억제할 수 있는 것을 나타낸다. 원으로 표시한 특성(133)은 저Q화에 의한 효과로서 집중정수회로에 의한공진을 억제하고, 제거하고 있다. 마찬가지로, 특성(134), 특성(135), 특성(136)은 정합종단화에 의한 효과로서 분포정수회로에 의한 공진(정재파공진: λ/2,λ,3λ/2)을 억제하고, 제거하고 있다.

또한, 이들 효과는 도 41에 도시한 구조체에 한정되지 않고 본 발명의 원리를 적용하는 것 모두 거의 동일한 결과로 되고, 종래제품에 비해 EMI특성이 개선된다.

다음에 지금까지 설명한 구조체를 프린트기판 등에 적용하는 경우의 예와 그의 제조방법을 공정도 등을 인용하면서 설명한다. 물론, 본 발명은 이것에 한정되는 것은 아니다.

도 15∼도 19는 상술한 구조체를 프린트기판에 적용한 1예이다. 이와같은 프린트기판을 전자기에 탑재하면 저 EMI를 실현할 수 있는 것은 물론이다.

도 15는 저항체층을 프린트리간 내부에 마련한 1예이다. 이것은 도 1에서 탑재부품과 최외층의 땜납 레지스트층을 제거한 구조를 도 15의 (f)의 구조로 간주할 수도 있다. 그 제조공정에 대해서 다음에 간단히 설명한다.

우선, 평면도(a-1)에 도시한 바와 같이, 유전체 전구체(pre-drive)의 예인 절연재료의 수지침투가공재(101)의 둘레가장자리 내부에 액자형상의 구멍(102)를 뚫는다. 거기에 저항체층용 전구체의 예인 폴리머 저항체 페이스트(103)의 충전, 건조를 반복하고, (a-2)에 도시한 바와 같은 액자형상의 구멍이 완전하게 매립된 수지침투가공재(104)를 제작한다. 이 폴리머 저항체 페이스트(103)이 지금까지 설명한 구조체에 사용되는 저항체층으로 된다. 이 수지침투가공재와 동박(105)의 2장을 도 15의 (a)에 도시한 바와 같이 중첩시켜 적층접착해서 양면동작적층판(兩面銅張積層板)을 제작하고, 한쪽면의 동박을 레지스트를 사용해서 에칭에 의해 패터닝하고 나서 양면의 패터닝한 동박표면을 흑호처리, 계속해서 환원처리에 의해 표면을 거칠게 해서 도 15의 (b)에 도시한 바와 같은 양면동작적층판9106)을 제작한다.

또, 적층판(106)과 수지침투가공재(104)(또는 동일 형상의 이종 수지침투가공재(107))와 동박(108)의 1장을 도 15의 (b)에 도시한 바와 같이 중첩시키고, 적층 접착하여 저항체(109)와 내층(110)(전원층용) 1층을 내장하는 적층체를 제작한다.

그리고, 양면의 동박을 저항체(109)와의 도통을 유지한 채 레지스트를 사용해서 에칭에 의해 패터닝(111)(접지층용)하고, 상술한 바와 같이 흑화, 환원처리에 의해 면을 거칠게 해서 도 15의 (c)에 도시한 바와 같은 배선기판(112)를 제작한다. 다음에, 도 15의 (c)에 도시한 바와 같이 기판(112)의 양면에 수지침투가공재(113), 동박(114)를 중첩시키고 적층 접착시켜 도 15의 (d)에 도시한 바와 같은 적층판(115)를 제작하고, 이것에 도 15의 (e)에 도시한 바와 같이 각층 도통용의 관통구멍(116)이나 비관통구멍(117)을 뚫어 패널 동도금에 의해 각층을 접속한후, 에칭에 의해 최외층을 패터닝(118)해서 신호층을 형성하고, 도 15의 (f)에 도시한 바와 같은 5층 배선판을 제작한다.

이와 같이 작성된 프린트기판은 전원층(110)을 2개의 접지층(11) 사이에 오도록 배치하고, 그 2개의 접지층을 저항체층(109)에 의해 접합하고 있으므로, 지금까지 설명한 저EMI를 실현하는 프린트기판을 제공하게 된다.

이 실시예에서는 평면도(a-1)에 도시한 바와 같은 수지침투가공재(101)의 둘레가장자리 내부에 액자형상의 구멍(102)를 마련했지만, 이 형상은 적절히 변경해도 관계없다. 예를 들면, 둘레가장자리의 1변에 있어서 일정간격마다 구멍(102)를 마련해도 좋다.

또, 저항체의 저항값을 소정값으로 하는 경우에는 폴리머 저항체 페이스트(103)의 양 등을 변경하면 좋지만, 상술한 구멍(102)의 크기(폭, 깊이)를 결정하는 것에 의해 폴리머 저항체 페이스트(103)의 양을 조정하면 그 원하는 저항값을 얻게 된다.

도 16은 저항체층을 프린트기판의 측면에 마련한 1예이다. 이것은 도 15와 마찬가지로 도 1에서 탑재부품과 최외층의 땜납 레지스트층을 제거한 구조를 도 16의 (f)의 구조로 간주할 수도 있다. 그 제조공정에 대해서 다음에 간단하게 설명한다.

도 16의 (a)에 도시한 바와 같이, 미리 ＃240의 버프로 면을 거칠게 한 동박을 에칭에 의해 한쪽면 또는 양면을 패터닝한 양면에 동박을 입힌 적층판(201),(202),(203)을 2개의 수지침투가공재(204)(동종 또는 이종)를 거쳐서 중첩하고 적층 접착시켜 도 16의 (b)에 도시한 바와 같은 도체6층으로 이루어지는 적층판(205)를 제작한다. 이 적층판(205)의 양면을 테프론시트로 보호하고 소정의 금형으로 장착하여 미리 휘발성분을 제거해서 타블렛형상으로 한 폴리머 저항체 전구체를 트랜스퍼 성형기에 의해 충전, 경화하여 도 16의 (c)에 도시한 바와 같이적층판(205)의 측면에 폴리머 저항체(206)을 형성한 적층판(207)을 제작한다.

그 후는 도 15의 (e)∼(f)와 마찬가지의 공정(d)∼(e)에 의해 관통 도금 스루홀(208)과 비관통 도금 스루홀(209)에 의해 접속한 전원층(210)의 2층, 접지층(211)의 2층, 신호층(212)의 2층과 접지층과 접속한 저항체(206)으로 이루어지는 6층 배선판을 제조한다.

본 구조체에서는 신호층을 포함하는 적층판의 상태에서 저항체층을 마련하고, 그 후에 저항체층과 신호층이 단락하지 않도록 패터닝하는 것에 의해 2개의 전원층(210)을 함께 2개의'접지층(211) 사이에 배치하고, 또 그 2개의 접지층을 저항체층(207)에 의해 접합하는 본 발명의 구조체를 실현하고 있다.

또, 그 저항체층(207)은 프린트기판의 측면의 전부 또는 일부에 마련해도 상관없다.

이 실시예에서는·트랜스퍼성형에 의해 저항체층(207)을 마련했지만, 단순히 측면을 도금처리 등으로 해도 좋다. 이 경우에도 폴리머 저항체의 양 등에 의해 저항값을 원하는 값으로 할 수 있으므로 프린트기판의 측면에 어떠한 형상(전면, 일부, 두께 등)으로 마련할지에 의해 저항값을 결정해도 좋다.

이 제조방법이면, 저항체층(207)을 마련하는 공정 이외에는 종래와 변함없으므로 종래의 프린트기판의 제조공정과 거의 동일한 공정을 이용할 수 있는 효과가 있다.

도 17은 프린트기판에 감광성의 절연재료를 사용한 빌드업(build-up)방식에 본 발명의 구조체를 적용한 예이다. 이 빌드업방식을 적용한 프린트기판은 고밀도실장을 실현하는 것이다. 도 17의 (a)에 도시한 바와 같이 에칭에 의해 한쪽면을 패터닝하고, 제조방법1과 마찬가지로 동박의 면을 거칠게 한 양면동장적층판(301)과 수지침투가공재(302), 동박(303)을 중첩하고 적층접착시켜서 도 7의(b)에 도시한 바와 같은 도체3층으로 이루어지는 적층판(304)를 제작한다. 이 적층판(304)의 양면을 레지스트로 보호해서 측면에 무전해 니겔-철합금도금막에 의해 도 17의 (c)에 도시한 바와 같은 저항체(305)를 형성하고, 계속해서 도 16의 (c)∼(e)와 마찬가지의 공정(c)∼(e)를 실시하고, 도 17의 (d)에 도시한 바와 같은 각층 도통용의 관통구멍(306)와 비관통구멍(307)을 뚫고, 도 17의 (e)에 도시한 바와 같이 관통도금 스루홀(308), 비관통도금 스루홀(309)에 의해 각 층간을 접속하고, 최외층을 패터닝(310)해서 배선기판(311)을 제작한다.

다음에, 흑화, 환원처리에 의해 도금면의 면을 거칠게 한 기판(311)의 관통도금 스루홀(308)내, 비관통도금 스루홀(309)내, 패터닝 배선층(310)의 도체사이를 다음과 같이 절연재료로 구멍올 매립한다. 우선, 미경화의 무기필러를 함유한열경화성 수지필름을 2장(동일물이라도 이종물이라도 좋다) 사이에 기판(311)을 배치한 것을 또 표면이 평탄, 평활한 2개의 이형(離型)처리한 금속판사이에 배치하고, 그대로 지그내에 장착한다. 다음에, 지그내를 배기함과 동시에 필러를 함유한 열경화성 수지를 가열하고 융점하에서 수분간 방치한 후, 금속판을 상하방향으로 꽉 조이는 접착압과 금속판사이의 필러를 함유한 열경화성 수지에 대한 횡방향으로부터의 압축압을 압축공기로 부가하고, 그대로의 상태에서 필러를 함유한 열경화성 수지를 또 가열해서 경화시킨다. 이와 같이 해서 구멍을 매립한 기판(311) 표면의 경화수지를 산화성의 약액으로 웨트에칭해서 제거하고, 도 17의 (f)에 도시한 바와 같은 구멍매립부(312)를 갖는 배선기판(313)을 제작한다.

그리고, 구멍을 매립해서 평탄화한 기판(313)의 양면에 도 17의 (g)에 도시한 바와 같이 패터닝한 땜납레지스트층(314)를 형성하고, 계속해서 무전해 및 전기동도금, 에칭에 의해 배선층(316)을 형성해서 도 17의 (h)에 도시한 바와 같은 전원층(315)의 1층, 접지층(310)의 2층, 신호층(316)의 2층 및 접지층과 접속한 저항체(305)로 이루어지는 5층 배선판을 제조한다.

즉, 전원층(304)를 2개의 접지층(303) 사이에 배치하고, 또한 그 2개의 접지층을 저항체층(305)에 의해 접합하고, 이들을 1개의 유닛으로서 구성한 후에 신호층을 적층한 구조로 하였다.

또, 저항체층의 형상이나 저항값의 설정은 지금까지의 실시예와 마찬가지이다.

도 18은 도 16에 도시한 프린트기판을 더욱 고밀도로 실장하는 방식에 본 구조체를 적용한 것이다. 이것도 도 15와 마찬가지로 도 1에서 탑재부품과 최외층의 땜납레지스트층을 제의한 구조를 도 18의 (f)로 간주할 수도 있다. 그제조공정에 대해서 다음에 간단히 설명한다.

도 18의 (a)에 도시한 바와 같은 관통도금 스루홀(401)에 의해 양면을 전기적으로 접속한 양면동장적층판(402)상에 패터닝한 레지스트의 홈에 전기도금에 의해 비어홀(via-hole) 배선층(403)을 형성한 후, 에칭에 의해 동박을 패터닝(404)하고, 도 18의 (b)에 도시한 바와 같은 양면 배선기판(405)를 제작한다. 스루홀(401)의 도금면, 비어홀배선층(403)의 표면, 패터닝배선(404)의 표면을 흑화처 리 한이 기판(405)에 대해 도 17의 (e)∼(f)와 마찬가지의 공정(b)∼(c)를 실시하고, 도18의 (c)에 도시한 바와 같은 관통도금 스루홀(401)내, 비어홀배선층(403)의 도체사이, 패터닝배선층(404)의 도체사이의 구멍을 매립하고, 기판의 평탄화와 알칼리성 산화처리액에 의한 에칭에 의해 비어홀배선층(403) 상면의 노출, 더 나아가서절연층표면의 면을 거칠게 한 배선기판(406)을 제작한다.

다음에, 도 18의 (d)에 도시한 바와 같이 기판(406)상에 무전해 동도금 박막에 의해 하지도전막(407)을 형성하고, 그 위에 전기동도금에 의해 패터닝한 레지스트를 사용해서 도 18의 (e)에 도시한 바와 같이 수평방향 도체(408), 비어홀도체(409)의 순으로 도체를 형성한다. 그리고, 이들 도체의 형성에 사용하지 않았던 하지도전막을 에칭제거해서 수평방향 배선층(410), 비어홀 배선층(411)을 형성하고, 이들 배선도체 사이를 상기 공정(b)∼(c)와 마찬가지로 절연하고, 기판의 평탄화와 비어홀배선 상면의 노출을 실행하고, 도 18의 (f)에 도시한 바와 같은 배선기판(412)를 제작한다.

그 후, 도 18의 (g)에 도시한 바와 같이 도 16의 (b)∼(c)와 마찬가지의 공정(f)∼(g)에 의해 기판(412)의 측면에 폴리머 저항체(413)을 형성하고, 상기 공정(d)∼(e)와 같이 하지절연막을 이용해서 수평방향 배선층(414)를 형성해서 도 18의 (h)에 도시한 바와 같은 매립구멍(401)에 의해 접속한 전원층(404)의 2층, 접지층(410)의 2층, 신호층(414)의 2층 및 접지층과 접속한 저항체(413)으로 이루어지는 6층 배선판을 제조하였다.

이것에 대해서도 저항체층의 형상이나 저항값의 설정은 지금까지의 실시예와 마찬가지이다.

도 19는 도 7의 구조를 조립한 5층 배선기판(h)의 1예이다. 다음에, 그의 제조방법을 간단히 설명한다.

도 19의 (a)에 도시한 바와 같은 베이스기판으로 되는 양면동장적층판(501)의 한쪽면에 도 18의 (a)∼(b)와 마찬가지의 공정(a)∼(b)를 실시하고, 도 19의 (b)에 도시한 바와 같은 면을 거칠게 한 수평방향 배선층(502)와 이것에 전기적으로 접속된 비어홀 배선층(503)을 형성한다. 이들의 배선도체 사이를 도 17의 (e)∼(f)와 마찬가지의 공정(b)∼(c)에 의해 절연하고, 기판의 평탄화와 비어홀배선층(503)의 노출 및 절연층표면의 면을 거칠게 하고, 도 19의 (c)에 도시한 바와 같은 적층판(504)를 제작한다.

다음에, 도 18의 (c)∼(d)의 공정과 마찬가지로 적층판(504)상에 하지도전막(505b)를 형성하고, 그 위에 전기도금에 의해 패터닝한 레지스트를 사용해서 도19의 (d)에 도시한 바와 같이 수평방향 동도체(505)을 형성하고, 그 표면을 ＃240의 버프에서의 버프연마에 의해 면을 거칠게 하였다. 계속해서, 이 도체(506b)상에 비어홀동도체(507)과 비어홀도체(507)의 둘레가장자리에 액자형상의 니켈-철합금(508)을 형성하였다. 그리고, 이들 도체의 형성에 사용하지 않았던 하지도전막을 에칭제거해서 수평방향배선층(509), 비어홀배선층(510), 저항체(511)을 형성하고, 이들 배선도체 사이를 상기 공정(b)∼(c)와 마찬가지로 절연하고, 기판의 평탄화와 비어홀배선층(510), 저항체(511) 상면의 노출과 절연층표면의 면을 거칠게 하여 도 19의 (e)에 도시한 바와 같은 적층판(512)를 제작한다.

또, 적층판(512)에 대해 니켈-철합금도금은 하지 않고 상기 공정(c)∼(e)를 반복하여 비어홀 배선층(510)과 전기적으로 접속한 수평방향 배선층(513)과 비어홀 배선층(514)를 새로 형성하고, 그들의 절연과 기판의 평탄화, 비어홀 배선층(514)의 상면을 노출시켜 도 19의 (f)에 도시한 바와 같은 적층판(515)를 제작한다.

그 후, 도 19의 (g)에 도시한 바와 같이, 적층판(515)의 양면동장적층판(501) 유래의 동박측에 비관통구멍(516)을 뚫고, 양면에 무전해 및 전기동도금을 하고 에칭하는 것에 의해 최외층의 기록층(517)을 형성하고, 도 19의 (h)에 도시한 바와 같은 전원층(509), 접지층(502),(513), 신호층(517)의 2층 및 접지층과 접속한 저항체(511)로 이루어지는 5층 배선판을 제조하였다. 또한, 여기서, 도 7에 상당하는 구조는 접지층(502)와 (513) 사이에 배치된 부분이다.

상기 제조방법에서는 1개의 판의 제조방법에 대해서 설명했지만, 기판측면 내지는 둘레가장자리 내부에 형성한 저항체를 井자형상으로 기판내에 형성하면, 기판측면 내지는 둘레가장자리 내부에 저항체를 형성한 형태로 기판을 잘라내고 한번에 다수의 회로기판을 제작하는 것도 가능하다.

이것에 대해서도 저항층의 형상이나 저항값의 설정은 지금까지의 실시예와 마찬가지이다.

다음에, 지금까지 설명한 본 발명의 구조체를 박막 프로세스에 적용시킨 경우에 대해서 설명한다. 도 20∼도 26은 박막 프로세스를 사용한 구조체의 1예(제조방법 포함)를 도시한 도면이다.

도 20은 배선기판을 제작하는 공정에 있어서 배선형성과 동시에 본 발명 의 저항체층을 헝성한 1예이다.

도 20의 (a)에 도시한 바와 같이, 프린트기판 또는 후막판과 같이 배선(601)을 형성한 기판(602)상에 접지층용의 도체층으로서 하층부터 차례로 Cr(603a)/Cu(604a)/Cr(605a)의 3층으로 이루어지는 금속층을 스퍼터 또는 증착법에 의해 성막한다. 이 중에서 배선으로서 기능하는 것은 Cu막(604a)이고, Cr막(603a),(605a)는 Cu막의 산화를 주로 하는 열화를 방지하거나 상하층과의 접착성을 향상시 키기 위해 형성한다. 그 위에 포토레지스트의 패턴을 형성한 후, 상기 3층의 금속층을 순차 에칭한다. 에칭에 사용하는 에칭액은 Cr에 대해서는 페리시안화 칼륨계 또는 과망간산계의 액, Cu에 대해서는 질산계의 액을 사용하는 것에 의해 정밀도좋게 에칭할 수 있다. 이 작업에 의해 도 20의 (b)와 같이 소정의 전원층 패턴 및 스루홀부의 패드패턴을 얻는다. 그 후, 기판전면에 고유전율막으로서 Si₃N₄막(606)을 CVD법 또는 스퍼터법에 의해 약 2μm의 두께로 성막한다. 이 경우, CVD법의 쪽이 Si₃N₄막의 결함이 적어 다층배선을 형성하기 위해서는 양호하다. Si₃N₄막은 비유전률7∼10정도이며 비교적 유전률이 크다. 이 Si₃N₄막(606)상의 소정의 위치에 스루홀(607a) 및 기판의 외조를 따른 자폐선형상의 홈(608a)를 형성하도록 포토레지스트의 패턴을 형성한 후, Si₃N₄막(606)을 에칭한다. Si₃N₄막은 폴루오르화 수소산계의 에칭액으로 용이하게 에칭할 수 있으므로 도 20의 (c)에 도시한 바와 같은 구조체가 용이하게 얻어진다. 또, Si₃N₄막(606)상에 상기 와 마찬가지 로 3층의 금속층(603b),(604b),(605b)를 순차형성하고, Si₃N₄막의 자폐선형상의 홈(608a)를 피복하는 띠형상패턴 및 전원층을 형성하기 위해 금속막을 포토에칭한다. 이것에 의해 전원층과 동시에 도 20의 (d)에 도시한 바와 같이 자폐선형상의 10μm∼10mm폭의 금속의 띠형상패턴(609a)가 형성된다. 이 띠형상패턴(609a)는 전원층과 동일한 재료 및 공정에 의해 동시에 형성되므로 공정이 증가하는 일은 없다. 또, 이들의 금속층(603a),(604a),(605a),(603b),(604b),(605b)는 두꺼운 쪽이 하지의 요철을 피복할 수 있으므로 층의 연속성이 높아지기 때문에 1μm이상의 두께가 바람직하고, 3μm이상이 면 연속성에 문제는 없다. 이 정도의 두께는 배선에 있어서도 흔히 사용되는 두께이므로 배선과 띠형상패턴을 동일한 성막공정에서 형성하는데 문제는 없다. 그 위에, 히다치카세이(주) 제의 폴리이미드 전구체 니스(상품명PlQ)를 도포하고, 이것을 350℃의 N₂중에 베이크처리하는 것에 의해 배선상에서 약 6μm이상의 두께를 갖는 폴리이미드의 유전체층(610a)를 형성한다. 이 폴리이미드막은 비유전률이 3∼4와 Si₃N₄막의 약 1/2이다. 이들 2종류의 유전체의 유전률의 차와 두께의 조정에 의해 Si₃N₄막(606)상의 전원층 배선이 하층의 접지층에 대해 생기는 전기용량과 이 후에 형성하는 상층의 폴리이미드층상의 접지층에 대해 생기는 전기용량의 비를 1:20정도까지 용이하게 실현하는 것이 가능하다. 그 후, 도 20의 (e)에 도시한 바와 같이 소정의 위치에 전기적으로 접속하기 위한 스루홀(607b)를 포토에칭에 의해 형성하지만, 이것과 동시에 폴리이미드를 홈형상(608b)으로 에칭한다. 이 폴리이미드층(610a)상에 상기와 마찬가지로 3층의 금속층(603c),(604c),(605c)를 순차 형성하고, 신호배선층 및 폴리이미드막의 자폐선형상의 홈(608b)를 피복하는 띠형상으로 금속막을 포토에칭 가공한다. 이것에 의해 신호배선과 동시에 도 20의 (f)에 도시한 바와 같이 자폐선형상의 10μm∼10nm폭의 금속의 띠형상패턴(609a)가 형성된다. 그 위에, 상기와 마찬가지로 폴리이미드 전구체 니스를 도포하여 베이크처리하고, 배선상에서 약 6μm이상의 두께를 갖는 폴리이미드의 유전체층(610b)를 형성한 후에 스루홀과 홈(608c)의 가공을 실행하고, 도 20의 (g)에 도시한 바와 같은 구조체를 형성한다. 또, 폴리이미드층(610b)상에 고비저항 박막인 Cr-SiO₂(611)을 소정의 막두께로 스퍼터 성막하고, 계속해서 상기와 마찬가지로 Cr(603d)/Cu(604d)/Cr(605c)의 3층의 금속층을 성막한다. 이 복합층은 접지층으로 되므로 스루홀부의 패드패턴을 가공함과 동시에 도 20의 (h)와 같이 폴리이미드를 띠형상으로 에칭한 부분의 내측에 상당하는 부분의 금속층(603d),(604d),(505d)를 자폐선형상으로 소정의 폭으로 제거하고 고비저항 박막을 노출시킨다. 이 부분이 고저항영역(612)로 되어 불필요한 전류를 소비시키는 부분으로 되므로 고비저항 박막의 노출부의 폭은 소정의 저항값이 얻어지도록 Cr-SiO₂의 시트저항을 고려해서 결정한다. 또, 고비저항 박막인 Cr-SiO₂의 불필요한 부분은 폴루오르화 수소산계의 에칭액으로 용이하게 에칭할 수 있다. 상기의 경우, 상층의 접지층에 고저항영역(612)를 형성했지만, 이것을 기판표면에 형성한 하층의 접지층에 마련해도 좋다. 또, 신호배선층에 저항소자를 형성하기 위해 고저항박막을 형성하는 경우에는 신호배선층의 외주부에 고립된 고리형상패턴으로서 고저항영역을 형성하고, 이 패턴을 거쳐서 여러개의 접지층을 접속해도 마찬가지의 효과가 있고 또 배선중의 저항소자형성과 동시에 형성할 수 있으므로 공정의 증가가 없다.

또, 신호배선이 2층 이상이면, 상기 도 20의 (b)∼도 20의 (h)까지의 공정을 1유닛으로 하고 이것을 여러 유닛 반복하는 것에 의해 다층배선의 형성과 동시에 배선층을 둘러싸는 금속의 벽을 절연층내에 형성할 수 있다.

그 후, 도 20의 (i)와 같이 상기 유전체막과 마찬가지로 폴리이미드막(610c)를 헝성한 후, 도 20의 (j)에 도시한 바와 같이 도체로 이루어지는 밀봉용의 피복 또는 LSI를 최상층표면에 접합할 것을 목적으로 땜납접합용의 금속층(613)으로서 Zr, Ti, Ni, Cu, Au층 중의 어느 하나 또는 이것을 주성분으로 하는 금속층을 Cr등과 같은 접착력향상을 위한 금속층(614)를 거쳐서 적층하고, 이것을 포토에칭에 의해 LSI 접속용 금속층 패턴(615) 및 피복탑재용의 금속층 패턴(616)으로 가공한 후, 도 20의 (k)와 같이 LSI칩(617)을 땜납(620)에 의해 접속한다. 그 위부터 도체로 이루어지는 피복(619)를 땜납(614)에 의해 접합하고, 도 20의 (1)과 같이 LSI칩(617) 및 기판상의 배선층(621)올 피복(619)와 벽형상 구조체(622)로 밀봉한 구조체로 한다.

이와 같이 해서 형성한 배선기판의 일부분을 절단해서 부감도로서 도시한것이 도 21이다. 이 도면에서 홈형상의 부분에 형성된 띠형상패턴이 적층된 형태를 이해할 수 있다.

LSI칩(617)의 접속법은 상기와 같은 CCB법(Controlled Collapse Bonding)뿐만 아니라 WB법(Wire Bonding), TAB법(Tape Automated Bonding) 등도 적용할 수 있다. 그러나, 접속면적이 크게 되는 것이나 접속에 시간이 걸린다는 등의 결점이 있는 것에 반해 CCB법에서는 LSI칩(617)의 접속과 동시에 피복(619)의 접합이 가능하다는 이점이 있는 것을 고려하면, CCB법이 최적이다. 또 접지층이 기판의 최표면에 있는 쪽이 저EMI화의 효과가 높으므로 접속패턴의 임의의 층을 가장 상부의 접지층과 겸하는 구조가 무엇보다도 양호하지만, 상기 도 20의 (k)와 같은 구조에서도 거의 변함없는 효과가 얻어진다.

이들 구조는 소위 프린트기판 기술 및 후막배선기판 기술이라도 유전체층의 홈가공 공정을 부가하는 것에 의해 충분히 실장가능하다.

상기 폴리이미드층과 같이 유전체막을 두껍게 형성하는 경우에는 유전체에 형성하는 홈도 깊어지고, 스퍼터법, 증착법과 같은 기상성막법에 의해 홈의 바닥부 및 측면에 충분한 성막을 할 수 없게 되는 경향에 있다. 이 경우, 홈을 도금방법에 의해 금속막으로 매립하는 것도 가능하다. 도 22에 그 1예를 도시한다. 예를 들면, 도 22에 도시한 바와 같이 금속층이 실시예1과 마찬가지로 Cr/Cu/Cr로 형성되는 경우에는 금속층상에 형성한 유전체막의 스루홀 및 홈의 바닥에 노출한 Cr층을 에칭에 의해 제거하는 것에 의해서 Cu층을 노출시킨다. 이 상태의 기판을 Cu의 무전해 도금액에 침지하고, 스루홀 및 홈에 Cu막(623)을 성장시키는 것에 의해 스루홀 및 홈을 Cu막(623)에 의해 매립한다. 스루홀 및 홈은 도금의 Cu막(623)에 의해 완전하게 매립하는 것이 그 후의 성막, 포토에칭 프로세스를 실행하는데에 있어서 바람직하다. 이것에 대해서는 도금액으로의 침지시간을 조정하는 것에 의해 도금에 의해 성장시킨 Cu막(615)의 표면을 유전체층(606),(607a),(607b),(607c)의 표면의 높이와 거의 동일한 높이로 하는 것이 가능하다. 또, 도금에 의해서 성장시키는 금속은 Cu에 한정되지 않고 Ni와 같이 도금법에 의해 성장시키는 것이 가능한 금속막이라도 적용가능하다. 이와 같이, 도금법에 의한 오목부의 평탄화와 도 20에서의 공정을 조합시키는 것에 의해 도 22와 같은 구조체를 얻을 수 있다.

또, 유전체에 형성하는 홈의 가장자리의 위치가 띠형상패턴의 가장자리와 중첩되는 경우에는 금속이 띠형상패턴과 도금막이 갖는 내부응력의 합이 하층의 표면에 가해지므로, 하층의 표면이 파괴되는 경우도 있다. 따라서, 띠형상으로 형성하는 도금막(23)의 폭은 도 22와 마찬가지로 금속의 띠형상패턴(609a),(609b),(609c),(615)의 폭보다 충분히 좁은 것이 바람직하고, 패터닝시의 위치맞춤정밀도 등을 고려하면, 띠형상 금속패턴의 폭보다 20μm이상 좁은 것이 바람직하다.

상기 도금막을 사용하는 실시예와 마찬가지의 공정에 의해 회로기판을 형성하기에 있어서, 도 23의 (a) 및 (b)에 도시한 바와 같이, 유전체층의 홈의 위치를 하층의 유전체층의 위치와는 다른 위치에 순차 형성한다. 이와 같이 배열하는 것에 의해 홈 부분의 도체에 기인하는 내부응력이 각층마다 유전체층에 의해 흡수되므로 기판에 가해지는 응력을 작게 할 수 있다. 이 결과, 열피로 등에 의한 기판의 파괴를 방지할 수 있고 신뢰성이 높은 배선기판을 얻는 것이 가능하게 된다. 도 23의 (a)의 경우에는 유전체막의 홈이 중첩되는 일이 없어 응력의 홉수를 확실하게 실행할 수 있고 또 이 홈에 기인하는 상층의 오목부의 영향을 피할 수 있다.

또, 도 23의 (b)에 있어서는 도금막(23)의 형성위치를 좌우로 교대로 어긋나게 하고 있으므로, 여러개의 띠형상 도금패턴으로 이루어지는 벽을 형성하는데필요한 기판상의 면적이 적어지고, 배선기판의 소형화 및 기판표면의 유효이용이 가능하다. 또, 유전체층의 홈에 의해서 생기는 상층 유전체층의 표면의 움푹패인 양을 저감할 수 있으므로 상층의 막형성 및 포토에칭이 용이하게 되어 공정중의 불량발생을 적게 할 수 있다.

상기 예에서는 Cu를 주요성분으로 하는 배선의 예에 대해서 기술했지만, 배선재료는 A, A-Si, A-Si-Cu, Ni, W, Mo 중 어느 하나 또는 이들 금속층과 다른 재료가 적층된 다층배선이라도 마찬가지의 구조를 실현할 수 있다.

도 20에 도시한 회로기판의 제조방법에 의해 회로기판을 형성하는데 있어서 도 24의 (a)에 도시한 바와 같이 유전체층(606),(610a),(610b),(610c)의 외주를 상층으로 될수록 기판의 내측으로 되도록 유전체층의 가공을 실행하고 계단형상으로 한다.

또, 띠형상 금속패턴(609a),(610b),(609c)를 유전체층(606),(610a),(610b),(610c)의 외주부 측벽에 형성하고, 하단을 각각의 하층의 띠형상 금속층패턴의 표면, 상단을 유전체층의 평탄면으로까지 형성한다. 이 구조에서는 유전체층(606),(610a),(610b),(610c)의 홈 대신에 외주부 측벽을 이용하는 것에 의해 외주부측벽에 형성한 금속패턴(609a),(609b),(609c)가 기판표면의 금속층에서 다층배선층의 최표면까지 이어져 배선층의 전자파에 대한 밀폐를 유지하기 위한 차단벽으로 할 수 있다. 보다 다층의 경우에도 이와 같은 공정을 반복하는 것에 의해 마찬가지의 구조체를 전층에 걸쳐 형성할 수 있다.

또, 도 24의 (b)에 도시한 바와 같이, 각각의 금속의 띠형상패턴(609a),(609b),(609c)를 하층의 금속의 띠형상패턴의 노출부분을 모두 피복하도록 형성하는 것도 가능하다. 이 경우에는 밀폐성을 유지하는 벽이 여러층 중첩되게 되어 보다 밀폐성이 향상된다.

또, 도 24의 (c)에 도시한 바와 같이, 최상층의 땜납접합용의 금속패턴(616)도 마찬가지로 금속의 띠형상패턴의 노출부분을 모두 피복하도록 형성한다. 그 후, 땜납접합을 실행하면, 배선층의 측면에까지 땜납(620)이 흘러 응고하는 것에 의해 땜납의 벽이 금속층상에 중첩되어 형성되는 것에 의해 보다 확실하게 배선기판의 전자파에 대한 밀폐성을 유지할 수 있다.

상기의 제조방법에 있어서, 도 25의 (a)에 도시한 바와 같이 절연층(621)주변부에 형성하는 적층금속패턴(622)에 의한 벽을 다중으로 형성할 수 있으므로 보다 확실하게 밀폐성을 유지할 수 있다.

또, 도 ,25의 (b)에 도시한 바와 같이, 적층금속패턴(622)에 의한 벽을 기판상의 일부만을 둘러싸도록 형성하는 것 및 기판상의 여러개의 부분을 둘러싸도록 형성할 수도 있다. 이와 같이 하는 것에 의해 기판상의 필요한 부분에 개별의 밀폐성을 부여할 수 있으므로 1개의 기판상에 여러개의 개별회로를 형성하는 경우에도 밀폐가 필요한 개별회로마다 밀폐성을 부여할 수 있다. 또, 개개의 회로를 분리한 후에 밀폐성을 일괄해서 부여할 수 있다.

LSI도 배선기판의 일종으로서, 상기의 구조 및 유사공정에 의해 저EMI화 하는 것이 가능하다. 특히, CCB법과 같이 페이스다운(face-down)에 의해 기판에 접속하는 경우에는 도 26에 도시한 바와 같이 반도체로 이루어지는 기판(602)의 표면상의 접지층에 이어지는 메탈라이즈(615)와 LSI표면에 형성된 벽형상의 적층금속패턴(622) 및 LSI이면에 형성한 메탈라이즈(623)이 전기적으로 접속되는 것에 의해 LSI상의 회로 그 자체를 전자적으로 의부에서 차단할 수 있으므로 전자파를 의부로 누설하는 것 또는 반대로 외부로부터의 전자파의 영향에 의한 오동작 등을 방지하는 효과가 크다. 이 경우, LSI이면의 메탈라이즈(623)이 상술한 도전성캡(619)의 기능을 하게 된다.

또, 실장기판과 LSI의 쌍방에 본 발명의 구조를 적용하면, 외부환경으로의 전자파의 누설 및 의부환경으로부터의 전자파의 영향을 거의 완전하게 방지하는 것이 가능하게 된다.

다음에, 본 발명의 구조체를 후막 프로세스에 적용시킨 경우에 대해서 설명한다. 도 27∼도 32는 그의 1예를 도시한 도면이다.

우선, 도 27에 도시한 전원층, 접지층, 배선을 형성하기 위한 도체재료, 저항체층을 형성하기 위한 저항체재료, 유전체층을 형성하기 위한 유전체재료 및 회로기판의 제조방법에 대해서 설명한다.

도체재료로서 은(Ag)분말과 페라듐(Pd)분말로 이루어지는 금속분말 혼합물과 유기용제(α-테루피네올)에 에틸 셀룰로스를 10중량% 용해해서 얻은 비히클(vehicle)을 3개의 로울밀로 혼합하고 도체페이스트를 제작하였다. 여기서, 금속분말 혼합물에 있어서의 은분말과 파라듐분말의 비율은 중량비로 95:5 및 70:30의 2종류로 하였다. 전자가 비어와 내부패턴 형성용, 후자가 표면패턴 형성용이다. 또한, 후자의 표면패턴 형성용 도체 페이스트에는 유리분말을 3wt% 첨가하고 있다.

저항체재료로서는 산화루테늄(RuO₂)분말과 유리분말의 혼합물로 이루어지는 시판되고 있는 저항체 페이스트를 사용하였다.

저유전률 유전체재료로서 산화규소(SiO₂):79wt%, 산화붕소(B₂O₃):18wt%, 산화칼륨(KO):2wt%, 산화알루미늄(A1₂O₃):1wt%를 포함하는 붕소실리케이트 유리분말:56wt%와 필러로서의 산화알루미늄(Al₂O₃)분말:24wt%, 코디엘라이트(2MgO·2A12O3·5SiO2)분말:20wt%로 이루어지는 세라믹성분을 사용하고, 조성물과 풀리비닐 부티랄수지와 용제(부타놀)과 가소제를 알루미나 보울밀에 의해 혼합하여 유리필러계의 슬러리를 얻었다. 다음에, 그 슬러리에서 닥터블레이드(doctor blade)식 캐스팅기에 의해서 저유전률 유전체 그린시트를 제작하였다. 또한, 상기 유리 세라믹재료에 대해서 단일체(압분(壓粉)체)의 소결체로 여러 특성을 조사한 결과, 소결온도:900℃, 소결유지시간:1h, 구부림강도:240MPa, 열팽창계수:3.1×10^-6/℃, 비유전률:5.0, 유전손실(tanδ):0.3%이었다.

다음에, 도 27의 유전체층(801),(802),(803),(804)를 형성하기 위한 상기 저유전률 유전체 그린시트 4장의 소정의 위치에 NC펀칭기에 의해 도체용 비어스루홀(712-1),(712-2),(712-3) 등 및 저항체용 비어 스루홀(706-1),(706-2) 등을 뚫었다. 저항체용 비어 스루홀은 기판의 주변근방에 형성하였다. 다음에, 도체용 비어스루홀에 상기 Ag/Pd=95/5의 도체페이스트를 저항체용 비어 스루홀에 상기 저항체 페이스트를 충전하였다. 다음에, 상기 Ag/Pd=95/5의 도체페이스트를 사용해서 유전체층(801)형성용 그린시트에 접지층(703), 유전체층(802)형성용 그린시트에 전원층(702), 유전체층(804)형성용 그린시트에 접지층(705) 등의 내부도체 패턴을 인쇄하고, 다음에 이들 시트를 적층압착하고, 그 후, 대기중 분위기하에서 ∞0ㄱC의 온도에서 1시간 유지하는 소결을 실행하였다. 다음에, 소결기판표면에 상기 Ag/Pd=70/30의 도체 페이스트를 사용해서 표면도체패턴(701),(704),(711-1),(711-2),(711-3) 등을 인쇄하고, 대기중 분위기 하에서 850℃의 온도에서 10분간 유지하는 소성을 실행하여 표면도체패턴을 형성하였다. 그후, 부품을 탑재하여 도 27의 저EMI회로기판을 제조하였다. 또한, 회로기판에 있어서의 유전체는 비유전률:5.0, 유전손실(tanδ):0.4%이었다.

다른 실시예를 도 28에 도시한다.

도 28의 유전체층(801),(802),(803),(804)를 형성하기 위한 상기 저유전률 유전체 그린시트 4장의 소정의 위치에 NC펀칭기에 의해 도체용 비어 스루홀(712-1),(712-2),(712-3),(712-10) 등을, 저 항체용 비 어 스루홀(706-10) 등을 뚫었다. 다음에, 도체용 비어 스루홀에 상기 Ag/Pd=95/5의 도체 페이스트를 저항체용 비어 스루홀에 상기 저항체 페이스트를 충전하였다. 이하, 실시예1과 마찬가지로 상기 Ag/Pd=95/5의 도체 페이스트를 사용해서 유전체층(801)형성용 그린시트에 접지층(703)을, 유전체층(802)형성용 그린시트에 전원층(702)를, 유체층(804)형성용 그린시트에 접지층(705) 등의 내부 도체패턴을 인쇄하고, 다음에 이들 시트를 적층압착하고, 그 후 대기중 분위기하에서 900℃의 온도에서 1시간 유지하는 소결을 실행하였다. 다음에, 소결기판표면에 상기 Ag/Pd=70/30의 도체 페이스트를 사용해서 표면도체패턴(701),(704),(711-1),(711-2),(711-3),(711-10)등을 인쇄하고, 대기중 분위기하에서 850℃의 온도에서 10분간 유지하는 소성을 실행하여 표면도체패턴을 형성하였다. 내부의 저항체 비어 스루홀은 표면도체패턴(711-10)과 도체용 비어 스루홀(712-10)을 거쳐서 내부 접지층(703)에 접속되어 있고, 그 저항값은 도 29에 도시한 표면도체패턴(711-10)의 절단에 의해서 조절하였다. 그 후, 부품을 탑재하여 도 28의 저EMI회로기판을 제조하였다.

다른 실시예를 도 30에 도시한다.

도 30의 유전체층(801),(802),(803),(804)를 형성하기 위한 상기 저유전률 유전체 그린시트 4장의 소정의 위치에 NC펀칭기에 의해 도체용 비어 스루홀(712-1),(712-2),(712-3) 등을 뚫었다. 다음에, 도체용 비어 스루홀에 상기 Ag/Pd=95/5의 도체페이스트를 충전하었다. 다음에, 상기 Ag/Pd=95/5의 도체 페이스트를 사용해서 유전체층(801)형성용 그린시트에 접지층(703),유전체층(802)형성용 그린시트에 전원층(702), 유전체층(804)형성용 그린시트에 접지층(705) 등의 내부도체패턴을 인쇄하고, 다음에 이들 시트를 적층압착하고, 그 후, 대기중 분위기하에서 900℃의 온도에서 1시간 유지하는 소결을 실행하였다. 다음에, 소결기판표면에 상기 Ag/Pd=70/30의 도체 페이스트를 사용해서 표면도체패턴(701),(704),(711-1),(711-2),(711-3) 등을 인쇄함과 동시에 기판끝면에 상기 저항체 페이스트를 딥핑법에 의해 도포하고 그 후 대기중 분위기 하에서 850℃의 온도에서 10분간 유지하는 소성을 실행하여 표면도체패턴과 저항체(706-12)를 형성하였다. 기판끝면의 저항체의 저항값은 레이저 트리밍법에 의해 조절하였다. 그 후, 부품을 탑재하여 도 30의 저EMI회로기판을 제조하였다.

다른 실시예를 도 31에 도시한다.

도 31의 유전체층(801),(802),(803),(804)를 형성하기 위한 상기 저유전률 유전체 그린시트 4장의 소정의 위치에 NC펀칭기에 의해 도체용 비어(712-1),(712-2),(712-3),(712-10),(712-11) 등을 뚫었다. 다음에, 도체용 비어에 상기 Ag/Pd=95/5의 도체 페이스트를 충전하였다. 이하, 실시예1과 마찬가지로 상기 Ag/Pd=95/5의 도체 페이스트를 사용해서 유전체층(801)형성용 그린시트에 접지층(703)을, 유전체층(802)형성용 그린시트에 전원층(702)를, 유전체층(804)형성용 그린시트에 접지층(705) 등의 내부 도체패턴을 인쇄하고, 다음에 이들 시트를 적층압착하고, 그 후 대기중 분위기하에서 900℃의 온도에서 1시간 유지하는 소결을 실행하있다. 다음에, 소결기판표면에 상기 Ag/Pd=70/30의 도체 페이스트를 사용해서 표면도체패턴(701),(704),(711-1),(711-2),(711-3),(711-10)등을, 상기 저항체 페이스트를 사용해서 저항체(706-13) 등을 인쇄하고, 대기중 분위기하에서 850℃의 온도에서 10분간 유지하는 소성을 실행하여 표면도체패턴 및 표면저항체를 형성하였다. 표면저항체는 도체용 비어(712-10),(712-11)을 거쳐서 내부접지층(703) 및 (705)에 접속되어 있고, 그 저항값은 표면저항체 패턴의 레이저트리밍에 의해서 조절하였다. 그 후, 부품을 탑재하여 도 31의 저EMI회로기판을 제조하였다.

다른 실시예를 도 32에 도시한다.

제1의 고유전률 유전체재료로서 수산염에서 합성한 티탄산 바륨분말의 가소성분말과 유리분말의 혼합물을 상기 비히클과 3개의 로울밀로 혼합하고, 제1의 고유전률 유전체 페이스트를 제작하였다. 여기서, 티탄산 바륨분말과 유리분말의 비율은 중량비로 95:5로 하였다.

도 32의 유전체층(801),(802),(804)를 형성하기 위한 상기 저유전률 유전체 그린시트 3장의 소정의 위치에 NC펀칭기에 의해 도체용 비어(712-1),(712-2),(712-3),(712-10) 등 및 저항체용 비어(706-10) 등을 뚫었다. 저항체용 비어는 기판의 주변근방에 형성하였다. 다음에, 도체용 비어에 상기 Ag/Pd=95/5의 도체페이스트를 저항체용 비어에 상기 저항체 페이스트를 충전하였다. 다음에, 상기 Ag/Pd=95/5의 도체 페이스트를 사용해서 유전체층(801)형성용 그린시트에 접지층(703), 유전체층(802)형성용 그린시트에 전원층(702), 유전체층(802)형성용 그린시트에 접지층(705)등의 내부도체 패턴을 인쇄하였다. 유전체층(802)형성용 그린시트에는 또 상기 제1의 고유전률 유전체 페이스트를 인쇄하고, 유전체층(805)를 형성하였다. 여기서, 상기 도체용 비어 및 저항체용 비어가 접속되도록 그들의 페이스트를 사용하여 각각의 비어부의 인쇄도 실행하였다. 다음에, 이들의 시트를 적층압착하고, 그 후, 대기중 분위기하에서 900℃의 온도에서 1시간 유지하는 소결을 실행하였다. 다음에, 소결기판표면에 상기 Ag/Pd=70/30의 도체 페이스트를 사용해서 표면도체패턴(701),(704),(711-1),(711-2),(711-3),(711-10) 등을 인쇄하고, 그 후 대기중 분위기 하에서 850℃의 온도에서 10분간 유지하는 소성을 실행하여 표면도체패턴을 형성하였다. 내부의 저항체비어는 표면도체패턴(711-10)과 도체용비어(712-10)을 거 쳐서 내부 접지층(703)에 접속되어 있고, 그 저항값은 도 29에 도시한 표면도체패턴(711-10)의 절단에 의해 서 조절하였다. 그 후, 부품을 탑재하여 도 32에 도시한 전원층(702)와 접지층(705) 사이에 고유전률층(805)를 형성한 저EMI회로기판을 제조하였다. 또한, 회로기판에 있어서의 제1의 고유전률 유전체는 비유전률:500, 유전손실(tanδ):2.5% 이 었 다.

다른 실시예를 도 33에 도시한다.

제2의 고유전률 유전체재료로서 PbO, Fe₂O₃, WO₃, TiO₂를 원료로 사용하고 철텅스텐산납(Pb(Fe₂/3W1/3)O₃):75mo1%, 티탄산납(PbTiO₃):25mo1%의 고용체 조성비로 원료산화물을 보울밀로 혼합하고, 그 혼합분말을 800℃의 가소성을 실행하였다. 얻어진 철텅 스텐산납(Pb(Fe₂/3AV1/3)O₃) : 75mo1%와 티 탄산납(PbTiO₃):25mo1%의 가소분말과 폴리비닐부틸라수지와 용제(부타놀)와 가소제를 알루미나 보울밀에 의해 혼합하고, 납함유 페로브스카이트계 강유전체의 슬러리를 얻었다. 다음에, 그 슬러리에서 닥터 블레이드식 캐스팅기에 의해서 제2의 고유전률 유전체 그린시트를 제작하였다.

도 32의 유전체층(801),(802),(804)를 형성하기 위한 상기 저유전률 유전체 그린시트 3장 및 유전체층(805)를 형성하기 위한 상기 제2의 고유전률 유전체 그린시트의 소정의 위치에 NC펀칭기에 의해 도체용 비어(712-1),(712-2),(712-3),(712-10) 등 및 저항체용 비어(706-10) 등을 뚫었다. 저항체용 비어는 기판의 주변근방에 형성하였다. 다음에, 도체용 비어에 상기 Ag/Pd=95/5의 도체페이스트를 저항체용 비어에 상기 저항체 페이스트를 충전하였다. 다음에, 상기 Ag/Pd=95/5의 도체 페이스트를 사용해서 유전체층(801)형성용 그린시트에 접지층(703), 유전체층(802)형성용 그린시트에 전원층(702), 유전체층(804)형성용 그린시트에 접지층(705)등의 내부도체 패턴을 인쇄하였다. 다음에, 이들 시트를 적층압착하고 그 후, 대기중 분위기하에서 900℃의 온도에서 1시간 유지하는 소결을 실행하였다. 다음에, 소결기판표면에 상기 Ag/Pd=70/30의 도체 페이스트를사용해서 표면도체패턴(701),(704),(711-1),(711-2),(711-3),(711-10) 등을 인쇄하고, 그 후 대기중 분위기 하에서 850℃의 온도에서 10분간 유지하는 소성을 실행하여 표면도체패턴을 형성하였다. 내부의 저항체 비어는 표면도체패턴(711-10)과 도체용비어(712-10)을 거쳐서 내부 접지층(703)에 접속되어 있고, 그 저항값은 도 29에 도시한 표면도체패턴(711-10)의 절단에 의해서 조절하였다. 그후, 부품을 탑재하여 도 32에 도시한 전원층(702)와 접지층(705) 사이에 고유전률층(805)를 형성한 저EMl회로기판을 제조하였다. 또한, 회로기판에 있어서의 제2의 고유전률 유전체는 비유전률:1000, 유전손실(tanδ):13%이었다. 고유전율 유전체로서는 상기한 그 밖의 납함유 페로브스카이트형 강유전체를 사용해도 마찬가지의 효과가 얻어졌다.

본 발명은 전자기기에 있어서 탑재하는 회로기판 레벨로 불필요한 복사를 억제하므로 종래부터 I/O부, 전원코드의 공통모드 초크나 필터, 바이패스 콘덴서 등의 각종 대책부품을 불필요로 하고, 이것에 따르는 1) 코스트의 상승, 2) 체적의 증가에 의한 제품의 소형화, 박형화, 경량화 등 소위 고밀도 실장으로의 장해, 3) 대책부품의 고도화, 4) 외관 디자인 설계의 제약조건 등의 단점이 없는 전자기기를 제공할 수 있다.

또, 폴라스틱 케이스에 도금 등을 실시한 실드구조로 할 필요가 없으므로 폴라스틱 케이스의 재활용화에도 공헌할 수 있다는 효과가 있다.

또, 금후의 전자제품의 동작주파수의 증가에 대응할 수 있는 전자기기를 제공할 수 있다.

본 발명의 구조체 또는 회로기판은 회로기판 레벨에서의 불필요한 복사를 억제하는 것을 가능하게 한다.

Claims

전자부품과 적어도 한쪽이 전기적으로 접속된 제1 및 제2접지층,

상기 제1 접지층과 상기 제2접지층 사이에 마련되는 상기 전자부품과 전기적으로 접속된 전원층,

상기 제2접지층과 상기 전원층을 접합하는 유전체층 및

상기 제1 접지층과 상기 제2접지층을 전기적으로 접속하는 저항체를 구비하는 것에 의해 불필요한 복사를 억제한 기판을 이루고,

상기 기판을 케이스에 수용한 것을 특징으로 하는 전자기기.
전자부품과 전기적으로 접속된 접지층과 전원층,

상기 제2접지층과 상기 전원층을 접합하는 유전체층 및

상기 접지층과 상기 전원층 사이에 저항체층을 제1유전체층과 제2유전체층 사이에 배치하도록 마련하는 것에 의해 불필요한 복사를 억제한 기판을 이루고,

상기 기판을 케이스에 수용한 것을 특징으로 하는 전자기기.
제1 및 제2도체층,

상기 제1도체층과 상기 제2도체층 사이에 마련된 제3도체층,

상기 제1도체층과 상기 제3도체층을 접합하는 제1유전체층,

상기 제2도체층과 상기 제3도체층을 접합하는 제2유전체층 및

상기 제1도체층과 상기 제2도체층을 접합하는 저항체를 구비하는 것을 특징으로 하는 구조체.
제3항에 있어서,

상기 제1도체층과 제2도체층으로 형성하는 평행판선로를 정합종단하도록 상기 저항체를 배치한 것을 특징으로 하는 구조체.
제4항에 있어서,

상기 저항체층이 갗는 저항값R은 다음의 관계를 갖는 것을 특징으로 하는 구조체.

h:G₁-V 간의 갭길이

a:직사각형 형상의 1변의 길이

ε₀:진공중(공기중)의 유전율

εr₁:G₁-V간을 만족시키는 유전체의 비유전율

μ₀:유전체의 투자율

μr₁:유전체의 비투자율
제4항 또는 제5항에 있어서,

상기 제2유전체층이 갖는 용량값C₂를 상기 제2도체층과 상기 제3도체층이 동일전위로 되는 값으로 한 것을 특징으로 하는 구조체.
제3항∼제6항 중 어느 한항에 있어서,

상기 저항체가 갖는 저항값R과 상기 제2유전체층이 갖는 용량값C₂는 다음의 관계를 만족시키는 것을 특징으로 하는 구조체.

R ≫ 1/ωC₂

단, C₂=ε₀*εr₂*S/d

ω:저EMl화를 필요로 하는 각주파수(영역)

ε₀:진공중(공기중)의 유전율

εr₂:G2-V간을 만족시키는 유전체의 비유전율

S:도체층의 면적

d:G₂-V간의 갭길이
제3항∼제7항 중 어느 한항에 있어서,

상기 구조체가 갖는 Q값이 소정값내로 되도록 상기 저항체가 갖는 저항값R과 상기 제1유전체층이 갖는 용량값C₁은 다음의 관계를 만족시키는 것을 특징으로 하는 구조체.

Q≒ ω*C1*R

ω :저EMI화를 필요로 하는 각주파수영역
제3항∼제8항 중 어느 한항에 있어서,

상기 제1유전체층과 상기 제2유전체층이 동일 유전체로 구성되는 것을 특징으로 하는 구조체.
제3항∼제8항 중 어느 한항에 있어서,

상기 제1도체층과 상기 제3도체층 사이에 제5 도체층을 마련하여 상기 제2유전체층을 저유전율의 유전체로 한 것을 특징으로 하는 구조체.
제3,9항 또는 제10항에 있어서,

상기 저항체를 제4 도체층으로 한 것을 특징으로 하는 구조체.
제3항∼제11항 중 어느 한항에 있어서,

상기 제3도체층 또는 상기 전원층을 손싣型으로 피복하는 것을 특징으로 하는 구조체.
제1도체층, 제2도체층, 제3도체층, 제1유전체층, 제2유전체층 및 저항체층을 포함하고, 상기 제1도체층과 상기 제3도체층 사이에 상기 제1유전체층과 상기 제2유전체층의 사이에 배치된 상기 제2도체층 및 상기 저항체층을 배치하고,

상기 제1도체층과 상기 제2도체층 사이에 상기 제1유전체층을 배치해서 형성한 용량C₁및 상기 제2도체층과 상기 제3도체층 사이에 상기 제2유전체층을 배치해서 형성한 용량C₂를 상기 제2도체층을 거쳐서 직렬접속해서 형성한 용량C 및

상기 저항체층을 상기 제1유전체층과 상기 제2유전체층 사이에 배치된 상기 제2도체층의 주위에 배치해서 형성한 저항R이 병렬회로를 구성한 것을 특징으로 하는 구조체.
제1 접지층, 제2접지층, 전원층, 제1유전체층, 제2유전체층 및 저항체층을 포함하고,

상기 제1 접지층과 상기 제2접지층 사이에 상기 전원층을 배치하고, 상기 제1유전체층과 상기 제2유전체층을 각각 상기 제1 접지층과 상기 전원층 사이, 상기 제2접지층과 상기 전원층 사이에 배치해서 형성한 2개의 용량C₁, C₂를 상기 전원층을 거쳐서 직렬접속해서 구성한 용량C 및

상기 저항체층을 상기 제1 접지층과 상기 제2접지층 사이에 배치하고, 또한 상기 제1유전체층, 상기 제2유전체층 및 상기 전원층의 주위에 배치해서 형성한 저항R이 병렬회로를 구성한 것을 특징으로 하는 회로기판.
제1도체층, 제2도체층, 제3도체층, 제1유전체층, 제2유전체층 및 저항체층을 포함하고, 상기 제1도체층과 상기 제3도체층 사이에 상기 제1유전체층과 상기 제2유전체층 사이에 배치한 상기 제2도체층 및 상기 저항체층을 배치하고,

상기 제1도체층과 상기 제2도체층 사이에 상기 제1유전체층을 배치해서 형성한 용량C1 및 상기 제2도체층과 상기 제3도체층 사이에 상기 제2유전체층을 배치해서 형성한 용량C₂를 상기 제2도체층을 거쳐서 직렬접속해서 형성한 용량C 및

상기 저항체층을 상기 제1유전체층과 상기 제2유전체층 사이에 배치된 상기 제2도체층의 주위에 배치해서 형성한 저항R이 병렬회로를 구성하고,

상기 제1도체층과 상기 제2도체층, 상기 제2도체층과 상기 제3도체층 및 상기 제1도체층과 상기 제3도체층으로 형성되는 3개의 평행판선로 중에서 상기 제1도체층과 상기 제3도체층으로 형성하는 평행판선로의 끝부주변에 상기 저항체층을 배치해서 정합종단저항R₀과 동일한 상기 저항R을 형성한 것을 특징으로 하는 구조체.
제1 접지층, 제2접지층, 전원층, 제1유전체층, 제2유전체층 및 저항체층을 포함하고,

상기 제1 접지층과 상기 제2접지층 사이에 상기 전원층을 배치하고, 상기 제1유전체층과 상기 제2유전체층을 각각 상기 제1 접지층과 상기 전원층 사이, 상기 제2접지층과 상기 전원층 사이에 배치해서 형성한 2개의 용량C₁, C₂를 상기 전원층을 거쳐서 직렬접속해서 구성한 용량C 및

상기 저항체층을 상기 제1 접지층과 상기 제2접지층 사이에 배치하고, 또한 상기 제1유전체층, 상기 제2유전체층 및 상기 전원층의 주위에 배치해서 형성한 저항R이 병렬회로를 구성하고,

상기 제1 접지층과 상기 전원층, 상기 전원층과 상기 제2접지층 및 상기 제1 접지층과 상기 제2접지층으로 형성되는 3개의 평행판선로 중에서 상기 제1접지층과 상기 제2접지층으로 형성하는 평행판선로의 끝부주변에 상기 저항체층을 배치해서 정합종단저항R₀과 동일한 상기 저항R을 형성한 것올 특징으로 하는 회로기판.
제1도체층, 제2도체층, 상기 제1도체층과 상기 제2도체층 사이에 마련되는 상기 유전체층 및 상기 저항체층으로 구성되는 것을 특징으로 하는 구조체.
제1도체층, 제2도체층, 제1유전체층, 제2유전체층 및 저항체층을 포함하고,

상기 제1도체층과 상기 제2도체층 사이에 상기 저항체층과 상기 제1유전체층과 상기 제2유전체층을 배치하고,

상기 저항체층을 상기 제1유전체층과 상기 제2유전체층 사이에 배치한 구조로 형성한 것을 특징으로 하는 구조체.
적어도 접지층과 전원층으로 이루어지는 배선기판 또는 상기 배선기판을 다층으로 한 다층배선기판을 형성한 후에 상기 배선기판 또는 다층 배선기판의 측면에 또는 상기 접지층과 전원층에 있어서의 배선영역의 외조부의 적어도 일부에 저항체층을 형성하는 공정을 포함하는 것을 특징으로 하는 회로기판의 제조방법.
접지층용 도체와 전원층용 도체 사이에 유전체층을 형성하는 유전체로 되전단계의 유전체 전구체를 개재시켜서 적층접착시킬 때에 저항체층용 전구체를 상기 유전체 전구체내의 적절한 개소에 배치해 두는 공정을 포함하는 것을 특징으로 하는 회로기판의 제조방법.
접지층용 도체와 전원층용 도체 사이에 유전체층을 형성하는 유전체로 되전단계의 유전체 전구체를 개재시켜서 적층접착시키거나 또는 이것을 포함해서 다층형성한 후에 적층접착 또는 다층 적층접착체의 측면에 또는 상기 접지층과 전원층의 배선영역의 외주부의 적어도 일부에 저항체층을 형성하고, 그 후에 상기 접지층용 도체 사이, 전원층용 도체 사이를 필요에 따라서 전기적으로 층간 접속하는 공정을 포함하는 것을 특징으로 하는 회로기판의 제조방법.
접지층용 도체와 전원층용 도체 사이에 유전체층을 형성하는 유전체로 되전단계의 유전체 전구체를 개재시켜서 적층접착시키거나 또는 이것을 포함해서 다층형성한 후에 상기 접지층용 도체 사이, 전원층용 도체 사이를 필요에 따라서 전기적으로 층간접속하고 그 후에 적층접착 또는 다층 적층접착체의 측면에 또는 상기 접지층과 전원층의 배선영역의 외주부의 적어도 일부에 저항체층을 형성하는 공정올 포함하는 것을 특징으로 하는 회로기판의 제조방법.
유전체 또는 유전체를 개재한 도체층으로 이루어지는 베이스기판에 배선층 또는 저항체층을 형성하는 제1의 공정 및

상기 형성된 층의 배선 사이 또는 배선-저항체 사이나 저항체사이를 절연재료로 절연하고, 배선층 또는 저항체층의 노출을 실행하여 적층판을 작성하는 제2의 공정을 포함하는 것을 특징으로 하는 회로기판의 제조방법.
청구항 24에 있어서의 제2의 공정후에 배선층 또는 저항체층을 형성하는 상기 제1의 공정 및

적층판을 형성하는 상기 제2의 공정을 반복해서 실시하는 것에 의해 저항체를 갖는 다층의 회로기판을 제조하는 것을 특징으로 하는 회로기판의 제조방법.
유전체 또는 유전체를 개재한 도체층으로 이루어지는 베이스기판에 소정의 홈가공을 한 절연층을 형성하는 제1의 공정 및

상기 형성된 절연층의 홈내와 표면에 배선층 또는 저항체층을 형성하여 적층판을 작성하는 제2의 공정을 포함하는 것을 특징으로 하는 회로기판의 제조방법.
제1도체층,제2도체층, 제3도체층, 제1유전체층, 제2유전체층 및 저항체층을 갖고,

상기 제1도체층과 상기 제3도체층 사이에 상기 제1유전체층과 상기 제2 유전체층 사이에 배치한 상기 제2도체층과 상기 저항체층을 배치하고,

상기 제1도체층과 상기 제3도체층 사이에 용량성분과 저항성분을 형성해서 이루어지는 저EMI회로를 기판상에 형성함에 있어서,

도체층으로서 금속층, 유전체층으로서 무기물 또는 유기물, 저항체층으로서 무기물층을 사용하고, 이들을 기판상에 적층하는 것에 의해서 다층 배선구조를 형성하고,

또, 기판상의 유전체층의 외주 또는 유전체층중에 자폐선형상으로 도체로 이루어지는 벽형상의 구조체를 형성하고,

상기 구조체에 의해 다른 여러층의 도체층을 저항체층을 거쳐서 전기적으로 접속한 것을 특징으로 하는 회로기판.
제26항에 있어서,

기판 외조부 또는 기판상의 원하는 부분의 유전체층을 부분적으로 제거하는 것에 의해 형성되는 유전체층의 측면은

동일 유전체층에 있어서 자페선을 형성하도록 배치되고 적어도 기판표면의 일부 또는 전체를 상기 측면이 둘러싸고,

상기 측면상에 측면의 상단부 및 하단부에 이어지는 유전체층 또는 기판표면의 일부를 유전체층의 측면을 따라서 도체층이 자폐선형상 패턴으로 형성되고,

그 위에 유전체층과 도체층이 형성되고, 상층의 도체층의 하단부분이 하층의 도체층의 상층부분에 중첩되도록 배치되는 구조를 여러개의 층에 걸쳐서 반복해서 형성하고,

여러개의 도체층에 걸쳐서 도체층이 유전체층의 측면 및 표면의 일부를 통해서 연속해서 이루어지는 것에 의해 여러개의 유전체층의 측면을 도체층으로 이루어지는 벽형상 구조체로 피복하고,

상기 구조체에 의해 특정 도체층에 마련한 저항층을 사용해서 형성한 고저항영역을 거쳐서 여러개의 도체층 사이를 전기적으로 접속한 것을 특징으로 하회로기판.
제26항에 있어서,

도체층상의 유전체 가장자리층을 제거하는 것에 의해 유전체층의 측벽을 형성하고,

그 위에 형성되는 제1도체층을 상기 측벽의 일부 내지 전체를 피복하고 또한 유전체층의 외조부의 가장자리도 피복하도록 도체층을 유전체층 외조를 따른 띠형상의 자폐선 패턴으로서 남기고, 또 그 위에 제2도체층을 형성하고,

제1유전체층 패턴의 외조부의 내측에 상층의 유전체층의 외주부가 위치하도록 유전체층의 측벽을 형성하고,

제2유전체층상에 형성되는 제2도체층은 제2의 유전체층이 제거된 부분의 바닥부에 있어서 제1도체층과 중첩되도록 마련하고,

이들 절연층의 계단형상 또는 사면형상 구조 및 이것을 따른 도체층이 기판의 배선층의 일부 또는 전체의 층에 걸쳐서 반복 형성되고, 도체층의 상단 및 하단이 접지층 또는 전원층에 저항체층에 의한 고저항영역을 거쳐서 접속된 것을 특징으로 하는 회로기판.
2개의 접지 도체층의 층 사이에 전원 도체층과 저항체층를 배치하고, 상기 전원 도체층을 2개의 접지 도체층에 대해 유전체층을 거쳐서 배치하고, 상기 저항체층을 상기 유전체층의 주변에 배치하고,2개의 접지 도체층에 접속하는 구조를 특징으로 하는 저EMI회로에 있어서,

도체층을 은(Ag) 또는 파라듐(Pd) 또는 동(Cu) 또는 금(Au) 또는 그들의 합금 또는 그들의 혼합물로 이루어지는 금속과 유기용제에 용해된 유기고분자 수지의 혼합물인 도체페이스트를 후막인쇄법에 의해 형성하고, 저항체층을 산화루테늄(RuO₂) 또는 산화루테늄을 포함하는 화합물과 유기용제에 용해된 유기고분자 수지의 혼합물인 저항페이스트를 후막인쇄법에 의해 형성하고, 유전체층으로서는 저유전율 유전체층에 유리세라믹을 사용하여 고비유전률 유전체층에 페러브스카이트형 강유전체를 사용한 것을 특징으로 하는 회로기판의 제조방법.
제29항에 있어서,

상기 저유전률 유전체를 그린시트로서 형성하고 그 그린시트의 소정위치에 비어를 뚫고 그 비어에 상기 도체 및 저항체 페이스트를 구멍을 메우기 위해 충전하는 공정 후, 그들 시트를 적층압착하고 소결하는 것을 포함하는 것을 특징으로 하는 회로기판의 제조방법.
제29항에 있어서,

상기 저유전률 유전체를 그린시트로서 형성하고, 그 그린시트의 소정위치에 비어를 뚫고, 그 비어에 상기 도체 페이스트를 구멍을 매립하기 위해 충전하는 공정 및

그들 시트를 적층압착 및 소결하고 그 후, 그 소결체 기판표면에 상기 저항체 페이스트를 인쇄 소성하는 꽁정을 포함하는 것을 특징으로 하는 회로기판의 제조방법.
제29항에 있어서,

상기 유전체층을 그린시트로서 형성하고, 상기 그린시트의 소정위치에 비어를 뚫고, 상기 비어에 상기 도체를 충전함과 동시에 도체패턴을 인쇄하고, 그들시트를 적층 압착 및 소결하고, 그 후 기판단면에 노출하는 내부의 도체패턴과 접촉하도록 상기 저항체 페이스트를 인쇄 또는 딥핑법에 의해 형성한 후 소성해서 저항체를 형성하는 것을 특징으로 하는 회로기판의 제조방법.