KR100753231B1 - 회로 기판 및 그 제조방법 - Google Patents

Abstract

본 발명은 생산성이 좋고, 저렴함과 동시에, 저항체의 트리밍이 용이한 회로 기판 및 그 제조방법을 제공하는 것이다.

본 발명의 회로 기판은, 세라믹의 복수의 절연층(2)으로 이루어지는 다층 기판(1)과, 이 다층 기판(1)에 설치된 배선 패턴(3)과, 다층 기판(1)의 적층내에 설치된 저항체(5a, 5b)를 구비하고, 다층 기판(1)을 형성하는 절연층(2)에는 저항체(5a, 5b)와 대향하는 위치에 비아홀(1b)이 설치되어 비아홀(1b)을 통하여 저항체(5a, 5b)의 트리밍을 가능하게 하였기 때문에, 다층 기판(1)의 형성후, 저항체(5a, 5b)의 트리밍이 가능하게 되어, 종래에 비하여 다층 기판(1), 배선 패턴(3) 및 저항체(5a, 5b)의 제조가 용이하여 생산성이 좋고, 저렴함과 동시에, 트리밍을 비아홀(1b)을 통하여 행할 수 있기 때문에, 절연층(2)을 깎는 일 없어, 트리밍이 용이한 것을 얻을 수 있다.

Description

회로 기판 및 그 제조방법{CIRCUIT BOARD AND METHOD OF PRODUCING}

도 1은 본 발명의 회로 기판의 주요부 단면도,

도 2는 본 발명의 회로 기판의 제조방법에 관한 제 1 공정을 나타내는 설명도,

도 3은 본 발명의 회로 기판의 제조방법에 관한 제 2 공정을 나타내는 설명도,

도 4는 본 발명의 회로 기판의 제조방법에 관한 제 3 공정을 나타내는 설명도,

도 5는 본 발명의 회로 기판의 제조방법에 관한 제 4 공정을 나타내는 설명도,

도 6은 종래의 회로 기판의 주요부 단면도,

도 7은 종래의 회로 기판의 제조방법에 관한 제 1 공정을 나타내는 설명도,

도 8은 종래의 회로 기판의 제조방법에 관한 제 2 공정을 나타내는 설명도,

도 9는 종래의 회로 기판의 제조방법에 관한 제 3 공정을 나타내는 설명도이다.

※ 도면의 주요부분에 대한 부호의 설명

1 : 다층 기판 1a, 1b : 비아홀

2 : 절연층 2a : 제 1 세라믹 그린 시트

2b : 제 2 세라믹 그린 시트 2c : 제 3 세라믹 그린 시트

3 : 배선 패턴 4 : 접속도체

5a, 5b : 저항체 6 : 시일링부

7 : 전자부품

본 발명은 근거리 무선장치 등의 여러가지 전자기기나 전자회로 유닛 등에 적용하기 적합한 회로 기판 및 그 제조방법에 관한 것이다.

종래의 회로 기판 및 그 제조방법에 관한 도면을 설명하면 도 6은 종래의 회로 기판의 주요부 단면도, 도 7은 종래의 회로 기판의 제조방법에 관한 제 1 공정을 나타내는 설명도, 도 8은 종래의 회로 기판의 제조방법에 관한 제 2 공정을 나타내는 설명도, 도 9는 종래의 회로 기판의 제조방법에 관한 제 3 공정을 나타내는 설명도이다.

다음에 종래의 회로 기판의 구성을 도 6에 의거하여 설명하면 다층 기판(51)은 알루미나 기판(52)과, 이 알루미나 기판(52)상에 설치된 유리로 이루어지는 복수의 절연층(53)으로 형성되어 있다.

또 다층 기판(51)의 표면과 적층내에는 배선 패턴(54)이 설치되고, 표면과 적층내의 배선 패턴(54) 사이는 접속도체(55)에 의하여 접속됨과 동시에, 다층 기 판(51)의 적층내에는 배선 패턴(54)에 접속되고, 또한 절연층(53)으로 덮힌 저항체(56)가 설치되고, 또한 다층 기판(51)의 표면에는 전자부품(57)이 탑재되어 종래의 회로 기판이 형성되어 있다.

다음에, 종래의 회로 기판의 제조방법을 도 7 ∼ 도 9에 의거하여 설명하면, 먼저 도 7에 나타내는 바와 같이 알루미나 기판(52)상에는 도전 페이스트를 인쇄한 후, 도전 페이스트를 소성하여 배선 패턴(54)을 형성하고, 그런 다음 저항 페이스트를 인쇄한 후, 저항 페이스트를 소성하여 저항체(56)를 형성한다.

다음에 도 8에 나타내는 바와 같이 알루미나 기판(52)과 배선 패턴(54)과 저항체(56)상에는 유리 페이스트를 인쇄한 후, 유리 페이스트를 소성하여 1층째의 절연층(53)을 형성한다.

다음에 도 9에 나타내는 바와 같이 1층째의 절연층(53)상에는 유리 페이스트를 인쇄한 후, 유리 페이스트를 소성하여 2층째의 절연층(53)를 형성하고, 그런 다음, 2층째의 절연층(53)상에는 유리 페이스트를 인쇄한 후, 유리 페이스트를 소성하여 3층째의 절연층(53)을 형성하고, 또한 3층째의 절연층(53)상에는 도전 페이스트를 인쇄한 후, 도전 페이스트를 소성하여 배선 패턴(54)을 형성하고, 그런 다음, 전자부품(57)을 탑재하면 종래의 회로 기판의 제조가 완료된다.

또 종래의 회로 기판 및 그 제조방법에 있어서는, 저항체(56)의 트리밍이 도 7에 나타내는 저항체(56)를 소성한 후, 또는 도 8에 나타내는 1층째의 절연층(53)을 형성한 후에 행하도록 되어 있으나, 어느 경우도, 트리밍된 후에 2층째, 3층째의 절연층(53)과 표면에 형성되는 배선 패턴(54)의 각각은 다른 공정에서 인쇄와 소성에 의해 형성되기 때문에, 그 제조가 번거롭고, 생산성이 나쁘며, 고비용이 될 뿐만 아니라, 다층 기판(51)이 형성된 후에 저항체(56)의 트리밍을 행하는 경우는, 절연층(53)을 깎을 필요가 있어, 그 작업성이 나빠진다.

종래의 회로 기판 및 그 제조방법에 있어서는, 저항체(56)가 트리밍된 후에 2층째, 3층째의 절연층(53)과 표면에 형성되는 배선 패턴(54)의 각각은 다른 공정에서 인쇄와 소성에 의하여 형성되기 때문에, 그 제조가 번거롭고, 생산성이 나쁘며, 고비용이 될 뿐만 아니라, 다층 기판(51)이 형성된 후에 저항체(56)의 트리밍을 행하는 경우는 절연층(53)을 깎을 필요가 있어, 그 작업성이 나빠진다는 문제가 있다.

따라서, 본 발명은 생산성이 좋고, 저렴함과 동시에, 저항체의 트리밍이 용이한 회로 기판 및 그 제조방법을 제공하는 것을 목적으로 한다.

상기 과제를 해결하기 위한 제 1 해결수단으로서, 세라믹의 복수의 절연층으로 이루어지는 다층 기판과, 이 다층 기판의 표면과 적층내에 설치된 배선 패턴과, 이 배선 패턴에 접속된 상태에서 상기 다층 기판의 적층내에 설치된 저항체를 구비하고, 상기 다층 기판을 형성하는 상기 절연층에는 상기 저항체와 대향하는 위치에, 상기 저항체의 표면을 노출하기 위한 비아홀이 설치되고, 상기 비아홀을 통하여 상기 저항체의 트리밍을 가능하게 한 구성으로 하였다.

또 제 2 해결수단으로서, 상기 비아홀내에는 유리, 또는 절연수지로 이루어지는 시일링부가 설치된 구성으로 하였다.

또 제 3 해결수단으로서, 상기 비아홀의 상부에는 상기 배선 패턴에 접속된 상태로 전자부품이 배치된 구성으로 하였다.

또 제 4 해결수단으로서, 청구항 1에 기재된 회로 기판을 구비하고, 상기 배선 패턴과 상기 저항체가 설치된 상기 절연층을 형성하기 위한 제 1 세라믹 그린 시트에는 표면에 상기 배선 패턴이 설치되고, 또한 상기 저항체와 대향하는 위치에 상기비아홀을 설치한 상기 절연층을 형성하기 위한 제 2 세라믹 그린 시트를 겹친 후, 또는 상기 배선 패턴과 상기 저항체가 설치된 상기 절연층을 형성하기 위한 상기 제 1 세라믹 그린 시트에는 상기 저항체와 대향하는 위치에 상기 비아홀을 설치한 상기 절연층을 형성하기 위한 상기 제 2 세라믹 그린 시트가 겹쳐지고, 상기 제 2 세라믹 그린 시트의 표면에 상기 배선 패턴을 형성한 후, 상기 배선 패턴, 상기 저항체 및 상기 제 1, 제 2 세라믹 그린 시트를 동시에 소성하고, 그런 다음 상기 비아홀을 통하여 상기 저항체의 트리밍을 행하도록 한 제조방법으로 하였다.

또 제 5 해결수단으로서, 상기 저항체의 트리밍을 행한 후, 상기 비아홀내에는 유리, 또는 절연수지가 충전된 후, 상기 유리는 소성됨과 동시에, 상기 절연수지는 가열에 의해 경화시켜 상기 비아홀을 막는 시일링부를 형성한 제조방법으로 하였다.

본 발명의 회로 기판 및 그 제조방법에 관한 도면을 설명하면 도 1은 본 발명의 회로 기판의 주요부 단면도, 도 2는 본 발명의 회로 기판의 제조방법에 관한 제 1 공정을 나타내는 설명도, 도 3은 본 발명의 회로 기판의 제조방법에 관한 제 2 공정을 나타내는 설명도, 도 4는 본 발명의 회로 기판의 제조방법에 관한 제 3 공정을 나타내는 설명도, 도 5는 본 발명의 회로 기판의 제조방법에 관한 제 4 공정을 나타내는 설명도이다.

다음에 본 발명의 회로 기판의 구성을 도 1에 의거하여 설명하면, 다층 기판(1)은 저온 소성 세라믹(LTCC) 등의 세라믹으로 이루어지는 복수(3층)의 절연층(2)의 적층에 의하여 형성되고, 두께 방향으로 설치된 복수의 작은 비아홀(via hole, 1a)과 큰 비아홀(1b)을 가진다.

또, 다층 기판(1)의 표면과 적층내에는 배선 패턴(3)이 설치되고, 표면과 적층내의 배선 패턴(3)사이는 비아홀(1a)에 설치된 접속도체(4)에 의하여 접속됨과 동시에, 다층 기판(1)의 적층내에는 배선 패턴(3)에 접속된 두꺼운 막으로 이루어지는 복수의 저항체(5a, 5b)가 설치되어 있다.

이 저항체(5a, 5b)의 상부에는 비아홀(1b)이 대향한 위치에 있어서 저항체(5a, 5b)의 표면이 노출된 상태가 되어, 비아홀(1b)을 통하여 저항체(5a, 5b)의 트리밍이 가능하고, 트리밍된 후, 비아홀(1a, 1b)내에는 유리, 또는 절연수지로 이루어지는 시일링부(sealing, 6)가 설치되어 있다.

IC 부품 등으로 이루어지는 전자부품(7)은 다층 기판(1)의 표면에 설치된 배선 패턴(3)에 접속된 상태로 탑재되어 원하는 전기회로가 형성됨과 동시에, 이 전자부품(7)의 적어도 하나는 비아홀(1a 또는 1b)의 상부에 배치되어 본 발명의 회로 기판이 형성되어 있다.

이와 같은 구성을 가지는 본 발명의 회로 기판은, 여기서는 도시 생략하나, 전기기기의 마더 기판상에 탑재되고, 다층 기판(1)의 하면에 설치한 배선 패턴(단 자) (3)이 마더 기판의 회로 패턴에 납땜되어 회로 기판이 면설치되게 되어 있다.

또한 이 실시예에서는 절연층(2)이 3층인 것으로 설명하였으나, 2층, 또는 4층 이상의 것이어도 좋고, 또 저항체(5a, 5b)는 어느 한쪽이어도 좋고, 또한 4층 이상의 경우에 있어서는, 저항체를 적층내의 적절한 부분에 설치하여도 좋다.

다음에 본 발명의 회로 기판의 제조방법을 도 1 ∼ 도 5에 의거하여 설명하면먼저, 도 2에 나타내는 바와 같이 비아홀(1a)을 설치한 절연층(2)을 형성하기 위한 제 1 세라믹 그린 시트(2a)를 준비하고, 이 제 1 세라믹 그린 시트(2a)의 표면에는 배선 패턴(3)을 형성하기 위한 도전 페이스트가 인쇄됨과 동시에, 이 도전 페이스트에 접속된 상태, 저항체(5a)를 형성하기 위한 저항 페이스트가 인쇄된다.

다음에 도 3에 나타내는 바와 같이, 비아홀(1a, 1b)을 설치한 제 2 세라믹 그린 시트(2b)가 제 1 세라믹 그린 시트(2a)상에 겹쳐진 후, 제 2 세라믹 그린 시트(2b)의 표면에는 배선 패턴(3)을 형성하기 위한 도전 페이스트가 인쇄됨과 동시에, 이 도전 페이스트에 접속된 상태, 저항체(5b)를 형성하기 위한 저항 페이스트가 인쇄되고, 또 비아홀(1a)내에는 접속도체(4)를 형성하기 위한 도전 페이스트가 충전된다.

이때 제 2 세라믹 그린 시트(2b)에 설치된 비아홀(1b)은 저항체(5a)에 대향한 상태로 되어 있다.

또한 여기서는 제 2 세라믹 그린 시트(2b)가 제 1 세라믹 그린 시트(2a)상에 겹쳐진 후, 제 2 세라믹 그린 시트(2b)상에 도전 페이스트와 저항 페이스트를 설치한 것으로 설명하였으나, 도전 페이스트와 저항 페이스트를 제 2 세라믹 그린 시트 (2b)상에 설치한 후, 제 2 세라믹 그린 시트(2b)를 제 1 세라믹 그린 시트(2a)상에 겹치도록 하여도 좋다.

다음에 도 4에 나타내는 바와 같이, 비아홀(1a, 1b)을 설치한 제 3 세라믹 그린 시트(2c)가 제 2 세라믹 그린 시트(2b)상에 겹쳐진 후, 제 3 세라믹 그린 시트(2c)의 표면에는 배선 패턴(3)을 형성하기 위한 도전 페이스트가 인쇄됨과 동시에, 비아홀(1a) 내에는 접속도체(4)를 형성하기 위한 도전 페이스트가 충전된다.

이때 제 3 세라믹 그린 시트(2c)에 설치된 비아홀(1b)은, 저항체(5a)에 대향한 상태로 되어 있다.

또한 여기서는 제 3 세라믹 그린 시트(2c)가 제 2 세라믹 그린 시트(2b) 상에 겹쳐진 후, 제 3 세라믹 그린 시트(2c) 상에 도전 페이스트를 설치한 것으로 설명하였으나, 도전 페이스트를 제 3 세라믹 그린 시트(2c)상에 설치한 후, 제 3 세라믹 그린 시트(2c)를 제 2 세라믹 그린 시트(2c)상에 겹치도록 하여도 좋다.

다음에 이와 같은 상태(3층이 겹쳐진 상태)에서 배선 패턴(3), 접속도체(4), 저항체(5a, 5b) 및 제 1 ∼ 제 3 세라믹 그린 시트(2a, 2b, 2c)가 대략 850℃에서 동시에 소성된 후, 레이저 등의 절삭장치에 의하여 비아홀(1b)을 통하여 저항체(5a, 5b)의 트리밍을 행한다.

다음에 도 5에 나타내는 바와 같이 저항체의 트리밍을 행한 후, 비아홀(1b) 내에는 유리의 시일링부(6)를 형성하기 위한 유리 페이스트, 또는 절연수지의 시일링부(6)를 형성하기 위한 열경화성 절연수지 페이스트가 충전된 후, 유리 페이스트는 약 600℃에서 소성됨과 동시에, 열경화성 절연수지 페이스트는 약 200℃에서 가열되어 경화시킴으로써 비아홀(1b)을 폐쇄하는 시일링부(6)를 형성한다.

그리고 도 1에 나타내는 바와 같이 다층 기판(1)의 표면에는 전자부품(7)이 탑재되면 본 발명의 회로 기판의 제조가 완료된다.

본 발명의 회로 기판은, 세라믹의 복수의 절연층으로 이루어지는 다층 기판과, 이 다층 기판의 표면과 적층내에 설치된 배선 패턴과, 이 배선 패턴에 접속된 상태로 다층 기판의 적층내에 설치된 저항체를 구비하고, 다층 기판을 형성하는 절연층에는 저항체와 대향하는 위치에, 저항체의 표면을 노출하기 위한 비아홀이 설치되어, 비아홀을 통하여 저항체의 트리밍을 가능하게 하였기 때문에, 다층 기판의 형성후, 저항체의 트리밍이 가능하게 되어 종래에 비하여 다층 기판, 배선 패턴 및 저항체의 제조가 용이하여 생산성이 좋고, 저렴함과 동시에 트리밍을 비아홀을 통하여 행할 수 있기 때문에, 절연층을 깎는 일이 없어, 트리밍이 용이한 것을 얻을 수 있다.

또 비아홀내에는 유리 또는 절연수지로 이루어지는 시일링부가 설치되었기 때문에 먼지나 습기 등으로부터 저항체를 시일링부로 보호할 수 있어, 성능이 양호한 것이 얻어진다.

또 비아홀의 상부에는 배선 패턴에 접속된 상태로 전자부품이 배치되었기 때문에 스페이스 팩터가 좋아져 소형화할 수 있다.

또 회로 기판을 구비하고, 배선 패턴과 저항체가 설치된 절연층을 형성하기 위한 제 1 세라믹 그린 시트에는 표면에 배선 패턴이 설치되고, 또한 저항체와 대향하는 위치에 비아홀을 설치한 절연층을 형성하기 위한 제 2 세라믹 그린 시트를 겹친 후, 또는 배선 패턴과 저항체가 설치된 절연층을 형성하기 위한 제 1 세라믹 그린 시트에는 저항체와 대향하는 위치에 비아홀을 설치한 절연층을 형성하기 위한 제 2 세라믹 그린 시트가 겹치고, 제 2 세라믹 그린 시트의 표면에 배선 패턴을 형성한 후, 배선 패턴, 저항체 및 제 1, 제 2 세라믹 그린 시트를 동시에 소성하고, 그런 다음, 비아홀을 통하여 저항체의 트리밍을 행하도록 하였기 때문에 다층 기판의 형성후, 저항체의 트리밍이 가능하게 되어 종래에 비하여 다층 기판, 배선 패턴 및 저항체의 제조가 용이하여 생산성이 좋고, 저렴함과 동시에, 트리밍을 비아홀을 통하여 행할 수 있기 때문에, 절연층을 깎는 일이 없어 트리밍이 용이한 것을 얻을 수 있다.

또 저항체의 트리밍을 행한 후, 비아홀내에는 유리, 또는 절연수지가 충전된 후, 유리는 소성됨과 동시에 절연수지는 가열에 의하여 경화시켜 비아홀을 막는 시일링부를 형성하였기 때문에, 먼지나 습기 등으로부터 저항체를 시일링부로 보호할 수 있어, 성능이 양호한 것을 얻을 수 있다.

Claims (5)

1. 세라믹의 복수의 절연층이 적층되어 형성되는 다층 기판과,

   상기 다층 기판의 표면과 적층내에 설치된 배선 패턴과,

   상기 배선 패턴에 접속된 상태에서 상기 다층 기판의 적층 내에 설치된 저항체를 구비하고,

   상기 다층 기판을 구성하는 상기 절연층에는,

   상기 저항체와 대향하는 위치에 상기 저항체의 표면을 노출하기 위한 비아홀이 설치되어, 상기 비아홀을 통하여 상기 저항체의 트리밍을 가능하게 한 것을 특징으로 하는 회로 기판.
2. 제 1항에 있어서,

   상기 비아홀 내에는 유리 또는 절연수지로 이루어지는 시일링부가 설치된 것을 특징으로 하는 회로 기판.
3. 제 1항 또는 제 2항에 있어서,

   상기 비아홀의 상부에는, 상기 배선 패턴에 접속된 상태로 전자부품이 배치된 것을 특징으로 하는 회로 기판.
4. 제 1항에 기재된 회로 기판을 구비하고, 상기 배선 패턴과 상기 저항체가 설치된 상기 절연층을 형성하기 위한 제 1 세라믹 그린 시트에는 표면에 상기 배선 패턴이 설치되고, 또한 상기 저항체와 대향하는 위치에 상기 비아홀을 설치한 상기 절연층을 형성하기 위한 제 2 세라믹 그린 시트를 겹친 후, 또는 상기 배선 패턴과 상기 저항체가 설치된 상기 절연층을 형성하기 위한 상기 제 1 세라믹 그린 시트에는 상기 저항체와 대향하는 위치에 상기 비아홀을 설치한 상기 절연층을 형성하기 위한 상기 제 2 세라믹 그린 시트가 겹쳐지고, 상기 제 2 세라믹 그린 시트의 표면에 상기 배선 패턴을 형성한 후, 상기 배선 패턴, 상기 저항체 및 상기 제 1, 제 2 세라믹 그린 시트를 동시에 소성하고, 그런 다음에 상기 비아홀을 통하여 상기 저항체의 트리밍을 행하도록 한 것을 특징으로 하는 회로 기판의 제조방법.
5. 제 4항에 있어서,

   상기 저항체의 트리밍을 행한 후, 상기 비아홀내에는 유리, 또는 절연수지가 충전된 후, 상기 유리는 소성됨과 동시에, 상기 절연수지는 가열에 의하여 경화시켜, 상기 비아홀을 막는 시일링부를 형성한 것을 특징으로 하는 회로 기판의 제조방법.

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