JPH0716099B2 - 多層回路パッケージ及びその製造方法 - Google Patents

多層回路パッケージ及びその製造方法

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JPH0716099B2 JP3055536A JP5553691A JPH0716099B2 JP H0716099 B2 JPH0716099 B2 JP H0716099B2 JP 3055536 A JP3055536 A JP 3055536A JP 5553691 A JP5553691 A JP 5553691A JP H0716099 B2 JPH0716099 B2 JP H0716099B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、内部回路素子を持つ
カード及びボードなどの多層回路パッケージ及びその製
造方法に関し、特に構造的に一体埋め込み型の薄膜コン
デンサ手段を持つ多層回路のカードやボードに関する。
実施例では、多層セラミック回路パッケージなどの多層
回路パッケージあるいは、ポリイミドや、エポキシ含浸
ガラス・クロスの多層構造材を持つ多層回路パッケージ
に、少なくともパワー・コア、グラウンド・コア、第１
薄膜信号コア、第２薄膜信号コア、及びそれらの間の薄
膜誘電体が載置され、第１及び第２の薄膜信号コアと誘
電薄膜が薄膜コンデンサを形成する。
【０００２】
【従来の技術】電子回路には、抵抗器、コンデンサ、コ
イル、ダイオード、トランジスタなど数千あるいは数百
万もの電子回路素子を収容できる。回路素子は各々相互
に接続して回路を形成し、個々の回路を相互に接続して
機能ユニットを構成しなければならない。電力や信号は
これらの相互接続によって供給される。各機能ユニット
は機械的に支持し構造的に保護する必要がある。電気回
路は、機能させるには電気エネルギを要し、機能を維持
するには熱エネルギの除去を要する。回路素子及び回路
の保護・収容・冷却・相互接続には、チップ、モジュー
ル、回路カード、回路ボードなどの超小型電子パッケー
ジが用いられる。
【０００３】集積回路内では、集積回路チップによっ
て、回路素子と回路素子、回路と回路の相互接続、放
熱、機械的保護が行われる。モジュール内に封止された
このチップは第１レベル・パッケージと呼ばれる。
【０００４】このほかパッケージ・レベルは少なくとも
１つある。この第２レベル・パッケージは回路カードで
ある。回路カードは少なくとも３つの機能に必要であ
る。第１に、所望の機能を実行するために必要な回路ま
たはビットの総カウントが第１レベル・パッケージすな
わちチップのカウントを超えるので、回路カードが用い
られる。第２に、第２レベル・パッケージすなわち回路
ボードは、第１レベル・パッケージすなわちチップやモ
ジュールに簡単には組み込めない構成素子のためのサイ
トを提供する。こうした構成素子には、コンデンサ、精
密抵抗器などがある。第３に、回路ボードは、他の回路
素子との間で信号を相互に接続する。
【０００５】ほとんどのアプリケーションに第３レベル
・パッケージがある。これはボード・レベルのパッケー
ジである。ボードは、複数のカードをつなぐコネクタを
備える。
【０００６】パッケージ設計すなわちカードやボードの
設計は、小さい面積での接続密度の増加に対応する必要
から進められている。高い接続密度に対応するために、
カードやボードは多層構造をとる。
【０００７】カードやボードは、デジタルとアナログの
両回路に用いられているが、デジタル回路用途が最も多
い。デジタル回路では、第１の個別電圧値まわりの狭い
帯域は論理“０”に、第２の個別電圧値まわりのもう１
つの狭い帯域は論理“１”に対応する。こうした特性を
有する信号は“デジタル信号”である。デジタル情報処
理は、これらデジタル信号の転送、格納、及びアプリケ
ーションに依存する。
【０００８】デジタル情報処理では、信号は、あるバイ
ナリ・レベルから別のバイナリ・レベルに変化する。こ
の変化は、理想的には“ステップ機能”として転送され
る。しかしこの理想的なステップ機能は、抵抗、キャパ
シタンス、インダクタンス、パッケージ内の転送ライン
及び他の転送ラインの効果によって歪んでしまう。さら
にこのステップ機能は、理想的であるにしろ歪みがある
にしろ、また別の歪みとスプリアス信号すなわちノイズ
を、及び回路パッケージ内の他のライン上に誘起信号を
発生させる。したがってデジタル回路からノイズを取り
除くこと（フィルタリング）が必要がある。
【０００９】フィルタリングは、デジタル回路パッケー
ジでは、適当なＲＣ時定数及びバンド・パス特性を持つ
ＲＣフィルタ回路を内部に設け、それにより信号ライン
を、たとえばパワー・ライン、グラウンド・ラインその
他のラインと容量を介して結合または遮断することによ
って行える。
【００１０】これらの目的を達成するためにキャパシタ
ンス／ＲＣ回路を内部に設ける試みについては周知のと
おりである。たとえばKevin W. Colvinによる、HIGHCAP
ACITANCE FLEXIBLE CIRCUITについての米国特許出願書
類H416（1988年1月5日公開）は、個別セラミック・コン
デンサを組み込んだ多層フレキシブル回路について説明
している。同特許の回路パッケージでは、容量素子が、
フレキシブル基板とは異なる物質のチップまたはウェハ
から成り、誘電定数が高く、各チップの対抗面は導電膜
を有する。
【００１１】Sheldon H. Buttによる、MULTILAYER CIRC
UITRY についての米国特許出願第４６８２４１４号明細
書は、１面が凹部になった多層回路パッケージについて
述べている。同特許で説明されているように、第１の個
別電子素子は凹部内に配置され、第２の個別電子素子は
パッケージ表面に配置される。
【００１２】Louis E. Gatesらによる、MICROELECTRONI
C PACKAGE についての米国特許第４７０５９１７号明細
書は、チップと個別コンデンサを配置・接続できる凹部
を設けるための開口を内部に持つ超小型電子パッケージ
を扱う。複数のセラミック層から形成され、層の一部が
内部に開口を持つ超小型電子パッケージについて説明さ
れている。内部の開口は、パッケージ内で凹部を成し、
これが個別素子を担持する。この明細書で取り上げられ
ている個別素子にはコンデンサが含まれる。
【００１３】Candice Brownによる、CHIP ON BOARD PAC
KAGE FOR INTEGRATED CIRCUITDEVICES USING PRINTED C
IRCUIT BOARDS AND MEANS FOR CONVEYING THE HEATTO T
HE OPPOSITE SIDE OF THE PACKAGE FROM THE CHIP MOUN
TING SIDE TOPERMIT THE HEAT TO DISSIPATE THEREFROM
についての米国特許第４７２９０６１号明細書は、集積
回路ダイスを装着するために少なくとも１つのキャビテ
ィを内部に持つ回路パッケージについて説明している。
【００１４】Hirosi Oodairaらによる、A METHOD OF MA
KING A CIRCUIT BOARD AND ACIRCUIT BOARD PRODUCED T
HEREBYについての米国特許第４７５１１２６号明細書
は、フレキシブル基板が接合されたフレキシブル回路パ
ッケージについて述べている。コンデンサなどの個別回
路素子は、フレキシブル基板の塑性変形を利用すること
で、フレキシブル基板相互間に埋め込めると説明してい
る。
【００１５】Vincent J. Blackらによる、FLEXIBLE FIL
M CHIP CARRIER WITH DECOUPLINGCAPACITORSについての
米国特許第４７４４００８号明細書は、表面に少なくと
も１つの個別遮断コンデンサを装着して回路化したポリ
イミド薄膜チップ・キャリヤから形成された超小型電子
パッケージについて説明している。
【００１６】Alain CleiによるPROCESS FOR PRODUCING
HYBRID CIRCUITS WITH INTEGRATEDCAPACITORS AND RESI
STORS AND CIRCUITS OBTAINED BY THIS PROCESSについ
ての米国特許第４４６０９３８号明細書は、ハイブリッ
ド回路構造すなわち回路パッケージそのものではなく、
タンタル、電極、タンタルの自然酸化物の誘電体など、
バルブ金属を持つ薄膜コンデンサを加えた構造を取り上
げている。自然酸化物はタンタルの陽極酸化によって形
成される。
【００１７】Christopher H. BajorekらによるMULTIPLE
LAYER、CERAMIC CARRIER FORHIGH SWITCHING SPEED VL
SI CHIPS についての米国特許第４３２８５２０号明細
書は、薄いコンデンサ・シートをセラミック構造で積層
した超小型電子パッケージを扱う。コンデンサの電極板
は配電導体（パワー・プレーン）として使える。また電
極板を、パワー・プレインに至るかまたは貫通する導電
バイアに接続することもできる。容量素子は薄い金属シ
ートと誘電物質の積層である。この容量積層は、グリー
ン（未焼成）誘電体のグリーン（未焼成）シートとその
上の金属導体層を、所定個数の層対が得られるまで連続
して形成し、グリーン（未焼成）積層を焼成して容量積
層を形成し、外面を回路化することによって形成され
る。
【００１８】これに代わる、Bajorekらによる実施例で
は、容量積層は、グリーン（未焼成）シートをメタライ
ズし、メタライズされたグリーン（未焼成）シートの各
々を焼結し、メタライズされ焼成された各積層を、たと
えばガラスやブレージング材と接合し、その上面をメタ
ライズすることによって形成される。
【００１９】David A. ThompsonによるCHIP PACKAGE WI
TH HIGH CAPACITANCE、STACKEDVLSI／POWER SHEETS EXT
ENDING THROUGH SLOTS IN SUBSTRATE についての米国特
許第４２３７５２２号明細書は、バス・ラインからチッ
プへ給電する、容量を介して接合された絶縁パワー・シ
ートについて説明している。絶縁パワー・シートは１０
ミルの導体と０．５ミルの誘電層との厚膜積層である。
【００２０】Wolf-Dieter MuenzによるELECTRIC THIN F
ILM CIRCUIT AND METHOD FOR ITSMANUFACTURE について
の米国特許第３９４９２７５号明細書は、対になった電
極の間に誘電層を配した薄膜コンデンサを持つ薄膜回路
について述べている。誘電層は、電極の形成に用いられ
る物質の自然酸化物である。電極は、バルブ金属から、
自然酸化物の誘電層は、電極物質の表面の陽極酸化によ
って形成される。
【００２１】Takeo NishimuraによるMETHOD OF PRODUCI
NG THIN FILM INTEGRATED CIRCUITSについての米国特許
第３６９９０１１号明細書は、半導体の直下に薄膜コン
デンサを配置した薄膜回路を扱っている。薄膜コンデン
サでは、対になった電極に誘電層が挟まれており、誘電
層は、電極の形成に用いられる物質の自然酸化物であ
る。電極は、バルブ金属などの酸化可能な金属から形成
され、自然酸化物の誘電層は、電極物質の表面の陽極酸
化によって形成される。
【００２２】William OrrによるTHIN FILM DISTRIBUTED
RC STRUCTURE についての米国特許第３６６５３４６号
明細書（米国特許第３５４２６５４号明細書の一部）
は、不活性基板上に位置し、不活性基板、陽極酸化可能
な抵抗膜、陽極酸化可能な抵抗膜上に形成された誘電酸
化物、及び誘電膜の対抗面に形成された導電対電極から
成る薄膜ＲＣ回路素子について述べている。抵抗膜は、
陽極酸化によって誘電自然酸化物が容易に形成される高
融点金属である。
【００２３】Dudley A. ChanceらによるCHIP CARRIER F
OR LARGE SCALE INTEGRATEDCIRCUITS AND A METHOD FOR
THE FABRICATION OF THE CARRIERについての欧州特許
出願第００８３４０５号明細書（公開、米国特許第４４
５３１７６号明細書に対応）は、埋め込み型コンデンサ
構造を含むＬＳＩチップのキャリヤについて述べてい
る。コンデンサを構成する方法は正確には説明されてい
ないが、コンデンサ構造の少なくとも１つの電極層は、
分割された複数の電極板から成る。電極板の各セグメン
トは、各バイア・ラインを通して個別にアドレスでき
る。バイア・ラインは、内部の電極セグメントから、キ
ャリヤのチップ装着面上の切断可能なリンクに伸びる。
切断可能なリンクは各々、レーザなどで切断すれば、コ
ンデンサの欠陥セグメントを修復あるいは除去できる。
【００２４】このほか埋め込み型コンデンサ構造を示し
た文献には次のものがある。
【００２５】ａ．SEMICONDUCTOR DEVICEに関する特許出
願第５９−２３３１０９号明細書（1984年11月7日出
願、特開昭６１−１１２３６９号として1986年5月30日
公開）は、チップ・キャリヤの外面に被着したコンデン
サについて述べている。コンデンサはパシヴェイション
層の上に被着され、（ｉ）アルミニウムのグラウンド
層、（ｉｉ）窒化シリコン層に代表される誘電層、（ｉ
ｉｉ）アルミニウムの電源層、及び（ｉｖ）ＳｉＯ2絶
縁層を含む。
【００２６】ｂ．PLUG-IN PACKAGE WITH CAPACITORに関
する特許出願第５９−１２７８６９号明細書（1984年6
月21日出願、特開昭６１−６８４６号として1986年1月1
3日公開）は、電源をフィルタしてパッケージに装着さ
れたチップに供給するために内部に個別コンデンサ・チ
ップを用いることについて述べている。
【００２７】ｃ．PACKAGE FOR SEMICONDUCTOR DEVICEに
関する特許出願第５７−１９２９６３号明細書（1982年
11月11日出願、特開昭５９−８２７５３号として1984年
5月12日公開） は、コンデンサを構造的、電気的に、埋
め込み型メモリ・チップとパッケージの接地面との間に
配置した超小型電子パッケージについて述べている。
【００２８】ｄ．SEMICONDUCTOR INTEGRATED CIRCUIT D
EVICE に関する特許出願第５７−１６４４６０号明細書
（1982年9月21日出願、特開昭５９−５４２５４号とし
て1984年3月29日公開）は、樹脂を埋め込んだコンデン
サを構造上また電気的に、メモリ・チップとパッケージ
の電源面との間に配置した超小型電子パッケージについ
て述べている。
【００２９】ｅ．SEMICONDUCTOR DEVICEに関する特許出
願第５７−１１５０４５号明細書（1982年6月30日出
願、特開昭５９−５６５４号として1984年1月12日公
開）は、フリップ・チップ基板内またはフリップ・チッ
プ表面に配置できるコンデンサを取り上げている。コン
デンサはチップ電源と並列である。
【００３０】J.M. BrownlowによるSTRESS AVOIDANCE IN
COFIRED TWO MATERIAL CERAMICS、IBM Technical Disc
losure Bulletin、Vol. 22、(9) (1980年2月)、pp. 425
6-4257は、パッケージの作製に用いられる構造セラミッ
ク材と、比較的厚い内部コンデンサに用いられる高キャ
パシタンス・セラミクスとの間の熱膨張係数の違いによ
る問題を取り上げている。構造セラミック層が焼結され
てチタン酸基の高キャパシタンス誘電体になるときに生
じる高応力とクラックの問題に触れている。この問題に
対して１つ解決法を提示している。つまりコンデンサ
（チタン酸基とその電極）は最初、たとえば樹脂とセラ
ミックのスラリから樹脂セラミックを形成し、次に樹脂
金属パターンを樹脂セラミック・シートに対してスクリ
ーニングすることによって形成される。コンデンサをモ
ノリシック・パッケージ構造から機械的に分離し、それ
によって熱応力を回避するために、樹脂の含有量が多い
ペーストが用いられる。
【００３１】R.O. LussowによるINTERNAL CAPACITORS A
ND RESISTORS FOR MULTILAYERCERAMIC MODULES、IBM Te
chnical Disclosure Bulletin、Vol. 20、(9) (1978年2
月)、pp. 3436-3437 は、配置されたバイア内にグリー
ン（未焼成）誘電ペーストを付着させ、グリーン（未焼
成）パッケージを焼成して容量素子を形成することによ
って、埋め込み型内部コンデンサを形成することについ
て述べている。
【００３２】C.H. Bajorek、D.A. Chance、C.W. Ho、及
びE.E. ShapiroによるINTEGRATED、LOW INDUCTANCE、SM
ALL AREA CAPACITORS FOR VLSI SEMICONDUCTOR PACKAGE
S、IBM Technical Disclosure Bulletin、Vol. 25、(2)
(1982年7月)、pp. 883-888 は、電子パッケージ用の低
インダクタンス・パラレル・プレート・コンデンサ構造
について説明している。パラレル・プレート・コンデン
サは、同文献の図２Ａ及び図２Ｄで多層セラミック・イ
ンタポーザの一部として、図２Ｂ及び図２Ｃでは半導体
チップの直下のポケット・パッケージ内にフラッシュ・
マウントされるものとして説明されている。
【００３３】従来の技術はこのように、超小型電子パッ
ケージにキャパシタンスを提供するために様々な方法及
び構造を提示している。これには、埋め込み型薄膜コン
デンサ、サーフェス・マウント型コンデンサ、サーフェ
ス・フィルム型コンデンサ、多様な凹部、インサート、
中空内の個別コンデンサが含まれる。個別コンデンサを
回路パッケージに装着するには別に作製ステップが必要
になる。また、個別コンデンサを使用すると、ＲＣ時定
数、バンド・パス幅、容量結合、及び容量遮断を指定す
る上でフレキシビリティがなくなる。
【００３４】厚膜作製方法すなわちグリーン（未焼成）
誘電体と金属導体のインタリーブ層を連続して積層・焼
結する方法は、すべての面で満足のいく解決法ではな
い。多レベル・バイアが必要である。コンデンサ・パラ
メータ、誘電体の厚み、及び電極領域を設計段階で制御
するする方法は少ない。さらに、パッケージ内の厚膜ヘ
テロ構造は、構造パッケージ材に熱膨張の不一致をもた
らす。
【００３５】したがって、パッケージの構造、熱、及び
電気的な整合性を維持しながらパッケージ・キャパシタ
ンスを具体的に指定できる、簡易なパッケージ作製方法
が必要なことは明らかである。
【００３６】
【発明が解決しようとする課題】この発明の目的は、内
部キャパシタンス手段の作製を含めた簡易な電子パッケ
ージ作製方法を提供することにある。
【００３７】この発明の目的には、論理回路のチップ及
びモジュールに使用できるパッケージ表面を拡大し、パ
ッケージ密度を上げるために、パッケージ表面から受動
素子を取り除くことも含まれる。
【００３８】この発明の目的には、作製プロセスにおい
てパッケージ及び回路キャパシタンスについて具体的な
値を得ることも含まれる。
【００３９】この発明の目的には、電子パッケージの構
造、熱、及び電気的な整合性を維持しながら、内部キャ
パシタンスを確保することも含まれる。
【００４０】この発明の目的には、電子パッケージに内
部キャパシタンス構造を薄膜によって形成する方法を提
供することも含まれる。
【００４１】この発明の目的には、薄膜内部コンデンサ
を持つ電子パッケージを提供することも含まれる。
【００４２】この発明の目的には、コンデンサと能動素
子が、少数のバイア及びスルーホールを通して配線され
る部分などで配線ルートを簡略にした電子パッケージを
提供することも含まれる。
【００４３】この発明の目的には、スルーホール及びハ
ンダ・ジョイントを少なくし、これに伴って、ドリル・
ユニット時間を短縮し、製品の歩留まりと信頼性を向上
したパッケージを提供することも含まれる。
【００４４】この発明の目的には、コンデンサと能動素
子を近接させることでライン・ディレイを抑えることも
含まれる。
【００４５】この発明の目的には、高導電率の電極を持
つ内部薄膜コンデンサを提供することも含まれる。
【００４６】この発明の目的には、高誘電定数の誘電体
を持つ内部薄膜コンデンサを提供することも含まれる。
【００４７】この発明の目的には、高誘電係数の自然酸
化物を容易に形成するＹ、Ｔｉ、Ｚｒ、Ｔａ、Ｈｆ、Ｎ
ｂ、Ｍｏ、Ｗなどのような金属よりも導電率の高い電極
と、これに挟まれた高誘電係数の薄膜すなわち、これま
でのＹ、Ｔｉ、Ｂｉ、Ｓｂ、Ｚｒ、Ｔａ、Ｈｆ、Ｎｄ、
Ｍｏ、及びＷの酸化物に見られる程度の相対誘電定数を
持つ誘電体とを組み合わせたことを特徴とする電子パッ
ケージを提供することも含まれる。
【００４８】
【課題を解決するための手段】これらの目的は、ここで
述べる薄膜作製方法及びこの方法によって作製される多
層薄膜電子回路パッケージによって達成され、従来技術
の欠点が克服される。
【００４９】“薄膜電子回路パッケージ”は、内部薄膜
コンデンサを１つ以上含む電子回路パッケージをいう。
“内部コンデンサ”は、電子回路パッケージ内にあり、
少なくとも１つの電極面がバイアまたはスルーホールに
よってアクセス可能なコンデンサをいう。“薄膜コンデ
ンサ”は、コンデンサの電極の一方または両方が厚さ約
１００ミクロン未満、コンデンサの誘電層の厚みが約１
２ミクロン未満、及び誘電層が薄膜形成法によって形成
されるコンデンサをいう。“薄膜形成法”は、薄膜デバ
イスを作製する電子分野で用いられ、蒸着、化学的気相
成長（ＣＶＤ）、プラズマＣＶＤ、粒子ビーム・エピタ
キシ、スパッタリング、同時スパッタリング、反応性ス
パッタリングなどを含めたエピタキシャル製造法をい
う。こうしたエピタキシャル法は、自然酸化物誘電体を
形成する、下層の電極構造の酸化とは区別すべきもので
ある。
【００５０】グラウンド・プレーンまたはコアを含め
て、信号プレーン／コアまたはパワー・プレーン／コア
としての第１導電プレーンは、この発明の実施例に従っ
て、コンデンサ電極として用いるために回路化される。
この後、誘電薄膜が、ＣＶＤ、粒子ビーム・エピタキ
シ、スパッタリング、反応性スパッタリング、反応性同
時スパッタリングなどの薄膜形成方法によって形成され
る。誘電薄膜の形成方法は、下層の電極物質の陽極酸化
よりもエピタキシャル成長の方が望ましい。導電物質の
薄膜は、たとえばスパッタリングによる銅薄膜として誘
電薄膜の上に形成される。導電物質の薄膜は、マスクを
通してスパッタリングによってパターンを形成するか、
フォトリソグラフィやエッチングによってパターンを形
成してもよい。この後、誘電体、導体または両方の層
を、薄膜コンデンサの上に被着して、複合積層回路パッ
ケージを形成することもできる。コンデンサは、バイア
またはスルーホールを通して配線されるのが通常であ
る。
【００５１】信号コアまたはプレーン、パワー・コア／
プレーン、グラウンド・コア／プレーンなどの導電素子
は、この発明に従って、金属導体かまたは導電ポリマか
ら形成できる。薄膜金属導体、厚膜金属導体、金属箔導
体などとして、金属導体から形成されるのが最も一般的
である。信号コア、グランド・コア、及びパワー・コア
としての導体が金属であれば、金属導体は、Ａｌ及び周
期表のＩＢ族（Ｃｕ、Ａｇ、Ａｕ）の金属から選択され
るのが最も一般的である。なかでも望ましいのはＣｕで
ある。それはＣｕが、特にＴｉ、Ｔａ、Ｚｒ、Ｈｆ、
Ｗ、Ｍｏなど安定した自然酸化物を容易に形成する金属
と比べて導電率が高いことによる。一般に、金属導体の
厚みは約１００Åないし約１００ミクロンである。
【００５２】誘電体は薄膜であり、厚みは次式によって
求められる。
【００５３】Ｃ＝εＳ／ＤここでＣは所望のキャパシタ
ンス、εは誘電薄膜の誘電率（イプシロン）、Ｓは２つ
の電極が互いに重なる面積、ｄは２つの電極の間隔であ
り、誘電薄膜の厚みにほぼ等しい。誘電物質の薄膜は約
１００Åないし１０ミクロンの厚みが望ましい。
【００５４】誘電体の厚みｄは、キャパシタンスを正確
に制御するためには、同じく正確に制御しなければなら
ない。正確な厚み制御は、この発明に従って、制御可能
な薄膜形成法によって可能である。これは、下層のバル
ブ金属電極を陽極酸化して自然酸化物を形成するのとは
区別される誘電体の真空蒸着によって行える。たとえば
真空蒸着した誘電物質の薄膜は、反応性スパッタリング
による薄膜などでよい。
【００５５】コンデンサの誘電薄膜を形成するためには
各種の誘電物質を使用できる。たとえば無機物質のほ
か、ポリイミドやポリフッ化炭素などの有機ポリマがあ
る。スパッタリング可能な誘電体の代表としてはセラミ
クスが挙げられる。代表的なセラミクスは、チタン酸カ
ルシウム、チタン酸バリウム、酸化アルミニウム、酸化
ベリリウム、窒化アルミニウムの群から選択されたもの
である。
【００５６】この発明の電子回路パッケージには、少な
くとも、パワー・コアまたはプレーン、グラウンド・コ
ア／プレーン、第１信号コア／プレーン、第２信号コア
／プレーン、及び上述のように作製された一体埋め込み
型薄膜コンデンサが含まれる。一体埋め込み型薄膜コン
デンサは、第１及び第２の信号コアを容量的に結合若し
くは減結合するように働く。第１信号コアは、構造上、
少なくとも１つの第１電極で終端する少なくとも１つの
第１ワイヤを、第２信号コアは、少なくとも１つの第２
電極で終端する少なくとも１つの第２ワイヤを含む。第
１電極の少なくとも一部は、第２電極の少なくとも一部
に重なり、誘電物質の薄膜によって第２電極から離隔さ
れる。第１電極、第２電極、及び誘電物質の薄膜によっ
て、一体埋め込み型薄膜コンデンサが定義される。
【００５７】薄膜コンデンサと直列の信号コアの１つ
は、この発明の実施例に従って地電位におかれる。ま
た、薄膜コンデンサと直列の信号コアの１つは、電源電
位としてもよい。
【００５８】上述の回路パッケージ（カードまたはボー
ド）の実施例に含まれる項目は次の（ａ）、（ｂ）及び
（ｃ）を含む。（ａ）少なくとも１つの第１銅電極で終
端する少なくとも１つの第１薄膜銅ワイヤを含む第１信
号コア。（ｂ）少なくとも１つの第２電極で終端する少
なくとも１つの第２薄膜銅ワイヤを含む第２信号コア。
第１銅電極の少なくとも一部は、第２銅電極の少なくと
も一部と重なり、そしてこの重なった部分の大きさは先
に定義した表面面積Ｓである。（ｃ）第１銅電極と第２
銅電極の間に配置され、反応性スパッタリングによる誘
電物質の薄膜。ここで、誘電物質の厚さは先に定義した
厚みｄである。
【００５９】第１電極、第２電極、及び誘電物質の薄膜
によって、多層回路カード内の一体埋め込み型薄膜コン
デンサが形成される。
【００６０】この発明は、内部薄膜コンデンサを持つ電
子パッケージと、電子パッケージの構造、熱、及び電気
的な整合性を維持しながら、パッケージ・キャパシタン
スについて具体的な値を得る機能を有する、内部薄膜キ
ャパシタンス手段のための簡易な電子パッケージ作製方
法とを提供するものである。この発明の電子パッケージ
は、少数のバイアやスルーホールを介したコンデンサと
能動素子の配線など、配線ルートを簡略化したものであ
る。これにより、能動デバイスに使用できる表面領域が
増加して接続密度が高まるだけではなく、バイアやスル
ーホール及びハンダ・ジョイントが少なくて済み、これ
に伴って、ドリル・ユニット時間が短縮され、製品の歩
留まりと信頼性が向上するほか、薄膜コンデンサと能動
素子を近接させることでライン・ディレイも抑えられ
る。
【００６１】
【実施例】この発明の実施例のフローチャートを図１に
示した。この発明の方法は、コンデンサ形成ステップ
に、電子パッケージを作製する一般的なステップを取り
入れている。電子パッケージを作製する一般的なプロセ
スについては、たとえばDonald P. Seraphin、Ronald L
asky、Che-Yo LiによるPrinciples ofElectronic Packa
ging、McGraw-Hill Book Company、New York、New Yor
k、(1988)、Rao R. Tummala、Eugene J. Rymaszewskiに
よるMicroelectronic PackagingHandbook、Van Nostran
d Reinhold、New York、New York (1988) で説明されて
いる。
【００６２】埋め込み型薄膜コンデンサを作製する第１
ステップは、第１導電プレーンの回路化である。回路化
ステップは図１のブロック１０に示した。第１導電プレ
ーンは、信号プレーンまたはコア、グラウンド・プレー
ン／コア、またはパワー・プレーン／コアである。回路
化された第１導電プレーン／コアの領域は、コンデンサ
の第１電極領域である。
【００６３】次に、図２のブロック２０に示すとおり、
第１導電プレーンの上に誘電薄膜が形成される。この誘
電膜は、陽極酸化法とは区別される、薄膜エピタキシ法
によって形成される。誘電薄膜を形成する代表的なエピ
タキシ法には、蒸着、化学的気相成長（ＣＶＤ）、グロ
ー放電プラズマ蒸着、マイクロ波プラズマ蒸着などのプ
ラズマＣＶＤ、粒子ビーム・エピタキシ、及びスパッタ
リングがある。代表的なスパッタリング法には、ターゲ
ット物質の原子を基板に被着する簡易スパッタリング、
２つ以上のターゲットからのターゲット物質原子を基板
に同時にまたは連続して被着する同時スパッタリング、
スパッタリング時に存在する基板とガス成分の反応物を
被着する反応性スパッタリング、及びスパッタリング・
ターゲットの物質とガス成分の反応物を基板に被着する
反応性スパッタリングがある。
【００６４】この後、図１のブロック３０に示すよう
に、導電物質の第２薄膜が、誘電薄膜の上に形成され
る。この第２導電膜は、スパッタリングによる銅の薄膜
でよい。
【００６５】図１のブロック１０、３０に示す回路化ス
テップは様々な方法で行える。たとえば導電物質の薄膜
すなわち導電物質の第１及び第２の薄膜は、マスクを通
したスパッタリングによって回路化すなわちパターンを
形成できる。また、ウェット・エッチング、ドライ・エ
ッチングなど従来のフォトリソグラフィ及びエッチング
によって各層にパターンを形成してもよい。その後、誘
電体、導体、または両方の層を薄膜コンデンサの上に形
成すれば、複合積層回路パッケージが形成される。通
常、コンデンサは、上下の層のバイアまたはスルーホー
ルを介して配線される。
【００６６】この発明の方法及び装置は、銅導電コア及
びプレーンとあわせて説明しているが、導電素子が金属
導体または導電ポリマから形成できることは理解されよ
う。導電コア／プレーンは、薄膜金属導体、厚膜金属導
体、金属箔導体など、金属導体が最も一般的である。信
号コア、グラウンド・コア、パワー・コアとしての導体
が金属であれば、金属導体は、Ｃｕ、Ａｌ及びＡｇより
成る群から選択されるのが最も普通である。なかでも望
ましいのはＣｕである。それはＣｕが、特に陽極酸化に
よって自然誘電酸化物すなわちバルブ金属が容易に形成
される金属と比べて導電率が高いことによる。一般に、
金属導体は、厚み約１００Åないし約１００ミクロンの
薄膜金属導体である。
【００６７】この発明の方法では、図１のブロック２０
の被着ステップで誘電薄膜の厚みを精密に制御できる。
誘電薄膜の設計厚みは次式で求められる。
【００６８】Ｃ＝εＳ／ＤここでＣは所望キャパシタン
ス、εは、誘電薄膜の誘電率（イプシロン）、Ｓは２つ
の電極の重なり面積、ｄは２つの電極の間隔であり、誘
電薄膜の厚みにほぼ等しい。作製時の間隔ｄの精密制御
は、被着プロセスの関数である。
【００６９】誘電体の厚みｄは、キャパシタンスを精密
に制御するためには、同じく精密に制御しなければなら
ない。精密な厚み制御は、この発明に従って、エピタキ
シャル薄膜形成法によって可能である。これは誘電体の
真空蒸着によって行える。たとえば真空蒸着した誘電物
質の薄膜は、反応性スパッタリングによる薄膜などでよ
い。その場合、スパッタ付着レートは通常、約０．５な
いし４０Å毎秒のオーダであり、スパッタリングの時間
と電位を精密に制御できる。誘電物質の薄膜は、約１０
０Åないし約１０ミクロンの厚みが望ましい。
【００７０】コンデンサ面積をコンデンサ電極の間隔で
割った商Ｓ／ｄは、電子パッケージの所望の回路特性に
よって求められ、具体的なコンデンサ面積値Ｓと電極間
隔ｄは、熱、機械系、配線性、及び加工性を考慮するこ
とによって求められる。コンデンサの形状はこの発明で
は重要でなく、通常は、ワイヤ間の電磁誘導、加工性、
バイアやスルーホールの位置などのファクタによって求
められ、たとえば円形、四角形、あるいはＳ字形なども
考えられる。
【００７１】コンデンサの誘電薄膜を形成するためには
各種の誘電物質を使用できる。たとえば無機物質のほ
か、ポリイミドやポリフッ化炭素などの有機ポリマがあ
る。スパッタリング可能な誘電体の代表としては、チタ
ン酸カルシウム、チタン酸バリウム、酸化アルミニウ
ム、酸化ベリリウム及び窒化アルミニウムから成る群か
ら選択されたものがある。チタン酸カルシウムやチタン
酸バリウムなどの物質は通常、多成分スパッタリング・
ターゲットからスパッタされるか、または酸素中で別々
のターゲットからの反応物が同時にスパッタされる。酸
化ベリリウムや窒化アルミニウムなどの物質は通常、多
成分スパッタリング・ターゲットからスパッタされる
か、または、たとえば大気を含む酸素中ではベリリウム
のスパッタリング・ターゲットから、窒素を含むガス中
ではアルミニウムのスパッタリング・ターゲットからの
反応物がスパッタされる。
【００７２】誘電定数の大きい物質を、導電率の高い電
極にエピタキシャル付着させれば、Ｃｕ、Ａｇ、Ａｕ、
Ａｌの電極のように導電率の高い電極と、Ｙ、Ｔｉ、Ｂ
ｉ、Ｓｂ、Ｚｒ、Ｔａ、Ｈｆ、Ｎｂ、Ｍｏ、Ｗ等の酸化
物と同等の、大きな誘電定数の誘電体とのマッチングが
可能である。このような誘電薄膜のエピタキシャル付着
により、（１）誘電定数の大きい自然酸化物を容易に形
成するＹ、Ｔｉ、Ｚｒ、Ｔａ、Ｈｆ、Ｎｂ、Ｍｏ、Ｗ等
の金属の導電率よりも高い導電率の電極と、（２）これ
らに挟まれた誘電定数の大きい薄膜すなわち、これまで
Ｙ、Ｔｉ、Ｂｉ、Ｓｂ、Ｚｒ、Ｔａ、Ｈｆ、Ｎｄ、Ｍ
ｏ、及びＷの酸化物で実現された値と同等の相対誘電定
数を持つ誘電体とを具備する、内部薄膜コンデンサを含
む電子パッケージを設計・製造できる。
【００７３】この発明の電子回路パッケージ１０１、埋
め込み型薄膜コンデンサ１４１、付加コア２０１、２１
１、１チップ２３５を、図２の簡略化したファントム図
に示した。この電子回路パッケージには、少なくともパ
ワー・コアまたはプレーン１１１ａ、グラウンド・コア
／プレーン１１１ｂ、第１信号コア／プレーン１２１、
第２信号コア／プレーン１３１、及び一体埋め込み型薄
膜コンデンサ１４１が含まれる。薄膜コンデンサ１４１
は、上述のように作製される。一体埋め込み型薄膜コン
デンサ１４１は、たとえば第１（１２１）及び第２（１
３１）の信号コアを容量的に結合若しくは減結合する。
第１信号コア１２１は、構造的に、少なくとも１つの第
１電極１２５で終端する少なくとも１つの第１ワイヤ１
２３、第２信号コア１３１は、少なくとも１つの第２電
極１３５で終端する少なくとも１つの第２ワイヤ１３３
を含む。第１電極１２５の少なくとも一部は、第２電極
１３５の少なくとも一部を覆い、誘電物質の薄膜１５１
によって離隔される。
【００７４】第１電極１２５、第２電極１３５、及び誘
電物質の薄膜１５１によって、この発明の一体埋め込み
型薄膜コンデンサ１４１が定義される。
【００７５】薄膜コンデンサ１４１と直列の信号コア１
２１または１３１の１つは、この発明の実施例に従って
地電位におかれる。また、薄膜コンデンサ１４１と直列
の信号コア１２１または１３１の１つを電源電位とする
ことも可能である。この発明の薄膜コンデンサ１４１
は、バイア２２１を介して回路パッケージの他のプレー
ンと直列になっている。
【００７６】回路パッケージ１０１は、実施例として
は、先に述べたようにカードまたはボードとするのが望
ましい。回路パッケージに含まれるのは次の（ａ），
（ｂ）及び（ｃ）である。（ａ）厚み約１２ないし約１
００ミクロンの銅ワイヤなど、少なくとも１つの第１薄
膜銅ワイヤ１２３を含み、厚みが同じく約１２ないし約
１００ミクロンの、少なくとも１つの第１銅電極１２５
で終端する第１信号コア１２１。（ｂ）厚み約１００Å
ないし約１００ミクロン、一般には約３ミクロンないし
約１００ミクロンの、少なくとも１つの第２薄膜銅ワイ
ヤ１３３を含み、厚みが同じく約１００Åないし約１０
０ミクロン、一般には約３ミクロンないし約１００ミク
ロンの、少なくとも１つの第２電極１３５で終端する第
２信号コア１３１。 第１銅電極１２５の少なくとも一
部は、第２銅電極１３５の少なくとも一部と重なり、こ
の重なった部分の面積は先に定義した表面面積Ｓであ
る。ここで注意しておきたいが、第１電極１２５または
第２電極１３５の１つは、入力電位すなわちパワー・プ
レーンまたは地電位すなわちグラウンド・プレーンに配
置できる。（ｃ）第１銅電極１２５と第２銅電極１３５
との間の誘電物質の反応性スパッタリングによるエピタ
キシャル成長薄膜１５１。誘電薄膜１５１の厚みｄは、
物質の誘電定数、面積Ｓ、及びコンデンサ１４１の所要
キャパシタンスＣによって求められる。得られる誘電体
１５１の厚みは、先に定義したｄである。誘電薄膜１５
１の厚みｄは、一般には約１００Åないし１０ミクロン
である。
【００７７】第１電極１２５、第２電極１３５、及び誘
電物質の薄膜１５１によって、多層回路パッケージ１０
１内の一体埋め込み型薄膜コンデンサ１４１が定義され
る。
【００７８】この発明は、次の例を通してさらに理解し
やすくなろう。
【００７９】例電子パッケージのプロトタイプを作製し
た（図３）。信号／パワー・コア３０２ａは、１オンス
（３６ミクロン）の銅箔（プレーン）３１１ａと０．５
オンス（１８ミクロン）の銅箔（プレーン）３２５ｂを
テフロンの誘電層３０５ｂに積層して形成した。プレー
ン３１１ａとプレーン３２５ｂは、従来のプリント回路
基板フォトリソグラフィ手段によって回路化し、パワー
・プレーン３１１ａ及び信号／コンデンサ電極プレーン
３２５ｂを形成した。
【００８０】回路化に続き、第１信号／コンデンサ電極
（プレーン）３２５ｂの上にチタン酸バリウムＢａＴｉ
Ｏ3 の薄膜３５１ｂをスパッタした。この薄膜は厚さが
約１０００Åであった。この後、誘電薄膜３５１ｂに対
する銅層（プレーン）３３５ｂのスパッタ・シーディン
グに続いて、酸／銅メッキによって銅を総厚み０．５オ
ンス（１８ミクロン）まで追加被覆することによって第
２コンデンサ電極を形成した。第２コンデンサ電極プレ
ーン３３５ｂは、パターン化して、スルーバイア３２１
ｂにつながるランドに伸びる第２電極を形成した。第１
信号プレーン（電極）３２５ｂ、誘電薄膜３５１ｂ、及
び第２コンデンサ電極プレーン３３５ｂによって第１コ
ンデンサが定義される。
【００８１】第２内部薄膜コンデンサは、電子回路パッ
ケージ３０１内に、第１コンデンサ層の形成に用いたも
のと同じ手段によって形成した。信号／パワー・コア３
０２ｂは、１オンス（約２８．４ｇ）の銅箔（プレー
ン）３１１ｂと０．５オンス（約１４．２ｇ）の銅箔層
（プレーン）３３５ａをテフロンの誘電体３０５ｄに積
層して形成した。信号／パワー・コア３０２ｂは、回路
化して、第２パワー・プレーン３１１ｂと第１コンデン
サ電極を含む第２信号プレーン３３５ａを形成した。
【００８２】回路化の後、第２信号プレーン３３５ａの
上にチタン酸バリウムＢａＴｉＯ3の薄膜３５１ａをス
パッタした。この薄膜３５１ａも約１０００Åの厚みで
あった。この後、銅薄膜のスパッタ・シーディングと総
厚み１８ミクロンまでの電解銅メッキによって、第２コ
ンデンサ層の第２コンデンサ電極（プレーン）３２５ａ
を形成した。プレーン３２５ａは、パターン化して第２
コンデンサ・プレーンの第２コンデンサ電極を形成し
た。第２信号プレーン／電極３３５ａ、誘電薄膜３５１
ａ、及び第２コンデンサ電極（プレーン）３２５ａによ
って、第２内部薄膜コンデンサが定義される。この第２
内部薄膜コンデンサは、図３のプレーンには示していな
いスルーバイアで終端する。
【００８３】２つの内部コンデンサ層を持つ多層積層
は、構造全体を積層することによって完成させた。この
シーケンスをボトムアップ式に示すと、０．５オンス
（１８ミクロン）の銅箔（プレーン）３０３ｂ、テフロ
ン誘電層３０５ａ、第１パワー／信号／コンデンサコア
３０２ａ、第２テフロン誘電層３０５ｂ、及びトップの
０．５オンス（１８ミクロン）銅箔（プレーン）３０３
ａである。次にこの多層積層にスルーバイア３２１ａ、
３２１ｂを設けた。次に、積層の表面及びスルーバイア
３２１ａ、３２１ｂ内に電解メッキ銅を被着して、内部
コンデンサと積層表面を接続した。そして多層積層の外
面をパターン化して、第３信号／素子装着プレーン３０
３ａ及び第４信号／素子装着プレーン３０３ｂを形成し
た。
【００８４】この発明については、特定の実施例及び変
形例について説明しているが、これは、本発明の適用範
囲を制限するものではなく、特許請求の範囲にによって
のみ制限されるものである。
【００８５】
【発明の効果】本発明により、薄膜内部コンデンサを持
つ電子パッケージ及びその作製方法が得られる。
【図面の簡単な説明】
【図１】この発明の方法を簡略に示すフローチャートで
ある。
【図２】この発明の回路パッケージのファントム斜視図
である。
【図３】「例」の説明どおりに作製され、この発明の埋
め込み型薄膜コンデンサを２個含む回路パッケージ断面
図である。
フロントページの続き (72)発明者 リチャード・アンソニー・シューマシャ アメリカ合衆国ニューヨーク州、エンディ コット、コベントリ・ロード 53番地 (56)参考文献 特開 昭62−171197（ＪＰ，Ａ) 特開 昭62−86793（ＪＰ，Ａ) 特開 昭57−124812（ＪＰ，Ａ) 特開 昭62−118560（ＪＰ，Ａ) 特開 昭53−68870（ＪＰ，Ａ) 特開 昭52−22162（ＪＰ，Ａ)

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】（ａ）第１薄膜銅電極を有する第１薄膜銅
    ワイヤを含む第１信号コアと、（ｂ）上記第１薄膜銅電
    極に重なる第２薄膜銅電極を有する第２薄膜銅ワイヤを
    含む第２信号コアと、（ｃ）上記第１薄膜銅電極と上記
    第２薄膜銅電極との間の誘電物質のエピタキシャル薄膜
    とを含み、上記第１薄膜銅電極、上記第２薄膜銅電極及
    び上記誘電物質のエピタキシャル薄膜によって、多層回
    路パッケージ内の一体埋め込み型薄膜コンデンサが形成
    される多層回路パッケージ。
  2. 【請求項２】上記第１薄膜銅ワイア及び上記第２薄膜銅
    ワイアは、スパッタリングにより形成された層であるこ
    とを特徴とする請求項１の多層回路パッケージ。
  3. 【請求項３】上記誘電物質のエピタキシャル薄膜は、チ
    タン酸カルシウム、チタン酸バリウム、酸化アルミニウ
    ム、酸化ベリリウム及び窒化アルミニウムより成る群か
    ら選択された材料を反応性スパッタリングして形成され
    た薄膜であることを特徴とする請求項１の多層回路パッ
    ケージ。
  4. 【請求項４】第１信号コア、第２信号コア、並びに該第
    １及び第２の信号コアを容量的に結合する一体埋め込み
    型薄膜コンデンサ手段を含む多層回路パッケージの製造
    方法において、（ａ）第１電極を有する第１信号コアを
    誘電体基板上でパターン化して形成する工程と、（ｂ）
    上記第１電極の上に、チタン酸カルシウム、チタン酸バ
    リウム、酸化アルミニウム、酸化ベリリウム及び窒化ア
    ルミニウムより成る群から選択された材料を反応性スパ
    ッタリングして誘電体薄膜を形成する工程と、（ｃ）上
    記第１電極に重なる第２電極を有する第２信号コアを上
    記誘電体薄膜の上でパターン化して形成する工程とを含
    む上記多層回路パッケージの製造方法。
  5. 【請求項５】上記第１信号コア及び第２信号コアは、
    銅、アルミニウム及び銀から成る群から選択された金属
    であることを特徴とする請求項４の多層回路パッケージ
    の製造方法。
  6. 【請求項６】上記工程（ａ）は、上記金属を上記誘電体
    基板上にスパッタすることを含み、そして上記工程
    （ｃ）は、上記金属を上記誘電体薄膜上にスパッタする
    ことを含むことを特徴とする請求項５の多層回路パッケ
    ージの製造方法。
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