JPH04225594A - 多層回路パッケージ及びその製造方法 - Google Patents
多層回路パッケージ及びその製造方法Info
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- JPH04225594A JPH04225594A JP3055536A JP5553691A JPH04225594A JP H04225594 A JPH04225594 A JP H04225594A JP 3055536 A JP3055536 A JP 3055536A JP 5553691 A JP5553691 A JP 5553691A JP H04225594 A JPH04225594 A JP H04225594A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】この発明は、内部回路素子を持つ
カードやボードなどの多層回路パッケージに関し、特に
構造的に一体埋め込み型の薄膜コンデンサ手段を持つ多
層回路のカードやボードに関する。実施例では、多層セ
ラミック回路パッケージなどの多層回路パッケージある
いは、ポリイミドや、エポキシ含浸ガラス・クロスの多
層構造材を持つ多層回路パッケージに、少なくともパワ
ー・コア、グラウンド・コア、第1薄膜信号コア、第2
薄膜信号コア、及びそれらの間の薄膜誘電体が載置され
、第1及び第2の薄膜信号コアと誘電薄膜が薄膜コンデ
ンサを形成する。
カードやボードなどの多層回路パッケージに関し、特に
構造的に一体埋め込み型の薄膜コンデンサ手段を持つ多
層回路のカードやボードに関する。実施例では、多層セ
ラミック回路パッケージなどの多層回路パッケージある
いは、ポリイミドや、エポキシ含浸ガラス・クロスの多
層構造材を持つ多層回路パッケージに、少なくともパワ
ー・コア、グラウンド・コア、第1薄膜信号コア、第2
薄膜信号コア、及びそれらの間の薄膜誘電体が載置され
、第1及び第2の薄膜信号コアと誘電薄膜が薄膜コンデ
ンサを形成する。
【0002】
【従来の技術】電子回路には、抵抗器、コンデンサ、コ
イル、ダイオード、トランジスタなど数千あるいは数百
万もの電子回路素子を収容できる。回路素子は各々相互
に接続して回路を形成し、個々の回路を相互に接続して
機能ユニットを構成しなければならない。電力や信号は
これらの相互接続によって供給される。各機能ユニット
は機械的に支持し構造的に保護する必要がある。電気回
路は、機能させるには電気エネルギを要し、機能を維持
するには熱エネルギの除去を要する。回路素子及び回路
の保護・収容・冷却・相互接続には、チップ、モジュー
ル、回路カード、回路ボードなどの超小型電子パッケー
ジが用いられる。
イル、ダイオード、トランジスタなど数千あるいは数百
万もの電子回路素子を収容できる。回路素子は各々相互
に接続して回路を形成し、個々の回路を相互に接続して
機能ユニットを構成しなければならない。電力や信号は
これらの相互接続によって供給される。各機能ユニット
は機械的に支持し構造的に保護する必要がある。電気回
路は、機能させるには電気エネルギを要し、機能を維持
するには熱エネルギの除去を要する。回路素子及び回路
の保護・収容・冷却・相互接続には、チップ、モジュー
ル、回路カード、回路ボードなどの超小型電子パッケー
ジが用いられる。
【0003】集積回路内では、集積回路チップによって
、回路素子と回路素子、回路と回路の相互接続、放熱、
機械的保護が行われる。モジュール内に封止されたこの
チップは第1レベル・パッケージと呼ばれる。
、回路素子と回路素子、回路と回路の相互接続、放熱、
機械的保護が行われる。モジュール内に封止されたこの
チップは第1レベル・パッケージと呼ばれる。
【0004】このほかパッケージ・レベルは少なくとも
1つある。この第2レベル・パッケージは回路カードで
ある。回路カードは少なくとも3つの機能に必要である
。第1に、所望の機能を実行するために必要な回路また
はビットの総カウントが第1レベル・パッケージすなわ
ちチップのカウントを超えるので、回路カードが用いら
れる。第2に、第2レベル・パッケージすなわち回路ボ
ードは、第1レベル・パッケージすなわちチップやモジ
ュールに簡単には組み込めない構成素子のためのサイト
を提供する。こうした構成素子には、コンデンサ、精密
抵抗器などがある。第3に、回路ボードは、他の回路素
子との間で信号を相互に接続する。
1つある。この第2レベル・パッケージは回路カードで
ある。回路カードは少なくとも3つの機能に必要である
。第1に、所望の機能を実行するために必要な回路また
はビットの総カウントが第1レベル・パッケージすなわ
ちチップのカウントを超えるので、回路カードが用いら
れる。第2に、第2レベル・パッケージすなわち回路ボ
ードは、第1レベル・パッケージすなわちチップやモジ
ュールに簡単には組み込めない構成素子のためのサイト
を提供する。こうした構成素子には、コンデンサ、精密
抵抗器などがある。第3に、回路ボードは、他の回路素
子との間で信号を相互に接続する。
【0005】ほとんどのアプリケーションに第3レベル
・パッケージがある。これはボード・レベルのパッケー
ジである。ボードは、複数のカードをつなぐコネクタを
備える。
・パッケージがある。これはボード・レベルのパッケー
ジである。ボードは、複数のカードをつなぐコネクタを
備える。
【0006】パッケージ設計すなわちカードやボードの
設計は、小さい面積での接続密度の増加に対応する必要
から進められている。高い接続密度に対応するために、
カードやボードは多層構造をとる。
設計は、小さい面積での接続密度の増加に対応する必要
から進められている。高い接続密度に対応するために、
カードやボードは多層構造をとる。
【0007】カードやボードは、デジタルとアナログの
両回路に用いられているが、デジタル回路用途が最も多
い。デジタル回路では、第1の個別電圧値まわりの狭い
帯域は論理“0”に、第2の個別電圧値まわりのもう1
つの狭い帯域は論理“1”に対応する。こうした特性を
有する信号は“デジタル信号”である。デジタル情報処
理は、これらデジタル信号の転送、格納、及びアプリケ
ーションに依存する。
両回路に用いられているが、デジタル回路用途が最も多
い。デジタル回路では、第1の個別電圧値まわりの狭い
帯域は論理“0”に、第2の個別電圧値まわりのもう1
つの狭い帯域は論理“1”に対応する。こうした特性を
有する信号は“デジタル信号”である。デジタル情報処
理は、これらデジタル信号の転送、格納、及びアプリケ
ーションに依存する。
【0008】デジタル情報処理では、信号は、あるバイ
ナリ・レベルから別のバイナリ・レベルに変化する。こ
の変化は、理想的には“ステップ機能”として転送され
る。しかしこの理想的なステップ機能は、抵抗、キャパ
シタンス、インダクタンス、パッケージ内の転送ライン
及び他の転送ラインの効果によって歪んでしまう。さら
にこのステップ機能は、理想的であるにしろ歪みがある
にしろ、また別の歪みとスプリアス信号すなわちノイズ
を、及び回路パッケージ内の他のライン上に誘起信号を
発生させる。したがってデジタル回路からノイズを取り
除くこと(フィルタリング)が必要がある。
ナリ・レベルから別のバイナリ・レベルに変化する。こ
の変化は、理想的には“ステップ機能”として転送され
る。しかしこの理想的なステップ機能は、抵抗、キャパ
シタンス、インダクタンス、パッケージ内の転送ライン
及び他の転送ラインの効果によって歪んでしまう。さら
にこのステップ機能は、理想的であるにしろ歪みがある
にしろ、また別の歪みとスプリアス信号すなわちノイズ
を、及び回路パッケージ内の他のライン上に誘起信号を
発生させる。したがってデジタル回路からノイズを取り
除くこと(フィルタリング)が必要がある。
【0009】フィルタリングは、デジタル回路パッケー
ジでは、適当なRC時定数及びバンド・パス特性を持つ
RCフィルタ回路を内部に設け、それにより信号ライン
を、たとえばパワー・ライン、グラウンド・ラインその
他のラインと容量を介して結合または遮断することによ
って行える。
ジでは、適当なRC時定数及びバンド・パス特性を持つ
RCフィルタ回路を内部に設け、それにより信号ライン
を、たとえばパワー・ライン、グラウンド・ラインその
他のラインと容量を介して結合または遮断することによ
って行える。
【0010】これらの目的を達成するためにキャパシタ
ンス/RC回路を内部に設ける試みについては周知のと
おりである。たとえばKevin W. Colvin
による、HIGH CAPACITANCE FLEX
IBLE CIRCUITについての米国特許出願書類
H416(1988年1月5日公開)は、個別セラミッ
ク・コンデンサを組み込んだ多層フレキシブル回路につ
いて説明している。同特許の回路パッケージでは、容量
素子が、フレキシブル基板とは異なる物質のチップまた
はウェハから成り、誘電定数が高く、各チップの対抗面
は導電膜を有する。
ンス/RC回路を内部に設ける試みについては周知のと
おりである。たとえばKevin W. Colvin
による、HIGH CAPACITANCE FLEX
IBLE CIRCUITについての米国特許出願書類
H416(1988年1月5日公開)は、個別セラミッ
ク・コンデンサを組み込んだ多層フレキシブル回路につ
いて説明している。同特許の回路パッケージでは、容量
素子が、フレキシブル基板とは異なる物質のチップまた
はウェハから成り、誘電定数が高く、各チップの対抗面
は導電膜を有する。
【0011】Sheldon H. Buttによる、
MULTILAYER CIRCUITRY について
の米国特許出願第4682414号明細書は、1面が凹
部になった多層回路パッケージについて述べている。同
特許で説明されているように、第1の個別電子素子は凹
部内に配置され、第2の個別電子素子はパッケージ表面
に配置される。
MULTILAYER CIRCUITRY について
の米国特許出願第4682414号明細書は、1面が凹
部になった多層回路パッケージについて述べている。同
特許で説明されているように、第1の個別電子素子は凹
部内に配置され、第2の個別電子素子はパッケージ表面
に配置される。
【0012】Louis E. Gatesらによる、
MICROELECTRONIC PACKAGE に
ついての米国特許第4705917号明細書は、チップ
と個別コンデンサを配置・接続できる凹部を設けるため
の開口を内部に持つ超小型電子パッケージを扱う。複数
のセラミック層から形成され、層の一部が内部に開口を
持つ超小型電子パッケージについて説明されている。内
部の開口は、パッケージ内で凹部を成し、これが個別素
子を担持する。この明細書で取り上げられている個別素
子にはコンデンサが含まれる。
MICROELECTRONIC PACKAGE に
ついての米国特許第4705917号明細書は、チップ
と個別コンデンサを配置・接続できる凹部を設けるため
の開口を内部に持つ超小型電子パッケージを扱う。複数
のセラミック層から形成され、層の一部が内部に開口を
持つ超小型電子パッケージについて説明されている。内
部の開口は、パッケージ内で凹部を成し、これが個別素
子を担持する。この明細書で取り上げられている個別素
子にはコンデンサが含まれる。
【0013】Candice Brownによる、CH
IP ON BOARD PACKAGE FOR I
NTEGRATED CIRCUIT DEVICES
USING PRINTED CIRCUIT BO
ARDS AND MEANS FOR CONVEY
ING THE HEAT TO THE OPPOS
ITE SIDE OF THE PACKAGEFR
OM THE CHIP MOUNTING SIDE
TO PERMIT THE HEAT TO DI
SSIPATE THEREFROMについての米国特
許第4729061号明細書は、集積回路ダイスを装着
するために少なくとも1つのキャビティを内部に持つ回
路パッケージについて説明している。
IP ON BOARD PACKAGE FOR I
NTEGRATED CIRCUIT DEVICES
USING PRINTED CIRCUIT BO
ARDS AND MEANS FOR CONVEY
ING THE HEAT TO THE OPPOS
ITE SIDE OF THE PACKAGEFR
OM THE CHIP MOUNTING SIDE
TO PERMIT THE HEAT TO DI
SSIPATE THEREFROMについての米国特
許第4729061号明細書は、集積回路ダイスを装着
するために少なくとも1つのキャビティを内部に持つ回
路パッケージについて説明している。
【0014】Hirosi Oodairaらによる、
A METHODOF MAKING A CIRCU
IT BOARD AND A CIRCUIT BO
ARD PRODUCED THEREBYについての
米国特許第4751126号明細書は、フレキシブル基
板が接合されたフレキシブル回路パッケージについて述
べている。コンデンサなどの個別回路素子は、フレキシ
ブル基板の塑性変形を利用することで、フレキシブル基
板相互間に埋め込めると説明している。
A METHODOF MAKING A CIRCU
IT BOARD AND A CIRCUIT BO
ARD PRODUCED THEREBYについての
米国特許第4751126号明細書は、フレキシブル基
板が接合されたフレキシブル回路パッケージについて述
べている。コンデンサなどの個別回路素子は、フレキシ
ブル基板の塑性変形を利用することで、フレキシブル基
板相互間に埋め込めると説明している。
【0015】Vincent J. Blackらによ
る、FLEXIBLE FILM CHIP CARR
IER WITH DECOUPLINGCAPACI
TORSについての米国特許第4744008号明細書
は、表面に少なくとも1つの個別遮断コンデンサを装着
して回路化したポリイミド薄膜チップ・キャリヤから形
成された超小型電子パッケージについて説明している。
る、FLEXIBLE FILM CHIP CARR
IER WITH DECOUPLINGCAPACI
TORSについての米国特許第4744008号明細書
は、表面に少なくとも1つの個別遮断コンデンサを装着
して回路化したポリイミド薄膜チップ・キャリヤから形
成された超小型電子パッケージについて説明している。
【0016】Alain CleiによるPROCES
S FOR PRODUCING HYBRID CI
RCUITS WITH INTEGRATEDCAP
ACITORS AND RESISTORS AND
CIRCUITS OBTAINED BY THI
S PROCESSについての米国特許第446093
8号明細書は、ハイブリッド回路構造すなわち回路パッ
ケージそのものではなく、タンタル、電極、タンタルの
自然酸化物の誘電体など、バルブ金属を持つ薄膜コンデ
ンサを加えた構造を取り上げている。自然酸化物はタン
タルの陽極酸化によって形成される。
S FOR PRODUCING HYBRID CI
RCUITS WITH INTEGRATEDCAP
ACITORS AND RESISTORS AND
CIRCUITS OBTAINED BY THI
S PROCESSについての米国特許第446093
8号明細書は、ハイブリッド回路構造すなわち回路パッ
ケージそのものではなく、タンタル、電極、タンタルの
自然酸化物の誘電体など、バルブ金属を持つ薄膜コンデ
ンサを加えた構造を取り上げている。自然酸化物はタン
タルの陽極酸化によって形成される。
【0017】Christopher H. Bajo
rekらによるMULTIPLE LAYER、CER
AMIC CARRIER FORHIGH SWIT
CHING SPEED VLSI CHIPS につ
いての米国特許第4328520号明細書は、薄いコン
デンサ・シートをセラミック構造で積層した超小型電子
パッケージを扱う。コンデンサの電極板は配電導体(パ
ワー・プレーン)として使える。また電極板を、パワー
・プレインに至るかまたは貫通する導電バイアに接続す
ることもできる。容量素子は薄い金属シートと誘電物質
の積層である。この容量積層は、グリーン(未焼成)誘
電体のグリーン(未焼成)シートとその上の金属導体層
を、所定個数の層対が得られるまで連続して形成し、グ
リーン(未焼成)積層を焼成して容量積層を形成し、外
面を回路化することによって形成される。
rekらによるMULTIPLE LAYER、CER
AMIC CARRIER FORHIGH SWIT
CHING SPEED VLSI CHIPS につ
いての米国特許第4328520号明細書は、薄いコン
デンサ・シートをセラミック構造で積層した超小型電子
パッケージを扱う。コンデンサの電極板は配電導体(パ
ワー・プレーン)として使える。また電極板を、パワー
・プレインに至るかまたは貫通する導電バイアに接続す
ることもできる。容量素子は薄い金属シートと誘電物質
の積層である。この容量積層は、グリーン(未焼成)誘
電体のグリーン(未焼成)シートとその上の金属導体層
を、所定個数の層対が得られるまで連続して形成し、グ
リーン(未焼成)積層を焼成して容量積層を形成し、外
面を回路化することによって形成される。
【0018】これに代わる、Bajorekらによる実
施例では、容量積層は、グリーン(未焼成)シートをメ
タライズし、メタライズされたグリーン(未焼成)シー
トの各々を焼結し、メタライズされ焼成された各積層を
、たとえばガラスやブレージング材と接合し、その上面
をメタライズすることによって形成される。
施例では、容量積層は、グリーン(未焼成)シートをメ
タライズし、メタライズされたグリーン(未焼成)シー
トの各々を焼結し、メタライズされ焼成された各積層を
、たとえばガラスやブレージング材と接合し、その上面
をメタライズすることによって形成される。
【0019】David A. Thompsonによ
るCHIP PACKAGE WITH HIGH C
APACITANCE、STACKED VLSI/P
OWER SHEETS EXTENDING THR
OUGH SLOTS IN SUBSTRATE に
ついての米国特許第4237522号明細書は、バス・
ラインからチップへ給電する、容量を介して接合された
絶縁パワー・シートについて説明している。絶縁パワー
・シートは10ミルの導体と0.5ミルの誘電層との厚
膜積層である。
るCHIP PACKAGE WITH HIGH C
APACITANCE、STACKED VLSI/P
OWER SHEETS EXTENDING THR
OUGH SLOTS IN SUBSTRATE に
ついての米国特許第4237522号明細書は、バス・
ラインからチップへ給電する、容量を介して接合された
絶縁パワー・シートについて説明している。絶縁パワー
・シートは10ミルの導体と0.5ミルの誘電層との厚
膜積層である。
【0020】Wolf−Dieter Muenzによ
るELECTRIC THIN FILM CIRCU
IT AND METHOD FOR ITS MAN
UFACTURE についての米国特許第394927
5号明細書は、対になった電極の間に誘電層を配した薄
膜コンデンサを持つ薄膜回路について述べている。誘電
層は、電極の形成に用いられる物質の自然酸化物である
。電極は、バルブ金属から、自然酸化物の誘電層は、電
極物質の表面の陽極酸化によって形成される。
るELECTRIC THIN FILM CIRCU
IT AND METHOD FOR ITS MAN
UFACTURE についての米国特許第394927
5号明細書は、対になった電極の間に誘電層を配した薄
膜コンデンサを持つ薄膜回路について述べている。誘電
層は、電極の形成に用いられる物質の自然酸化物である
。電極は、バルブ金属から、自然酸化物の誘電層は、電
極物質の表面の陽極酸化によって形成される。
【0021】Takeo NishimuraによるM
ETHOD OF PRODUCING THIN F
ILM INTEGRATED CIRCUITSにつ
いての米国特許第3699011号明細書は、半導体の
直下に薄膜コンデンサを配置した薄膜回路を扱っている
。薄膜コンデンサでは、対になった電極に誘電層が挟ま
れており、誘電層は、電極の形成に用いられる物質の自
然酸化物である。電極は、バルブ金属などの酸化可能な
金属から形成され、自然酸化物の誘電層は、電極物質の
表面の陽極酸化によって形成される。
ETHOD OF PRODUCING THIN F
ILM INTEGRATED CIRCUITSにつ
いての米国特許第3699011号明細書は、半導体の
直下に薄膜コンデンサを配置した薄膜回路を扱っている
。薄膜コンデンサでは、対になった電極に誘電層が挟ま
れており、誘電層は、電極の形成に用いられる物質の自
然酸化物である。電極は、バルブ金属などの酸化可能な
金属から形成され、自然酸化物の誘電層は、電極物質の
表面の陽極酸化によって形成される。
【0022】William OrrによるTHIN
FILM DISTRIBUTED RC STRUC
TURE についての米国特許第3665346号明細
書(米国特許第3542654号明細書の一部)は、不
活性基板上に位置し、不活性基板、陽極酸化可能な抵抗
膜、陽極酸化可能な抵抗膜上に形成された誘電酸化物、
及び誘電膜の対抗面に形成された導電対電極から成る薄
膜RC回路素子について述べている。抵抗膜は、陽極酸
化によって誘電自然酸化物が容易に形成される高融点金
属である。
FILM DISTRIBUTED RC STRUC
TURE についての米国特許第3665346号明細
書(米国特許第3542654号明細書の一部)は、不
活性基板上に位置し、不活性基板、陽極酸化可能な抵抗
膜、陽極酸化可能な抵抗膜上に形成された誘電酸化物、
及び誘電膜の対抗面に形成された導電対電極から成る薄
膜RC回路素子について述べている。抵抗膜は、陽極酸
化によって誘電自然酸化物が容易に形成される高融点金
属である。
【0023】Dudley A. Chanceらによ
るCHIP CARRIER FOR LARGE S
CALE INTEGRATED CIRCUITS
AND A METHOD FOR THE FABR
ICATION OF THE CARRIERについ
ての欧州特許出願第0083405号明細書(公開、米
国特許第4453176号明細書に対応)は、埋め込み
型コンデンサ構造を含むLSIチップのキャリヤについ
て述べている。コンデンサを構成する方法は正確には説
明されていないが、コンデンサ構造の少なくとも1つの
電極層は、分割された複数の電極板から成る。電極板の
各セグメントは、各バイア・ラインを通して個別にアド
レスできる。バイア・ラインは、内部の電極セグメント
から、キャリヤのチップ装着面上の切断可能なリンクに
伸びる。 切断可能なリンクは各々、レーザなどで切断すれば、コ
ンデンサの欠陥セグメントを修復あるいは除去できる。
るCHIP CARRIER FOR LARGE S
CALE INTEGRATED CIRCUITS
AND A METHOD FOR THE FABR
ICATION OF THE CARRIERについ
ての欧州特許出願第0083405号明細書(公開、米
国特許第4453176号明細書に対応)は、埋め込み
型コンデンサ構造を含むLSIチップのキャリヤについ
て述べている。コンデンサを構成する方法は正確には説
明されていないが、コンデンサ構造の少なくとも1つの
電極層は、分割された複数の電極板から成る。電極板の
各セグメントは、各バイア・ラインを通して個別にアド
レスできる。バイア・ラインは、内部の電極セグメント
から、キャリヤのチップ装着面上の切断可能なリンクに
伸びる。 切断可能なリンクは各々、レーザなどで切断すれば、コ
ンデンサの欠陥セグメントを修復あるいは除去できる。
【0024】このほか埋め込み型コンデンサ構造を示し
た文献には次のものがある。
た文献には次のものがある。
【0025】a.SEMICONDUCTOR DEV
ICEに関する特許出願第59−233109号明細書
(1984年11月7日出願、特開昭61−11236
9号として1986年5月30日公開)は、チップ・キ
ャリヤの外面に被着したコンデンサについて述べている
。コンデンサはパシヴェイション層の上に被着され、(
i)アルミニウムのグラウンド層、(ii)窒化シリコ
ン層に代表される誘電層、(iii)アルミニウムの電
源層、及び(iv)SiO2絶縁層を含む。
ICEに関する特許出願第59−233109号明細書
(1984年11月7日出願、特開昭61−11236
9号として1986年5月30日公開)は、チップ・キ
ャリヤの外面に被着したコンデンサについて述べている
。コンデンサはパシヴェイション層の上に被着され、(
i)アルミニウムのグラウンド層、(ii)窒化シリコ
ン層に代表される誘電層、(iii)アルミニウムの電
源層、及び(iv)SiO2絶縁層を含む。
【0026】b.PLUG−IN PACKAGE W
ITH CAPACITORに関する特許出願第59−
127869号明細書(1984年6月21日出願、特
開昭61−6846号として1986年1月13日公開
)は、電源をフィルタしてパッケージに装着されたチッ
プに供給するために内部に個別コンデンサ・チップを用
いることについて述べている。
ITH CAPACITORに関する特許出願第59−
127869号明細書(1984年6月21日出願、特
開昭61−6846号として1986年1月13日公開
)は、電源をフィルタしてパッケージに装着されたチッ
プに供給するために内部に個別コンデンサ・チップを用
いることについて述べている。
【0027】c.PACKAGE FOR SEMIC
ONDUCTOR DEVICEに関する特許出願第5
7−192963号明細書(1982年11月11日出
願、特開昭59−82753号として1984年5月1
2日公開) は、コンデンサを構造的、電気的に、埋め
込み型メモリ・チップとパッケージの接地面との間に配
置した超小型電子パッケージについて述べている。
ONDUCTOR DEVICEに関する特許出願第5
7−192963号明細書(1982年11月11日出
願、特開昭59−82753号として1984年5月1
2日公開) は、コンデンサを構造的、電気的に、埋め
込み型メモリ・チップとパッケージの接地面との間に配
置した超小型電子パッケージについて述べている。
【0028】d.SEMICONDUCTOR INT
EGRATED CIRCUIT DEVICE に関
する特許出願第57−164460号明細書(1982
年9月21日出願、特開昭59−54254号として1
984年3月29日公開)は、樹脂を埋め込んだコンデ
ンサを構造上また電気的に、メモリ・チップとパッケー
ジの電源面との間に配置した超小型電子パッケージにつ
いて述べている。
EGRATED CIRCUIT DEVICE に関
する特許出願第57−164460号明細書(1982
年9月21日出願、特開昭59−54254号として1
984年3月29日公開)は、樹脂を埋め込んだコンデ
ンサを構造上また電気的に、メモリ・チップとパッケー
ジの電源面との間に配置した超小型電子パッケージにつ
いて述べている。
【0029】e.SEMICONDUCTOR DEV
ICEに関する特許出願第57−115045号明細書
(1982年6月30日出願、特開昭59−5654号
として1984年1月12日公開)は、フリップ・チッ
プ基板内またはフリップ・チップ表面に配置できるコン
デンサを取り上げている。コンデンサはチップ電源と並
列である。
ICEに関する特許出願第57−115045号明細書
(1982年6月30日出願、特開昭59−5654号
として1984年1月12日公開)は、フリップ・チッ
プ基板内またはフリップ・チップ表面に配置できるコン
デンサを取り上げている。コンデンサはチップ電源と並
列である。
【0030】J.M. BrownlowによるSTR
ESS AVOIDANCE IN COFIRED
TWO MATERIAL CERAMICS、IBM
Technical Disclosure Bul
letin、Vol. 22、(9) (1980年2
月)、pp. 4256−4257は、パッケージの作
製に用いられる構造セラミック材と、比較的厚い内部コ
ンデンサに用いられる高キャパシタンス・セラミクスと
の間の熱膨張係数の違いによる問題を取り上げている。 構造セラミック層が焼結されてチタン酸基の高キャパシ
タンス誘電体になるときに生じる高応力とクラックの問
題に触れている。この問題に対して1つ解決法を提示し
ている。つまりコンデンサ(チタン酸基とその電極)は
最初、たとえば樹脂とセラミックのスラリから樹脂セラ
ミックを形成し、次に樹脂金属パターンを樹脂セラミッ
ク・シートに対してスクリーニングすることによって形
成される。コンデンサをモノリシック・パッケージ構造
から機械的に分離し、それによって熱応力を回避するた
めに、樹脂の含有量が多いペーストが用いられる。
ESS AVOIDANCE IN COFIRED
TWO MATERIAL CERAMICS、IBM
Technical Disclosure Bul
letin、Vol. 22、(9) (1980年2
月)、pp. 4256−4257は、パッケージの作
製に用いられる構造セラミック材と、比較的厚い内部コ
ンデンサに用いられる高キャパシタンス・セラミクスと
の間の熱膨張係数の違いによる問題を取り上げている。 構造セラミック層が焼結されてチタン酸基の高キャパシ
タンス誘電体になるときに生じる高応力とクラックの問
題に触れている。この問題に対して1つ解決法を提示し
ている。つまりコンデンサ(チタン酸基とその電極)は
最初、たとえば樹脂とセラミックのスラリから樹脂セラ
ミックを形成し、次に樹脂金属パターンを樹脂セラミッ
ク・シートに対してスクリーニングすることによって形
成される。コンデンサをモノリシック・パッケージ構造
から機械的に分離し、それによって熱応力を回避するた
めに、樹脂の含有量が多いペーストが用いられる。
【0031】R.O. LussowによるINTER
NAL CAPACITORS AND RESIST
ORS FOR MULTILAYER CERAMI
C MODULES、IBM Technical D
isclosure Bulletin、Vol. 2
0、(9) (1978年2月)、pp. 3436−
3437 は、配置されたバイア内にグリーン(未焼成
)誘電ペーストを付着させ、グリーン(未焼成)パッケ
ージを焼成して容量素子を形成することによって、埋め
込み型内部コンデンサを形成することについて述べてい
る。
NAL CAPACITORS AND RESIST
ORS FOR MULTILAYER CERAMI
C MODULES、IBM Technical D
isclosure Bulletin、Vol. 2
0、(9) (1978年2月)、pp. 3436−
3437 は、配置されたバイア内にグリーン(未焼成
)誘電ペーストを付着させ、グリーン(未焼成)パッケ
ージを焼成して容量素子を形成することによって、埋め
込み型内部コンデンサを形成することについて述べてい
る。
【0032】C.H. Bajorek、D.A. C
hance、C.W. Ho、及びE.E. Shap
iroによるINTEGRATED、LOW INDU
CTANCE、SMALL AREA CAPACIT
ORS FOR VLSI SEMICONDUCTO
R PACKAGES、IBM Technical
Disclosure Bulletin、Vol.
25、(2) (1982年7月)、pp. 883−
888 は、電子パッケージ用の低インダクタンス・パ
ラレル・プレート・コンデンサ構造について説明してい
る。パラレル・プレート・コンデンサは、同文献の図2
A及び図2Dで多層セラミック・インタポーザの一部と
して、図2B及び図2Cでは半導体チップの直下のポケ
ット・パッケージ内にフラッシュ・マウントされるもの
として説明されている。
hance、C.W. Ho、及びE.E. Shap
iroによるINTEGRATED、LOW INDU
CTANCE、SMALL AREA CAPACIT
ORS FOR VLSI SEMICONDUCTO
R PACKAGES、IBM Technical
Disclosure Bulletin、Vol.
25、(2) (1982年7月)、pp. 883−
888 は、電子パッケージ用の低インダクタンス・パ
ラレル・プレート・コンデンサ構造について説明してい
る。パラレル・プレート・コンデンサは、同文献の図2
A及び図2Dで多層セラミック・インタポーザの一部と
して、図2B及び図2Cでは半導体チップの直下のポケ
ット・パッケージ内にフラッシュ・マウントされるもの
として説明されている。
【0033】従来の技術はこのように、超小型電子パッ
ケージにキャパシタンスを提供するために様々な方法及
び構造を提示している。これには、埋め込み型薄膜コン
デンサ、サーフェス・マウント型コンデンサ、サーフェ
ス・フィルム型コンデンサ、多様な凹部、インサート、
中空内の個別コンデンサが含まれる。個別コンデンサを
回路パッケージに装着するには別に作製ステップが必要
になる。また、個別コンデンサを使用すると、RC時定
数、バンド・パス幅、容量結合、及び容量遮断を指定す
る上でフレキシビリティがなくなる。
ケージにキャパシタンスを提供するために様々な方法及
び構造を提示している。これには、埋め込み型薄膜コン
デンサ、サーフェス・マウント型コンデンサ、サーフェ
ス・フィルム型コンデンサ、多様な凹部、インサート、
中空内の個別コンデンサが含まれる。個別コンデンサを
回路パッケージに装着するには別に作製ステップが必要
になる。また、個別コンデンサを使用すると、RC時定
数、バンド・パス幅、容量結合、及び容量遮断を指定す
る上でフレキシビリティがなくなる。
【0034】厚膜作製方法すなわちグリーン(未焼成)
誘電体と金属導体のインタリーブ層を連続して積層・焼
結する方法は、すべての面で満足のいく解決法ではない
。多レベル・バイアが必要である。コンデンサ・パラメ
ータ、誘電体の厚み、及び電極領域を設計段階で制御す
るする方法は少ない。さらに、パッケージ内の厚膜ヘテ
ロ構造は、構造パッケージ材に熱膨張の不一致をもたら
す。
誘電体と金属導体のインタリーブ層を連続して積層・焼
結する方法は、すべての面で満足のいく解決法ではない
。多レベル・バイアが必要である。コンデンサ・パラメ
ータ、誘電体の厚み、及び電極領域を設計段階で制御す
るする方法は少ない。さらに、パッケージ内の厚膜ヘテ
ロ構造は、構造パッケージ材に熱膨張の不一致をもたら
す。
【0035】したがって、パッケージの構造、熱、及び
電気的な整合性を維持しながらパッケージ・キャパシタ
ンスを具体的に指定できる、簡易なパッケージ作製方法
が必要なことは明らかである。
電気的な整合性を維持しながらパッケージ・キャパシタ
ンスを具体的に指定できる、簡易なパッケージ作製方法
が必要なことは明らかである。
【0036】
【発明が解決しようとする課題】この発明の目的は、内
部キャパシタンス手段の作製を含めた簡易な電子パッケ
ージ作製方法を提供することにある。
部キャパシタンス手段の作製を含めた簡易な電子パッケ
ージ作製方法を提供することにある。
【0037】この発明の目的には、論理回路のチップ及
びモジュールに使用できるパッケージ表面を拡大し、パ
ッケージ密度を上げるために、パッケージ表面から受動
素子を取り除くことも含まれる。
びモジュールに使用できるパッケージ表面を拡大し、パ
ッケージ密度を上げるために、パッケージ表面から受動
素子を取り除くことも含まれる。
【0038】この発明の目的には、作製プロセスにおい
てパッケージ及び回路キャパシタンスについて具体的な
値を得ることも含まれる。
てパッケージ及び回路キャパシタンスについて具体的な
値を得ることも含まれる。
【0039】この発明の目的には、電子パッケージの構
造、熱、及び電気的な整合性を維持しながら、内部キャ
パシタンスを確保することも含まれる。
造、熱、及び電気的な整合性を維持しながら、内部キャ
パシタンスを確保することも含まれる。
【0040】この発明の目的には、電子パッケージに内
部キャパシタンス構造を薄膜によって形成する方法を提
供することも含まれる。
部キャパシタンス構造を薄膜によって形成する方法を提
供することも含まれる。
【0041】この発明の目的には、薄膜内部コンデンサ
を持つ電子パッケージを提供することも含まれる。
を持つ電子パッケージを提供することも含まれる。
【0042】この発明の目的には、コンデンサと能動素
子が、少数のバイア及びスルーホールを通して配線され
る部分などで配線ルートを簡略にした電子パッケージを
提供することも含まれる。
子が、少数のバイア及びスルーホールを通して配線され
る部分などで配線ルートを簡略にした電子パッケージを
提供することも含まれる。
【0043】この発明の目的には、スルーホール及びハ
ンダ・ジョイントを少なくし、これに伴って、ドリル・
ユニット時間を短縮し、製品の歩留まりと信頼性を向上
したパッケージを提供することも含まれる。
ンダ・ジョイントを少なくし、これに伴って、ドリル・
ユニット時間を短縮し、製品の歩留まりと信頼性を向上
したパッケージを提供することも含まれる。
【0044】この発明の目的には、コンデンサと能動素
子を近接させることでライン・ディレイを抑えることも
含まれる。
子を近接させることでライン・ディレイを抑えることも
含まれる。
【0045】この発明の目的には、高導電率の電極を持
つ内部薄膜コンデンサを提供することも含まれる。
つ内部薄膜コンデンサを提供することも含まれる。
【0046】この発明の目的には、高誘電定数の誘電体
を持つ内部薄膜コンデンサを提供することも含まれる。
を持つ内部薄膜コンデンサを提供することも含まれる。
【0047】この発明の目的には、導電率の高いすなわ
ち高誘電係数の自然酸化物(Y、Ti、Zr、Ta、H
f、Nb、Mo、Wなど)を容易に形成する金属よりも
導電率の高い電極と、これに挟まれた高誘電係数の薄膜
すなわち、これまでのY、Ti、Bi、Sb、Zr、T
a、Hf、Nd、Mo、及びWの酸化物に見られる程度
の相対誘電定数を持つ誘電体とを組み合わせた電極を特
徴とする電子パッケージを提供することも含まれる。
ち高誘電係数の自然酸化物(Y、Ti、Zr、Ta、H
f、Nb、Mo、Wなど)を容易に形成する金属よりも
導電率の高い電極と、これに挟まれた高誘電係数の薄膜
すなわち、これまでのY、Ti、Bi、Sb、Zr、T
a、Hf、Nd、Mo、及びWの酸化物に見られる程度
の相対誘電定数を持つ誘電体とを組み合わせた電極を特
徴とする電子パッケージを提供することも含まれる。
【0048】
【課題を解決するための手段】これらの目的は、ここで
述べる薄膜作製方法及びこの方法によって作製される多
層薄膜電子回路パッケージによって達成され、従来技術
の欠点が克服される。
述べる薄膜作製方法及びこの方法によって作製される多
層薄膜電子回路パッケージによって達成され、従来技術
の欠点が克服される。
【0049】“薄膜電子回路パッケージ”は、内部薄膜
コンデンサを1つ以上含む電子回路パッケージをいう。 “内部コンデンサ”は、電子回路パッケージ内にあり、
少なくとも1つの電極面がバイアまたはスルーホールに
よってアクセス可能なコンデンサをいう。“薄膜コンデ
ンサ”は、コンデンサの電極の一方または両方が厚さ約
100ミクロン未満、コンデンサの誘電層の厚みが約1
2ミクロン未満、及び誘電層が薄膜形成法によって形成
されるコンデンサをいう。“薄膜形成法”は、薄膜デバ
イスを作製する電子分野で用いられ、蒸着、化学的気相
成長(CVD)、プラズマCVD、粒子ビーム・エピタ
キシ、スパッタリング、同時スパッタリング、反応性ス
パッタリングなどを含めたエピタキシャル成長法をいう
。こうしたエピタキシャル法は、自然酸化物誘電体を形
成する、下層の電極構造の酸化とは区別すべきものであ
る。
コンデンサを1つ以上含む電子回路パッケージをいう。 “内部コンデンサ”は、電子回路パッケージ内にあり、
少なくとも1つの電極面がバイアまたはスルーホールに
よってアクセス可能なコンデンサをいう。“薄膜コンデ
ンサ”は、コンデンサの電極の一方または両方が厚さ約
100ミクロン未満、コンデンサの誘電層の厚みが約1
2ミクロン未満、及び誘電層が薄膜形成法によって形成
されるコンデンサをいう。“薄膜形成法”は、薄膜デバ
イスを作製する電子分野で用いられ、蒸着、化学的気相
成長(CVD)、プラズマCVD、粒子ビーム・エピタ
キシ、スパッタリング、同時スパッタリング、反応性ス
パッタリングなどを含めたエピタキシャル成長法をいう
。こうしたエピタキシャル法は、自然酸化物誘電体を形
成する、下層の電極構造の酸化とは区別すべきものであ
る。
【0050】グラウンド・プレーンまたはコアを含めて
、信号プレーン/コアまたはパワー・プレーン/コアと
しての第1導電プレーンは、この発明の実施例に従って
、コンデンサ電極として用いるために回路化される。 この後、誘電薄膜が、CVD、粒子ビーム・エピタキシ
、スパッタリング、反応性スパッタリング、反応性同時
スパッタリングなどの薄膜形成方法によって形成される
。誘電薄膜の形成方法は、下層の電極物質の陽極酸化よ
りもエピタキシャル成長の方が望ましい。導電物質の薄
膜は、たとえばスパッタリングによる銅薄膜として誘電
薄膜の上に形成される。導電物質の薄膜は、マスクを通
してスパッタリングによってパターンを形成するか、フ
ォトリソグラフィやエッチングによってパターンを形成
してもよい。この後、誘電体、導体または両方の層を、
薄膜コンデンサの上に被着して、複合積層回路パッケー
ジを形成することもできる。コンデンサは、バイアまた
はスルーホールを通して配線されるのが通常である。
、信号プレーン/コアまたはパワー・プレーン/コアと
しての第1導電プレーンは、この発明の実施例に従って
、コンデンサ電極として用いるために回路化される。 この後、誘電薄膜が、CVD、粒子ビーム・エピタキシ
、スパッタリング、反応性スパッタリング、反応性同時
スパッタリングなどの薄膜形成方法によって形成される
。誘電薄膜の形成方法は、下層の電極物質の陽極酸化よ
りもエピタキシャル成長の方が望ましい。導電物質の薄
膜は、たとえばスパッタリングによる銅薄膜として誘電
薄膜の上に形成される。導電物質の薄膜は、マスクを通
してスパッタリングによってパターンを形成するか、フ
ォトリソグラフィやエッチングによってパターンを形成
してもよい。この後、誘電体、導体または両方の層を、
薄膜コンデンサの上に被着して、複合積層回路パッケー
ジを形成することもできる。コンデンサは、バイアまた
はスルーホールを通して配線されるのが通常である。
【0051】信号コアまたはプレーン、パワー・コア/
プレーン、グラウンド・コア/プレーンなどの導電素子
は、この発明に従って、金属導体かまたは導電ポリマか
ら形成できる。薄膜金属導体、厚膜金属導体、金属箔導
体などとして、金属導体から形成されるのが最も一般的
である。信号コア、グランド・コア、及びパワー・コア
としての導体が金属であれば、金属導体は、周期表のA
l族及びIB族(Cu、Ag、Au)の金属から選択さ
れるのが最も一般的である。なかでも望ましいのはCu
である。それはCuが、特にTi、Ta、Zr、Hf、
W、Moなど安定した自然酸化物を容易に形成する金属
と比べて導電率が高いことによる。一般に、金属導体の
厚みは約100Åないし約100ミクロンである。
プレーン、グラウンド・コア/プレーンなどの導電素子
は、この発明に従って、金属導体かまたは導電ポリマか
ら形成できる。薄膜金属導体、厚膜金属導体、金属箔導
体などとして、金属導体から形成されるのが最も一般的
である。信号コア、グランド・コア、及びパワー・コア
としての導体が金属であれば、金属導体は、周期表のA
l族及びIB族(Cu、Ag、Au)の金属から選択さ
れるのが最も一般的である。なかでも望ましいのはCu
である。それはCuが、特にTi、Ta、Zr、Hf、
W、Moなど安定した自然酸化物を容易に形成する金属
と比べて導電率が高いことによる。一般に、金属導体の
厚みは約100Åないし約100ミクロンである。
【0052】誘電体は薄膜であり、厚みは次式によって
求められる。
求められる。
【0053】
【数1】
【0054】ここでCは所望のキャパシタンス、εは誘
電薄膜の誘電率(イプシロン)、Sは2つの電極のオー
バレイ面積、dは2つの電極の間隔であり、誘電薄膜の
厚みにほぼ等しい。誘電物質の薄膜は約100Åないし
10ミクロンの厚みが望ましい。
電薄膜の誘電率(イプシロン)、Sは2つの電極のオー
バレイ面積、dは2つの電極の間隔であり、誘電薄膜の
厚みにほぼ等しい。誘電物質の薄膜は約100Åないし
10ミクロンの厚みが望ましい。
【0055】誘電体の厚みdは、キャパシタンスを正確
に制御するためには、同じく正確に制御しなければなら
ない。正確な厚み制御は、この発明に従って、制御可能
な薄膜形成法によって可能である。これは、下層のバル
ブ金属電極を陽極酸化して自然酸化物を形成するのとは
区別される誘電体の真空蒸着によって行える。たとえば
真空蒸着した誘電物質の薄膜は、反応性スパッタリング
による薄膜などでよい。
に制御するためには、同じく正確に制御しなければなら
ない。正確な厚み制御は、この発明に従って、制御可能
な薄膜形成法によって可能である。これは、下層のバル
ブ金属電極を陽極酸化して自然酸化物を形成するのとは
区別される誘電体の真空蒸着によって行える。たとえば
真空蒸着した誘電物質の薄膜は、反応性スパッタリング
による薄膜などでよい。
【0056】コンデンサの誘電薄膜を形成するためには
各種の誘電物質を使用できる。たとえば無機物質のほか
、ポリイミドやポリフッ化炭素などの有機ポリマがある
。スパッタリング可能な誘電体の代表としてはセラミク
スが挙げられる。代表的なセラミクスは、カルシウム、
チタン、チタン酸バリウム、酸化アルミニウム、酸化ベ
リリウム、窒化アルミニウムの族から選択されたもので
ある。
各種の誘電物質を使用できる。たとえば無機物質のほか
、ポリイミドやポリフッ化炭素などの有機ポリマがある
。スパッタリング可能な誘電体の代表としてはセラミク
スが挙げられる。代表的なセラミクスは、カルシウム、
チタン、チタン酸バリウム、酸化アルミニウム、酸化ベ
リリウム、窒化アルミニウムの族から選択されたもので
ある。
【0057】この発明の電子回路パッケージには、少な
くとも、パワー・コアまたはプレーン、グラウンド・コ
ア/プレーン、第1信号コア/プレーン、第2信号コア
/プレーン、及び上述のように作製された一体埋め込み
型薄膜コンデンサが含まれる。一体埋め込み型薄膜コン
デンサは、第1及び第2の信号コアを容量を介して接合
・遮断するように働く。第1信号コアは、構造上、少な
くとも1つの第1電極で終端する少なくとも1つの第1
ワイヤを、第2信号コアは、少なくとも1つの第2電極
で終端する少なくとも1つの第2ワイヤを含む。第1電
極の少なくとも一部は、第2電極の少なくとも一部を覆
い、誘電物質の薄膜によって第2電極から離隔される。 第1電極、第2電極、及び誘電物質の薄膜によって、一
体埋め込み型薄膜コンデンサが定義される。
くとも、パワー・コアまたはプレーン、グラウンド・コ
ア/プレーン、第1信号コア/プレーン、第2信号コア
/プレーン、及び上述のように作製された一体埋め込み
型薄膜コンデンサが含まれる。一体埋め込み型薄膜コン
デンサは、第1及び第2の信号コアを容量を介して接合
・遮断するように働く。第1信号コアは、構造上、少な
くとも1つの第1電極で終端する少なくとも1つの第1
ワイヤを、第2信号コアは、少なくとも1つの第2電極
で終端する少なくとも1つの第2ワイヤを含む。第1電
極の少なくとも一部は、第2電極の少なくとも一部を覆
い、誘電物質の薄膜によって第2電極から離隔される。 第1電極、第2電極、及び誘電物質の薄膜によって、一
体埋め込み型薄膜コンデンサが定義される。
【0058】薄膜コンデンサと直列の信号コアの1つは
、この発明の実施例に従って地電位におかれる。また、
薄膜コンデンサと直列の信号コアの1つは、電源電位と
してもよい。
、この発明の実施例に従って地電位におかれる。また、
薄膜コンデンサと直列の信号コアの1つは、電源電位と
してもよい。
【0059】上述の回路パッケージ(カードまたはボー
ド)の実施例に含まれる項目は次のとおりである。
ド)の実施例に含まれる項目は次のとおりである。
【0060】(a)少なくとも1つの第1銅電極で終端
する少なくとも1つの第1薄膜銅ワイヤを含む第1信号
コア
する少なくとも1つの第1薄膜銅ワイヤを含む第1信号
コア
【0061】(b)少なくとも1つの第2電極で終端す
る少なくとも1つの第2薄膜銅ワイヤを含む第2信号コ
ア。第1銅電極の少なくとも一部は、第2銅電極の少な
くとも一部を覆い、このオーバレイは先に定義した表面
面積Sである。
る少なくとも1つの第2薄膜銅ワイヤを含む第2信号コ
ア。第1銅電極の少なくとも一部は、第2銅電極の少な
くとも一部を覆い、このオーバレイは先に定義した表面
面積Sである。
【0062】(c)第1銅電極と第2銅電極の間に位置
し、反応性スパッタリングによる誘電物質の薄膜。誘電
物質の厚さは先に定義した厚みdである。
し、反応性スパッタリングによる誘電物質の薄膜。誘電
物質の厚さは先に定義した厚みdである。
【0063】第1電極、第2電極、及び誘電物質の薄膜
によって、多層回路カード内の一体埋め込み型薄膜コン
デンサが定義される。
によって、多層回路カード内の一体埋め込み型薄膜コン
デンサが定義される。
【0064】この発明は、内部薄膜コンデンサを持つ電
子パッケージと、電子パッケージの構造、熱、及び電気
的な整合性を維持しながら、パッケージ・キャパシタン
スについて具体的な値を得る機能を有する、内部薄膜キ
ャパシタンス手段のための簡易な電子パッケージ作製方
法とを提供するものである。この発明の電子パッケージ
は、少数のバイアやスルーホールを介したコンデンサと
能動素子の配線など、配線ルートを簡略化したものであ
る。これにより、能動デバイスに使用できる表面領域が
増加して接続密度が高まるだけではなく、バイアやスル
ーホール及びハンダ・ジョイントが少なくて済み、これ
に伴って、ドリル・ユニット時間が短縮され、製品の歩
留まりと信頼性が向上するほか、薄膜コンデンサと能動
素子を近接させることでライン・ディレイも抑えられる
。
子パッケージと、電子パッケージの構造、熱、及び電気
的な整合性を維持しながら、パッケージ・キャパシタン
スについて具体的な値を得る機能を有する、内部薄膜キ
ャパシタンス手段のための簡易な電子パッケージ作製方
法とを提供するものである。この発明の電子パッケージ
は、少数のバイアやスルーホールを介したコンデンサと
能動素子の配線など、配線ルートを簡略化したものであ
る。これにより、能動デバイスに使用できる表面領域が
増加して接続密度が高まるだけではなく、バイアやスル
ーホール及びハンダ・ジョイントが少なくて済み、これ
に伴って、ドリル・ユニット時間が短縮され、製品の歩
留まりと信頼性が向上するほか、薄膜コンデンサと能動
素子を近接させることでライン・ディレイも抑えられる
。
【0065】
【実施例】 この発明の実施例のフローチャートを図
1に示した。この発明の方法は、コンデンサ形成ステッ
プに、電子パッケージを作製する一般的なステップを取
り入れている。電子パッケージを作製する一般的なプロ
セスについては、たとえばDonald P. Ser
aphin、Ronald Lasky、Che−Yo
LiによるPrinciples of Elect
ronic Packaging、McGraw−Hi
ll Book Company、New York、
New York、(1988)、Rao R. Tu
mmala、Eugene J. Rymaszews
kiによるMicroelectronic Pack
agingHandbook、Van Nostran
d Reinhold、New York、New Y
ork (1988) で説明されている。
1に示した。この発明の方法は、コンデンサ形成ステッ
プに、電子パッケージを作製する一般的なステップを取
り入れている。電子パッケージを作製する一般的なプロ
セスについては、たとえばDonald P. Ser
aphin、Ronald Lasky、Che−Yo
LiによるPrinciples of Elect
ronic Packaging、McGraw−Hi
ll Book Company、New York、
New York、(1988)、Rao R. Tu
mmala、Eugene J. Rymaszews
kiによるMicroelectronic Pack
agingHandbook、Van Nostran
d Reinhold、New York、New Y
ork (1988) で説明されている。
【0066】埋め込み型薄膜コンデンサを作製する第1
ステップは、第1導電プレーンの回路化である。回路化
ステップは図1のブロック10に示した。第1導電プレ
ーンは、信号プレーンまたはコア、グラウンド・プレー
ン/コア、またはパワー・プレーン/コアである。回路
化された第1導電プレーン/コアの領域は、コンデンサ
の第1電極領域である。
ステップは、第1導電プレーンの回路化である。回路化
ステップは図1のブロック10に示した。第1導電プレ
ーンは、信号プレーンまたはコア、グラウンド・プレー
ン/コア、またはパワー・プレーン/コアである。回路
化された第1導電プレーン/コアの領域は、コンデンサ
の第1電極領域である。
【0067】次に、図2のブロック20に示すとおり、
第1導電プレーンの上に誘電薄膜が形成される。この誘
電膜は、陽極酸化法とは区別される、薄膜エピタキシ法
によって形成される。誘電薄膜を形成する代表的なエピ
タキシ法には、蒸着、化学的気相成長(CVD)、グロ
ー放電プラズマ蒸着、マイクロ波プラズマ蒸着などのプ
ラズマCVD、粒子ビーム・エピタキシ、及びスパッタ
リングがある。代表的なスパッタリング法には、ターゲ
ット物質の原子を基板に被着する簡易スパッタリング、
2つ以上のターゲットからのターゲット物質原子を基板
に同時にまたは連続して被着する同時スパッタリング、
スパッタリング時に存在する基板とガス成分の反応物を
被着する反応性スパッタリング、及びスパッタリング・
ターゲットの物質とガス成分の反応物を基板に被着する
反応性スパッタリングがある。
第1導電プレーンの上に誘電薄膜が形成される。この誘
電膜は、陽極酸化法とは区別される、薄膜エピタキシ法
によって形成される。誘電薄膜を形成する代表的なエピ
タキシ法には、蒸着、化学的気相成長(CVD)、グロ
ー放電プラズマ蒸着、マイクロ波プラズマ蒸着などのプ
ラズマCVD、粒子ビーム・エピタキシ、及びスパッタ
リングがある。代表的なスパッタリング法には、ターゲ
ット物質の原子を基板に被着する簡易スパッタリング、
2つ以上のターゲットからのターゲット物質原子を基板
に同時にまたは連続して被着する同時スパッタリング、
スパッタリング時に存在する基板とガス成分の反応物を
被着する反応性スパッタリング、及びスパッタリング・
ターゲットの物質とガス成分の反応物を基板に被着する
反応性スパッタリングがある。
【0068】この後、図1のブロック30に示すように
、導電物質の第2薄膜が、誘電薄膜の上に形成される。 この第2導電膜は、スパッタリングによる銅の薄膜でよ
い。
、導電物質の第2薄膜が、誘電薄膜の上に形成される。 この第2導電膜は、スパッタリングによる銅の薄膜でよ
い。
【0069】図1のブロック10、30に示す回路化ス
テップは様々な方法で行える。たとえば導電物質の薄膜
すなわち導電物質の第1及び第2の薄膜は、マスクを通
したスパッタリングによって回路化すなわちパターンを
形成できる。また、ウェット・エッチング、ドライ・エ
ッチングなど従来のフォトリソグラフィ及びエッチング
によって各層にパターンを形成してもよい。その後、誘
電体、導体、または両方の層を薄膜コンデンサの上に形
成すれば、複合積層回路パッケージが形成される。通常
、コンデンサは、上下の層のバイアまたはスルーホール
を介して配線される。
テップは様々な方法で行える。たとえば導電物質の薄膜
すなわち導電物質の第1及び第2の薄膜は、マスクを通
したスパッタリングによって回路化すなわちパターンを
形成できる。また、ウェット・エッチング、ドライ・エ
ッチングなど従来のフォトリソグラフィ及びエッチング
によって各層にパターンを形成してもよい。その後、誘
電体、導体、または両方の層を薄膜コンデンサの上に形
成すれば、複合積層回路パッケージが形成される。通常
、コンデンサは、上下の層のバイアまたはスルーホール
を介して配線される。
【0070】この発明の方法及び装置は、銅導電コア及
びプレーンとあわせて説明しているが、導電素子が金属
導体または導電ポリマから形成できることは理解されよ
う。導電コア/プレーンは、薄膜金属導体、厚膜金属導
体、金属箔導体など、金属導体が最も一般的である。信
号コア、グラウンド・コア、パワー・コアとしての導体
が金属であれば、金属導体は、Cu、Al、Agより成
る族から接続されるのが最も普通である。なかでも望ま
しいのはCuである。それはCuが、特に陽極酸化によ
って自然誘電酸化物すなわちバルブ金属が容易に形成さ
れる金属と比べて導電率が高いことによる。一般に、金
属導体は、厚み約100 ないし約100ミクロンの
薄膜金属導体である。
びプレーンとあわせて説明しているが、導電素子が金属
導体または導電ポリマから形成できることは理解されよ
う。導電コア/プレーンは、薄膜金属導体、厚膜金属導
体、金属箔導体など、金属導体が最も一般的である。信
号コア、グラウンド・コア、パワー・コアとしての導体
が金属であれば、金属導体は、Cu、Al、Agより成
る族から接続されるのが最も普通である。なかでも望ま
しいのはCuである。それはCuが、特に陽極酸化によ
って自然誘電酸化物すなわちバルブ金属が容易に形成さ
れる金属と比べて導電率が高いことによる。一般に、金
属導体は、厚み約100 ないし約100ミクロンの
薄膜金属導体である。
【0071】この発明の方法では、図1のブロック20
の被着ステップで誘電薄膜の厚みを精密に制御できる。 誘電薄膜の設計厚みは次式で求められる。
の被着ステップで誘電薄膜の厚みを精密に制御できる。 誘電薄膜の設計厚みは次式で求められる。
【0072】
【数2】
【0073】ここでCは所望キャパシタンス、εは、誘
電薄膜の誘電率(イプシロン)、Sは2つの電極のオー
バレイ面積、dは2つの電極の間隔であり、誘電薄膜の
厚みにほぼ等しい。作製時の間隔dの精密制御は、被着
プロセスの関数である。
電薄膜の誘電率(イプシロン)、Sは2つの電極のオー
バレイ面積、dは2つの電極の間隔であり、誘電薄膜の
厚みにほぼ等しい。作製時の間隔dの精密制御は、被着
プロセスの関数である。
【0074】誘電体の厚みdは、キャパシタンスを精密
に制御するためには、同じく精密に制御しなければなら
ない。精密な厚み制御は、この発明に従って、エピタキ
シャル薄膜形成法によって可能である。これは誘電体の
真空蒸着によって行える。たとえば真空蒸着した誘電物
質の薄膜は、反応性スパッタリングによる薄膜などでよ
い。その場合、スパッタ・レートは通常、約0.5ない
し40Å毎秒のオーダであり、スパッタリングの時間と
電位を精密に制御できる。誘電物質の薄膜は、約100
Åないし約10ミクロンの厚みが望ましい。
に制御するためには、同じく精密に制御しなければなら
ない。精密な厚み制御は、この発明に従って、エピタキ
シャル薄膜形成法によって可能である。これは誘電体の
真空蒸着によって行える。たとえば真空蒸着した誘電物
質の薄膜は、反応性スパッタリングによる薄膜などでよ
い。その場合、スパッタ・レートは通常、約0.5ない
し40Å毎秒のオーダであり、スパッタリングの時間と
電位を精密に制御できる。誘電物質の薄膜は、約100
Åないし約10ミクロンの厚みが望ましい。
【0075】コンデンサ面積をコンデンサ電極の間隔で
割った商S/dは、電子パッケージの所望の回路特性に
よって求められ、具体的なコンデンサ面積値Sと電極間
隔dは、熱、機械系、配線性、及び加工性を考慮するこ
とによって求められる。コンデンサの形状はこの発明で
は重要でなく、通常は、ワイヤ間の電磁誘導、加工性、
バイアやスルーホールの位置などのファクタによって求
められ、たとえば円形、四角形、あるいはS字形なども
考えられる。
割った商S/dは、電子パッケージの所望の回路特性に
よって求められ、具体的なコンデンサ面積値Sと電極間
隔dは、熱、機械系、配線性、及び加工性を考慮するこ
とによって求められる。コンデンサの形状はこの発明で
は重要でなく、通常は、ワイヤ間の電磁誘導、加工性、
バイアやスルーホールの位置などのファクタによって求
められ、たとえば円形、四角形、あるいはS字形なども
考えられる。
【0076】コンデンサの誘電薄膜を形成するためには
各種の誘電物質を使用できる。たとえば無機物質のほか
、ポリイミドやポリフッ化炭素などの有機ポリマがある
。スパッタリング可能な誘電体の代表としては、チタン
酸カルシウム、チタン酸バリウム、酸化アルミニウム、
酸化ベリリウム、窒化アルミニウムの族から選択された
ものがある。チタン酸カルシウムやチタン酸バリウムな
どの物質は通常、多成分スパッタリング・ターゲットか
らスパッタされるか、または酸素中で別々のターゲット
からの反応物が同時にスパッタされる。酸化ベリリウム
や窒化アルミニウムなどの物質は通常、多成分スパッタ
リング・ターゲットからスパッタされるか、または、た
とえば大気を含む酸素中ではベリリウムのスパッタリン
グ・ターゲットから、窒素を含むガス中ではアルミニウ
ムのスパッタリング・ターゲットからの反応物がスパッ
タされる。
各種の誘電物質を使用できる。たとえば無機物質のほか
、ポリイミドやポリフッ化炭素などの有機ポリマがある
。スパッタリング可能な誘電体の代表としては、チタン
酸カルシウム、チタン酸バリウム、酸化アルミニウム、
酸化ベリリウム、窒化アルミニウムの族から選択された
ものがある。チタン酸カルシウムやチタン酸バリウムな
どの物質は通常、多成分スパッタリング・ターゲットか
らスパッタされるか、または酸素中で別々のターゲット
からの反応物が同時にスパッタされる。酸化ベリリウム
や窒化アルミニウムなどの物質は通常、多成分スパッタ
リング・ターゲットからスパッタされるか、または、た
とえば大気を含む酸素中ではベリリウムのスパッタリン
グ・ターゲットから、窒素を含むガス中ではアルミニウ
ムのスパッタリング・ターゲットからの反応物がスパッ
タされる。
【0077】誘電定数の大きい物質を、導電率の高い電
極にエピタキシャル成長させれば、Cu、Ag、Au、
Alの電極のように導電率の高い電極と、Y、Ti、B
i、Sb、Zr、Ta、Hf、Nb、Mo、Wといった
酸化物などの誘電定数の大きい誘電体とのマッチングが
可能である。このような誘電薄膜のエピタキシャル成長
により、(1)導電率の高い、すなわち誘電定数の大き
い自然酸化物(Y、Ti、Zr、Ta、Hf、Nb、M
o、Wなど)を容易に形成する金属よりも導電率の高い
電極とともに、(2)それに挟まれた誘電定数の大きい
薄膜すなわち、これまでY、Ti、Bi、Sb、Zr、
Ta、Hf、Nd、Mo、及びWの酸化物に見られる程
度の相対誘電定数を持つ誘電体を特徴とする、内部薄膜
コンデンサを含む電子パッケージを設計・作製できる。
極にエピタキシャル成長させれば、Cu、Ag、Au、
Alの電極のように導電率の高い電極と、Y、Ti、B
i、Sb、Zr、Ta、Hf、Nb、Mo、Wといった
酸化物などの誘電定数の大きい誘電体とのマッチングが
可能である。このような誘電薄膜のエピタキシャル成長
により、(1)導電率の高い、すなわち誘電定数の大き
い自然酸化物(Y、Ti、Zr、Ta、Hf、Nb、M
o、Wなど)を容易に形成する金属よりも導電率の高い
電極とともに、(2)それに挟まれた誘電定数の大きい
薄膜すなわち、これまでY、Ti、Bi、Sb、Zr、
Ta、Hf、Nd、Mo、及びWの酸化物に見られる程
度の相対誘電定数を持つ誘電体を特徴とする、内部薄膜
コンデンサを含む電子パッケージを設計・作製できる。
【0078】この発明の電子回路パッケージ101、埋
め込み型薄膜コンデンサ151、付加コア201、21
1、1チップ235を、図2の簡略化したファントム図
に示した。この電子回路パッケージには、少なくともパ
ワー・コアまたはプレーン111a、グラウンド・コア
/プレーン111b、第1信号コア/プレーン121、
第2信号コア/プレーン131、及び一体埋め込み型薄
膜コンデンサ141が含まれる。薄膜コンデンサ141
は、上述のように作製される。一体埋め込み型薄膜コン
デンサ141は、たとえば第1(121)及び第2(1
31)の信号コアを容量を介して接合または遮断する。 第1信号コア121は、構造的に、少なくとも1つの第
1電極125で終端する少なくとも1つの第1ワイヤ1
23、第2信号コア131は、少なくとも1つの第2電
極135で終端する少なくとも1つの第2ワイヤ133
を含む。第1電極125の少なくとも一部は、第2電極
135の少なくとも一部を覆い、誘電物質の薄膜151
によって離隔される。
め込み型薄膜コンデンサ151、付加コア201、21
1、1チップ235を、図2の簡略化したファントム図
に示した。この電子回路パッケージには、少なくともパ
ワー・コアまたはプレーン111a、グラウンド・コア
/プレーン111b、第1信号コア/プレーン121、
第2信号コア/プレーン131、及び一体埋め込み型薄
膜コンデンサ141が含まれる。薄膜コンデンサ141
は、上述のように作製される。一体埋め込み型薄膜コン
デンサ141は、たとえば第1(121)及び第2(1
31)の信号コアを容量を介して接合または遮断する。 第1信号コア121は、構造的に、少なくとも1つの第
1電極125で終端する少なくとも1つの第1ワイヤ1
23、第2信号コア131は、少なくとも1つの第2電
極135で終端する少なくとも1つの第2ワイヤ133
を含む。第1電極125の少なくとも一部は、第2電極
135の少なくとも一部を覆い、誘電物質の薄膜151
によって離隔される。
【0079】第1電極125、第2電極135、及び誘
電物質の薄膜151によって、この発明の一体埋め込み
型薄膜コンデンサ141が定義される。
電物質の薄膜151によって、この発明の一体埋め込み
型薄膜コンデンサ141が定義される。
【0080】薄膜コンデンサ141と直列の信号コア1
21または131の1つは、この発明の実施例に従って
地電位におかれる。また、薄膜コンデンサ141と直列
の信号コア121または131の1つを電源電位とする
ことも可能である。この発明の薄膜コンデンサ141は
、バイア221を介して回路パッケージの他のプレーン
と直列になっている。
21または131の1つは、この発明の実施例に従って
地電位におかれる。また、薄膜コンデンサ141と直列
の信号コア121または131の1つを電源電位とする
ことも可能である。この発明の薄膜コンデンサ141は
、バイア221を介して回路パッケージの他のプレーン
と直列になっている。
【0081】回路パッケージ101は、実施例としては
、先に述べたようにカードまたはボードとするのが望ま
しい。回路パッケージに含まれるのは次のとおりである
。
、先に述べたようにカードまたはボードとするのが望ま
しい。回路パッケージに含まれるのは次のとおりである
。
【0082】(a)厚み約12ないし約100ミクロン
の銅ワイヤなど、少なくとも1つの第1薄膜銅ワイヤ1
23を含み、厚みが同じく約12ないし約100ミクロ
ンの、少なくとも1つの第1銅電極125で終端する第
1信号コア121。
の銅ワイヤなど、少なくとも1つの第1薄膜銅ワイヤ1
23を含み、厚みが同じく約12ないし約100ミクロ
ンの、少なくとも1つの第1銅電極125で終端する第
1信号コア121。
【0083】(b)厚み約100Åないし約100ミク
ロン、一般には約3ミクロンないし約100ミクロンの
、少なくとも1つの第2薄膜銅ワイヤ133を含み、厚
みが同じく約100 ないし約100ミクロン、一般
には約3ミクロンないし約100ミクロンの、少なくと
も1つの第2電極135で終端する第2信号コア131
。
ロン、一般には約3ミクロンないし約100ミクロンの
、少なくとも1つの第2薄膜銅ワイヤ133を含み、厚
みが同じく約100 ないし約100ミクロン、一般
には約3ミクロンないし約100ミクロンの、少なくと
も1つの第2電極135で終端する第2信号コア131
。
【0084】第1銅電極125の少なくとも一部は、第
2銅電極135の少なくとも一部を覆い、このオーバレ
イは先に定義した表面面積Sである。
2銅電極135の少なくとも一部を覆い、このオーバレ
イは先に定義した表面面積Sである。
【0085】ここで注意しておきたいが、第1電極12
5または第2電極135の1つは、入力電位すなわちパ
ワー・プレーンまたは地電位すなわちグラウンド・プレ
ーンに配置できる。
5または第2電極135の1つは、入力電位すなわちパ
ワー・プレーンまたは地電位すなわちグラウンド・プレ
ーンに配置できる。
【0086】(c)第1銅電極125と第2銅電極13
5との間の誘電物質の反応性スパッタリングによるエピ
タキシャル成長薄膜151。誘電薄膜151の厚みdは
、物質の誘電定数、面積S、及びコンデンサ141の所
要キャパシタンスCによって求められる。得られる誘電
体151の厚みは、先に定義したdである。誘電薄膜1
51の厚みdは、一般には約100Åないし10ミクロ
ンである。
5との間の誘電物質の反応性スパッタリングによるエピ
タキシャル成長薄膜151。誘電薄膜151の厚みdは
、物質の誘電定数、面積S、及びコンデンサ141の所
要キャパシタンスCによって求められる。得られる誘電
体151の厚みは、先に定義したdである。誘電薄膜1
51の厚みdは、一般には約100Åないし10ミクロ
ンである。
【0087】第1電極125、第2電極135、及び誘
電物質の薄膜151によって、多層回路パッケージ10
1内の一体埋め込み型薄膜コンデンサ141が定義され
る。
電物質の薄膜151によって、多層回路パッケージ10
1内の一体埋め込み型薄膜コンデンサ141が定義され
る。
【0088】この発明は、次の例を通してさらに理解し
やすくなろう。
やすくなろう。
【0089】例電子パッケージのプロトタイプを作製し
た(図3)。信号/パワー・コア302aは、1オンス
(36ミクロン)の銅箔(プレーン)311aと0.5
オンス(18ミクロン)の銅箔(プレーン)325bを
テフロンの誘電層305bに積層して形成した。プレー
ン311aとプレーン325bは、従来のプリント回路
基板フォトリソグラフィ手段によって回路化し、パワー
・プレーン311a及び信号/コンデンサ電極プレーン
325bを形成した。
た(図3)。信号/パワー・コア302aは、1オンス
(36ミクロン)の銅箔(プレーン)311aと0.5
オンス(18ミクロン)の銅箔(プレーン)325bを
テフロンの誘電層305bに積層して形成した。プレー
ン311aとプレーン325bは、従来のプリント回路
基板フォトリソグラフィ手段によって回路化し、パワー
・プレーン311a及び信号/コンデンサ電極プレーン
325bを形成した。
【0090】回路化に続き、第1信号/コンデンサ電極
(プレーン)325bの上にチタン酸バリウムBaTi
O3 の薄膜351bをスパッタした。この薄膜は厚さ
が約1000Åであった。この後、誘電薄膜351bに
対する銅層(プレーン)335bのスパッタ・シーディ
ングに続いて、酸/銅メッキによって銅を総厚み0.5
オンス(18ミクロン)まで追加被覆することによって
第2コンデンサ電極を形成した。第2コンデンサ電極プ
レーン335bは、パターン化して、スルーバイア32
1bにつながるランドに伸びる第2電極を形成した。第
2信号プレーン(電極)325b、誘電薄膜351b、
及び第2コンデンサ電極プレーン335bによって第1
コンデンサが定義される。
(プレーン)325bの上にチタン酸バリウムBaTi
O3 の薄膜351bをスパッタした。この薄膜は厚さ
が約1000Åであった。この後、誘電薄膜351bに
対する銅層(プレーン)335bのスパッタ・シーディ
ングに続いて、酸/銅メッキによって銅を総厚み0.5
オンス(18ミクロン)まで追加被覆することによって
第2コンデンサ電極を形成した。第2コンデンサ電極プ
レーン335bは、パターン化して、スルーバイア32
1bにつながるランドに伸びる第2電極を形成した。第
2信号プレーン(電極)325b、誘電薄膜351b、
及び第2コンデンサ電極プレーン335bによって第1
コンデンサが定義される。
【0091】第2内部薄膜コンデンサは、電子回路パッ
ケージ301内に、第1コンデンサ層の形成に用いたも
のと同じ手段によって形成した。信号/パワー・コア3
02bは、1オンス(約28.4g)の銅箔(プレーン
)311bと0.5オンス(約14.2g)の銅箔層(
プレーン)335aをテフロンの誘電体305dに積層
して形成した。信号/パワー・コア302bは、回路化
して、第2パワー・プレーン311bと第1コンデンサ
電極を含む第2信号プレーン335aを形成した。
ケージ301内に、第1コンデンサ層の形成に用いたも
のと同じ手段によって形成した。信号/パワー・コア3
02bは、1オンス(約28.4g)の銅箔(プレーン
)311bと0.5オンス(約14.2g)の銅箔層(
プレーン)335aをテフロンの誘電体305dに積層
して形成した。信号/パワー・コア302bは、回路化
して、第2パワー・プレーン311bと第1コンデンサ
電極を含む第2信号プレーン335aを形成した。
【0092】回路化の後、第2信号プレーン335aの
上にチタン酸バリウムBaTiO3 の薄膜351aを
スパッタした。この薄膜351aも約1000Åの厚み
であった。この後、銅薄膜のスパッタ・シーディングと
総厚み18ミクロンまでの電解銅メッキによって、第2
コンデンサ層の第2コンデンサ電極(プレーン)325
aを形成した。プレーン325aは、パターン化して第
2コンデンサ・プレーンの第2コンデンサ電極を形成し
た。第2信号プレーン/電極335a、誘電薄膜351
a、及び第2コンデンサ電極(プレーン)325aによ
って、第2内部薄膜コンデンサが定義される。この第2
内部薄膜コンデンサは、図3のプレーンには示していな
いスルーバイアで終端する。
上にチタン酸バリウムBaTiO3 の薄膜351aを
スパッタした。この薄膜351aも約1000Åの厚み
であった。この後、銅薄膜のスパッタ・シーディングと
総厚み18ミクロンまでの電解銅メッキによって、第2
コンデンサ層の第2コンデンサ電極(プレーン)325
aを形成した。プレーン325aは、パターン化して第
2コンデンサ・プレーンの第2コンデンサ電極を形成し
た。第2信号プレーン/電極335a、誘電薄膜351
a、及び第2コンデンサ電極(プレーン)325aによ
って、第2内部薄膜コンデンサが定義される。この第2
内部薄膜コンデンサは、図3のプレーンには示していな
いスルーバイアで終端する。
【0093】2つの内部コンデンサ層を持つ多層積層は
、構造全体を積層することによって完成させた。このシ
ーケンスをボトムアップ式に示すと、0.5オンス(1
8ミクロン)の銅箔(プレーン)303b、テフロン誘
電層305a、第1パワー/信号/コンデンサコア30
2a、第2テフロン誘電層305b、及びトップの0.
5オンス(18ミクロン)銅箔(プレーン)303aで
ある。次にこの多層積層にスルーバイア321a、32
1bを設けた。次に、積層の表面及びスルーバイア32
1a、321b内に電解メッキ銅を被着して、内部コン
デンサと積層表面を接続した。そして多層積層の外面を
パターン化して、第3信号/素子装着プレーン303a
及び第4信号/素子装着プレーン303bを形成した。
、構造全体を積層することによって完成させた。このシ
ーケンスをボトムアップ式に示すと、0.5オンス(1
8ミクロン)の銅箔(プレーン)303b、テフロン誘
電層305a、第1パワー/信号/コンデンサコア30
2a、第2テフロン誘電層305b、及びトップの0.
5オンス(18ミクロン)銅箔(プレーン)303aで
ある。次にこの多層積層にスルーバイア321a、32
1bを設けた。次に、積層の表面及びスルーバイア32
1a、321b内に電解メッキ銅を被着して、内部コン
デンサと積層表面を接続した。そして多層積層の外面を
パターン化して、第3信号/素子装着プレーン303a
及び第4信号/素子装着プレーン303bを形成した。
【0094】この発明については、特定の実施例及び変
形例について説明しているが、これは、本発明の適用範
囲を制限するものではなく、特許請求の範囲にによって
のみ制限されるものである。
形例について説明しているが、これは、本発明の適用範
囲を制限するものではなく、特許請求の範囲にによって
のみ制限されるものである。
【0095】
【発明の効果】本発明により、薄膜内部コンデンサを持
つ電子パッケージ及びその作製方法が得られる。
つ電子パッケージ及びその作製方法が得られる。
【図1】この発明の方法を簡略に示すフローチャートで
ある。
ある。
【図2】この発明の回路パッケージのファントム斜視図
である。
である。
【図3】「例」の説明どおりに作製され、この発明の埋
め込み型薄膜コンデンサを2個含む回路パッケージ断面
図である。
め込み型薄膜コンデンサを2個含む回路パッケージ断面
図である。
Claims (30)
- 【請求項1】第1信号コア、第2信号コア、及び該第1
及び第2の信号コアを容量を介して接合する一体埋め込
み型薄膜コンデンサ手段を含む、多層回路パッケージ。 - 【請求項2】請求項1に記載の多層回路パッケージであ
って、第1信号コアが、少なくとも1つの第1電極で終
端する少なくとも1つの第1ワイヤを含み、第2信号コ
アが、少なくとも1つの第2電極で終端する少なくとも
1つの第2ワイヤを含み、該第1電極の少なくとも一部
が、該第2電極の少なくとも一部を覆い、間に挟まれた
誘電物質の薄膜によって該第2電極から離隔されており
、該第1電極、該第2電極、及び該誘電物質膜によって
一体埋め込み型コンデンサが定義される、多層回路パッ
ケージ。 - 【請求項3】請求項2に記載の多層回路パッケージであ
って、第1信号コアが地電位にある、多層回路パッケー
ジ。 - 【請求項4】請求項2に記載の多層回路パッケージであ
って、第1及び第2の信号コアが金属導体を含む、多層
回路パッケージ。 - 【請求項5】請求項4に記載の多層回路パッケージであ
って、金属導体がCu、Al、Agより成る族から選択
された、多層回路パッケージ。 - 【請求項6】請求項5に記載の多層回路パッケージであ
って、金属導体がCuである、多層回路パッケージ。 - 【請求項7】請求項4に記載の多層回路パッケージであ
って、金属導体が約100Åないし約100ミクロンの
厚みである、多層回路パッケージ。 - 【請求項8】請求項2に記載の多層回路パッケージであ
って、誘電物質の薄膜がセラミック誘電体を含む、多層
回路パッケージ。 - 【請求項9】請求項8に記載の多層回路パッケージであ
って、セラミック誘電体の薄膜が、チタン酸カルシウム
、チタン酸バリウム、酸化アルミニウム、酸化ベリリウ
ム、及び窒化アルミニウムより成る族から接続されたセ
ラミック誘電体を含む、多層回路パッケージ。 - 【請求項10】請求項2に記載の多層回路パッケージで
あって、誘電物質の薄膜がエピタキシャル薄膜である、
多層回路パッケージ。 - 【請求項11】請求項10に記載の多層回路パッケージ
であって、誘電物質の薄膜が真空蒸着薄膜である、多層
回路パッケージ。 - 【請求項12】請求項11に記載の多層回路パッケージ
であって、誘電物質の真空蒸着薄膜がスパッタ薄膜であ
る、多層回路パッケージ。 - 【請求項13】請求項12に記載の多層回路パッケージ
であって、誘電物質のスパッタ薄膜が反応性スパッタ薄
膜である、多層回路パッケージ。 - 【請求項14】請求項2に記載の多層回路パッケージで
あって、誘電物質の薄膜が約100Åないし約10ミク
ロンの厚みである、多層回路パッケージ。 - 【請求項15】(a)少なくとも1つの第1銅電極で終
端する少なくとも1つの第1薄膜銅ワイヤを含む第1信
号コアと、 (b)少なくとも1つの第2銅電極で終端する少なくと
も1つの第2薄膜銅ワイヤを含み、上記第1銅電極の少
なくとも一部が該第2銅電極を覆う第2信号コアと、(
c)上記第1銅電極と上記第2銅電極との間の誘電物質
のエピタキシャル薄膜とを含み、上記第1電極、上記第
2電極、及び上記誘電物質の薄膜によって、多層回路パ
ッケージ内の一体埋め込み型薄膜コンデンサが定義され
る、多層回路パッケージ。 - 【請求項16】(a)少なくとも1つの第1銅電極で終
端する少なくとも1つの第1薄膜銅ワイヤを含む第1信
号コアと、 (b)少なくとも1つの第2銅電極で終端する少なくと
も1つの第2薄膜銅ワイヤを含み、上記第1銅電極の少
なくとも一部が該第2銅電極を覆う第2信号コアと、(
c)上記第1銅電極と上記第2銅電極との間のセラミッ
ク誘電物質のスパッタ薄膜とを含み、上記第1電極、上
記第2電極、及び上記誘電物質の薄膜によって、多層回
路パッケージ内の一体埋め込み型薄膜コンデンサが定義
される、多層回路パッケージ。 - 【請求項17】第1信号コア、第2信号コア、及び該第
1及び第2の信号コアを容量を介して接合する一体埋め
込み型薄膜コンデンサ手段を含む多層回路パッケージの
作製方法であって、 (a)上記第1信号コアを誘電基板上で回路化するステ
ップと、 (b)回路化された上記第1信号コアの上に誘電体薄膜
を形成するステップと、 (c)上記誘電体薄膜の上で上記第2信号コアを回路化
するステップとを含む、多層回路パッケージ作製方法。 - 【請求項18】請求項17に記載の方法であって、第1
及び第2の信号コアを金属導体で形成するステップを含
む、多層回路パッケージ作製方法。 - 【請求項19】請求項18に記載の方法であって、第1
及び第2の信号コアを、Cu、Al、及びAgより成る
族から選択された金属導体で形成するステップを含む、
多層回路パッケージ作製方法。 - 【請求項20】請求項19に記載の方法であって、第1
及び第2の信号コアをCuで形成するステップを含む、
多層回路パッケージ作製方法。 - 【請求項21】請求項17に記載の方法であって、誘電
基板上に導体を被着した後、該誘電基板の領域を除去し
て該第1信号コアを回路化するステップを含む、多層回
路パッケージ作製方法。 - 【請求項22】請求項17に記載の方法であって、マス
ク手段を通して誘電基板上に導体を被嫡子、第1信号コ
アを形成・回路化するステップを含む、多層回路パッケ
ージ作製方法。 - 【請求項23】請求項17に記載の方法であって、第1
導体を厚さ約100Åないし約100ミクロンまで被着
するステップを含む、多層回路パッケージ作製方法。 - 【請求項24】請求項17に記載の方法であって、誘電
薄膜をエピタキシャル成長させるステップを含む、多層
回路パッケージ作製方法。 - 【請求項25】請求項24に記載の方法であって、誘電
薄膜を真空蒸着するステップを含む、多層回路パッケー
ジ作製方法。 - 【請求項26】請求項25に記載の方法であって、誘電
薄膜をスパッタリングによって形成するステップを含む
、多層回路パッケージ作製方法。 - 【請求項27】請求項26に記載の方法であって、誘電
薄膜を反応性スパッタリングによって形成するステップ
を含む、多層回路パッケージ作製方法。 - 【請求項28】請求項17に記載の方法であって、誘電
薄膜を厚さ約100Åないし約100ミクロンまで被着
するステップを含む、多層回路パッケージ作製方法。 - 【請求項29】請求項17に記載の方法であって、誘電
薄膜をスパッタリングによって形成するステップを含む
、多層回路パッケージ作製方法。 - 【請求項30】請求項29に記載の方法であって、セラ
ミック誘電薄膜をスパッタリングによって形成するステ
ップを含み、スパッタリングによって形成された該セラ
ミック誘電薄膜が、チタン酸カルシウム、チタン酸バリ
ウム、酸化アルミニウム、酸化ベリリウム、及び窒化ア
ルミニウムより成る族から選択されたセラミックである
、多層回路パッケージ作製方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/506,640 US5027253A (en) | 1990-04-09 | 1990-04-09 | Printed circuit boards and cards having buried thin film capacitors and processing techniques for fabricating said boards and cards |
US506640 | 1990-04-09 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04225594A true JPH04225594A (ja) | 1992-08-14 |
JPH0716099B2 JPH0716099B2 (ja) | 1995-02-22 |
Family
ID=24015411
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3055536A Expired - Lifetime JPH0716099B2 (ja) | 1990-04-09 | 1991-02-28 | 多層回路パッケージ及びその製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5027253A (ja) |
EP (1) | EP0451500B1 (ja) |
JP (1) | JPH0716099B2 (ja) |
DE (1) | DE69128208T2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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