KR100649742B1 - 박막 커패시터가 내장된 인쇄회로기판 및 그 제조방법 - Google Patents

박막 커패시터가 내장된 인쇄회로기판 및 그 제조방법 Download PDF

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이승은
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Abstract

박막 커패시터가 내장된 인쇄회로기판 및 그 제조방법이 제공된다.
본 발명은, 절연 기재상에 형성된 하부전극; 상기 하부전극상에 저온성막공정을 통하여 형성된 비정질 상유전체막; 상기 비정질 상유전체막상에 형성된 완충층; 상기 완충층상에 형성된 금속씨드층; 및 상기 금속씨드층상에 형성된 상부전극;을 포함하는 박막 커패시터가 내장된 인쇄회로기판 및 그 제조방법에 관한 것이다.
박막 커패시터, 완충층, 금속씨드층, 상부전극, 표면조도

Description

박막 커패시터가 내장된 인쇄회로기판 및 그 제조방법{Thin film capacitor embeded Printed Circuit Board, and method for manufacturing the same}
도 1은 종래의 박막 커패시터가 내장된 인쇄회로기판을 나타내는 단면도이다.
도 2는 본 발명의 일실시예에 따른 박막 커패시터가 내장된 인쇄회로기판을 나타내는 단면도이다.
도 3은 본 발명의 또 다른 일실시예에 따른 박막 커패시터가 내장된 인쇄회로기판을 나타내는 단면도이다.
도 4는 본 발명에 따른 인쇄회로기판의 제조공정을 나타내는 공정 순서도이다.
도 5는 본 발명에 따른 인쇄회로기판의 단면을 광학현미경으로 관찰한 사진이다.
도 6은 본 발명에 따른 인쇄회로기판의 단면을 전자현미경으로 관찰한 사진이다.
도 7은 비교예에 따른 인쇄회로기판의 단면을 전자현미경으로 관찰한 사진이다.
본 발명은 박막 커패시터가 내장된 인쇄회로기판 및 그 제조방법에 관한 것으로, 보다 상세하게는 유전층과 상부전극사이에 완충층을 형성함으로써 전극의 두께를 두껍게 할 수 있고 상부전극의 표면조도를 증가시킬 수 있는 박막 커패시터가 내장된 인쇄회로기판 및 그 제조방법에 관한 것이다.
최근들어 전자장치들의 고성능화를 위한 고집적의 수동소자들에 대한 요구가 증대되고 있다. 그러나, 인쇄회로기판 상에 탑재되던 각종 수동소자는 전자장치를 소형화하는데 있어 큰 장애요인으로 작용되고 있는 것으로 인식되고 있다. 특히, 반도체 능동소자가 점차 내장화되고 그 입출력 단자수가 증가함에 따라 그 능동소자 주위에 보다 많은 수동소자를 위한 공간이 요구되고 있으나, 이러한 요구는 간단하게 해결될 수 있는 문제가 아니다.
대표적인 수동소자로는 커패시터가 있다. 상기 커패시터는 운용주파수의 고주파화에 따라 인덕턴스를 감소시키기 위하여 적절하게 배치되는 것이 요구된다. 예를 들어, 안정적으로 전원을 공급하기 위하여 사용되는 디커플링용 커패시터는 고주파화에 따른 유도 인덕턴스를 저감시키기 위하여 입력단자와 최근접 거리에 배치되는 것이 요구된다.
이와 같은 소형화와 고주파화의 요구에 부응하기 위하여, 다양한 형태의 저ESL 적층형 커패시터가 개발되어 왔으나, 종래의 MLCC는 디스크리트 소자로서 상기 와 같은 문제를 극복하는데 근본적인 한계를 가지고 있다. 그런데, 상기 커패시터는 전기회로의 소자로 많이 이용되고 있으며, 만일 이들이 전기회로기판 내에 내장될 수 있다면 그 기판의 면적을 효과적으로 줄이는 것이 가능하고, 이점에 착안하여 최근에는 내장형 커패시터 구현방안에 대한 연구가 활발하게 진행되고 있다.
상기 내장형 커패시터는 메모리카드, PC 메인보드 및 각종 RF 모듈에 사용되어 제품의 크기를 획기적으로 감소시킬 수 있다. 또한, 능동소자의 입력단자에 근접하여 배치시키는 것이 가능하여 도선의 길이를 최소화하고 유도 인덕턴스를 크게 저감시킬 수 있는 등의 장점을 가지고 있다. 그러나, 상기 내장형 커패시터는 이종재료간의 접합이 어렵기 때문에 전극을 두껍게 형성하기 어려운 문제점이 있다. 즉, 유전층이 1.0㎛ 이하일 때 상하부 전극이 각각 1.0㎛ 정도이면 어느 정도의 접합이 가능하나, 상하부 전극이 그 이상이면 금속층의 잔류응력에 의해 유전층과의 박리현상을 초래하는데, 이는 세라믹 재료와 금속 재료가 서로 결정구조가 다르기 때문에 발생하는 문제점이다.
상기와 같은 내장형 커패시터의 문제점을 해결하기 위한 종래기술로는 미국 특허 US 6,818,469호에 개시된 발명이 있다. 상기 종래기술에서 제시된 박막 커패시터가 내장된 인쇄회로기판(10)은, 도 1에 나타낸 바와 같이, 절연 기재(11a), 상기 절연 기재상에 형성된 하부전극(13), 상기 하부전극상에 형성된 유전체 박막(15) 및 상기 유전체 박막상에 형성된 상부전극(17)을 포함한다. 그러나, 상기 종래기술에서는 그 상하부전극을 스퍼터링, E-빔 등과 같은 PVD 방식을 이용하기 때문에, 그 전극의 두께를 두껍게 하기 위해서는 비용적인 측면에서 어려움이 있다. 또한, 상기와 같은 PVD 방식을 이용하여 형성된 전극의 경우에는 그 전극의 표면조도가 통상 100nm 이하이며, 따라서 후속하는 공정에서 상부전극(17)상에 절연 기재(11b)를 가압적층할 경우 그 상부전극과 적층된 절연기재(11b)가 박리되는 현상이 발생한다.
본 발명은 상기 종래기술의 문제점을 해결하기 위한 것으로, 유전층과 상부전극사이에 완충층을 형성함으로써 전극의 두께를 두껍게 할 수 있고 상부전극의 표면조도를 증가시킬 수 있어 상부 기재와의 접합력을 향상시킬 수 있는 박막 커패시터가 내장된 인쇄회로기판 및 그 제조방법을 제공하는데, 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은,
절연 기재상에 형성된 하부전극;
상기 하부전극상에 저온성막공정을 통하여 형성된 비정질 상유전체막;
상기 비정질 상유전체막상에 형성된 완충층;
상기 완충층상에 형성된 금속씨드층; 및
상기 금속씨드층상에 형성된 상부전극;을 포함하는 박막 커패시터가 내장된 인쇄회로기판에 관한 것이다.
또한, 본 발명은,
절연 기재상에 하부전극을 형성하는 단계;
상기 하부전극상에 200℃ 이하의 저온성막공정을 이용하여 비정질 상유전체막을 형성하는 단계;
상기 비정질 상유전체막상에 완충층을 형성하는 단계;
상기 완충층상에 금속씨드층을 형성하는 단계; 및
상기 금속씨드층상에 그 표면조도 Ra가 300nm 이상인 상부전극을 형성하는 단계;를 포함하는 박막 커패시터가 내장된 인쇄회로기판의 제조방법에 관한 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 인쇄회로기판에 대하여 상세하게 설명한다.
도 2는 본 발명의 일실시예에 따른 박막 커패시터가 내장된 인쇄회로기판의 단면도이다. 도 2에 나타난 바와 같이, 본 발명의 인쇄회로기판(20)은 절연 기재(21a)상에 하부전극(23), 비정질 상유전체막(25), 완충층(26), 금속씨드층(27), 상부전극(29) 및 절연 기재(21b)가 순차적으로 적층된 구조를 가질 수 있다.
또한, 도 3은 본 발명의 또 다른 일실시예에 따른 박막 커패시터가 내장된 인쇄회로기판의 단면도이다. 도 3에 나타난 바와 같이, 본 발명의 인쇄회로기판(20)은 절연 기재(21a)상에 제 1하부전극(23a), 제 2하부전극(23b), 비정질 상유전체막(25), 완충층(26), 금속씨드층(27), 상부전극(29) 및 절연 기재(21b)가 순차적으로 적층된 구조를 가질 수 있다.
본 발명에서 상기 절연 기재(21a, 21b)는 특별하게 제한되는 것은 아니며, 인쇄회로기판에서 널리 이용되는 폴리이미드 또는 에폭시일 수 있다.
상기 하부전극(23, 23a, 23b)은 Cu, Ni, Al, Pt, Ta 및 Ag로 이루어진 그룹으로부터 선택된 1종의 금속으로 형성되는 것이 바람직하다. 보다 바람직하게는, 상기 하부전극을 Cu로 형성하는 것이다. 상기 하부전극은 도 3에 나타낸 본 발명의 또 다른 일실시예에서 제시한 바와 같이, 절연기재(21a)상에 형성된 제 1하부전극(23a)과, 상기 제 1하부전극(23a)상에 형성된 제 2하부전극(23b)으로 구분하여 형성될 수 있으며, 이 경우 상기 제 1하부전극은 무전해도금을 이용하여 형성하고 상기 제 2하부전극은 전해도금을 이용하여 형성하는 것이 보다 바람직하다. 또한, 보다 바람직하게는, 상기 제 1하부전극의 두께를 1.0㎛ 이하를 두께로 하며, 상기 제 2하부전극의 두께를 1.0~9.0㎛로 하는 것이다.
또한, 본 발명에서는 상기 비정질 상유전체막(25)이 BiZnNb계 금속산화물로 조성되는 것이 바람직하며, 보다 바람직하게는 1.3≤x≤2.0, 0.8≤y≤1.5 및 z≤1.6을 만족하는 BixZnyNbzO7 금속산화물로 조성되는 것이다. 상기와 같은 비정질 금속산화물로 조성된 유전체막은 30 이상, 나아가 40 이상의 고유전율을 가질 수 있다. 보다 바람직하게는, 상기 비정질 상유전체막의 두께가 2.0㎛ 이하인 것이다.
상기 완충층(26)은 본 발명의 가장 핵심이 되는 층으로써, 전극의 두께를 두껍게 할 수 있고 상부전극의 표면조도를 증가시킬 수 있어 상부 기재와의 접합력을 향상시킬 수 있을 뿐만 아니라, 하부의 비정질 상유전체막(25)과의 접착력을 향상 시키고 상부전극을 이루는 금속원자의 이동(migration)을 방지하는 역할을 한다. 상기 완충층(26)은 Ti 또는 Cr로 형성되는 것이 바람직하다. 보다 바람직하게는, 상기 완충층의 두께가 1.0㎛ 이하인 것이다. 상기 완충층(26)은 PVD 방식으로 형성되는 것이 바람직하며, 이는 상기 비정질 상유전체막(25)과의 접착력을 향상시킬 수 있기 때문이다.
또한, 상기 금속씨드층(27)은 Cu, Ni, Ti, Au, Co, Ag, Pt 및 Pd로 이루어진 그룹으로부터 선택된 1종의 금속으로 조성함이 바람직하며, 그 두께는 1.0㎛ 이하로 함이 보다 바람직하다. 보다 바람직하게는, 상기 금속씨드층이 무전해도금으로 형성되는 것이다.
또한, 상기 상부전극(29)은 그 표면조도가 300nm 이상으로 형성되는 것이 바람직하다. 상기 상부전극은 Cu, Ni, Al, Pt, Ta 및 Ag로 이루어진 그룹으로부터 선택된 1종의 금속으로 조성될 수 있으며, 보다 바람직하게는 상기 상부전극이 Cu로 조성되는 것이다. 상기 상부전극은 본 발명의 목적중 하나인 전극의 두께를 두껍게 한다는 측면에서 1.0㎛ 이상으로 형성됨이 바람직하다. 보다 바람직하게는, 상기 상부전극이 전해도금에 의하여 형성되는 것이다.
다음으로 본 발명의 박막 커패시터가 내장된 인쇄회로기판의 제조방법을 첨부된 도면을 참조하여 단계별로 구분하여 설명한다.
도 4는 본 발명의 박막 커패시터가 내장된 인쇄회로기판의 제조공정을 나타내는 공정순서도이다.
도 4(a)에 나타낸 바와 같이, 본 발명에서는 먼저 절연 기재(31a)상에 하부전극(33)을 형성한다. 본 발명의 또 다른 일실시예에서는 상기 절연 기재(31a)상에 제 1하부전극(33a)을 형성하고, 상기 제 1하부전극(33a)상에 제 2하부전극(33b)을 형성함으로써 하부전극을 형성하게 된다. 상기 하부전극은 상기 절연 기재(31a)가 열에 약한 폴리머 기재임을 고려하여, 저온스퍼터링법, 증발법, 무전해도금법 또는 전해도금법 등과 같은 저온성막공정을 이용하는 것이 바람직하다. 또한, 본 발명의 또 다른 일실시예에서 제시한 바와 같이, 제 1하부전극과 제 2하부전극을 포함하는 하부전극을 형성시킴에 있어서는 상기 제 1하부전극은 무전해도금을 이용하고, 상기 제 2하부전극은 전해도금을 이용하여 형성시키는 것이 바람직하다. 또한, 상기 제 1하부전극은 1.0㎛ 이하의 두께를 가지도록 형성시키고, 상기 제 2하부전극은 1.0~9.0㎛의 두께를 갖도록 형성시킴이 바람직하다. 또한, 상기 하부전극(33, 33a, 33b)은 Cu, Ni, Al, Pt, Ta 및 Ag로 이루어진 그룹으로부터 선택된 1종의 금속으로 형성됨이 바람직하며, 보다 바람직하게는 Cu로 형성되는 것이다.
이후 도 4(b)에 나타낸 바와 같이, 상기와 같이 형성된 하부전극(33, 33a, 33b)상에 비정질 상유전체막(35)을 형성한다. 상기 유전체막은 200℃ 이하의 저온성막공정을 이용하여 형성됨이 바람직하다. 이러한 공정으로는 스퍼터링 공정, PLD 공정 또는 CVD법 등을 들 수 있다. 상기 저온성막공정에 의해 얻어진 유전체막(35)은 비정질 금속산화물이며, 이는 충분한 유전율을 나타내기 때문에 이후 결정화를 위한 고온의 열처리공정이 요구되지 않는다. 바람직하게는, 상기 비정질 상유전체막(35)을 BiZnNb계 비정질 금속산화물로 조성하며, 보다 바람직하게는 1.3≤x≤ 2.0, 0.8≤y≤1.5 및 z≤1.6을 만족하는 BixZnyNbzO7 금속산화물로 조성하는 것이다. 이러한 비정질 산화물로 조성된 유전체막은 30 이상, 나아가 저온열처리를 통하여 40 이상의 고유전율을 가질 수 있다. 또한, 상기 비정질 상유전체막은 그 두께가 2.0㎛ 이하가 되도록 형성시킴이 보다 바람직하다.
다음으로 도 4(c)에 나타낸 바와 같이, 상기 비정질 상유전체막(35)상에 완충층(36)을 형성시키며, 이때 상기 완충층(36)은 스퍼터링법 또는 E-빔 등과 같은 PVD 방식으로 형성시키는 것이 바람직하다. 또한, 상기 완충층은 Ti 또는 Cr으로 형성되는 것이 바람직하며, 그 두께는 제조비용 등을 고려하여 1.0㎛ 이하로 제한함이 바람직하다. 상기 완충층(26)은 본 발명의 가장 핵심이 되는 층으로써, 전극의 두께를 두껍게 할 수 있고 상부전극의 표면조도를 증가시킬 수 있어 상부 기재와의 접합력을 향상시킬 수 있을 뿐만 아니라, 하부의 비정질 상유전체막(25)과의 접착력을 향상시키고 상부전극을 이루는 금속원자의 이동(migration)을 방지하는 역할을 하게 된다.
이어 본 발명에서는 도 4(d)와 같이, 상기 완충층(36)상에 금속씨드층(37)을 형성한다. 이때 상기 금속씨드층(37)은 무전해도금 방법을 이용하여 형성되는 것이 바람직하다. 상기 무전해도금 방법은 특별하게 제한되는 것은 아니며, 예를 들어 Cu 무전해도금의 경우, 무전해 도금욕은 Cu이온, EDTA, NaOH, 포름알데히드 성분들을 포함할 수 있다. 이때 상기 NaOH 투입량을 제어하여 도금욕의 pH를 11 이상으로 올려주면, 상기 포름알데히드에 강력한 환원작용이 일어나 전자를 발생시킨다. 이 렇게 발생된 전자는 Cu이온으로 흘러가 Cu가 완충층(26)상에 도금될 수 있는 것이다. 또한, 상기 금속씨드층은 Cu, Ni, Ti, Au, Co, Ag, Pt 및 Pd로 이루어진 그룹으로부터 선택된 1종의 금속으로 조성되는 것이 바람직하며, 그 두께는 1.0㎛ 이하로 제한함이 바람직하다.
다음으로 본 발명에서는 도 4(e)에 나타낸 바와 같이, 상기 금속씨드층(37)상에 상부전극(39)을 형성하게 되며, 이때 그 표면조도 Ra가 300nm 이상이 되도록 전해도금을 이용하여 상기 상부전극을 형성함이 바람직하다. 이때 표면조도가 우수한 전해도금층을 형성하기 위해서는 전해도금시 전류밀도와 도금시간을 최적화하는 것이 보다 바람직하며, 예를 들어 상기 전류밀도는 1.0~3.0A/d㎡으로 하고, 도금시간은 5분 이상으로 하는 것이 가능하다. 또한, 상기 상부전극은 Cu, Ni, Al, Pt, Ta 및 Ag로 이루어진 그룹으로부터 선택된 1종의 금속으로 조성됨이 바람직하고, 보다 바람직하게는 Cu로 조성되는 것이다. 또한, 상기 상부전극은 본 발명의 목적중 하나인 전극의 두께를 두껍게 한다는 측면에서 1.0㎛ 이상으로 형성됨이 바람직하다.
이후, 본 발명에서는 도 4(f)에 나타낸 바와 같이, 상기 상부전극(39)상에 절연 기재(31b)를 적층한 후, 그 적층체를 압착하는 통상의 공정을 이용하여 그 내부에 박막 커패시터가 내장된 인쇄회로기판(30)을 제조할 수 있다.
상술한 바와 같이, 본 발명은 절연 기재상에 박막 커패시터를 순차적으로 형성시켜, 이를 통상의 빌드-업(build-up) 인쇄회로기판 제조공정을 통하여 박막 커 패시터가 내장된 인쇄회로기판을 효과적으로 제조할 수 있다.
또한 종래의 박막 커패시터에서 발생하던 상부전극과 절연 기재간이 박리현상을 효과적으로 방지함으로써 제품의 신뢰성을 제고할 수 있다.
이하, 실시예를 통하여 본 발명을 보다 상세하게 설명하나, 이는 본 발명의 실시를 예시하기 위한 것일 뿐, 본 발명은 이러한 실시예의 기재 내용에 의하여 제한되는 것은 아니다.
[실시예]
(발명예)
도 4에 나타낸 공정을 이용하여 도 3과 같은 구조를 갖는 인쇄회로기판을 제조하였다. 즉, 에폭시 계열의 절연 기재상에 무전해도금을 이용하여 1.0㎛의 두께로 Cu를 도금하여 제 1하부전극을 형성한 다음, 그 위에 전해도금을 이용하여 1.0㎛의 두께로 Cu를 도금하여 제 2하부전극을 형성하였다. 상기 전해도금시 전류밀도는 1.2A/d㎡, 도금시간은 5분으로 하였고, 도금용액 농도는 CuSO4·5H2O: 200g/ℓ, H2SO4: 30g/ℓ, Cl-: 40ppm 이하, 레벨러(leveler): 20mℓ/ℓ, 브라이트너(brightner): 0.5mℓ/ℓ로 하였다. 이후, 그 위에 200℃ 이하의 저온성막공정을 이용하여 0.3㎛의 두께로 비정질 상유전체막(Bi1.5ZnNb1.5O7)을 형성하였다. 이때 상기 상유전체막은 증착압력을 200mTorr 이하, 온도를 200℃ 이하, 증착시간을 3시간 이하로 하여 스퍼터링하였다. 상기 스퍼터링 이후, 상기 비정질 상유전체막상에 Ti완 충층을 0.2㎛의 두께로 스퍼터링 방법을 이용하여 형성하였으며, 이때 증착압력은 1.5mTorr 이하, 온도는 200℃ 이하, 증착시간은 1시간 이하, 분위기는 Ar가스 분위기를 이용하였다. 이어, 그 위에 Cu를 0.2㎛의 두께로 무전해도금하였다. 이어 상기 Cu 씨드층상에 Cu를 1.0㎛의 두께로 전해도금하였다. 상기 전해도금시 전류밀도는 1.2A/d㎡, 도금시간은 5분으로 하였고, 도금용액의 농도는 CuSO4·5H2O: 200g/ℓ, H2SO4: 30g/ℓ, Cl-: 40ppm 이하, 레벨러(leveler): 20mℓ/ℓ, 브라이트너(brightner): 0.5mℓ/ℓ로 하였다.
상기와 같이, 제조된 인쇄회로기판의 상부전극의 표면조도(Ra)를 5회 측정하였으며, 그 결과는 하기 표 1과 같다.
구분 표면조도(nm)
1회 334
2회 321
3회 319
4회 306
5회 324
평균 320
상기 표 1에서 알 수 있는 바와 같이, 본 발명에 따라 제조된 인쇄회로기판의 상부전극은 평균 320nm가량의 표면조도를 가져 상부 절연 기재와의 접합력이 매우 우수함을 알 수 있었다(도 5 및 도 6 참조).
또한, 상기와 같이 제조된 인쇄회로기판은 그 두께(하부전극부터 상부전극까지)가 약 4.19㎛였다.
(비교예)
기존의 공정을 이용하여 도 1과 같은 구조를 갖는 인쇄회로기판을 제조하였다. 즉, 에폭시 계열의 절연 기재상에 Cu 하부전극을 PVD방식으로 형성하였고, 그 위에 0.3㎛의 두께로 비정질 상유전체막(Bi1.5ZnNb1.5O7)을 형성하였다. 이후, 상기 비정질 상유전체막상에 스퍼터링 방법을 이용하여 1.0㎛의 두께로 Cu 상부전극을 형성하였다.
상기와 같이, 제조된 인쇄회로기판의 상부전극의 표면조도(Ra)를 5회 측정하였으며, 그 결과는 하기 표 2와 같다.
구분 표면조도(nm)
1회 101
2회 123
3회 125
4회 116
5회 110
평균 115
상기 표 2에서 알 수 있는 바와 같이, 기존의 방법에 따라 제조된 인쇄회로기판의 상부전극은 평균 115nm가량의 표면조도를 가져 상부 절연 기재와의 접합력이 본 발명의 발명예에 비하여 현저하게 떨어짐을 알 수 있었다(도 7 참조).
또한, 상기와 같이 제조된 인쇄회로기판은 그 두께(하부전극부터 상부전극까지)가 약 2.3㎛였다.
상술한 바와 같이, 본 발명에 따르면 박막 커패시터가 내장된 인쇄회로기판에 있어서 유전층과 상부전극사이에 완충층을 형성함으로써 전극의 두께를 두껍게 할 수 있고 상부전극의 표면조도를 증가시킬 수 있어 상부 기재와의 접합력을 향상시킴으로써 제품의 신뢰성을 제고할 수 있다.

Claims (38)

  1. 절연 기재상에 형성된 하부전극;
    상기 하부전극상에 저온성막공정을 통하여 형성된 비정질 상유전체막;
    상기 비정질 상유전체막상에 형성된 완충층;
    상기 완충층상에 형성된 금속씨드층; 및
    상기 금속씨드층상에 형성된 상부전극;을 포함하는 박막 커패시터가 내장된 인쇄회로기판.
  2. 제 1항에 있어서, 상기 하부전극은 절연기재상에 형성된 제 1하부전극과 상기 제 1하부전극상에 형성된 제 2하부전극으로 구분되며, 상기 제 1하부전극은 무전해도금에 의하여 형성되고, 상기 제 2하부전극은 전해도금에 의하여 형성됨을 특징으로 하는 박막 커패시터가 내장된 인쇄회로기판.
  3. 제 1항에 있어서, 상기 하부전극은 절연기재상에 형성된 제 1하부전극과 상기 제 1하부전극상에 형성된 제 2하부전극으로 구분되며, 제 1하부전극은 1.0㎛ 이하의 두께를 가지며, 상기 제 2하부전극은 1.0~9.0㎛의 두께를 갖는 것을 특징으로 하는 박막 커패시터가 내장된 인쇄회로기판.
  4. 제 1항 내지 제 3항중 어느 한항에 있어서, 상기 하부전극은 Cu, Ni, Al, Pt, Ta 및 Ag로 이루어진 그룹으로부터 선택된 1종의 금속으로 형성됨을 특징으로 하는 박막 커패시터가 내장된 인쇄회로기판.
  5. 제 4항에 있어서, 상기 하부전극은 Cu로 형성됨을 특징으로 하는 박막 커패시터가 내장된 인쇄회로기판.
  6. 제 1항에 있어서, 상기 비정질 상유전체막은 BiZnNb계 금속산화물 유전체막임을 특징으로 하는 박막 커패시터가 내장된 인쇄회로기판.
  7. 제 6항에 있어서, 상기 BiZnNb계 금속산화물은 1.3≤x≤2.0, 0.8≤y≤1.5 및 z≤1.6을 만족하는 BixZnyNbzO7 금속산화물임을 특징으로 하는 박막 커패시터가 내장된 인쇄회로기판.
  8. 제 1항, 제 6항 또는 제 7항중 어느 한항에 있어서, 상기 비정질 상유전체막의 두께가 2.0㎛ 이하임을 특징으로 하는 박막 커패시터가 내장된 인쇄회로기판.
  9. 제 1항에 있어서, 상기 완충층은 Ti 또는 Cr로 형성됨을 특징으로 하는 박막 커패시터가 내장된 인쇄회로기판.
  10. 제 1항에 있어서, 상기 완충층의 두께가 1.0㎛ 이하임을 특징으로 하는 박막 커패시터가 내장된 인쇄회로기판.
  11. 제 1항, 제 9항 또는 제 10항중 어느 한항에 있어서, 상기 완충층은 PVD 방식으로 형성됨을 특징으로 하는 박막 커패시터가 내장된 인쇄회로기판.
  12. 제 1항에 있어서, 상기 금속 씨드층은 Cu, Ni, Ti, Au, Co, Ag, Pt 및 Pd로 이루어진 그룹으로부터 선택된 1종의 금속으로 형성됨을 특징으로 하는 박막 커패시터가 내장된 인쇄회로기판.
  13. 제 1항에 있어서, 상기 금속 씨드층의 두께가 1.0㎛ 이하임을 특징으로 하는 박막 커패시터가 내장된 인쇄회로기판.
  14. 제 1항, 제 12항 또는 제 13항중 어느 한항에 있어서, 상기 금속 씨드층은 무전해도금으로 형성됨을 특징으로 하는 박막 커패시터가 내장된 인쇄회로기판.
  15. 제 1항에 있어서, 상기 상부전극은 Cu, Ni, Al, Pt, Ta 및 Ag로 이루어진 그룹으로부터 선택된 1종의 금속으로 형성됨을 특징으로 하는 박막 커패시터가 내장된 인쇄회로기판.
  16. 제 15항에 있어서, 상기 상부전극은 Cu로 형성됨을 특징으로 하는 박막 커패시터가 내장된 인쇄회로기판.
  17. 제 1항에 있어서, 상기 상부전극의 두께가 1.0㎛ 이상임을 특징으로 하는 박막 커패시터가 내장된 인쇄회로기판.
  18. 제 1항에 있어서, 상기 상부전극은 그 표면조도 Ra가 300nm 이상임을 특징으로 하는 박막 커패시터가 내장된 인쇄회로기판.
  19. 제 1항, 제 15항 내지 제 18항중 어느 한항에 있어서, 상기 상부전극은 전해도금으로 형성됨을 특징으로 하는 박막 커패시터가 내장된 인쇄회로기판.
  20. 절연 기재상에 하부전극을 형성하는 단계;
    상기 하부전극상에 200℃ 이하의 저온성막공정을 이용하여 비정질 상유전체막을 형성하는 단계;
    상기 비정질 상유전체막상에 완충층을 형성하는 단계;
    상기 완충층상에 금속씨드층을 형성하는 단계; 및
    상기 금속씨드층상에 상부전극을 형성하는 단계;를 포함하는 박막 커패시터가 내장된 인쇄회로기판의 제조방법.
  21. 제 20항에 있어서, 상기 절연 기재상에 하부전극을 형성하는 단계는,
    절연 기재상에 제 1하부전극을 무전해도금으로 형성시키고, 상기 제 1하부전극상에 제 2하부전극을 전해도금으로 형성시킴을 특징으로 하는 박막 커패시터가 내장된 인쇄회로기판의 제조방법.
  22. 제 20항에 있어서, 상기 하부전극은 절연기재상에 형성된 제 1하부전극과 상기 제 1하부전극상에 형성된 제 2하부전극으로 구분되며, 제 1하부전극은 1.0㎛ 이하의 두께를 가지며, 상기 제 2하부전극은 1.0~9.0㎛의 두께를 갖는 것을 특징으로 하는 박막 커패시터가 내장된 인쇄회로기판의 제조방법.
  23. 제 20항 내지 제 22항중 어느 한항에 있어서, 상기 하부전극은 Cu, Ni, Al, Pt, Ta 및 Ag로 이루어진 그룹으로부터 선택된 1종의 금속으로 형성됨을 특징으로 하는 박막 커패시터가 내장된 인쇄회로기판의 제조방법.
  24. 제 23항에 있어서, 상기 하부전극은 Cu로 형성됨을 특징으로 하는 박막 커패시터가 내장된 인쇄회로기판의 제조방법.
  25. 제 20항에 있어서, 상기 비정질 상유전체막은 BiZnNb계 금속산화물 유전체막임을 특징으로 하는 박막 커패시터가 내장된 인쇄회로기판의 제조방법.
  26. 제 25항에 있어서, 상기 BiZnNb계 금속산화물은 1.3≤x≤2.0, 0.8≤y≤1.5 및 z≤1.6을 만족하는 BixZnyNbzO7 금속산화물임을 특징으로 하는 박막 커패시터가 내장된 인쇄회로기판의 제조방법.
  27. 제 20항, 제 25항 또는 제 26항중 어느 한항에 있어서, 상기 비정질 상유전체막의 두께가 2.0㎛ 이하임을 특징으로 하는 박막 커패시터가 내장된 인쇄회로기판의 제조방법.
  28. 제 20항에 있어서, 상기 완충층은 Ti 또는 Cr로 형성됨을 특징으로 하는 박막 커패시터가 내장된 인쇄회로기판의 제조방법.
  29. 제 20항에 있어서, 상기 완충층의 두께가 1.0㎛ 이하임을 특징으로 하는 박막 커패시터가 내장된 인쇄회로기판의 제조방법.
  30. 제 20항, 제 28항 또는 제 29항중 어느 한항에 있어서, 상기 완충층은 PVD방식으로 형성됨을 특징으로 하는 박막 커패시터가 내장된 인쇄회로기판의 제조방법.
  31. 제 20항에 있어서, 상기 금속씨드층은 Cu, Ni, Ti, Au, Co, Ag, Pt 및 Pd로 이루어진 그룹으로부터 선택된 1종의 금속으로 형성됨을 특징으로 하는 박막 커패 시터가 내장된 인쇄회로기판의 제조방법.
  32. 제 20항에 있어서, 상기 금속씨드층의 두께가 1.0㎛ 이하임을 특징으로 하는 박막 커패시터가 내장된 인쇄회로기판의 제조방법.
  33. 제 20항, 제 31항 또는 제 32항중 어느 한항에 있어서, 상기 금속씨드층은 무전해도금으로 형성됨을 특징으로 하는 박막 커패시터가 내장된 인쇄회로기판의 제조방법.
  34. 제 20항에 있어서, 상기 상부전극은 Cu, Ni, Al, Pt, Ta 및 Ag로 이루어진 그룹으로부터 선택된 1종의 금속으로 형성됨을 특징으로 하는 박막 커패시터가 내장된 인쇄회로기판의 제조방법.
  35. 제 34항에 있어서, 상기 상부전극은 Cu로 형성됨을 특징으로 하는 박막 커패시터가 내장된 인쇄회로기판의 제조방법.
  36. 제 20항에 있어서, 상기 상부전극의 두께가 1.0㎛ 이상임을 특징으로 하는 박막 커패시터가 내장된 인쇄회로기판의 제조방법.
  37. 제 20항에 있어서, 상기 상부전극은 그 표면조도 Ra가 300nm 이상임을 특징 으로 하는 박막 커패시터가 내장된 인쇄회로기판의 제조방법.
  38. 제 34항 내지 37항중 어느 한항에 있어서, 상기 상부전극은 전해도금으로 형성됨을 특징으로 하는 박막 커패시터가 내장된 인쇄회로기판의 제조방법.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100649755B1 (ko) * 2005-11-07 2006-11-27 삼성전기주식회사 박막 커패시터 내장된 인쇄회로기판 및 그 제조방법
KR100881695B1 (ko) * 2007-08-17 2009-02-06 삼성전기주식회사 캐패시터 내장형 인쇄회로기판 및 그 제조 방법
KR101172112B1 (ko) * 2008-11-14 2012-08-10 엘지이노텍 주식회사 터치 스크린 및 그 제조방법
KR101172113B1 (ko) * 2008-11-14 2012-08-10 엘지이노텍 주식회사 터치스크린 및 그 제조방법
JP5232963B1 (ja) * 2011-11-18 2013-07-10 独立行政法人科学技術振興機構 積層キャパシター及び積層キャパシターの製造方法
WO2016076273A1 (ja) * 2014-11-14 2016-05-19 株式会社村田製作所 コンデンサ、複合電子部品およびコンデンサの製造方法
JP2018107337A (ja) * 2016-12-27 2018-07-05 大日本印刷株式会社 電子部品およびその製造方法
JP7083600B2 (ja) * 2017-05-25 2022-06-13 凸版印刷株式会社 キャパシタ内蔵ガラス回路基板及びその製造方法
CN111602216A (zh) * 2018-01-19 2020-08-28 三菱电机株式会社 薄层电容器及薄层电容器的制造方法
WO2020045446A1 (ja) 2018-08-31 2020-03-05 Tdk株式会社 薄膜キャパシタおよび電子回路基板
CN111044183B (zh) * 2019-12-24 2022-03-18 浙江清华柔性电子技术研究院 柔性压力传感及其制备方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04285046A (ja) 1991-03-12 1992-10-09 Matsushita Electric Ind Co Ltd 誘電体磁器組成物
JP3442097B2 (ja) 1992-11-19 2003-09-02 ローム株式会社 強誘電体薄膜および強誘電体半導体装置
KR100494322B1 (ko) 1999-12-22 2005-06-10 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조 방법
US8064188B2 (en) * 2000-07-20 2011-11-22 Paratek Microwave, Inc. Optimized thin film capacitors
US6900498B2 (en) * 2001-05-08 2005-05-31 Advanced Technology Materials, Inc. Barrier structures for integration of high K oxides with Cu and Al electrodes
US6818469B2 (en) * 2002-05-27 2004-11-16 Nec Corporation Thin film capacitor, method for manufacturing the same and printed circuit board incorporating the same
WO2004040604A1 (ja) 2002-10-30 2004-05-13 Mitsui Mining & Smelting Co.,Ltd. キャパシタ層形成用の誘電体層付銅箔並びにその誘電体層付銅箔を用いたキャパシタ層形成用の銅張積層板及びそのキャパシタ層形成用の誘電体層付銅箔の製造方法
JP2005045099A (ja) 2003-07-24 2005-02-17 Toppan Printing Co Ltd プリント配線板の製造方法
JP4665531B2 (ja) * 2005-01-27 2011-04-06 日立電線株式会社 配線板の製造方法

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