WO2016076273A1 - コンデンサ、複合電子部品およびコンデンサの製造方法 - Google Patents

コンデンサ、複合電子部品およびコンデンサの製造方法 Download PDF

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宣博 石田
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株式会社村田製作所
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/33—Thin- or thick-film capacitors 

Definitions

  • the present invention relates to a capacitor, and more particularly to a capacitor in which peeling between a substrate and a lower electrode is suppressed.
  • the present invention also relates to a method for manufacturing the capacitor.
  • the semi-additive method is used as a method for forming electrodes and wiring suitable for miniaturization and high precision.
  • a seed layer is formed on the entire surface of the substrate by a method such as sputtering, electroless plating, vapor deposition, or CVD.
  • a resist having a desired opening pattern is formed on the seed layer by a photolithography method. Specifically, first, a resist is applied to the entire surface of the substrate on which the seed layer is formed. Subsequently, the resist is exposed through a mask having a desired pattern shape. Finally, the resist is developed to form a resist having a desired opening pattern.
  • a Cu layer is formed on the seed layer exposed in the opening of the resist by electrolytic plating.
  • the seed layer remaining on the portion where the Cu layer is not formed on the substrate is peeled off.
  • a Cu layer having a desired pattern shape is formed on the substrate as an electrode.
  • Patent Document 1 Japanese Patent Laid-Open No. 2013-0665845.
  • Patent Document 1 the use of the semi-additive method is described as an example of a Cu layer forming method together with a sputtering method, a full additive method, a thick film method by paste application, and the like (( 0033) See paragraph).
  • a glass ceramic is applied on the ferrite substrate and fired to form a nonmagnetic layer.
  • the firing temperature of the glass ceramic is, for example, 800 to 1000 ° C.
  • a Cu layer such as a coil pattern or a lead wiring is formed on the nonmagnetic layer by a semi-additive method.
  • glass ceramic is applied again on the Cu layer such as the coil pattern and the lead wiring. Subsequently, necessary openings (vias) for interlayer connection are formed in the glass ceramics by a photolithography method. Subsequently, the glass ceramic is fired to form a nonmagnetic layer.
  • a Cu layer such as a coil pattern or a lead wiring is formed again on the nonmagnetic layer by a semi-additive method.
  • the formation of the nonmagnetic layer and the formation of the Cu layer such as the coil pattern and the lead wiring are repeated as many times as necessary.
  • a ferrite layer is formed on the top layer to complete the common mode choke coil.
  • the linear expansion coefficient of the substrate is about 7 to 8 ppm / ° C.
  • the linear expansion coefficient of the Cu layer is about 17 ppm / ° C.
  • the Cu layer is formed by the semi-additive method, but the difference between the linear expansion coefficient of the substrate and the linear expansion coefficient of the Cu layer does not become a big problem. It was. That is, in the manufacturing method described above, when the nonmagnetic layer is formed, the glass ceramic is fired at 800 to 1000 ° C., but the area of the Cu layer such as the coil pattern and the lead wiring is small, so the Cu layer is the substrate. Or peeling from the nonmagnetic layer.
  • the Cu layer when the Cu layer is formed on the substrate as the lower electrode of the capacitor by the semi-additive method, the linear expansion coefficient of the substrate and the linear expansion of the Cu layer in the subsequent process (particularly a process at a high temperature). Due to the difference in the coefficients, the Cu layer sometimes peeled off from the substrate.
  • the Cu layer of the lower electrode in order to obtain a large capacity, the Cu layer of the lower electrode must have a large area. Also, the Cu layer of the lower electrode is often formed directly on the substrate. Further, when glass ceramic is used for the dielectric layer, firing at a high temperature is required.
  • the Cu layer when the Cu layer is formed as the lower electrode of the capacitor by the semi-additive method, the Cu layer may be peeled off from the substrate.
  • the capacitor of the present invention includes a substrate, a lower electrode formed on the substrate, and a dielectric formed on the lower electrode.
  • a buffer layer having a linear expansion coefficient larger than that of the substrate and smaller than that of the Cu layer was formed.
  • the lower electrode is preferably formed by plating on a seed layer previously formed on the substrate. In this case, peeling of the lower electrode from the substrate can be more reliably suppressed. In addition, the lower electrode can be easily formed. In this case, the buffer layer is formed between the seed layer and the Cu layer.
  • the seed layer can be formed by, for example, sputtering, electroless plating, vapor deposition, or CVD.
  • the buffer layer preferably has a lower internal stress than the Ni layer mainly composed of Ni formed by electrolytic plating using a Watt bath. In this case, not only peeling of the Cu layer from the substrate at the time of manufacture, but also peeling of the Cu layer from the substrate over time is suppressed.
  • the buffer layer can be, for example, a Ni layer mainly composed of Ni formed by electrolytic plating using a sulfamic acid bath.
  • the Cu layer can be surely peeled from the substrate over time. It is suppressed.
  • Glass ceramics can be used for the dielectric layer. When glass ceramics are used for the dielectric layer, firing at a high temperature is required, but in the present invention, the Cu layer is prevented from peeling off from the substrate during firing.
  • a composite electronic component can be constructed using the capacitor of the present invention.
  • the capacitor manufacturing method of the present invention includes a step of preparing a substrate, a step of forming a resist having a desired opening pattern on the substrate, and the opening of the resist.
  • the buffer layer had a linear expansion coefficient larger than that of the substrate and smaller than that of the Cu layer.
  • another capacitor manufacturing method of the present invention includes a step of preparing a substrate, a step of forming a seed layer on the substrate, a step of forming a resist having a desired opening pattern on the seed layer, A step of forming a buffer layer by electrolytic plating on the seed layer exposed in the opening pattern of the resist, a step of forming a Cu layer by electrolytic plating on the buffer layer, and forming a lower electrode, and peeling the resist And a step of peeling off the seed layer exposed in a portion of the substrate where the lower electrode is not formed by etching, and the buffer layer has a larger linear expansion coefficient than the substrate and a linear expansion coefficient than the Cu layer.
  • the seed layer can be formed by, for example, sputtering, electroless plating, vapor deposition, or CVD.
  • a buffer layer having a linear expansion coefficient larger than that of the substrate and smaller than that of the Cu layer is formed between the substrate and the Cu layer (lower electrode). It is suppressed that it peels from.
  • FIG. 1A is a plan view of the capacitor 100 according to the first embodiment.
  • FIG. 1B is a cross-sectional view of the capacitor 100 showing the XX portion of FIG. 2A to 2D are cross-sectional views showing steps applied in an example of a method for manufacturing capacitor 100.
  • FIG. 3D to 3H are cross-sectional views showing steps applied in an example of the method for manufacturing the capacitor 100.
  • FIG. 4 (I) to (L) are cross-sectional views showing steps applied in an example of the method of manufacturing the capacitor 100, which are continued from FIG. 3 (H). 4 (L), and FIGS. 5 (M) to (P) are cross-sectional views showing steps applied in an example of the method of manufacturing the capacitor 100.
  • FIG. 1A is a plan view of the capacitor 100 according to the first embodiment.
  • FIG. 1B is a cross-sectional view of the capacitor 100 showing the XX portion of FIG. 2A to 2D are cross-sectional views showing steps applied in an example of a method for manufacturing capacitor
  • FIG. 6 is a cross-sectional view of the capacitor 200 according to the second embodiment.
  • FIG. 7A is a cross-sectional view showing a state of the sample 1 in Experimental Example 1 before high-temperature heating.
  • FIG. 7B is a cross-sectional view showing a state of the sample 1 after high-temperature heating.
  • FIG. 8A is a cross-sectional view illustrating a state of the sample 2 in Experimental Example 1 before high-temperature heating.
  • FIG. 8B is a cross-sectional view showing a state of the sample 2 after high-temperature heating.
  • FIG. 9A is a cross-sectional view illustrating a state of the sample 3 in Experimental Example 1 before high-temperature heating.
  • FIG. 9B is a cross-sectional view showing the state of the sample 3 after high-temperature heating.
  • FIG. 1A and 1B show a capacitor 100 according to a first embodiment of the present invention.
  • 1A is a plan view of the capacitor 100.
  • FIG. 1B is a cross-sectional view of the capacitor 100 taken along the line XX in FIG.
  • the capacitor 100 includes a substrate 1.
  • the material of the substrate 1 is arbitrary, but for example, an alumina substrate can be used.
  • the capacitor 100 includes a lower electrode 2.
  • the lower electrode 2 includes a seed layer 3 formed on the substrate 1, a buffer layer 4 formed on the seed layer 3, and a Cu layer 5 formed on the buffer layer 4.
  • the seed layer 3 is formed in a two-layer structure of a Ti layer having a lower layer of 0.1 ⁇ m and a Cu layer having an upper layer of 0.2 ⁇ m.
  • the material, the number of layers, the thickness, etc. of the seed layer are arbitrary, and are not limited to this content.
  • the seed layer 3 is shown as one layer for the sake of convenience.
  • the seed layer 3 is formed by a thin film method such as sputtering, electroless plating, vapor deposition, or CVD. However, the formation method is arbitrary. In addition, when forming by electroless plating, a catalyst such as Pd may be applied to the surface of the substrate 1 in advance. Note that the seed layer 3 is not essential, but is preferably configured.
  • the buffer layer 4 is made of a metal having a larger linear expansion coefficient than that of the substrate 1 and a smaller linear expansion coefficient than that of the Cu layer 5.
  • the buffer layer 4 is made of a 2 ⁇ m Ni layer formed by electrolytic plating using a sulfamic acid bath.
  • the material, the number of layers, the thickness, the formation method, and the like of the buffer layer 4 are arbitrary, and are not limited to these contents.
  • the buffer layer 4 may be a Ni layer formed by electrolytic plating using a Watt bath.
  • the substrate 1 is an alumina substrate
  • its linear expansion coefficient is about 7 to 8 ppm / ° C.
  • the linear expansion coefficient of the Cu layer 5 is about 17 ppm / ° C.
  • the linear expansion coefficient of the buffer layer (Ni layer) 4 is about 13 ppm / ° C. between them. Since the capacitor 100 forms the buffer layer 4, the Cu layer 3 is prevented from being peeled off from the substrate 1 even when placed at a high temperature in a later process or the like.
  • the lower electrode 2 includes the seed layer (consisting of two layers of the Ti layer and the Cu layer) 3, the buffer layer (Ni layer) 4, and the Cu layer 5.
  • the seed layer 3, the buffer layer 4, and the Cu layer 5 of the lower electrode 2 may be diffused or alloyed with each other in the process after the high temperature. Furthermore, in the case of a layer having a small thickness, it may be diffused and lost.
  • the lower electrode 2 is connected to an extraction wiring 2 a having the same layer structure as the lower electrode 2.
  • the capacitor 100 has a dielectric layer 6 formed on the substrate 1 on which the lower electrode 2 is formed.
  • the dielectric layer 6 is made of glass ceramics having a thickness of 10 ⁇ m. More specifically, the composition of the glass ceramic is a mixture of dielectric ceramic and glass.
  • the material, thickness, and the like of the dielectric layer 6 are arbitrary and are not limited to these contents.
  • the dielectric layer 6 has openings (vias) 6a for interlayer connection as necessary.
  • an upper electrode 7 On the dielectric layer 6, an upper electrode 7, an extraction wiring 7a connected to the upper electrode 7, and an external connection electrode 7c connected to the extraction wiring 7a are formed.
  • the lead wiring 2b and the external connection electrode 2c connected to the lead wiring 2b are formed on the dielectric layer 6.
  • the lead wiring 2b is connected to the lead wiring 2a in an opening 6a for interlayer connection formed in the dielectric layer 6.
  • the upper electrode 7, the lead-out wiring 7 a and the external connection electrode 7 c have the same layer structure as the lower electrode 2. That is, the upper electrode 7, the lead wiring 7 a and the external connection electrode 7 c are each composed of a seed layer (consisting of two layers of a Ti layer and a Cu layer) 3, a buffer layer (Ni layer) 4, and a Cu layer 5. .
  • the structure, material, etc. of the upper electrode 7, the lead wiring 7a, and the external connection electrode 7c are arbitrary, and are not limited to these contents.
  • the lead-out wiring 2b and the external connection electrode 2c also have the same layer structure as the lower electrode 2. That is, the lead-out wiring 2b and the external connection electrode 2c are each composed of a seed layer (consisting of two layers of a Ti layer and a Cu layer) 3, a buffer layer (Ni layer) 4, and a Cu layer 5.
  • the structure and material of the lead-out wiring 2b and the external connection electrode 2c are arbitrary, and are not limited to this content.
  • the lower electrode 2 is drawn out from the external connection electrode 2c
  • the upper electrode 7 is drawn out from the external connection electrode 7.
  • a substrate 1 is prepared.
  • a Ti layer is first formed as a seed layer 3 on the entire surface of the substrate 1 by sputtering, and a Cu layer is further formed on the Ti layer by sputtering.
  • the seed layer 3 is shown only on the upper main surface of the substrate 1 for the sake of convenience.
  • two layers of a Ti layer and a Cu layer are shown as one seed layer 3.
  • a resist 8 is applied on the seed layer 3.
  • the material of the resist 8 is arbitrary, and may be a positive type or a negative type.
  • the resist 8 is exposed and developed by a photolithography method, and an opening 8 a having a desired pattern shape is formed in the resist 8.
  • a Ni layer mainly composed of Ni as a buffer layer 4 is formed on the seed layer 3 exposed from the opening 8a of the resist 8 by electrolytic plating using a sulfamic acid bath. Is formed.
  • the buffer layer (Ni layer) 4 is formed by electrolytic plating using a sulfamic acid bath.
  • the reason for using the sulfamic acid bath is to reduce the internal stress of the buffer layer 4.
  • Table 1 shows a Ni layer formed by electrolytic plating using a sulfamic acid bath, a Ni layer formed by electrolytic plating using a Watt bath, and a Cu layer formed by electrolytic plating using a copper sulfate bath.
  • the internal stress (literature value) is shown.
  • the internal stress of the Cu layer by the copper sulfate bath is 1 to 10 MPa.
  • the internal stress of the Ni layer due to the sulfamic acid bath is 20 to 80 MPa.
  • the internal stress of the Ni layer by the Watt bath is 100 to 200 MPa.
  • the internal stress of the Ni layer due to the sulfamic acid bath is smaller than the internal stress of the Ni layer due to the Watt bath. Therefore, the internal stress of the buffer layer 4 can be made smaller when the Ni layer is formed by electrolytic plating using the sulfamic acid bath than when the Ni layer is formed by electrolytic plating using the Watt bath. . It is considered that the buffer layer 4 can further suppress the peeling of the Cu layer 5 from the substrate 1 over time when the internal stress is smaller.
  • a sulfamic acid bath is used for electrolytic plating for forming the buffer layer 4 for the purpose of suppressing peeling of the Cu layer from the substrate 1 over time.
  • the buffer layer may be formed using a watt bath.
  • a Cu layer 5 is formed on the buffer layer 4 exposed from the opening 8a of the resist 8 by electrolytic plating.
  • the seed electrode 3, the buffer layer (Ni layer) 4, and the Cu layer 5 constitute the lower electrode 2.
  • the resist 8 is peeled off.
  • the seed layer 3 exposed in the portion of the substrate 1 where the lower electrode 2 is not formed is peeled off by etching.
  • glass ceramics 9 for forming the dielectric layer 6 is applied on the substrate 1 on which the lower electrode 2 is formed.
  • an opening 9a for interlayer connection is formed in the glass ceramic 9.
  • the glass ceramic 9 is baked, for example, at 800 to 1000 ° C. to form the dielectric layer 6.
  • the opening 9 a formed in the glass ceramic 9 becomes the opening 6 a formed in the dielectric layer 6.
  • the temperature is high at 800 to 1000 ° C.
  • the buffer layer (Ni layer) 4 exists, the Cu layer 5 does not peel from the substrate 1.
  • a seed layer 3 having a two-layer structure of a Ti layer and a Cu layer is formed on the dielectric layer 6 by sputtering.
  • the seed layer 3 is connected to the Cu layer 5 exposed from the opening 6 a in the opening 6 a formed in the dielectric layer 6.
  • a resist 18 is applied on the seed layer 3.
  • a Ni layer is formed as the buffer layer 4 on the seed layer 3 exposed from the resist 18 by electrolytic plating using a sulfamic acid bath.
  • the Cu layer 5 is formed on the buffer layer 4 exposed from the resist 18 by electrolytic plating.
  • the seed layer 3, the buffer layer 4, and the Cu layer 5 constitute the upper electrode 7.
  • the seed layer 3 exposed from the Cu layer 5 is peeled off at the portion where the resist 18 is peeled off, and the capacitor 100 according to the present embodiment is completed.
  • the material, the number of layers, the thickness, the formation method, and the like of the buffer layer 4 are arbitrary, and are not limited to those described above.
  • the buffer layer 4 may be a Ni layer formed by electrolytic plating using a Watt bath.
  • the capacitor 100 is a single electronic component, it may be combined with a coil or the like to form a composite electronic component.
  • FIG. 6 shows a capacitor 200 according to the second embodiment.
  • the Ni layer 13 was formed on the Cu layer 5 of the lower electrode 2 by electrolytic plating using a sulfamic acid bath.
  • the other configuration of the capacitor 200 is the same as the configuration of the capacitor 100 according to the first embodiment.
  • the capacitor 200 according to the second embodiment can prevent the Cu of the Cu layer 5 of the lower electrode 2 from diffusing into the dielectric layer (glass ceramic) 6 by the Ni layer 13. There is also an effect.
  • Sample 1 uses a Ti layer 52 having a thickness of 0.1 ⁇ m by sputtering, a Cu layer 53 having a thickness of 0.2 ⁇ m by sputtering, and a sulfamic acid bath on an alumina substrate 51.
  • An Ni layer 54 having a thickness of 2 ⁇ m is formed by electrolytic plating, and a Cu layer 55 having a thickness of 5 ⁇ m is formed in order by electrolytic plating using a copper sulfate bath to form an electrode (area: 300 ⁇ m ⁇ 300 ⁇ m).
  • the Ti layer 52 and the Cu layer 53 correspond to the seed layer.
  • the Ni layer 54 corresponds to the buffer layer.
  • the sample 2 has a Cu layer 63 having a thickness of 0.2 ⁇ m by sputtering on an alumina substrate 61 and a Cu layer 65 having a thickness of 7 ⁇ m sequentially formed by electrolytic plating using a copper sulfate bath. It is formed as an electrode.
  • the sample 3 used on the alumina substrate 71 was a Ti layer 72 having a thickness of 0.1 ⁇ m by sputtering, a Cu layer 73 having a thickness of 0.2 ⁇ m by sputtering, and a copper sulfate bath.
  • a Cu layer 75 having a thickness of 7 ⁇ m is sequentially formed by electrolytic plating to form an electrode.
  • Neither sample 2 nor sample 3 has a buffer layer.
  • Sample 100, Sample 2, and Sample 3 were each housed in a bowl and heated to 1000 ° C. in a firing furnace. The time maintained at 1000 ° C. is 60 minutes. Thereafter, Sample 1, Sample 2 and Sample 3 were each naturally cooled to room temperature.
  • FIG. 7B shows a cross section of the sample 1 after heating and cooling.
  • the Ti layer 52 diffuses and disappears, and a layer 56 mainly made of Ni, a layer 57 made of a Cu—Ni alloy, and a layer 58 mainly made of Cu are formed on the substrate 51. It was formed in order.
  • FIG. 8B shows a cross section of the sample 2 after heating and cooling.
  • the interface between the Cu layer 63 and the Cu layer 65 disappeared, and the Cu layer 66 consisting of one layer was formed on the substrate 61.
  • FIG. 9B shows a cross section of the sample 2 after heating and cooling.
  • the Ti layer 72 diffuses and disappears, the interface between the Cu layer 73 and the Cu layer 75 disappears, and a single Cu layer 76 is formed on the substrate 71. It was.
  • the Cu layer can be prevented from peeling from the substrate due to the presence of the buffer layer.

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Abstract

　基板１から下部電極２が剥離することを抑制したコンデンサを提供する。　基板１と、下部電極２と、誘電体層６と、上部電極７と、を備え、下部電極２が、Ｃｕを主成分とするＣｕ層５を含むコンデンサであって、Ｃｕ層５が形成される前に、基板１上に、基板１よりも線膨張係数が大きく、かつＣｕ層５よりも線膨張係数が小さい緩衝層４を形成した。下部電極２は、予め基板１上に形成されたシード層３上に、めっきにより形成されたものとしても良い。

Description

コンデンサ、複合電子部品およびコンデンサの製造方法
　本発明は、コンデンサに関し、さらに詳しくは、基板と下部電極との剥離を抑制したコンデンサに関する。
　また、本発明は、上記コンデンサの製造方法に関する。
　電子部品の製造工程において、微細化、高精度化に適した電極や配線の形成方法として、セミアディティブ工法が活用されている。
　以下に、セミアディティブ工法による電極形成工程の一例を説明する。
　まず、基板全面に、スパッタリング、無電解めっき、蒸着、ＣＶＤなどの方法により、シード層を形成する。
　次に、フォトリソグラフィー工法により、シード層上に、所望の開口パターンを備えたレジストを形成する。具体的には、まず、シード層が形成された基板の全面にレジストを塗布する。続いて、所望のパターン形状からなるマスクを介してレジストを露光する。最後に、レジストを現像して、所望の開口パターンを備えたレジストを形成する。
　次に、電解めっきにより、レジストの開口部分に露出したシード層上に、たとえばＣｕ層を形成する。
　次に、レジストを除去する。
　最後に、基板上のＣｕ層が形成されていない部分に残ったシード層を剥離する。この結果、基板上に、所望のパターン形状からなるＣｕ層が電極として形成される。
　このようなセミアディティブ工法によりＣｕ層を形成する電子部品（コモンモードチョークコイル）の製造方法が、特許文献１（特開２０１３-０６５８４５公報）に開示されている。
　なお、特許文献１においては、セミアディティブ工法を使用することが、スパッタリング工法、フルアディティブ工法、ペースト塗布による厚膜工法などとともに、Ｃｕ層形成方法の一例として記載されている（特許文献１の（００３３）段落を参照）。
　以下に、特許文献１に開示された、セミアディティブ工法を使用したコモンモードチョークコイルの製造方法について説明する。
　まず、フェライト基板を用意する。
　次に、フェライト基板上に、ガラスセラミックスを塗布し、焼成して非磁性層を形成する。ガラスセラミックスの焼成温度は、たとえば８００～１０００℃である。
　次に、非磁性層上に、セミアディティブ工法により、コイルパターンや引出配線などのＣｕ層を形成する。
　次に、コイルパターンや引出配線などのＣｕ層上に、再び、ガラスセラミックスを塗布する。続いて、フォトリソグラフィー工法により、ガラスセラミックスに、必要な層間接続用の開口（ビア）を形成する。続いて、ガラスセラミックスを焼成して非磁性層を形成する。
　次に、再び、非磁性層上に、セミアディティブ工法により、コイルパターンや引出配線などのＣｕ層を形成する。
　以上のような、非磁性層の形成とコイルパターンや引出配線などのＣｕ層の形成を、必要な回数繰り返す。
　最後に、最上層にフェライト層を形成して、コモンモードチョークコイルを完成させる。
特開２０１３-０６５８４５公報
　一般的に、基板の線膨張係数とＣｕ層の線膨張係数とには大きな差がある。　たとえば、アルミナ基板の線膨張係数は７～８ｐｐｍ／℃程度である。これに対し、Ｃｕ層の線膨張係数は１７ｐｐｍ／℃程度である。
　上述した従来のコモンモードチョークコイルの製造方法においては、セミアディティブ工法によりＣｕ層を形成しているが、基板の線膨張係数とＣｕ層の線膨張係数との差が大きな問題になることはなかった。すなわち、上述した製造方法では、非磁性層を形成する際に、ガラスセラミックスを８００～１０００℃で焼成しているが、コイルパターンや引出配線などのＣｕ層の面積が小さいため、Ｃｕ層が基板や非磁性層から剥離してしまうことがなかった。
　これに対し、基板上に、セミアディティブ工法によりコンデンサの下部電極としてＣｕ層を形成した場合には、その後の工程（特に高温となる工程）において、基板の線膨張係数とＣｕ層との線膨張係数の差に起因して、Ｃｕ層が基板から剥離してしまう場合があった。
　すなわち、コンデンサにおいては、大きな容量を得るためには、下部電極のＣｕ層を大きな面積にしなければならない。また、下部電極のＣｕ層は、基板上に直接形成する場合が多い。また、誘電体層にガラスセラミックスを使用したような場合には、高温での焼成が必要になる。
　これらの理由により、セミアディティブ工法によりコンデンサの下部電極としてＣｕ層を形成した場合には、Ｃｕ層が基板から剥離してしまう場合があった。
　本発明は、上述した従来の問題を解決するためになされたものであり、その手段として本発明のコンデンサは、基板と、基板上に形成された下部電極と、下部電極上に形成された誘電体層と、誘電体層上に形成された上部電極と、を備え、下部電極が、Ｃｕを主成分とするＣｕ層を含むコンデンサであって、Ｃｕ層が形成される前に、基板上に、基板よりも線膨張係数が大きく、かつＣｕ層よりも線膨張係数が小さい緩衝層が形成されたものとした。
　下部電極は、予め基板上に形成されたシード層上に、めっきにより形成されていることが好ましい。この場合には、下部電極の基板からの剥離を、より確実に抑制することができる。また、下部電極の形成が容易になる。この場合には、緩衝層は、シード層とＣｕ層との間に形成される。
　シード層は、たとえば、スパッタリング、無電解めっき、蒸着またはＣＶＤにより形成することができる。
　緩衝層は、ワット浴を使用して電解めっきにより形成されたＮｉを主成分とするＮｉ層よりも内部応力が小さいものとすることが好ましい。この場合には、製造時におけるＣｕ層の基板からの剥離だけではなく、経時的なＣｕ層の基板からの剥離も抑制される。
　緩衝層は、たとえば、スルファミン酸浴を使用して電解めっきにより形成されたＮｉを主成分とするＮｉ層とすることができる。この場合には、一般に、ワット浴を使用して電解めっきにより形成されたＮｉを主成分とするＮｉ層よりも内部応力が小さいため、確実に、経時的にＣｕ層が基板から剥離することが抑制される。
　誘電体層には、ガラスセラミックスを使用することができる。誘電体層にガラスセラミックスを使用した場合には、高温での焼成が必要になるが、本発明では、焼成の際にＣｕ層が基板から剥離することが抑制されている。本発明のコンデンサを使用して、複合電子部品を構成することができる。
　また、上述した従来の問題を解決するために、本発明のコンデンサの製造方法は、基板を準備する工程と、基板上に所望の開口パターンを備えたレジストを形成する工程と、レジストの前記開口パターンに露出した基板上に、めっきにより緩衝層を形成する工程と、緩衝層上に、めっきによりＣｕ層を形成して、下部電極を形成する工程と、レジストを剥離する工程と、を備え、緩衝層は、基板よりも線膨張係数が大きく、かつＣｕ層よりも線膨張係数が小さいものとした。
　また、本発明のもう1つのコンデンサの製造方法は、基板を準備する工程と、基板上にシード層を形成する工程と、シード層上に所望の開口パターンを備えたレジストを形成する工程と、レジストの開口パターンに露出したシード層上に、電解めっきにより緩衝層を形成する工程と、緩衝層上に、電解めっきによりＣｕ層を形成して、下部電極を形成する工程と、レジストを剥離する工程と、基板の下部電極が形成されていない部分に露出したシード層をエッチングにより剥離する工程と、を備え、緩衝層は、基板よりも線膨張係数が大きく、かつＣｕ層よりも線膨張係数が小さいものとした。
　シード層を形成する工程は、たとえば、スパッタリング、無電解めっき、蒸着またはＣＶＤによりシード層を形成するものとすることができる。
　本発明によれば、基板とＣｕ層（下部電極）との間に、基板よりも線膨張係数が大きく、かつＣｕ層よりも線膨張係数が小さい緩衝層が形成されるため、Ｃｕ層が基板から剥離することが抑制される。
図１（Ａ）は、第１実施形態にかかるコンデンサ１００の平面図である。図１（Ｂ）は、図１（Ａ）のＸ-Ｘ部分を示すコンデンサ１００の断面図である。 図２（Ａ）～（Ｄ）は、それぞれ、コンデンサ１００の製造方法の一例において適用される工程を示す断面図である。 図２（Ｄ）の続きであり、図３（Ｅ）～（Ｈ）は、それぞれ、コンデンサ１００の製造方法の一例において適用される工程を示す断面図である。 図３（Ｈ）の続きであり、図４（Ｉ）～（Ｌ）は、それぞれ、コンデンサ１００の製造方法の一例において適用される工程を示す断面図である。 図４（Ｌ）の続きであり、図５（Ｍ）～（Ｐ）は、それぞれ、コンデンサ１００の製造方法の一例において適用される工程を示す断面図である。 図６は、第２実施形態にかかるコンデンサ２００の断面図である。 図７（Ａ）は、実験例１における試料１の高温加熱前の状態を示す断面図である。図７（Ｂ）は、試料１の高温加熱後の状態を示す断面図である。 図８（Ａ）は、実験例１における試料２の高温加熱前の状態を示す断面図である。図８（Ｂ）は、試料２の高温加熱後の状態を示す断面図である。 図９（Ａ）は、実験例１における試料３の高温加熱前の状態を示す断面図である。図９（Ｂ）は、試料３の高温加熱後の状態を示す断面図である。
　以下、図面とともに、本発明を実施するための形態について説明する。
　［第１実施形態］
　図１（Ａ）および（Ｂ）に、本発明の第１実施形態にかかるコンデンサ１００を示す。ただし、図１（Ａ）はコンデンサ１００の平面図である。図１（Ｂ）は、図１（Ａ）のＸ-Ｘ部分におけるコンデンサ１００の断面図である。
　コンデンサ１００は、基板１を備える。基板１の材質は任意であるが、たとえばアルミナ基板を使用することができる。
　コンデンサ１００は、下部電極２を備える。
　下部電極２は、基板１上に形成されたシード層３と、シード層３上に形成された緩衝層４と、緩衝層４上に形成されたＣｕ層５とを備える。
　本実施形態においては、シード層３は、下層が０.１μｍのＴｉ層と、上層が０.２μｍのＣｕ層との２層構造に形成されている。ただし、シード層の材質、層数、厚みなどは任意であり、この内容には限られない。なお、図１（Ｂ）においては、見やすくするため、便宜上、シード層３を１層に示している。
　シード層３は、たとえば、スパッタリング、無電解めっき、蒸着またはＣＶＤなどの薄膜工法により形成されている。ただし、形成方法は任意である。なお、無電解めっきで形成する場合には、事前に、基板１の表面にＰｄなどの触媒を付与する場合がある。なお、シード層３は必須ではないが、構成されるほうが望ましい。
　緩衝層４は、基板１よりも線膨張係数が大きく、Ｃｕ層５よりも線膨張係数の小さな金属からなる。本実施形態においては、緩衝層４は、スルファミン酸浴を使用して電解めっきにより形成された２μｍのＮｉ層からなる。ただし、緩衝層４の材質、層数、厚み、形成方法などは任意であり、この内容には限られない。たとえば、緩衝層４は、ワット浴を使用して電解めっきにより形成されたＮｉ層であっても良い。
　基板１がアルミナ基板である場合、その線膨張係数は７～８ｐｐｍ／℃程度である。また、Ｃｕ層５の線膨張係数は１７ｐｐｍ／℃程度である。一方、緩衝層（Ｎｉ層）４の線膨張係数は、これらの間の１３ｐｐｍ／℃程度である。コンデンサ１００は、緩衝層４を形成しているため、後の工程などにおいて高温下に置かれても、Ｃｕ層３が基板１から剥離することが抑制されている。
　以上のように、本実施形態においては、下部電極２が、シード層（Ｔｉ層およびＣｕ層の２層からなる）３と、緩衝層（Ｎｉ層）４と、Ｃｕ層５とからなる。ただし、下部電極２のシード層３と、緩衝層４と、Ｃｕ層５は、高温になる後の工程において、相互に拡散したり、合金化したりしている場合がある。さらに、厚みが小さい層の場合は、拡散して消失している場合がある。
　下部電極２には、下部電極２と同じ層構造からなる引出配線２ａが接続されている。
　コンデンサ１００は、下部電極２が形成された基板１上に、誘電体層６が形成されている。本実施形態においては、誘電体層６は、厚さ１０μｍのガラスセラミックスからなる。より詳しくは、ガラスセラミックスの組成は誘電体セラミックスとガラスを混合したものである。ただし、誘電体層６の材質、厚みなどは任意であり、この内容には限られない。
　誘電体層６には、必要に応じて、層間接続用の開口（ビア）６ａが形成されている。
　誘電体層６上には、上部電極７と、上部電極７に接続された引出配線７ａと、引出配線７ａに接続された外部接続電極７ｃが形成されている。
　また、誘電体層６上には、引出配線２ｂと、引出配線２ｂに接続された外部接続電極２ｃが形成されている。引出配線２ｂは、誘電体層６に形成された層間接続用の開口６ａにおいて、引出配線２ａと接続されている。
　本実施形態においては、上部電極７、引出配線７ａおよび外部接続電極７ｃは、下部電極２と同じ層構造からなる。すなわち、上部電極７、引出配線７ａおよび外部接続電極７ｃは、それぞれ、シード層（Ｔｉ層およびＣｕ層の２層からなる）３と、緩衝層（Ｎｉ層）４と、Ｃｕ層５とからなる。ただし、上部電極７、引出配線７ａおよび外部接続電極７ｃの構造、材質などは任意であり、この内容には限定されない。
　また、本実施形態においては、引出配線２ｂおよび外部接続電極２ｃも、下部電極２と同じ層構造からなる。すなわち、引出配線２ｂおよび外部接続電極２ｃは、それぞれ、シード層（Ｔｉ層およびＣｕ層の２層からなる）３と、緩衝層（Ｎｉ層）４と、Ｃｕ層５とからなる。ただし、引出配線２ｂおよび外部接続電極２ｃの構造、材質などは任意であり、この内容には限定されない。
　本実施形態にかかるコンデンサ１００は、下部電極２が外部接続電極２ｃから外部に引き出され、上部電極７が外部接続電極７から外部に引き出される。
　次に、本実施形態にかかるコンデンサ１００の製造方法の一例について説明する。
　まず、図２（Ａ）に示すように、基板１が用意される。続いて、基板１の表面全面に、シード層３として、まず、スパッタリングによりＴｉ層が形成され、さらにＴｉ層上に、スパッタリングによりＣｕ層が形成される。なお、図においては、見やすくするため、便宜上、基板１の上側の主面のみにシード層３を示している。また、Ｔｉ層とＣｕ層との２層を、１層のシード層３として示している。
　次に、図２（Ｂ）に示すように、シード層３上にレジスト８が塗布される。レジスト８の材質は任意であり、ポジ型であっても良いし、ネガ型であっても良い。
　次に、図２（Ｃ）に示すように、フォトリソグラフィー工法により、露光され、現像されて、レジスト８に所望のパターン形状からなる開口８ａが形成される。
　次に、図２（Ｄ）に示すように、レジスト８の開口８ａから露出したシード層３上に、スルファミン酸浴を使用して電解めっきにより、緩衝層４としてＮｉを主成分とするＮｉ層が形成される。
　本実施形態においては、緩衝層（Ｎｉ層）４を、スルファミン酸浴を使用して電解めっきにより形成している。スルファミン酸浴を使用した理由は、緩衝層４の内部応力を小さくするためである。
　表１に、スルファミン酸浴を使用して電解めっきにより形成したＮｉ層と、ワット浴を使用して電解めっきにより形成したＮｉ層と、硫酸銅浴を使用して電解めっきにより形成したＣｕ層の内部応力（文献値）を示す。
Figure JPOXMLDOC01-appb-T000001
 　硫酸銅浴によるＣｕ層の内部応力は１～１０ＭＰａである。スルファミン酸浴によるＮｉ層の内部応力は２０～８０ＭＰａである。ワット浴によるＮｉ層の内部応力は１００～２００ＭＰａである。
　スルファミン酸浴によるＮｉ層の内部応力は、ワット浴によるＮｉ層の内部応力よりも小さい。したがって、スルファミン酸浴を使用して電解めっきによりＮｉ層を形成した方が、ワット浴を使用して電解めっきによりＮｉ層を形成した場合よりも、緩衝層４の内部応力を小さくすることができる。緩衝層４は、内部応力が小さい方が、経時的にＣｕ層５が基板１から剥離することをさらに抑制できるものと考えられる。本実施形態においては、経時的なＣｕ層の基板１からの剥離を抑制することを目的として、緩衝層４を形成するための電解めっきにスルファミン酸浴を使用した。もっとも、内部応力を抑制しうる限り、ワット浴を用いて緩衝層を形成してもよい。
　次に、図３（Ｅ）に示すように、レジスト８の開口８ａから露出した緩衝層４上に、電解めっきによりＣｕ層５が形成される。この結果、シード層３と、緩衝層（Ｎｉ層）４と、Ｃｕ層５とで、下部電極２が構成される。
　次に、図３（Ｆ）に示すように、レジスト８を剥離する。
　次に、図３（Ｇ）に示すように、基板１の下部電極２が形成されていない部分に露出したシード層３をエッチングにより剥離する。
　次に、図３（Ｈ）に示すように、下部電極２が形成された基板１上に、誘電体層６を形成するためのガラスセラミックス９を塗布する。
　次に、図４（Ｉ）に示すように、ガラスセラミックス９に、層間接続用の開口９ａを形成する。続いて、ガラスセラミックス９を、たとえば８００～１０００℃で焼成して、誘電体層６を形成する。この結果、ガラスセラミックス９に形成された開口９ａは、誘電体層６に形成された開口６ａになる。この工程においては、８００～１０００℃の高温となるが、緩衝層（Ｎｉ層）４が存在するため、Ｃｕ層５が基板１から剥離してしまうことがない。
　次に、図４（Ｊ）に示すように、誘電体層６上に、スパッタリングにより、Ｔｉ層およびＣｕ層の２層構造からなるシード層３が形成される。シード層３は、誘電体層６に形成された開口６ａにおいて、開口６ａから露出したＣｕ層５と接続される。
　次に、図４（Ｋ）に示すように、シード層３上にレジスト１８が塗布される。
　次に、図４（Ｌ）に示すように、フォトリソグラフィー工法により、露光され、現像され、レジスト１８が所望のパターン形状に形成される。
　次に、図５（Ｍ）に示すように、レジスト１８から露出したシード層３上に、スルファミン酸浴を使用して電解めっきにより、緩衝層４としてＮｉ層が形成される。
　次に、図５（Ｎ）に示すように、レジスト１８から露出した緩衝層４上に、電解めっきによりＣｕ層５が形成される。この結果、シード層３と、緩衝層４と、Ｃｕ層５とで、上部電極７が構成される。
　次に、図５（Ｏ）に示すように、レジスト１８が剥離される。
　最後に、図５（Ｐ）に示すように、レジスト１８が剥離された部分において、Ｃｕ層５から露出したシード層３が剥離されて、本実施形態にかかるコンデンサ１００が完成する。
　以上、第１実施形態にかかるコンデンサ１００の構造、製造方法の一例について説明した。しかしながら、本発明がこの内容に限定されることはなく、本発明の趣旨に沿って、種々の変更を加えることが可能である。
　たとえば、緩衝層４の材質、層数、厚み、形成方法などは任意であり、上述した内容には限られない。たとえば、緩衝層４は、ワット浴を使用して電解めっきにより形成されたＮｉ層であっても良い。
　また、コンデンサ１００は単体の電子部品であるが、これをコイルなどと一体的に複合化させ、複合電子部品に構成しても良い。
　［第２実施形態］
　図６に、第２実施形態にかかるコンデンサ２００を示す。
　コンデンサ２００は、下部電極２のＣｕ層５上に、スルファミン酸浴を使用して電解めっきによりＮｉ層１３を形成した。コンデンサ２００の他の構成は、実施形態１にかかるコンデンサ１００の構成と同じにした。
　第２実施形態にかかるコンデンサ２００は、上述した効果に加えて、Ｎｉ層１３により、下部電極２のＣｕ層５のＣｕが誘電体層（ガラスセラミックス）６に拡散するのを防止することができるという効果も奏する。
　［実験例］
　本発明の有効性を確認するために、以下の実験をおこなった。
　本発明の実施例にかかる試料１を１００個作製した。
　試料１は、図７（ａ）に示すように、アルミナ基板５１上に、スパッタリングにより厚さ０.１μｍのＴｉ層５２、スパッタリングにより厚さ０.２μｍのＣｕ層５３、スルファミン酸浴を使用した電解めっきにより厚さ２μｍのＮｉ層５４、硫酸銅浴を使用した電解めっきにより厚さ５μｍのＣｕ層５５が順に形成されて電極（面積：３００μｍ×３００μｍ）とされている。このうち、Ｔｉ層５２とＣｕ層５３がシード層に該当する。また、Ｎｉ層５４が緩衝層に該当する。
　比較例として、試料２および試料３を、それぞれ１００個作製した。
　試料２は、図８（ａ）に示すように、アルミナ基板６１上に、スパッタリングにより厚さ０.２μｍのＣｕ層６３、硫酸銅浴を使用した電解めっきにより厚さ７μｍのＣｕ層６５が順に形成されて電極とされている。
　試料３は、図９（ａ）に示すように、アルミナ基板７１上に、スパッタリングにより厚さ０.１μｍのＴｉ層７２、スパッタリングにより厚さ０.２μｍのＣｕ層７３、硫酸銅浴を使用した電解めっきにより厚さ７μｍのＣｕ層７５が順に形成されて電極とされている。
　試料２および試料３は、いずれも緩衝層を備えていない。
　試料１、試料２および試料３を、それぞれ１００個ずつ匣に収容し、焼成炉で、１０００℃まで加熱した。１０００℃に維持した時間は６０分である。その後、試料１、試料２および試料３を、それぞれ、常温まで自然に冷却した。
　試料１においては、加熱、冷却後に、１００個全てにおいて電極の剥離は発生しなかった。図７（Ｂ）に、加熱、冷却後の試料１の断面を示す。加熱、冷却後の試料１は、Ｔｉ層５２が拡散して消失し、基板５１上に、主にＮｉからなる層５６、Ｃｕ-Ｎｉ系合金からなる層５７、主にＣｕからなる層５８が順に形成されていた。
　試料２においては、加熱、冷却後に、１００個中４４個において電極の剥離が発生した。図８（Ｂ）に、加熱、冷却後の試料２の断面を示す。加熱、冷却後の試料２は、Ｃｕ層６３とＣｕ層６５との界面が消失し、基板６１上に、１層からなるＣｕ層６６が形成されていた。
　試料３においては、加熱、冷却後に、１００個中５０個において電極の剥離が発生した。図９（Ｂ）に、加熱、冷却後の試料２の断面を示す。加熱、冷却後の試料３は、Ｔｉ層７２が拡散して消失するとともに、Ｃｕ層７３とＣｕ層７５との界面が消失し、基板７１上に、１層からなるＣｕ層７６が形成されていた。
　以上より、本発明によれば、緩衝層が存在することにより、Ｃｕ層が基板から剥離することを抑制できることがわかった。
１・・・アルミナ基板
２・・・下部電極
２ａ、２ｂ・・・引出配線
２ｃ・・・外部接続電極
３・・・シード層（Ｔｉ層とＣｕ層との２層構造からなる）
４・・・緩衝層（Ｎｉ層）
５・・・Ｃｕ層
６・・・誘電体層（ガラスセラミックス）
６ａ・・・開口（ビア）
７・・・上部電極
７ａ・・・引出配線
７ｃ・・・外部接続電極
８、１８・・・レジスト
９・・・ガラスセラミックス
９ａ・・・開口（ビア） 

Claims (11)

  1. 　基板と、前記基板上に形成された下部電極と、前記下部電極上に形成された誘電体層と、前記誘電体層上に形成された上部電極と、を備え、
    　前記下部電極が、Ｃｕを主成分とするＣｕ層を含み、
    　前記Ｃｕ層が形成される前に、前記基板上に、前記基板よりも線膨張係数が大きく、かつ前記Ｃｕ層よりも線膨張係数が小さい緩衝層が形成されたことを特徴とするコンデンサ。
  2. 　前記下部電極は、予め前記基板上に形成されたシード層上に、めっきにより形成されていることを特徴とする、請求項１に記載のコンデンサ。
  3. 　前記緩衝層は、前記シード層と前記Ｃｕ層との間に形成されている、請求項２に記載のコンデンサ。
  4. 　前記シード層が、スパッタリング、無電解めっき、蒸着またはＣＶＤにより形成されたものであることを特徴とする、請求項２または３に記載されたコンデンサ。
  5. 　前記緩衝層が、ワット浴を使用して電解めっきにより形成されたＮｉを主成分とするＮｉ層よりも内部応力が小さいことを特徴とする、請求項１～４のいずれか1項に記載されたコンデンサ。
  6. 　前記緩衝層が、スルファミン酸浴を使用して電解めっきにより形成されたＮｉを主成分とするＮｉ層であることを特徴とする、請求項１～５のいずれか1項に記載されたコンデンサ。
  7. 　前記誘電体層がガラスセラミックスからなることを特徴とする、請求項１～６のいずれか１項に記載されたコンデンサ。
  8. 　請求項１～７のいずれか１項に記載されたコンデンサを備えたことを特徴とする複合電子部品。
  9. 　基板を準備する工程と、
    前記基板上に所望の開口パターンを備えたレジストを形成する工程と、
    　前記レジストの前記開口パターンに露出した前記基板上に、めっきにより緩衝層を形成する工程と、
    　前記緩衝層上に、めっきによりＣｕ層を形成して、下部電極を形成する工程と、
    　前記レジストを剥離する工程と、を備え、
    　前記緩衝層は、前記基板よりも線膨張係数が大きく、かつ前記Ｃｕ層よりも線膨張係数が小さいことを特徴とするコンデンサの製造方法。
  10. 　基板を準備する工程と、
    　前記基板上にシード層を形成する工程と、
    　前記シード層上に所望の開口パターンを備えたレジストを形成する工程と、
    　前記レジストの前記開口パターンに露出した前記シード層上に、めっきにより緩衝層を形成する工程と、
    　前記緩衝層上に、めっきによりＣｕ層を形成して、下部電極を形成する工程と、
    　前記レジストを剥離する工程と、
    　前記基板の前記下部電極が形成されていない部分に露出した前記シード層をエッチングにより剥離する工程と、を備え、
    　前記緩衝層は、前記基板よりも線膨張係数が大きく、かつ前記Ｃｕ層よりも線膨張係数が小さいことを特徴とするコンデンサの製造方法。
  11. 　前記シード層を形成する工程が、スパッタリング、無電解めっき、蒸着またはＣＶＤにより前記シード層を形成することを特徴とする、請求項１０に記載されたコンデンサの製造方法。
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