KR100526079B1 - 수동 소자 내장형 인쇄 회로 기판과 그 제조 방법, 및인쇄 회로 기판을 위한 소자판 - Google Patents

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Abstract

커패시터 내장형 다층 인쇄 회로 기판은, 각각이 열가소성 수지로 이루어지고, 소정 위치에 다수의 비아-홀을 갖는 다수의 수지 필름, 상기 수지 필름상에 위치되는 다수의 도전 패턴, 및 상기 비아-홀내에 위치되고, 상기 수지 필름에 의해 전기적으로 분리되는 도전 패턴을 전기적으로 상호접속시키는 다수의 도전 패턴 상호접속 부재를 포함한다. 겹쳐질 때에 하나의 수지 필름의 서로 반대인 두 표면상에 2개의 도전 패턴이 각각 위치된다. 상기 2개의 도전 패턴 및 상기 하나의 수지 필름이 커패시터를 형성한다.

Description

수동 소자 내장형 인쇄 회로 기판과 그 제조 방법, 및 인쇄 회로 기판을 위한 소자판{PRINTED CIRCUIT BOARD WITH A BUILT-IN PASSIVE DEVICE, MANUFACTURING METHOD OF THE PRINTED CIRCUIT BOARD, AND ELEMENTAL BOARD FOR THE PRINTED CIRCUIT BOARD}
본 발명은 수동 소자가 인쇄 회로 기판(printed circuit board: PCB)내에 내장되는 수동 소자 내장형 인쇄 회로 기판과, 상기 PCB를 제조하기 위한 방법, 및 상기 PCB를 위한 소자판에 관한 것이다.
소자 밀도를 증가시키고 PCB의 치수를 줄이기 위해, 커패시터 및 저항과 같은 반도체 소자 또는 전기 소자가 내장되는 다층 PCB가 제안되었다.
예를 들면, JP-A-11-312868에는 이러한 종류의 다층 PCB가 기재되어 있다. 이 공보에서, 다층 PCB는 다음과 같이 제조된다. 먼저, 다수의 절연층이 형성된다. 각 절연층은 B스테이지 또는 미경화 상태인 열경화성 수지 필름을 포함한다. 각 수지 필름은 비아-홀(via-holes) 및 배선 패턴을 갖는다. 그리고 나서, 전기 소자를 포함하는 절연층 및 수지 필름이 적층되어 적층체를 형성한다. 그 후, 적층체가 가열되어 열경화성 수지 필름을 경화시키고, 전기 소자 내장형 다층 PCB가 완성된다.
특히, 상기의 공보에서, 예를 들면, 다음과 같이 커패시터가 다층 PCB에 내장된다. 먼저, 후속 단계에서 절연층의 열경화성 수지 필름의 경화 온도 이상의 유리 천이 온도를 갖는 폴리이미드 필름의 양면을 도금함으로써 구리 필름이 형성된다. 그리고 나서, 구리 필름이 소정 형태로 패터닝되어 필름형(film-shaped) 커패시터를 형성하게 된다. 필름형 커패시터를 갖는 폴리이미드 필름은 하나의 절연층과 정렬되어 그 위에 위치되고, 폴리이미드 필름 및 절연층은 적층체를 형성하기 위해 적층된다. 적층체가 가열 및 가압되어 커패시터 내장형 다층 PCB를 완성하게 된다.
상기 공보의 방법에서, 전기 소자를 포함하는 절연층 및 수지 필름은 적층되므로, 전기 소자는 적층전에 형성될 필요가 있다. 결과적으로, 전기 소자를 사전에 형성하기 위한 추가의 제조 단계가 요구되고, 다층 PCB가 과도하게 복잡해질 수 있다. 또한, 전기 소자는, 절연층의 열경화성 수지 필름의 경화 온도에서 본래대로 유지하는데 충분한 높은 열저항을 갖는 필름을 이용하여 형성될 필요가 있다. 따라서, 열경화성 수지 필름에 사용될 수 있는 물질이 제한된다.
본 발명은, 상기의 관점에서, 비교적 간단한 제조 공정 및 구조를 갖는, 커패시터 및 저항과 같은 전기 소자 내장형 다층 PCB와, 이 다층 PCB를 제조하기 위한 방법을 제공하는 것을 목적으로 하여 수행되었다.
본 발명의 제1 양태는 커패시터 내장형 다층 PCB 및 상기 다층 PCB를 제조하는 방법에 관한 것이다. 커패시터 내장형 다층 PCB는 다수의 수지 필름, 다수의 도전 패턴 및 다수의 도전 패턴 상호접속 부재를 포함한다. 각각의 수지 필름은 열가소성 수지로 이루어지고, 소정 위치에 다수의 비아-홀을 갖는다. 상기 도전 패턴은 상기 수지 필름상에 위치된다. 상기 도전 패턴 상호접속 부재는 상기 수지 필름에 의해 전기적으로 분리되는 상기 도전 패턴들을 전기적으로 접속시키기 위해, 비아-홀내에 위치된다. 겹쳐질 때에 하나의 수지 필름의 서로 반대되는 2개의 표면상에 2개의 도전 패턴이 각각 위치된다. 상기 2개의 도전 패턴과 상기 하나의 수지 필름이 커패시터를 구성한다.
본 발명의 제2 양태는 저항 내장형 다층 PCB 및 상기 다층 PCB를 제조하는 방법에 관한 것이다. 저항 내장형 다층 PCB는 다수의 수지 필름, 다수의 도전 패턴 및 다수의 도전 패턴 상호접속 부재를 포함한다. 각각의 수지 필름은 열가소성 수지로 이루어지고, 소정 위치에 다수의 비아-홀을 갖는다. 상기 도전 패턴은 상기 수지 필름상에 위치된다. 상기 도전 패턴 상호접속 부재는 상기 수지 필름에 의해 전기적으로 분리되는 상기 도전 패턴들을 전기적으로 접속시키기 위해, 비아-홀내에 위치된다. 상기 도전 패턴은 저항을 구성하기 위해, 저저항 도전 패턴, 및 상기 저저항 도전 패턴보다 더 높은 저항성을 갖는 고저항 도전 패턴을 포함한다.
본 발명의 제3 양태는 다른 저항 내장형 다층 PCB 및 상기 다층 PCB를 제조하는 방법에 관한 것이다. 상기 다른 저항 내장형 다층 PCB는 다수의 수지 필름, 다수의 도전 패턴 및 다수의 도전 패턴 상호접속 부재를 포함한다. 각각의 수지 필름은 열가소성 수지로 이루어지고, 소정 위치에 다수의 비아-홀을 갖는다. 상기 도전 패턴은 상기 수지 필름상에 위치된다. 상기 도전 패턴 상호접속 부재는 상기 수지 필름에 의해 전기적으로 분리되는 상기 도전 패턴들을 전기적으로 접속시키기 위해, 비아-홀내에 위치된다. 상기 도전 패턴 상호접속 부재는 저항을 구성하는 고저항성 도전 패턴 상호접속 부재 및 저저항성 상호접속 부재를 포함한다.
본 발명의 제4 양태는 커패시터 내장형 다층 PCB를 형성하기 위한 소자판에 관한 것이다. 상기 소자판은 열가소성 수지를 포함하고, 4 또는 그 이상의 유전 상수를 갖는 필름, 및 상기 필름의 표면상에 위치되는 금속 포일을 포함한다.
본 발명의 제5 양태는 저항 내장형 다층 PCB를 형성하기 위한 소자에 관한 것이다. 상기 소자판은 열가소성 수지를 포함하는 필름, 및 상기 필름의 표면상에 위치되는 고저항 도전 패턴을 포함한다.
이제, 본 발명이 다양한 실시예를 참조하여 상세히 설명될 것이다.
(제1 실시예)
도1a에 도시된 바와 같이, 커피새터 내장형 다층 PCB를 형성하기 위한 소자판(elemental board) 또는 단일면 도전 패턴 필름(21)은 수지 필름(23) 및 다수의 저저항 도전 패턴(22)을 포함한다. 수지 필름(23)의 표면위에 도포된 18㎛ 두께를 갖는 구리 포일을 에칭함으로써, 도전 패턴(22)이 형성된다. 도1a에서, 수지 필름(23)은 75㎛ 두께를 갖는 열가소성 필름이고, 65 - 35 중량% 폴리에테르에테르케톤 수지와 35 - 65 중량% 폴리에테르이미드 수지의 혼합물로 이루어진다.
도전 패턴(22)이 도1a에 도시된 것과 같이 형성된 후에, 탄소 이산화물 레이저로 수지 필름(23)을 조사하여, 도1b에 도시된 바와 같이, 수지 필름(23)내에 바닥이 닿는 다수의 비아-홀(24)이 형성된다. 비아-홀(24)은 도전 패턴(22)에 의해 바닥이 형성된다. 비아-홀(24)이 탄소 이산화물 레이저에 의해 조사될 때에, 탄소 이산화물 레이저의 전력 및 노출 시간 주기를 조정함으로써, 도전 패턴(22)에 구멍이 뚫리는 것을 방지한다. 각 비아-홀(24)의 직경은 50 -100 ㎛이다.
비아-홀(24)이 도1b에 도시된 바와 같이 형성된 후에, 전기적 접속을 위한 물질인, 저저항 층간 접촉 물질(50) 또는 저저항 도전 페이스트(50)가, 도1c에 도시된 바와 같이, 비아-홀(24)내에 패킹된다. 도전 페이스트(50)는 다음과 같이 준비된다. 6g의 에틸 셀룰로오즈 수지가 유기 용제인 60g의 테르피네올(terpineol)내에 용해되는 용액이, 5㎛의 평균 입자 크기와 0.5m2/g의 소정 표면을 갖는 300g의 주석 입자, 및 1㎛의 평균 입자 크기와 1.2m2/g의 소정 표면을 갖는 300g의 은 입자에 추가된다. 이 혼합물은 믹서에 의해 혼합되어, 페이스트 상태로 만들어진다. 에틸 셀룰로오즈 수지가 추가되어, 도전 페이스트(50)의 형태-유지 능력이 향상된다. 형태-유지 능력을 향상시키기 위한 물질로서, 아크릴 수지가 사용될 수 있다.
금속 마스크를 이용하여 스크린-프린팅함으로써, 도전 페이스트(50)가 프린팅되어 단일면 도전 패턴 필름(21)의 비아-홀(24)내에 패킹된 후, 테르피네올은 140 - 160℃에서 약 30분 동안 증발된다. 도1c에서, 도전 페이스트(50)를 비아-홀(24)내에 패킹하기 위해 스크린-프린팅 머신이 사용된다. 패킹이 보장되는 한, 예를 들면, 디스펜서를 이용하는 다른 방법들이 사용될 수 있다.
테르피네올 대신에, 다른 유기 용제가 혼합물을 페이스트 상태로 만드는데 사용될 수 있다. 바람직한 유기 용제는 150 - 300℃의 끓는점을 갖는 것이다. 150℃ 이하의 끓는점을 갖는 유기 용제는 시간에 따른 도전 페이스트(50) 점성도의 변화가 비교적 커질 수 있는 문제를 야기하기 쉽다. 반면, 300℃ 이상의 끓는점을 갖는 유기 용제는 용제의 증발이 비교적 긴 시간이 걸리는 문제를 갖는다.
도전 페이스트(50)내에 포함된 금속 입자는 0.5 - 20㎛의 평균 입자 크기 및 0.1 - 1.5m2/g의 소정 표면을 갖는 것이 바람직하다. 금속 입자가 0.5㎛ 보다 작은 평균 입자 크기를 갖거나, 1.5m2/g 보다 큰 소정 표면을 갖는 경우, 도전 페이스트(50)를 비아-홀(24)내에 패킹하는데 알맞은 점성도를 갖는 도전 페이스트(50)를 제공하기 위해, 비교적 다량의 유기 용제가 요구된다.
비교적 다량의 요기 용제를 포함하는 도전 페이스트(50)는 용제의 증발에 비교적 긴 시간을 필요로 한다. 증발이 불충분한 경우, 층간 접속 주기 동안에 도전 페이스트(50)가 가열될 때에, 비교적 다량의 가스가 발생되고, 비아-홀(24)내에 공간이 생성되기 쉽다. 따라서, 층간 접속의 신뢰성이 떨어진다.
한편, 금속 입자가 20㎛ 보다 큰 평균 입자 크기를 갖거나 또는 0.1m2/g 보다 작은 소정 표면을 갖는 경우, 도전 페이스트(50)를 비아-홀(24)내에 패킹하는 것이 어려워진다. 또한, 금속 입자가 고르지 않게 분포되기 쉬워서, 도전 패턴(22)을 전기적으로 상호접속시키고, 도전 페이스트(50)가 가열될 때에 균일 합금(homogeneous alloy)으로 이루어지는 저저항 도전 패턴 상호접속 부재(51) 또는 저저항 도전성 조성물(51)을 형성하기 어렵다.
따라서, 전기 접속의 신뢰성을 보장하는 것이 어려워진다. 도전 페이스트(50)가 비아-홀(24)내에 패킹되기 전에, 비아-홀(24)의 바닥에 위치된 도전 패턴(22)의 표면은 가볍게 에칭되거나 화학적으로 축소되어, 후술되는 바와 같이, 비아-홀(24)의 바닥에서 도전 패턴(22)과 도전성 조성물(51) 사이의 접속을 용이하게 한다.
그리고 나서, 도1d에 도시된 바와 같이, 다수의 단일면 도전 패턴 필름들(21, 21a, 21b)이 도전 패턴(22, 22a, 22b)이 위쪽을 향하도록 적층된다. 다시 말하면, 적층체내에서, 필름(21, 21a, 21b)의 도전 패턴(22, 22a, 22b)을 갖는 면과 도전 패턴(22, 22a, 22b)을 갖지 않는 반대 면이 서로 마주 보게 된다. 도1d에서, 필름(21, 21a, 21b)의 수는 5이다.
도1d에 도시된 바와 같이, 적층체에 겹쳐질 때에, 한 쌍의 도전 패턴(22a, 22b)이 단일면 도전 패턴 필름(21a)의 양면에 위치된다. 전술된 바와 같이, 각 수지 필름(23)은 폴리에테르에테르케톤 수지 및 폴리에테르이미드 수지로 이루어진다. 각 수지 필름(23)은 3.3의 유전 상수를 갖는다. 이에 따라, 한 쌍의 도전 패턴(22a, 22b)이 하나의 수지 필름(23)의 양면에 겹쳐지도록 배치되면, 전극으로서의 한 쌍의 도전 패턴(22a, 22b)과 유전체로서의 수지 필름(23)을 포함하는 커패시터가 형성된다.
커패시터의 커패시턴스는, 상기 한 쌍의 도전 패턴(22a, 22b)의 치수 및 상기 한 쌍의 도전 패턴(22a, 22b) 사이에 위치되는 수지 필름(23)의 두께를 변화시킴으로써, 조정될 수 있다. 다시 말하면, 한 쌍의 도전 패턴(22a, 22b)의 치수가 커지거나, 또는 상기 한 쌍의 도전 패턴(22a, 22b) 사이에 위치된 수지 필름(23)의 두께가 얇아질수록, 커패시턴스는 점점 커진다. 이에 따라, 한 쌍의 도전 패턴(22a, 22b)과 수지 필름(23)을 이용하여, 바람직한 커패시턴스 값을 갖는 커패시터가 형성될 수 있다.
한 쌍의 도전 패턴(22a, 22b) 사이에 위치되는 수지 필름(23)이 적층체내에 포함된 다른 수지 필름(23)보다 얇은 것이 바람직하다. 전술된 바와 같이, 도전 패턴(22a, 22b)의 치수가 일정한 경우, 한 쌍의 도전 패턴(22a, 22b) 사이에 위치되는 수지 필름(23)이 얇아질수록, 커패시턴스는 점점 커진다. 이에 따라, 한 쌍의 도전 패턴(22a, 22b) 사이에 위치되는 수지 필름(23)이 적층체내에 포함된 다른 수지 필름(23)보다 얇은 경우, 제어가능한 커패시턴스 범위는 보다 넓어진다.
다음과 같은 이유로 인해, 적층체내에 포함되는 다른 수지 필름(23)이 한 쌍의 도전 패턴(22a, 22b) 사이에 위치된 수지 필름(23)보다 더 두꺼워야할 필요가 있다. 수지 필름(23)의 가소 변형을 이용하여 수지 필름(23)을 접착시킴으로써, 단일면 도전 패턴 필름들(21, 21a, 21b)이 일체화된다. 이에 따라, 다른 수지 필름들(23)이 너무 얇은 경우, 다른 수지 필름들(23)은 충분한 접착 강도로 수지 필름(23)을 함께 접착하도록 충분히 변형되지 않는다.
단일면 도전 패턴 필름(21, 21a, 21b)이 도1d에 도시된 바와 같이 적층된 후에, 적층체는 진공 가열 압착기에 의해 적층체의 상부로부터 바닥면까지 가열 및 가압되는데, 이것은 도시되지 않았다. 특히, 적층체가 250 내지 350℃에서 10 - 20 분 동안 가열되면서 1 - 10 MPa 하에서 가압된다.
가열 및 가압 공정에 따라, 도1e에 도시된 바와 같이, 단일면 도전 패턴 필름(21, 21a, 21b)내의 수지 필름들(23)이 소성 변형되어 서로 접착된다. 수지 필름들(23)은 모두 동일한 열가소성 수지로 이루어지기 때문에, 수지 필름들(23)은 쉽게 서로 접착되어 하나의 절연 기판(39)을 형성하게 된다.
동시에, 비아-홀(24)내에 도전 페이스트(50)가 소결되어 단일 도전성 조성물(51)이 만들어지고, 인접한 2개의 도전 패턴(22)과의 확산 접합부가 생성된다. 결과적으로, 2개의 인접한 도전 패턴(22)은 전기적으로 상호접속된다. 상기의 제조 단계에 따라, 한 쌍의 도전 패턴(22a, 22b), 및 상기 한 쌍의 도전 패턴(22a, 22b) 사이에 위치된 수지 필름(23)으로 이루어진, 커패시터(30) 내장형 다층 PCB(100)가 완성된다.
다음에 도전 패턴(22, 22a, 22b)을 위한 층간 접촉 메커니즘이 간략하게 설명될 것이다. 비아-홀(24)내에 패킹되어 증발되는 도전 페이스트(50)는 주석 입자와 은 입자가 혼합된 상태로 있다. 도전 페이스트(50)가 250 - 350℃로 가열될 때에, 주석 입자의 녹는점과 은 입자의 녹는점은 각각 232℃ 및 961℃ 이기 때문에, 주석 입자가 녹아서 은 입자의 표면위를 덮는다.
주석 입자와 은 입자가 혼합된 상태에서 가열이 계속됨에 따라, 녹은 주석이 은 입자의 표면으로부터 떨어지기 시작하여, 480℃의 녹는점을 갖는 합금이 주석과 은 사이에 형성된다. 합금의 형성으로 인해, 합금을 구성하는 도전성 조성물(51)이 비아-홀(24)내에 형성된다.
도전성 조성물(51)이 비아-홀(24)내에 형성될 때에, 각 도전성 조성물(51)은 도전층(2)의 비아-홀(24)의 각 바닥에 위치한 각 표면까지 가압된다. 이에 따라, 각 도전성 조성물(51)내의 주석 성분과 도전층(22)내의 구리 성분이 서로 확산되어, 고체 상태 확산층이 각 도전성 조성물(51)과 각 도전층(22) 사이의 경계에 형성된다.
상기의 제조 공정에 따르면, 커패시터(30)의 전극을 구성하는 도전 패턴(22a, 22b)은, 도전 패턴(22)이 구리 포일로부터 형성될 때와 동시에 형성될 수 있다. 이에 따라, 전극을 구성하는 도전 패턴(22a, 22b)을 형성하기 위한 추가의 제조 단계가 요구되지 않는다. 커패시터(30)내의 유전체는, 다층 PCB(100)를 형성하는데 사용되는 단일면 도전 패턴 필름(21) 중 하나에 포함되는, 수지 필름(23) 중 하나로 구성되기 때문에, 유전체를 형성하기 위한 추가의 제조 단계 또는 특정 구조가 요구되지 않는다.
적층된 단일면 도전 패턴 필름(21, 21a, 21b)이 가열 및 가압에 의해 일체화됨에 따라, 커패시터(30) 역시 완성된다. 이에 따라, 도1a 내지 도1e에 도시된 제조 단계에 따르면, 수지 필름(23) 중 하나의 양면에 한 쌍의 도전 패턴(22a, 22b)을 간략하게 정렬시킴으로써, 커패시터 내장형 다층 PCB(100)가 형성될 수 있다.
또한, 도1e의 다층 PCB(100)에서, 커패시터(30)의 전극 중 하나인 하나의 도전 패턴(22a)은, 전자 부품(40)이 실장되는 상부 표면(60) 아래에 수지 필름(23)의 딘일층에 걸쳐서 위치된다. 커패시터(30)의 다른 전극인 다른 하나의 도전 패턴(22b)은, 도전 패턴(22a, 22b)이 서로 겹쳐지도록, 하나의 도전 패턴(22a) 아래에 수지 필름(23)의 단일층에만 걸쳐서 위치된다. 즉, 커패시터(30)는, 커패시터(30)가 전기적으로 접속되는 전자 부품(40)에 인접하여 그 아래에 위치된다. 이에 따라, 전자 부품(40)과 커패시터(30) 사이의 배선은, 고주파 신호가 전자 부품(40)으로부터 커패시터(30)로 전송될 때에, 전기적인 노이즈를 효과적으로 감소시킬만큼 충분히 짧다.
특히, 전자 부품(40)과 커패시터(30)는 실질적으로, 도1e의 다층 PCB(100)내의 하나의 도전성 조성물(51)에 의해 전기적으로 접속된다. 앞서 설명한 바와 같이, 그 직경이 50 내지 100㎛인 비아-홀(24)은, 주석 및 은을 포함한 합금인 도전성 조성물(51)로 채워진다. 이에 따라, 도전성 조성물(51)의 도전률이 도전 패턴(22)보다 더 높다. 그러나, 실질적으로 하나의 도전성 조성물(51)에 의해 전자 부품(40)과 커패시터(30)를 전기적으로 접속시킴으로써, 전자 부품(40) 사이의 배선의 저항값이 증가되는 것이 방지된다. 결과적으로, 도1e의 다층 PCB(100)는 비교적 우수한 신호 전달 특성을 갖는다.
도1e의 다층 PCB(100)에서, 전자 부품(40)을 실장하기 위해 표면(60)상에 위치되는 하나의 도전 패턴(22)은 전자 부품(40)과 도전성 조성물(51)을 전기적으로 접속시키는데 사용될 수도 있다. 그러나, 전술된 바와 같이, 도전 패턴(22)은, 표면(60)상에 위치된 도전 패턴(22)의 저항값이, 도전 패턴(22)의 두께가 정의되는 방향으로 전류가 흐를 때에, 거의 무시할 수 있을 만큼 얇다. 전류가 다층 PCB(100)의 표면(60)에 대해 평행인 도전 패턴을 통해 흐르지 않도록 하는 방식으로 전류 경로가 형성되는 한, 전자 부품(40)과 커패시터(30) 사이의 저항값은 도전성 조성물(51)에 의해서만 실질적으로 결정된다. 이에 따라, 전자 부품(40)과 커패시터(30) 사이의 배선 경로는, 도전성 조성물(51)이 서로 동축으로 정렬되고 도전 패턴(22)에 의해 전기적으로 접속되도록, 다수의 단일면 도전 패턴 필름(21)을 적층함으로써 형성될 수도 있다.
도1e의 다층 PCB(100)에서, 한 쌍의 도전 패턴(22a, 22b)과 함께 커패시터(30)를 형성하는데 사용되는 수지 필름(23)이 다른 수지 필름들(23)보다 더 얇기 때문에, 커패시터(30)는 비교적 넓은 제어가능 범위의 커패시턴스를 갖는다. 그러나, 커패시터(30)에 대한 수지 필름(23)의 유전 상수를 다른 수지 필름들의 유전 상수보다 크게 함으로써, 유사한 효과가 달성될 수 있다.
커패시터(30)에 대한 수지 필름(23)의 유전 상수는, 예를 들면, 바륨 티타네이트(barium titanate), 납 티타네이트 또는 바륨 텅스테네이트로 이루어진 입자들을 커패시터를 위한 수지 필름(23)에 대한 충전재로 추가함으로써, 증가될 수 있다. 수지 필름(23)의 유전 상수가 4 또는 그 이상으로 증가함으로써, 커패시터(30)는 비교적 높은 커패시턴스를 가지게 된다.
도1e의 다층 PCB(100)에서는, 커패시터(30)에 대한 수지 필름(23)만이 높은 유전 상수를 가질 필요가 있다. 커패시터가 내장되는 다층 PCB(100)의 커패시터를 제조하는데 사용되는 소자판은 다음과 같이 형성될 수 있다. 먼저, 구리로 구성된 금속 포일 또는 구리보다 높은 저항성을 갖는 철, 텅스텐, 니켈, 코발트, 아연 및 납과 같은 금속이 비교적 높은 유전 상수를 갖는 수지 필름의 일면 또는 양면에 발라진다. 금속 포일이 구리처럼 비교적 낮은 저항성을 갖는 금속으로 구성되는 경우, 커패시터의 전극 또는 배선을 형성하기 위한 영역을 제외하고 에칭과 같은 방법에 의해 금속 포일이 제거된다. 한편, 금속 포일이 비교적 높은 저항성을 갖는 금속으로 구성되는 경우, 층간 전기 접속을 위한 랜드 및 전극을 형성하기 위한 영역을 제외하고 금속 포일이 벗겨진다.
또한, 다른 수지 필름들 보다 높은 유전 상수를 갖는 상이한 타입의 열가소성 수지를 커패시터를 형성하기 위한 필름으로 사용할 수도 있다.
(제2 실시예)
도1e의 다층 PCB(100)는 내장 수동 소자로서 커패시터를 포함하고 있지만, 도2e의 다층 PCB(200)는 내장 수동 소자로서 저항을 포함한다. 도2a 내지 도2c에 도시된 단계는 도1a 내지 도1c에 도시된 단계와 동일하다. 도2e의 다층 PCB(101)를 위한 단일면 도전 패턴 필름(21)이 도2a 내지 도2c에 도시된 단계에 의해 형성된다.
그러나, 도2e의 다층 PCB(101)는, 수동 소자가 내장된 다층 PCB를 형성하기 위해, 적어도 하나의 소자판(21c) 또는 하나의 단일면 도전 패턴 필름(21c)이 저저항 도전 패턴(22)에 사용되는 구리 포일에 비해 보다 높은 저항성 또는 낮은 도전률을 갖는 높은 저항성 물질로 형성되는 고저항 도전 패턴(35)을 포함한다는 점에서 도1e의 다층 PCB(100)와 상이하다.
니켈, 니켈 합금, 탄소 입자, 코발트, 아연, 주석, 철 및 텅스텐을 포함하는 탄소 페이스트와 같은 물질이 고저항 물질로 사용될 수 있다. 구리보다 낮은 도전률을 갖는 물질이 기본적으로 고저항 물질로서 사용될 수 있다.
저저항 도전 패턴(22) 및 고저항 도전 패턴(35)이 수지 필름(23)상에 개별 위치되는 단일면 도전 패턴 필름(21c)은 다음과 같이 형성될 수 있다. 먼저, 구리 포일이 수지 필름(23)에 도포되고, 저저항 도전 패턴(22)이 형성될 영역을 제외하고 에칭과 같은 방법에 의해 제거된다. 다음으로, 형성될 저항의 형태에 대응하는 개구부를 갖는 마스크가 저저항 도전 패턴(22)이 위치되는 면위의 수지 필름(23)상에 형성된다. 그리고 나서, 무전해(electroless) 니켈 도금, 및 필요에 따라, 전기적 니켈 도금을 함으로써, 니켈 또는 니켈 합금으로 구성되는 시트-형태의 저항, 또는 고저항 도전 패턴(35)이 형성된다.
저저항 도전 패턴(22)은 회로내의 배선을 만드는데 필요한 최저 레벨의 도전률을 가질 필요가 있다. 이에 따라, 각각의 저저항 도전 패턴(22)은 9 내지 35㎛ 두께를 갖는다. 반면에, 고저항 도전 패턴(35)은 저항에 사용되므로, 고저항 도전 패턴(35)은 0.1 내지 35㎛ 두께를 갖는다. 고저항 도전 패턴(35)의 저항값은 두께뿐만 아니라 폭 및 길이에 의해서도 영향을 받으므로, 고저항 도전 패턴(35)의 형태는 요구된 저항값을 달성하도록 설계된다.
도2e의 다층 PCB(101)는 또한, 주석 및 은을 포함한 합금으로 구성되는 저저항 도전성 조성물(51)에 추가로, 고저항 도전 패턴 상호접속 부재(53) 또는 고저항 도전성 조성물(53)이 도전 패턴 상호접속 부재로서 사용된다는 점에서, 도1e의 다층 PCB(100)와 상이하다.
저저항 도전성 조성물(50)에 추가로, 층간 접속 물질로 사용되는 고저항 도전성 조성물(53)이 고저항 층간 접속 물질(52) 또는 고저항 도전 페이스트(52)로부터 형성된다. 고저항 도전 페이스트(52)는 탄소 입자, 은 입자 및 구리 입자와 같은 도전성 입자, 도전성 입자를 포함한 수지, 및 고저항 도전 페이스트(52)를 페이스트 상태로 만들기 위한 유기 용제가 합성된 혼합물이다. 고저항 도전 페이스트(52)는 가열 및 가압에 의해 소결되지 않고, 대신에, 유기 용제가 증발할 때에, 고저항 도전성 조성물(53)로 바뀐다. 그러나, 고저항 도전성 조성물(53)내의 도전성 입자는, 가열 및 가압의 압력으로 인해, 서로 접하게 된다. 이에 따라, 도전성 입자들 사이의 접촉 영역을 제어할 수 있고, 이로써, 혼합물내의 도전성 입자에 대한 수지의 혼합 비율을 조정함으로써, 고저항 도전성 조성물(53)의 저항값을 소정 값으로 조정할 수 있다.
단일면 도전 패턴 필름(21, 21c)이 도2d에 도시된 바와 같이 적층된 후에, 이 적층체는 진공 가열-압착기(미도시)에 의해 적층체의 상부로부터 바닥까지 가열 및 가압된다. 가열 및 가압에 의해, 도2e에 도시된 바와 같이, 단일면 도전 패턴 필름(21, 21c)내의 수지 필름들(23)이 서로 접착된다. 수지 필름(23)은 동일한 열가소성 수지로 모두 이루어지기 때문에, 수지 필름(23)은 함께 쉽게 접착되어, 단일 절연 기판(39)이 만들어진다.
동시에, 비아-홀(24)내의 저저항 도전 페이스트(50)가 소결되어, 단일 저저항 도전성 조성물(51)이 만들어져서, 저저항 도전 패턴(22)과 고저항 도전 패턴(35)을 전기적으로 상호접속시키고, 고저항 도전 페이스트(52)는 고저항 도전성 조성물(53)을 만든다. 상기의 제조 단계에 의해, 저항, 또는 고저항 도전 패턴(35) 및 고저항 도전성 조성물(53)이 내장된 다층 PCB(101)가 완성된다.
단일면 도전 패턴 필름(21c)내의 저저항 도전 페이스트(50) 및 고저항 도전 페이스트(52)로 비아-홀(24)을 채우는 방법이 설명될 것이다.
수지 필름(23)위에 도포된 금속 포일을 패터닝함으로써, 도3a에 도시된 바와 같이 저저항 도전 패턴(22)이 형성된 후에, 예를 들면, 도3b에 도시된 바와 같이, 저저항 도전 패턴(22)이 형성된 면의 반대면상에 수지 필름(23)에 대한 라미네이터를 이용하여, 제1 보호 시트(81)가 도포된다. 제1 보호 시트(81)는 수지층 및, 제1 보호 시트(81)가 수지 필름(23)에 도포된 면위의 수지층위에 코팅되는 접착층을 포함한다.
접착층에 사용되는 접착 물질은 아크릴레이트 수지를 주성분으로 포함하는 UV 경화형 접착제이다. UV 경화형 접착제가 UV 광선에 노출될 때에, 아크릴레이트 수지내에서 교차-결합(cross-linking) 반응이 발생하고, 접착 물질의 접착 강도가 감소된다. 도3b에서, 제1 보호 시트(81)는 12㎛ 두께를 갖는 폴리에틸렌테레프탈레이트 수지 필름, 및 수지 필름상에 위치되는 5㎛ 두께를 갖는 접착층으로 이루어진다.
제1 보호 시트(81)가 도3b에 도시된 바와 같이 도포된 후에, 하나의 저저항 도전 패턴(22)에 의해 바닥이 형성되는 비아-홀(24a)은, 제1 보호 시트(81)가 위치된 면으로부터 탄소 산화물 가스 레이저 조사에 의해, 도3c에 도시된 바와 같이, 수지 필름(23)내에서 오픈된다. 비아-홀(24a)은 후속 단계에서 고저항 페이스트(52)로 채워질 것이다. 비아-홀(24a)이 형성될 때, 비아-홀(24)과 실질적으로 동일한 직경을 갖는 개구부(81a)가, 도3c에 도시된 바와 같이, 제1 보호 시트(81)내에 형성된다.
비아-홀(24a)이 도3c에 도시된 바와 같이 형성된 후에, 도3d에 도시된 바와 같이, 비아-홀(24a)은 고저항 도전성 조성물(53)을 만드는 고저항 도전 페이스트(52)로 채워진다. 고저항 도전 페이스트(52)는, 예를 들면, 스크린 인쇄기를 이용하여 제1 보호 시트(81)내의 개구부(81a)를 통해 비아-홀(24a)로 인쇄 충전된다. 수지 필름(23)의 상부 표면이 도3b에 도시된 바와 같이 제1 보호 시트(81)에 의해 덮여지기 때문에, 비아-홀(24a)이 고저항 도전 페이스트(52)로 충전되면, 상부 표면은 깨끗하게 남는다.
비아-홀(24a)이 고저항 도전 페이스트(52)로 충전되면, 도3e에 도시된 바와 같이, 제2 보호 시트(82)가 제1 보호 시트(81)위에 도포된다. 제1 보호 시트(81)뿐만 아니라 제2 보호 시트(82)도 수지층, 및 제1 보호 시트(82)가 제1 보호 시트(81)상에 도포되는 면위의 수지층상에 코팅되는 UV 경화형 접착층을 포함한다.
제2 보호 시트(82)가 도3e에 도시된 바와 같이 도포된 후에, 하나의 저저항 도전 패턴(22)에 의해 바닥이 형성되는 다른 비아-홀(24b)은, 도3f에 도시된 바와 같이, 제2 보소 시트(82)가 위치된 면으로부터 탄소 옥사이드 가스 레이저 조사에 의해 수지 필름(23)내에서 오픈된다. 다른 비아-홀(24b)은 후속 단계에서 저저항 도전 페이스트(50)로 충전될 것이다. 다른 비아-홀(24b)이 형성될 때에, 다른 비아-홀(24b)과 실질적으로 동일한 직경을 갖는 개구부(81b, 82b)가, 도3f에 도시된 바와 같이, 제1 및 제2 보호 시트(81, 82)내에 형성된다.
다른 비아-홀(24b)이 도3f에 도시된 바와 같이 오픈되면, 이 비아-홀(24b)은, 도3g에 도시된 바와 같이, 저저항 도전성 조성물(51)을 만드는 저저항 도전 페이스트(50)로 충전된다. 고저항 도전 페이스트(52)로 충전된 비아-홀(24a)이 제2 보호 시트(82)에 의해 덮여지기 때문에, 저저항 도전 페이스트(50)는, 고저항 도전 페이스트(52)로 혼합하지 않고, 다른 비아-홀(24b)을 충전한다.
다른 비아-홀(24b)이 저저항 도전 페이스트(50)로 충전된 후에, 제1 및 제2 보호 시트(81, 82)는 UV 램프(미도시)를 이용한 UV 광선으로 조사된다. 이 조사에 의해, 제1 및 제2 보호 시트(81, 82)내의 접착층이 경화되고, 접착층의 접착 강도가 감소된다.
제1 및 제2 보호 시트(81, 82)에 대한 UV 조사 후에, 제1 및 제2 보호 시트(81, 82)는 단일면 도전 패턴 필름(21)에서 제거된다. 이 제거에 의해, 비아-홀(24a, 24b)내의 고저항 도전 페이스트(52) 및 저저항 도전 페이스트(50)를 갖는 수지 필름(23)을 포함하는 단일면 도전 패턴 필름이, 도3h에 도시된 바와 같이 얻어진다. 도2a 내지 도2e에 도시된 방법 및 도3a 내지 도3h에 도시된 방법에 의해, 단지 하나의 도전 패턴을 고저항 도전 패턴(35)으로 대체하고, 하나의 저저항 도전 페이스트(50)를 고저항 도전 페이스트(52)로 대체함으로써, 도2e의 저항 내장형 다층 PCB(101)가 쉽게 제조될 수 있다.
도2e의 다층 PCB(101)에서, 고저항 도전 패턴(35)이 단지 하나의 수지 필름(23)에 의해 다층 PCB(101)의 상부 표면(60)상에 위치된 전자 부품(40)으로부터 분리된다. 반면에, 고저항 도전성 조성물(53)은 상부 표면(60)상에 위치되는 하나의 저저항 도전 패턴(22) 및 다른 하나의 저저항 도전 패턴(22)과 접하게 된다. 즉, 고저항 도전 패턴(35) 및 고저항 도전성 조성물(53)에 의해 각각 형성되는 저항(35, 53)은, 전자 부품(40)과 저항(35, 53) 사이에 보다 긴 배선에 의해 보다 커지고, 전송되는 신호의 품질을 저하시키는 전기적 노이즈의 효과를 감소시키기 위하여, 저항이 전기적으로 접속되는 전자 부품(40) 아래에 인접하게 위치된다.
전자 부품(40) 및 고저항 도전 패턴(35)이, 도2e의 다층 PCB(101)내의 실질적으로 단지 하나의 저저항 도전성 조성물(51)에 의해 전기적으로 접속되지만, 전자 부품(40) 및 고저항 도전 패턴(35)은 저저항 도전성 조성물(51)에 의해 전기적으로 접속될 수 있다. 이러한 예에서도, 고저항 도전 패턴(35)과 전자 부품(40) 사이의 배선 거리는 배선의 경로를 정하기 위해 저저항 도전 패턴(22)을 이용하지 않고 짧아질 수 있다.
도2e의 다층 PCB(101)가 고저항 도전 패턴(35) 및 고저항 도전성 조성물(53)을 포함하지만, 다층 PCB(101)를 제조하는 방법은 단지 고저항 도전 패턴(35) 또는 고저항 도전성 조성물(53)만을 포함하는 다른 다층 PCB에 적용될 수 있다.
(제3 실시예)
도2e의 다층 PCB(101)에서, 저저항 도전 패턴(22) 및 고저항 도전 패턴(35)은 단일층의 구리 포일 및 단일층의 고저항 물질에 개별적으로 패터닝되었다.
대신에, 저저항 도전 패턴(44) 및 고저항 도전 패턴(45)은 도4a 및 도4b에 도시된 방법을 이용하여 형성될 수 있다. 즉, 고저항 및 저저항을 각각 갖는 2층의 도전 포일이, 도4a에 도시된 바와 같이, 수지 필름(23)상에 형성된다. 그리고 나서, 저저항 도전 패턴(44) 및 고저항 도전 패턴(45)이, 도4b에 도시된 바와 같이, 2층에 패터닝된다. 저저항 도전 패턴(44) 및 고저항 도전 패턴(45)을 형성하는 방법이 설명될 것이다.
도4a에 도시된 바와 같이, 니켈 또는 니켈 합금으로 구성되고, 비교적 높은 저항성을 갖는 고저항 도전 포일(41)이 수지 필름(23)의 표면상에 도포된다. 그리고 나서, 구리로 구성되고 비교적 저저항을 갖는 저저항 도전 포일(42)이 전기 구리 도금에 의해 고저항 도전 포일(41)상에 증착된다.
수지 필름(23), 고저항 도전 포일(41) 및 저저항 도전 포일(42)을 포함하는 다층 부재(43)가 도4a에 도시된 바와 같이 준비되면, 배선이 되는 저저항 도전 패턴(44) 및 저항이 되는 고저항 도전 패턴(45)이, 도4b에 도시된 바와 같이, 저저항 도전 포일(42) 및 고저항 도전 포일(41)에 패터닝된다. 직사각형태인 고저항 도전 패턴(45)의 일부가, 도4b에 도시된 바와 같이, 고저항 도전 포일(41)만으로 구성되고, 저저항 도전 패턴(44)은 동일한 형태로 도전 포일(41, 42)로 구성되기 때문에, 도전 포일(41, 42)은 2단계로 패터닝된다.
저저항 도전 포일(42)이 형태를 이룰 때에, 고저항 도전 패턴(45)이 형성되는 영역에서는 저저항 도전 포일(42)이 완전히 제거되지 않고, 대신에, 도4b에 도시된 바와 같이, 고저항 도전 패턴(45)의 두 끝단이 형성되는 영역에 남아 있는다. 고저항 도전 패턴(45)상에 위치되는 2조각의 저저항 도전 포일(42)은, 후속 단계에서 단일면 도전 패턴 필름(21)내의 두 저저항 도전성 조성물(51)에 고저항 도전 패턴(45)을 전기적으로 접속시킨다. 2조각의 저저항 도전 포일(42)을 이용하여, 고저항 도전 패턴(45)은 두 끝단에서 저저항 도전 패턴(44)과 실질적으로 동일한 레벨에 위치된다. 이에 따라, 고저항 도전 패턴(45) 및 저저항 도전성 조성물(51)이 바람직하게 접속될 수 있다.
구리로 이루어진 저저항 도전 포일(42)은 에칭액으로 암모늄 수용액을 이용하여 에칭함으로써 형태가 결정된다. 저저항 도전 포일(42)의 에칭 시간이 쉽게 제어될 수 있는 에칭액에서, 고저항 도전 포일(41)을 구성하는 니켈의 에칭 속도는 저저항 도전 포일(42)을 구성하는 구리의 에칭 속도보다 더 낮다. 다시 말해서, 저저항 도전 포일(42)이 에칭되고, 고저항 도전 포일(41)은 에칭액에 노출될 때에, 니켈의 에칭 속도가 구리의 에칭 속도에 비해서 충분히 낮기 때문에, 고저항 도전 포일(41)은 에칭액에 의해 단지 조금 에칭된다. 이에 따라, 저저항 도전 포일(42)이 완전히 제거되도록 에칭 시간이 대략적으로 결정될 수 있다.
그리고 나서, 니켈로 구성되는 고저항 도전 포일(41)은 염산, 구리 황산염, 에틸 알코올 및 물의 혼합물을 에칭액으로 이용하여 에칭함으로써 형태를 이룬다. 후속 에칭 전에, 고저항 도전 포일(41)이 형성되는 영역 및 저저항 도전 포일 조각(42)을 덮기 위해 마스크가 형성된다. 이에 따라, 이전 에칭에 의해 이미 패터닝된 저저항 도전 포일 조각(42)이 후속 에칭액에 의해 에칭되지 않는다.
그리고 나서, 도시되지 않았지만, 수지 필름(23)내의 소정 위치에 비아-홀이 형성되고, 도전 페이스트로 비아-홀을 충전함으로써 단일면 도전 패턴 필름이 완성된다.
2층 구조를 갖는 도4b의 저저항 도전 패턴(44)은 고저항 도전 포일(41) 및 저저항 도전 포일(42)로 구성된다. 그러나, 전류는 고저항 도전 포일(41)내에서, 고저항 도전 포일(41)이 도전 페이스트로부터 형성된 도전성 조성물과 접하는 영역에서만, 고저항 도전 포일(41)의 두께를 정의하는 방향으로 흐른다. 이에 따라, 고저항 도전 포일(41)의 저항값은 거의 무시할 수 있고, 저저항 도전 패턴(44)의 저항값은 저저항 도전 포일(42)의 저항값에 의해 실제적으로 결정된다.
도4a 및 도4b에 도시된 방법에 의해, 배선에 사용되는 저저항 도전 패턴(44) 및 저항으로 사용되는 고저항 도전 패턴(45)은 고저항 도전 포일(41) 및 저저항 도전 포일(42)로 구성되는 2중층으로부터 비교적 쉽게 형성될 수 있다.
(제4 실시예)
도5a 및 도5b에 도시된 바와 같이, 제4 실시예에 따른 다층 PCB(102)에서는, 저저항 도전 패턴은 고저항 도전 패턴(35)이 위치된 소자판 또는 단일면 도전 패턴 필름(21d)에 포함된다.
저저항 도전 패턴(22, 44) 및 고저항 도전 패턴(35, 45)이, 도2d 및 도4b에 도시된 바와 같이, 하나의 수지 필름(23)의 표면상에 형성될 때에, 예를 들면, 도금을 이용하여 고저항 도전 패턴(35)을 형성하거나 또는 에칭을 두 번 수행할 필요가 있다. 반면에, 내장된 저항을 포함하는 도5b의 다층 PCB(102)는 이러한 복잡한 공정을 이용하여 형성되는 소자판을 이용하지 않고 제조될 수 있다.
고저항 도전 패턴(35)을 포함하지만 저저항 도전 패턴을 포함하지 않는 단일면 도전 패턴 필름(21d)이 도1a 내지 도1c에 도시된 바와 같은 동일한 방식으로 형성될 수 있다. 다수의 단일면 도전 필름(21, 21d)이 도5a에 도시된 바와 같이 적층된다. 그리고 나서, 이 적층체가 가열 및 가압되어, 전술된 것과 동일한 방식으로, 단일면 도전 패턴 필름(21, 21d)의 상호 접착성을 통해, 다층 PCB(102)가 만들어진다.
고저항 도전 패턴(35)을 포함하는 단일면 도전 패턴 필름(21d)의 위와 아래에 위치되는 2개의 저저항 도전 패턴(22)을 전기적으로 접속할 필요가 있는 경우, 상부의 단일면 도전 패턴 필름(21)에 위치된 비아-홀(24)내의 저저항 도전 페이스트(50)에 대응하는 위치에 비아-홀(24)이 사전에 형성되어야 하고, 사전에 형성된 비아-홀(24)은 저저항 도전 페이스트(50)로 충전되고, 일체화된 저저항 도전성 조성물(51)은, 도5a 및 도5b에 도시된 바와 같이, 2개의 비아-홀(24)내에 위치된 두 조각의 저저항 도전 페이스트(50)를 직접 결합시킴으로써 형성될 수 있다.
즉, 단일면 도전 패턴 필름(21)의 수지 필름(23)이 가열 및 가압에 의해 유연해졌을 때에, 2조각의 저저항 도전 페이스트(50)는 그 사이에 저저항 도전 패턴없이 서로 직접 접촉된다. 가열 및 가압이 이 방식으로 계속되면, 2개의 비아-홀(24)내에 위치된 2조각의 저저항 도전 페이스트(50)가 함께 소결하여, 일체화된 저저항 도전성 조성물(51)이 만들어진다.
(그 밖의 실시예)
도1e, 도2e 및 도5b의 다층 PCB(100, 101, 102)에서, 단일면 도전 패턴 필름(21, 21a, 21b, 21c, 21d)은 모두 동일한 방향으로 향한다. 그러나, 다른 다층 PCB를 다음과 같이 형성하는 것도 가능하다. 먼저, 도전 패턴이 위치된 면이 서로 마주보도록 2개의 단일면 도전 패턴 필름이 적층된다. 그리고 나서, 나머지 단일면 도전 패턴 필름들의 도전 패턴이 위치된 면들이 모두 동일한 방향으로 향하도록, 나머지 단일면 도전 패턴 필름들이 2개의 단일면 도전 패턴 필름상에 적층된다. 이러한 적층 구조는 전자 부품이 양쪽 면에 실장될 수 있는 다층 PCB를 양산할 수 있다.
또한, 다른 다층 PCB는 양면에 도전 패턴을 갖는 필름, 한면에만 도전 패턴을 갖는 필름 또는 도전 패턴을 갖는 않는 수지 필름의 적당한 조합으로 형성될 수도 있다. 커패시터의 전극을 형성하기 위한 금속 패턴, 및 저항을 형성하기 위한 고저항 도전 패턴은 열가소성 수지 필름의 한면 또는 양면에 형성될 수 있다.
도1e, 도2e 및 도5b의 다층 PCB(100, 101, 102)에 사용되는 수지 필름(23)은 65 내지 35 중량% 폴리에티르에테르케톤(PEEK) 수지 및 35 내지 65 중량% 폴리에테르이미드(PEI) 수지를 포함하지만, 다른 구성을 갖는 수지 필름이 사용될 수 있다. 예를 들면, 다른 수지 필름은 폴리에테르에테르케톤 수지, 폴리에테르이미드 수지 및 비-도전 충전재의 혼합물이 될 수 있다. 대안적으로, 다른 수지 필름은 단지 폴리에테르에테르케톤 또는 폴리에테르이미드를 단독으로 포함할 수 있다.
또한, 다른 수지 필름은, 폴리에테르에테르케톤 수지 및 폴리에테르이미드 수지 대신에, 액상 폴리머 및 폴리피넬렌 황화물(PPS)과 같은 다른 타입의 열가소성 수지 또는 열가소성 폴리이미드를 포함할 수 있다.
또한, 도1e, 도2e 및 도5b의 다층 PCB(100, 101, 102)에 사용된 각 수지 필름(23)은 동일한 수지를 포함하지만, 서로 상이한 타입의 수지의 적당한 조합으로 다른 다층 PCB가 형성될 수도 있다.
요지는, 수지 필름이 수지 필름의 녹는점 아래인 가열 및 가압 온도에서 1 내지 1000 MPa의 탄성률을 갖고, 후속 단계에서의 납땜 온도를 견딜만큼 충분히 높은 내열성을 갖고, 커패시터가 수동 소자를 내장하여 형성되는 경우 소정값보다 높은 유전 상수를 갖는 한, 어떤 타입의 수지 필름이라도 본 발명에 따른 다층 PCB에 사용될 수 있다.
수지 필름이 1 내지 1000 MPa인 탄성률을 가져야 하는 이유는 1000 MPa보다 높은 탄성률은 수지 필름을 서로 접착시키기 어렵고, 수지 필름상에 위치된 도전 패턴들이 높은 레벨의 스트레스에 노출되어, 가열 및 가압 동안에 배선 파손과 같은 손상을 야기할 수 있다. 한편, 탄성률이 1 MPa보다 작은 경우, 수지 필름이 가열 및 가압 동안에 너무 흐르게 되어, 저저항 도전 패턴(22)이 오정렬되거나, 수지 필름 치수가 불안정해질 수 있다.
또한, 200℃ 이상으로 가열될 때에, 수지 필름은 0.2% 또는 그 이하로 수축되는 것이 바람직하다. 200℃ 이상으로 가열될 때에, 수지 필름이 0.2% 이상으로 수축되는 경우, 수지 필름은 더 높은 비율로 부분적으로 수축되어, 가열 및 가압 동안에, 수지 필름상에 위치되는 고저항 도전 패턴(35, 45) 또는 저저항 도전 패턴(22, 44)의 오정렬을 초래한다. 오정렬로 인해, 도전 패턴(35, 45, 22, 44) 중 어느 하나와 인접한 저저항 도전 패턴(22) 사이에 전기적 접속이 불가능해 질 수 있다.
도1e, 도2e 및 도5b의 다층 PCB(100, 101, 102)는 5개의 단일면 도전 패턴 필름(21, 21b, 21c, 21d)을 포함하지만, 단일면 도전 패턴 필름의 수는 5개로 제한되지 않는다.
이상에서 살펴본 바와 같이, 본 발명에 따르면, 비교적 간단한 제조 공정 및 구조를 갖는, 커패시터 및 저항과 같은 전기 소자 내장형 다층 PCB와 이 다층 PCB를 제조하기 위한 방법이 제공된다.
도1a 내지 도1e는 본 발명의 제1 실시예에 따른 커패시터 내장형 다층 PCB의 제조 공정을 보여주는 개략적인 단면도.
도2a 내지 도2e는 본 발명의 제2 실시예에 따른 저항 내장형 다층 PCB의 제조 공정을 보여주는 개략적인 단면도.
도3a 내지 도3h는 도전 페이스트 및 고저항 페이스트를 갖는 단일면 도전 패턴 필름내의 다수의 비아-홀을 충전시키기 위한 단계를 보여주는 단면도.
도4a 및 도4b는 본 발명의 제3 실시예에 따른, 저저항 도전 패턴 및 고저항 도전 패턴을 포함하는 단일면 도전 패턴 필름의 부분적인 제조 공정을 보여주는 단면도.
도5a 및 도5b는 본 발명의 제4 실시예에 따른 저항 내장형 다층 PCB의 부분적인 제조 공정을 보여주는 개략적인 단면도.
*도면의 주요부분에 대한 부호의 설명
21, 21a, 21b, 21c, 21d: 단일면 도전 패턴 필름
22: 도전 패턴 23: 수지 필름
24: 비아-홀 30: 커패시터
35: 고저항 도전 패턴 40: 전자 부품
50: 도전 페이스트 51: 도전성 조성물
52: 고저항 도전 페이스트 53: 고저항 도전성 조성물
100, 101, 102: 수동 소자 내장형 인쇄 회로 기판

Claims (33)

  1. 커패시터 내장형 다층 인쇄 회로 기판에 있어서,
    각각이 열가소성 수지로 이루어지고, 소정 위치에 다수의 비아-홀을 갖는 다수의 수지 필름;
    상기 수지 필름상에 위치되는 다수의 도전 패턴; 및
    상기 비아-홀내에 위치되고, 상기 수지 필름에 의해 전기적으로 분리되는 도전 패턴을 전기적으로 상호접속시키는 다수의 도전 패턴 상호접속 부재
    를 포함하고,
    여기서, 겹쳐질 때에 하나의 수지 필름의 제1 표면과 상기 제1 표면과 반대인 제2 표면에 상기 도전 패턴 중 2개가 각각 위치되고, 상기 2개의 도전 패턴과 상기 하나의 수지 필름이 커패시터를 형성하는
    다층 인쇄 회로 기판.
  2. 제1항에 있어서,
    상기 다층 인쇄 회로 기판의 표면상에 위치되고, 상기 커패시터가 전기적으로 접속되는 전자 부품
    을 더 포함하고,
    상기 커패시터와 상기 전자 부품 사이의 배선에서 발생되는 전기적 노이즈를 감소시키기 위해, 상기 커패시터의 하나의 끝단이 상기 전자 부품에 인접한 아래에 위치되는
    다층 인쇄 회로 기판.
  3. 제1항 또는 제2항에 있어서,
    상기 하나의 수지 필름은 나머지 수지 필름들 보다 더 얇은
    다층 인쇄 회로 기판.
  4. 제1항 또는 제2항에 있어서,
    상기 하나의 수지 필름의 유전 상수는 나머지 수지 필름들의 유전 상수보다 더 높은
    다층 인쇄 회로 기판.
  5. 커패시터 내장형 다층 인쇄 회로 기판을 제조하는 방법에 있어서,
    다수의 열가소성 수지 필름의 각각에 다수의 도전 패턴을 형성하는 단계;
    각 수지 필름내의 소정 위치에 다수의 비아-홀을 형성하는 단계;
    다수의 소자판을 형성하기 위해 각 비아-홀을 층간 접촉 물질로 충전하는 단계;
    적층체를 형성하기 위해, 겹쳐질 때에 하나의 수지 필름의 제1 표면과 상기 제1 표면과 반대인 제2 표면에 상기 도전 패턴 중 2개가 각각 위치되도록, 상기 소자판들을 적층하는 단계; 및
    상기 도전 패턴을 전기적으로 상호접속하기 위한 도전 패턴 상호접속 부재를 형성하기 위해, 상기 수지 필름들을 함께 접착시키고, 각 비아-홀내의 상기 층간 접촉 물질을 소결시켜, 상기 적층체내에 상기 2개의 도전 패턴 및 상기 하나의 수지 필름으로 이루어지는 커패시터를 형성하도록, 상기 적층체를 가열 및 가압하는 단계
    를 포함하는 방법.
  6. 제5항에 있어서,
    상기 가열 및 가압 단계후에, 상기 적층체의 표면상에, 상기 커패시터가 전기적으로 접속되는 전자 부품을 실장하는 단계
    를 더 포함하고,
    여기서, 상기 커패시터와 상기 전자 부품 사이의 배선에서 생성되는 전기적 노이즈를 감소시키기 위해, 상기 커패시터의 하나의 끝단이 상기 전자 부품에 인접한 아래에 위치되도록, 상기 2개의 도전 패턴이 형성되어 배열되는
    방법.
  7. 제5항 또는 제6항에 있어서,
    상기 하나의 수지 필름이 나머지 수지 필름들 보다 더 얇도록, 상기 다수의 열가소성 수지 필름을 형성하는 단계
    를 더 포함하는 방법.
  8. 제5항 또는 제6항에 있어서,
    상기 하나의 수지 필름의 유전 상수가 나머지 수지 필름들의 유전 상수보다 더 높도록, 상기 다수의 열가소성 수지 필름을 형성하는 단계
    를 더 포함하는 방법.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 저항 내장형 다층 인쇄 회로 기판에 있어서,
    각각이 열가소성 수지로 이루어지고, 소정 위치에 다수의 비아-홀을 갖는 다수의 수지 필름;
    상기 수지 필름상에 위치되는 다수의 도전 패턴; 및
    상기 비아-홀내에 위치되고, 상기 수지 필름에 의해 전기적으로 분리되는 도전 패턴을 전기적으로 상호접속시키는 다수의 도전 패턴 상호접속 부재
    를 포함하고,
    여기서, 상기 도전 패턴은 저항을 구성하는 저저항 도전 패턴 및 고저항 도전 패턴을 포함하고, 상기 고저항 도전 패턴은 상기 저저항 도전 패턴보다 더 높은 저항성을 갖는
    다층 인쇄 회로 기판.
  13. 제12항에 있어서,
    상기 다층 인쇄 회로 기판의 표면상에 위치되고, 상기 저항이 전기적으로 접속되는 전자 부품
    을 더 포함하고,
    상기 저항과 상기 전자 부품 사이의 배선에서 발생되는 전기적 노이즈를 감소시키기 위해, 상기 저항의 하나의 끝단이 상기 전자 부품에 인접한 아래에 위치되는
    다층 인쇄 회로 기판.
  14. 제12항 또는 제13항에 있어서,
    상기 저저항 및 고저항 도전 패턴은 상기 하나의 수지 필름에 의해 서로로부터 분리되는
    다층 인쇄 회로 기판.
  15. 제12항 또는 제13항에 있어서,
    상기 고저항 도전 패턴은 상기 고저항 도전 패턴의 저항값을 실질적으로 결정하는 고저항층을 포함하고, 상기 저저항 도전 패턴은 고저항층 및 저저항층을 포함하고, 상기 저저항 도전 패턴의 저항값은 상기 저저항층에 의해 실질적으로 결정되는
    다층 인쇄 회로 기판.
  16. 제15항에 있어서,
    상기 고저항 도전 패턴은, 상기 고저항 도전 패턴의 상기 고저항층의 두 끝단에 각각 위치되는 2개의 저저항층을 더 포함하고, 상기 2개의 저저항층에 의해 상기 고저항 도전 패턴의 고저항층에 2개의 도전 패턴 상호접속 부재가 전기적으로 접속되는
    다층 인쇄 회로 기판.
  17. 저항 내장형 다층 인쇄 회로 기판을 제조하는 방법에 있어서,
    하나의 도전 패턴은 고저항 도전 패턴이 되고, 나머지 도전 패턴은 저저항 도전 패턴이 되도록, 다수의 열가소성 수지 필름의 각각에 다수의 도전 패턴을 형성하는 단계;
    각 수지 필름내의 소정 위치에 다수의 비아-홀을 형성하는 단계;
    다수의 소자판을 형성하기 위해 각 비아-홀을 층간 접촉 물질로 충전하는 단계;
    적층체를 형성하기 위해 상기 소자판들을 적층하는 단계; 및
    상기 도전 패턴을 전기적으로 상호접속하기 위한 도전 패턴 상호접속 부재를 형성하기 위해, 상기 수지 필름들을 함께 접착시키고, 각 비아-홀내의 상기 층간 접촉 물질을 소결시켜, 상기 적층체내에 상기 2개의 도전 패턴 및 상기 하나의 수지 필름으로 이루어지는 저항을 형성하도록, 상기 적층체를 가열 및 가압하는 단계
    를 포함하는 방법.
  18. 제17항에 있어서,
    상기 가열 및 가압 단계후에, 상기 적층체의 표면상에, 상기 저항이 전기적으로 접속되는 전자 부품을 실장하는 단계
    를 더 포함하고,
    여기서, 상기 저항과 상기 전자 부품 사이의 배선에서 생성되는 전기적 노이즈를 감소시키기 위해, 상기 저항의 하나의 끝단이 상기 전자 부품에 인접한 아래에 위치되도록, 상기 고저항 도전 패턴이 형성되어 배열되는
    방법.
  19. 제17항 또는 제18항에 있어서,
    상기 고저항 도전 패턴 및 각각의 저저항 도전 패턴이 상기 하나의 수지 필름에 의해 서로로부터 분리되도록, 상기 도전 패턴이 형성되는
    방법.
  20. 제17항 또는 제18항에 있어서,
    상기 고저항 도전 패턴은, 상기 고저항 도전 패턴의 저항값이 상기 고저항 도전 포일로부터 형성되는 고저항층에 의해 실질적으로 결정되도록, 고저항 및 저저항 도전 포일로부터 형성되고, 상기 저저항 도전 패턴은, 상기 저저항 도전 패턴의 저항값이 상기 저저항 도전 포일로부터 형성되는 저저항층에 의해 실질적으로 결정되도록, 고저항 및 저저항 도전 포일로부터 형성되는
    방법.
  21. 제20항에 있어서,
    상기 2개의 저저항층은, 상기 고저항층의 두 끝단상에 상기 저저항 도전 포일로부터 각각 형성되어, 상기 2개의 도전 패턴 상호접속 부재를 상기 고저항층에 전기적으로 접속시키는
    방법.
  22. 저항 내장형 다층 인쇄 회로 기판에 있어서,
    각각이 열가소성 수지로 이루어지고, 소정 위치에 다수의 비아-홀을 갖는 다수의 수지 필름;
    상기 수지 필름상에 위치되는 다수의 도전 패턴; 및
    상기 비아-홀내에 위치되고, 상기 수지 필름에 의해 전기적으로 분리되는 도전 패턴을 전기적으로 상호접속시키는 다수의 도전 패턴 상호접속 부재
    를 포함하고,
    여기서, 상기 도전 패턴 상호접속 부재는 저항을 구성하는 저저항 도전 패턴 상호접속 부재 및 고저항 도전 패턴 상호접속 부재를 포함하는
    다층 인쇄 회로 기판.
  23. 제22항에 있어서,
    상기 다층 인쇄 회로 기판의 표면상에 위치되고, 상기 저항이 전기적으로 접속되는 전자 부품
    을 더 포함하고,
    상기 저항과 상기 전자 부품 사이의 배선에서 발생되는 전기적 노이즈를 감소시키기 위해, 상기 저항이 상기 전자 부품에 인접한 아래에 위치되는
    다층 인쇄 회로 기판.
  24. 저항 내장형 다층 인쇄 회로 기판을 제조하는 방법에 있어서,
    다수의 열가소성 수지 필름의 각각에 다수의 도전 패턴을 형성하는 단계;
    각 수지 필름내의 소정 위치에 다수의 비아-홀을 형성하는 단계;
    다수의 소자판을 형성하기 위해, 상기 하나의 비아-홀과 나머지 각 비아-홀을 고저항 층간 접촉 물질과 저저항 층간 접촉 물질로 각각 충전하는 단계;
    적층체를 형성하기 위해 상기 각 소자판을 적층하는 단계; 및
    저항을 구성하는 고저항 도전 패턴 상호접속 부재 및 다수의 저저항 도전 패턴 상호접속 부재를 형성하기 위해, 상기 수지 필름들을 함께 접착시키고, 상기 비아-홀내의 상기 층간 접촉 물질을 소결시키도록, 상기 적층체를 가열 및 가압하는 단계
    를 포함하는 방법.
  25. 제24항에 있어서,
    상기 가열 및 가압 단계후에, 상기 적층체의 표면상에, 상기 저항이 전기적으로 접속되는 전자 부품을 실장하는 단계
    를 더 포함하고,
    여기서, 상기 저항과 상기 전자 부품 사이의 배선에서 생성되는 전기적 노이즈를 감소시키기 위해, 상기 저항의 하나의 끝단이 상기 전자 부품에 인접한 아래에 위치되도록, 상기 고저항 도전 패턴 상호접속 부재가 형성되어 배열되는
    방법.
  26. 제24항 또는 제25항에 있어서,
    상기 비아-홀을 형성하는 단계는 2개의 개별 비아-홀 형성 단계, 즉, 상기 하나의 비아-홀을 형성하는 단계, 및 나머지 비아-홀을 형성하는 단계를 포함하고,
    상기 비아-홀을 충전하는 단계는 2개의 개별 비아-홀 충전 단계, 즉, 상기 하나의 비아-홀을 상기 고저항 층간 접촉 물질로 충전하는 단계, 및 상기 나머지 비아-홀을 상기 저저항 층간 접촉 물질로 충전하는 단계를 포함하고,
    여기서, 상기 하나의 비아-홀 형성 단계 및 대응하는 비아-홀 충전 단계후에, 나머지 비아-홀 형성 단계 및 대응하는 비아-홀 충전 단계가 수행되는
    방법.
  27. 제26항에 있어서,
    상기 하나의 비아-홀 형성 단계전에, 상기 하나의 비아-홀이 형성되는 하나의 수지 필름에 제1 보호 시트가 도포되고, 상기 제1 보호 시트내에, 상기 하나의 비아-홀 형성 단계에서 형성되는 각 비아-홀에 대응하는 위치에 개구부가 형성되는
    방법.
  28. 제27항에 있어서,
    각 개구부를 커버하기 위해, 상기 제1 보호 시트위에 제2 보호 시트가 도포되고, 여기서, 상기 각 보호 시트내에, 나머지 비아-홀 형성 단계에서 형성되는 각 비아-홀에 대응하는 위치에 개구부가 형성되는
    방법.
  29. 제28항에 있어서,
    상기 보호 시트는, 상기 비아-홀 충전 단계가 완료된 후에, 상기 하나의 수지 필름에서 제거되는
    방법.
  30. 수동 소자 내장형 다층 인쇄 회로 기판을 형성하기 위한 소자판에 있어서,
    열가소성 수지를 포함하는 필름; 및
    상기 필름의 표면상에 위치되고, 상기 소자판을 이용하여 형성되는 다층 인쇄 회로 기판에서 저항을 포함하는 도전 패턴
    을 포함하되,
    상기 도전 패턴은 저저항 도전 패턴 및 상기 저항을 구성하는 고저항 도전 패턴을 포함하고, 상기 고저항 도전 패턴은 상기 저저항 도전 패턴보다 높은 저항성을 갖는
    소자판.
  31. 제30항에 있어서,
    상기 저저항 도전 패턴은
    상기 소자판을 이용하여 형성되는 다층 인쇄 회로 기판에서 배선을 구성하는
    소자판.
  32. 제30항 또는 제31항에 있어서,
    상기 필름의 녹는점 이하의 온도로 가열될 때에, 상기 필름은 1 내지 1000 MPa의 탄성률을 갖는
    소자판.
  33. 제30항 또는 제31항에 있어서,
    상기 필름은 200℃ 또는 그 이상으로 가열될 때에, 0.2% 또는 그 이하로 수축되는
    소자판.
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