KR20010050609A - 박형 집적 레지스터/캐패시터/인덕터 패캐이지 및 제조방법 - Google Patents

박형 집적 레지스터/캐패시터/인덕터 패캐이지 및 제조방법 Download PDF

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Abstract

도전성 회로 트레이스들, 집적 캐패시터들 및 집적 레지스터들을 갖는 얇은 전기 회로 구조체가 형성된다. 제 1 적층 구조체는 도전성 포일을 포함하며, 도전성 포일은 이에 적층되는 매입 가능한 유전체 막을 갖는다. 제 2 적층 구조체는 도전성 포일을 포함하며, 도전성 포일은 일측상에 저항체 층을 가지며, 저항체 층의 두께는 매입 가능한 유전체의 두께보다 작다. 저항체 층은 회로화되어 저항성 패치들을 형성하며, 2개의 구조체는 서로 적층되어 저항성 패치들을 유전체 막 내에 매입한다. 하나의 포일은 회로화되어 회로 트레이스들, 선택적 인덕터 코일 및 캐패시터 플레이트를 제공한다. 유전체 내에 매입된 포일은 적층되어 이후의 공정동안에 구조체를 지지한다. 다른 포일은 그 후 회로화되어 회로 트레이스들, 선택적 인덕터 코일 및 캐패시터 플레이트를 제공한다. 일측상의 트레이스들은 저항체 패치들과 연결되어 레지스터를 제공한다.

Description

박형 집적 레지스터/캐패시터/인덕터 패캐이지 및 제조 방법{Thin integral resistor/capacitor/inductor package, method of manufacture}
본 발명은 레지스터, 캐패시터, 상호접속 회로 및 선택적 인덕터(optional inductor)를 제공하는 박형 전자 회로 및 이러한 구조체들을 제조하는 방법에 관한 것이다.
인쇄 회로 소형화에 계속적인 관심이 있다. 사용시 대부분의 인쇄 회로 기판에서, 일반적인 방법들, 특히 포토레지스트(photoresist) 기술에 의하여 회로 트레이스들(traces)이 인쇄된다. 분리 소자들로서 캐패시터 및 레지스터와 같은 부속 소자들이 빈번하게 제공되며 수동적또는 자동적으로 인쇄 회로상에 납땜되어진다. 이들 소자들은 인쇄 회로 기판상에 "면적(real estate)"을 점유하며 기판으로의 부착이 어렵거나 비용이 소요될 수 잇다.
따라서, 캐패시터 및/또는 레지스터들과 같은 소자들이 회로화 공정에 의하여 회로 트레이스들과 함께 제공되는 구조체들이 제안되어 있다. 이러한 구조체들의 예들이 미국특허 제 5,079,069 호, 제 5,155,655 호, 제 5,161,086 호, 제 5,261,153 호, 제 5,347,258 호 및 제 5,466,892 호에 나타나며, 이들의 각각의 기술은 이하에서 참고적으로 관련된다. 전형적으로, 이러한 다수의 구조체들은 유전체(dielectric material)와 함께 적층되어 다층 인쇄 회로 기판을 형성한다.
본 발명은 캐패시터, 레지스터 및 회로 트레이스와 선택적인 인덕터를 포함하는 도전성 소자들을 제공하는 박형의 회로화된 적층 구조체를 형성하는 방법 및 그로부터 형성된 박형의 회로화된 적층 구조체에 관한 것이다.
본 발명의 방법에 따라서, 매입 가능한(embeddable) 유전체 막에 적층된 제 1 도전성 금속 포일과 일측상에 저항체 층이 코팅된 제 2 도전성 금속 포일이 제공되며, 제 2 포일상의 저항체 층은 제 1 포일 상의 매입가능한 유전체 막의 두께보다 작은 두께를 갖는다. 저항체 층은 회로화되어 저항체의 분리된 패치들(patch)을 형성한다. 그뒤, 제 1 포일과 접촉하는 저항체 패치들 없이 2개의 구조체는 매입 가능한 유전체 막 내로 매입된 저항체 층과 함께 적층된다. 이때, 제 1 및 제 2 포일은 회로화되며, 상호접속 회로 트레이스 및 인덕터와 같은 선택적 전기 소자들을 제공한다. 구조체를 지지하기 위하여, 회로화된 포일은 "수지침투 가공재 (prepreg)"로 알려진 글래스가 충진된 에폭시와 같은 유전체 내로 매입되며, 이 유전체는 후속 공정동안 구조체를 지지한다. 이렇게 지지되는 구조체를 이용하여, 그 뒤 다른 포일이 회로화되며, 이 부분 역시 유전체 내로 매입될 수 있다. 이러한 다수의 구조체들이 함께 적층될 수 있어 다층 인쇄 회로 기판을 형성하며, 다수의 층들은 일반적인 방법으로 비아 홀(via holes)에 의하여 전기적으로 상호 접속된다.
이하, 본 발명을 첨부한 도면을 참고하여 상세히 설명한다.
도 1은 적층된 매입 가능한 유전체 박막을 갖는 제 1 포일의 횡단면도.
도 2는 증착된 저항체 박막을 갖는 제 2 포일의 힝단면도.
도 3은 분리된 저항 패치들을 형성하기 위하여 제 2 포일상의 저항체가 회로화된 도 2에 도시된 구조체의 횡단면도
도 4는 매입가능한(embeddable) 유전체 막 내로 매입된 저항체 층을 갖는 도 3의 구조체에 적층된 도 1의 구조체의 횡단면도.
도 5는 제 2 포일층이 회로화된 도 4의 구조체의 횡단면도.
도 6은 회로화된 제 2 포일층이 유전체 내에 매입되고 이후에 제 1 포일층이 회로화된 구조체의 횡단면도.
도 1에 도시된 구조체(10)는 얇은 유전체 막(12)에 적층된 제 1 포일(foil) 층(11)을 포함한다. 도 2에 도시된 구조체(13)는 얇은 저항체 층이 증착된 포일 층 (14)을 포함한다. 구리 포일이 가장 일반적으로 사용될지라도 포일 층들(11, 14)은 여러 가지 금속 및 금속 합금들로부터 선택될 수 있다. 전형적으로, 포일들(11, 14)은 두께가 약 3 내지 약 50 미크론이다. 유전체 막(12)은 두께가 약 3 내지 약 50 미크론이다. 저항체 층(15)은 두께가 0.1 내지 약 0.5 미크론이나, 그 보다 얇은 경우에, 전형적으로 유전체 막(12)보다 덜 두꺼운 약 2.9 내지 약 49.5 미크론이다.
유전체 막(12)으로 사용되는 현재의 바람직한 재료는 상표 다이나빈으로 판매되는 것과 같은 에폭시 수지이다.
제 1 단계로서, 제 2 포일(14) 상에 분리된 저항 층 패치들(15a; patches)을 형성하기 위하여 저항체 층(15)를 회로화하여 도 3의 구조체(13a)를 형성한다(도시를 간략화하기 위하여 이러한 저항 패치(15a) 하나만을 도시함). 저항체 층(15)의 회로화는 인쇄 회로 트레이스를 형성하기 위한 일반적인 도전체의 회로화 공정과 매우 유사하다. 저항체 층(15)는 포토레지스트로 덮혀지며(여기서는 네거티브 작용 (negative-acting) 포토레지스트 용어로 설명됨); 포토레지스트는 아트워크 (artwork)를 통하여 화학선 방사선(actinic radiation)에 노출되고; 포토레지스트의 노출되지 않은 부분들은 현상 제거되며 하부 저항체 층(15)의 노출된 부분은 식각 제거된다.
여기서 참고로 설명될 미국특허출원 제 09/198,954호는 층(15)를 형성하기 위한 바람직한 저항체를 개시한다. 이 특허출원은 실리카와 같은 비교적 적은 양의 유전체를 함유하는 플래티늄이 유전체의 양에 따라 좌우되는 실직적인 전기적 저항성을 갖는다는 것을 나타내며, 전형적으로 약 0.5 중량% 내지 약 5.0 중량%의 범위이다. 실리카가 도포된 플래티늄 박막은 일반적으로 미국특허 제 5,652,021호에 설명된 산화 화학 기상 증착(CCVD; combustion chemical vapor depositoin) 공정에 의하여 증착되며, 이 특허는 여기서 참고로 설명된다. CCVD 증착된 Pt/SiO2는 실질적인 공극을 가지며, 이는 제거 식각으로서의 상기 미국특허출원 제 09/198,954 호에서 설명된 공정중에 구리 포일로 부터 Pt/SiO2의 선택된 부분들을 제거하는 것을 가능하게 한다. Pt/SiO2층의 노출된 부분은 염화 제 2 철과 같은 구리 식각 용액에 노출된다. 식각 용액은 Pt/SiO2층을 통하여 침투하여 두 층들 사이의 계면에서 구리를 부식한다. 하부 구리층이 충분히 열화(degrade)되기 전에 접착성이 상실될 때 Pt/SiO2층이 제거된다는 것이 알려졌다. 이러한 방법으로, 구리(또는 다른 포일)상의 Pt/SiO2는 회로화될 수 있다. 이 공정상의 세부 단계로서, 매우 얇은 식각용액 민감 층, 예를 들어 니켈(도시되지 않음)은 Pt/SiO2층의 증착 전에 CCVD 또는 구리 포일 상의 전기 도금에 의하여 증착될 수 있다. 식각 용액이 Pt/SiO2층을 통하여 침투할 때, 식각용액 민감 층은 급격히 부식되어 제거 식각 공정을 용이하게 한다.
이때, 제 1 포일(11) 상에 유전체 막(12)을 갖는 구조체(10)은 저항체 패치들(15a)을 유전체(12) 내에 가압함으로서 구조체(13a)에 적층되며, 패치들(15a)은 유전체 내로 매입되어 도 4의 구조체(16)를 형성한다. 유전체 막(12)이 저항체 패치들(15a)보다 다소 두껍기 때문에 유전체 막(12)의 얇은 부분에 의하여 패치들 (15a)은 제 1 포일(11)로부터 전기적으로 절연된 상태로 남아있다.
다음으로, 일반적인 포토레지스트 회로화 기술에 의하여 제 2 포일층(14)이 회로화되어 도 5에 도시된 회로 소자들(20, 21 및 22)을 갖는 구조체(19)를 형성한다(이 공정은 제 1 포일 층(11)의 선 회로화와 제 2 포일 층(14)의 후 회로화에 의하여 유사하게 실행될 수 있다). 소자들(20)은 저항성 패치(15a)의 양단에서 도전성 접속 트레이스들을 나타낸다. 그로 인하여 저항성 패치(15a)를 통하여 저항성 전기적 통로가 접속 트레이스들(20) 사이에 형성되며; 그로 인하여 유니트로서의 패치/트레이스(15a/20)는 레지스터로서 작용한다. 소자(21)는 캐패시터의 한 도전성 플레이트, 소자(21)와 제 1 포일 층(11)의 회로화에 의하여 후에 형성될 유사 플레이트 사이에 형성될 전하 용량을 나타낸다. 소자(22)는 전기적 인덕터로 작용하는 인쇄된 전기 코일(coil)을 나타낸다.
유전체 박막(12)은 실질적으로 기계적 강도를 갖지 않는다. 따라서, 구조체 (12)가 더 처리될 수 있기 전에, 구조체(19)의 회로화된 부분은 적층 유전체 막(26) 내에 매입되며, 적층 유전체 막은 도 6에 도시된 바와 같이 구조체를 기계적으로 지지한다. 그 후, 제 1 포일 층은 회로화되어 회로 트레이스들, 캐패시터 플레이트(21) 및 인덕터 코일들(22)을 형성한다. 이 회로화된 부분은 이후 다른 적층 유전체 막(도시되지 않음) 내에 매입된다. 이러한 다수의 구조체들이 함께 적층되어 다층 인쇄 회로 기판을 형성하며, 이 기판에 일반적인 방법으로 비아 홀이 형성되고 도금되어 다층들간에 전기적인 접속이 형성된다.
특정 실시예들을 통하여 본 발명을 보다 상세히 설명한다.
실시예 1
도 1과 같은 구조체(10)의 형성
50 미크론 두께의 구리 포일이 매입 가능한 유전체 막(12)으로 작용하는 50 미크론의 다이나빈 시트에 적층된다.
실시예 2
도 2와 같은 구조체(13)의 형성
50 미크론 두께의 구리 포일에 3.5 미크론의 니켈 층을 전기 도금하여 증착한다. 0 내지 15 미크론 두께의 Pt/SiO2(97:2.5 중량)층을 다음 증착 조건하에서 CCVD 공정으로 증착하였다.
용매 제조 : 1.23g Pt(COD)*
250㎖. 톨루엔
0.43 g TEOS**(톨루엔 내의 1.5 중량 %의 Si)
150g 프로판
증착 조건 : 용매 유량 3㎖ /분
증착 시간 1시간
증착 온도 500℃
베리악(variac) 3.0A
팁(tip) 산소 유량 2900㎖/분
(비고)*디페닐-(1,5-클로옥타디엔)플래티늄 Ⅱ
* *테트라에톡시실레인
실시예 3
인쇄 회로의 형성
실시예 2에서 제조된 구조체는 양 측부가 라미나르ⓡ5000 포토레지스트로 덮혀져 있다. Pt/SiO2부는 패터닝된 화학선 방사선(artinic radiation)에 노출되며, 포일부는 화학선 방사선에 완전히 노출된다. 구조체는 80℃의 2%의 탄산 나트륨 내에서 현상되어 저항체 측으로부터 노출되지 않는 레지스트 영역이 제거된다. 구리 포일을 보호하는 노출된 레지스트와 함께 구조체는 용매가 Pt/SiO2에 침투하기 충분한 시간동안 염화 제 2 구리 용매에 노출되며 니켈층은 Pt/SiO2의 노출된 부분이 제거되기 충분하도록 열화된다. 이후, 레지스트는 NaOH 용액으로 제거된다. 이 식각된 구조체는 그후 도 1의 구조체에 적층되어 잔류하는 Pt/SiO2부분을 유전체에 매입한다.
양 포일 층들은 그 후 포토레지스트로 코팅된다. Pt/SiO2를 갖는 포일층은 패터닝된 화학선 방사선에 노출되며; 다른 포일 층은 완전히 노출되어 공정 동안에 동일한 것을 보호한다. 구조체는 상기와 같은 탄산 나트륨 내에서 현상되며, 한 포일 층의 노출된 부분은 염화 제 2 철 용매로 식각되어 회로 트레이스, 캐패시터 플레이트, 레지스터 접속부 및 인덕터 코일을 형성한다. 그 뒤 레지스트는 구조체의 양측으로부터 제거된다.
회로화된 포일층은 적층 유전체 내에 매입된다.
그 후 다른 포일 층은 이전과 같이 회로화되어 회로 트레이스, 캐패시터 플레이트 및 인덕터 코일을 형성한다.
이상과 같은 본 발명은 캐패시터, 레지스터 및 회로 트레이스와 선택적인 인덕터를 포함하는 도전성 소자들을 제공하는 회로화된 적층 구조체를 얇게 구성함으로서 인쇄 회로 기판의 소형화 추세에 부응할 수 있다.

Claims (14)

  1. 회로 트레이스, 집적 레지스터 및 집적 캐패시터를 포함하는 전자 회로를 형성하는 방법에 있어서,
    제 1 도전성 금속 포일 및 이에 적층된 매입 가능한 유전체 막을 포함하는 제 1 적층 구조체를 제공하는 단계;
    일측상에 저항체 층을 갖는 제 2 도전성 금속 포일을 포함하되, 상기 저항체 층은 상기 매입 가능한 유전체 막의 두께보다 작은 두께를 갖는 제 2 적층 구조체를 제공하는 단계;
    상기 저항체 층을 회로화하여 상기 제 2 포일상에 분리된 저항체 패치들을 제조하는 단계;
    상기 제 1 및 제 2 구조체를 적층하여 상기 저항체 패치들을 상기 매입 가능한 유전체 막 내에 매입하는 단계;
    하나 또는 다른 포일들을 회로화하여 캐패시터 플레이트, 회로 트레이스, 선택적인 인덕터 코일 및 제 2 포일인 경우 레지스터 접합을 형성하는 단계;
    추후 공정동안에 구조체를 지지하기 위하여 적층 유전체 내로 회로화된 포일을 매입시키는 단계; 및
    다른 포일들을 회로화하여 캐패시터 플레이트, 회로 트레이스, 선택적인 인덕터 코일 및 제 2 포일인 경우 레지스터 접합을 형성하는 단계를 포함하는 전자 회로 형성 방법.
  2. 제 1 항에 있어서, 적층 유전체 내에 회로화된 다른 회로화된 포일을 매입하는 단계를 더 포함하는 방법.
  3. 제 1 항의 방법에 의하여 제조된 다수의 전자 회로를 함께 적층하여 다층 인쇄 회로 기판을 제조하는 방법.
  4. 제 1 항에 있어서, 상기 각 포일 층은 두께가 약 3 내지 약 50 미크론인 방법.
  5. 제 1 항에 있어서, 상기 저항성 막은 두께가 약 0.1 내지 약 0.5 미크론이며, 상기 매입 가능한 재료층은 두께가 약 3 내지 약 50 미크론이고, 상기 매입 가능한 재료층은 두께가 상기 전기적 저항체 층 보다 두꺼운 약 2.9 내지 약 49.5미크론인 방법.
  6. 제 1 항에 있어서, 상기 포일들은 구리인 방법.
  7. 제 1 항에 있어서, 상기 매입 가능한 유전체는 에폭시인 방법.
  8. 제 1 항에 있어서, 상기 저항체 층은 유전체로 도프(doped)된 플래티늄인 방법.
  9. 에폭시 층의 매입층;
    전기적인 도전체의 제 1 회로화된 층;
    상기 제 1 회로화된 도전층과 접촉하는 저항체의 패치를 가져 레지스터 전기적 통로가 상기 저항체의 패치들을 통하여 형성된, 패터닝된 전기적 저항체;
    상기 저항체의 패치를 매입하는 유전체 막; 및
    제 2 회로화된 전기적 도전체 층을 차례로 포함하며, 상기 유전체 막은 상기 저항체의 패치를 상기 제 2 회로화된 층으로부터 이격시키고, 캐패시터 전기적 통로는 상기 유전체 막을 통하여 상기 제 1 및 제 2 회로화된 층 사이에서 한정되는 매입된 전기 회로 구조체.
  10. 제 9 항에 있어서, 상기 제 2 회로화된 층은 에폭시 층 내에 매입된 구조체.
  11. 제 9 항에 있어서, 상기 유전체 층은 에폭시 수지인 구조체.
  12. 제 9 항에 있어서,상기 저항체 층은 유전체로 도프(doped)된 플래티늄인 구조체.
  13. 제 9 항에 있어서, 상기 각 포일 층은 두께가 약 3 내지 약 50 미크론인 구조체.
  14. 제 9 항에 있어서, 상기 저항성층은 두께가 약 0.1 내지 약 0.5 미크론이며, 상기 매입 가능한 재료층은 두께가 약 3 내지 약 50 미크론이고, 상기 매입 가능한 재료층은 두꺼운 약 2.9 내지 약 49.5미크론 두께인 구조체.
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